特許 7596539 半導体構造及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-29

(45)【発行日】2024-12-09

(54)【発明の名称】半導体構造及びその製造方法

(51)【国際特許分類】

   H10B 12/00 20230101AFI20241202BHJP

【ＦＩ】

H10B12/00 681A

H10B12/00 671A

H10B12/00 621

【請求項の数】 15

(21)【出願番号】P 2023535878

(86)(22)【出願日】2022-01-07

(65)【公表番号】

(43)【公表日】2023-12-20

(86)【国際出願番号】 CN2022070757

(87)【国際公開番号】W WO2023010809

(87)【国際公開日】2023-02-09

【審査請求日】2023-06-13

(31)【優先権主張番号】202110904551.0

(32)【優先日】2021-08-06

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】リュウ シャン

【審査官】小山 満

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０３９３３２０（ＵＳ，Ａ１）

【文献】特開２００３－０２３１０４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／００２７５８２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ １２／００

(57)【特許請求の範囲】

【請求項1】

半導体構造であって、
複数のワードライントレンチと、各前記ワードライントレンチに隣接するソース／ドレイン領域と、を有する基板と、
前記ワードライントレンチ内に位置するゲートワードラインと、を備え、
前記ゲートワードラインは、順次積層された第１導電層、単独導電層、及び第２導電層を含み、前記第１導電層は、前記ワードライントレンチの底部に位置し、前記ワードライントレンチの側壁への前記ゲートワードラインの投影と、前記ワードライントレンチの側壁への前記ソース／ドレイン領域の投影は、所定高さのオーバーラップ領域を有し、前記ゲートワードラインの前記第１導電層に電圧を印加することによって前記単独導電層の受ける電圧が所定電圧より小さい場合、前記単独導電層の抵抗は所定抵抗より大きく、それによって前記第１導電層と前記第２導電層とを導通させない、半導体構造。

【請求項2】

前記第２導電層の少なくとも一部の前記ワードライントレンチの側壁への投影は、前記ワードライントレンチの側壁への前記ソース／ドレイン領域の投影内に位置する、
請求項１に記載の半導体構造。

【請求項3】

前記第１導電層の頂部は、前記ソース／ドレイン領域の底部より低い、
請求項２に記載の半導体構造。

【請求項4】

前記第２導電層の頂部と、前記ソース／ドレイン領域の頂部とは、面一である、
請求項２又は３に記載の半導体構造。

【請求項5】

前記ワードライントレンチの側壁への前記ソース／ドレイン領域の投影は、前記ワードライントレンチの側壁への前記第２導電層の投影を覆う、
請求項２に記載の半導体構造。

【請求項6】

前記所定抵抗は、前記第１導電層と前記第２導電層とが導通する臨界抵抗である、
請求項１に記載の半導体構造。

【請求項7】

前記単独導電層は、第１抵抗及び第２抵抗を含み、前記第１抵抗は、前記第２抵抗より大きく、前記単独導電層が導通状態である場合、前記単独導電層の抵抗は第２抵抗であり、前記単独導電層が遮断状態である場合、前記単独導電層の抵抗は第１抵抗である、
請求項１～３のいずれか一項に記載の半導体構造。

【請求項8】

前記単独導電層の導通電流は、１０^－４Ａ以上であり、導通電圧は、１．２Ｖ以上である、
請求項７に記載の半導体構造。

【請求項9】

前記単独導電層は、ＯＴＳセレクター材料層である、
請求項７に記載の半導体構造。

【請求項10】

前記単独導電層は、テルル化ケイ素（ＳｉＴｅ）層である、
請求項９に記載の半導体構造。

【請求項11】

前記単独導電層の厚みは、５ｎｍ～２５ｎｍである、
請求項７に記載の半導体構造。

【請求項12】

前記単独導電層の厚みは、１５ｎｍである、
請求項１１に記載の半導体構造。

【請求項13】

前記第１導電層及び／又は前記第２導電層は、導電性金属層である、
請求項１～３のいずれか一項に記載の半導体構造。

【請求項14】

前記第１導電層及び／又は第２導電層は、タングステン（Ｗ）層である、
請求項１３に記載の半導体構造。

【請求項15】

半導体構造の製造方法であって、
基板を提供し、前記基板の上に複数のワードライントレンチと、各前記ワードライントレンチに隣接するソース／ドレイン領域とを形成することと、
前記ワードライントレンチ内に第１導電層を形成することと、
前記第１導電層の上に単独導電層を形成することと、
前記単独導電層の上に第２導電層を形成することと、を含み、前記第１導電層、前記単独導電層、及び前記第２導電層によって、ゲートワードラインを形成し、前記ワードライントレンチの側壁への前記ゲートワードラインの投影と、前記ワードライントレンチの側壁への前記ソース／ドレイン領域の投影は、所定高さのオーバーラップ領域を有し、
前記単独導電層について、前記ゲートワードラインの前記第１導電層に電圧を印加することによって前記単独導電層の受ける電圧が所定電圧より小さい場合、前記単独導電層の抵抗は所定抵抗より大きく、それによって前記第１導電層と前記第２導電層とを導通させない、
半導体構造の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２１年０８月０６日に中国特許局に提出された、出願番号が２０２１１０９０４５５１．０であり、発明の名称が「半導体構造及びその製造方法」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本願は、半導体技術分野に関し、特に、半導体構造及びその製造方法に関するものである。

【背景技術】

【0003】

ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、複数の重複するメモリセルから構成され、各メモリセルは、通常、コンデンサ構造及びトランジスタを含み、トランジスタのゲートは、ワードラインから構成され、ドレインは、ビットラインに接続され、ソースは、コンデンサ構造に接続され、ワードラインにおける電圧信号は、トランジスタのオン又はオフを制御し、それによって、ビットラインを介してコンデンサ構造に記憶されたデータ情報を読み取るか、又はビットラインを介してコンデンサ構造にデータ情報を書き込んで記憶することができる。

【0004】

関連技術では、トランジスタのゲートは、ワードラインで構成され、基板内のワードライントレンチに埋設され、基板は、Ｐ型基板と、Ｐ型基板の表層に位置するＮ型ドープ領域とを含み、Ｐ型基板のワードライントレンチに近い部分は、トランジスタのチャネル領域とし、ワードライントレンチの両側のＮ型ドープ領域は、トランジスタのソース領域及びドレイン領域であり、ワードライントレンチの側壁へのゲートワードラインとソース／ドレイン領域とのそれぞれの投影部分で、オーバーラップ領域が形成され、トランジスタのゲートワードラインが導通状態にある場合、当該オーバーラップ領域において電子を吸引し、当該オーバーラップ領域が大きいほど、ソース／ドレイン領域とチャネル領域との導通抵抗は小さくなり、トランジスタの駆動電流は大きくなる。

【0005】

しかしながら、トランジスタのゲートワードラインがオフ状態にある場合、当該オーバーラップ領域において強い電界が形成されることでトンネル電流を吸引することになり、当該オーバーラップ領域が大きいほど、ＧＩＤＬ（Ｇａｔｅ－Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｉｅａｋａｇｅ）漏電現象がひどくなる。

【発明の概要】

【0006】

これに鑑みて、本開示の実施例は、半導体構造及びその製造方法を提供し、当該半導体構造は、トランジスタの駆動電流を増大させるとともに、ＧＩＤＬ漏電現象を改善し、それにより、半導体構造の信頼性を向上させることができる。

【0007】

上記の目的を実現するために、本開示の実施例は、以下の技術的解決策を提供する。

【0008】

本開示の実施例は、半導体構造を提供し、前記半導体構造は、複数のワードライントレンチと、各ワードライントレンチに隣接するソース／ドレイン領域と、を有する基板と、ワードライントレンチ内に位置するゲートワードラインと、を備え、前記ゲートワードラインは、順次積層された第１導電層、単独導電層、及び第２導電層を含み、前記第１導電層は、前記ワードライントレンチの底部に位置し、前記ワードライントレンチの側壁への前記ゲートワードラインの投影と、前記ワードライントレンチの側壁への前記ソース／ドレイン領域の投影は、所定高さのオーバーラップ領域を有し、前記ゲートワードラインに印加される電圧が所定電圧より小さい場合、前記単独導電層の抵抗は所定抵抗より大きく、それによって前記第１導電層と前記第２導電層とを導通させない。

【0009】

上記のような半導体構造において、前記第２導電層の少なくとも一部の前記ワードライントレンチの側壁への投影は、前記ワードライントレンチの側壁への前記ソース／ドレイン領域の投影内に位置する。

【0010】

上記のような半導体構造において、前記第１導電層の頂部は、前記ソース／ドレイン領域の底部より低い。

【0011】

上記のような半導体構造において、前記第２導電層の頂部と、前記ソース／ドレイン領域の頂部とは、面一である。

【0012】

上記のような半導体構造において、前記ワードライントレンチの側壁への前記ソース／ドレイン領域の投影は、前記ワードライントレンチの側壁への前記第２導電層の投影を覆う。

【0013】

上記のような半導体構造において、前記所定抵抗は、前記第１導電層と前記第２導電層とが導通する臨界抵抗である。

【0014】

上記のような半導体構造において、前記単独導電層は、第１抵抗及び第２抵抗を含み、前記第１抵抗は、前記第２抵抗より大きく、前記単独導電層が導通状態である場合、前記単独導電層の抵抗は第２抵抗であり、前記単独導電層が遮断状態である場合、前記単独導電層の抵抗は第１抵抗である。

【0015】

上記のような半導体構造において、前記単独導電層の導通電流は、１０^－４Ａ以上であり、導通電圧は、１．２Ｖ以上である。

【0016】

上記のような半導体構造において、前記単独導電層は、ＯＴＳセレクター材料層である。

【0017】

上記のような半導体構造において、前記単独導電層は、テルル化ケイ素（ＳｉＴｅ）層である。

【0018】

上記のような半導体構造において、前記単独導電層の厚みは、５ｎｍ～２５ｎｍである。

【0019】

上記のような半導体構造において、前記単独導電層の厚みは、１５ｎｍである。

【0020】

上記のような半導体構造において、前記第１導電層及び／又は前記第２導電層は、導電性金属層である。

【0021】

上記のような半導体構造において、前記第１導電層及び／又は第２導電層は、タングステン（Ｗ）層である。

【0022】

本開示の実施例によって提供される半導体構造は、少なくとも以下の利点を有する。

【0023】

本開示の実施例によって提供される半導体構造において、ゲートワードラインは、順次積層された第１導電層、単独導電層、及び第２導電層を含み、第１導電層は、ワードライントレンチの底部に位置し、単独導電層が導通状態にある場合、第１導電層と第２導電層とは、単独導電層を介して導通し、ソース／ドレイン領域とゲートワードラインとのオーバーラップ領域は、基板内のドープ領域の電子を吸引して、ソース／ドレイン領域とゲートワードラインとのオーバーラップ領域の抵抗を低下させることにより、トランジスタの駆動電流を増大させ、単独導電層が遮断状態にある場合、第１導電層と第２導電層とは導通しないため、第２導電層の電圧は０Ｖであり、第２導電層はオーバーラップ領域の電界強度を著しく低減させ、ゲートワードラインとソース／ドレインとの電子トンネリングによって電流が形成される現象を改善し、それにより、ＧＩＤＬ漏電現象を改善することができる。

【0024】

本開示の実施例は、半導体構造の製造方法をさらに提供し、前記製造方法は、基板を提供し、前記基板の上に複数のワードライントレンチと、各前記ワードライントレンチに隣接するソース／ドレイン領域とを形成することと、前記ワードライントレンチ内に第１導電層を形成することと、前記第１導電層の上に単独導電層を形成することと、前記単独導電層の上に第２導電層を形成することと、を含み、前記第１導電層、前記単独導電層、及び前記第２導電層によって、ゲートワードラインを形成し、前記ワードライントレンチの側壁への前記ゲートワードラインの投影と、前記ワードライントレンチの側壁への前記ソース／ドレイン領域の投影は、所定高さのオーバーラップ領域を有する。

【0025】

以上説明した本開示の実施例が解決する技術的課題、技術的解決策を構成する技術的特徴、及びこれらの技術的解決策による有益な効果に加えて、本開示の実施例によって提供される半導体構造及びその製造方法が解決する他の技術的課題、技術的解決策に含まれる他の技術的特徴、及びこれらの技術的特徴による有益な効果については、具体的な実施形態においてさらに詳細に説明する。

【図面の簡単な説明】

【0026】

【図1】関連技術における半導体構造の構成を示す模式図である。

【図2】半導体構造におけるゲートワードラインとソース／ドレイン領域のオーバーラップ領域の高さを大きくした後の駆動電流とＧＩＤＬ漏電との関係を示す図である。

【図3】本開示の実施例による半導体構造の構成を示す模式図である。

【図4】本開示の実施例による半導体構造の使用状態の一例を示す模式図である。

【図5】図３のゲートワードラインの使用状態の一例を示す模式図である。

【図6】図３のゲートワードラインの使用状態の別の例を示す模式図である。

【図7】本開示の実施例による導通状態及び遮断状態における単独導電層の電圧値と抵抗値との関係を示す図である。

【図8】本開示の実施例による半導体構造の製造方法のフロチャートである。

【発明を実施するための形態】

【0027】

本開示の実施例又は従来技術における技術的解決策をより明確に説明するために、上記で、実施例又は従来技術の説明で使用される図面について簡単に紹介している。明らかに、上記の図面は、本開示のいくつかの実施例であり、当業者にとっては、創造的な労力を払わなくても、これらの図面に基づいて他の関連図面を得ることもできる。

【0028】

背景技術に記載されたように、関連技術におけるＤＲＡＭに、深刻なＧＩＤＬ漏電現象の問題が存在し、本発明者らの研究の結果、このような問題の原因は次の通りである。即ち、図１に示すように、ゲートワードライン２００の頂部から基板１００の上面までの距離（本開示の実施例ではＨで示す）を減少させ、ワードライントレンチ１０１の側壁へのゲートワードライン２００とソース／ドレイン領域１０２とのそれぞれの投影のオーバーラップ領域（本開示の実施例では、オーバーラップ領域をＡで示す）を増加させることにより、ゲートワードライン２００が導通する場合、当該オーバーラップ領域Ａは、基板１００のドープ領域の電子を吸引して、ソース／ドレイン領域１０２とゲートワードライン２００とのオーバーラップ領域Ａの抵抗を低下させ、それにより、トランジスタの駆動電流を増大させる。

【0029】

しかしながら、ゲートワードラインが遮断状態にある場合、ソース／ドレインに動作電圧を印加すると、当該オーバーラップ領域Ａ近傍の電子は、ゲートとソース／ドレインとの間で、強電界によって電子トンネリングが発生し、結果的に電流を形成し、即ち、ＧＩＤＬ漏電が発生し、当該オーバーラップ領域Ａのサイズが大きいほど、ＧＩＤＬ漏電現象は深刻になり、それにより、半導体構造の信頼性が低下するという問題が発生する。図２に示すように、オーバーラップ領域Ａのサイズが大きくなるにつれて、駆動電流が増大され、ＧＩＤＬ漏電現象もなおさら深刻になる。

【0030】

上記の問題について、本開示の実施例は、半導体構造及びその製造方法を提供し、当該半導体構造において、ゲートワードラインは、順次積層された第１導電層、単独導電層、及び第２導電層を含み、第１導電層は、ワードライントレンチの底部に位置し、単独導電層が導通状態にある場合、第１導電層と第２導電層とは、単独導電層を介して導通し、ソース／ドレイン領域とゲートワードラインとのオーバーラップ領域Ａは、基板のドープ領域の電子を吸引して、ソース／ドレイン領域とゲートワードラインとのオーバーラップ領域Ａの抵抗を低下させることにより、トランジスタの駆動電流を増大させ、単独導電層が遮断状態にある場合、第１導電層と第２導電層とは導通しないため、第２導電層の電圧は０Ｖであり、第２導電層はオーバーラップ領域Ａの電界強度を著しく低減させ、ゲートワードラインとソース／ドレインとの電子トンネリングによって電流が形成される現象を改善し、それにより、ＧＩＤＬ漏電現象を改善することができる。

【0031】

本開示の実施例の上記の目的、特徴及び利点をより理解しやすくするために、以下では、本開示の実施例における図面を参照して、本開示の実施例における技術的解決策を更に明確且つ完全に説明する。明らかに、説明される実施例は、本開示の実施例の一部であり、全部の実施例ではない。本開示の実施例に基づいて、創造的な労力を払わずに当業者によって得られた他のすべての実施例は、本開示の保護範囲に含まれる。

【0032】

図３は、本開示の実施例によって提供される半導体構造の構成を示す模式図であり、図４は、本開示の実施例によって提供される半導体構造の使用状態の一例を示す模式図であり、図５は、図３のゲートワードラインの使用状態の一例を示す模式図であり、図６は、図３のゲートワードラインの使用状態の別の例を示す模式図である。

【0033】

図３～図６に示すように、本開示の実施例によって提供される半導体構造は、基板１００と、ゲートワードライン２００と、を備える。

【0034】

ここで、基板１００は、複数のワードライントレンチ１０１と、各ワードライントレンチ１０１に隣接するソース／ドレイン領域１０２と、を有する。

【0035】

基板１００は、シリコン（Ｓｉ）基板１００などの結晶性半導体材料であってもよく、基板１００はさらに、ゲルマニウム（Ｇｅ）基板１００、絶縁体シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）、シリコンゲルマニウム（ＳｉＧｅ）基板１００、炭化ケイ素、（ＳｉＣ）又は窒化ガリウム（ＧａＮ）基板１００などであってもよく、本発明の実施例はこれを特に限定しない。

【0036】

基板１００は、コア領域と、コア領域の外周に位置する周辺領域とを含み、コア領域は、複数のアクティブ領域と、複数のアクティブ領域を隔離する浅いトレンチ隔離領域とを含み、複数のアクティブ領域は、アレイ状に配列されてもよい。

【0037】

ここで、基板１００のコア領域の上方にコンデンサが後続して形成され、基板１００の周辺領域の上方に、トランジスタなどの周辺回路が後続して形成される。

【0038】

各アクティブ領域にワードライントレンチ１０１が形成され、基板１００に半導体層が設けられてもよく、例えば、基板１００は、Ｐ型基板１００と、Ｐ型基板１００の表層に位置するＮ型ドープ領域とを含み、Ｐ型基板１００のワードライントレンチに近い部分は、トランジスタのチャネル領域とし、ワードライントレンチの両側のＮ型ドープ領域は、トランジスタのソース領域及びドレイン領域である。

【0039】

ゲートワードライン２００は、ワードライントレンチ１０１に位置し、ゲートワードライン２００は、順次積層された第１導電層２０１、単独導電層２０２、及び第２導電層２０３を含み、第１導電層２０１は、ワードライントレンチ１０１の底部に位置し、ワードライントレンチ１０１の側壁へのゲートワードライン２００の投影と、ワードライントレンチ１０１の側壁へのソース／ドレイン領域１０２の投影は、所定高さのオーバーラップ領域Ａを有し、ゲートワードライン２００に印加される電圧が所定電圧より小さい場合、単独導電層の抵抗が所定抵抗より大きく、それによって第１導電層２０１と第２導電層２０３を導通させない。

【0040】

理解可能なこととして、図３及び図５に示すように、ゲートワードライン２００に印加される電圧が所定電圧より大きい場合、単独導電層２０２の抵抗は所定抵抗より小さく、第１導電層２０１と第２導電層２０３とは、単独導電層２０２を介して導通し、このとき、図５のａ図のゲートワードライン２００は、図５のｂ図に相当し、ワードライントレンチの側壁へのゲートワードライン２００及びソース／ドレイン領域１０２のそれぞれの投影のオーバーラップ領域Ａの高さを大きくなり、それにより、駆動電流を増大させ、それに対して、ゲートワードライン２００に印加される電圧が所定電圧より小さい場合、単独導電層２０２の抵抗は所定抵抗より大きく、図４及び図６に示すように、単独導電層２０２は遮断状態にあり、単独導電層２０２は、第１導電層２０１と第２導電層２０３とが導通しないように遮断し、このとき、図６のｃ図のゲートワードライン２００は、図６のｄ図に相当するため、第２導電層２０３は、第１導電層２０１の電界を遮蔽することができ、それにより、ワードライントレンチの側壁へのゲートワードライン２００及びソース／ドレイン領域１０２の投影のオーバーラップ領域Ａの電界強度を低減させ、さらに、ＧＩＤＬ漏電現象を改善する。

【0041】

本開示では、単独導電層２０２が導通状態にある場合、第１導電層２０１と第２導電層２０３とは、単独導電層２０２を介して導通し、ソース／ドレイン領域１０２とゲートワードライン２００とのオーバーラップ領域Ａは、基板１００のドープ領域の電子を吸引して、ソース／ドレイン領域１０２とゲートワードライン２００とのオーバーラップ領域Ａの抵抗を低下させることにより、トランジスタの駆動電流を増大させ、単独導電層２０２が遮断状態にある場合、第１導電層２０１と第２導電層２０３は導通しないため、第２導電層２０３の電圧は０Ｖであり、第２導電層２０３はオーバーラップ領域Ａの電界強度を著しく低減させ、ゲートワードライン２００とソース／ドレインとの間で電子トンネリングが発生することによって電流が形成される現象を改善し、それにより、ＧＩＤＬ漏電現象を改善することができる。

【0042】

説明すべきこととして、ワードライントレンチの側壁へのゲートワードライン２００及びソース／ドレイン領域１０２のそれぞれの投影のオーバーラップ領域Ａの高さは、半導体構造におけるトランジスタの駆動電流を増大させることを目的として設けられ、その具体的なサイズは本実施例では特に限定されない。

【0043】

ここで、所定電圧は１．２Ｖであり得、ゲートワードライン２００に印加される電圧が１．２Ｖより小さい場合、単独導電層２０２の抵抗は所定抵抗より大きく、それによって第１導電層２０１と第２導電層２０３を導通させない。

【0044】

いくつかの任意の実施例では、第２導電層２０３の少なくとも一部からワードライントレンチ１０１の側壁への投影は、ワードライントレンチ１０１の側壁へのソース／ドレイン領域１０２の投影内に位置する。

【0045】

理解可能なこととして、第２導電層２０３の少なくとも一部とは、第２導電層２０３の一部又は全体を指し、ゲートワードライン２００とソース／ドレイン領域１０２とのオーバーラップ領域Ａは、第２導電層２０３の少なくとも一部を含み、このように、単独導電層２０２が遮断状態にある場合、第１導電層２０１と第２導電層２０３とは導通せず、第２導電層２０３の電圧は０Ｖであり、第２導電層２０３は、第１導電層２０１近傍の電界を遮蔽し、ゲートワードライン２００とドレインとの電子トンネリングによって電流が形成される現象を改善し、それにより、ＧＩＤＬ漏電現象を改善することができる。

【0046】

さらに、第１導電層２０１の頂部は、ソース／ドレイン領域１０２の底部より低い。

【0047】

理解可能なこととして、第１導電層２０１の頂部をソース／ドレイン領域１０２の底部より低く設けることにより、ゲートワードライン２００とソース／ドレイン領域１０２とのオーバーラップ領域Ａは、第２導電層２０３で構成され、又は第２導電層２０３と単独導電層２０２とで構成され、単独導電層２０２が遮断状態にある場合、第１導電層２０１近傍の電子からソース／ドレイン領域１０２までの距離は遠く、第２導電層２０３は第１導電層２０１近傍の電界を遮蔽し、ゲートワードライン２００とソース／ドレイン領域１０２とのオーバーラップ領域Ａの電界強度を低下させ、ソース／ドレイン領域１０２との電子トンネリングによって電流が形成される現象を回避することができるため、トランジスタの駆動電流を増大させるとともに、ＧＩＤＬ漏電現象を改善する。

【0048】

さらに、第２導電層２０３の頂部と、ソース／ドレイン領域１０２の頂部とは、面一である。

【0049】

第２導電層２０３の頂部をソース／ドレイン領域１０２の頂部と面一にする設けることにより、ゲートワードライン２００とソース／ドレイン領域１０２とのオーバーラップ領域Ａの高さを大きくすることができ、それにより、トランジスタの駆動電流を増大させ、また、当該オーバーラップ領域Ａが主に第２導電層２０３を含むため、単独導電層２０２が遮断状態にある場合、第１導電層２０１近傍の電子からソース／ドレイン領域１０２までの距離は遠く、第２導電層２０３は第１導電層２０１近傍の電界を遮蔽し、ゲートワードライン２００とソース／ドレイン領域１０２とのオーバーラップ領域Ａの電界強度を低下させ、ソース／ドレイン領域１０２との電子トンネリングによって電流が形成される現象を回避することができるため、トランジスタの駆動電流を増大させるとともに、ＧＩＤＬ漏電現象を改善する。

【0050】

別のいくつかの代替実施例では、ワードライントレンチ１０１の側壁へのソース／ドレイン領域１０２の投影は、ワードライントレンチ１０１の側壁への第２導電層２０３の投影を覆い、このように、トランジスタの駆動電流を増大させるとともに、ＧＩＤＬ漏電現象を改善することができる。

【0051】

上記した実施例に基づき、ゲートワードライン２００に印加される電圧が所定電圧より小さい場合、単独導電層２０２の抵抗は所定抵抗より大きく、それによって第１導電層２０１と第２導電層２０３とを導通させることがなく、ここで、所定抵抗は、第１導電層２０１と第２導電層２０３とが導通する臨界抵抗である。

【0052】

本開示の実施例では、単独導電層２０２は、第１抵抗及び第２抵抗を含み、異なる電圧で、単独導電層２０２の抵抗値の大きさは、第１抵抗と第２抵抗との間で変化でき、ここで、第１抵抗は、第２抵抗より大きく、単独導電層２０２が導通状態である場合、単独導電層２０２の抵抗は第２抵抗であり、単独導電層２０２が遮断状態である場合、単独導電層２０２の抵抗は第１抵抗である。

【0053】

理解可能なこととして、ゲートワードライン２００に印加される電圧が所定電圧より小さい場合、第１抵抗は高抵抗状態の抵抗であり、当該抵抗値は第１導電層２０１及び第２導電層２０３の導通抵抗より大きいため、単独導電層２０２を介して第１導電層２０１と第２導電層２０３とを遮断し、このとき、第２導電層２０３の電圧は０Ｖであり、このようにして、第２導電層２０３は、ゲートワードライン２００の電界を遮蔽し、それにより、ゲートワードライン２００とソース／ドレイン領域１０２との電界を低減することでＧＩＤＬ漏電を改善し、ゲートワードライン２００に印加される電圧が所定電圧より大きい場合、第２抵抗は、低抵抗状態の抵抗であり、当該抵抗値は第１導電層２０１及び第２導電層２０３の導通抵抗より小さいため、単独導電層２０２を介して第１導電層２０１と第２導電層２０３とを導通させることにより、ゲートワードライン２００とソース／ドレイン領域１０２とのオーバーラップ領域Ａの高さを大きくし、それにより、トランジスタの駆動電流を増大させる。

【0054】

例示的に、第１導電層２０１に印加される電圧が３Ｖである場合、単独導電層２０２は低抵抗状態での導通にあり、このとき、ゲートワードライン２００は、第１導電層２０１、単独導電層２０２、及び第２導電層２０３を含み、第１導電層２０１と第２導電層２０３とは、単独導電層２０２を介して導通して、ゲートワードライン２００とソース／ドレイン領域１０２とのオーバーラップ領域Ａの高さを大きくし、それにより、駆動電流を増大させ、第１導電層２０１に印加される電圧が－０．２Ｖである場合、単独導電層２０２は高抵抗状態での導通であり、このとき、ゲートワードライン２００は第１導電層２０１を含み、ゲートワードライン２００とソース／ドレイン領域１０２とのオーバーラップ領域Ａの高さを小さくし、第２導電層２０３はさらにゲートワードライン２００の電界を遮蔽するために使用され得、それにより、ゲートワードライン２００とソース／ドレイン領域１０２とのオーバーラップ領域Ａの電界強度を低減させ、さらにＧＩＤＬ漏電現象を改善する。

【0055】

図７は、本開示の実施例による導通状態及び遮断状態における単独導電層の電圧値と抵抗値との関係を示す図である。

【0056】

さらに、図７から分かるように、単独導電層２０２の導通電流は、１０^－４Ａ以上であり、導通電圧は、１．２Ｖ以上であり、それのため、単独導電層２０２を介して第１導電層２０１と第２導電層２０３とを導通させ、単独導電層２０２の電圧が所定電圧より大きい時に、電流は著しく増加し、したがって、単独導電層２０２の動作信頼性を満たすために、単独導電層２０２は、電圧の変化に伴い、抵抗が高、低との２種類の抵抗状態を呈する材料を選択することができる。

【0057】

ここで、単独導電層２０２は、オボニック閾値スイッチング（ＯＴＳ：Ｏｖｏｎｉｃ ｔｈｒｅｓｈｏｌｄ ｓｗｉｔｃｈｉｎｇ）セレクター材料層である。

【0058】

例示的に、単独導電層２０２は、テルル化ケイ素（ＳｉＴｅ）層であってもよく、第１導電層２０１及び第２導電層２０３は、導電性金属層であってもよく、例えば、第１導電層２０１及び第２導電層２０３は、金属タングステン（Ｗ）層であってもよい。

【0059】

さらに、単独導電層２０２の厚みは、５ｎｍ～２５ｎｍであり得、ここで、単独導電層２０２の厚みが異なる場合、その抵抗値は異なる。

【0060】

例示的に、単独導電層２０２が１５ｎｍのＳｉＴｅ層であり、第１導電層２０１及び第２導電層２０３が金属タングステン層である場合、単独導電層２０２の遮断状態時の抵抗値は、導通状態時の抵抗値の６倍であってもよく、図７に示すように、電流値は１０^－１０Ａから１０^－４Ａに変化する。

【0061】

本開示の実施例によって提供される半導体構造において、ゲートワードラインは、順次積層された第１導電層、単独導電層、及び第２導電層を含み、ここで、第１導電層は、ワードライントレンチの底部に位置し、単独導電層が導通状態にある場合、第１導電層と第２導電層とは、単独導電層を介して導通し、ソース／ドレイン領域とゲートワードラインとのオーバーラップ領域Ａは、基板のドープ領域の電子を吸引して、ソース／ドレイン領域とゲートワードラインとのオーバーラップ領域Ａの抵抗を低下させることにより、トランジスタの駆動電流を増大させ、単独導電層が遮断状態にある場合、第１導電層と第２導電層とは導通しないため、第２導電層の電圧は０Ｖであり、第２導電層は、オーバーラップ領域Ａの電界強度を低下させ、ゲートワードラインとソース／ドレインとの電子トンネリングによって電流が形成される現象を改善し、それにより、ＧＩＤＬ漏電現象を改善することができる。

【0062】

図８は、本開示の実施例によって提供される半導体構造の製造方法のフロチャートである。

【0063】

図８に示すように、本開示の実施例は、半導体構造の製造方法をさらに提供し、次のステップを含む。

【0064】

ステップＳ１０１において、基板を提供し、基板の上に複数のワードライントレンチと、各ワードライントレンチに隣接するソース／ドレイン領域とを形成する。

【0065】

ステップＳ１０２において、ワードライントレンチ内に第１導電層を形成する。

【0066】

ステップＳ１０３において、第１導電層の上に単独導電層を形成する。

【0067】

ステップＳ１０４において、単独導電層の上に第２導電層を形成し、ここで、第１導電層、単独導電層、及び第２導電層によって、ゲートワードラインを形成し、ワードライントレンチの側壁へのゲートワードラインの投影と、ワードライントレンチの側壁へのソース／ドレイン領域の投影は、所定高さのオーバーラップ領域を有する。

【0068】

ここで、ゲートワードラインに印加される電圧が所定電圧より小さい場合、単独導電層の抵抗は所定抵抗より大きく、単独導電層は遮断状態にあり、単独導電層は、第１導電層と第２導電層とが導通しないように遮断するために使用され、単独導電層に印加される電圧が所定電圧より大きい場合、単独導電層の抵抗は所定抵抗より小さく、単独導電層は導通状態にあり、単独導電層は、第１導電層と第２導電層とを導通させるために使用される。

【0069】

本開示の実施例によって提供される半導体構造の製造方法は、基板を提供し、基板の上に複数のワードライントレンチと、各ワードライントレンチに隣接するソース／ドレイン領域とを形成することと、ワードライントレンチ内に第１導電層を形成することと、第１導電層の上に単独導電層を形成することと、単独導電層の上に第２導電層を形成することと、を含み、第１導電層、単独導電層、及び第２導電層によって、ゲートワードラインを形成し、ここで、第１導電層は、ワードライントレンチの底部に位置し、単独導電層が導通状態にある場合、第１導電層と第２導電層とは、単独導電層を介して導通し、ソース／ドレイン領域とゲートワードラインとのオーバーラップ領域は、基板ドープ領域の電子を吸引して、ソース／ドレイン領域とゲートワードラインとのオーバーラップ領域の抵抗を低下させることにより、トランジスタの駆動電流を増大させ、単独導電層が遮断状態にある場合、第１導電層と第２導電層とは導通しないため、第２導電層の電圧は０Ｖであり、第２導電層は、オーバーラップ領域の電界強度を低下させ、ゲートワードラインとソース／ドレインとの電子トンネリングによって電流が形成される現象を改善し、それにより、ＧＩＤＬ漏電現象を改善することができる。

【0070】

本明細書の各実施例は、漸進的に説明されており、各実施例は、他の実施例との違いに焦点を合わせており、各実施例間の同じ又は類似の部分は互いに参照することができる。

【0071】

本明細書の説明において、参照用語「一実施形態」、「いくつかの実施形態」、「例示的な実施形態」、「例」、「具体的な例」、又は「いくつかの例」などの説明は、実施形態又は例に説明された具体的な特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態又は例に含まれることを意味する。本明細書では、上記の用語の例示的な表現は、必ずしも同じ実施例又は例を指すわけではない。さらに、説明された具体的な特徴、構造、材料、又は特性は、任意の１つ又は複数の実施形態又は例において適切な方式で組み合わせることができる。

【0072】

最後に、上記の実施例は、本開示の技術的解決策を説明するためにのみ使用され、それらを限定するものではなく、前述の各実施例を参照して本開示を詳細に説明したが、当業者は、前述の各実施例で説明された技術的解決策を修正すること、又は技術的特徴の一部又はすべてに対して同等の置換を実行することができ、これらの修正又は置換は、対応する技術的解決策の本質を本開示の実施形態の技術的解決策の範囲から逸脱させるものではないことを理解すべきである。

【符号の説明】

【0073】

１００ 基板
１０１ ワードライントレンチ
１０２ ソース／ドレイン領域
２００ ゲートワードライン
２０１ 第１導電層
２０２ 単独導電層
２０３ 第２導電層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】