特許 7596604 クロス温度における長時間のシーケンシャル読み取りのための読み取り閾値較正

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-29

(45)【発行日】2024-12-09

(54)【発明の名称】クロス温度における長時間のシーケンシャル読み取りのための読み取り閾値較正

(51)【国際特許分類】

   G11C 11/56 20060101AFI20241202BHJP

   G11C 16/26 20060101ALI20241202BHJP

【ＦＩ】

G11C11/56 220

G11C16/26

【請求項の数】 15

(21)【出願番号】P 2024531088

(86)(22)【出願日】2023-04-04

(65)【公表番号】

(43)【公表日】2024-11-26

(86)【国際出願番号】 US2023017438

(87)【国際公開番号】W WO2023196317

(87)【国際公開日】2023-10-12

【審査請求日】2024-05-23

(31)【優先権主張番号】17/714,379

(32)【優先日】2022-04-06

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】504056130

【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド

(74)【代理人】

【識別番号】100207837

【弁理士】

【氏名又は名称】小松原 寿美

(72)【発明者】

【氏名】シャロン、エラン

(72)【発明者】

【氏名】ヤヌカ、ニカ

(72)【発明者】

【氏名】アルロッド、イダン

(72)【発明者】

【氏名】バザルスキー、アレクサンダー

(72)【発明者】

【氏名】メカニック、エフゲニー

【審査官】豊田 真弓

(56)【参考文献】

【文献】米国特許出願公開第２０１６／０２３２０５４（ＵＳ，Ａ１）

【文献】米国特許第９８９２７９９（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２０２１／０３７６８５４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／０１０５３５３（ＵＳ，Ａ１）

【文献】特開２０１２－２２１５２２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／５６

Ｇ１１Ｃ １６／２６

Ｇ１１Ｃ １６／３４

(57)【特許請求の範囲】

【請求項1】

シーケンシャル読み取り動作中に読み取り閾値電圧を較正する方法であって、
複数のシーケンシャル読み取り動作を実行するステップと、
第１のワードライン（ＷＬ）の第１の読み取り動作に続いて、前記第１のＷＬのビットエラーレート（ＢＥＲ）と所定の閾値との比較に基づき、読み取りレベルトラッキング（ＲＬＴ）動作を実行するか否かを決定するステップと、
前記第１のＷＬの前記ＢＥＲが前記所定の閾値を上回ることを決定したことに応じて、第２のＷＬに対して実行される第２の読み取り動作中に前記ＲＬＴ動作を実行するステップと、
前記第２のＷＬに対する前記第２の読み取り動作中に実行される前記ＲＬＴ動作の結果に基づいて、調整された読み取り閾値レベルを決定するステップと、
前記第２の読み取り動作に続いて実行される読み取り動作について、前記調整された読み取り閾値レベルに従って読み取り閾値レベルを調整するステップと、
前記調整された読み取り閾値レベルに従って、前記第２の読み取り動作に続く少なくとも１つの読み取り動作を実行するステップと、を含む、
方法。

【請求項2】

前記ＲＬＴ動作を実行するか否かを決定する前記ステップは、前記第１のＷＬがアウトライアＷＬであるか否かを決定するステップをさらに含む、請求項１に記載の方法。

【請求項3】

前記アウトライアＷＬがエッジＷＬである、請求項２に記載の方法。

【請求項4】

前記ＲＬＴ動作を実行するか否かを決定する前記ステップは、以前のＲＬＴ動作に対する温度変化が温度閾値を上回るか否かを決定するステップを含む、請求項１に記載の方法。

【請求項5】

複数の電圧ビンを決定するとともに、
前記複数の電圧ビンのそれぞれについて、対応するＢＥＲを決定することによって、
前記ＢＥＲを決定するステップと、
前記複数の電圧ビンのそれぞれについて、前記対応するＢＥＲに基づいてガウステール分布関数を計算するとともに、
前記複数の電圧ビンのそれぞれについて、最適な読み取り閾値からの読み取り閾値の距離を決定することによって、
前記調整された読み取り閾値レベルを決定するステップと、をさらに含む、
請求項１に記載の方法。

【請求項6】

前記複数の電圧ビンを決定することは、前記複数のシーケンシャル読み取り動作によるメモリ状態のそれぞれについて、対応する電圧ビンを決定することを含む、請求項５に記載の方法。

【請求項7】

前記ＢＥＲを決定することは、対応するシンドロームウェイトを使用して前記ＢＥＲを推定することを含む、請求項１に記載の方法。

【請求項8】

前記複数のシーケンシャル読み取り動作を実行する前記ステップは、ホスト要求に従って前記複数のシーケンシャル読み取り動作を実行するステップを含む、請求項１に記載の方法。

【請求項9】

前記ＲＬＴ動作の結果に基づいて前記調整された読み取り閾値レベルを決定する前記ステップは、ＷＬゾーニングテーブルを適用するステップを含む、請求項１に記載の方法。

【請求項10】

シーケンシャル読み取り動作中に読み取り閾値電圧を較正するためのシステムであって、少なくとも１つのメモリダイと動作可能に通信するコントローラを含み、
前記コントローラは、
前記少なくとも１つのメモリダイから、複数のシーケンシャル読み取り動作に対応する多数のビットを受信するように構成されているインターフェースと、
プロセッサであって、
第１のワードライン（ＷＬ）の第１の読み取り動作に続いて、前記第１のＷＬのビットエラーレート（ＢＥＲ）と所定の閾値との比較に基づき、読み取りレベルトラッキング（ＲＬＴ）動作を実行するか否かを決定し、
前記第１のＷＬの前記ＢＥＲが前記所定の閾値を上回ることを決定したことに応じて、第２のＷＬに対して実行される第２の読み取り動作中に前記ＲＬＴ動作を実行し、
前記第２のＷＬに対する前記第２の読み取り動作中に実行される前記ＲＬＴ動作の結果に基づいて、調整された読み取り閾値を決定し、
前記第２の読み取り動作に続いて実行される読み取り動作について、前記調整された読み取り閾値レベルに従って読み取り閾値レベルを調整し、
前記調整された読み取り閾値レベルに従って、前記第２の読み取り動作に続く少なくとも１つの読み取り動作を実行する、ように構成されているプロセッサと、を含む、
システム。

【請求項11】

前記プロセッサは、前記第１のＷＬがアウトライアＷＬであるか否かを決定することによって、前記ＲＬＴ動作を実行するか否かを決定するように構成されている、請求項１０に記載のシステム。

【請求項12】

前記アウトライアＷＬがエッジＷＬである、請求項１１に記載のシステム。

【請求項13】

前記プロセッサは、以前のＲＬＴ動作に対する温度変化が温度閾値を上回るか否かを決定することによって、前記ＲＬＴ動作を実行するか否かを決定するように構成されている、請求項１０に記載のシステム。

【請求項14】

前記ＢＥＲを決定するために、前記プロセッサは、
複数の電圧ビンを決定するとともに、
前記複数の電圧ビンのそれぞれについて、対応するＢＥＲを決定する、ように構成され、
前記調整された読み取り閾値レベルを決定するために、前記プロセッサは、
前記複数の電圧ビンのそれぞれについて、前記対応するＢＥＲに基づいてガウステール分布関数を計算するとともに、
前記複数の電圧ビンのそれぞれについて、最適な読み取り閾値からの読み取り閾値の距離を決定する、ように構成される、
請求項１０に記載のシステム。

【請求項15】

シーケンシャル読み取り動作中に読み取り閾値を較正するためのシステムであって、少なくとも１つのメモリダイと動作可能に通信する制御手段を含み、
前記制御手段は、
前記少なくとも１つのメモリダイから、複数のシーケンシャル読み取り動作に対応する多数のビットを受信するように構成されているインターフェース手段と、
処理手段であって、
第１のワードライン（ＷＬ）の第１の読み取り動作に続いて、前記第１のＷＬのビットエラーレート（ＢＥＲ）と所定の閾値との比較に基づき、読み取りレベルトラッキング（ＲＬＴ）動作を実行するか否かを決定し、
前記第１のＷＬの前記ＢＥＲが前記所定の閾値を上回ることを決定したことに応じて、第２のＷＬに対して実行される第２の読み取り動作中に前記ＲＬＴ動作を実行し、
前記第２のＷＬに対する前記第２の読み取り動作中に実行される前記ＲＬＴ動作の結果に基づいて、調整された読み取り閾値を決定し、
前記第２の読み取り動作に続いて実行される読み取り動作について、前記調整された読み取り閾値レベルに従って読み取り閾値レベルを調整し、
前記調整された読み取り閾値レベルを用いて、前記第２の読み取り動作に続く少なくとも１つの読み取り動作を実行する、ように構成されている処理手段と、を含む、
システム。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本出願は、あらゆる目的のために、２０２２年４月６日に出願され、「クロス温度における長時間のシーケンシャル読み取りのための読み取り閾値較正」と題された米国非仮出願第１７／７１４，３７９号の内容全体に対して利益を主張し、それを参照により本明細書に組み込む。

【背景技術】

【0002】

例示的な実施形態と一致する装置及び方法は、メモリデバイス内の読み取りパフォーマンスを改善するための技術に関する。

【0003】

近年、サービス品質（ＱＯＳ）の要件が引き上げられ、ストレージデバイスがターゲットとするレイテンシ／確率のプロファイルが決定されている。ＱＯＳを向上させるために、システムソリューションは、平均的なシナリオだけでなく、幅広い異なるシナリオやコマンドの組み合わせに対してパフォーマンスを向上させるよう努めている。

【0004】

ＮＯＴ－ＡＮＤ（ＮＡＮＤ）プロセスの縮小及び３次元（３Ｄ）スタッキングによってもたらされるプロセスの均一性を維持することの難しさは、ＱＯＳ標準の維持にさらなる困難をもたらす可能性がある。プロセスの均一性の欠如は、例えば、メモリダイ、ブロック、及びページ間、並びに異なる耐久性、リテンション、温度、及び外乱条件間のばらつきの増加をもたらす。そのような多様な条件下での動作では、特に読み取りスループット及び１秒あたりの入出力動作（ＩＯＰＳ）要件を確実に満たし、所望のＱＯＳを確実にするために、最適な読み取り閾値をトラッキングするという点で、適応システムを使用する必要がある。

【0005】

クロス温度（ある温度で書き込み、別の温度で読み取る）はフラッシュ読み取り閾値に影響を与えるため、低ビットエラーレート（ＢＥＲ）でターゲットワードライン（ＷＬ）を読み取るためには、読み取り閾値較正が必要になることがよくある。この課題は、多くのエンベデッドストレージデバイスで持続しており、とりわけモノのインターネット（ＩＯＴ）技術や自動車デバイスに非常に関連している。

【0006】

読み取り中に温度がシフトする長時間のシーケンシャル読み取り中、システムは温度シフトに適応する必要がある。読み取り閾値較正は、多数のセンスを適用してから、センスの数に関連する異なる仮説に従って、ビットエラーレート（ＢＥＲ）の推定としてシンドロームウェイト（ＳＷ）を順次に計算するプロセスを通して実施することができる。このプロセスは、ＢＥＲ推定スキャン（ＢＥＳ）と呼ばれ得る。

【0007】

例示的なＢＥＳプロセスはＢＥＲを低減するために、読み取り閾値レベルを較正するための低密度パリティチェック（ＬＤＰＣ）エンジンを使用する。メモリにプログラムされたデータは、一連のパリティチェック制約を満たさなければならない。シンドロームウェイト（ＳＷ）は、満たされていないパリティチェック制約の数であり、読み取りコードワードのＳＷは、そのＢＥＲの推定を提供する。例えば、１６の可能な状態を有するＱＬＣ（メモリセルあたり４ビット）スキームに従ってプログラムされたメモリデバイスでは、ミドルページを読み取ることは、４つの異なる遷移点でセンスを行うことを必要とする。これらの遷移点のそれぞれの周りで、いくつかの読み取りがサンプリングされ、ＢＥＲを最小化する読み取り閾値の組み合わせが識別される。

【0008】

代替的に、セル電圧分布（ＣＶＤ）のバレーは、バレーサーチ（ＶＳ）と呼ばれるプロセスで異なる電圧点間の導電セルの差を測定することによって決定することができる。

【0009】

ＢＥＳ及びＶＳなどのソリューションは、特定のＷＬの読み取り閾値を最適化することを目的とした高レイテンシ動作であり、読み取りリカバリフローに適しているが、急速にシフトする読み取り閾値を維持するにはあまり効果的ではない場合がある。システムが高周波でＢＥＳ又はＶＳを実行することは、パフォーマンスを大幅に低下させるため、現実的ではない。

【発明の概要】

【0010】

例示的な実施形態は、上記で説明されていない任意の課題及び／又は欠点並びに他の欠点に対処し得る。また、例示的な実施形態は、上記の欠点を克服する必要はなく、上記の課題のいずれも克服しない場合がある。

【0011】

１つ以上の例示的な実施形態によれば、読み取りレベルトラッキング（ＲＬＴ）動作は、デコードが成功した場合にのみ実行できる、精度が低くレイテンシの低い動作を提供するために使用される。

【0012】

例示的な実施形態の一態様によれば、読み取り閾値電圧を較正する方法は、複数の読み取り動作を実行するステップと、読み取りレベルトラッキング（ＲＬＴ）方法を実行することを決定するステップと、前記ＲＬＴ方法を実行するステップと、を含み、前記ＲＬＴ方法が、指示的ワードライン（ＷＬ）のビットエラーレート（ＢＥＲ）を決定するステップと、前記ＢＥＲに基づいて、調整された読み取り閾値レベルを決定するステップと、前記調整された読み取り閾値レベルに従って読み取り閾値レベルを調整するステップと、を含む。

【0013】

別の例示的な実施形態の一態様によれば、読み取り閾値電圧を較正するためのシステムは、少なくとも１つのメモリダイと動作可能に通信するコントローラを含むシステムであって、前記コントローラは、前記少なくとも１つのメモリダイから、複数の読み取り動作に対応する多数のページビットを受信するように構成されているインターフェースと、読み取りレベルトラッキング（ＲＬＴ）方法を実行することを決定し、前記ＲＬＴ方法を実行するように構成されているプロセッサと、を含み、前記ＲＬＴ方法が、指示的ワードライン（ＷＬ）のビットエラーレート（ＢＥＲ）を決定するステップと、前記ＢＥＲに基づいて、調整された読み取り閾値を決定するステップと、前記調整された読み取り閾値レベルに従って読み取り閾値レベルを調整するステップと、を含む。

【0014】

別の例示的な実施形態の一態様によれば、読み取り閾値を較正するためのシステムは、少なくとも１つのメモリダイと動作可能に通信する制御手段を含むシステムであって、前記制御手段は、前記少なくとも１つのメモリダイから、複数の読み取り動作に対応する多数のページビットを受信するように構成されているインターフェース手段と、読み取りレベルトラッキング（ＲＬＴ）方法を実行することを決定し、前記ＲＬＴ方法を実行するように構成されている処理手段と、を含み、前記ＲＬＴ方法は、指示的ワードライン（ＷＬ）のビットエラーレート（ＢＥＲ）を決定するステップと、前記ＲＬＴ方法に基づいて、調整された読み取り閾値を決定するステップと、前記調整された読み取り閾値レベルに従って読み取り閾値レベルを調整するステップと、を含む。

【図面の簡単な説明】

【0015】

上記及び／又は他の態様は、添付の図面と併せて、以下の例示的な実施形態の説明から明らかとなり、より容易に理解されるであろう。

【0016】

【図1A】例示的なメモリシステムのブロック図である。

【0017】

【図1B】複数のメモリシステムを含む例示的なストレージモジュールのブロック図である。

【0018】

【図1C】例示的な階層型ストレージシステムのブロック図である。

【0019】

【図2A】図１Ａのメモリシステムのコントローラのコンポーネントの例示的な構成のブロック図である。

【0020】

【図2B】図１Ａのメモリシステムのメモリダイのコンポーネントの例示的な構成のブロック図である。

【0021】

【図3】従来技術による読み取り閾値較正方法のフローチャートである。

【0022】

【図4A】異なるストレージスキームの閾値電圧分布曲線のプロットである。

【図4B】同上。

【図4C】同上。

【図4D】同上。

【0023】

【図5】セルあたり３ビットのＭＬＣセルに格納されたデータのロウアページを読み取るために実行される複数のセンス動作の図である。

【0024】

【図6A】ＳＬＣについての読み取り閾値レベルの減少を示す。

【図6B】ＳＬＣについての読み取り閾値レベルの増加を示す。

【0025】

【図7】例示的な実施形態による読み取り閾値較正方法のフローチャートである。

【0026】

【図8】別の例示的な実施形態による読み取り閾値較正方法のフローチャートである。

【0027】

【図9】単一の読み取り閾値電圧に対して読み取り閾値の変化が如何に決定され得るかを示す図である。

【0028】

【図10】別の例示的な実施形態による読み取り閾値較正方法のフローチャートである。

【0029】

【図11】別の例示的な実施形態による読み取り閾値較正方法のフローチャートである。

【0030】

【図12】別の例示的な実施形態による読み取り閾値較正方法のフローチャートである。

【0031】

【図13】１つ以上の例示的な実施形態による読み取り閾値較正方法の例示的な結果を示す。

【発明を実施するための形態】

【0032】

ここで、添付の図面に示されている例示的な実施形態を詳細に参照する。そのうち、同様の参照番号は、全体を通して同様の要素を指す。この点において、例示的な実施形態は、異なる形態を有し得、本明細書に記載の説明に限定されるものとして解釈されるべきではない。

【0033】

本明細書で使用される場合、用語「含む（ＩＮＣＬＵＤＥ）」、「含む（ＩＮＣＬＵＤＩＮＧ）」、「含む（ＣＯＭＰＲＩＳＥ）」、及び／又は「含む（ＣＯＭＰＲＩＳＩＮＧ）」は、記載された特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を指定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、コンポーネント、及び／又はそれらのグループの存在又は追加を排除しないことが理解されるであろう。

【0034】

本明細書で使用される場合、用語「及び／又は」は、関連付けられたリストされたアイテムのうちの１つ以上の任意及び全ての組み合わせを含む。「のうちの少なくとも１つ」などの表現を要素のリストの後に置くと、要素のリスト全体を変更し、リストの個々の要素を変更しない。また、本明細書に記載の「ユニット」、「英語－ＥＲ（－ＯＲ）」、及び「モジュール」などの用語は、少なくとも１つの機能又は動作を実行するための要素を指し、ハードウェア、ソフトウェア、又はハードウェアとソフトウェアの組み合わせで実装され得る。

【0035】

図１は、本明細書で説明される方法を実行し得る例示的な実施形態によるメモリシステム１００のブロック図を示す。メモリシステム１００は、コントローラ１０２と、１つ以上のメモリダイ１０４を含むメモリとを含む。本明細書で使用される場合、ダイという用語は、単一の半導体基板上に形成される、メモリセルのセットと、それらのメモリセルの物理的動作を管理するための関連回路を指す。コントローラ１０２は、ホストシステムとインターフェースし、読み取り、プログラム、及び消去動作のためのコマンドシーケンスをメモリダイ１０４に送信し得る。

【0036】

フラッシュメモリコントローラであるコントローラ１０２は、例えば、処理回路、マイクロプロセッサ又はプロセッサ、及び（マイクロ）プロセッサによって実行可能なコンピュータ可読プログラムコード（例えば、ソフトウェア又はファームウェア）を格納するコンピュータ可読媒体、ロジックゲート、スイッチ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックコントローラ、並びにエンベデッドマイクロコントローラのうちのいずれか１つの形態をとることができる。コントローラ１０２は、以下で説明され、本明細書に記載の図のフロー図に示される様々な機能を実行するようにハードウェア及び／又はファームウェアで構成することができる。例えば、コントローラは、不揮発性メモリ内の読み取り閾値レベルを制御することができる。追加的又は代替的に、コントローラの内部にあるように示されているコンポーネントのいくつかは、コントローラの外部に保存することもでき、他のコンポーネントを使用することができる。追加的又は代替的に、「と動作可能に通信する」という語句は、直接的に通信すること、又は１つ以上のコンポーネントを介して間接的に（有線又は無線で）通信することを意味し得、これは本明細書では図示又は説明されている場合もあれば、そうでない場合もある。

【0037】

本明細書で説明されるように、コントローラ１０２は、メモリダイに格納されたデータを管理し、コンピュータ又は電子デバイスなどのホストと通信するデバイスである。コントローラ１０２は、本明細書で説明される特定の機能に加えて、様々な追加機能のうちのいずれかを有し得る。例えば、コントローラ１０２は、メモリダイ１０４をフォーマットして、それらが適切に動作することを確実にし得、不良フラッシュメモリセルをマップアウトし得、将来の故障セルの代わりになるスペアセルを割り当て得る。スペアセルのいくつかの部分は、コントローラ１０２を動作させ、他の特徴を実装するためにファームウェアを保持するために使用され得る。動作中、ホストがメモリダイ１０４からデータを読み取るか、又はメモリダイ１０４にデータを書き込む必要がある場合、ホストはコントローラ１０２と通信することになる。ホストが、データが読み取られる／書き込まれるロジックアドレスを提供する場合、コントローラ１０２は、ホストから受信したロジックアドレスをメモリダイ１０４内の物理アドレスに変換することができる。代替的に、ホストは、物理アドレスを提供し得る。コントローラ１０２はまた、ウェアレベリング（そうでなければ繰り返し書き込まれるメモリの特定のブロックの消耗を回避するための書き込みの分散）及びガベージコレクション（フルブロックを消去して再利用できるように、フルブロックのデータの有効ページのみを新しいブロックに移動するプロセス）などの様々なメモリ管理機能を実行し得るが、これらに限定されない。コントローラ１０２はまた、以下で説明する方法及び動作を制御し得る。

【0038】

コントローラ１０２と不揮発性のメモリダイ１０４との間のインターフェースは、フラッシュインターフェースなどの任意の適切なインターフェースであり得る。メモリシステム１００は、セキュアデジタル（ＳＤ）又はマイクロセキュアデジタル（マイクロＳＤ）カードなどのカードベースのシステムであり得る。代替的に、メモリシステム１００は、エンベデッドメモリシステムの一部であり得る。

【0039】

図１Ａに示されるように、メモリシステム１００は、コントローラ１０２と不揮発性のメモリダイ１０４との間に単一のチャネルを含むように示される。しかしながら、これは限定することを意図するものではなく、メモリシステムは、２つ以上のチャネルを含み得、例えば、ＮＡＮＤアーキテクチャを具現化し、コントローラ４０２とメモリダイ１０４との間に２つ、４つ、８つ、又はそれ以上のチャネルを含むメモリシステムであり得る。本明細書で説明される例示的な実施形態のいずれか１つ以上において、単一のチャネルが図示されていても、コントローラ１０２とメモリダイ１０４との間に複数のチャネルが存在し得る。

【0040】

図１Ｂは、例示的な実施形態による、複数のメモリシステムを含むストレージモジュール２００のブロック図である。したがって、ストレージモジュール２００は、ホストと、複数の不揮発性のメモリシステム２００を含むストレージシステム２０４とインターフェースするストレージコントローラ２０２を含む。ストレージコントローラ２０２と不揮発性のメモリシステム１００との間のインターフェースは、例えば、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）、ペリフェラルコンポーネントインターフェースエクスプレス（ＰＣＩＥ）インターフェース、エンベデッドマルチメディアカード（ＥＭＭＣ）インターフェース、ＳＤインターフェース、又はユニバーサルシリアルバス（ＵＳＢ）インターフェースなどのバスインターフェースであり得る。ストレージモジュール２００は、ラップトップコンピュータ、タブレットコンピュータ、及び携帯電話などのポータブルコンピューティングデバイスに見られるようなソリッドステートドライブ（ＳＳＤ）であり得る。

【0041】

図１Ｃは、例示的な階層型ストレージシステム２１０のブロック図である。階層型ストレージシステム２１０は、複数のストレージコントローラ２０２を含み、複数のストレージコントローラ２０２の各々は、それぞれのストレージシステム２０４を制御する。ホストシステム２１２は、バスインターフェースを介して階層型ストレージシステム２１０内のメモリにアクセスし得る。例示的なバスインターフェースは、例えば、不揮発性メモリエクスプレス（ＮＶＭＥ）、ファイバチャネルオーバーイーサネット（ＦＣＯＥ）インターフェース、ＳＤインターフェース、ＵＳＢインターフェース、ＳＡＴＡインターフェース、ＰＣＩＥインターフェース、又はＥＭＭＣインターフェースを含み得る。ストレージシステム２１０は、データセンター又はマスストレージが必要とされる他の場所に見られるような、複数のホストコンピュータによってアクセス可能なラックマウント型マスストレージシステムであり得る。

【0042】

図２Ａは、図１Ａのメモリシステム１００のコントローラ１０２のコンポーネントの構成のブロック図である。コントローラ１０２は、ホストとインターフェースするフロントエンドモジュール１０８、不揮発性のメモリダイ１０４とインターフェースするバックエンドモジュール１１０、及び不揮発性のメモリシステム１００の様々な機能を実行する様々な他のモジュールを含み得る。本明細書で説明されるように、モジュールは、ハードウェア、又はハードウェア及びソフトウェアの組み合わせであり得る。例えば、各モジュールは、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、回路、デジタルロジック回路、アナログ回路、ディスクリート回路の組み合わせ、ゲート、又は任意の他のタイプのハードウェア、又はそれらの任意の組み合わせを含み得る。追加的又は代替的に、各モジュールは、モジュールの１つ以上の特徴を実装するためにプロセッサ又はプロセッサ回路で実行可能な命令を含むメモリハードウェアを含み得る。モジュールのいずれか１つが、プロセッサで実行可能な命令を含むメモリの部分を含む場合、モジュールは、プロセッサを含んでも含んでいなくてもよい。いくつかの例では、各モジュールは、単に、任意の他のハードウェアを含むモジュールなしに対応するモジュールの特徴を実装するためにプロセッサで実行可能な命令を含むメモリの部分であり得る。各モジュールは、含まれるハードウェアがソフトウェアを含む場合でも、少なくともいくつかのハードウェアを含むため、各モジュールは、ハードウェアモジュールと呼ばれ得る。

【0043】

コントローラ１０２は、ランダムアクセスメモリ（ＲＡＭ）１１６内のバッファを管理し、コントローラ１０２の内部通信バス１１７上の通信のための内部バス調停を制御するバッファマネージャ／バスコントローラモジュール１１４を含み得る。読み取り専用メモリ（ＲＯＭ）１１８は、システムブートコードを格納及び／又はアクセスし得る。コントローラ１０２とは別に配置されるように図示されているが、ＲＡＭ１１６及びＲＯＭ１１８の一方又は両方は、コントローラ１０２内に配置され得る。１つ以上の例示的な実施形態によれば、ＲＡＭ１１６及びＲＯＭ１１８の部分は、コントローラ１０２の内部及びコントローラ１０２の外部の両方に配置され得る。１つ以上の例示的な実施形態によれば、コントローラ１０２、ＲＡＭ１１６、及びＲＯＭ１１８は、別個の半導体ダイ上に配置され得る。

【0044】

フロントエンドモジュール１０８は、ホスト又は次のレベルのストレージコントローラとの電気インターフェースを提供する、ホストインターフェース１２０及び物理層インターフェース（ＰＨＹ）１２２を含み得る。ホストインターフェース１２０のタイプは、使用されているメモリのタイプに依存することができる。ホストインターフェース１２０の例示的なタイプは、ＳＡＴＡ、ＳＡＴＡ ＥＸＰＲＥＳＳ、ＳＡＳ、ファイバチャネル、ＵＳＢ、ＰＣＩＥ、及びＮＶＭＥを含み得るが、これらに限定されない。ホストインターフェース１２０は、データ、制御信号、及びタイミング信号の転送を容易にし得る。

【0045】

バックエンドモジュール１１０は、ホストから受信したデータバイトをエンコードし、不揮発性のメモリダイ１０４から読み取ったデータバイトに対してデコード及びエラーの修正を行う、エラー修正コード（ＥＣＣ）エンジン又はモジュール１２４を含み得る。ＥＣＣエンジンは、線形エラー修正コードを使用する低密度パリティチェック（ＬＤＰＣ）エンジンであり得る。バックエンドモジュール１１０はまた、不揮発性のメモリダイ１０４に送信される、プログラム、読み取り、及び消去コマンドシーケンスなどのコマンドシーケンスを生成するコマンドシーケンサ１２６を含み得る。バックエンドモジュール１１０は、ＲＡＩＤ（ＲＥＤＵＮＤＡＮＴ ＡＲＲＡＹ ＯＦ ＩＮＤＥＰＥＮＤＥＮＴ ＤＲＩＶＥＳ）パリティの生成及び障害データの回復を管理するＲＡＩＤモジュール１２８を含み得る。ＲＡＩＤパリティは、不揮発性のメモリシステム１００に書き込まれているデータのためのさらなるレベルの完全性保護として使用され得る。ＲＡＩＤモジュール１２８は、ＥＣＣエンジン１２４の一部であり得る。メモリインターフェース１３０は、不揮発性のメモリダイ１０４にコマンドシーケンスを提供し、不揮発性のメモリダイ１０４からステータス情報を受信する。コマンドシーケンス及びステータス情報と共に、不揮発性のメモリダイ１０４にプログラムされ、不揮発性のメモリダイ１０４から読み取られるデータは、メモリインターフェース１３０を介して通信され得る。１つ以上の例示的な実施形態によれば、メモリインターフェース１３０は、ダブルデータレート（ＤＤＲ）インターフェース及び／又はトグルモード２００、４００、８００、若しくはそれ以上のインターフェースであり得る。制御層１３２は、バックエンドモジュール１１０の全体的な動作を制御し得る。

【0046】

不揮発性のメモリシステム１００の追加モジュールは、メモリダイ１０４のメモリセルのウェアレベリング、アドレス管理、及びフォールディング動作の促進などの特定のメモリ管理機能を実行するメディア管理層１３８を含み得る。不揮発性のメモリシステム１００はまた、外部電気インターフェース、外部ＲＡＭ、抵抗器、コンデンサ、又は、コントローラ１０２とインターフェースし得る他のコンポーネントなどの、他のディスクリートコンポーネント１４０を含み得る。１つ以上の例示的な実施形態によれば、ＲＡＩＤモジュール１２８、メディア管理層１３８、及びバッファ管理／バスコントローラ１１４のうちの１つ以上は、省略され得る選択的なコンポーネントである。

【0047】

図２Ｂは、図１Ａのメモリシステムのメモリダイ１０４のコンポーネントの構成のブロック図である。メモリダイ１０４は、互換的にメモリ要素と称されるメモリセルを複数含むメモリセル構造１４２を含む。メモリセルは、Ｎビットデータ値を有するデータのユニットを格納する要素又はコンポーネントであり、ここで、Ｎは１以上である。メモリセル構造１４２のメモリセルには、任意の好適なタイプのメモリを使用することができる。例として、メモリは、動的ランダムアクセスメモリ（「ＤＲＡＭ」）又は静的ランダムアクセスメモリ（「ＳＲＡＭ」）、抵抗性ランダムアクセスメモリ（「ＲＥＲＡＭ」）、電気的に消去可能なプログラマブル読み取り専用メモリ（「ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭのサブセットとみなすこともできる）、強誘電性ランダムアクセスメモリ（「ＦＲＡＭ」）、磁気抵抗ランダムアクセスメモリ（「ＭＲＡＭ」）、相変化メモリ（「ＰＣＭ」）などの不揮発性メモリ、あるいは情報を格納することができる半導体材料もしくは他の材料を含む任意の他の要素であり得る。各タイプのメモリは、異なる構成を有し得る。例えば、フラッシュメモリは、ＮＡＮＤ構成又はＮＯＲ構成で構成され得る。

【0048】

メモリは、当業者によって理解されるように、任意の１つ以上の組み合わせで、パッシブ要素及び／又はアクティブ要素から形成することができる。

【0049】

複数のメモリセルは、それらが直列に接続されるように、又は各要素が個々にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成（ＮＡＮＤメモリ）におけるフラッシュメモリデバイスは、典型的には、直列に接続されたメモリ素子を含む。ＮＡＮＤメモリアレイは、アレイが複数のセルグループからなるように構成され得、そのうち、同じセルグループの一部であるメモリセルは、単一のワードライン又は単一のビットラインなどの単一のバイアスラインを共有し、グループとしてアクセス又はバイアスされる。

【0050】

メモリダイのメモリセル構造１４２を形成する複数のメモリセルは、基板内及び／又は基板上に配置され得る。基板は、メモリセルの層が形成されるウェハオーバーであってもよく、又はメモリセルが形成された後にそれらに取り付けられるキャリア基板であってもよい。

【0051】

メモリセル構造１４２又はメモリセル構造１４２の少なくとも一部を形成するメモリセルは、３Ｄメモリセル構造の２次元（２Ｄ）において２次元又は３次元に配置され得る。

【0052】

従来技術による方法では、ＢＥＳ又はＶＳは、ＷＬにおいてＢＥＲの上昇が示されるたびに、代表的ＷＬに対して実行される。指示的ＷＬとして、ＢＥＲの上昇が迅速に捕捉されるように、ブロックのエッジにおけるＷＬを選択し得る。長時間のシーケンシャル読み取り中に温度がシフトするシナリオでは、これらのイベントが頻繁にトリガされ、ＢＥＳの頻繁な動作によってレイテンシが発生するため、システムのパフォーマンスが低下することになる。

【0053】

そのような従来技術による方法は、例えば、図３のフローチャートに示されている。上述したように、この従来技術による方法は、ブロックのエッジにおけるＷＬであり得る指示的ＷＬにおいてＢＥＲの上昇があるという指示（３０１）によってトリガされる。例えば、特定の閾値を上回る上昇、又は代替的に、以前のＢＥＲからの特定量の上昇によって、この一連の読み取り閾値較正動作がトリガされ得る。次いで、代表的ＷＬに対してＢＥＳが実行される（３０２）。次いで、ＢＥＳによって取得された読み取り閾値が、タイムタグの残りの部分に使用され（３０３）、ＷＬインデックスに基づいて、代表的ＷＬ以外のＷＬに対して調整され得る（３０４）。

【0054】

１つ以上の例示的な実施形態によれば、読み取り閾値は、読み取り中に温度が急速にシフトし得るシナリオで、長時間のシーケンシャル読み取りのために、調整可能なレートを決定し、使用する。読み取り閾値の小さなシフト（本明細書では「トラッキング」とも呼ばれる）は、そのようなシナリオに適している。

【0055】

ＢＥＳ及びＶＳと比較して、上述したように、読み取りレベルトラッキング（ＲＬＴ）と呼ばれるアプローチは、ＶＳ及びＢＥＳなどで複数の読み取りを行うことに基づいてではなく、ホスト読み取り自体を使用することに基づいて較正を実行することに関わる。

【0056】

実装では、同じメモリ状態にプログラムされたメモリセルの集合は、プログラミングの結果として、関連付けられた閾値電圧の集合を有し得る。閾値電圧は、閾値電圧の確率分布、又は、単なる、閾値電圧の関数としての集合内のメモリセルの数の閾値分布として表され得る。

【0057】

所与のストレージスキームは、例えば、メモリ状態のそれぞれ及び所与のストレージスキームによって定義される関連付けられる閾値電圧範囲について、ガウス分布などの、連続確率分布の形態であり得るモデルの、基準の、理想的な、又は目標の閾値電圧分布を有し得る。モデルの閾値電圧分布は、同じメモリ状態にプログラムされたメモリセルの集合についての理想的な閾値電圧分布のモデルを表し得る。モデルの閾値電圧分布のロウア及びアッパーテールは、モデルの閾値電圧分布のそれぞれが関連付けられる範囲のアッパー及びロウア閾値電圧レベルと整列するか、又はそれに対応し得る。

【0058】

図４Ａ～４Ｄは、メモリセルに異なる数のビットのデータを格納するための異なるストレージスキームの閾値電圧分布曲線のプロットである。閾値電圧分布曲線は、閾値電圧ＶＴＨの関数としてメモリセルの数に対してプロットされ、各曲線は、１つ以上のビットのデータに関連付けられた一意のデータ状態を表す。図４Ａは、ＳＬＣストレージスキーム（メモリセルあたり１ビットのデータ）の閾値電圧分布曲線を示す。図４Ｂは、ＭＬＣストレージスキーム（メモリセルあたり２ビットのデータ）の閾値電圧分布曲線を示す。図４Ｃは、ＴＬＣストレージスキーム（メモリセルあたり３ビットのデータ）の閾値電圧分布曲線を示す。図４Ｄは、ＱＬＣストレージスキーム（メモリセルあたり４ビットのデータ）の閾値電圧分布曲線を示す。同様の閾値電圧分布曲線は、メモリセルあたり２ビット、３ビット、又は４ビット以外の（例えば、より多い）数のビットを格納するために使用される他のストレージスキームについて定義又は生成され得る。

【0059】

図４Ａを参照すると、ＳＬＣストレージスキームに従ってプログラムされたメモリセルについて、メモリセルは、消去状態ＥＲ又はプログラム状態Ａのいずれかにあり得る。図４Ｂを参照すると、ＭＬＣストレージスキームに従ってプログラムされたメモリセルについて、各メモリセルは、消去状態ＥＲ又は３つのプログラム状態Ａ、Ｂ、Ｃのうちの１つにあり得る。図４Ｃを参照すると、ＴＬＣストレージスキームに従ってプログラムされたメモリセルについて、各メモリセルは、消去状態ＥＲ又は７つのプログラム状態Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇのうちの１つにあり得る。図４Ｄを参照すると、ＱＬＣストレージスキームに従ってプログラムされたメモリセルについて、各メモリセルは、消去状態ＥＲ又は１５のプログラム状態Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ、Ｏのうちの１つにあり得る。用語「メモリ状態」及び「プログラム状態」は、本明細書で互換的に使用されることに留意されたい。例えば、用語「メモリ状態Ａ」及び「プログラム状態Ａ」は、同じメモリ状態を指すために互換的に使用される。

【0060】

図４Ａ～図４Ｄに示されるように、各プログラム状態は、それぞれの検証閾値電圧レベル（又は検証閾値）ＶＶ及び読み取り電圧閾値レベル（又は読み取り閾値）ＶＲに関連付けられる。例えば、図４Ａ～図４Ｄのストレージスキームに関して、例えば、検証閾値ＶＶＡ及び読み取り閾値ＶＲＡがメモリ状態Ａに関連付けられ、検証閾値ＶＶＢ及び読み取り閾値ＶＲＢがメモリ状態Ｂに関連付けられ、検証閾値ＶＶＣ及び読み取り閾値ＶＲＣがメモリ状態Ｃに関連付けられる。

【0061】

図４Ａ～図４Ｄに示されるように、検証閾値ＶＶ及び読み取り閾値ＶＲは、閾値電圧分布曲線の下限又はテールを指定するか、又はそれに対して位置決めされる。検証閾値ＶＶは、メモリセルのプログラミングがいつ完了するかを定義するためにプログラミング中に使用され、即ち、メモリセルのさらなるプログラミングは、そのメモリセルの閾値電圧が、メモリセルがプログラムされているデータ状態の検証閾値ＶＶを超えることに応答して禁止される。読み取り閾値ＶＲは、メモリセルがどのデータ状態にプログラムされたかを決定するために読み取り動作中に使用される。

【0062】

また、図４Ａ～図４Ｃにおいて、例示的な関連付けられたデータ値は、各々のメモリ状態についての閾値電圧分布曲線内又はその下に含まれる。例えば、図４Ａは、左の閾値電圧分布曲線が消去状態ＥＲ及びロジック「１」値に関連付けられ、右の閾値電圧分布曲線がメモリ状態Ａ及びロジック「０」値に関連付けられる例示的な実施形態を示す。それぞれ図４Ｂ及び図４Ｃに示されるＭＬＣ及びＴＬＣストレージスキームにおいて、データ値は、メモリ状態及び閾値電圧範囲の増加に伴って順次に変化する。様々な例示的な実施形態では、各データ状態に関連付けられた特定のデータ値は、グレイコードスキームなどの所定のスキームに従って変化し得る。図４Ｂを参照すると、ＭＬＣストレージスキームに従ってプログラムされたメモリセルは、セルあたり２ビットを格納し、消去状態ＥＲは、データ値「１１」に関連付けられ、メモリ状態Ａにプログラムされたメモリセルは、データ値「０１」に関連付けられ、メモリ状態Ｂにプログラムされたメモリセルは、データ値「００」に関連付けられ、メモリ状態Ｃにプログラムされたメモリセルは、データ値「１０」に関連付けられる。同様に、図４Ｃを参照すると、ＴＬＣストレージスキームに従ってプログラムされたメモリセルは、セルあたり３ビットを格納し、消去状態ＥＲは、データ値「１１１」に関連付けられ、メモリ状態Ａは、データ値「０１１」に関連付けられ、メモリ状態Ｂは、データ値「００１」に関連付けられ、メモリ状態Ｃは、データ値「０００」に関連付けられ、メモリ状態Ｄは、データ値「０１０」に関連付けられ、メモリ状態Ｅは、データ値「１１０」に関連付けられ、メモリ状態Ｆは、データ値「１００」に関連付けられ、メモリ状態Ｇは、データ値「１０１」に関連付けられる。図４Ｄに示されるように、ＱＬＣストレージスキーム（メモリセルあたり４ビット）に従ってプログラムされたメモリセルに対して、データ値、メモリ状態、及び閾値電圧範囲の間に同様の関係又は対応を作成することができる。

【0063】

図２Ｂに戻って参照すると、メモリダイ１０４は、複数又はＰ個のセンスブロック（センスモジュール又はセンスシステムとも称される）１４６を含む読み取り／書き込み回路１４４をさらに含み得る。センスブロック１４６は、プログラミング動作中にメモリセルを検証する、既にプログラムされたメモリセルからのデータの読み取りに参加するように構成されている。

【0064】

電力制御回路１６０は、メモリ動作（読み取り、プログラム／書き込み、センス、及び消去動作を含む）を実行するために適切なレベルで電圧を生成及び／又は供給するための様々な回路トポロジー又は回路構成（ドライバ回路、電流ソース、充電ポンプ、基準電圧発生器、レギュレータ、及びパルス生成回路など）のいずれか、又はそれらの様々な組み合わせのいずれかを含み得る。電圧を生成するための他のタイプの回路が可能であり得る。また、電力制御回路１６０は、メモリ動作を実行するために適切なレベル及び適切な時間で電圧を供給するために、制御ロジック回路１５４、読み取り／書き込み回路１４４、及び／又はセンスブロック１４６と通信し、及び／又は、制御ロジック回路１５４、読み取り／書き込み回路１４４、及び／又はセンスブロック１４６によって制御され得る。

【0065】

読み取り動作中において、電力制御回路１６０は、メモリセルが格納しているデータのデータ値を読み取るために、読み取り閾値電圧レベルＶＲでワードラインをバイアスし得る。所与のメモリ状態に対する閾値電圧レベルＶＲは、異なる処理条件、異なるプログラム／消去サイクル、異なるリテンション時間、異なる温度、異なる外乱条件、又はそれらの組み合わせを含む、異なる動作条件に対して異なる最適値を有し得る。所与のストレージスキームについて、メモリシステムは、コントローラ側及び／又はメモリダイ側で、電力制御回路１６０が読み取り動作中にワードラインをバイアスするために使用するための読み取り閾値レベルの１つ以上のセットを識別する、テーブルなどのデータ構造を維持し得る。データ構造は、それぞれがメモリダイ１０４の異なる領域に対応する読み取り閾値レベルの複数のセットを含み得る。

【0066】

図５に示されるように、第１のセンス動作が実行されるとき、センス回路は、消去状態ＥＲでのＴＬＣセルについてロジック１を出力し、メモリ状態Ａ～ＧでのＴＬＣセルについてロジック０を出力する。第２のセンス動作が実行されるとき、センス回路は、消去状態ＥＲ及びメモリ状態Ａ～ＤでのＴＬＣセルについてロジック１を出力し、メモリ状態Ｅ～ＧでのＴＬＣセルについてロジック０を出力する。様々な例示的な実施形態では、読み取り／書き込み回路１４４（又は、例えば、制御ロジック１５４などの、メモリダイ１０４上の他の回路）は、第１のセンス動作のロジックビット値と第２のセンス動作のロジックビット値との間でＮＯＴ ＸＯＲ（ＮＸＯＲ）動作を実行して、ロウアページビットについて読み取りビット値を生成し得る。

【0067】

次いで、ＥＣＣモジュール１２４は、デコードされたページを生成するために、読み取りページをデコードする。ＥＣＣモジュール１２４が読み取りページをデコードした後、コントローラ１０２は、読み取りページとデコードされたページとを比較（例えば、ＸＯＲ）することによってエラーページを計算するように構成され得る。次いで、エラーページ及び個々のセンス結果ページに基づいて、コントローラ１０２は、（例えば、個々のセンス結果ページの対応する値によって決定されるように）対応する電圧ビンカウンタにおいてエラーページ内の各エラー（例えば、１に等しいエラーページ内の各ビット）をカウントすることによって、各電圧ビンＪについてエラー数ＥＪ又はビットエラーレートＢＥＲＪを計算し得る。

【0068】

例えば、特定のメモリセルについて、個々のセンス結果が１１→読み取り値＝ＮＸＯＲ（１，１）＝１であり、且つデコードされた値が０である（例えば、エラーを示す）と、コントローラ１０２は、電圧ビン０に対応するカウンタＥ０→（ＢＥＲ０）をインクリメントする。特定のメモリセルについて、個々のセンス結果が０１→読み取り値＝ＮＸＯＲ（０，１）＝０であり、且つデコードされた値が１である（エラーを示す）と、コントローラ１０２は、電圧ビン１に対応するカウンタＥ１→（ＢＥＲ１）をインクリメントする。特定のメモリセルについて、個々のセンス結果が００→読み取り値＝ＮＸＯＲ（０，０）＝１であり、且つデコードされた値が０である（エラーを示す）と、コントローラ１０２は、電圧ビン２に対応するカウンタＥ２→（ＢＥＲ２）をインクリメントする。

【0069】

読み取り／書き込み回路は、読み取り動作の実行を完了するために、同様の方法でセンス動作を実行してミドルページ及びアッパーページを読み取り得る。ミドルページ及びアッパーページのそれぞれについて、実行されるセンス動作の数は異なる場合があり、及び／又はビットラインに印加される読み取り閾値電圧レベルは異なる場合がある。１つの例示的なＴＬＣ（セルあたり３ビット）ストレージスキームでは、センス回路は、ミドルページを読み取るために３つのセンス動作、アッパーページを読み取るために２つのセンス動作を実行する。しかしながら、デコード動作は概して同じであり、即ち、所与のミドルステージ又はアッパーステージについて、読み取り／書き込み回路１４４は、複数のセンス動作から決定されたビット値に対してＮＸＯＲ動作を実行して、読み取りミドルページ及び読み取りアッパーページを生成し得る。

【0070】

上述したように、コントローラ１０２は、如何にデータの読み取りページのＢＥＲに基づいて読み取り閾値電圧レベルを調整又は訂正するかを決定する。例えば、図６Ａ及び図６Ｂに示されるように、ＢＥＲ１→０及びＢＥＲ０→１が既知であると、ガウス状態分布を想定して、読み取り閾値が配置されるべき位置が決定され得る。図６Ａに示されるように、ＢＥＲ１→０＞ＢＥＲ０→１であると、読み取り閾値は左に移動し、図６Ｂに示されるように、ＢＥＲ１→０→＜ＢＥＲ０→１であると、読み取り閾値は右に移動する。

【0071】

単一のページ（例えば、ロウア、ミドル、アッパーなど）を読み取るために複数のセンス動作を伴うＭＬＣストレージスキームについてＢＥＲに基づいて読み取り閾値レベルを調整することは、２つのカウント間の単一の比較を実行できないため、より複雑になる。例えば、図５に戻って参照すると、ＴＬＣ（セルあたり３ビット）ストレージスキームでロウアページを読み取る場合、デコーダがビット値をロジック０からロジック１に反転させるとき、デコーダは、より多くの情報がなければ、その反転がＡ読み取り閾値レベルＶＲＡに対応するか、それともＥ読み取り閾値レベルに対応するかを知らない。

【0072】

より多くの情報を得るために、コントローラ１０２は、閾値電圧範囲を、読み取り閾値レベルによって定義される電圧ビンに分割し、異なる電圧ビンについてＢＥＲを決定する。追加的に、又は代替的に、コントローラ１０２は、ＮＸＯＲ動作が実行される前に、第１及び第２のセンス動作の両方からロウアページビットを受信し、それにより、コントローラ１０２は、各ビットが属する電圧ビンを決定することができる。各ビットが属する電圧ビンを知ることによって、コントローラ１０２は次いで、正確なカウントを更新してＢＥＲを調整し、ひいてはそれに応じて閾値電圧レベルを調整することができる。

【0073】

説明すると、図５に示されるように、第１及び第２のセンス動作に使用されるＡ及びＥ閾値電圧レベルは、閾値電圧分布曲線を３つの電圧ビンに分割する。電圧ビン０は、消去状態ＥＲの電圧分布曲線を含む。電圧ビン１は、メモリ状態Ａ～Ｄの電圧分布曲線を含む。電圧ビン２は、メモリ状態Ｅ～Ｇの電圧分布曲線を含む。

【0074】

電圧ビンを決定するために、コントローラ１０２は、電圧ビン０のビットを電圧ビン２から区別するためのＮＸＯＲ動作に基づくロウアページビットの読み取りの代わりに（又はそれに加えて）、第１のセンス動作及び第２のセンス動作の両方からロウアページビットを受信する。例えば、所与のビットについて、第１及び第２のセンス動作から示される組み合わされたビット値が「１１」であると、コントローラ１０２は、所与のビットが電圧ビン０にあることを知る。一方、所与のビットについて、第１及び第２のセンス動作から示される組み合わされたビット値が「００」であると、コントローラ１０２は、所与のビットが電圧ビン２にあることを知る。

【0075】

ロウアページビットのそれぞれについて電圧ビンを識別した後、コントローラ１０２は次いで、ＮＸＯＲ動作を実行して、読み取りロウアページを生成し得る。コントローラ１０２は次いで、ビットのビット値を反転させることによって、ＥＣＣモジュール１２４を介してエラー修正を実行し得る。デコード結果及び個々のセンスページに基づいて、コントローラ１０２は、３つのＢＥＲカウント、即ち、電圧ビン０の第１のカウント、電圧ビン１の第２のカウント、及び電圧ビン２の第３のカウントを計算し得る。第１のカウントは、電圧ビン０に関連付けられたＢＥＲ０を示し得、第２のカウントは、電圧ビン１に関連付けられたＢＥＲ１を示し得、第３のカウントは、電圧ビン２に関連付けられたＢＥＲ２を示し得る。

【0076】

ＥＣＣモジュール１２４が、ロジック０を有するビットをロジック１に変更することを決定する場合、コントローラ１０２は、ビットが電圧ビン０にあるか、それとも電圧ビン２にあるかを決定し得る。ビットが電圧ビン０にあると、コントローラ１０２は、第１のカウントを更新し得る。ビットが電圧ビン２にあると、コントローラ１０２は、第３のカウントを更新し得る。追加的に、又は代替的に、ＥＣＣモジュール１２４が、ロジック１を有するビットをロジック０に変更することを決定する場合、コントローラ１０２は、電圧ビン１に関連付けられた第２のカウントを更新し得る。

【0077】

図７は、例示的な実施形態による連続ＲＬＴ方法のフローチャートである。図７に示されるように、例えば、ホストはページを読み取ろうとしているが、閾値レベルがオフである場合がある。ホスト読み取り要求を受信する（７０１）と、ホスト要求に基づいてメモリからデータをセンスする（７０２）。次いで、ＥＣＣを使用してコードをデコードし、デコードされたデータをホストに適切に送信する（７０３）。コードのデコードに成功したと仮定すると、デコードされたページと対応する読み取りページとの間の差を観察して（７０４）、エラーがどこから来ているかを決定することができる。次いで、読み取り閾値をどこに移動させるか／如何に移動させるかを決定することができる（７０５）。

【0078】

図８は、例示的な実施形態による読み取り閾値較正方法のフローチャートである。この例示的な実施形態によれば、連続ＲＬＴは、急速であり得る温度シフトが存在する長時間のシーケンシャル読み取りシナリオで、調整可能なレートに基づいて使用される。例示的な方法は、頻繁に実行される読み取り閾値の小さなシフト（本明細書では「トラッキング」とも呼ばれる）が、それほど頻繁に実行されないか、又は高いＢＥＲの指示があるときにのみ実行される読み取り閾値較正よりも改善された読み取り閾値較正を提供し得るという理解に基づいている。

【0079】

この例示的な方法によれば、所定の閾値よりも高いＢＥＲの指示がある（８０１）場合、次に読み取られるＷＬに対してＲＬＴを実行する（８０２）。上述のＲＬＴと同様、このＲＬＴは、ホスト読み取りと干渉しない。次いで、デコードされたページと対応する読み取りページとの間の差に基づいて、読み取り閾値を較正する（８０３）。次いで、これらの読み取り閾値を、次に読み取られるＷＬに使用する（８０４）。

【0080】

図９は、成功したデコード（又はエラー修正）の後にＢＥＲが知られている場合にΔが如何に作成され得るかを示す。この例示的な方法は、各電圧ビンのＢＥＲが各電圧ビン内のＦＢＣの数を計算することから導出され得る場合、成功したＥＣＣデコードの後に読み取り閾値を較正するために使用され得る。ビットのそれぞれは、単一の閾値読み取りの結果に従ってその電圧ビンにマッピングされ、エラーのあるビットは、電圧ビンごとに合計され、エラーベクトルは、電圧ビンごとのＢＥＲに従って読み取り閾値を計算するモジュールに渡される。

【0081】

図９は、単一の閾値にズームインする。図９において、Ｄは、２つの状態の中心間の距離であり、σ０及びσ１は、対応する状態の標準偏差である。ここで、Δは、最適な読み取り閾値（破線）からの現在の読み取り閾値（実線）の距離である。Ｎは、ページ内のセルの数であり、Ｎ／８は、スクランブリングを仮定して、各データ状態でプログラムされるセルの総数である。デコードが成功したので、各データ状態におけるセルの数も明示的にカウントされ得る。Ｅ０及びＥ１は、各ビン内のエラーのあるビット数であり、したがって、Ｐ０及びＰ１は、各電圧ビン内のＢＥＲである。

【0082】

ガウステール分布関数Ｑを使用すると、次のように導出することができる。

【数1】

【数2】

Δを分離すると、

【数3】

を得る。
計算を簡略化するために、

【数4】

と仮定し得る。

【数5】

【0083】

上記の式では、

【数6】

は、

【数7】

及び

【数8】

の両方のように仮定される。これは、

【数9】

がＰＥＣとともにより高く成長することが予想されるため、オフラインで導出し、デバイスの寿命中に変更することができる。しかしながら、

【数10】

は正の数であり、Δの符号ではなく振幅にのみ影響を及ぼすので、この段階では

【数11】

についての正確な知識は必要ではない。

【0084】

単一の閾値について、上記式は、電圧ビン内のエラーレートが与えられた場合にＳＬＣページの読み取り閾値を順調にチューニングするために使用できるΔの計算を提供する。しかしながら、ＭＬＣ、ＴＬＣ、又はＱＬＣの場合、単一のページを読み取るときにいくつかの閾値が関与する。図５のＴＬＣ ＬＰの例から、ＢＥＲ＃１及びＢＥＲ＃３は正確に計算されるが、ＢＥＲ＃２は、ＬＰ読み取りを構成する２つの閾値の間で分割される。

【0085】

この例示的な実施形態によれば、任意のＲＬＴオーバーヘッドは、メモリからの余分な転送及び追加の処理の結果であり、その両方とも１マイクロ秒のオーダーにある。対照的に、ＢＥＳ動作は、少なくとも５つの読み取り動作を負担し、これは、ＱＬＣにおいて、処理が考慮される前であっても、約３００マイクロ秒（３００μＳ）のオーバーヘッドである。ＢＥＳはまた、読み取り動作パイプラインを停止し、ＢＥＳ動作を挿入するか、又はＢＥＳ動作をストールすることを必要とし、これにより、劣った読み取り閾値がより長時間使用されることになる。対照的に、この例示的な実施形態によれば、代表的ＷＬのＲＴが最適化されるか、又は代替的に、現在のＷＬを基準として使用することができる。

【0086】

図１０は、別の例示的な実施形態による読み取り閾値較正方法のフローチャートである。フラッシュメモリのブロックは、多くのワードラインを含み、それらの全てが等しいわけではない。例えば、エッジＷＬなどのアウトライナーＷＬの読み取り閾値は、「中心」ＷＬなどの他のＷＬの読み取り閾値と著しく異なる場合がある。例えば、ブロックの中央も「エッジ」とみなされる２つの「半球」に配置された９６のＷＬを有する１つのタイプのブロックでは、エッジ／アウトライアＷＬは、ＷＬ０、１、４６、４７、４８、４９、９４、及び９５であり得る。各メモリタイプには、このハードコードされたアウトライア指示に関して独自の仕様がある。アウトライアＷＬの定義は、例えば、特定のＷＬが何らかの物理的欠陥を有すると認識される場合、又はＷＬをブロックに関してアウトライアにする可能性のある別の理由がある場合、別のソースに由来することもある。

【0087】

したがって、この例示的な実施形態によれば、これらのアウトライアＷＬは、アウトライアＷＬが「中心」ＷＬと同じ読み取り閾値を有するという誤った仮定に基づく任意の誤算を防止するために考慮される。この例示的な実施形態によれば、アウトライナーＷＬは、高いＢＥＲの場合にそれらにＢＥＳを使用するか、又はデコードが成功したと仮定して高ＢＥＲの指示を無視することによって、異なる方法で扱われる。

【0088】

この例示的な方法によれば、所定の閾値よりも高いＢＥＲの指示がある（１００１）場合、問題のＷＬがエッジＷＬなどのアウトライアＷＬであるか否かの決定を行う（１００２）。ＷＬがアウトライアであると、ＷＬに対してＢＥＳ動作を実行することができ、又はそのＷＬの高ＢＥＲを無視することができる（１００３）。例えば、第１の閾値よりも高いＢＥＲが存在すると最初に決定され（１００１）、問題のＷＬがアウトライアである（１００２－ＹＥＳ）場合、ＢＥＲが、第１の閾値よりも高い第２の閾値よりも高いか否かの追加の決定があり得る。ＢＥＲがまた第２の閾値よりも高いと、ＢＥＳ動作を実行することが決定され得、ＢＥＲが第２の閾値よりも高くないと、アウトライアＷＬを無視することが決定され得る。

【0089】

問題のＷＬがアウトライアＷＬではない（１００２－ＮＯ）場合、方法は、図７に関して上述したように継続し得る。即ち、次の読み取りに対してＲＬＴを実行し（１００４）、ＲＬＴ出力に基づいて読み取り閾値を調整し（１００５）、調整された読み取り閾値を、次に読み取られるＷＬに使用する（１００６）。

【0090】

図１１は、別の例示的な実施形態による読み取り閾値較正方法のフローチャートである。この例示的な実施形態によれば、ＷＬの変動を考慮するために、ブロックのＷＬをゾーンに分割することができ、ＷＬゾーニングテーブルを使用して、ＲＬＴ結果を変更し、他のＷＬに適用するようにそれらを調整することができる。

【0091】

この例示的な実施形態によれば、所定の閾値よりも高いＢＥＲの指示がある（１１０１）場合、次に読み取られるＷＬに対してＲＬＴを実行する（１１０２）。逆ＷＬゾーニングテーブルを使用して代表的ＷＬについて読み取り閾値を推測し（１１０３）、ＲＬＴ出力及びＷＬゾーニングテーブルに基づいて読み取り閾値を調整し（１１０４）、調整された読み取り閾値を、次に読み取られるＷＬに使用する（１１０５）。

【0092】

図１２は、別の例示的な実施形態による読み取り閾値較正方法のフローチャートである。上記の例示的な方法とは対照的に、この例示的な実施形態によれば、ＲＬＴを実行するためのトリガは、高ＢＥＲの指示ではなく、以前のＲＬＴ動作に対する、温度変化自体に基づいてもよい。したがって、この例示的な方法は、ＢＥＲに任意の実際の上昇が発生する前の、読み取り閾値の改善された調整を許し得る。

【0093】

この例示的な実施形態によれば、ＲＬＴのトリガは、温度変化閾値よりも高い、以前のＲＬＴ動作に対する、温度変化であり得る（１２０１）。代替的に、トリガは、温度変化閾値を上回る温度変化及び所定の閾値よりも高いＢＥＲのうちの１つ以上であり得る（１２０１）。この例示的な方法の他の動作（１２０２～１２０５）は、図１１に関連して説明された前の例示的な実施形態の動作（１１０２～１１０５）に類似している。代替的に、温度変化に基づくトリガは、本明細書で論じられる例示的な実施形態のうちのいずれか１つ以上と組み合わせられてもよい。

【0094】

図１３は、本明細書で説明される例示的な実施形態のうちの１つ以上による読み取り閾値較正方法の例示的な結果を示す。この例は、データが－２５℃でプログラムされ、最大６５℃の上昇している温度で読み取られる、ＢＩＣＳ５Ｘ３のミドルページに基づいている。

【0095】

「最適」とラベル付けされた曲線は、最適な読み取り閾値を有するフェイルビットカウント（ＦＢＣ）読み取りを示し、一方、「デフォルト」とラベル付けされた曲線は、デフォルトの読み取り閾値を有するＦＢＣ読み取りを示す。「システム」及び「システム＋ＷＬＺ１」とラベル付けされた曲線は、従来技術による方法に基づいて決定された読み取り閾値を有するＦＢＣ読み取り、及び、それぞれの異なるＷＬについて代表的ＷＬ読み取り閾値にオフセットを加えるＷＬゾーニング機能を使用する従来技術による方法に基づいて決定された読み取り閾値を有するＦＢＣ読み取りを示す。「実施例」とラベル付けされた曲線は、本明細書で説明される例示的な実施形態のうちの１つによるＦＢＣ読み取りを示す。本明細書で説明される読み取り技術がより低いＦＢＣフィギュアを生成し、読み取りパフォーマンスの改善をもたらすことは明らかである。

【0096】

読み取りパフォーマンスに影響を与える別の要因は、実行される較正動作の数である。ＢＥＳ動作は比較的長い動作であり、メモリから５～７回の余分な読み取りを取るが、ＲＬＴ動作は比較的短く、余分な読み取りを必要とせず、限られた数の余分な転送のみを必要とする。例えば、ＢＥＳ動作のオーバーヘッドが約３００マイクロ秒であると、ＲＬＴ動作のオーバーヘッドは、約２０マイクロ秒（２０μＳ）であり得る。以下の表＃１は、図１０のグラフに対して実行される方法のそれぞれについての動作の数を示し、ＷＬゾーニングを使用しない従来技術によるシステム、ＷＬゾーニングを使用する従来技術によるシステム、及び本明細書で説明される例示的な実施形態のうちの１つによるシステムのそれぞれについて、動作数及び読み取りページごとの動作数を示す。

【表1】

表＃１：テスト中の各方法の動作数

【0097】

表から明らかなように、本明細書で説明される例示的な実施形態では、動作数が著しく少なくなり、オーバーヘッドの低減による待ち時間の節約がもたらされる。

【0098】

本明細書で説明される例示的な実施形態の一態様によれば、読み取り閾値電圧を較正する方法は、複数の読み取り動作を実行するステップと、読み取りレベルトラッキング（ＲＬＴ）方法を実行することを決定するステップと、前記ＲＬＴ方法を実行するステップと、を含み、前記ＲＬＴ方法が、指示的ワードライン（ＷＬ）のビットエラーレート（ＢＥＲ）を決定するステップと、前記ＢＥＲに基づいて、調整された読み取り閾値レベルを決定するステップと、前記調整された読み取り閾値レベルに従って読み取り閾値レベルを調整するステップと、を含む。前記ＲＬＴ方法を実行することを決定する前記ステップは、前記指示的ＷＬの前記ＢＥＲがＢＥＲ閾値を上回ることを決定するステップを含み得る。前記ＲＬＴ方法を実行することを決定する前記ステップは、前記指示的ＷＬがアウトライアＷＬではないことを決定するステップをさらに含み得る。アウトライアＷＬがエッジＷＬであり得る。前記ＲＬＴ方法を実行することを決定する前記ステップは、以前のＲＬＴ方法に対する温度変化が温度閾値を上回ることを決定するステップを含み得る。前記ＲＬＴ方法を実行することを決定する前記ステップは、前記指示的ＷＬのＢＥＲがＢＥＲ閾値を上回ることと、以前のＲＬＴ方法に対する温度変化が温度閾値を上回ることのうちの少なくとも１つを決定するステップを含み得る。前記ＢＥＲを決定する前記ステップは、複数の電圧ビンを決定するステップと、前記複数の電圧ビンのそれぞれについて、ＢＥＲを決定するステップと、を含み、前記ＢＥＲに基づいて前記調整された読み取り閾値レベルを決定する前記ステップは、前記複数の電圧ビンのそれぞれについて、対応するＢＥＲに基づいてガウステール分布関数を計算するステップと、前記複数の電圧ビンのそれぞれについて、最適な読み取り閾値からの読み取り閾値の距離を決定するステップと、を含み得る。前記複数の電圧ビンを決定する前記ステップは、前記複数の読み取り動作によるメモリ状態のそれぞれについて、対応する電圧ビンを決定するステップを含み得る。前記ＢＥＲを決定する前記ステップは、対応するシンドロームウェイトを使用して前記ＢＥＲを推定するステップを含み得る。前記複数の読み取り動作を実行する前記ステップは、ホスト要求に従って前記複数の読み取り動作を実行するステップを含み得る。前記ＢＥＲに基づいて前記調整された読み取り閾値レベルを決定する前記ステップは、ＷＬゾーニングテーブルを適用するステップを含み得る。

【0099】

特定のシステムコンポーネントを指すために様々な用語が使用される。異なる会社は、異なる名前でコンポーネントを指す場合がある。このドキュメントは、機能ではなく名前が異なるコンポーネントを区別することを意図していない。

【0100】

これらの例示的な実施形態が関係する技術分野における当業者に明らかであるこれらの例示的な実施形態の事項は、ここで詳細に説明されない場合がある。

【0101】

本明細書で説明される例示的な実施形態は、説明的な意味でのみ考慮され得、限定の目的ではない。各例示的な実施形態内の特徴又は態様の説明は、他の例示的な実施形態における他の同様の特徴又は態様に利用可能であると考えられ得る。

【0102】

例示的な実施形態が図面を参照して説明されてきたが、以下の特許請求の範囲によって定義される精神及び範囲から逸脱することなく、形態及び詳細の様々な変更が行われ得ることは、当業者によって理解されるであろう。

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図5】

【図6A】

【図6B】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】