特許 7597381 ＵＴＢＢ光検出器ピクセルユニット、アレイ及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-02

(45)【発行日】2024-12-10

(54)【発明の名称】ＵＴＢＢ光検出器ピクセルユニット、アレイ及び方法

(51)【国際特許分類】

   H01L 27/146 20060101AFI20241203BHJP

【ＦＩ】

H01L27/146 A

【請求項の数】 5

(21)【出願番号】P 2021562050

(86)(22)【出願日】2020-07-24

(65)【公表番号】

(43)【公表日】2022-06-17

(86)【国際出願番号】 CN2020104518

(87)【国際公開番号】W WO2021093370

(87)【国際公開日】2021-05-20

【審査請求日】2021-10-18

【審判番号】

【審判請求日】2023-09-14

(31)【優先権主張番号】201911108333.5

(32)【優先日】2019-11-13

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】507232478

【氏名又は名称】北京大学

【氏名又は名称原語表記】ＰＥＫＩＮＧ ＵＮＩＶＥＲＳＩＴＹ

【住所又は居所原語表記】Ｎｏ．５， Ｙｉｈｅｙｕａｎ Ｒｏａｄ， Ｈａｉｄｉａｎ Ｄｉｓｔｒｉｃｔ， Ｂｅｉｊｉｎｇ １００８７１， Ｃｈｉｎａ

(74)【代理人】

【識別番号】100112656

【弁理士】

【氏名又は名称】宮田 英毅

(74)【代理人】

【識別番号】100089118

【弁理士】

【氏名又は名称】酒井 宏明

(72)【発明者】

【氏名】杜剛

(72)【発明者】

【氏名】劉力橋

(72)【発明者】

【氏名】劉曉彦

【合議体】

【審判長】小宮 慎司

【審判官】河本 充雄

【審判官】三浦 みちる

(56)【参考文献】

【文献】米国特許出願公開第２０１９／００７４３９８（ＵＳ，Ａ１）

【文献】特開２００９－１４７０５６（ＪＰ，Ａ）

【文献】特開平４－８７９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

H01L27/146

(57)【特許請求の範囲】

【請求項1】

シリコン膜層、埋め込み酸化層、電荷収集層、及び基板を備え、前記シリコン膜層、埋め込み酸化層、電荷収集層、基板は、上から下に順番に設置され、
前記シリコン膜層は、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタを含み、
前記電荷収集層は、光生成電荷を収集するために求心電界を形成し、前記求心電界を構成する横方向電界と縦方向電界とが、ともに作用して前記光生成電荷をドリフトさせて収集する電荷収集制御領域と、前記電荷収集制御領域により収集された前記光生成電荷が蓄積される電荷蓄積領域を含み、
前記電荷収集制御領域及び前記電荷蓄積領域は、前記基板の表面に沿った方向に接合状態で配置され、
前記埋め込み酸化層は、前記電荷収集制御領域及び前記電荷蓄積領域を覆うように配置され、
前記基板は、前記電荷収集制御領域と同じ型のＮ型基板又はＰ型基板を含み、
前記ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのチャネルは、前記電荷蓄積領域上に配置される、ことを特徴とするＵＴＢＢ光検出器ピクセルユニット（ただし、前記電荷収集制御領域及び前記電荷蓄積領域の周囲に分離領域が配置されているものを除く）。

【請求項2】

前記ＮＭＯＳトランジスタのソース端子とドレイン端子は、それぞれＮＭＯＳトランジスタのチャネル両側に位置し、ＮＭＯＳトランジスタのゲート端子がＮＭＯＳトランジスタのチャネル上にあり、
前記ＰＭＯＳトランジスタのソース端子とドレイン端子は、それぞれＰＭＯＳトランジスタのチャネル両側に位置し、ＰＭＯＳトランジスタのゲート端子がＰＭＯＳトランジスタのチャネル上にある、ことを特徴とする請求項１に記載のＵＴＢＢ光検出器ピクセルユニット。

【請求項3】

請求項１または請求項２に記載のＵＴＢＢ光検出器ピクセルユニットを複数備え、
複数の前記ＵＴＢＢ光検出器ピクセルユニットが、光検出器アレイを構成し、
ここで、前記光検出器アレイの行数と列数は、いずれも２以上の自然数であり、
隣接する前記ＵＴＢＢ光検出器ピクセルユニットのＮＭＯＳトランジスタ又はＰＭＯＳトランジスタは、同じソース端子又はドレイン端子を使用する、ことを特徴とするＵＴＢＢ光検出器アレイ。

【請求項4】

前記光検出器アレイは、複数列のワードライン、複数行のビットライン、共通領域電極、および共通ソースを含み、
ここで、全てのＮＭＯＳトランジスタのソース端子又はＰＭＯＳトランジスタのソース端子は、共通ソースに接続され、
電荷収集層の全ての電荷収集制御領域は、前記共通領域電極に接続され、
各列の光検出器のゲート端子は、それに対応するワードラインに接続され、
各行の光検出器のドレイン端子は、それに対応するビットラインに接続される、ことを特徴とする請求項３に記載のＵＴＢＢ光検出器アレイ。

【請求項5】

請求項１に記載のＵＴＢＢ光検出器ピクセルユニットに対し、対応する電圧を前記電荷収集制御領域に印加して、前記電荷蓄積領域の周りに求心電界を生成し、入射光が前記電荷収集層と前記基板に光生成キャリアを生成し、光生成キャリアは、前記求心電界を構成する横方向電界と縦方向電界とが、ともに作用してドリフトされて収集され、収集された前記光生成キャリアが埋め込み酸化層の下の電荷蓄積領域に蓄積されることと、
正電圧をシリコン膜層のゲート端子とドレイン端子に印加し、対応する電圧を前記電荷収集制御領域に印加することと、
前記電荷蓄積領域に蓄積される光生成キャリアが光照射強度に応じて変化することにより、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタの閾値電圧及びドレイン端子電流がいずれも変化することと、
前記埋め込み酸化層の上方のシリコン膜層のドレイン端子電流を測定することと、
光照射強度を評価することと、を含む、ことを特徴とするＵＴＢＢ光検出器ピクセルユニットの検出方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、シリコンベースの光検出器の分野に関し、特に、ＵＴＢＢ光検出器ピクセルユニット、アレイ及び方法に関する。

【背景技術】

【0002】

光電イメージング検出器は、軍事、医療、自動車、モバイル機器などで広く使用されている。現在、主流の光電イメージング検出器は、電荷結合デバイス（Ｃｈａｒｇｅ－ｃｏｕｐｌｅｄＤｅｖｉｃｅ、ＣＣＤ）、光電デバイス、ＣＭＯＳ－ＡＰＳ光電デバイスであり、ＣＣＤ光電デバイスは、電荷移動により直接光検出を行い、ＣＭＯＳ－ＡＰＳ光電デバイスは、ピクセルユニットのフォトダイオードを介して電荷を収集してから、それを電圧信号に変換してＣＭＯＳ回路で増幅し読み取る。２つの光検出デバイスにはそれぞれ長所と短所がある。しかしながら、デバイス自体の構造上の制限により、２つの光検出器の単一のピクセルユニットは、複数のトランジスタ等のデバイス構造を含み、その結果、ピクセルサイズは、マイクロメートルのオーダーに制限され、それ以上縮小することはできない。超薄型本体及び埋め込み酸化物（Ｕｌｔｒａ－Ｔｈｉｎ Ｂｏｘ ａｎｄ Ｂｏｄｙ、ＵＴＢＢ）構造などの単一トランジスタを使用すると、光検出ユニットのピクセルユニットサイズを効果的に軽減できる。ただし、現在、イメージセンサーとしてＵＴＢＢ構造を使用する技術的手段では、ピクセル間のクロストークを抑制するために浅い溝によって分離することが必要であり、これによりピクセルユニットのさらなる縮小が制限される。

【発明の概要】

【発明が解決しようとする課題】

【0003】

上記のように、サイズが小さく、クロストークを抑制できる光検出器のピクセルユニット、アレイおよび方法を提供する必要がある。

【課題を解決するための手段】

【0004】

本願は、上記の問題を解决するために、ＵＴＢＢ光検出器ピクセルユニット、アレイ及び方法を提出する。

【0005】

第１局面では、本願は、シリコン膜層、埋め込み酸化層、電荷収集層、及び基板を備え、前記シリコン膜層、埋め込み酸化層、電荷収集層、基板は、上から下に順番に設置され、
前記シリコン膜層は、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタを含み、
前記電荷収集層は、光生成電荷を収集するために求心電界を形成し、前記求心電界を構成する横方向電界と縦方向電界とが、ともに作用して前記光生成電荷をドリフトさせて収集する電荷収集制御領域と、前記電荷収集制御領域により収集された前記光生成電荷が蓄積される電荷蓄積領域を含み、
前記電荷収集制御領域及び前記電荷蓄積領域は、前記基板の表面に沿った方向に接合状態で配置され、
前記埋め込み酸化層は、前記電荷収集制御領域及び前記電荷蓄積領域を覆うように配置され、
前記基板は、前記電荷収集制御領域と同じ型のＮ型基板又はＰ型基板を含み、
前記ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのチャネルは、前記電荷蓄積領域上に配置される、ことを特徴とするＵＴＢＢ光検出器ピクセルユニット（ただし、前記電荷収集制御領域及び前記電荷蓄積領域の周囲に分離領域が配置されているものを除く）を提供する。

【0006】

好ましくは、前記ＮＭＯＳトランジスタのソース端子とドレイン端子は、それぞれＮＭＯＳトランジスタのチャネル両側に位置し、ＮＭＯＳトランジスタのゲート端子がＮＭＯＳトランジスタのチャネルにあり、前記ＰＭＯＳトランジスタのソース端子とドレイン端子は、それぞれＰＭＯＳトランジスタのチャネル両側に位置し、ＰＭＯＳトランジスタのゲート端子がＰＭＯＳトランジスタのチャネルにある。

【0007】

第２局面では、本願は、複数の前記光検出器ピクセルユニットを備え、複数の前記光検出器ピクセルユニットが、光検出器アレイを構成し、ここで、前記光検出器アレイの行数と列数は、いずれも２以上の自然数であり、
隣接する前記光検出器ピクセルユニットのＮＭＯＳトランジスタ又はＰＭＯＳトランジスタは、同じソース端子又はドレイン端子を使用するＵＴＢＢ光検出器アレイを提供する。

【0009】

好ましくは、前記光検出器アレイは、複数列のワードライン、複数行のビットライン、共通領域電極、および共通ソースを含み、ここで、全てのＮＭＯＳトランジスタのソース端子又はＰＭＯＳトランジスタのソース端子は、共通ソースに接続され、電荷収集層の全ての電荷収集制御領域は、前記共通領域電極に接続され、各列の光検出器のゲート端子は、それに対応するワードラインに接続され、各行の光検出器のドレインは、それに対応するビットラインに接続される。

【0010】

第３局面では、本願は、第１局面に記載のＵＴＢＢ光検出器ピクセルユニットに対し、対応する電圧を前記電荷収集制御領域に印加して、前記電荷蓄積領域の周りに求心電界を生成し、入射光が前記電荷収集層と前記基板に光生成キャリアを生成し、光生成キャリアは、前記求心電界を構成する横方向電界と縦方向電界とが、ともに作用してドリフトされて収集され、収集された前記光生成キャリアが埋め込み酸化層の下の電荷蓄積領域に蓄積されることと、正電圧をシリコン膜層のゲート端子とドレイン端子に印加し、対応する電圧を前記電荷収集制御領域に印加することと、前記電荷蓄積領域に蓄積される光生成キャリアが光照射強度に応じて変化することにより、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタの閾値電圧及びドレイン端子電流がいずれも変化することと、前記埋め込み酸化層の上方のシリコン膜層のドレイン端子電流を測定することと、光照射強度を評価することと、を含むＵＴＢＢ光検出器ピクセルユニットの検出方法を提供する。

【発明の効果】

【0011】

本願の利点は、電荷蓄積領域の周りに求心電界を形成することにより、光生成電荷が求心電界の作用で対応するピクセルユニットに蓄積される。求心電界の存在は、光電変換効率を向上させ、ピクセル間のクロストークが抑制され、浅い溝の分離の面積を節約し、サイズを縮小し、サブミクロンピクセルにより適したものにする。

【図面の簡単な説明】

【0012】

以下の好ましい実施形態の詳細な説明を読むことにより、他の様々な利点およびメリトが当業者に明らかになる。図面は、好ましい実施態様を示す目的でのみ使用されており、本願の制限とは見なされない。また、図面全体を通して、同じ参照符号が同じ部材を示すために使用されている。

【0013】

【図1】図１は、本願により提供されたＵＴＢＢ光検出器ピクセルユニットの構造図である。

【図2】図２は、本願により提供されたＵＴＢＢ光検出器アレイの構造図である。

【図3】図３は、本願により提供されたＵＴＢＢ光検出器ピクセルユニットの検出方法のステップ概略図である。

【図4】図４は、本願により提供されたＵＴＢＢ光検出器ピクセルユニットの検出方法の光照射前後のＭＯＳトランジスタ移行特性曲線図である。

【図5】図５は、本願により提供されたＵＴＢＢ光検出器ピクセルユニットの検出方法の光照射前後の隣接するＰ型ウェル及びＮ型ウェルと埋め込み酸化層との界面での電位分布図である。

【発明を実施するための形態】

【0014】

以下、本開示の例示的な実施形態を、添付の図面を参照してより詳細に説明する。図面は本開示の例示的な実施形態を示しているが、本開示は様々な形態で実施することができ、本明細書に記載の実施形態によって限定されるべきではないことを理解されたい。それどころか、これらの実施形態は、本開示のより完全な理解を可能にし、本開示の範囲を当業者に完全に伝えるために提供される。

【0015】

本願の実施形態により提供するＵＴＢＢ光検出器ピクセルユニットは、図１に示すように、シリコン膜層、埋め込み酸化層、電荷収集層、及び基板を備え、シリコン膜層、埋め込み酸化層、電荷収集層、基板は、上から下に順番に設置され、シリコン膜層は、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタを含み、電荷収集層は、交互に配列された電荷収集制御領域と電荷蓄積領域を含み、基板は、Ｎ型基板又はＰ型基板を含む。

【0016】

ＮＭＯＳトランジスタのソース端子とドレイン端子は、それぞれＮＭＯＳトランジスタのチャネル両側に位置し、ＮＭＯＳトランジスタのゲート端子がＮＭＯＳトランジスタのチャネルにあり、ＰＭＯＳトランジスタのソース端子とドレイン端子は、それぞれＰＭＯＳトランジスタのチャネル両側に位置し、ＰＭＯＳトランジスタのゲート端子がＰＭＯＳトランジスタのチャネルにある。

【0017】

ＮＭＯＳトランジスタとＰＭＯＳトランジスタのチャネル長さは、２０から１００ナノメートルであり、ソース端子長さは、２０から９０ナノメートルであり、ドレイン端子長さは、２０から９０ナノメートルである。

【0018】

シリコン膜層のシリコン膜厚さは、５から２０ナノメートルである。

【0019】

埋め込み酸化層厚さは、１０から３０ナノメートルである。

【0020】

電荷収集層の深さは、５０から１０００ナノメートルである。

【0021】

電荷収集層は、少なくとも一つの電荷蓄積領域を含む。即ち、各ピクセルユニットは、必ず、求心電界を生成し光生成電荷を蓄積する一つの電荷蓄積領域を含む。

【0022】

シリコン膜層は、全てのＮＭＯＳトランジスタを使用でき、全てのＰＭＯＳトランジスタも使用でき、且つＮＭＯＳトランジスタ又はＰＭＯＳトランジスタを使用することは、他の層（例えば、電荷収集層が交互に配列された電荷収集制御領域と電荷蓄積領域）及び基板（Ｎ型基板又はＰ型基板）の配置に影響を与えない。

【0023】

電荷蓄積領域、電荷収集制御領域は、シリコン膜層のＭＯＳＦＥＴとの横方向の相対位置を調整できる。

【0024】

電荷収集層の構造は、Ｐ型ウェルとＮ型ウェルの交互配列構造に限定されない。Ｐ型ウェルとＮ型ウェルのドーピング濃度及び面積は、それぞれ調整できる。

【0025】

図１に示されたように、例として、シリコン膜層がＮＭＯＳトランジスタを使用し、電荷収集制御領域はＮ型ウェルであり、電荷蓄積領域はＰ型ウェルであり、基板はＮ型基板であると、各ピクセルユニットは、必ず、一つの電荷蓄積領域を含み、この電荷蓄積領域の位置は、ピクセルユニットの中心にあってもよく、ピクセルユニットの中心になくてもよい。

【0026】

本願の別の実施形態では、電荷収集層における電荷収集制御領域は、Ｐ型ウェルであってもよく、同時に、電荷蓄積領域は、Ｎ型ウェルである。

【0027】

電荷収集層における電荷収集制御領域及び電荷蓄積領域は、さらにヘテロ接合を形成する等の他の構造の物質を含んでもよい。

【0028】

ＰＮ接合は、密接に接触している一つのＮ型ウェルと一つのＰ型ウェルからなる。

【0029】

図１に示されたように、Ｐ型ウェルとＮ型ウェルの間に横方向ＰＮ接合を形成し、Ｐ型ウェルとＮ型基板の間に縦方向ＰＮ接合を形成し、両者は、共同の作用で、図１の矢印で示す求心電界を形成する。光線が、デバイスの上方向から光検出器に入射されて、ウェルと基板に光生成電荷を生成し、光生成電荷が求心電界の作用で、対応するピクセルユニットに蓄積される。

【0030】

Ｐ型ウェルとＮ型ウェルを交換することができ、即ち、対応する電圧をＰ型ウェルに印加し、Ｎ型ウェルによって光生成電荷を収集する。図１に示されたように、Ｐ型ウェルに求心電界を生成させるために、この場合には、Ｎ型基板を使用して、Ｎ型ウェルに電圧を印加する。Ｎ型ウェルに求心電界を生成させたい場合、Ｐ型ウェルに電圧を印加する必要があり、同時に、基板としてＰ型基板を使用する必要がある。

【0031】

ここで、光線が、光検出器ピクセルユニットの上方向及び／又は下方向から入射（照射）されている。

【0032】

電荷蓄積領域の周りに求心電界を形成する方法は、電荷収集層に交互に配列されたＮ型ウェルとＰ型ウェルを形成してそれぞれ電荷収集制御領域と電荷蓄積領域とし、Ｐ型ウェルとＮ型ウェルの間に横方向ＰＮ接合を形成し、Ｐ型ウェルとＮ型基板の間に縦方向ＰＮ接合を形成し、横方向ＰＮ接合と縦方向ＰＮ接合電界とが、ともに求心電界を形成することを含むが、これらに限定されなく、ヘテロ接合等の他の構造を形成することにより、求心電界を形成することもできる。

【0033】

第２局面では、本願は、図２に示されたように、複数の光検出器ピクセルユニットを備え、複数の光検出器ピクセルユニットが、光検出器アレイを構成し、ここで、光検出器アレイの行数と列数は、いずれも２以上の自然数であるＵＴＢＢ光検出器アレイを提供する。

【0034】

隣接する光検出器ピクセルユニットのＮＭＯＳトランジスタ又はＰＭＯＳトランジスタは、同じソース端子又はドレイン端子を使用する。図１には、三つのピクセルユニットを含み、隣接するＮＭＯＳトランジスタ又はＰＭＯＳトランジスタは、ソース端子とドレイン端子を共有する。

【0035】

光検出器アレイは、複数列のワードライン、複数行のビットライン、共通領域電極、および共通ソースを含み、ここで、全てのＮＭＯＳトランジスタのソース端子又はＰＭＯＳトランジスタのソース端子は、共通ソースに接続され、電荷収集層の全ての電荷収集制御領域は、共通領域電極に接続され、各列の光検出器のゲート端子は、それに対応するワードラインに接続され、各行の光検出器のドレインは、それに対応するビットラインに接続される。

【0036】

シリコン膜層がＮＭＯＳトランジスタを使用することを例として、本願の実施形態をさらに説明する。

【0037】

全てのＮＭＯＳトランジスタソース端子は、共通ソースＶｓに接続され０電位に設定され、基板における全ての電荷収集制御領域（この例ではＮ型ウェル）は、共通領域電極（共通Ｎ区電極Ｖｎ）に接続され、各列のデバイス（光検出器ピクセルユニット）のゲート端子は、ともにワードラインに接続され、各行のデバイスドレイン端子は、ともにビットラインに接続される。デバイスがリセットする時、全てのワードラインが０電位に設定され、全てのビットラインが０電位に設定され、Ｎ型ウェルが負電位に設定される。信号を収集する時、全てのワードラインとビットラインが０電位を保持し、Ｎ型ウェルが正電位に設定される。信号が読み取られる時、全てのビットラインが＋Ｖｄｄに設定され、各列のワードラインを順番に選択し、選択されたワードライン電位が＋Ｖｄｄに設定され、ビットラインによって各ＮＭＯＳトランジスタの信号電流を読み取る。

【0038】

第３局面では、本願は、図３に示されたように、対応する電圧を電荷収集制御領域に印加して、入射光が電荷収集層と基板に光生成キャリアを生成し、光生成キャリアは、求心電界の作用で電荷蓄積領域に入り、埋め込み酸化層の下に蓄積されるＳ１０１と、正電圧をシリコン膜層のゲート端子とドレイン端子に印加し、対応する電圧を電荷収集制御領域に印加するＳ１０２と、電荷蓄積領域に蓄積される光生成正孔が光照射強度に応じて変化することにより、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタの閾値電圧及びドレイン端子電流がいずれも変化するＳ１０３と、埋め込み酸化層の上方のシリコン膜層のドレイン端子電流を測定するＳ１０４と、光照射強度を評価（測定）するＳ１０５と、を含むＵＴＢＢ光検出器ピクセルユニットの検出方法を提供する。

【0039】

電荷収集制御領域に印加する電圧は、実際に採用する構造と物質に応じて変更する。

【0040】

シリコン膜層がＮＭＯＳトランジスタを使用し、電荷収集制御領域がＮ型ウェルであり、電荷蓄積領域がＰ型ウェルであり、基板がＮ型基板であることを例として、本願の実施形態をさらに説明する。

【0041】

電荷収集層の電荷収集制御領域に正電圧を印加して、入射光が電荷収集層と基板に光生成キャリアを生成させ、光生成キャリアが求心電界の作用で電荷蓄積領域に入り、埋め込み酸化層の下に蓄積され、シリコン膜層のゲート端子とドレイン端子に正電圧を印加し、電荷収集制御領域に正電圧を印加し、電荷蓄積領域に蓄積される光生成キャリアが光照射強度に応じて変化することにより、ＮＭＯＳトランジスタ閾値電圧とドレイン端子電流が、いずれも変化し、埋め込み酸化層の上方のシリコン膜層のドレイン端子電流を測定し、光照射強度を評価する。

【0042】

シリコン膜層がＮＭＯＳトランジスタを使用し、電荷収集制御領域がＰ型ウェルであり、電荷蓄積領域がＮ型ウェルであり、基板がＮ型基板であることを例として、本願の実施形態をさらに説明する。

【0043】

電荷収集層の電荷収集制御領域に負電圧を印加することにより、入射光が電荷収集層と基板に光生成キャリアを生成し、光生成キャリアが求心電界の作用で電荷蓄積領域に入り、埋め込み酸化層の下に蓄積され、シリコン膜層のゲート端子とドレイン端子に正電圧を印加し、電荷収集制御領域に負電圧を印加し、電荷蓄積領域に蓄積される光生成キャリアが光照射強度により変化することにより、ＮＭＯＳトランジスタの閾値電圧とドレイン端子電流が、いずれも変化し、埋め込み酸化層の上方のシリコン膜層のドレイン端子電流を測定し、光照射強度を評価する。

【0044】

光生成正孔と光生成電子は、半導体材料が光によって励起されるときに生成され、まとめて光生成キャリアと呼ばれる。光生成キャリアは、ＰＮ接合の自作電界の作用で分離される。

【0045】

Ｎ型ウェルに正方向電圧を印加し、光生成正孔が求心電界の作用でＰ型ウェルに入る。

【0046】

本願の実施例の検出方法は、主に、リセット、収集、および読み取りの３つのプロセスに分けられる。シリコン膜層がＮＭＯＳトランジスタを使用することを例として、対応する電極バイアスの条件は、表１に示される。

【0047】

【表1】

【0048】

リセット段階では、ＭＯＳトランジスタのソース、ドレイン、およびゲート電圧は、ゼロであり、ＭＯＳトランジスタがオフ状態にある。Ｎ型ウェル端子に一つのリセットパルス信号Ｖｒｅｓｅｔを印加してＰＮ接合をバイアスし、バイアス電流がフローティングＰ型ウェルに電荷を注入し、Ｐ型ウェル電圧を初期電圧にリセットする。

【0049】

収集段階では、デバイスを露出させ、Ｎ型ウェル端子の電圧が＋Ｖｄｄに設定され、ＰＮ接合を逆バイアスさせる。入射光がデバイスの下方向のＰＮ接合に光生成キャリアを生成し、光生成キャリアがＰＮ接合の内蔵電界の作用で分離される。求心電界の作用で、光生成正孔がＰ型ウェルに入り、埋め込み酸化層の下に蓄積される。

【0050】

読み取り段階では、埋め込み酸化層の上方のＭＯＳＦＥＴドレイン端子電流によって光信号を読み取る。ＮＭＯＳトランジスタゲート電極（ゲート端子）及びドレイン電極（ドレイン端子）は、いずれも正電圧に設定される。埋め込み酸化層の下方向に蓄積された光生成正孔は、埋め込み酸化層と基板との界面での電位を上昇させ、埋め込み酸化層を上方のＭＯＳＦＥＴデバイスチャネルに作用させ、埋め込み酸化層がキャパシタに類似する構造を形成し、ＮＭＯＳトランジスタデバイスチャネルにおける逆型キャリアが増加し、閾値電圧が低下する。図４に示されたように、異なる光照射強度で、埋め込み酸化層の下方向の基板に蓄積された正電荷の量が異なり、ＭＯＳＦＥＴデバイス閾値電圧が異なり、ドレイン端子電流が異なる。埋め込み酸化層の上方のＭＯＳＦＥＴドレイン端子電流を測定することにより、光照射強度を間接に評価することができる。

【0051】

光照射の前後に、ＭＯＳＦＥＴデバイス移行特性曲線は、図４に示された。

【0052】

光照射の前後に、隣接するＰ型ウェルとＮ型ウェルは、埋め込み酸化層との界面での電位分布は、図５に示された。

【0053】

本願の実施形態では、電荷蓄積領域の周りに求心電界を形成し、光生成電荷が求心電界の作用で対応するピクセルユニットに蓄積される。電荷収集層に交互に配列された電荷収集制御領域と電荷蓄積領域は、Ｎ型ウェル（Ｎ型ドーピング領域）とＰ型ウェル（Ｐ型ドーピング領域）であってもよく、基板に含まれたＮ型基板又はＰ型基板は、Ｐ型ウェルとＮ型ウェルの間に横方向ＰＮ接合を形成し、Ｐ型ウェルとＮ型基板の間に縦方向ＰＮ接合を形成し、両者は、共同の作用で求心電界を形成し、光生成電荷が求心電界の作用で対応するピクセルユニットに蓄積される。求心電界の存在は、光電変換効率を向上し、ピクセル間のクロストークが抑制され、浅い溝の分離の面積を節約し、サイズを縮小し、サブミクロンピクセルにより適したものにする。求心電界により、電荷が対応するピクセルユニットに積極的に蓄積され、埋め込み酸化層の下方向に蓄積された光生成電荷は、バックゲート変調効果によりＭＯＳＦＥＴの電学特性に影響を与える。ＵＴＢＢ及び求心電界の光検出器アレイ構造によれば、各行のピクセルの共有ソースとドレインのアレイ配列方式は、浅い溝の分離を回避し、ピクセル密度を向上させる。各ピクセルユニットは、単一のデバイスだけで感光機能を完成でき、ピクセルユニットサイズを効果的に縮小することができる。求心電界は光生成電荷を収集するために使用され、横方向電界と縦方向電界とが、ともに作用して、光生成電子がドリフトして埋め込み酸化層の下方向に蓄積され、求心電界が光生成電荷を収集しクロストークを抑制し、共有ソースおよびドレインのアレイ配列方式を用いて、浅い溝の分離の面積を節約でき、サブミクロンピクセルにより適したものになる。

【0054】

上記は本発明の具体的な実施形態に過ぎないが、本発明の保護範囲はそれに限定されない。創造的な作業を通じて考えられないいかなる変更または置換も、本発明の保護範囲に含まれるものとする。したがって、本発明の保護範囲は、特許請求の範囲によって限定される保護範囲に従うべきである。

【符号の説明】

【0055】

１：チャネル
２：ドレイン端子
３：ソース端子
４：埋め込み酸化層
５：電荷収集制御領域
６：電荷蓄積領域
７：基板
８：ゲート端子
９：チャネル長さ
１０：ドレイン端子長さ
１１：ソース端子長さ
１２：シリコン膜厚さ
１３：埋め込み酸化層厚さ
１４：電荷収集層深さ
１５：シリコン膜層
１６：電荷収集層
１７：光

【図1】

【図2】

【図3】

【図4】

【図5】