特許 7597683 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-02

(45)【発行日】2024-12-10

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241203BHJP

   H01L 29/788 20060101ALI20241203BHJP

   H01L 29/792 20060101ALI20241203BHJP

   H10B 43/30 20230101ALI20241203BHJP

   H10B 99/00 20230101ALN20241203BHJP

【ＦＩ】

H01L29/78 371

H10B43/30

H10B99/00 461

【請求項の数】 9

(21)【出願番号】P 2021143096

(22)【出願日】2021-09-02

(65)【公開番号】P2023036197

(43)【公開日】2023-03-14

【審査請求日】2024-01-04

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】木村 慎治

【審査官】宮本 博司

(56)【参考文献】

【文献】特開２００２－００９１８１（ＪＰ，Ａ）

【文献】特開昭６１－０９７８６７（ＪＰ，Ａ）

【文献】特開２００９－２８９８２３（ＪＰ，Ａ）

【文献】特開２００８－０１０４８０（ＪＰ，Ａ）

【文献】特開平０９－０６４２０５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ１０Ｂ ４３／３０

Ｈ１０Ｂ ９９／００

(57)【特許請求の範囲】

【請求項1】

主面を有する半導体基板と、
前記主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート絶縁膜は、第１窒化ケイ素膜と、前記主面と前記第１窒化ケイ素膜との間に配置されており前記第１窒化ケイ素膜と接している酸化ケイ素膜とを含み、
前記酸化ケイ素膜と前記第１窒化ケイ素膜との境界部にＳｉ－Ｓｉ結合が形成されており、
前記境界部において、前記Ｓｉ－Ｓｉ結合の密度は、Ｏ－Ｓｉ結合の密度よりも低い、半導体装置。

【請求項2】

前記境界部において、前記Ｓｉ－Ｓｉ結合の前記密度は、７×１０¹²個／ｃｍ²以下である、請求項１に記載の半導体装置。

【請求項3】

前記ゲート絶縁膜は、前記酸化ケイ素膜からなるボトム酸化膜と、前記第１窒化ケイ素膜と、前記第１窒化ケイ素膜上に形成された絶縁膜と、前記絶縁膜上に形成された第２窒化ケイ素膜と、トップ酸化膜とが順に積層した膜である、請求項１に記載の半導体装置。

【請求項4】

半導体基板の主面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを備え、
前記ゲート絶縁膜を形成する工程は、
前記主面上に酸化ケイ素膜を形成する工程と、
前記酸化ケイ素膜の表面にＳｉ終端を形成する工程と、
前記Ｓｉ終端にＳｉが結合するように、前記表面上に窒化ケイ素膜を形成する工程とを含む、半導体装置の製造方法。

【請求項5】

前記Ｓｉ終端を形成する工程は、前記表面にＯＨ終端を形成する工程と、前記ＯＨ終端を形成する工程後に前記表面を加熱して前記表面からＨ_２Ｏを脱離する工程とを含む、請求項４に記載の半導体装置の製造方法。

【請求項6】

前記Ｈ_２Ｏを脱離する工程では、前記表面を４３０℃以上５２０℃以下に加熱する、請求項５に記載の半導体装置の製造方法。

【請求項7】

前記Ｓｉ終端を形成する工程後、前記表面を酸素を含む雰囲気に曝すことなく、前記窒化ケイ素膜を形成する工程が行われる、請求項４に記載の半導体装置の製造方法。

【請求項8】

前記Ｓｉ終端を形成する工程では、塩酸過水（ＨＰＭ）、アンモニア過水（ＡＰＭ）、フッ化水素酸（ＨＦ）、水を含む処理液、水素プラズマ、過酸化水素ガス、および水蒸気からなる群から選択される少なくとも１つに、前記表面が曝される、請求項４に記載の半導体装置の製造方法。

【請求項9】

前記酸化ケイ素膜を形成する工程では、酸素を含む雰囲気下で前記主面を加温されることにより前記酸化ケイ素膜を形成する、請求項４に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

従来、ゲート絶縁膜がボトム酸化膜、窒化膜、およびトップ酸化膜の積層膜（ＯＮＯ膜）で構成された不揮発性半導体メモリを備える半導体装置がある（例えば、特開２００９－２８９８２３号公報参照）。

【0003】

不揮発性半導体メモリでは、書き込み時には電子が半導体基板からボトム酸化膜を介して窒化膜に注入し、消去時にはホールが半導体基板からボトム酸化膜を介して窒化膜に注入される。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００９－２８９８２３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

近年、不揮発性半導体メモリには、書き込み・消去電圧の低減、およびメモリ消去時間の短縮が求められている。これらを同時に実現する方法として、ボトム酸化膜の厚みを薄くする方法がある。これにより、半導体基板から窒化膜への電子の注入効率およびホールの注入効率が向上する。

【0006】

しかしながら、ボトム酸化膜の厚みを薄くすると、窒化膜に注入された電子がボトム酸化膜を介して半導体基板にトンネルしやすく、データの保持特性（リテンション特性）が低下する。

【0007】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

本実施の形態に係る半導体装置は、主面を有する半導体基板と、主面上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備える。ゲート絶縁膜は、第１窒化ケイ素膜と、主面と第１窒化ケイ素膜との間に配置されており第１窒化ケイ素膜と接している酸化ケイ素膜とを含む。酸化ケイ素膜と第１窒化ケイ素膜との境界部にＳｉ－Ｓｉ結合が形成されている。

【発明の効果】

【0009】

本実施の形態に係る半導体装置によれば、消去時間を短縮でき、かつリテンション特性の低下を抑制できる。

【図面の簡単な説明】

【0010】

【図1】本実施の形態に係る半導体装置の平面図である。

【図2】本実施の形態に係る半導体装置の不揮発性メモリの構成を示す断面図である。

【図3】図２に示されるゲート絶縁膜の部分拡大図である。

【図4】図３に示されるゲート絶縁膜において、ボトム酸化膜と第１窒化ケイ素膜との境界部に形成されているＳｉ－Ｓｉ結合を説明するための模式図である。

【図5】図３に示されるゲート絶縁膜において、ボトム酸化膜と第１窒化ケイ素膜との境界部に形成されているＳｉ－Ｓｉ結合を説明するための模式図である。

【図6】本実施の形態に係る半導体装置の製造方法を示すフローチャートである。

【図7】本実施の形態に係る半導体装置の製造方法において、ゲート絶縁膜となるべき絶縁膜部を形成する工程を示すフローチャートである。

【図8】本実施の形態に係る半導体装置の製造方法の工程（Ｓ４１）での第１酸化ケイ素膜の終端を説明するための模式図である。

【図9】本実施の形態に係る半導体装置の製造方法の工程（Ｓ４２）内の工程（Ｓ４７）での第１酸化ケイ素膜の終端を説明するための模式図である。

【図10】本実施の形態に係る半導体装置の製造方法の工程（Ｓ４２）内の工程（Ｓ４８）での第１酸化ケイ素膜の終端を説明するための模式図である。

【図11】本実施の形態に係る半導体装置の製造方法の工程（Ｓ４２）内の工程（Ｓ４８）後の第１酸化ケイ素膜の終端を説明するための模式図である。

【図12】本実施の形態に係る半導体装置の製造方法の工程（Ｓ４８）において第１酸化ケイ素膜の表面から脱離するＨ₂Ｏガスについて、昇温脱離ガス分析の結果を示すグラフである。

【図13】本実施の形態に係る半導体装置の製造方法の工程（Ｓ４３）の第１状態での第１酸化ケイ素膜の終端を説明するための模式図である。

【図14】本実施の形態に係る半導体装置の製造方法の工程（Ｓ４３）の第１状態後に実現される第２状態での第１酸化ケイ素膜の終端を説明するための模式図である。

【図15】本実施の形態に係る半導体装置の製造方法の工程（Ｓ４３）の第２状態後に実現される第３状態での第１酸化ケイ素膜の終端を説明するための模式図である。

【図16】本実施の形態に係る半導体装置の消去動作時に半導体基板から第１窒化ケイ素膜に注入されるホールに対して、第１酸化ケイ素膜と第１窒化ケイ素膜との境界部に形成されるポテンシャルバリアを説明するための模式図である。

【図17】本実施の形態に係る半導体装置の消去動作時のエネルギーバンド図である。

【図18】本実施の形態に係る半導体装置のゲート電極と半導体基板との間に電圧を印加していないときに第１窒化ケイ素膜に蓄積されている電子に対して、第１酸化ケイ素膜と第１窒化ケイ素膜との境界部に形成されるポテンシャルバリアを説明するための模式図である。

【図19】本実施の形態に係る半導体装置のゲート電極と半導体基板との間に電圧を印加していないときのエネルギーバンド図である。

【図20】本実施の形態に係る半導体装置の書き込み動作時のエネルギーバンド図である。

【図21】本実施の形態に係る半導体装置での消去時間と、比較例に係る半導体装置での消去時間とを示すグラフである。

【図22】本実施の形態に係る半導体装置のリテンション特性と、比較例に係る半導体装置のリテンション特性とを示すグラフである。

【発明を実施するための形態】

【0011】

以下、図面を参照して、実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。

【0012】

＜半導体装置の構成＞
図１に示されるように、本実施の形態に係る半導体装置ＭＣＰは、半導体基板ＳＵＢ上に形成された、不揮発性メモリ回路ＮＶＭと、ロジック回路ＬＯＧと、入出力回路ＩＯＣとを備えている。

【0013】

不揮発性メモリ回路ＮＶＭは、複数のメモリセルを含む。複数のメモリセルの各々は、図２に示されるＭＯＮＯＳ型のトランジスタＭＴを含む。ロジック回路ＬＯＧは、例えばＣＰＵ（Central Processing Unit）である。入出力回路ＩＯＣは、トランジスタＭＴと半導体装置ＭＣＰに接続された外部機器との間で、書込みデータの入力および読出しデータの出力を行うためのインターフェースである。

【0014】

＜トランジスタＭＴの構成＞
図２に示されるように、トランジスタＭＴは、半導体基板ＳＵＢ、ゲート絶縁膜ＧＩＭ、ゲート電極ＣＧＥ、サイドウォールスペーサＳＷ、絶縁膜ＩＦ、層間絶縁膜ＩＬ１，ＩＬ２、コンタクトプラグＣＰＧ、および配線ＭＬを備える。

【0015】

半導体基板ＳＵＢは、主面ＭＳＦを有している。半導体基板ＳＵＢは、ソース領域ＳＲ、ドレイン領域ＤＲ、ウェル領域ＷＲ、および素子分離領域ＩＳＲを有している。ソース領域ＳＲ、ドレイン領域ＤＲ、ウェル領域ＷＲ、および素子分離領域ＩＳＲの各々は、主面ＭＳＦに配置されている。半導体基板ＳＵＢは、例えば単結晶シリコン（Ｓｉ）基板である。

【0016】

ソース領域ＳＲは、第１部分ＳＲ１と、第２部分ＳＲ２とを有している。第１部分ＳＲ１は、サイドウォールスペーサＳＷと重なるように配置されている。主面ＭＳＦを平面視したときに、第２部分ＳＲ２は、第１部分ＳＲ１の外側に配置されている。第１部分ＳＲ１の不純物濃度は、第２部分ＳＲ２の不純物濃度よりも低い。第１部分ＳＲ１は、第２部分ＳＲ２に対する低濃度拡散層（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＬＤ）である。

【0017】

ドレイン領域ＤＲは、主面ＭＳＦに沿った方向において、ソース領域ＳＲと間隔を空けて配置されている。ドレイン領域ＤＲは、第３部分ＤＲ１と、第４部分ＤＲ２とを有している。第３部分ＤＲ１は、サイドウォールスペーサＳＷと重なるように配置されている。主面ＭＳＦを平面視したときに、第４部分ＤＲ２は、第３部分ＤＲ１の外側に配置されている。第３部分ＤＲ１の不純物濃度は、第４部分ＤＲ２の不純物濃度よりも低い。第３部分ＤＲ１は、第４部分ＤＲ２に対する低濃度拡散層（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＬＤ）である。

【0018】

主面ＭＳＦを平面視したときに、ウェル領域ＷＲは、ソース領域ＳＲおよびドレイン領域ＤＲを取り囲むように配置されている。

【0019】

ソース領域ＳＲおよびドレイン領域ＤＲは、第１導電型を有している。ウェル領域ＷＲは、第１導電型とは反対の第２導電型を有している。例えば、第１導電型はｎ型であり、第２導電型はｐ型である。

【0020】

ゲート絶縁膜ＧＩＭおよびゲート電極ＣＧＥは、図３に示される構造を有している。ゲート絶縁膜ＧＩＭおよびゲート電極ＣＧＥの構造の詳細は後述する。

【0021】

サイドウォールスペーサＳＷは、ゲート電極ＣＧＥの側壁に配置されている。サイドウォールスペーサＳＷは、ソース領域ＳＲの第１部分ＳＲ１およびドレイン領域ＤＲの第３部分ＤＲ１上に配置されている。サイドウォールスペーサＳＷを構成する材料は、例えば、窒化ケイ素（Ｓｉ_３Ｎ_４）である。

【0022】

絶縁膜ＩＦは、ゲート電極ＣＧＥおよびサイドウォールスペーサＳＷ、ならびにゲート電極ＣＧＥおよびサイドウォールスペーサＳＷが形成されていない主面ＭＳＦ上を覆うように配置されている。絶縁膜ＩＦを構成する材料は、例えば、窒化ケイ素（Ｓｉ_３Ｎ_４）である。

【0023】

層間絶縁膜ＩＬ１は、絶縁膜ＩＦ上に配置されている。層間絶縁膜ＩＬ１の上面は平坦化されている。層間絶縁膜ＩＬ１を構成する材料は、例えば、酸化ケイ素（ＳｉＯ₂）である。

【0024】

コンタクトプラグＣＰＧは、層間絶縁膜ＩＬ１および絶縁膜ＩＦを貫通するスルーホール内に埋め込まれている。コンタクトプラグＣＰＧは、ソース領域ＳＲの第２部分ＳＲ２と電気的に接続されている。コンタクトプラグＣＰＧは、例えば、第２部分ＳＲ２上に配置されたシリサイドＣＮＴ１を介して、第２部分ＳＲ２と電気的に接続されている。

【0025】

配線ＭＬおよび層間絶縁膜ＩＬ２は、層間絶縁膜ＩＬ１上に配置されている。配線ＭＬは、コンタクトプラグＣＰＧと電気的に接続さている。層間絶縁膜ＩＬ２は配線ＭＬの周囲に配置されている。

【0026】

次に、図３を参照して、ゲート絶縁膜ＧＩＭおよびゲート電極ＣＧＥの構造の詳細を説明する。なお、図３では、半導体基板ＳＵＢ、ゲート絶縁膜ＧＩＭおよびゲート電極ＣＧＥ以外の構造の図示が省略されている。

【0027】

ゲート絶縁膜ＧＩＭは、第１酸化ケイ素膜ＯＭ１、第１窒化ケイ素膜ＮＭ１、第３酸化ケイ素膜ＯＭ３、第２窒化ケイ素膜ＮＭ２、および第２酸化ケイ素膜ＯＭ２を含む。第１酸化ケイ素膜ＯＭ１、第１窒化ケイ素膜ＮＭ１、第３酸化ケイ素膜ＯＭ３、第２窒化ケイ素膜ＮＭ２、および第２酸化ケイ素膜ＯＭ２は、主面ＭＳＦ側から順に積層されている。

【0028】

第１酸化ケイ素膜ＯＭ１は、ボトム酸化膜である。第２酸化ケイ素膜ＯＭ２は、トップ酸化膜である。第１窒化ケイ素膜ＮＭ１は、第１酸化ケイ素膜ＯＭ１と第３酸化ケイ素膜ＯＭ３との間に挟まれている。第２窒化ケイ素膜ＮＭ２は、第３酸化ケイ素膜ＯＭ３と第２酸化ケイ素膜ＯＭ２との間に挟まれている。

【0029】

第１酸化ケイ素膜ＯＭ１の厚みは、例えば第２酸化ケイ素膜ＯＭ２の厚みよりも薄い。上述のように、第１酸化ケイ素膜ＯＭ１の厚みが薄くなるほど、リテンション特性は低下する。そのため、第１酸化ケイ素膜ＯＭ１の厚みは、要求されるリテンション特性を実現し得るように設定されていればよい。例えば、第１酸化ケイ素膜ＯＭ１の厚みは、１ｎｍ以上３ｎｍ以下である。第１窒化ケイ素膜ＮＭ１の厚みは、例えば第１酸化ケイ素膜ＯＭ１の厚みよりも厚い。第３酸化ケイ素膜ＯＭ３の厚みは、例えば第１酸化ケイ素膜ＯＭ１の厚みよりも薄い。第２窒化ケイ素膜ＮＭ２の厚みは、例えば第１窒化ケイ素膜ＮＭ１の厚みよりも厚い。第２酸化ケイ素膜ＯＭ２の厚みは、例えば第１窒化ケイ素膜ＮＭ１の厚みよりも厚く、第２窒化ケイ素膜ＮＭ２の厚みよりも薄い。

【0030】

第１酸化ケイ素膜ＯＭ１、第３酸化ケイ素膜ＯＭ３、および第２酸化ケイ素膜ＯＭ２の各々のバンドギャップは、第１窒化ケイ素膜ＮＭ１および第２窒化ケイ素膜ＮＭ２の各々のバンドギャップよりも大きい。これにより、第１窒化ケイ素膜ＮＭ１および第２窒化ケイ素膜ＮＭ２の各々は、電子が蓄積される蓄積膜として作用する。なお、第１窒化ケイ素膜ＮＭ１上に積層配置されている、第３酸化ケイ素膜ＯＭ３、第２窒化ケイ素膜ＮＭ２、および第２酸化ケイ素膜ＯＭ２の各々は、各バンドギャップの上記大小関係を満足する限りにおいて、他の材料により構成されていてもよい。

【0031】

ゲート電極ＣＧＥは、第２窒化ケイ素膜ＯＭ２上に配置されている。ゲート電極ＣＧＥは、例えば不純物がドープされた多結晶のシリコンにより形成されている。ゲート電極ＣＧＥは、図示しないコンタクトプラグと電気的に接続されている。ゲート電極ＣＧＥは、例えばシリサイドＣＮＴ２を介してコンタクトプラグと電気的に接続されている。トランジスタＭＴのゲート電極ＣＧＥと半導体基板ＳＵＢとの間に印加される電圧に応じて、メモリセルは書き込みまたは消去動作を行う。ゲート電極ＣＧＥの電位が半導体基板ＳＵＢの電位に対して十分に大きい正の電位とされると、メモリセルは書き込み動作を行う。ゲート電極ＣＧＥの電位が半導体基板ＳＵＢの電位に対して十分に大きい負の電位とされると、メモリセルは消去動作を行う。

【0032】

図４および図５に示されるように、第１酸化ケイ素膜ＯＭ１と第１窒化ケイ素膜ＮＭ１との境界部には、Ｓｉ－Ｓｉ結合と、Ｏ－Ｓｉ結合とが形成されている。第１酸化ケイ素膜ＯＭ１と第１窒化ケイ素膜ＮＭ１との境界部は、第１酸化ケイ素膜ＯＭ１と第１窒化ケイ素膜ＮＭ１との界面を含む領域である。Ｓｉ－Ｓｉ結合は、第１酸化ケイ素膜ＯＭ１のＳｉ原子と第１窒化ケイ素膜ＮＭ１のＳｉ原子とが結合したものである。Ｏ－Ｓｉ結合は、第１酸化ケイ素膜ＯＭ１のＯ原子と第１窒化ケイ素膜ＮＭ１のＳｉ原子とが結合したものである。

【0033】

ゲート絶縁膜ＧＩＭにおいて、Ｓｉ－Ｓｉ結合は、境界部ＢＲにのみ形成されている。Ｓｉ－Ｓｉ結合は、ゲート絶縁膜ＧＩＭの積層方向において、境界部ＢＲにのみ局所的に形成されている。Ｓｉ－Ｓｉ結合は、ゲート絶縁膜ＧＩＭの積層方向と直交する方向において、互いに離散的に形成されている。Ｓｉ－Ｓｉ結合は、Ｏ－Ｓｉ結合に隣接している。

【0034】

境界部ＢＲにおいて、Ｓｉ－Ｓｉ結合が形成されている領域は、Ｏ－Ｓｉ結合が形成されている領域と比べて、消去動作時に半導体基板ＳＵＢから第１窒化ケイ素膜ＮＭ１へのホールが注入されやすい。つまり、境界部ＢＲにおいて、Ｓｉ－Ｓｉ結合が形成されている領域は、上記消去動作時にホールが注入されやすいポイント（以下、ホールスルーポイントＨＴＰとよぶ）として作用する。ホールスルーポイントＨＴＰでのホールに対するポテンシャルバリアは、Ｏ－Ｓｉ結合が形成されている領域でのホールに対するポテンシャルバリアと比べて低い。

【0035】

境界部ＢＲにおいて、Ｓｉ－Ｓｉ結合の密度（単位：個／ｃｍ²）は、Ｏ－Ｓｉ結合の密度（単位：個／ｃｍ²）よりも低い。Ｓｉ－Ｓｉ結合の密度は、走査型トンネル顕微鏡（ＳＴＭ）またはアトムプローブ電界イオン顕微鏡を用いて算出される。具体的には、走査型トンネル顕微鏡（ＳＴＭ）またはアトムプローブ電界イオン顕微鏡を用いてゲート絶縁膜ＧＩＭの積層方向に沿った境界部ＢＲの断面の原子配列を分析し、Ｓｉ－Ｓｉ結合の数（線密度）を測定する。測定された値を計算によって面積に拡張し、面密度を算出する。このようにすれば、第１酸化ケイ素膜ＯＭ１の界面近傍のバンドギャップは、第１窒化ケイ素膜ＮＭ１のバンドギャップよりも大きくなる（図１７および図１９参照）。

【0036】

好ましくは、Ｓｉ－Ｓｉ結合の密度は、７×１０¹²個／ｃｍ²以下である。Ｓｉ－Ｓｉ結合の密度が７×１０¹²個／ｃｍ²を超えると、Ｓｉ－Ｓｉ結合の密度が７×１０¹²個／ｃｍ²以下である場合と比べて、トランジスタＭＴ（メモリセル）を放置したときに第１窒化ケイ素膜ＮＭ１に注入された電子が抜けやすくなり、リテンション特性が劣化する。Ｓｉ－Ｓｉ結合の密度が７×１０¹²個／ｃｍ²以下であれば、第１窒化ケイ素膜ＮＭ１に注入された電子の抜けやすさが、Ｓｉ－Ｓｉ結合が形成されておらずかつボトム酸化膜の厚みが第１酸化ケイ素膜ＯＭ１の厚みと同等である従来の半導体装置と同程度に抑えられるため、リテンション特性の劣化を抑制できる。

【0037】

＜半導体装置の製造方法＞
図６に示されるように、半導体装置ＭＣＰの製造方法は、工程（Ｓ１）～工程（Ｓ１１）を備える。

【0038】

まず、主面ＭＳＦを有する半導体基板ＳＵＢを準備する（工程（Ｓ１））。半導体基板ＳＵＢは、シリコン単結晶基板である。

【0039】

次に、半導体基板ＳＵＢに素子分離領域ＩＳＲを形成する（工程（Ｓ２））。素子分離領域ＩＳＲを形成する方法は、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidation of Si）法である。

【0040】

次に、半導体基板ＳＵＢにウェル領域ＷＲを形成する（工程（Ｓ３））。ウェル領域ＷＲを形成する方法は、写真製版処理およびイオン注入処理を含む。ｐ型のウェル領域ＷＲを形成する場合には、例えばホウ素（Ｂ）などのｐ型の不純物のイオンが注入される。ｎ型のウェル領域ＷＲを形成する場合には、例えばヒ素（Ａｓ）などのｎ型の不純物のイオンが注入される。

【0041】

次に、主面ＭＳＦ上に、ゲート絶縁膜ＧＩＭとなるべき絶縁膜の積層体を形成する（工程（Ｓ４））。本工程（Ｓ４）は、図７に示される工程（Ｓ４１）～工程（Ｓ４６）を含む。

【0042】

まず、主面ＭＳＦ上に、第１酸化ケイ素膜ＯＭ１を形成する（工程（Ｓ４１））。第１酸化ケイ素膜ＯＭ１は、例えば、酸素を含む雰囲気中において主面ＭＳＦを加熱することにより形成される。言い換えると、第１酸化ケイ素膜ＯＭ１は、例えば熱酸化膜である。本工程（Ｓ４１）により形成された第１酸化ケイ素膜ＯＭ１の表面は、図８に示されるように、Ｏ原子により終端される。

【0043】

次に、第１酸化ケイ素膜ＯＭ１の表面（主面ＭＳＦと接している面とは反対側に位置する上面）にＳｉ終端を形成する（Ｓ４２）。言い換えると、第１酸化ケイ素膜ＯＭ１の表面がＳｉ原子にて終端された状態を実現する。

【0044】

本工程（Ｓ４２）は、第１酸化ケイ素膜ＯＭ１の表面にＯＨ終端を形成する工程（Ｓ４７）と、工程（Ｓ４７）後に第１酸化ケイ素膜ＯＭ１の表面を加温して該表面からＨ_２Ｏを脱離する工程（Ｓ４８）とを含む。

【0045】

工程（Ｓ４７）では、塩酸過水（ＨＰＭ）、アンモニア過水（ＡＰＭ）、フッ化水素酸（ＨＦ）、水を含む処理液、水素プラズマ、過酸化水素ガス、および水蒸気からなる群から選択される少なくとも１つに、第１酸化ケイ素膜ＯＭ１の表面を曝す。第１酸化ケイ素膜ＯＭ１の表面が曝される溶液または雰囲気は、上記群の中から境界部ＢＲにて形成すべきＳｉ－Ｓｉ結合の密度に応じて選択され得る。言い換えると、Ｓｉ－Ｓｉ結合の密度は、本工程（Ｓ４７）にて第１酸化ケイ素膜ＯＭ１の表面が曝される溶液または雰囲気に応じて変化する。例えば、ＡＰＭを用いた場合に境界部ＢＲに形成されるＳｉ－Ｓｉ結合の密度は、ＨＰＭを用いた場合に境界部ＢＲに形成されるＳｉ－Ｓｉ結合の密度より高く、ＨＦを用いた場合に境界部ＢＲに形成されるＳｉ－Ｓｉ結合の密度よりも低くなる。

【0046】

本工程（Ｓ４７）が施された第１酸化ケイ素膜ＯＭ１の表面には、図９に示されるように、ＯＨ基により終端されたＯＨ終端が形成される。第１酸化ケイ素膜ＯＭ１の表面上でのＯＨ終端の密度は、臭素系カップリング剤修飾法により算出されるシラノール基の面密度として、算出され得る。

【0047】

工程（Ｓ４８）では、ＯＨ終端が形成された第１酸化ケイ素膜ＯＭ１の表面を加熱する。これにより、図１０に示されるように、隣り合う２つのＯＨ基うちの一方のＯＨ基と他方のＯＨ基中のＯ原子とが、Ｈ_２Ｏガスとして脱離する。その結果、図１１に示されるように、第１酸化ケイ素膜ＯＭ１の表面に、Ｓｉ原子で終端されたＳｉ終端と、Ｏ原子で終端されたＯ終端とが形成される。Ｏ終端は、Ｓｉ終端の隣りに形成される。

【0048】

本工程（Ｓ４８）での加熱温度は、例えば３８０℃以上５５０℃以下である。好ましくは、加熱温度は、４３０℃以上５２０以下である。図１２は、ＯＨ基で終端された第１酸化ケイ素膜ＯＭ１の表面から脱離するＨ₂Ｏガスについて、昇温脱離ガス分析の結果を示すグラフである。図１２の横軸は加熱温度（単位：℃）であり、図１２の縦軸はＨ_２Ｏガスの強度である。図１２に示されるように、本工程（Ｓ４８）での加熱温度が３８０℃以上５５０℃以下の範囲内にあるときに、比較的多くのＨ_２Ｏガスが第１酸化ケイ素膜ＯＭ１の表面から脱離することが確認された。本工程（Ｓ４８）での加熱は、例えば後工程（Ｓ４３）において第１窒化ケイ素膜ＮＭ１を形成するための加熱に対する予備加熱として行われ得る。

【0049】

次に、Ｓｉ終端にＳｉが結合するように、第１酸化ケイ素膜ＯＭ１の表面上に第１窒化ケイ素膜ＮＭ１を形成する（工程（Ｓ４３））。第１窒化ケイ素膜ＮＭ１を形成する方法は、例えば原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）法である。本工程（Ｓ４３）では、工程（Ｓ４２）にて第１酸化ケイ素膜ＯＭ１の表面に形成されたＳｉ終端およびＯ終端の各々に、第１窒化ケイ素膜ＮＭ１を形成するための原料ガスに含まれるジクロロシラン（ＳｉＨ₂Ｃｌ₂）が供給される。これにより、図１３に示されるように、ジクロロシラン（ＳｉＨ₂Ｃｌ₂）中のＳｉがＳｉ終端に結合し、さらに塩化水素（ＨＣｌ）が脱離することにより、図１４に示されるように、上記表面にＳｉ－Ｓｉ結合が形成される。さらに、ジクロロシラン（ＳｉＨ₂Ｃｌ₂）中のＳｉがＯ終端に結合し、さらに塩化水素（ＨＣｌ）が脱離することにより、図１４に示されるように、上記表面にＳｉ－Ｏ結合が形成される。

【0050】

本工程（Ｓ４３）では、さらに、第１窒化ケイ素膜ＮＭ１を形成するための原料ガスに含まれるアンモニア（ＮＨ₃）が、Ｓｉ終端に結合したＳｉ、およびＯ終端に結合したＳｉに供給されることにより、図１５に示されるように、Ｓｉ－Ｎ結合が形成される。このようにして、第１窒化ケイ素膜ＮＭ１が形成される。

【0051】

本工程（Ｓ４３）は、例えば、工程（Ｓ４２）後に第１酸化ケイ素膜ＯＭ１の表面を酸素を含む雰囲気に曝すことなく連続して行われる。本工程（Ｓ４３）は、例えば、工程（Ｓ４２）後に第１酸化ケイ素膜ＯＭ１の表面の温度を低下させることなく行われる。第１窒化ケイ素膜ＮＭ１がＡＬＤ法により形成される場合には、本工程（Ｓ４３）での加熱温度は先の工程（Ｓ４８）と同様に３８０℃以上５５０℃以下に設定され得る。

【0052】

次に、第１窒化ケイ素膜ＮＭ１上に、第３酸化ケイ素膜ＯＭ３を形成する（工程（Ｓ４４））。第３酸化ケイ素膜ＯＭ３は、例えば水を含む処理液に第１窒化ケイ素膜ＮＭ１の上面を曝すことにより、形成され得る。

【0053】

次に、第３酸化ケイ素膜ＯＭ３上に、第２窒化ケイ素膜ＮＭ２を形成する（工程（Ｓ４５））。第２窒化ケイ素膜ＮＭ２を形成する方法は、例えばＬＰＣＶＤ法である。

【0054】

次に、第２窒化ケイ素膜ＮＭ２上に、第２酸化ケイ素膜ＯＭ２を形成する（工程（Ｓ４６））。第２酸化ケイ素膜ＯＭ２を形成する方法は、例えばＬＰＣＶＤ－ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）法である。

【0055】

このようにして、工程（Ｓ４）では、後工程（Ｓ６）にてゲート絶縁膜ＧＩＭに加工される絶縁膜の積層体が形成される。

【0056】

図６に示されるように、次に、工程（Ｓ４）にて形成された絶縁膜の積層体上に、後工程（Ｓ６）にてゲート電極ＣＧＥに加工される導電膜を形成する（工程（Ｓ５））。導電膜を形成する方法は、例えばＣＶＤ法である。

【0057】

次に、工程（Ｓ５）にて形成された絶縁膜の積層体および導電膜を加工して、ゲート絶縁膜ＧＩＭおよびゲート電極ＣＧＥを形成する（工程（Ｓ６））。ゲート絶縁膜ＧＩＭおよびゲート電極ＣＧＥを形成する方法は、例えば写真製版処理およびエッチング処理を含む。

【0058】

次に、半導体基板ＳＵＢの主面ＭＳＦに、ソース領域ＳＲの第１部分ＳＲ１およびドレイン領域ＤＲの第３部分ＤＲ１を形成する（工程（Ｓ７））。第１部分ＳＲ１および第３部分ＤＲ１を形成する方法は、例えばゲート電極ＣＧＥをマスクとするイオン注入法である。これにより、主面ＭＳＦを平面視したときに、第１部分ＳＲ１および第３部分ＤＲ１は、ゲート電極ＣＧＥを挟むように、ウェル領域ＷＲ上に形成される。

【0059】

次に、半導体基板ＳＵＢの主面ＭＳＦ上に、サイドウォールスペーサＳＷを形成する（工程（Ｓ８））。サイドウォールスペーサＳＷを形成する方法は、例えば成膜処理、写真製版処理、およびエッチバック処理を含む。これにより、サイドウォールスペーサＳＷは、第１部分ＳＲ１および第３部分ＤＲ１の各々の一部上に形成される。

【0060】

次に、半導体基板ＳＵＢの主面ＭＳＦに、ソース領域ＳＲの第２部分ＳＲ２およびドレイン領域ＤＲの第４部分ＤＲ２を形成する（工程（Ｓ９））。第２部分ＳＲ２および第４部分ＤＲ２を形成する方法は、例えばゲート電極ＣＧＥおよびサイドウォールスペーサＳＷをマスクとするイオン注入法である。これにより、主面ＭＳＦを平面視したときに、第１部分ＳＲ１および第３部分ＤＲ１は、ゲート電極ＣＧＥおよびサイドウォールスペーサＳＷを挟むように、ウェル領域ＷＲ上に形成される。

【0061】

次に、シリサイドＣＮＴ１，ＣＮＴ２、絶縁膜ＩＦ、層間絶縁膜ＩＬ１およびコンタクトプラグＣＰＧを順に形成する（工程（Ｓ１０））。本工程（Ｓ１０）では、第１に、ソース領域ＳＲの第２部分ＳＲ２およびドレイン領域ＤＲの第４部分ＤＲ２上にシリサイドＣＮＴ１を形成し、かつゲート電極ＣＧＥ上にＣＮＴ２を形成する。シリサイドＣＮＴ１，ＣＮＴ２を形成する方法は、例えば金属膜の成膜処理、アニーリング処理、およびエッチング処理を含む。第２に、主面ＭＳＦ上に、絶縁膜ＩＦおよび層間絶縁膜ＩＬ１を形成する。絶縁膜ＩＦおよび層間絶縁膜ＩＬ１を形成する方法は、例えば成膜処理と、成膜された積層体にコンタクトホールを形成するための写真製版処理およびエッチング処理とを含む。第３に、コンタクトホールの内部にコンタクトプラグＣＰＧを形成する。コンタクトプラグＣＰＧを形成する方法は、例えば成膜処理と、エッチバック処理または化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理とを含む。

【0062】

次に、層間絶縁膜ＩＬ２および配線ＭＬを形成する（工程（Ｓ１１））。本工程（Ｓ１１）では、第１に、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２を形成する方法は、例えば成膜処理と、成膜された絶縁膜に配線溝を形成するための写真製版処理およびエッチング処理とを含む。第２に、層間絶縁膜ＩＬ２の配線溝内に、配線ＭＬを形成する。配線ＭＬを形成する方法は、例えば成膜処理と、エッチバック処理またはＣＭＰ処理とを含む。

【0063】

このようにして、図２に示される半導体装置ＭＣＰのトランジスタＭＴが形成される。
＜効果＞
次に、図１６～図２２を参照して、本実施の形態の効果を、比較例との対比に基づいて説明する。

【0064】

図１６は、消去動作時に半導体基板ＳＵＢから第１窒化ケイ素膜ＮＭ１に注入されるホールに対して、第１酸化ケイ素膜ＯＭ１と第１窒化ケイ素膜ＮＭ１との間に形成されるポテンシャルバリアを説明するための模式図である。図１８は、データ保持時に第１窒化ケイ素膜ＮＭ１に蓄積されている電子に対して、第１酸化ケイ素膜ＯＭ１と第１窒化ケイ素膜ＮＭ１との間に形成されるポテンシャルバリアを説明するための模式図である。

【0065】

図１７、図１９、および図２０は、本実施の形態の半導体基板ＳＵＢ、第１酸化ケイ素膜ＯＭ１、第１窒化ケイ素膜ＮＭ１、第３酸化ケイ素膜ＯＭ３、第２窒化ケイ素膜ＮＭ２、および第２酸化ケイ素膜ＯＭ２の各々を、Ｓｉ単結晶基板、ＳｉＯ₂、ＡＬＤ法によるＳｉ₃Ｎ₄、ＳｉＯ₂、ＬＰＣＶＤ法によるＳｉ₃Ｎ₄、およびＳｉＯ₂としたときの、エネルギーバンド図である。図１７は、ゲート電極と半導体基板と間に消去電圧が印加された時（以下、消去動作時とよぶ）のエネルギーバンド図である。図１９は、第１酸化ケイ素膜の厚みを薄くすると、ゲート電極ＣＧＥと半導体基板ＳＵＢと間に電圧が印加されていない時（以下、データ保持時とよぶ）でのエネルギーバンド図である。図２０は、トランジスタＭＴのゲート電極ＣＧＥと半導体基板ＳＵＢと間に書き込み電圧が印加された時（以下、書き込み動作時とよぶ）のエネルギーバンド図である。

【0066】

比較例は、ゲート絶縁膜の第１酸化ケイ素膜と第１窒化ケイ素膜との間の境界部にＳｉ－Ｓｉ結合、すなわちホールスルーポイントＨＴＰ、が形成されていない点でのみ、本実施の形態と異なるものとする。本実施の形態と比較例との間で、第１酸化ケイ素膜の厚み、および消去電圧・書き込み電圧などの動作条件は同じとする。比較例では、消去動作時のホール注入効率を高めるためには、第１酸化ケイ素膜の厚みを薄くする必要がある。他方、第１酸化ケイ素膜の厚みを薄くすると、データ保持時に第１窒化ケイ素膜に蓄積されている電子が第１酸化ケイ素膜を介して半導体基板にトンネルしやすく、リテンション特性が低下する。

【0067】

これに対し、本実施の形態では、第１酸化ケイ素膜ＯＭ１と第１窒化ケイ素膜ＮＭ１との境界部ＢＲにはＳｉ－Ｓｉ結合が形成されており、これらがホールスルーポイントＨＴＰとして作用する。具体的には、図１６に示されるように、境界部ＢＲにおいてＳｉ－Ｓｉ結合からなるホールスルーポイントＨＴＰが形成されている領域では、他の領域と比べて、消去動作時に半導体基板ＳＵＢから第１窒化ケイ素膜ＮＭ１に注入されるホールに対するポテンシャルバリアが局所的に低くなる。これは、図１７に示されるように、ホールスルーポイントＨＴＰが形成されていることにより、第１酸化ケイ素膜ＯＭ１の界面近傍のバンドギャップが、第１酸化ケイ素膜ＯＭ１の内部のバンドギャップよりも小さくなるためである。その結果、本実施の形態では、消去動作時のホール注入効率は、比較例と比べて高くなる。つまり、本実施の形態では、第１酸化ケイ素膜ＯＭ１の厚みを薄くすることなく、消去動作時のホール注入効率が高められている。

【0068】

他方、図１８に示されるように、データ保持時に第１窒化ケイ素膜ＮＭ１に蓄積されている電子に対するポテンシャルバリアは、ホールスルーポイントＨＴＰが形成されている領域と他の領域との間で同等の高さとなる。これは、図１９に示されるように、第１酸化ケイ素膜ＯＭ１の界面近傍のバンドギャップが、第１窒化ケイ素膜ＮＭ１のバンドギャップよりも大きいためである。

【0069】

以上のように、本実施の形態に係る半導体装置ＭＣＰによれば、消去時間を短縮でき、かつリテンション特性の低下を抑制できる。

【0070】

＜変形例＞
本実施の形態に係る半導体装置ＭＣＰのゲート絶縁膜ＧＩＭは、第１酸化ケイ素膜ＯＭ１、第１窒化ケイ素膜ＮＭ１、および第２酸化ケイ素膜ＯＭ２に加えて、第３酸化ケイ素膜ＯＭ３および第２窒化ケイ素膜ＮＭ２を含んでいるが、これに限られない。ゲート絶縁膜ＧＩＭは、第１酸化ケイ素膜ＯＭ１、第１窒化ケイ素膜ＮＭ１、および第２酸化ケイ素膜ＯＭ２のみが順に積層した積層体として構成されていてもよい。この場合にも、第１酸化ケイ素膜ＯＭ１と第１窒化ケイ素膜ＮＭ１との境界部に、Ｓｉ－Ｓｉ結合が形成されていればよい。

【0071】

＜消去時間の評価結果＞
図２１は、本実施の形態に係る半導体装置であって境界部ＢＲにおけるＳｉ－Ｓｉ結合の密度のみが互いに異なる２つの実施例の消去時間の評価結果を示すグラフである。図２１の横軸はＳｉ－Ｓｉ結合の密度（単位：個／ｃｍ²）であり、図２１の縦軸は消去時間（単位：ミリ秒）である。第１実施例のＳｉ－Ｓｉ結合の密度は６．３０×１０¹²個／ｃｍ²であり、第２実施例のＳｉ－Ｓｉ結合の密度は５．４５×１０¹²個／ｃｍ²であった。閾値電圧は－１．２５Ｖとした。図２１に示されるように、第１実施例の消去時間は、第２実施例の消去時間の半分以下に短縮されていた。つまり、境界部ＢＲに形成されたＳｉ－Ｓｉ結合がホールスルーポイントＨＴＰとして作用することが確認された。

【0072】

＜リテンション特性の評価結果＞
第１窒化ケイ素膜および第２窒化ケイ素膜に蓄積されている電子の量が変動すると、メモリセルの閾値電圧Ｖｔｈが変動する。本実験では、半導体装置を９０℃の環境下に放置したときの閾値電圧の変動量に基づいて、リテンション特性を評価した。図２２は、本実施の形態に係る半導体装置と、第１酸化ケイ素膜と第１窒化ケイ素膜との境界部にＳｉ－Ｓｉ結合が形成されていない点でのみ本実施の形態と異なる上記比較例との各々のリテンション特性の評価結果を示すグラフである。図２２の横軸は上記放置時間（単位：秒）であり、図２２の縦軸は閾値電圧（単位：Ｖ）である。図２２において、白色のプロットが本実施形態の評価結果を示し、黒色のプロットは比較例の評価結果を示す。図２２に示されるように、白色のプロットは黒色のプロットと重なっており、本実施の形態に係る半導体装置のリテンション特性は比較例のリテンション特性と同等であった。つまり、境界部ＢＲに形成されたＳｉ－Ｓｉ結合がリテンション特性を劣化させないことが確認された。

【0073】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0074】

ＢＲ 境界部、ＣＧＥ ゲート電極、ＣＮＴ１，ＣＮＴ２ シリサイド、ＣＰＧ コンタクトプラグ、ＤＲ ドレイン領域、ＤＲ１ 第３部分、ＤＲ２ 第４部分、ＧＩＭ ゲート絶縁膜、ＨＴＰ ホールスルーポイント、ＩＦ 絶縁膜、ＩＬ１，ＩＬ２ 層間絶縁膜、ＩＯＣ 入出力回路、ＩＳＲ 素子分離領域、ＬＯＧ ロジック回路、ＭＣＰ 半導体装置、ＭＬ 配線、ＭＳＦ 主面、ＭＴ トランジスタ、ＮＭ１ 第１窒化ケイ素膜、ＮＶＭ 不揮発性メモリ回路、ＯＭ１ 第１酸化ケイ素膜、ＯＭ３ 第３酸化ケイ素膜、ＳＲ ソース領域、ＳＲ１ 第１部分、ＳＲ２ 第２部分、ＳＵＢ 半導体基板、ＳＷ サイドウォールスペーサ、ＷＲ ウェル領域。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】