特許 7597785 クランプ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-02

(45)【発行日】2024-12-10

(54)【発明の名称】クランプ回路

(51)【国際特許分類】

   H02H 9/04 20060101AFI20241203BHJP

【ＦＩ】

H02H9/04 A

【請求項の数】 8

(21)【出願番号】P 2022501790

(86)(22)【出願日】2021-02-05

(86)【国際出願番号】 JP2021004310

(87)【国際公開番号】W WO2021166679

(87)【国際公開日】2021-08-26

【審査請求日】2023-08-07

(31)【優先権主張番号】P 2020025829

(32)【優先日】2020-02-19

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】安坂 信

【審査官】滝谷 亮一

(56)【参考文献】

【文献】特開２０１３－０９０２７８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｈ ９／０４

(57)【特許請求の範囲】

【請求項1】

第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタに直列接続される第２ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタのゲートは前記第１ＭＯＳトランジスタのドレインに接続され、
前記第２ＭＯＳトランジスタのゲートは前記第２ＭＯＳトランジスタのドレインに接続され、
前記第１ＭＯＳトランジスタはＮチャネル型ＭＯＳトランジスタであり、
前記第２ＭＯＳトランジスタはＰチャネル型ＭＯＳトランジスタであり、
前記第１ＭＯＳトランジスタのソースは前記第２ＭＯＳトランジスタのソースに接続され、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの両方に基板バイアス効果が生じるように構成される、クランプ回路。

【請求項2】

前記第１ＭＯＳトランジスタのバックゲートは前記第２ＭＯＳトランジスタのドレインに接続され、
前記第２ＭＯＳトランジスタのバックゲートは前記第１ＭＯＳトランジスタのドレインに接続される、請求項１に記載のクランプ回路。

【請求項3】

抵抗又はダイオードを備え、
前記第１ＭＯＳトランジスタのソースは前記抵抗又は前記ダイオードを介して前記第２ＭＯＳトランジスタのソースに接続される、請求項１又は請求項２に記載のクランプ回路。

【請求項4】

第３ＭＯＳトランジスタを備え、
前記第３ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタの閾値電圧及び前記第２ＭＯＳトランジスタの閾値電圧に基づく第１クランプ電圧が前記第３ＭＯＳトランジスタのゲートに印加されるように構成され、且つ、前記第１クランプ電圧及び前記第３ＭＯＳトランジスタの閾値電圧に基づく第２クランプ電圧を発生させるように構成される、請求項１～３のいずれか一項に記載のクランプ回路。

【請求項5】

第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタに直列接続される第２ＭＯＳトランジスタと、
第３ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタのゲートは前記第１ＭＯＳトランジスタのドレインに接続され、
前記第２ＭＯＳトランジスタのゲートは前記第２ＭＯＳトランジスタのドレインに接続され、
前記第３ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタの閾値電圧及び前記第２ＭＯＳトランジスタの閾値電圧に基づく第１クランプ電圧が前記第３ＭＯＳトランジスタのゲートに印加されるように構成され、且つ、前記第１クランプ電圧及び前記第３ＭＯＳトランジスタの閾値電圧に基づく第２クランプ電圧を発生させるように構成され、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの少なくとも一方に基板バイアス効果が生じるように構成される、クランプ回路。

【請求項6】

前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの一方のみに基板バイアス効果が生じるように構成される、請求項５に記載のクランプ回路。

【請求項7】

前記第３ＭＯＳトランジスタは、デプレッション型ＭＯＳトランジスタである、請求項４～６のいずれか一項に記載のクランプ回路。

【請求項8】

請求項１～７のいずれか一項に記載のクランプ回路を備える、半導体集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、電圧をクランプするクランプ回路に関する。

【背景技術】

【0002】

図９は、ツェナダイオードを用いたクランプ回路を示す図である。図９に示すクランプ回路は、所定の電圧よりも大きい入力電圧ＶＩＮが電流源１に印加された場合に、電流源１とツェナダイオードＺＤ１との接続ノードに印加される電圧をツェナダイオードＺＤ１の降伏電圧Ｖｚにクランプする。

【0003】

図１０は、ダイオードを用いたクランプ回路を示す図である。図１０に示すクランプ回路は、所定の電圧よりも大きい入力電圧ＶＩＮが電流源１に印加された場合に、電流源１とダイオードＤ１との接続ノードに印加される電圧を順方向電圧Ｖｆのｍ倍にクランプする。なお、ｍは直列接続されるダイオードの個数である。

【0004】

図１０に示すクランプ回路において、ダイオード接続されたバイポーラトランジスタ（コレクタとベースとが短絡されたバイポーラトランジスタ）をダイオードＤ１～Ｄｍそれぞれとして用いてもよく、ダイオード接続されたＭＯＳトランジスタ（ドレインとゲートとが短絡されたＭＯＳトランジスタ）をダイオードＤ１～Ｄｍそれぞれとして用いてもよい。

【0005】

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２０１２－０２３９１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ツェナダイオードをディスクリート部品で構成するのではなく半導体集積回路装置に内蔵する場合、ツェナダイオードの降伏電圧は一般的に固定される。したがって、図９に示すクランプ回路を半導体集積回路装置に内蔵する場合、一般的にクランプ電圧を調整することができない。

【0008】

一方、図１０に示すクランプ回路では、直列接続されるダイオードの個数を変えることでクランプ電圧を調整することができる。しかしながら、直列接続されるダイオードの個数が増えるほど、クランプ電圧のばらつき及びクランプ電圧の温度特性が悪化する。また、直列接続されるダイオードの個数が増えるほど、不都合なことに回路面積が大きくなる。

【課題を解決するための手段】

【0009】

本明細書中に開示されているクランプ回路は、第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに直列接続される第２ＭＯＳトランジスタと、を備え、前記第１ＭＯＳトランジスタのゲートは前記第１ＭＯＳトランジスタのドレインに接続され、前記第２ＭＯＳトランジスタのゲートは前記第２ＭＯＳトランジスタのドレインに接続され、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの少なくとも一方に基板バイアス効果が生じるような構成（第１の構成）である。

【0010】

上記第１の構成のクランプ回路において、前記第１ＭＯＳトランジスタはＮチャネル型ＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタはＰチャネル型ＭＯＳトランジスタであり、前記第１ＭＯＳトランジスタのソースは前記第２ＭＯＳトランジスタのソースに接続され、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの両方に基板バイアス効果が生じるような構成（第２の構成）であってもよい。

【0011】

上記第２の構成のクランプ回路において、前記第１ＭＯＳトランジスタのバックゲートは前記第２ＭＯＳトランジスタのドレインに接続され、前記第２ＭＯＳトランジスタのバックゲートは前記第１ＭＯＳトランジスタのドレインに接続される構成（第３の構成）であってもよい。

【0012】

上記第２又は第３の構成のクランプ回路において、抵抗又はダイオードを備え、前記第１ＭＯＳトランジスタのソースは前記抵抗又は前記ダイオードを介して前記第２ＭＯＳトランジスタのソースに接続される構成（第４の構成）であってもよい。

【0013】

上記第１の構成のクランプ回路において、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの一方のみに基板バイアス効果が生じるような構成（第５の構成）であってもよい。

【0014】

上記第１～第５いずれかの構成のクランプ回路において、第３ＭＯＳトランジスタを備え、前記第３ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタの閾値電圧及び前記第２ＭＯＳトランジスタの閾値電圧に基づく第１クランプ電圧が前記第３ＭＯＳトランジスタのゲートに印加されるように構成され、且つ、前記第１クランプ電圧及び前記第３ＭＯＳトランジスタの閾値電圧に基づく第２クランプ電圧を発生させるように構成される構成（第６の構成）であってもよい。

【0015】

上記第６の構成のクランプ回路において、前記第３ＭＯＳトランジスタは、デプレッション型ＭＯＳトランジスタである構成（第７の構成）であってもよい。

【0016】

本明細書中に開示されている半導体集積回路装置は、上記第１～第７いずれかの構成のクランプ回路を備える構成（第８の構成）である。

【発明の効果】

【0017】

本明細書中に開示されているクランプ回路によれば、適切なクランプ電圧を発生させることができる。

【図面の簡単な説明】

【0018】

【図1】第１実施形態に係る半導体集積回路装置の概略構成を示す図

【図2】基板バイアス効果を説明するための図

【図3】第２実施形態に係る半導体集積回路装置の概略構成を示す図

【図4】第３実施形態に係る半導体集積回路装置の概略構成を示す図

【図5】第４実施形態に係る半導体集積回路装置の概略構成を示す図

【図6】第５実施形態に係る半導体集積回路装置の概略構成を示す図

【図7】第６実施形態に係る半導体集積回路装置の概略構成を示す図

【図8】第７実施形態に係る半導体集積回路装置の概略構成を示す図

【図9】ツェナダイオードを用いたクランプ回路を示す図

【図10】ダイオードを用いたクランプ回路を示す図

【発明を実施するための形態】

【0019】

本明細書において、ＭＯＳトランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」”の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳトランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

【0020】

＜第１実施形態＞
図１は、第１実施形態に係る半導体集積回路装置１０１（以下、「半導体集積回路装置１０１」と略す）の概略構成を示す図である。

【0021】

半導体集積回路装置１０１は、端子ＰＶＩＮと、端子ＰＧＮＤと、電流源１と、低耐圧回路２と、第１～第３ＭＯＳトランジスタＭ１～Ｍ３と、を備える。

【0022】

半導体集積回路装置１０１の用途は特に限定されない。例えば、半導体集積回路装置１０１がスイッチング電源装置用の半導体集積回路装置であれば、半導体集積回路装置１０１及びその外付け部品によってスイッチング電源装置が構成される。また例えば、半導体集積回路装置１０１がＬＥＤドライバであれば、半導体集積回路装置１０１及びその外付け部品によってＬＥＤ照明装置が構成される。

【0023】

端子ＰＶＩＮは、入力電圧ＶＩＮが印加されるように構成される。

【0024】

端子ＰＧＮＤは、入力電圧ＶＩＮよりも低いグランド電位に接続されるように構成される。

【0025】

第１ＭＯＳトランジスタＭ１は、エンハスメント型のＮチャネル型ＭＯＳトランジスタである。第１ＭＯＳトランジスタＭ１は、ダイオード接続されたＭＯＳトランジスタである。つまり、後述するように、第１ＭＯＳトランジスタＭ１のゲートは第１ＭＯＳトランジスタＭ１のドレインに接続される。

【0026】

第２ＭＯＳトランジスタＭ２は、エンハスメント型のＰチャネル型ＭＯＳトランジスタである。第２ＭＯＳトランジスタＭ２も、第１ＭＯＳトランジスタＭ１と同様に、ダイオード接続されたＭＯＳトランジスタである。つまり、後述するように、第２ＭＯＳトランジスタＭ２のゲートは第２ＭＯＳトランジスタＭ２のドレインに接続される。

【0027】

第３ＭＯＳトランジスタＭ３は、デプレッション型のＮチャネル型ＭＯＳトランジスタである。

【0028】

電流源１の一端及び第３ＭＯＳトランジスタＭ３のドレインは、端子ＰＶＩＮに接続される。

【0029】

電流源１の他端は、第１ＭＯＳトランジスタＭ１のゲート及びドレインと、第２ＭＯＳトランジスタＭ２のバックゲートと、第３ＭＯＳトランジスタＭ３のゲートとに接続される。

【0030】

第１ＭＯＳトランジスタＭ１のソースは、第２ＭＯＳトランジスタＭ２のソースに接続される。

【0031】

第２ＭＯＳトランジスタＭ２のゲート及びドレイン並びに第１ＭＯＳトランジスタＭ１のバックゲートは端子ＰＧＮＤに接続される。

【0032】

低耐圧回路２は、第３ＭＯＳトランジスタＭ３のソースと端子ＰＧＮＤとの間に設けられる。低耐圧回路２は、第３ＭＯＳトランジスタＭ３のソース電圧とグランド電位との差に相当する電圧を電源電圧として用いて動作する。低耐圧回路２は、入力電圧ＶＩＮの想定される最大値よりも耐圧が低い回路である。そのため、半導体集積回路装置１０１は、入力電圧ＶＩＮが過大になった場合に、第３ＭＯＳトランジスタＭ３のソース電圧をクランプして低耐圧回路２の破壊を防止する。

【0033】

所定の電圧よりも大きい入力電圧ＶＩＮが端子ＰＶＩＮに印加された場合に、電流源１が第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２に電流を出力する。このとき、第１ＭＯＳトランジスタＭ１のドレイン電圧は、グランド電位に第２ＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２’及び第１ＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１’を加えた値となる。つまり、所定の電圧よりも大きい入力電圧ＶＩＮが端子ＰＶＩＮに印加された場合に、第１ＭＯＳトランジスタＭ１のドレイン電圧は、第１クランプ電圧（＝グランド電位＋閾値電圧Ｖｔｈ２’＋閾値電圧Ｖｔｈ１’）にクランプされる。

【0034】

ここで、上述した通り第１ＭＯＳトランジスタＭ１のバックゲートは第２ＭＯＳトランジスタＭ２のドレインに接続されるため、第１ＭＯＳトランジスタＭ１のバックゲート電圧は第１ＭＯＳトランジスタＭ１のソース電圧より低くなる。したがって、第１ＭＯＳトランジスタＭ１に基板バイアス効果が生じる（図２参照）。つまり、第１ＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１’は、第１ＭＯＳトランジスタＭ１のバックゲートを第２ＭＯＳトランジスタＭ２のドレインではなく第１ＭＯＳトランジスタＭ１のソースに接続した場合の第１ＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１よりも大きくなる。

【0035】

また、上述した通り第２ＭＯＳトランジスタＭ２のバックゲートは第１ＭＯＳトランジスタＭ１のドレインに接続されるため、第２ＭＯＳトランジスタＭ２のバックゲート電圧は第２ＭＯＳトランジスタＭ２のソース電圧より高くなる。したがって、第２ＭＯＳトランジスタＭ２に基板バイアス効果が生じる（図２参照）。つまり、第２ＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２’は、第２ＭＯＳトランジスタＭ２のバックゲートを第１ＭＯＳトランジスタＭ１のドレインではなく第２ＭＯＳトランジスタＭ２のソースに接続した場合の第２ＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２よりも大きくなる。

【0036】

さらに、上記閾値電圧Ｖｔｈ２’が上記閾値電圧Ｖｔｈ２よりも大きくなることで第１ＭＯＳトランジスタＭ１における基板バイアス効果の影響がより大きくなり、上記閾値電圧Ｖｔｈ１’が上記閾値電圧Ｖｔｈ１よりも大きくなることで第２ＭＯＳトランジスタＭ２における基板バイアス効果の影響がより大きくなる。

【0037】

その結果、上記閾値電圧Ｖｔｈ１及び上記閾値電圧Ｖｔｈ２はそれぞれ０．６［Ｖ］～１［Ｖ］程度（ＭＯＳトランジスタの種類やサイズにより具体的な値は変動）であるのに対して、上記閾値電圧Ｖｔｈ１’及び上記閾値電圧Ｖｔｈ２’はそれぞれ１［Ｖ］～１．６［Ｖ］程度（ＭＯＳトランジスタの種類やサイズにより具体的な値は変動）まで大きくなる。これにより、上述した第１クランプ電圧を発生させるために必要な素子の個数を減らすことができる。

【0038】

例えば、上述した第１クランプ電圧を３［Ｖ］に設定する場合、半導体集積回路装置１０１では２つのＭＯＳトランジスタ（第１ＭＯＳトランジスタＭ１、第２ＭＯＳトランジスタＭ２）を直列接続するのに対して、図１０に示すクランプ回路においてクランプ電圧を３［Ｖ］に設定する場合には５つのダイオードを直列接続する必要がある。

【0039】

そして、一例として、ＭＯＳトランジスタの閾値電圧のばらつき及びダイオードの順方向電圧のばらつきがそれぞれ±０．１５［Ｖ］であり、ＭＯＳトランジスタの閾値電圧の温度特性及びダイオードの順方向電圧の温度特性がそれぞれ－２［ｍＶ／℃］である場合を考えると、図１０に示すクランプ回路ではクランプ電圧のばらつき及び温度特性を±０．７５［Ｖ］、－１０［ｍＶ／℃］であるのに対して、半導体集積回路装置１０１では、上述した第１クランプ電圧のばらつき及び温度特性を±０．３［Ｖ］、－４［ｍＶ／℃］に抑えることができる。

【0040】

所定の電圧よりも大きい入力電圧ＶＩＮが端子ＰＶＩＮに印加された場合に、第３ＭＯＳトランジスタＭ３のソース電圧は、第２クランプ電圧にクランプされる。上述した第２クランプ電圧は、上述した第１クランプ電圧（＝グランド電位＋閾値電圧Ｖｔｈ２’＋閾値電圧Ｖｔｈ１’）から第３ＭＯＳトランジスタＭ３の閾値電圧Ｖｔｈ３を引いた値である。したがって、ＭＯＳトランジスタの閾値電圧の温度特性が－２［ｍＶ／℃］である場合を考えると、上述した第２クランプ電圧の温度特性を－２［ｍＶ／℃］に抑えることができる。

【0041】

半導体集積回路装置１０１では、第３ＭＯＳトランジスタＭ３がデプレッション型のＮチャネル型ＭＯＳトランジスタであるので、入力電圧ＶＩＮが小さくて電流源１が動作しない場合でも、第３ＭＯＳトランジスタＭ３をオン状態にして低耐圧回路２に電源電圧を供給することができる。

【0042】

なお、本実施形態とは異なり、第３ＭＯＳトランジスタＭ３をエンハンスメント型のＮチャネル型ＭＯＳトランジスタにしてもよく、ＮＰＮ形バイポーラトランジスタにしてよい。さらに、本実施形態とは異なり、電源側にクランプする場合には、第３ＭＯＳトランジスタＭ３として、Ｐチャネル型ＭＯＳトランジスタ又はＰＮＰ形バイポーラトランジスタを用いてもよい。

【0043】

また、半導体集積回路装置１０１は、上述した第１クランプ電圧を発生させる第１クランプ回路（第１～第２ＭＯＳトランジスタＭ１～Ｍ２を備えるクランプ回路）を含み上述した第２クランプ電圧を発生させる第２クランプ回路（第１～第３ＭＯＳトランジスタＭ１～Ｍ３を備えるクランプ回路）を備える構成であるが、上述した第１クランプ回路は単独で使用されてもよい。つまり、本実施形態とは異なり、半導体集積回路装置は、上述した第１クランプ回路を備え、第３ＭＯＳトランジスタＭ３を備えない構成であってもよい。

【0044】

＜第２実施形態＞
図３は、第２実施形態に係る半導体集積回路装置１０２（以下、「半導体集積回路装置１０２」と略す）の概略構成を示す図である。

【0045】

半導体集積回路装置１０２は、第１ＭＯＳトランジスタＭ１のバックゲートが第１ＭＯＳトランジスタＭ１のソースに接続される点で半導体集積回路装置１０１と異なっており、それ以外の点で半導体集積回路装置１０１と同じ構成である。

【0046】

半導体集積回路装置１０２では、第２ＭＯＳトランジスタＭ２には基板バイアス効果が生じるが、第１ＭＯＳトランジスタＭ１には基板バイアス効果が生じない。これにより、半導体集積回路装置１０２では、上述した第１クランプ電圧及び上述した第２クランプ電圧を半導体集積回路装置１０１よりも小さくすることができる。つまり、クランプ電圧を低めに設定したい場合には、半導体集積回路装置１０１ではなく例えば半導体集積回路装置１０２を採用すればよい。

【0047】

＜第３実施形態＞
図４は、第３実施形態に係る半導体集積回路装置１０３（以下、「半導体集積回路装置１０３」と略す）の概略構成を示す図である。

【0048】

半導体集積回路装置１０３は、第１ＭＯＳトランジスタＭ１の代わりに第４ＭＯＳトランジスタＭ４を備える点で半導体集積回路装置１０２と異なっており、それ以外の点で半導体集積回路装置１０２と同じ構成である。

【0049】

第４ＭＯＳトランジスタＭ４は、エンハスメント型のＰチャネル型ＭＯＳトランジスタである。第４ＭＯＳトランジスタＭ４のソース及びバックゲートは、電流源１の他端、第３ＭＯＳトランジスタＭ３のゲート、及び第２ＭＯＳトランジスタＭ２のバックゲートに接続される。第４ＭＯＳトランジスタＭ４のゲート及びドレインは、第２ＭＯＳトランジスタＭ２のソースに接続される。なお、第４ＭＯＳトランジスタＭ４は、請求項中の「第１ＭＯＳトランジスタ」に相当する。

【0050】

半導体集積回路装置１０３では、第２ＭＯＳトランジスタＭ２には基板バイアス効果が生じるが、第４ＭＯＳトランジスタＭ４には基板バイアス効果が生じない。これにより、半導体集積回路装置１０３では、上述した第１クランプ電圧及び上述した第２クランプ電圧を半導体集積回路装置１０１よりも小さくすることができる。つまり、クランプ電圧を低めに設定したい場合には、半導体集積回路装置１０１ではなく例えば半導体集積回路装置１０３を採用すればよい。

【0051】

＜第４実施形態＞
図５は、第４実施形態に係る半導体集積回路装置１０４（以下、「半導体集積回路装置１０４」と略す）の概略構成を示す図である。

【0052】

半導体集積回路装置１０４は、第２ＭＯＳトランジスタＭ２のバックゲートが第２ＭＯＳトランジスタＭ２のソースに接続される点で半導体集積回路装置１０１と異なっており、それ以外の点で半導体集積回路装置１０１と同じ構成である。

【0053】

半導体集積回路装置１０４では、第１ＭＯＳトランジスタＭ１には基板バイアス効果が生じるが、第２ＭＯＳトランジスタＭ２には基板バイアス効果が生じない。これにより、半導体集積回路装置１０４では、上述した第１クランプ電圧及び上述した第２クランプ電圧を半導体集積回路装置１０１よりも小さくすることができる。つまり、クランプ電圧を低めに設定したい場合には、半導体集積回路装置１０１ではなく例えば半導体集積回路装置１０４を採用すればよい。

【0054】

＜第５実施形態＞
図６は、第５実施形態に係る半導体集積回路装置１０５（以下、「半導体集積回路装置１０５」と略す）の概略構成を示す図である。

【0055】

半導体集積回路装置１０５は、第２ＭＯＳトランジスタＭ２の代わりに第５ＭＯＳトランジスタＭ５を備える点で半導体集積回路装置１０４と異なっており、それ以外の点で半導体集積回路装置１０４と同じ構成である。

【0056】

第５ＭＯＳトランジスタＭ５は、エンハスメント型のＮチャネル型ＭＯＳトランジスタである。第５ＭＯＳトランジスタＭ５のソース及びバックゲートは、端子ＰＧＮＤ、第１ＭＯＳトランジスタＭ１のバックゲート、及び低耐圧回路２に接続される。第５ＭＯＳトランジスタＭ５のゲート及びドレインは、第１ＭＯＳトランジスタＭ１のソースに接続される。なお、第５ＭＯＳトランジスタＭ５は、請求項中の「第２ＭＯＳトランジスタ」に相当する。

【0057】

半導体集積回路装置１０５では、第１ＭＯＳトランジスタＭ１には基板バイアス効果が生じるが、第５ＭＯＳトランジスタＭ５には基板バイアス効果が生じない。これにより、半導体集積回路装置１０５では、上述した第１クランプ電圧及び上述した第２クランプ電圧を半導体集積回路装置１０１よりも小さくすることができる。つまり、クランプ電圧を低めに設定したい場合には、半導体集積回路装置１０１ではなく例えば半導体集積回路装置１０５を採用すればよい。

【0058】

＜第６実施形態＞
図７は、第６実施形態に係る半導体集積回路装置１０６（以下、「半導体集積回路装置１０６」と略す）の概略構成を示す図である。

【0059】

半導体集積回路装置１０６は、抵抗Ｒ１を備え、第１ＭＯＳトランジスタＭ１のソースが抵抗Ｒ１を介して第２ＭＯＳトランジスタＭ２のソースに接続される点で半導体集積回路装置１０１と異なっており、それ以外の点で半導体集積回路装置１０１と同じ構成である。なお、クランプ電圧の変動を抑えるために、本実施形態では、電流源１として定電流源を用いることが望ましい。

【0060】

本実施形態では、抵抗Ｒ１の両端電位差によって第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２それぞれにおける基板バイアス効果の影響が第１実施形態より大きくなる。これにより、半導体集積回路装置１０６では、上述した第１クランプ電圧及び上述した第２クランプ電圧を半導体集積回路装置１０１よりも大きくすることができる。つまり、クランプ電圧を高めに設定したい場合には、半導体集積回路装置１０１ではなく例えば半導体集積回路装置１０６を採用すればよい。

【0061】

なお、本実施形態とは異なり、抵抗Ｒ１の代わりにダイオード（例えば、ダイオード接続されたバイポーラトランジスタ、ダイオード接続されたＭＯＳトランジスタ等）を用いてもよい。しかしながら、抵抗Ｒ１は正の温度特性を有するため、第１ＭＯＳトランジスタＭ１のソースと第２ＭＯＳトランジスタＭ２のソースとの間にダイオードではなく抵抗Ｒ１を設けることで、上述した第１クランプ電圧及び上述した第２クランプ電圧の温度特性値［Ｖ／℃］を小さくすることができる。

【0062】

＜第７実施形態＞
図８は、第７実施形態に係る半導体集積回路装置１０７（以下、「半導体集積回路装置１０７」と略す）の概略構成を示す図である。

【0063】

半導体集積回路装置１０７は、第２ＭＯＳトランジスタＭ２のバックゲートが端子ＰＶＩＮに接続される点で半導体集積回路装置１０１と異なっており、それ以外の点で半導体集積回路装置１０１と同じ構成である。

【0064】

本実施形態では、第２ＭＯＳトランジスタＭ２のバックゲート電圧が第１ＭＯＳトランジスタＭ１のドレイン電圧よりも高くなるので第２ＭＯＳトランジスタＭ２における基板バイアス効果の影響が第１実施形態より大きくなる。これにより、半導体集積回路装置１０７では、上述した第１クランプ電圧及び上述した第２クランプ電圧を半導体集積回路装置１０１よりも大きくすることができる。つまり、クランプ電圧を高めに設定したい場合には、半導体集積回路装置１０１ではなく例えば半導体集積回路装置１０７を採用すればよい。

【0065】

本実施形態では、入力電圧ＶＩＮが変動すれば、第２ＭＯＳトランジスタＭ２における基板バイアス効果の影響度合いが変動して第２ＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２’が変動する。これにより、入力電圧ＶＩＮが変動すれば、上述した第１クランプ電圧及び上述した第２クランプ電圧も変動する。したがって、上述した第１クランプ電圧及び上述した第２クランプ電圧の安定性を重視する場合には、例えば半導体集積回路装置１０１～１０５或いは電流源１として定電流源を用いた半導体集積回路装置１０６を採用すればよい。

【0066】

＜その他＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

【0067】

例えば、或る実施形態において説明した変形例は、回路が問題無く動作するのであれば他の実施形態においても変形例として適用してよい。

【0068】

また、例えば第７実施形態と同じように、第２実施形態、第３実施形態、及び第６実施形態において、第２ＭＯＳトランジスタＭ２のバックゲートを第１ＭＯＳトランジスタＭ１のドレインではなく端子ＰＶＩＮに接続するようにしてもよい。

【0069】

また、端子ＰＶＩＮに限らず、半導体集積回路装置内の所定箇所に第１ＭＯＳトランジスタＭ１のバックゲートを接続して第１ＭＯＳトランジスタＭ１において基板バイアス効果が生じるようにしてもよい。同様に、半導体集積回路装置内の所定箇所に第２ＭＯＳトランジスタＭ２のバックゲートを接続して第２ＭＯＳトランジスタＭ２において基板バイアス効果が生じるようにしてもよい。

【0070】

このように、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0071】

１ 電流源
２ 低耐圧回路
Ｍ１～Ｍ３ 第１～第３ＭＯＳトランジスタ
ＰＶＩＮ、ＰＧＮＤ 端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】