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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-02
(45)【発行日】2024-12-10
(54)【発明の名称】アダプティブクロックのデューティサイクルコントローラ
(51)【国際特許分類】
H04L 25/02 20060101AFI20241203BHJP
G06F 1/10 20060101ALI20241203BHJP
H03L 7/08 20060101ALI20241203BHJP
H03K 5/26 20060101ALI20241203BHJP
H03K 5/131 20140101ALI20241203BHJP
H04L 7/00 20060101ALI20241203BHJP
【ＦＩ】
H04L25/02 302C
G06F1/10 510
H03L7/08 220
H03K5/26 P
H03K5/131
H04L7/00 080
【請求項の数】
16
(21)【出願番号】P 2024517529
(86)(22)【出願日】2022-09-12
(65)【公表番号】
(43)【公表日】2024-10-31
(86)【国際出願番号】 US2022043218
(87)【国際公開番号】W WO2023048977
(87)【国際公開日】2023-03-30
【審査請求日】2024-03-19
(31)【優先権主張番号】17/485,355
(32)【優先日】2021-09-25
(33)【優先権主張国・地域又は機関】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】507364838
【氏名又は名称】クアルコム，インコーポレイテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100163522
【弁理士】
【氏名又は名称】黒田 晋平
(72)【発明者】
【氏名】キース・アラン・ボウマン
(72)【発明者】
【氏名】ダニエル・インリン
(72)【発明者】
【氏名】ディプティ・ランジャン・パル
【審査官】竹内 亨
(56)【参考文献】
【文献】米国特許第１０９５８２５６（ＵＳ，Ｂ１）
【文献】米国特許第１０９１１１６５（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｌ ２５／００－２５／６６
Ｇ０６Ｆ １／１０
Ｈ０３Ｌ ７／０８
Ｈ０３Ｋ ５／２６
Ｈ０３Ｋ ５／１３１
Ｈ０４Ｌ ７／００
(57)【特許請求の範囲】
【請求項1】
タイミング測定回路であって、イネーブル入力、クロック入力、および出力を有するローンチ回路であって、前記イネーブル入力においてイネーブル信号を受信し、前記ローンチ回路の前記クロック入力においてクロック信号を受信し、かつ前記イネーブル信号の受信に応答して、前記クロック信号の第１のエッジで前記ローンチ回路の前記出力においてタイミング信号のエッジをローンチするように構成される、ローンチ回路と、
信号入力、制御入力および出力を有する遅延回路であって、前記遅延回路の前記信号入力が前記ローンチ回路の前記出力に結合され、前記遅延回路が調整可能な時間遅延を有し、前記遅延回路が、
前記遅延回路の前記制御入力において遅延制御信号を受信し、
前記受信した遅延制御信号に基づいて、前記遅延回路の前記時間遅延を設定する
ように構成される、遅延回路と、
クロック入力および出力を有するキャプチャ回路であって、前記キャプチャ回路の前記クロック入力において前記クロック信号を受信し、かつ前記クロック信号の第２のエッジで前記キャプチャ回路の前記出力においてキャプチャ信号のエッジを出力するように構成される、キャプチャ回路と、
信号入力、キャプチャ入力、および出力を有する時間デジタル変換器（ＴＤＣ）であって、前記ＴＤＣの前記信号入力が、前記ローンチ回路の前記出力に結合され、前記ＴＤＣの前記キャプチャ入力が、前記キャプチャ回路の前記出力に結合され、前記遅延回路の前記出力が前記ＴＤＣの前記信号入力に結合される、時間デジタル変換器（ＴＤＣ）と を備える、タイミング測定回路。
【請求項2】
前記ＴＤＣが、前記ＴＤＣの前記信号入力において前記タイミング信号の前記エッジを受信し、
前記ＴＤＣの前記キャプチャ入力において前記キャプチャ信号の前記エッジを受信し、
前記タイミング信号の前記エッジが受信される時間と、前記キャプチャ信号の前記エッジが受信される時間との間の時間遅延を測定し、
前記ＴＤＣの前記出力において、前記測定された時間遅延を示す信号を出力する
ように構成される、請求項１に記載のタイミング測定回路。
【請求項3】
前記ＴＤＣが、信号入力、クロック入力、および出力を有するフリップフロップであって、前記フリップフロップの前記信号入力が前記ＴＤＣの前記信号入力に結合され、前記フリップフロップの前記クロック入力が前記ＴＤＣの前記キャプチャ入力に結合され、前記フリップフロップの前記出力が前記ＴＤＣの前記出力に結合される、フリップフロップ
を備える、請求項１に記載のタイミング測定回路。
【請求項4】
前記ＴＤＣが、前記ＴＤＣの前記信号入力に結合される遅延線であって、直列に結合される遅延バッファを含む、遅延線と、
フリップフロップであって、前記フリップフロップの各々が、それぞれの信号入力と、それぞれのクロック入力と、それぞれの出力とを有し、前記フリップフロップの各々の前記信号入力が、前記遅延バッファのうちのそれぞれ１つの出力に結合され、前記フリップフロップの各々の前記クロック入力が、前記ＴＤＣの前記キャプチャ入力に結合される、フリップフロップと
を備える、請求項１に記載のタイミング測定回路。
【請求項5】
前記ローンチ回路が、エッジ選択信号を受信するように構成される制御入力を有し、前記ローンチ回路が、前記エッジ選択信号が第１の論理値を有する場合、前記クロック信号の前記第１のエッジのために前記クロック信号の立ち上がりエッジを選択し、
前記エッジ選択信号が第２の論理値を有する場合、前記クロック信号の前記第１のエッジのために前記クロック信号の立ち下がりエッジを選択する
ように構成される、請求項１に記載のタイミング測定回路。
【請求項6】
前記ローンチ回路が、第１の入力、第２の入力、選択入力、および出力を有するマルチプレクサであって、前記第１の入力が前記ローンチ回路の前記クロック入力に結合され、前記選択入力が前記ローンチ回路の前記制御入力に結合される、マルチプレクサと、
前記ローンチ回路の前記クロック入力と前記マルチプレクサの前記第２の入力との間に結合されるインバータと、
信号入力、クロック入力、および出力を有するローンチフリップフロップであって、前記ローンチフリップフロップの前記信号入力が前記ローンチ回路の前記イネーブル入力に結合され、前記ローンチフリップフロップの前記クロック入力が前記マルチプレクサの前記出力に結合され、前記ローンチフリップフロップの前記出力が前記ローンチ回路の前記出力に結合される、ローンチフリップフロップと
を備える、請求項５に記載のタイミング測定回路。
【請求項7】
前記ローンチ回路が、信号入力、クロック入力、および出力を有する第１のフリップフロップであって、前記第１のフリップフロップの前記信号入力が前記ローンチ回路の前記イネーブル入力に結合され、前記第１のフリップフロップの前記クロック入力が前記ローンチ回路の前記クロック入力に結合される、第１のフリップフロップと、
信号入力、クロック入力、および出力を有する第２のフリップフロップであって、前記第２のフリップフロップの前記信号入力が前記第１のフリップフロップの前記出力に結合され、前記第２のフリップフロップの前記クロック入力が前記マルチプレクサの前記出力に結合され、前記第２のフリップフロップの前記出力が前記ローンチフリップフロップの前記信号入力に結合される、第２のフリップフロップと
をさらに備える、請求項６に記載のタイミング測定回路。
【請求項8】
前記キャプチャ回路が、エッジ選択信号を受信するように構成される制御入力を有し、前記キャプチャ回路が、前記エッジ選択信号が第１の論理値を有する場合、前記クロック信号の前記第２のエッジのために前記クロック信号の立ち上がりエッジを選択し、
前記エッジ選択信号が第２の論理値を有する場合、前記クロック信号の前記第２のエッジのために前記クロック信号の立ち下がりエッジを選択する
ように構成される、請求項１に記載のタイミング測定回路。
【請求項9】
前記キャプチャ回路が、第１の入力、第２の入力、選択入力、および出力を有するマルチプレクサであって、前記第１の入力が前記キャプチャ回路の前記クロック入力に結合され、前記選択入力が前記キャプチャ回路の前記制御入力に結合される、マルチプレクサと、
前記キャプチャ回路の前記クロック入力と前記マルチプレクサの前記第２の入力との間に結合されるインバータと、
前記マルチプレクサの前記出力と前記キャプチャ回路の前記出力との間に結合されるクロックゲーティング回路と
を備える、請求項８に記載のタイミング測定回路。
【請求項10】
前記クロック信号の前記第１のエッジが立ち上がりエッジであり、前記クロック信号の前記第２のエッジが立ち下がりエッジである、請求項１に記載のタイミング測定回路。
【請求項11】
前記クロック信号の前記第１のエッジが立ち下がりエッジであり、前記クロック信号の前記第２のエッジが立ち上がりエッジである、請求項１に記載のタイミング測定回路。
【請求項12】
クロック信号を測定する方法であって、前記クロック信号の第１のエッジでタイミング信号のエッジをローンチするステップと、
前記クロック信号の第２のエッジでキャプチャ信号のエッジを出力するステップと、
時間デジタル変換器（ＴＤＣ）において前記タイミング信号の前記エッジおよび前記キャプチャ信号の前記エッジを受信するステップと、
前記ＴＤＣを使用して時間遅延を測定するステップであって、前記時間遅延が、前記タイミング信号の前記エッジが前記ＴＤＣにおいて受信される時間と、前記キャプチャ信号の前記エッジが前記ＴＤＣにおいて受信される時間との間であり、前記時間遅延が、制御信号を使用して調整可能である、ステップと
を含む、方法。
【請求項13】
前記クロック信号の前記第１のエッジが立ち上がりエッジであり、前記クロック信号の前記第２のエッジが立ち下がりエッジであり、前記方法が、前記測定された時間遅延に基づいて前記クロック信号の高位相を決定するステップ
をさらに含む、請求項１２に記載の方法。
【請求項14】
前記タイミング信号の前記エッジが前記ＴＤＣにおいて受信される前に、遅延回路を通して前記タイミング信号の前記エッジを伝搬させるステップをさらに含み、
前記クロック信号の前記高位相を決定するステップが、前記遅延回路の時間遅延にも基づいて前記クロック信号の前記高位相を決定するステップを含む、
請求項１３に記載の方法。
【請求項15】
前記クロック信号の前記第１のエッジが立ち下がりであり、前記クロック信号の前記第２のエッジが立ち上がりエッジであり、前記方法が、前記測定された時間遅延に基づいて前記クロック信号の低位相を決定するステップ
をさらに含む、請求項１２に記載の方法。
【請求項16】
前記タイミング信号の前記エッジが前記ＴＤＣにおいて受信される前に、遅延回路を通して前記タイミング信号の前記エッジを伝搬させるステップをさらに含み、
前記クロック信号の前記低位相を決定するステップが、前記遅延回路の時間遅延にも基づいて前記クロック信号の前記低位相を決定するステップを含む、
請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０２１年９月２５日に米国特許庁に出願された非仮特許出願第１７／４８５，３５５号の優先権および利益を主張し、その全体が以下に完全に記載されるかのように、かつ全ての適用可能な目的のために、その内容全体が本明細書に組み込まれる。
本出願は、２０２１年９月２５日に米国特許庁に出願された非仮特許出願第１７／４８５，３５５号の優先権および利益を主張し、その全体が以下に完全に記載されるかのように、かつ全ての適用可能な目的のために、その内容全体が本明細書に組み込まれる。
【背景技術】
【0002】
分野
本開示の態様は、一般にクロック分配に関し、より詳細には、クロック分配ネットワークにおけるデューティサイクル歪みに関する。
本開示の態様は、一般にクロック分配に関し、より詳細には、クロック分配ネットワークにおけるデューティサイクル歪みに関する。
【0003】
背景
システムは、システム内の１つ以上の回路（例えば、フリップフロップ）の動作のタイミングをとるためのクロック信号を生成するように構成されるクロック生成器（例えば、位相ロックループ）を含み得る。システムはまた、クロック信号をクロック生成器から１つ以上の回路に分配するためのクロック分配ネットワーク（クロックツリーとも呼ばれる）を含み得る。クロック分配が直面する課題は、クロック分配ネットワークの１つ以上の信号経路における非対称エイジングが、クロック信号におけるデューティサイクル歪みを引き起こす可能性があり、このことが１つ以上の回路におけるタイミング問題（例えば、タイミング違反）につながる可能性があることである。
システムは、システム内の１つ以上の回路（例えば、フリップフロップ）の動作のタイミングをとるためのクロック信号を生成するように構成されるクロック生成器（例えば、位相ロックループ）を含み得る。システムはまた、クロック信号をクロック生成器から１つ以上の回路に分配するためのクロック分配ネットワーク（クロックツリーとも呼ばれる）を含み得る。クロック分配が直面する課題は、クロック分配ネットワークの１つ以上の信号経路における非対称エイジングが、クロック信号におけるデューティサイクル歪みを引き起こす可能性があり、このことが１つ以上の回路におけるタイミング問題（例えば、タイミング違反）につながる可能性があることである。
【発明の概要】
【0004】
以下では、１つ以上の実装形態の簡略化された概要が、そのような実装形態の基本的理解をもたらすために提示される。この「発明の概要」は、想到される全ての実装形態の広範囲にわたる概観ではなく、全ての実装形態の主要な要素または重要な要素を特定することも、いずれかまたは全ての実装形態の範囲を明示することも意図するものではない。その唯一の目的は、後に提示される「発明を実施するための形態」に対する導入部として、１つ以上の実装形態のいくつかの構想を簡略化された形式で提示することである。
【0005】
第１の態様は、タイミング測定回路に関する。タイミング測定回路は、イネーブル入力、クロック入力、および出力を有するローンチ回路を含み、ローンチ回路は、イネーブル入力においてイネーブル信号を受信し、ローンチ回路のクロック入力においてクロック信号を受信し、イネーブル信号の受信に応答して、クロック信号の第１のエッジでローンチ回路の出力においてタイミング信号のエッジをローンチするように構成される。タイミング測定回路はまた、クロック入力および出力を有するキャプチャ回路を含み、キャプチャ回路は、キャプチャ回路のクロック入力においてクロック信号を受信し、クロック信号の第２のエッジでキャプチャ回路の出力においてキャプチャ信号のエッジを出力するように構成される。タイミング測定回路はまた、信号入力、キャプチャ入力、および出力を有する時間デジタル変換器（time-to-digital converter、ＴＤＣ）を含み、ＴＤＣの信号入力は、ローンチ回路の出力に結合され、ＴＤＣのキャプチャ入力は、キャプチャ回路の出力に結合される。
【0006】
第２の態様は、クロック信号を測定する方法に関する。方法は、クロック信号の第１のエッジでタイミング信号のエッジをローンチすることと、クロック信号の第２のエッジでキャプチャ信号のエッジを出力することと、時間デジタル変換器（ＴＤＣ）においてタイミング信号のエッジおよびキャプチャ信号のエッジを受信することと、タイミング信号のエッジがＴＤＣにおいて受信される時間と、キャプチャ信号のエッジがＴＤＣにおいて受信される時間との間である、時間遅延をＴＤＣを使用して測定することと、を含む。
【図面の簡単な説明】
【0007】
【図1】本開示のいくつかの態様による、クロック分配ネットワークを含むシステムの一例を示す。
【図2A】本開示のいくつかの態様による、遅延バッファを含む信号経路の一例を示す。
【図2B】本開示のいくつかの態様による、信号経路の入力がアイドルモードにおいてローに保持される一例を示す。
【図2C】本開示のいくつかの態様による、非対称エイジングに起因する信号経路におけるデューティサイクル歪みの一例を示す。
【図3】本開示のいくつかの態様による、アダプティブクロックのデューティサイクルコントローラの一例を示す。
【図4】本開示のいくつかの態様による、リング発振器を含むタイミング測定回路の一例を示す。
【図5】本開示のいくつかの態様による、時間デジタル変換器を含むタイミング測定回路の一例を示す。
【図6】本開示のいくつかの態様による、クロック信号の一例を示すタイミング図である。
【図7】本開示のいくつかの態様による、ローンチ回路およびキャプチャ回路の例示的な実装形態を示す図である。
【図8A】本開示のいくつかの態様による、高位相測定の一例を示すタイミング図である。
【図8B】本開示のいくつかの態様による、低位相測定の一例を示すタイミング図である。
【図8C】本開示のいくつかの態様による、クロック周期測定の一例を示すタイミング図である。
【図8D】本開示のいくつかの態様による、クロック周期測定の別の一例を示すタイミング図である。
【図9】本開示のいくつかの態様による、時間デジタル変換器の例示的な実装形態を示す。
【図10】本開示のいくつかの態様による、時間デジタル変換器の別の例示的な実装形態を示す。
【図11】本開示のいくつかの態様による、遅延回路の例示的な実装形態を示す。
【図12】本開示のいくつかの態様による、デューティサイクル調整器の例示的な実装形態を示す。
【図13】本開示のいくつかの態様による、高位相エクステンダの例示的な実装形態を示す。
【図14A】本開示のいくつかの態様による、高位相拡張の一例を示すタイミング図である。
【図14B】本開示のいくつかの態様による、グリッチをもたらす高位相拡張の一例を示すタイミング図である。
【図15A】本開示のいくつかの態様による、高位相エクステンダの別の例示的な実装形態を示す。
【図15B】本開示のいくつかの態様による、高位相エクステンダで生成されたクロック信号の複数の遅延バージョンの一例を示すタイミング図である。
【図16】本開示のいくつかの態様による、高位相エクステンダのさらに別の例示的な実装形態を示す。
【図17】いくつかの態様による、デューティサイクル調整器の別の例示的な実装形態を示す。
【図18】本開示のいくつかの態様による、低位相エクステンダの例示的な実装形態を示す。
【図19】本開示のいくつかの態様による、クロック信号を測定する方法を示すフローチャートである。
【発明を実施するための形態】
【0008】
添付図面に関連して、以下に記載される「発明を実施するための形態」は、様々な構成の説明として意図されるものであり、本明細書で説明される構想を実践することができる、唯一の構成を表すことを意図するものではない。「発明を実施するための形態」は、様々な構想の完全な理解をもたらすことを目的とする、具体的な詳細を含む。しかしながら、当業者には、これらの具体的な詳細を伴わずとも、これらの構想を実践することができる点が明らかとなるであろう。場合によっては、そのような構想を不明瞭にすることを回避するために、周知の構造および構成要素は、ブロック図の形式で示される。
【0009】
図１は、いくつかの態様による、クロック生成器１１５と、クロック分配ネットワーク１２０と、複数の回路１５０－１～１５０－３とを含むシステム１１０の一例を示す。クロック生成器１１５は、回路１５０－１～１５０－３の動作のタイミングをとるためのクロック信号を生成するように構成される。クロック生成器１１５は、位相ロックループ（phase-locked loop、ＰＬＬ） または別のタイプのクロック生成器１１５を用いて実装され得る。クロック分配ネットワーク１２０（クロックツリーとも呼ばれる）は、クロック信号をクロック生成器１１５から回路１５０－１～１５０－３に分配するように構成される。本明細書で使用される場合、「クロック信号」は、ハイとローとの間で振動する周期信号であり得る。クロック信号は、例えば、同期デジタル回路または他のタイプの回路の動作のタイミングをとるために使用され得る。クロック信号はデューティサイクルを有し、デューティサイクルは、クロック信号がハイ（すなわち、１）となるクロック周期（すなわち、クロックサイクル）のパーセンテージまたは割合として表され得る。クロック信号は、電力を節約するためにゲートされ得る（例えば、回路１５０－１～１５０－３がアクティブでないとき）。クロックゲーティングは、１つ以上の回路がアクティブでないときに動的電力消費を低減するための既知の技法である。
【0010】
図１に示す例では、回路１５０－１～１５０－３の各々は、クロック信号によってクロックされるそれぞれのフリップフロップ１５５－１～１５５－３を含むことができる。回路１５０－１～１５０－３は、フリップフロップに限定されず、フリップフロップ１５５－１～１５５－３に加えて、またはその代わりに他のデバイスを含み得ることを理解されたい。
【0011】
この例では、クロック生成器１１５は、クロック分配ネットワーク１２０の入力１２２に結合され、回路１５０－１～１５０－３の各々は、クロック分配ネットワーク１２０のそれぞれの出力１２４－１～１２４－３に結合される。クロック分配ネットワーク１２０は、入力１２２（ルートノードとも呼ばれる）を介してクロック生成器１１５からクロック信号を受信し、出力１２４－１～１２４－３（リーフノードとも呼ばれる）を介して回路１５０－１～１５０－３にクロック信号を分配する。
【0012】
図１に示す例では、クロック分配ネットワーク１２０は、信号経路１２５と、遅延バッファ１３２、１３４、および１３６とを含む。信号経路１２５は、直列に結合される遅延バッファ１３０－１～１３０－ｎを含む。クロック分配ネットワーク１２０は、図１には示されていない追加的な遅延バッファおよび／または他の構成要素を含み得ることを理解されたい。例えば、クロック分配ネットワーク１２０は、供給電圧ドループの影響を緩和するためにアダプティブなクロック分配（図示せず）を含み得る。クロック分配ネットワーク１２０はまた、回路１５０－１～１５０－３がアイドルであるときに動的電力消費を低減するために、回路１５０－１～１５０－３がアイドルであるときにクロック信号をゲートする１つ以上のクロックゲーティング回路（クロックゲーティングセルとも呼ばれる）を含み得る。本明細書で使用される場合、「信号経路」は、信号（例えば、クロック信号）が伝搬する経路であり、１つ以上の遅延バッファおよび／または１つ以上の他の構成要素（例えば、スプリッタ、増幅器、スイッチ、電圧レベルシフタ、クロックゲーティング回路など）を含み得る。
【0013】
クロック分配ネットワーク１２０に関する課題は、クロック分配ネットワーク１２０における非対称エイジングが、回路１５０－１～１５０－３に結合されるリーフノード（すなわち、出力１２４－１～１２４－３）においてクロック信号におけるデューティサイクル歪みを引き起こし得ることである。デューティサイクル歪みは、補正されない場合、回路１５０－１～１５０－３におけるタイミング問題（例えば、タイミング違反）につながり得る。
【0014】
次に、クロック分配ネットワーク１２０の信号経路１２５における非対称エイジングに起因するデューティサイクル歪みの一例を、図２Ａ～図２Ｃを参照しながら説明する。図２Ａは、直列に結合される遅延バッファ１３０－１～１３０－８を含む信号経路１２５の一例を示す。信号経路１２５は、図２Ａに示される遅延バッファ１３０－１～１３０－８の数に限定されず、信号経路１２５は、異なる数の遅延バッファを含み得ることを理解されたい。
【0015】
図２Ａに示す例では、遅延バッファ１３０－１～１３０－８の各々は、第１のそれぞれのトランジスタ２２５－１～２２５－８（例えば、ｎ型電界効果トランジスタ（n-type field effect transistor、ＮＦＥＴ））および第２のそれぞれのトランジスタ２３０－１～２３０－８（例えば、ｐ型電界効果トランジスタ（p-type field effect transistor、ＰＦＥＴ））を含むそれぞれの相補型インバータを用いて実装される。しかしながら、別のタイプの回路または論理ゲートを用いて遅延バッファ１３０－１～１３０－８の各々を実装することができることを理解されたい。遅延バッファは、非反転遅延バッファを実装するために直列に結合される２つのインバータを含み得ることも理解されたい。この場合、図２Ａの遅延バッファ１３０－１および１３０－２は、第１の非反転遅延バッファと考えることができ、図２Ａの遅延バッファ１３０－３および１３０－４は、第２の非反転遅延バッファと考えることができ、以下同様である。
【0016】
いくつかの態様では、クロックゲーティング回路（図示せず）が、クロック生成器１１５と信号経路１２５の入力との間に結合され得る。この例では、クロックゲーティング回路は、アクティブモードではクロック信号を通過させ、アイドルモードにおける電力を節約するためにアイドルモードではクロック信号をゲートする（すなわち、クロック信号をブロックする）ように構成することができる。
【0017】
図２Ｂは、クロック信号がアイドルモードでゲートされ、信号経路１２５の入力がアイドルモードでロー（すなわち、論理０）に保持される一例を示す。図２Ｂはまた、アイドルモードにおける遅延バッファ１３０－１～１３０－８の各々の出力における論理状態を示す。図２Ｂに示すように、この例では遅延バッファ１３０－１～１３０－８がインバータを用いて実装されるので、遅延バッファ１３０－１～１３０－８の出力における論理状態は、１と０との間で交番する。
【0018】
この例では、トランジスタ２３０－１、２２５－２、２３０－３、２２５－４、２３０－５、２２５－６、２３０－７、および２２５－８は、アイドルモードではオンにされ、一方でトランジスタ２２５－１、２３０－２、２２５－３、２３０－４、２２５－５、２３０－６、２２５－７、および２３０－８は、アイドルモードではオフにされる。図２Ｂでは、オンにされるトランジスタを太線で示している。アイドルモードでオンにされるトランジスタ２３０－１、２２５－２、２３０－３、２２５－４、２３０－５、２２５－６、２３０－７、および２２５－８は、アイドルモードでは負荷がかかり、供給電圧Ｖｄｄにほぼ等しいＤＣ電圧が、トランジスタ２３０－１、２２５－２、２３０－３、２２５－４、２３０－５、２２５－６、２３０－７、および２２５－８の各々のゲート－ソース間に印加される。アイドルモードにおける電圧負荷は、トランジスタ２３０－１、２２５－２、２３０－３、２２５－４、２３０－５、２２５－６、２３０－７、および２２５－８に、アイドルモードでオフにされるトランジスタ２２５－１、２３０－２、２２５－３、２３０－４、２２５－５、２３０－６、２２５－７、および２３０－８より大きいエイジングを生じさせ、これにより、信号経路１２５におけるトランジスタの非対称エイジングをもたらす。
【0019】
この例では、非対称エイジングは、トランジスタ２３０－１、２２５－２、２３０－３、２２５－４、２３０－５、２２５－６、２３０－７、および２２５－８のしきい値電圧を増加させ、これは、トランジスタ２３０－１、２２５－２、２３０－３、２２５－４、２３０－５、２２５－６、２３０－７、および２２５－８を、トランジスタ２２５－１、２３０－２、２２５－３、２３０－４、２２５－５、２３０－６、２２５－７、および２３０－８に対して遅くする。トランジスタ２３０－１、２２５－２、２３０－３、２２５－４、２３０－５、２２５－６、２３０－７、および２２５－８が遅くなることで、信号経路１２５の出力における立ち下がりエッジ遅延を、信号経路１２５の出力における立ち上がりエッジ遅延に対して増加させる。これは、クロック信号の立ち下がりエッジ（すなわち、立ち下がり遷移）が、アイドルモードにおいて負荷がかけられるトランジスタ２３０－１、２２５－２、２３０－３、２２５－４、２３０－５、２２５－６、２３０－７および２２５－８を順次オンにすることによって信号経路１２５の出力に伝搬する一方で、クロック信号の立ち上がりエッジ（すなわち、立ち上がり遷移）が、アイドルモードにおいて負荷がかけられないトランジスタ２２５－１、２３０－２、２２５－３、２３０－４、２２５－５、２３０－６、２２５－７および２３０－８を順次オンにすることによって信号経路１２５の出力に伝搬するためである。立ち上がりエッジ遅延に対する立ち下がりエッジ遅延の増加は、信号経路１２５におけるデューティサイクル歪みを引き起こす。
【0020】
デューティサイクル歪みの一例が、図２Ｃに示すタイミング図に示される。図２Ｃに示される例では、クロック信号２５０は、信号経路１２５がアイドルモードにない（すなわち、信号経路１２５がアクティブである）場合の信号経路１２５への入力である。この例では、信号経路１２５の入力におけるクロック信号２５０は、５０％のデューティサイクルを有する。図２Ｃはまた、クロック信号が信号経路１２５を通って伝搬した後の、信号経路１２５の出力におけるクロック信号２６０を示す。信号経路１２５は、クロック信号２６０の立ち上がりエッジを遅延Ｔｒだけ遅延させ、クロック信号２６０の立ち下がりエッジを遅延Ｔｆだけ遅延させる。図２Ｃに示すように、立ち下がりエッジの遅延Ｔｆは、上述した信号経路１２５内のトランジスタの非対称エイジングに起因して、立ち上がりエッジの遅延Ｔｒよりも長い。立ち下がりエッジのより長い遅延は、信号経路１２５の出力におけるクロック信号２６０のデューティサイクルを増加させる（すなわち、５０％より大きいデューティサイクルをもたらす）。したがって、この例では、非対称エイジングに起因するデューティサイクル歪みは、クロック信号のデューティサイクルを増加させる。
【0021】
非対称エイジングは、信号経路１２５の入力がアイドルモードにおいてハイに保持される場合にも発生する。この場合、非対称エイジングは、信号経路１２５の立ち上がりエッジ遅延を信号経路１２５の立ち下がりエッジ遅延に対して増加させ、クロック信号のデューティサイクルを減少させるデューティサイクル歪みをもたらす。したがって、信号経路１２５におけるトランジスタの非対称エイジングは、経時的にデューティサイクル歪みを引き起こす。デューティサイクル歪みは、例えば、信号経路１２５の入力がアイドルモードにおいてローまたはハイに保持されるかどうか、信号経路１２５内の遅延バッファの数、および／または他の要因に応じて、クロック信号のデューティサイクルを増加または減少させることがある。
【0022】
図３は、いくつかの態様による、デューティサイクル歪みを補償するように構成されるアダプティブなデューティサイクルコントローラ３０５の一例を示す。アダプティブなデューティサイクルコントローラ３０５は、タイミング測定回路３１０、デューティサイクル調整器３２０、およびデューティサイクル制御回路３３０を含む。
【0023】
タイミング測定回路３１０は、入力３１２および出力３１４を有する。図３の例では、タイミング測定回路３１０の入力３１２は、クロック分配ネットワーク１２０のリーフノード（すなわち、出力１２４－３）に結合される。しかしながら、タイミング測定回路３１０の入力３１２は、以下でさらに説明するように、他の例では別のノードに結合され得ることを理解されたい。タイミング測定回路３１０は、入力３１２においてクロック信号を受信し、クロック信号の１つ以上のタイミングパラメータを測定し、１つ以上の測定されたタイミングパラメータに基づいて測定信号を出力するように構成される。１つ以上のタイミングパラメータは、タイミング測定回路３１０の入力３１２において受信されるクロック信号のデューティサイクルに関連する情報を提供する。例えば、１つ以上のタイミングパラメータは、クロック信号の高位相の測定値を含むことがあり、高位相は、１クロック周期（すなわち、クロック信号の１周期）中にクロック信号がハイ（すなわち、１）となる持続時間である。この例では、所与のクロック周期について、より大きい高位相は、より大きいデューティサイクルを示し、より小さい高位相は、より小さいデューティサイクルを示す。１つ以上のタイミングパラメータはまた、クロック信号の低位相の測定値を含むことがあり、低位相は、１クロック周期中にクロック信号がロー（すなわち、０）となる持続時間である。この例では、所与のクロック周期について、より大きい低位相は、より小さいデューティサイクルを示し、より小さい低位相は、より大きいデューティサイクルを示す。
【0024】
図３の例では、タイミング測定回路３１０は、リーフノード（すなわち、出力１２４－３）に結合される。したがって、この例では、タイミング測定回路３１０は、クロック信号がクロック分配ネットワーク１２０においてデューティサイクル歪みを受けた後にクロック信号を受信する。その結果、タイミング測定回路３１０からの測定信号は、クロック分配ネットワーク１２０内のエイジング効果によるリーフノードにおけるクロック信号のデューティサイクル歪みに関する情報を提供する。タイミング測定回路３１０は、デューティサイクルモニタ、デューティサイクル測定回路、デューティサイクル検出器、または別の用語で呼ばれることもある。
【0025】
デューティサイクル調整器３２０は、信号入力３２２、制御入力３２６、および出力３２４を有する。信号入力３２２はクロック生成器１１５に結合され、出力３２４はクロック分配ネットワーク１２０に結合される。図３の例では、デューティサイクル調整器３２０の出力３２４は、クロック分配ネットワーク１２０のルートノード（すなわち、入力１２２）に結合される。デューティサイクル調整器３２０は、信号入力３２２においてクロック信号を受信し、クロック信号のデューティサイクルを調整し（すなわち、クロック信号のデューティサイクル調整を実行し）、デューティサイクル調整後のクロック信号を出力３２４において出力するように構成される。デューティサイクル調整器３２０は、入力３２２において受信されたクロック信号のデューティサイクルを調整して、出力３２４においてデューティサイクル調整済みクロック信号を生成するので、出力３２４におけるクロック信号は、デューティサイクル調整済みクロック信号と呼ばれることもある。デューティサイクル調整器３２０は、以下でさらに説明するように、制御入力３２６において受信された制御信号に基づいてクロック信号のデューティサイクルを調整するように構成される。デューティサイクル調整器３２０の出力３２４は、この例ではクロック分配ネットワーク１２０のルートノード（すなわち、入力１２２）に結合されるので、デューティサイクル調整器３２０は、クロック信号のデューティサイクル調整をルートノードにおいて提供する。しかしながら、本開示はこの例に限定されるものではないことが認識されるべきである。
【0026】
デューティサイクル制御回路３３０は、入力３３２および出力３３４を有する。入力３３２は、タイミング測定回路３１０の出力３１４に結合され、出力３３４は、デューティサイクル調整器３２０の制御入力３２６に結合される。デューティサイクル制御回路３３０は、タイミング測定回路３１０から測定信号を受信し、測定信号に基づいて制御入力３２６を介してデューティサイクル調整器３２０によるクロック信号のデューティサイクル調整を設定するように構成される。
【0027】
一例では、デューティサイクル制御回路３３０は、タイミング測定回路３１０からの測定信号に基づいてデューティサイクル調整を決定し、決定されたデューティサイクル調整に基づいてデューティサイクル調整器３２０のデューティサイクル調整を設定することによって、クロック分配ネットワーク１２０内のデューティサイクル歪みを補償する。例えば、タイミング測定回路３１０からの測定信号は、リーフノードにおいて測定されたクロック信号の高位相を示し得る。この例では、デューティサイクル制御回路３３０は、測定された高位相を目標デューティサイクルに対応する目標高位相と比較して、デューティサイクル調整器３２０のためのデューティサイクル調整を決定することができる。目標デューティサイクルが５０％のデューティサイクルである例では、目標高位相は、クロック周期の半分にほぼ等しい。測定された高位相が目標高位相よりも大きい場合（リーフノードにおけるクロック信号のデューティサイクルが目標デューティサイクルよりも大きいときに生じる）、デューティサイクル制御回路３３０は、リーフノードにおけるクロック信号のデューティサイクルを減少させる、デューティサイクル調整器３２０のためのデューティサイクル調整を決定し得る。この場合、デューティサイクルの減少は、リーフノードにおけるクロック信号のデューティサイクルと目標デューティサイクルとの間の差を減少させる。一方で、測定された高位相が目標高位相よりも小さい場合（リーフノードにおけるクロック信号のデューティサイクルが目標デューティサイクルよりも小さいときに生じる）、デューティサイクル制御回路３３０は、リーフノードにおけるクロック信号のデューティサイクルを増加させる、デューティサイクル調整器３２０のためのデューティサイクル調整を決定し得る。デューティサイクル調整器３２０のためのデューティサイクル調整を決定するための他の例は、以下でさらに説明される。
【0028】
したがって、この例では、アダプティブなデューティサイクルコントローラ３０５は、タイミング測定回路３１０を使用してリーフノードにおけるクロック信号のデューティサイクルを監視し、クロック分配ネットワーク１２０におけるデューティサイクル歪みを補償するために、タイミング測定回路３１０からの測定信号に基づいてルートノードにおけるクロック信号のデューティサイクルを調整する。いくつかの態様では、アダプティブなデューティサイクルコントローラ３０５は、システム１１０がブートされるたびにデューティサイクル調整を実行し得る。
【0029】
図３の例では、アダプティブなデューティサイクルコントローラ３０５は、タイミング測定回路３１０を使用して、１つのリーフノード（すなわち、出力１２４－３）におけるクロック信号のデューティサイクルを監視する。この例では、タイミング測定回路３１０に結合されるリーフノードにおけるデューティサイクル歪みと、他のリーフノード（すなわち、出力１２４－１および１２４－２）の各々におけるデューティサイクル歪みとの間に高い相関があり得る。しかしながら、アダプティブなデューティサイクルコントローラ３０５は、この例に限定されるものではないことを理解されたい。別の例では、アダプティブなデューティサイクルコントローラ３０５は、複数のタイミング測定回路を含んでもよく、タイミング測定回路の各々は、それぞれのリーフノードにおいてクロック信号のデューティサイクルを監視するためにそれぞれのリーフノードに結合される。
【0030】
タイミング測定回路３１０は、リーフノードに結合されることに限定されないことを理解されたい。例えば、いくつかの適用例では、タイミング測定回路３１０は、クロック分配ネットワーク１２０の前に位置するノードまたはクロック分配ネットワーク１２０内に位置するノードに結合され得る。これは、例えば、上述されたクロック分配ネットワーク１２０におけるエイジング効果に加えて、クロック信号のデューティサイクル歪みを引き起こす別の効果に対するデューティサイクル補償を提供するために行われ得る。一例では、クロック生成器１１５は、デューティサイクル歪みをクロック信号に導入してもよい。この例では、クロック生成器１１５におけるデューティサイクル歪みの補償を実現するために、タイミング測定回路３１０は、クロック分配ネットワーク１２０の前にデューティサイクル調整器３２０の出力３２４に結合され得る。別の例では、タイミング測定回路３１０は、クロック分配ネットワーク１２０内のデューティサイクル補償を実現するために、クロック分配ネットワーク１２０内のノードに結合され得る。したがって、タイミング測定回路３１０は、デューティサイクル歪みを引き起こすシステム内の様々な影響に対するデューティサイクル補償を実現するために、システム（例えば、システム１１０）内のいくつかのノードのうちのいずれか１つに結合され得ることを理解されたい。
【0031】
タイミング測定回路３１０を実装する際の課題は、高分解能タイミング測定を達成することである。高分解能は、（例えば、クロック分配ネットワーク１２０および／またはクロック生成器１１５における）デューティサイクル歪みのより正確な補償を可能にする。高分解能タイミング測定を達成することは、以下でさらに説明するように、より速い処理速度を達成するためにクロック信号の周波数が増加するにつれて、さらに困難になる。
【0032】
図４は、タイミング測定回路４１０の現在の実装形態の一例を示す。タイミング測定回路４１０は、フリップフロップ４２０と、リング発振器４３０と、カウンタ４４０とを含む。フリップフロップ４２０は、クロック信号を受信するように構成される信号入力（「Ｄ」とラベル付けされる）、クロック入力（「ＣＫ」とラベル付けされる）、および出力（「Ｑ」とラベル付けされる）を有する。リング発振器４３０は、イネーブル入力４３２および出力４３４を有する。カウンタ４４０は、目標入力４４６、カウント入力４４２、イネーブル入力４４４、および出力４４８を有する。
【0033】
この例では、タイミング測定回路４１０は、クロック信号の高位相（すなわち、１クロック周期中にクロック信号がハイとなる持続時間）を測定する。これを行うために、リング発振器４３０は、リング発振器４３０のイネーブル入力４３２にイネーブル信号を入力することによって有効にされる。これにより、リング発振器４３０は、リング発振器４３０の周波数で発振するリング発振器（ring oscillator、ＲＯ）信号を生成する。リング発振器４３０は、フリップフロップ４２０のクロック入力およびカウンタ４４０のカウント入力４４２に結合されるリング発振器４３０の出力４３４においてＲＯ信号を出力する。
【0034】
この例では、フリップフロップ４２０は、ＲＯ信号によってクロックされる。フリップフロップ４２０は、ＲＯ信号の立ち上がりエッジでクロック信号の論理状態をラッチし、クロック信号のラッチされた論理状態をカウンタ４４０のイネーブル入力４４４に出力するように構成される。この例では、フリップフロップ４２０は、クロック信号がハイであるときに１をラッチし、したがって、クロック信号の高位相にほぼ等しい持続時間の間、カウンタ４４０のイネーブル入力４４４に１を出力する。
【0035】
この例では、カウンタ４４０は、カウント入力４４２におけるＲＯ信号のいくつかの発振をカウントし、フリップフロップ４２０は、カウンタ４４０のイネーブル入力４４４に１を出力する。フリップフロップ４２０は、クロック信号の高位相にほぼ等しい持続時間の間、カウンタ４４０のイネーブル入力４４４に１を出力するので、カウンタ４４０は、クロック信号の高位相におけるＲＯ信号の発振の数をカウントする。その結果、カウンタ４４０のカウント値は、クロック信号の高位相（すなわち、１クロック周期中にクロック信号がハイとなる持続時間）の測定値を与える。
【0036】
カウンタ４４０は、目標入力４４６において目標カウント値を受信し、目標カウント値は、目標デューティサイクル（例えば、５０％のデューティサイクル）に対応する目標高位相のためのカウント値を示す。次いで、カウンタ４４０は、ＲＯ信号からのカウント値を目標カウント値と比較して、クロック信号のデューティサイクルが目標デューティサイクルより上であるか下であるかを判断し、デューティサイクル歪みを補償するためにクロック信号のデューティサイクルを増加させるか減少させるかを示す比較に基づいて、出力４４８において信号を出力する。
【0037】
図４に示されるＲＯベースのタイミング測定回路４１０の課題は、高分解能を達成するために、リング発振器４３０の周波数がクロック信号の周波数よりもはるかに高い必要があることである。クロック信号の周波数が増加するにつれて、高分解能は、ＲＯベースのタイミング測定回路４１０を用いて達成することがますます困難になる。例えば、５００ｐｓの対応クロック周期を有する２ＧＨｚのクロック周波数に対して、１００ｐｓの対応クロック周期を有する１０ＧＨｚのリング発振器周波数は、１クロック周期の２０％の分解能しか実現せず、これは非常に低い。
【0038】
上記に対処するために、本開示の態様は、以下でさらに説明するように、調整可能な遅延回路および／または時間デジタル変換器（ＴＤＣ）を使用して、高分解能でクロック信号の１つ以上のタイミングパラメータを測定することができるタイミング測定回路を提供する。
【0039】
図５は、いくつかの態様による例示的なタイミング測定回路５１０を示す。タイミング測定回路５１０は、図３のタイミング測定回路３１０を実装するために使用され得る（すなわち、タイミング測定回路３１０は、タイミング測定回路５１０の一例であり得る）。
【0040】
タイミング測定回路５１０は、入力５１２および出力５１４を有する。タイミング測定回路５１０は、入力５１２を介してクロック信号（「ｃｌｋ」とラベル付けされる）を受信するように構成される。一例では、入力５１２は、クロック分配ネットワーク（例えば、クロック分配ネットワーク１２０）のリーフノードに結合され得る。しかしながら、本開示はこの例に限定されるものではなく、入力５１２は別のノード（例えば、クロック分配ネットワーク１２０の前のノード、クロック分配ネットワーク１２０内のノードなど）に結合され得ることを理解されたい。タイミング測定回路５１０は、以下でさらに説明されるように、出力５１４において測定信号を出力するように構成される。タイミング測定回路５１０が図３のタイミング測定回路３１０を実装するために使用される例では、入力５１２は図３の入力３１２に対応し、出力５１４は図３の出力３１４に対応する。タイミング測定回路５１０の入力５１２がデューティサイクル調整器３２０の出力３２４に結合される例では、タイミング測定回路５１０の入力５１２におけるクロック信号は、デューティサイクル調整器３２０がデューティサイクル調整器３２０の入力３２２において受信されるクロック信号のデューティサイクルを調整するので、デューティサイクル調整済みクロック信号と呼ばれることもある。タイミング測定回路５１０の入力５１２は、信号経路１２５を介してデューティサイクル調整器３２０の出力３２４に結合され得る。
【0041】
この例では、タイミング測定回路５１０は、測定制御回路５２０と、ローンチ回路５３０と、遅延回路５５０と、時間デジタル変換器（ＴＤＣ）５６０と、キャプチャ回路５４０とを含む。以下でさらに説明するように、測定制御回路５２０は、タイミング測定回路５１０の動作を制御する。
【0042】
ローンチ回路５３０は、イネーブル入力５３２、クロック入力５３４、制御入力５３６、および出力５３８を有する。イネーブル入力５３２は、測定制御回路５２０の第１の出力５２３に結合され、クロック入力５３４は、クロック信号を受信するためにタイミング測定回路５１０の入力５１２に結合され、制御入力５３６は、測定制御回路５２０の第２の出力５２４に結合される。ローンチ回路５３０は、イネーブル入力５３２を介して測定制御回路５２０からイネーブル信号を受信して、測定を開始するように構成される。イネーブル信号に応答して、ローンチ回路５３０は、クロック信号のエッジで出力５３８においてタイミング信号のエッジをローンチする（すなわち、出力する）。タイミング信号のエッジをローンチするために使用されるクロック信号のエッジは、立ち上がりエッジまたは立ち下がりエッジであり得る。いくつかの態様では、ローンチ回路５３０は、制御入力５３６を介して測定制御回路５２０から受信される第１のエッジ選択信号に基づいて、タイミング信号のエッジをローンチするために使用されるクロック信号のエッジを選択する。例えば、ローンチ回路５３０は、第１のエッジ選択信号が第１の論理値を有する場合、クロック信号の立ち上がりエッジでタイミング信号のエッジをローンチし、第１のエッジ選択信号が第２の論理値を有する場合、クロック信号の立ち下がりエッジでタイミング信号のエッジをローンチしてもよい。第１の論理値は、１であってもよく、第２の論理値は、０であってもよく、またはその逆でもよい。タイミング信号のエッジは、立ち上がりエッジまたは立ち下がりエッジとすることができる。
【0043】
遅延回路５５０は、信号入力５５２、制御入力５５４、および出力５５６を有する。信号入力５５２は、ローンチ回路５３０の出力５３８に結合される。制御入力５５４は、測定制御回路５２０の第３の出力５２５に結合される。遅延回路５５０は、信号入力５５２を介してローンチ回路５３０からタイミング信号のエッジを受信し、タイミング信号のエッジをある時間遅延だけ遅延させ、タイミング信号の遅延されたエッジを出力５５６において出力するように構成される。いくつかの態様では、遅延回路５５０の時間遅延は調整可能（すなわち、プログラム可能）である。これらの態様では、遅延回路５５０は、制御入力５５４を介して測定制御回路５２０から受信された遅延制御信号に基づいて遅延回路５５０の時間遅延を設定するように構成される。
【0044】
キャプチャ回路５４０は、クロック入力５４２、制御入力５４４、および出力５４６を有する。クロック入力５４２は、クロック信号を受信するためにタイミング測定回路５１０の入力５１２に結合され、制御入力５４４は、測定制御回路５２０の第４の出力５２６に結合される。キャプチャ回路５４０は、キャプチャ信号を生成し、出力５４６においてキャプチャ信号を出力するように構成される。いくつかの態様では、キャプチャ回路５４０は、制御入力５４４を介して測定制御回路５２０から受信される第２のエッジ選択信号に基づいて、クロック信号の立ち上がりエッジまたは立ち下がりエッジでキャプチャ信号のエッジを出力するように構成される。例えば、キャプチャ回路５４０は、第２のエッジ選択信号が第１の論理値を有する場合、クロック信号の立ち上がりエッジでキャプチャ信号のエッジを出力し、第２のエッジ選択信号が第２の論理値を有する場合、クロック信号の立ち下がりエッジでキャプチャ信号のエッジを出力してもよい。第１の論理値は、１であってもよく、第２の論理値は、０であってもよく、またはその逆でもよい。キャプチャ信号のエッジは、立ち上がりエッジまたは立ち下がりエッジとすることができる。いくつかの態様では、キャプチャ信号は、以下でさらに説明するように、キャプチャクロック信号であり得る。
【0045】
ＴＤＣ５６０は、信号入力５６２、キャプチャ入力５６４、および出力５６６を有する。ＴＤＣ５６０の信号入力５６２は、遅延回路５５０の出力５５６に結合され、遅延回路５５０からタイミング信号の遅延されたエッジを受信する。キャプチャ入力５６４は、キャプチャ回路５４０の出力５４６に結合され、キャプチャ回路５４０からのキャプチャ信号のエッジを受信する。ＴＤＣ５６０の出力５６６は、測定制御回路５２０の時間測定入力５２２に結合される。ＴＤＣ５６０は、ＴＤＣ５６０が信号入力５６２においてタイミング信号のエッジを受信する時間と、ＴＤＣ５６０がキャプチャ入力５６４においてキャプチャ信号のエッジを受信する時間との間の時間遅延（すなわち、経過時間）を測定し、測定された時間遅延を示すデジタル時間測定信号を出力５６６において出力するように構成される。この例では、時間遅延測定は、タイミング信号のエッジで開始し、キャプチャ信号のエッジで停止することができる。
【0046】
いくつかの態様では、測定制御回路５２０は、第１のエッジ選択信号を使用してタイミング信号のエッジをローンチするために使用されるクロック信号のエッジを選択し、第２のエッジ選択信号を使用してキャプチャ信号のエッジを出力するために使用されるクロック信号のエッジを選択することによって、クロック信号の様々なタイミングパラメータを測定することができる。この例は、クロック信号の例示的なタイミング図を示す図６に示される。クロック信号は、図６に示されるデューティサイクルとは異なるデューティサイクルを有し得ることを理解されたい。
【0047】
例えば、測定制御回路５２０は、タイミング信号のエッジをローンチするクロック信号の立ち上がりエッジ６１０を選択し、キャプチャ信号のエッジを出力するクロック信号の立ち下がりエッジ６２０を選択することによって、クロック信号の高位相を測定してもよい。上述したように、高位相は、１クロック周期中にクロック信号がハイ（すなわち、１）となる持続時間である。この例では、図６に示すように、高位相は、クロック信号の立ち上がりエッジ６１０で開始し、クロック信号の立ち下がりエッジ６２０で終了する。この例では、高位相は、遅延回路５５０の時間遅延とＴＤＣ５６０によって測定された時間遅延との合計にほぼ等しい。これは、高位相が、タイミング信号のエッジがクロック信号の立ち上がりエッジ６１０でローンチされる時間から、キャプチャ信号のエッジがクロック信号の立ち下がりエッジ６２０で出力される時間までの時間遅延にほぼ等しく、これは遅延回路５５０の時間遅延とＴＤＣ５６０によって測定される時間遅延との合計に等しいからである。遅延回路５５０の時間遅延が既知であると仮定すると、測定制御回路５２０は、ＴＤＣ５６０からのデジタル時間測定信号によって示される測定された時間遅延と、遅延回路５５０の既知の時間遅延とを使用して、高位相を決定することができる。
【0048】
別の例では、測定制御回路５２０は、タイミング信号のエッジをローンチするクロック信号の立ち下がりエッジ６２０を選択し、キャプチャ信号のエッジを出力するクロック信号の立ち上がりエッジ６３０を選択することによって、クロック信号の低位相を測定してもよい。低位相は、１クロック周期中にクロック信号がローとなる持続時間である。この例では、図６に示すように、低位相は、クロック信号の立ち下がりエッジ６２０で開始し、クロック信号の立ち上がりエッジ６３０で終了する。この例では、低位相は、遅延回路５５０の時間遅延とＴＤＣ５６０によって測定された時間遅延との合計に等しい。これは、低位相が、タイミング信号のエッジがクロック信号の立ち下がりエッジ６２０でローンチされる時間から、キャプチャ信号のエッジがクロック信号の立ち上がりエッジ６３０で出力される時間までの時間遅延にほぼ等しく、これは遅延回路５５０の時間遅延とＴＤＣ５６０によって測定される時間遅延との合計に等しいからである。遅延回路５５０の時間遅延が既知であると仮定すると、測定制御回路５２０は、ＴＤＣ５６０からのデジタル時間測定信号によって示される測定された時間遅延と、遅延回路５５０の既知の時間遅延とを使用して、低位相を決定することができる。
【0049】
別の例では、測定制御回路５２０は、タイミング信号のエッジをローンチするクロック信号の第１の立ち上がりエッジ６１０を選択し、キャプチャ信号のエッジを出力するクロック信号の第２の立ち上がりエッジ６３０を選択することによって、クロック信号の周期を測定してもよい。この例では、クロック信号の周期は、遅延回路５５０の時間遅延とＴＤＣ５６０によって測定された時間遅延との合計にほぼ等しい。これは、クロック周期が、タイミング信号のエッジがクロック信号の第１の立ち上がりエッジ６１０でローンチされる時間から、キャプチャ信号のエッジがクロック信号の第２の立ち上がりエッジ６３０で出力される時間までの時間遅延にほぼ等しく、これは遅延回路５５０の時間遅延とＴＤＣ５６０によって測定される時間遅延との合計にほぼ等しいからである。遅延回路５５０の時間遅延が既知であると仮定すると、測定制御回路５２０は、ＴＤＣ５６０からのデジタル時間測定信号によって示される測定された時間遅延と、遅延回路５５０の既知の時間遅延とを使用して、クロック信号の周期を決定することができる。
【0050】
測定制御回路５２０はまた、タイミング信号のエッジをローンチするクロック信号の第１の立ち下がりエッジ６２０を選択し、キャプチャ信号のエッジを出力するクロック信号の第２の立ち下がりエッジ６４０を選択することによって、クロック信号の周期を測定してもよい。この例では、クロック信号の周期は、遅延回路５５０の時間遅延とＴＤＣ５６０によって測定された時間遅延との合計にほぼ等しい。したがって、この例では、タイミング測定回路５１０は、クロック周期を測定するための２つの手法（すなわち、クロック信号の２つの連続する立ち上がりエッジ間の周期を測定するか、クロック信号の２つの連続する立ち下がりエッジ間の周期を測定する）をサポートする。いずれかの手法がクロック周期を測定するために使用され得るか、または両方の手法がクロック周期を測定するために使用され得る。
【0051】
したがって、測定制御回路５２０は、クロック信号の高位相、クロック信号の低位相、およびクロック信号の周期を含む、クロック信号の１つ以上のタイミングパラメータのうちのいずれか１つを測定することができる。測定制御回路５２０は、ローンチクロックエッジ（すなわち、タイミング信号のエッジをローンチするために使用されるクロック信号のエッジ）を選択し、それに応じてキャプチャクロックエッジ（すなわち、キャプチャ信号のエッジを出力するために使用されるクロック信号のエッジ）を選択することによって、測定されるタイミングパラメータを選択する。例えば、高位相を測定するために、測定制御回路５２０は、ローンチクロックエッジ用にクロック信号の立ち上がりエッジを選択し、キャプチャクロックエッジ用にクロック信号の立ち下がりエッジを選択する。いくつかの態様では、ローンチクロックエッジはクロック信号の第１のエッジと呼ばれることもあり、キャプチャクロックエッジはクロック信号の第２のエッジと呼ばれることもある。
【0052】
いくつかの態様では、測定制御回路５２０は、クロック信号の１つ以上の測定されたタイミングパラメータに基づいて測定信号を生成し、タイミング測定回路５１０の出力５１４に結合される第５の出力５２７において測定信号を出力するように構成される。一例では、測定信号は、クロック信号の測定された高位相、クロック信号の測定された低位相、およびクロック信号の測定された周期のうちの１つ以上を示し得る。
【0053】
別の例では、測定制御回路５２０は、クロック信号の測定された高位相、クロック信号の測定された低位相、およびクロック信号の測定された周期のうちの２つ以上に基づいてクロック信号のデューティサイクルを決定することができる。例えば、測定制御回路５２０は、クロック信号の測定された高位相とクロック信号の測定された周期との比率に基づいて、クロック信号のデューティサイクルを決定し得る。この例では、比率０．５は５０％のデューティサイクルに相当する。次いで、測定制御回路５２０は、決定されたデューティサイクルを示す測定信号を出力し得る。
【0054】
別の例では、測定制御回路５２０は、クロック信号の測定された高位相、クロック信号の測定された低位相、およびクロック信号の測定された周期のうちの１つ以上に基づいてクロック信号のデューティサイクル調整を決定することができる。例えば、クロック信号は、５０％の目標デューティサイクルを有し得る。この例では、測定制御回路５２０は、デューティサイクル調整を決定するために、クロック信号の測定された高位相をクロック信号の測定された低位相と比較することができる。例えば、測定された高位相が測定された低位相よりも大きい場合（クロック信号のデューティサイクルが５０％の目標デューティサイクルよりも大きいときに生じる）、測定制御回路５２０は、クロック信号のデューティサイクルを５０％の目標デューティサイクルに近付けるために、クロック信号のデューティサイクルを減少させるデューティサイクル調整を決定することができる。一方で、測定された高位相が測定された低位相よりも小さい場合（クロック信号のデューティサイクルが目標デューティサイクルよりも小さいときに生じる）、測定制御回路５２０は、クロック信号のデューティサイクルを５０％の目標デューティサイクルに近付けるために、クロック信号のデューティサイクルを増加させるデューティサイクル調整を決定することができる。次いで、測定制御回路５２０は、決定されたデューティサイクル調整を示す測定信号を出力し得る。本開示はこの例に限定されないこと、および測定制御回路５２０は、クロック信号の測定されたタイミングパラメータのうちの１つ以上に基づいて異なる方法でデューティサイクル調整を決定し得ることを理解されたい。
【0055】
いくつかの実装形態では、測定信号は、２つ以上の信号を含み得ることを理解されたい。例えば、測定信号は、デューティサイクル調整の符号を示す（すなわち、クロック信号のデューティサイクルを増加させるべきか減少させるべきかを示す）第１の信号と、デューティサイクルが調整されるべき量を示す第２の信号とを含み得る。この例では、第１の信号および第２の信号は、１つのライン上に直列に出力されてもよいし、２つの並列ライン上に出力されてもよい。
【0056】
デューティサイクル制御回路３３０は、タイミング測定回路５１０から測定信号を受信し、測定信号に基づいてデューティサイクル調整器３２０のためのデューティサイクル調整を決定し、決定されたデューティサイクル調整に基づいてデューティサイクル調整器３２０のデューティサイクル調整を設定する（すなわち、決定されたデューティサイクル調整に基づいてデューティサイクル調整器３２０のデューティサイクル調整を制御する制御信号を生成し、制御信号をデューティサイクル調整器３２０の制御入力３２６に入力する）ことができる。以下でさらに説明するように、デューティサイクル調整器３２０は、クロック信号の高位相を増加させるか、またはクロック信号の低位相を減少させることによって、クロック信号のデューティサイクルを増加させることができ、デューティサイクル調整器３２０は、クロック信号の高位相を減少させるか、またはクロック信号の低位相を増加させることによって、クロック信号のデューティサイクルを減少させることができる。
【0057】
測定信号がクロック信号の測定された高位相を示す例では、デューティサイクル制御回路３３０は、測定された高位相を目標デューティサイクル（例えば、５０％のデューティサイクル）に対応する目標高位相と比較し得る。測定された高位相が目標高位相よりも大きい場合（クロック信号のデューティサイクルが目標デューティサイクルよりも大きいときに生じる）、デューティサイクル制御回路３３０は、タイミング測定回路５１０の入力５１２に結合されるノードにおけるクロック信号のデューティサイクルを減少させる、デューティサイクル調整器３２０のためのデューティサイクル調整を決定し得る。一方で、測定された高位相が目標高位相よりも小さい場合（クロック信号のデューティサイクルが目標デューティサイクルよりも小さいときに生じる）、デューティサイクル制御回路３３０は、タイミング測定回路５１０の入力５１２に結合されるノードにおけるクロック信号のデューティサイクルを増加させる、デューティサイクル調整器３２０のためのデューティサイクル調整を決定し得る。
【0058】
測定信号がクロック信号の測定された低位相を示す例では、デューティサイクル制御回路３３０は、測定された低位相を目標デューティサイクル（例えば、５０％のデューティサイクル）に対応する目標低位相と比較し得る。測定された低位相が目標低位相よりも大きい場合（クロック信号のデューティサイクルが目標デューティサイクルよりも小さいときに生じる）、デューティサイクル制御回路３３０は、タイミング測定回路５１０の入力５１２に結合されるノードにおけるクロック信号のデューティサイクルを増加させる、デューティサイクル調整器３２０のためのデューティサイクル調整を決定し得る。一方で、測定された低位相が目標低位相よりも小さい場合（クロック信号のデューティサイクルが目標デューティサイクルよりも大きいときに生じる）、デューティサイクル制御回路３３０は、タイミング測定回路５１０の入力５１２に結合されるノードにおけるクロック信号のデューティサイクルを減少させる、デューティサイクル調整器３２０のためのデューティサイクル調整を決定し得る。
【0059】
測定信号が、クロック信号の測定されたタイミングパラメータのうちの１つ以上に基づくデューティサイクル調整を示す例では、デューティサイクル制御回路３３０は、示されたデューティサイクル調整に基づいてデューティサイクル調整器３２０のデューティサイクル調整を設定する。
【0060】
測定信号がクロック信号の測定された高位相およびクロック信号の測定された低位相の両方を示し、かつ目標デューティサイクルが５０％である例では、デューティサイクル制御回路３３０は、クロック信号の測定された高位相を測定された低位相と比較して、デューティサイクル調整を決定することができる。例えば、測定された高位相が測定された低位相よりも大きい場合（クロック信号のデューティサイクルが５０％の目標デューティサイクルよりも大きいときに生じる）、デューティサイクル制御回路３３０は、タイミング測定回路５１０の入力５１２に結合されるノードにおけるクロック信号のデューティサイクルを減少させるデューティサイクル調整を決定し得る。一方で、測定された高位相が測定された低位相よりも小さい場合（クロック信号のデューティサイクルが目標デューティサイクルよりも小さいときに生じる）、デューティサイクル制御回路３３０は、タイミング測定回路５１０の入力５１２に結合されるノードにおけるクロック信号のデューティサイクルを増加させるデューティサイクル調整を決定し得る。
【0061】
測定信号がクロック信号のデューティサイクルを示す例では、デューティサイクル制御回路３３０は、示されたデューティサイクルを目標デューティサイクルと比較して、デューティサイクル調整を決定することができる。例えば、示されたデューティサイクルが目標デューティサイクルよりも大きい場合、デューティサイクル制御回路３３０は、タイミング測定回路５１０の入力５１２に結合されるノードにおけるクロック信号のデューティサイクルを減少させるデューティサイクル調整を決定し得る。示されたデューティサイクルが目標デューティサイクルよりも小さい場合、デューティサイクル制御回路３３０は、タイミング測定回路５１０の入力５１２に結合されるノードにおけるクロック信号のデューティサイクルを増加させるデューティサイクル調整を決定し得る。
【0062】
図７は、いくつかの態様による、ローンチ回路５３０およびキャプチャ回路５４０の例示的な実装形態を示す。
【0063】
この例では、ローンチ回路５３０は、インバータ７１０、マルチプレクサ７２０、第１のフリップフロップ７３０、第２のフリップフロップ７４０、およびローンチフリップフロップ７５０を含む。マルチプレクサ７２０は、第１の入力７２２、第２の入力７２４、選択入力７２６、および出力７２８を有する。第１の入力７２２は、ローンチ回路５３０のクロック入力５３４に結合され、選択入力７２６は、ローンチ回路５３０の制御入力５３６に結合される。インバータ７１０は、ローンチ回路５３０のクロック入力５３４とマルチプレクサ７２０の第２の入力７２４との間に結合される。したがって、マルチプレクサ７２０の第１の入力７２２はクロック信号を受信し、マルチプレクサ７２０の第２の入力７２４は反転クロック信号を受信する。マルチプレクサ７２０は、選択入力７２６における制御信号に基づいて、第１の入力７２２におけるクロック信号または第２の入力７２４における反転クロック信号を選択し、クロック信号および反転クロック信号のうちの選択された１つを出力７２８において出力するように構成される。出力７２８におけるクロック信号および反転クロック信号のうちの選択された１つは、以下の説明においてローンチクロック信号と呼ばれる（「ｃｌｋ＿１」とラベル付けされる）。以下でさらに説明するように、マルチプレクサ７２０は、測定制御回路５２０が、タイミング信号のエッジをローンチする、立ち上がりクロックエッジまたは立ち下がりクロックエッジを選択することを可能にする。
【0064】
第１のフリップフロップ７３０は、ローンチ回路５３０のイネーブル入力５３２に結合される信号入力７３２と、ローンチ回路５３０のクロック入力５３４に結合されるクロック入力７３４と、出力７３６とを有する。第２のフリップフロップ７４０は、第１のフリップフロップ７３０の出力７３６に結合される信号入力７４２と、マルチプレクサ７２０の出力７２８に結合されるクロック入力７４４と、出力７４６とを有する。ローンチフリップフロップ７５０は、第２のフリップフロップ７４０の出力７４６に結合される信号入力７５２と、マルチプレクサ７２０の出力７２８に結合されるクロック入力７５４と、ローンチ回路５３０の出力５３８に結合される出力７５６とを有する。
【0065】
この例では、ローンチ回路５３０は、タイミング信号を提供するために測定制御回路５２０からのイネーブル信号を使用し、マルチプレクサ７２０がクロック信号または反転クロック信号を選択するかどうかに応じて、クロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかにおいてタイミング信号のエッジをローンチする。一例では、測定制御回路５２０からのイネーブル信号は、デューティサイクル測定を開始するためにハイに設定される。この例では、イネーブル信号の立ち上がりエッジは、第１のフリップフロップ７３０および第２のフリップフロップ７４０を介してローンチフリップフロップ７５０の信号入力７５２に伝搬し、第１のフリップフロップ７３０はクロック信号によってクロックされ、第２のフリップフロップ７４０はローンチクロック信号（すなわち、クロック信号および反転クロック信号のうちの選択された１つ）によってクロックされる。
【0066】
ローンチフリップフロップ７５０は、ローンチクロック信号（「ｃｌｋ＿１」とラベル付けされる）の立ち上がりエッジでイネーブル信号の立ち上がりエッジをローンチするように構成される。この例では、イネーブル信号の立ち上がりエッジは、タイミング信号（「ｄｉｎ」とラベル付けされる）の立ち上がりエッジを提供する。クロック信号がマルチプレクサ７２０によって選択される場合、ローンチフリップフロップ７５０は、クロック信号の立ち上がりエッジでタイミング信号のエッジ（すなわち、この例ではイネーブル信号の立ち上がりエッジ）をローンチする。反転されたクロック信号がマルチプレクサ７２０によって選択される場合、ローンチフリップフロップ７５０は、クロック信号の立ち下がりエッジでタイミング信号のエッジ（すなわち、この例ではイネーブル信号の立ち上がりエッジ）をローンチする。
【0067】
したがって、この例では、ローンチ回路５３０は、測定制御回路５２０からのイネーブル信号の受信に応答してタイミング信号のエッジをローンチし、マルチプレクサ７２０がクロック信号または反転クロック信号を選択するかどうかに応じて、クロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかにおいてタイミング信号のエッジをローンチする。
【0068】
図７の例では、イネーブル信号は、第１のフリップフロップ７３０および第２のフリップフロップ７４０を通って伝搬して、ローンチフリップフロップ７５０の信号入力７５２に到達する。この例では、第１のフリップフロップ７３０および第２のフリップフロップ７４０を使用してイネーブル信号の立ち上がりエッジのタイミングを調整し、イネーブル信号の立ち上がりエッジがローンチフリップフロップ７５０においてタイミング（例えば、セットアップ時間および／またはホールド時間）が合うように確実にする支援をすることができる。本開示はこの例に限定されず、いくつかの実装形態（例えば、イネーブル信号のタイミングが問題とならない実装形態）では、第１のフリップフロップ７３０および第２のフリップフロップ７４０の一方または両方が省略され得ることを理解されたい。
【0069】
図７の例では、キャプチャ回路５４０は、第１のインバータ７５５と、マルチプレクサ７６０と、フリップフロップ７７０と、第２のインバータ７８０と、クロックゲーティング回路７９０（クロックゲーティングセルとも呼ばれる）とを含む。マルチプレクサ７６０は、第１の入力７６２、第２の入力７６４、選択入力７６６、および出力７６８を有する。第１の入力７６２は、キャプチャ回路５４０のクロック入力５４２に結合され、選択入力７６６は、キャプチャ回路５４０の制御入力５４４に結合される。第１のインバータ７５５は、キャプチャ回路５４０のクロック入力５４２とマルチプレクサ７６０の第２の入力７６４との間に結合される。したがって、マルチプレクサ７６０の第１の入力７６２はクロック信号を受信し、マルチプレクサ７６０の第２の入力７６４は反転クロック信号を受信する。マルチプレクサ７６０は、選択入力７６６における第２のエッジ選択信号に基づいて、第１の入力７６２におけるクロック信号または第２の入力７６４における反転クロック信号を選択し、クロック信号および反転クロック信号のうちの選択された１つを出力７６８において出力するように構成される。出力７６８におけるクロック信号および反転クロック信号のうちの選択された１つは、以下の説明においてキャプチャクロック信号と呼ばれる。以下でさらに説明するように、マルチプレクサ７６０は、測定制御回路５２０が、キャプチャクロック信号のエッジを出力するために、立ち上がりエッジまたは立ち下がりクロックエッジを選択することを可能にする。
【0070】
フリップフロップ７７０は、ローンチ回路５３０の出力５３８に結合される信号入力７７２と、マルチプレクサ７６０の出力７６８に結合されるクロック入力７７４と、出力７７６とを有する。第２のインバータ７８０の入力は、フリップフロップ７７０の出力７７６に結合される。
【0071】
クロックゲーティング回路７９０は、第２のインバータ７８０の出力に結合されるイネーブル入力７９２と、マルチプレクサ７６０の出力７６８に結合される信号入力７９４と、ＴＤＣ５６０のキャプチャ入力５６４に結合される出力７９６とを有する。クロックゲーティング回路７９０は、イネーブル入力７９２における論理値に基づいて、マルチプレクサ７６０からのキャプチャクロック信号（すなわち、クロック信号および反転クロック信号のうちの選択された１つ）を通過させるか、またはゲートするように構成される。例えば、クロックゲーティング回路７９０は、イネーブル入力７９２がハイであるときにキャプチャクロック信号を通過させ、イネーブル入力７９２がローであるときにキャプチャ信号をゲート（すなわち、ブロック）することができるか、または代替実装形態ではその逆であり得る。クロックゲーティング回路７９０の後のキャプチャクロック信号は、図７において「ｃｌｋ＿ｃ」とラベル付けされる。
【0072】
この例では、キャプチャ回路５４０は、出力５４６において出力されたキャプチャクロック信号を使用して、上述のキャプチャ信号を与える。キャプチャクロック信号のエッジを出力するために使用されるクロック信号のエッジは、マルチプレクサ７６０がクロック信号を選択するか、それとも反転クロック信号を選択するかに依存する。例えば、キャプチャクロック信号のエッジは、マルチプレクサ７６０がクロック信号を選択する場合はクロック信号の立ち上がりエッジで出力されてもよく、キャプチャクロック信号のエッジは、マルチプレクサ７６０が反転クロック信号を選択する場合はクロック信号の立ち下がりエッジで出力され得る。
【0073】
フリップフロップ７７０および第２のインバータ７８０は、キャプチャクロック信号のエッジの後にキャプチャクロック信号をゲートするために使用される。これは、キャプチャクロック信号のエッジの後で、ＴＤＣ５６０がＴＤＣ５６０の出力５６６における時間遅延測定値を保持するように行われる。
【0074】
図７に示される例示的なローンチ回路５３０およびキャプチャ回路５４０は、クロック信号の高位相、クロック信号の低位相、およびクロック信号の周期のうちのいずれか１つを測定するために使用され得る。この点に関し、図８Ａは、いくつかの態様による、クロック信号の高位相測定の一例を示すタイミング図である。図８Ａは、クロック信号（「ｃｌｋ」とラベル付けされる）、ローンチクロック信号（「ｃｌｋ＿ｌ」とラベル付けされる）、タイミング信号（「ｄｉｎ」とラベル付けされる）、クロックゲーティング回路７９０のイネーブル入力７９２における信号（「ｃｌｋ＿ｃ＿ｅｎ」とラベル付けされる）、クロックゲーティング回路７９０の出力におけるキャプチャクロック信号（「ｃｌｋ＿ｃ」とラベル付けされる）、およびＴＤＣ５６０の出力（「ｔｄｃ＿ｑ」とラベル付けされる）の一例を示す。
【0075】
図８Ａの例では、ローンチ回路５３０内のマルチプレクサ７２０はクロック信号を選択し、キャプチャ回路５４０内のマルチプレクサ７６０は反転クロック信号を選択する。したがって、この例では、ローンチクロック信号はクロック信号によって与えられ、キャプチャクロック信号は反転クロック信号によって与えられる。この例では、ローンチフリップフロップ７５０は、クロック信号の立ち上がりエッジ８１０に対応するローンチクロック信号（「ｃｌｋ＿１」とラベル付けされる）の立ち上がりエッジ８１２で、タイミング信号（「ｄｉｎ」とラベル付けされる）の立ち上がりエッジ８１４をローンチする。この例では、ローンチフリップフロップ７５０は、立ち上がりエッジトリガ型フリップフロップ（ポジティブエッジトリガ型フリップフロップとも呼ばれる）である。タイミング信号の立ち上がりエッジ８１４は、遅延回路５５０を通ってＴＤＣ５６０に伝搬する。
【0076】
キャプチャ回路５４０は、クロック信号の立ち下がりエッジ８１８でキャプチャクロック信号の立ち上がりエッジ８１６を出力する。キャプチャ回路５４０は、この例ではキャプチャクロック信号（「ｃｌｋ＿ｃ」とラベル付けされる）を生成することに留意されたい。キャプチャクロック信号の立ち上がりエッジ８１６は、ＴＤＣ５６０に、ＴＤＣ５６０におけるタイミング信号の時間遅延測定値をキャプチャさせ、対応するデジタル時間測定信号（「ｔｄｃ＿ｑ」とラベル付けされる）を測定制御回路５２０に出力させる。この例では、ＴＤＣ５６０は、立ち上がりエッジトリガされる（すなわち、キャプチャクロック信号の立ち上がりエッジで時間遅延測定値をキャプチャする）。
【0077】
キャプチャクロック信号の立ち上がりエッジ８１６の後、クロックゲーティング回路７９０のイネーブル入力７９２における信号（「ｃｌｋ＿ｃ＿ｅｎ」とラベル付けされる）はローになる。これは、クロックゲーティング回路７９０にキャプチャクロック信号をゲートさせ、ＴＤＣ５６０に時間遅延測定値を保持させる。ＴＤＣ５６０は、測定制御回路５２０が（例えば、ローンチ回路５３０のイネーブル入力５３２に０を出力することによって）ローンチ回路５３０およびキャプチャ回路５４０をリセットするまで、時間遅延測定を保持することができる。
【0078】
図８Ｂは、いくつかの態様による、クロック信号の低位相測定の一例を示すタイミング図である。図８Ｂの例では、ローンチ回路５３０内のマルチプレクサ７２０は反転クロック信号を選択し、キャプチャ回路５４０内のマルチプレクサ７６０はクロック信号を選択する。したがって、この例では、ローンチクロック信号は反転クロック信号によって与えられ、キャプチャクロック信号はクロック信号によって与えられる。この例では、ローンチフリップフロップ７５０は、クロック信号の立ち下がりエッジ８２０に対応するローンチクロック信号（「ｃｌｋ＿１」とラベル付けされる）の立ち上がりエッジ８２２で、タイミング信号（「ｄｉｎ」とラベル付けされる）の立ち上がりエッジ８２４をローンチする。タイミング信号の立ち上がりエッジ８２４は、遅延回路５５０を通ってＴＤＣ５６０に伝搬する。
【0079】
キャプチャ回路５４０は、クロック信号の立ち上がりエッジ８２８でキャプチャクロック信号の立ち上がりエッジ８２６を出力する。キャプチャ回路５４０は、この例ではキャプチャクロック信号（「ｃｌｋ＿ｃ」とラベル付けされる）を生成することに留意されたい。キャプチャクロック信号の立ち上がりエッジ８２６は、ＴＤＣ５６０に、ＴＤＣ５６０におけるタイミング信号の時間遅延測定値をキャプチャさせ、対応するデジタル時間測定信号（「ｔｄｃ＿ｑ」とラベル付けされる）を測定制御回路５２０に出力させる。
【0080】
キャプチャクロック信号の立ち上がりエッジ８２６の後、クロックゲーティング回路７９０のイネーブル入力７９２における信号（「ｃｌｋ＿ｃ＿ｅｎ」とラベル付けされる）はローになる。これは、クロックゲーティング回路７９０にキャプチャクロック信号をゲートさせ、ＴＤＣ５６０に時間遅延測定値を保持させる。ＴＤＣ５６０は、測定制御回路５２０が（例えば、ローンチ回路５３０のイネーブル入力５３２に０を出力することによって）ローンチ回路５３０およびキャプチャ回路５４０をリセットするまで、時間遅延測定を保持することができる。
【0081】
図８Ｃは、いくつかの態様による、クロック周期測定の一例を示すタイミング図である。図８Ｃの例では、ローンチ回路５３０内のマルチプレクサ７２０はクロック信号を選択し、キャプチャ回路５４０内のマルチプレクサ７６０はクロック信号を選択する。したがって、この例では、ローンチクロック信号はクロック信号によって与えられ、キャプチャクロック信号はクロック信号によって与えられる。この例では、ローンチフリップフロップ７５０は、クロック信号の立ち上がりエッジ８３０に対応するローンチクロック信号（「ｃｌｋ＿１」とラベル付けされる）の立ち上がりエッジ８３２で、タイミング信号（「ｄｉｎ」とラベル付けされる）の立ち上がりエッジ８３４をローンチする。タイミング信号の立ち上がりエッジ８３４は、遅延回路５５０を通ってＴＤＣ５６０に伝搬する。
【0082】
キャプチャ回路５４０は、クロック信号の立ち上がりエッジ８３８でキャプチャクロック信号の立ち上がりエッジ８３６を出力する。キャプチャ回路５４０は、この例ではキャプチャクロック信号（「ｃｌｋ＿ｃ」とラベル付けされる）を生成することに留意されたい。キャプチャクロック信号の立ち上がりエッジ８３６は、ＴＤＣ５６０に、ＴＤＣ５６０におけるタイミング信号の時間遅延測定値をキャプチャさせ、対応するデジタル時間測定信号（「ｔｄｃ＿ｑ」とラベル付けされる）を測定制御回路５２０に出力させる。
【0083】
キャプチャクロック信号の立ち上がりエッジ８３６の後、クロックゲーティング回路７９０のイネーブル入力７９２における信号（「ｃｌｋ＿ｃ＿ｅｎ」とラベル付けされる）はローになる。これは、クロックゲーティング回路７９０にキャプチャクロック信号をゲートさせ、ＴＤＣ５６０に時間遅延測定値を保持させる。ＴＤＣ５６０は、測定制御回路５２０が（例えば、ローンチ回路５３０のイネーブル入力５３２に０を出力することによって）ローンチ回路５３０およびキャプチャ回路５４０をリセットするまで、時間遅延測定を保持することができる。
【0084】
図８Ｄは、いくつかの態様による、クロック周期測定の別の一例を示すタイミング図である。図８Ｄの例では、ローンチ回路５３０内のマルチプレクサ７２０は反転クロック信号を選択し、キャプチャ回路５４０内のマルチプレクサ７６０は反転クロック信号を選択する。したがって、この例では、ローンチクロック信号は反転クロック信号によって与えられ、キャプチャクロック信号は反転クロック信号によって与えられる。この例では、ローンチフリップフロップ７５０は、クロック信号の立ち下がりエッジ８４０に対応するローンチクロック信号（「ｃｌｋ＿１」とラベル付けされる）の立ち上がりエッジ８４２で、タイミング信号（「ｄｉｎ」とラベル付けされる）の立ち上がりエッジ８４４をローンチする。タイミング信号の立ち上がりエッジ８４４は、遅延回路５５０を通ってＴＤＣ５６０に伝搬する。
【0085】
キャプチャ回路５４０は、クロック信号の立ち下がりエッジ８４８でキャプチャクロック信号の立ち上がりエッジ８４６を出力する。キャプチャ回路５４０は、この例ではキャプチャクロック信号（「ｃｌｋ＿ｃ」とラベル付けされる）を生成することに留意されたい。キャプチャクロック信号の立ち上がりエッジ８４６は、ＴＤＣ５６０に、ＴＤＣ５６０におけるタイミング信号の時間遅延測定値をキャプチャさせ、対応するデジタル時間測定信号（「ｔｄｃ＿ｑ」とラベル付けされる）を測定制御回路５２０に出力させる。
【0086】
キャプチャクロック信号の立ち上がりエッジ８４６の後、クロックゲーティング回路７９０のイネーブル入力７９２における信号（「ｃｌｋ＿ｃ＿ｅｎ」とラベル付けされる）はローになる。これは、クロックゲーティング回路７９０にキャプチャクロック信号をゲートさせ、ＴＤＣ５６０に時間遅延測定値を保持させる。ＴＤＣ５６０は、測定制御回路５２０が（例えば、ローンチ回路５３０のイネーブル入力５３２に０を出力することによって）ローンチ回路５３０およびキャプチャ回路５４０をリセットするまで、時間遅延測定を保持することができる。
【0087】
図９は、いくつかの態様による、ＴＤＣ５６０の例示的な実装形態を示す。この例では、ＴＤＣ５６０は、信号入力５６２においてタイミング信号を受信し、タイミング信号のエッジがＴＤＣ５６０の信号入力５６２において受信される時間と、キャプチャクロック信号のエッジがＴＤＣ５６０のキャプチャ入力５６４において受信される時間との間の時間遅延を測定するように構成される。この例では、デジタル時間測定信号（「ｔｄｃ＿ｑ」とラベル付けされる）は、測定された時間遅延を示す複数のビット（「ｔｄｃ＿ｑ［０］」～「ｔｄｃ＿ｑ［ｋ］」とラベル付けされる）を含む。
【0088】
図９の例では、ＴＤＣ５６０は、遅延線９１５と、遅延線９１５に結合される複数のフリップフロップ９３０－１～９３０－ｎとを含む。フリップフロップ９３０－１～９３０－ｎは、キャプチャ入力５６４で受信されたキャプチャクロック信号によってクロックされる。遅延線９１５は、ＴＤＣ５６０の信号入力５６２に結合される入力９１８と、複数のノード９２２－１～９２２－ｎとを有し、各ノードは、遅延線９１５に沿った異なる遅延に対応する。図９の例では、遅延線９１５は、遅延バッファ９２０－１～９２０－ｎの各々の出力がノード９２２－１～９２２－ｎのそれぞれ１つに対応する、直列に結合される複数の遅延バッファ９２０－１～９２０－ｎを含む。動作中、ＴＤＣ５６０によって受信されるタイミング信号は、遅延線９１５を通って伝搬する。各遅延バッファ９２０－１～９２０－ｎの出力は、それぞれのノード９２２－１～９２２－ｎにおけるタイミング信号の異なる遅延バージョンを提供する。
【0089】
フリップフロップ９３０－１～９３０－ｎの各々は、信号入力９３２－１～９３２－ｎと、出力９３４－１～９３４－ｎと、クロック入力９３６－１～９３６－ｎとを有する。各フリップフロップ９３０－１～９３０－ｎのクロック入力９３６－１～９３６－ｎは、キャプチャ入力５６４に結合され、キャプチャクロック信号を受信するように構成される。各フリップフロップ９３０－１～９３０－ｎは、キャプチャクロック信号のエッジでそれぞれの信号入力９３２－１～９３２－ｎにおけるビット値をラッチし、それぞれの出力９３４－１～９３４－ｎにおいてラッチされたビット値を出力するように構成される。キャプチャクロック信号のエッジは、フリップフロップ９３０－１～９３０－ｎが立ち上がりエッジトリガ型フリップフロップを用いて実装される例では、立ち上がりエッジであり得る。図８Ａ～図８Ｄに示す例では、キャプチャクロック信号のエッジは、立ち上がりエッジであることに留意されたい。しかしながら、本開示はこの例に限定されるものではないことが認識されるべきである。
【0090】
各フリップフロップ９３０－１～９３０－ｎの信号入力９３２－１～９３２－ｎは、遅延線９１５上のノード９２２－１～９２２－ｎのそれぞれ１つに結合される。したがって、各フリップフロップ９３０－１～９３０－ｎの信号入力９３２－１～９３２－ｎは、タイミング信号の異なる遅延バージョンを受信する。図９の例では、各フリップフロップ９３０－１～９３０－ｎの信号入力９３２－１～９３２－ｎは、遅延バッファ９２０－１～９２０－ｎのそれぞれの１つの出力に結合される。各フリップフロップ９３０－１～９３０－ｎの出力９３４－１～９３４－ｎは、デジタル時間測定信号（「ｔｄｃ＿ｑ」とラベル付けされる）のビット（「ｔｄｃ＿ｑ［０］」～「ｔｄｃ＿ｑ［ｋ］」とラベル付けされる）のうちのそれぞれ１つを与える。この例では、各フリップフロップ９３０－１～９３０－ｎは、キャプチャクロック信号のエッジ（例えば、キャプチャクロック信号の立ち上がりエッジ）でそれぞれのノード９２２－１～９２２－ｎのビット値をラッチし、ラッチされたビット値をデジタル時間測定信号（「ｔｄｃ＿ｑ」とラベル付けされる）のそれぞれのビットのビット値として出力する。
【0091】
この例では、タイミング信号の時間遅延は、１であるデジタル時間測定信号のビット（「ｔｄｃ＿ｑ［０］」～「ｔｄｃ＿ｑ［ｋ］」とラベル付けされる）の数によって示される。１であるビットの数が多いほど、時間遅延は長くなる。これは、タイミング信号が遅延線９１５をより遠くまで伝搬すると１であるビットの数がより多くなるためであり、これは時間遅延がより長いときに生じる。
【0092】
この例では、ＴＤＣ５６０は、１つの遅延バッファの遅延に等しい時間増分でタイミング信号の時間遅延を測定し、これは、ＲＯベースのタイミング測定回路４１０によって実現される分解能よりもはるかに高い分解能を実現する。これは、リング発振器４３０がループ状に結合される複数の遅延バッファを含み、ＲＯ信号の各発振を生成するために、ＲＯ信号が複数の遅延バッファを２回伝搬する必要があるためである。結果として、ＲＯベースのタイミング測定回路４１０における時間増分は、リング発振器４３０における複数の遅延バッファの遅延の合計の２倍に等しい。したがって、ＲＯベースのタイミング測定回路４１０が時間遅延を測定する時間増分は、ＴＤＣ５６０よりもはるかに大きく、その結果、ＲＯベースのタイミング測定回路４１０の分解能ははるかに低くなる。
【0093】
タイミング測定回路５１０は、図５および図７に示す例に限定されないことを理解されたい。例えば、いくつかの実装形態では、遅延回路５５０は固定時間遅延を有し得るか、または遅延回路５５０は省略されてもよい（例えば、ＴＤＣ５６０があるクロック周期にまたがって時間測定範囲を有する場合）。遅延回路５５０が省略される実装形態では、ＴＤＣ５６０の信号入力５６２は、ローンチ回路５３０の出力５３８に直接結合され得る。
【0094】
図１０は、いくつかの態様による、ＴＤＣ５６０の別の例示的な実装形態を示す。この例では、ＴＤＣ５６０は、信号入力１０１２、クロック入力１０１４、および出力１０１６を有するフリップフロップ１０１０を含む。信号入力１０１２は、ＴＤＣ５６０の信号入力５６２に結合され、クロック入力１０１４は、ＴＤＣ５６０のキャプチャ入力５６４に結合され、出力１０１６は、ＴＤＣ５６０の出力５６６に結合される。
【0095】
この例では、フリップフロップ１０１０は、ＴＤＣ５６０のキャプチャ入力５６４で受信されたキャプチャクロック信号によってクロックされる。フリップフロップ１０１０は、キャプチャクロック信号のエッジ（例えば、立ち上がりエッジ）で信号入力１０１２における論理値をラッチし、ラッチされた論理値を測定制御回路５２０に出力するように構成される。したがって、この例では、ラッチされた論理値は、ＴＤＣ５６０によって出力されるデジタル時間測定信号を与える。
【0096】
この例では、フリップフロップ１０１０によって出力されるラッチされた論理値は、キャプチャクロック信号のエッジがクロック入力１０１４において受信される時間までに、タイミング信号のエッジがＴＤＣ５６０に到達するかどうかを示す。例えば、タイミング信号のエッジが（図８Ａ～図８Ｄの例に示されるように）立ち上がりエッジである場合、ラッチされた論理値は、タイミング信号のエッジがキャプチャクロック信号のエッジの前に到着する場合に１であり、タイミング信号のエッジがキャプチャクロック信号のエッジの後に到着する場合に０である。タイミング信号のエッジが遅延回路５５０の時間遅延の後にＴＤＣ５６０に到着するので、フリップフロップ１０１０によって出力されるラッチされた値は、遅延回路５５０の時間遅延がローンチクロックエッジとキャプチャクロックエッジとの間の時間遅延よりも小さいか、それとも大きいかを示す。この情報は、以下でさらに説明されるように、遅延回路５５０の時間遅延を異なる遅延設定に順次調整し、各遅延設定についてラッチされた論理値を観察することによって、クロック信号の高位相、低位相、または周期を測定するために使用され得る。
【0097】
この例においてクロック信号の高位相を測定するために、測定制御回路５２０は、第１のエッジ選択信号を使用してローンチクロックエッジのための立ち上がりエッジを選択し、第２のエッジ選択信号を使用してキャプチャクロックエッジのための立ち下がりエッジを選択し得る。次いで、測定制御回路５２０は、遅延制御信号を使用して、遅延回路５５０の時間遅延を異なる遅延設定に順次調整することができる。各遅延設定に対して、測定制御回路５２０は測定を開始し、遅延回路５５０の時間遅延がクロック信号の高位相よりも小さいか、それとも大きいかを示すラッチされた論理値をＴＤＣ５６０から受信する。例えば、タイミング信号のエッジが立ち上がりエッジである例では、ラッチされた値は、遅延回路５５０の時間遅延が高位相より大きい場合には０であり、遅延回路５５０の時間遅延が高位相より小さい場合には１である。この例では、測定制御回路５２０は、ラッチされた値が１である最も高い遅延設定と、ラッチされた値が０である最も低い遅延設定とを決定することによって、高位相を決定し得る。この場合、クロック信号の高位相は、ラッチされた値が１である最も高い遅延設定に対応する時間遅延と、ラッチされた値が０である最も低い遅延設定に対応する時間遅延との間であり得る。次いで、測定制御回路５２０は、高位相が２つの時間遅延のうちの１つに等しいと推定することができる。あるいは、測定制御回路５２０は、高位相が２つの時間遅延の間の時間遅延に等しいと推定することができる。したがって、この例では、測定制御回路５２０は、遅延回路５５０の時間遅延を異なる遅延設定に順次調整し、各遅延設定についてラッチされた論理値を観察して、高位相にほぼ等しい時間遅延を決定することによって、高位相を測定する。
【0098】
この例では、低位相およびクロック周期はそれぞれ、上記で説明した高位相と同様の方法で測定され得る。低位相測定では、測定制御回路５２０は、第１のエッジ選択信号を使用してローンチクロックエッジのための立ち下がりエッジを選択し、第２のエッジ選択信号を使用してキャプチャクロックエッジのための立ち上がりエッジを選択し得る。クロック周期測定では、測定制御回路５２０は、ローンチクロックエッジのための立ち上がりエッジおよびキャプチャクロックエッジのための立ち上がりエッジを選択してもよく、またはローンチクロックエッジのための立ち下がりエッジおよびキャプチャクロックエッジの立ち下がりエッジを選択してもよい。
【0099】
図１１は、本開示のいくつかの態様による、遅延回路５５０の例示的な実装形態を示す。この例では、遅延回路５５０は、遅延線（例えば、遅延チェーン）を形成するために直列に結合される複数の遅延デバイス１１１０－１～１１１０－Ｎを含む。遅延デバイス１１１０－１～１１１０－Ｎの各々は、それぞれの入力（「ｉｎ」とラベル付けされる）およびそれぞれの出力（「ｏｕｔ」とラベル付けされる）を有する。遅延デバイス１１１０－１～１１１０－Ｎの各々は、ほぼ同じ遅延τを有し得る。遅延デバイス１１１０－１の入力は、遅延回路５５０の信号入力５５２に結合される。遅延デバイス１１１０－１～１１１０－（Ｎ－１）の各々の出力は、遅延線における次の遅延デバイス１１１０－２～１１１０－Ｎの入力に結合される。遅延デバイス１１１０－１～１１１０－Ｎの各々は、遅延段、遅延要素、遅延ユニット、遅延バッファ、または別の用語で呼ばれることもある。
【0100】
遅延回路５５０はまた、複数の入力１１３２－１～１１３２－Ｎ、出力１１３４、および選択入力１１３６を有するマルチプレクサ１１３０を含む。マルチプレクサ１１３０の入力１１３２－１～１１３２－Ｎの各々は、遅延線内の遅延デバイス１１１０－１～１１１０－Ｎのそれぞれの１つの出力に結合される。その結果、入力１１３２－１～１１３２－Ｎの各々は、異なる時間遅延に対応する遅延線上の異なる点に結合される。マルチプレクサ１１３０の出力１１３４は、遅延回路５５０の出力５５６に結合され、マルチプレクサ１１３０の選択入力１１３６は、遅延回路５５０の制御入力５５４に結合される。
【0101】
マルチプレクサ１１３０は、測定制御回路５２０から選択入力１１３６において遅延制御信号を受信し、受信した遅延制御信号に基づいてマルチプレクサ１１３０の入力１１３２－１～１１３２－Ｎのうちの１つを選択するように構成され、入力１１３２－１～１１３２－Ｎのうちの選択された１つは、マルチプレクサ１１３０の出力１１３４に結合される。入力１１３２－１～１１３２－Ｎの各々は、異なる時間遅延に対応する遅延線上の異なる点に結合されるので、遅延制御信号は、入力１１３２－１～１１３２－Ｎのうちのどれがマルチプレクサ１１３０によって選択されるかを制御することによって、遅延回路５５０の時間遅延を制御する。
【0102】
遅延回路５５０は、図１１に示す例示的な実装形態に限定されないことを理解されたい。一般に、遅延回路５５０は、複数の遅延デバイスと、遅延制御信号に基づいて遅延回路５５０の信号入力５５２と出力５５６との間の遅延経路の内外に遅延デバイスを選択的に切り替えるための回路とを含み得る。回路は、スイッチ、１つ以上のマルチプレクサ、論理ゲート、またはそれらの任意の組合せを含むことができる。
【0103】
図１２は、いくつかの態様による、デューティサイクル調整器１２２０の別の例示的な実装形態を示す。デューティサイクル調整器１２２０は、図３のデューティサイクル調整器３２０を実装するために使用され得る（すなわち、デューティサイクル調整器３２０は、デューティサイクル調整器３２０の一例であり得る）。デューティサイクル調整器１２２０は、信号入力１２２２、第１の制御入力１２２６、第２の制御入力１２２８、および出力１２２４を有する。デューティサイクル調整器１２２０が図３のデューティサイクル調整器３２０を実装する例では、信号入力１２２２は信号入力３２２に対応し、出力１２２４は出力３２４に対応し、第１の制御入力１２２６および第２の制御入力１２２８は制御入力３２６に対応する（すなわち、制御入力３２６は、この例では２つの入力を含む）。
【0104】
この例では、デューティサイクル調整器１２２０は、第１のインバータ１２３５、第１のマルチプレクサ１２４０、高位相エクステンダ１２５０、第２のインバータ１２６５、および第２のマルチプレクサ１２７０を含む。第１のマルチプレクサ１２４０は、第１の入力１２４２、第２の入力１２４４、選択入力１２４６、および出力１２４８を有する。第１のマルチプレクサ１２４０の第１の入力１２４２は、デューティサイクル調整器１２２０の信号入力１２２２に結合され、第１のマルチプレクサ１２４０の選択入力１２４６は、第１の制御入力１２２６に結合される。第１のインバータ１２３５は、デューティサイクル調整器１２２０の信号入力１２２２と第１のマルチプレクサ１２４０の第２の入力１２４４との間に結合される。本明細書で使用される場合、「インバータ」は、ＮＡＮＤゲート、相補型金属酸化膜半導体（complementary metal-oxide semiconductor、ＣＭＯＳ）インバータ、または反転機能を実行することができる任意の論理ゲート若しくは論理ゲートの組合せを使用するなど、反転機能を実行することができる任意の回路実装形態を包含する。
【0105】
高位相エクステンダ１２５０は、信号入力１２５２、制御入力１２５４、および出力１２５６を有する。高位相エクステンダ１２５０の信号入力１２５２は、第１のマルチプレクサ１２４０の出力１２４８に結合され、高位相エクステンダ１２５０の制御入力１２５４は、デューティサイクル調整器１２２０の第２の制御入力１２２８に結合される。以下でさらに説明するように、高位相エクステンダ１２５０は、制御入力１２５４において受信された位相制御信号に基づいて調整可能な量だけクロック信号の高位相を拡張するように構成される。
【0106】
第２のマルチプレクサ１２７０は、第１の入力１２７２、第２の入力１２７４、選択入力１２７６、および出力１２７８を有する。第２のマルチプレクサ１２７０の第１の入力１２７２は、高位相エクステンダ１２５０の出力１２５６に結合され、第２のマルチプレクサ１２７０の選択入力１２７６は、第１の制御入力１２２６に結合される。第２のインバータ１２６５は、高位相エクステンダ１２５０の出力１２５６と第２のマルチプレクサ１２７０の第２の入力１２７４との間に結合される。第２のマルチプレクサ１２７０の出力１２７８は、出力１２２４に結合される。
【0107】
デューティサイクル調整器１２２０は、（例えば、クロック生成器１１５から）信号入力１２２２においてクロック信号を受信し、クロック信号のデューティサイクルを調整し、デューティサイクル調整後のクロック信号を出力１２２４において出力するように構成される。デューティサイクル調整器１２２０は、クロック信号のデューティサイクルを増加または減少させることができる。したがって、デューティサイクル調整器１２２０は、いずれかの方向におけるデューティサイクル調整をサポートする。
【0108】
デューティサイクル調整器１２２０に入力されるクロック信号入力のデューティサイクルを増加させるために、デューティサイクル制御回路３３０（図３に示される）は、第１のマルチプレクサ１２４０および第２のマルチプレクサ１２７０の各々に、第１の制御入力１２２６を介してそれぞれの第１の入力１２４２および１２７２を選択させる。この場合、第１のマルチプレクサ１２４０は、クロック信号を高位相エクステンダ１２５０の信号入力１２５２に渡す。次に、高位相エクステンダ１２５０は、第２の制御入力１２２８を介してデューティサイクル制御回路３３０から受信した位相制御信号に基づいて調整可能な量だけクロック信号の高位相を拡張する。クロック信号の高位相を拡張することによって、高位相エクステンダ１２５０は、クロック信号のデューティサイクルを増加させる。高位相エクステンダ１２５０による高位相拡張の量が大きいほど、クロック信号のデューティサイクルの増加は大きい。この例では、第２のマルチプレクサ１２７０は、高位相拡張後のクロック信号をデューティサイクル調整器１２２０の出力１２２４に渡す。
【0109】
デューティサイクル調整器１２２０に入力されるクロック信号入力のデューティサイクルを減少させるために、デューティサイクル制御回路３３０（図３に示される）は、第１のマルチプレクサ１２４０および第２のマルチプレクサ１２７０の各々に、第１の制御入力１２２６を介してそれぞれの第２の入力１２４４および１２７４を選択させる。この場合、第１のインバータ１２３５はクロック信号を反転させ、第１のマルチプレクサ１２４０は、反転クロック信号を高位相エクステンダ１２５０の信号入力１２５２に渡す。次に、高位相エクステンダ１２５０は、第２の制御入力１２２８を介してデューティサイクル制御回路３３０から受信した位相制御信号に基づいて調整可能な量だけ反転クロック信号の高位相を拡張する。この場合、反転クロック信号の高位相を延長することは、クロック信号の低位相を拡張することと等価であり、これは、クロック信号のデューティサイクルを減少させる。高位相エクステンダ１２５０が反転クロック信号の高位相を拡張する量が大きいほど、クロック信号のデューティサイクルの減少は大きい。この例では、第２のインバータ１２６５は、クロック信号を取得するために、高位相拡張後に反転クロック信号を反転させ、第２のマルチプレクサ１２７０は、第２のインバータ１２６５からのクロック信号をデューティサイクル調整器１２２０の出力１２２４に渡す。
【0110】
したがって、デューティサイクル調整器１２２０は、クロック信号のデューティサイクルを増加または減少させることができる。クロック信号のデューティサイクルを増加させるために、高位相エクステンダ１２５０は、クロック信号の高位相を拡張する。クロック信号のデューティサイクルを減少させるために、第１のインバータ１２３５は、クロック信号を反転させ、高位相エクステンダ１２５０は、反転クロック信号の高位相を拡張し（これはクロック信号の低位相を拡張することと等価である）、第２のインバータ１２６５は、反転クロック信号をクロック信号に戻すように反転させる。高位相拡張のみが使用される用途では、マルチプレクサ１２４０および１２７０、並びにインバータ１２３５および１２６５は省略されてもよい。
【0111】
図１３は、いくつかの態様による、高位相エクステンダ１２５０の例示的な実装形態を示す。この例では、高位相エクステンダ１２５０は、ＯＲゲート１３３０と、遅延回路１３２０とを含む。ＯＲゲート１３３０は、等価な論理関数を生成するために、２つ以上のゲートの組合せで実装され得ることを理解されたい。例えば、いくつかの実装形態では、ＯＲゲート１３３０は、ＮＯＲゲートおよびインバータを含み得る。
【0112】
ＯＲゲート１３３０は、第１の入力１３３２、第２の入力１３３４、および出力１３３６を有する。第１の入力１３３２は、高位相エクステンダ１２５０の信号入力１２５２に結合され、出力１３３６は、高位相エクステンダ１２５０の出力１２５６に結合される。遅延回路１３２０は、信号入力１３２２、制御入力１３２４、および出力１３２６を有する。遅延回路１３２０の信号入力１３２２は、高位相エクステンダ１２５０の信号入力１２５２に結合され、遅延回路１３２０の制御入力１３２４は、高位相エクステンダ１２５０の制御入力１２５４に結合され、遅延回路１３２０の出力１３２６は、ＯＲゲート１３３０の第２の入力１３３４に結合される。
【0113】
遅延回路１３２０は、制御入力１２５４を介して受信された遅延制御信号に基づいて調整可能な時間遅延だけクロック信号を遅延させるように構成される。結果として生じる遅延クロック信号は、ＯＲゲート１３３０の第２の入力１３３４に入力される。ＯＲゲート１３３０は、出力１３３６においてクロック信号を生成するために、第１の入力１３３２におけるクロック信号および第２の入力１３３４における遅延クロック信号に対してＯＲ関数を実行する。出力１３３６におけるクロック信号は、信号入力１２５２におけるクロック信号と比較して拡張された高位相を有し、高位相拡張は、遅延回路１３２０の時間遅延によって制御される。遅延回路１３２０の時間遅延が大きいほど、出力１３３６におけるクロック信号の高位相拡張が大きくなる。したがって、この例では、デューティサイクル制御回路３３０（図３に示す）は、遅延回路１３２０の時間遅延を制御することによって、高位相エクステンダ１２５０の出力１２５６におけるクロック信号の高位相拡張を制御する。この例では、上述の位相制御信号は、遅延回路１３２０の制御入力１３２４に入力される遅延制御信号入力に対応する。
【0114】
この例では、遅延回路１３２０の時間遅延は、信号入力１２５２におけるクロック信号の高位相によって制限され得る（すなわち、遅延回路１３２０の時間遅延≦入力高位相）。これは、入力高位相を超えて時間遅延を増加させることが、クロックグリッチをもたらし得るからである。この点に関して、図１４Ａは、時間遅延が信号入力１２５２におけるクロック信号の高位相よりも小さい場合の、信号入力１２５２におけるクロック信号（「ｈｐｅ＿ｉｎ」とラベル付けされる）および出力１２５６におけるクロック信号（「ｈｐｅ＿ｏｕｔ」とラベル付けされる）の一例を示し、図１４Ｂは、時間遅延が信号入力１２５２におけるクロック信号の高位相よりも大きい場合の、信号入力１２５２におけるクロック信号（「ｈｐｅ＿ｉｎ」とラベル付けされる）および出力１２５６におけるクロック信号（「ｈｐｅ＿ｏｕｔ」とラベル付けされる）の一例を示す。図１４Ｂに示されるように、遅延回路１３２０の時間遅延を信号入力１２５２におけるクロック信号の高位相よりも大きくすることは、クロックグリッチ１４１０をもたらし得る。したがって、高位相エクステンダ１２５０の例示的な実装形態は、入力高位相の２倍に等しい最大出力高位相のために、出力クロック信号の高位相を入力クロック信号の高位相以下の量だけ拡張すること（すなわち、遅延回路１３２０の時間遅延≦入力高位相）に限定されることがあり、したがって、より大きい高位相拡張を必要とする適切な使用事例ではないことがある。
【0115】
これに対処するために、図１５Ａは、いくつかの態様による、より大きい高位相拡張範囲を与える遅延回路１３２０の例示的な実装形態を示す。この例では、遅延回路１３２０は、遅延線を形成するために直列に結合される複数の遅延デバイス１５１０－１～１５１０－ｍを含む。遅延デバイス１５１０－１～１５１０－ｍは、遅延セグメント、または別の用語で呼ばれることもある。遅延デバイス１５１０－１～１５１０－ｍの各々は、それぞれの第１の信号入力１５１２－１～１５１２－ｍ、それぞれの第２の信号入力１５１４－１～１５１４－ｍ、それぞれの制御入力１５１６－１～１５１６－ｍ、およびそれぞれの遅延出力１５１８－１～１５１８－ｍを有する。遅延デバイス１５１０－１の第１の信号入力１５１２－１は、高位相エクステンダ１２５０の信号入力１２５２に結合される。図１５Ａの例では、遅延デバイス１５１０－１の第２の信号入力１５１４－１は接地に結合される。遅延デバイス１５１０－１～１５１０－（ｍ－１）の各々の遅延出力１５１８－１～１５１８－（ｍ－１）は、遅延線における次の遅延デバイス１５１０－２～１５１０－ｍの第２の信号入力１５１４－２～１５１４－ｍに結合され、遅延デバイス１５１０－ｍの遅延出力１５１８－ｍは、図１５Ａに示されるように、ＯＲゲート１３３０の第２の入力１３３４に結合される。遅延デバイス１５１０－２～１５１０－ｍの各々の第１の信号入力１５１２－２～１５１２－ｍは、高位相エクステンダ１２５０の信号入力１２５２に結合される。
【0116】
遅延デバイス１５１０－１～１５１０－ｍの各々は、それぞれの制御入力１５１６－１～１５１６－ｍを介してそれぞれの制御信号（例えば、制御ビット）を受信するように構成される。この例では、高位相エクステンダ１２５０の制御入力１２５４は、複数の制御入力１２５４－１～１２５４－ｍを含み、複数の制御入力１２５４－１～１２５４－ｍの各々は、遅延デバイス１５１０－１～１５１０－ｍのうちのそれぞれ１つの制御入力１５１６－１～１５１６－ｍに結合される。
【0117】
この例では、遅延デバイス１５１０－１～１５１０－ｍの各々は、それぞれの制御信号に基づいてそれぞれの遅延出力１５１８－１～１５１８－ｍを有効にする、または無効にするように構成される。例えば、遅延デバイス１５１０－１～１５１０－ｍの各々は、それぞれの制御信号が第１の論理値を有するとき、それぞれの遅延出力１５１８－１～１５１８－ｍを有効にし、それぞれの制御信号が第２の論理値を有するとき、それぞれの遅延出力１５１８－１～１５１８－ｍを無効にするように構成され得る。第１の論理値は、１であってもよく、第２の論理値は、０であってもよく、またはその逆でもよい。
【0118】
遅延デバイス１５１０－１～１５１０－ｍの各々は、それぞれの遅延出力１５１８－１～１５１８－ｍが有効にされると、それぞれの第１の信号入力１５１２－１～１５１２－ｍにおける高位相（すなわち、論理１）をそれぞれの遅延出力１５１８－１～１５１８－ｍに渡し、それぞれの第２の信号入力１５１４－１～１５１４－ｍにおける高位相（すなわち、論理１）をそれぞれの遅延出力１５１８－１～１５１８－ｍに渡すように構成される。図１５Ａの例では、遅延デバイス１５１０－１の第２の信号入力１５１４－１は接地に結合される。遅延デバイス１５１０－１～１５１０－ｍの各々は、それぞれの遅延出力１５１８－１～１５１８－ｍが無効にされると、それぞれの第１の信号入力１５１２－１～１５１２－ｍにおける信号（すなわち、クロック信号）をブロックし、それぞれの第２の信号入力１５１４－２～１５１４－ｍにおける信号（すなわち、クロック信号）をブロックする（すなわち、ゲートする）ように構成される。この例では、遅延デバイス１５１０－１～１５１０－ｍの各々は、それぞれの遅延出力１５１８－１～１５１８－ｍが無効にされると、それぞれの遅延出力１５１８－１～１５１８－ｍにおいて静的論理値を出力し得る。静的論理値は０でもよいし、１であってもよい。
【0119】
この例では、デューティサイクル制御回路３３０（図３に示される）は、制御入力１２５４－１～１２５４－ｍを介して遅延出力１５１８－１～１５１８－ｍが有効にされた遅延デバイス１５１０－１～１５１０－ｍの数を制御することによって、高位相エクステンダ１２５０の高位相拡張を制御する。遅延出力１５１８－１～１５１８－ｍが有効にされた遅延デバイス１５１０－１～１５１０－ｍの数が多いほど、出力１２５６におけるクロック信号の高位相拡張が大きくなる。この例では、デューティサイクル制御回路３３０は、遅延デバイス１５１０－ｍの遅延出力１５１８－ｍから開始して、図１５Ａの右から左に、遅延デバイス１５１０－１～１５１０－ｍ（遅延セグメントとも呼ばれる）の遅延出力１５１８－１～１５１８－ｍを有効にする。したがって、遅延デバイス１５１０－１～１５１０－ｍのうちの１つの遅延出力を有効にするには、デューティサイクル制御回路３３０は、遅延デバイス１５１０－ｍの遅延出力１５１８－ｍを有効にする。遅延デバイス１５１０－１～１５１０－ｍのうちの２つの遅延出力を有効にするには、デューティサイクル制御回路３３０は、遅延デバイス１５１０－ｍおよび１５１０－（ｍ－１）の遅延出力１５１８－ｍおよび１５１８－（ｍ－１）を有効にする。遅延デバイス１５１０－１～１５１０－ｍのうちの３つの遅延出力を有効にするには、デューティサイクル制御回路３３０は、遅延デバイス１５１０－ｍ、１５１０－（ｍ－１）、および１５１０－（ｍ－２）の遅延出力１５１８－ｍ、１５１８－（ｍ－１）、および１５１８－（ｍ－２）を有効にし、以下同様である。遅延デバイス１５１０－（ｍ－１）および１５１０－（ｍ－２）は、説明を容易にするために、図１５Ａでは明示的に示されていないことに留意されたい。
【0120】
この例では、遅延デバイス１５１０－１～１５１０－ｍは、高位相エクステンダ１２５０の高位相拡張範囲を大きくする。これは、遅延出力が有効にされた遅延デバイスが、異なる時間遅延だけ遅延されたクロック信号の複数の遅延バージョンを生成するからである。クロック信号の複数の遅延バージョンの高位相は、遅延回路１３２０の出力１３２６において結合され、ＯＲゲート１３３０においてクロック信号とＯＲ演算される。これにより、高位相エクステンダ１２５０は、以下でさらに説明するように、出力クロック信号に対して大きな高位相拡張範囲を達成することができる。
【0121】
クロック信号の複数の遅延バージョンの例は、遅延デバイス１５１０－ｍ、１５１０－（ｍ－１）、および１５１０－（ｍ－２）のうちの３つの遅延出力１５１８－ｍ、１５１８－（ｍ－１）、および１５１８－（ｍ－２）が有効にされる例について図１５Ｂに示される。図１５Ｂは、高位相エクステンダ１２５０の信号入力１２５２におけるクロック信号（「ｈｐｅ＿ｉｎ」とラベル付けされる）および高位相エクステンダ１２５０の出力１２５６におけるクロック信号（「ｈｐｅ＿ｏｕｔ」とラベル付けされる）を示す。図１５Ｂはまた、この例では、クロック信号の第１の遅延バージョン（「ｃｌｋ１」とラベル付けされる）、クロック信号の第２の遅延バージョン（「ｃｌｋ２」とラベル付けされる）、およびクロック信号の第３の遅延バージョン（「ｃｌｋ３」とラベル付けされる）を概念的に示す。クロック信号ｃｌｋ１、ｃｌｋ２、およびｃｌｋ３の遅延バージョンは、説明を容易にするために、図１５Ｂでは遅延回路１３２０の出力１３２６において別々に示される。実際には、クロック信号ｃｌｋ１、ｃｌｋ２、およびｃｌｋ３の遅延バージョンの高位相は、遅延回路１３２０の出力１３２６において結合され（すなわち、マージされ）、図１５Ｂに示される遅延出力信号（「Ｄ＿ｏｕｔ」とラベル付けされる）を形成する。
【0122】
この例では、クロック信号の第１の遅延バージョンｃｌｋ１は、遅延デバイス１５１０－ｍの第１の信号入力１５１２－ｍに入るクロック信号から生成され、出力１３２６に到達するように遅延デバイス１５１０－ｍの時間遅延だけ遅延される。クロック信号の第２の遅延バージョンｃｌｋ２は、遅延デバイス１５１０－（ｍ－１）の第１の信号入力１５１２－（ｍ－１）に入るクロック信号から生成され、出力１３２６に到達するように遅延デバイス１５１０－（ｍ－１）および１５１０－ｍの時間遅延だけ遅延される。クロック信号の第３の遅延バージョンｃｌｋ３は、遅延デバイス１５１０－（ｍ－２）の第１の信号入力１５１２－（ｍ－２）に入るクロック信号から生成され、出力１３２６に到達するように遅延デバイス１５１０－（ｍ－２）、１５１０－（ｍ－１）および１５１０－ｍの時間遅延だけ遅延される。クロック信号の複数の遅延バージョンｃｌｋ１、ｃｌｋ２、およびｃｌｋ３の高位相は、時間的に重複することに留意されたい。
【0123】
この例では、遅延回路１３２０の出力１３２６における遅延出力信号Ｄ＿ｏｕｔは、ＯＲゲート１３３０によって信号入力１２５２におけるクロック信号（「ｈｐｅ＿ｉｎ」とラベル付けされる）とＯＲ演算されて、大きな高位相拡張を有する出力１２５６におけるクロック信号（「ｈｐｅ＿ｏｕｔ」とラベル付けされる）を生成する。この例では、クロックグリッチは、クロック信号の遅延バージョンが時間的に重複するように遅延デバイス１５１０－１～１５１０－ｍの各々の個々の時間遅延を入力クロック信号の高位相より小さくすることによって防止される。しかしながら、遅延回路１３２０は複数の遅延デバイス１５１０－１～１５１０－ｍを含むので、高位相エクステンダ１２５０は、グリッチを伴うことなく入力クロック信号の高位相よりも大きい高位相拡張を達成することができる。
【0124】
図１６は、いくつかの態様による、遅延デバイス１５１０－１～１５１０－ｍの各々の例示的な実装形態を示す。この例では、遅延デバイス１５１０－１～１５１０－ｍの各々は、それぞれのＯＲゲート１６１０－１～１６１０－ｍと、それぞれのＡＮＤゲート１６２０－１～１６２０－ｍと、それぞれの遅延バッファ１６３０－１～１６３０－ｍおよび１６４０－１～１６４０－ｍとを含む。遅延デバイス１５１０－１～１５１０－ｍの各々において、それぞれのＯＲゲート１６１０－１～１６１０－ｍは、それぞれの第１の信号入力１５１２－１～１５１２－ｍに結合される第１の入力と、それぞれの第２の信号入力１５１４－１～１５１４－ｍに結合される第２の入力とを有する。遅延デバイス１５１０－１～１５１０－ｍの各々において、それぞれのＡＮＤゲート１６２０－１～１６２０－ｍは、それぞれのＯＲゲート１６１０－１～１６１０－ｍの出力に結合される第１の入力と、それぞれの制御入力１５１６－１～１５１６－ｍに結合される第２の入力とを有する。遅延デバイス１５１０－１～１５１０－ｍの各々において、それぞれの遅延バッファ１６３０－１～１６３０－ｍおよび１６４０－１～１６４０－ｍは、それぞれのＡＮＤゲート１６２０－１～１６２０－ｍの出力とそれぞれの遅延出力１５１８－１～１５１８－ｍとの間に直列に結合される。
【0125】
この例では、遅延デバイス１５１０－１～１５１０－ｍの各々において、それぞれのＯＲゲート１６１０－１～１６１０－ｍは、それぞれの第１の信号入力１５１２－１～１５１２－ｍにおける高位相およびそれぞれの第２の信号入力１５１４－１～１５１４－ｍにおける高位相を、それぞれのＯＲゲート１６１０－１～１６１０－ｍの出力に渡す。遅延デバイス１５１０－１～１５１０－ｍの各々において、それぞれのＡＮＤゲート１６２０－１～１６２０－ｍは、それぞれの制御信号が１であるときにそれぞれの遅延出力を有効にし（すなわち、ＡＮＤゲートが高位相をそれぞれの遅延出力に渡す）、それぞれの制御信号が０であるときにそれぞれの遅延出力を無効にする（すなわち、ＡＮＤゲートが高位相をブロックし、０を出力する）。
【0126】
遅延デバイス１５１０－１～１５１０－ｍの各々は、例えば、遅延デバイス１５１０－１～１５１０－ｍの各々についての所望の遅延に応じて、図１６の例に示される遅延バッファの数とは異なる数の遅延バッファを含み得ることを理解されたい。いくつかの実装形態では、遅延バッファ１６３０－１～１６３０－ｍおよび１６４０－１～１６４０－ｍは、例えば、ＯＲゲート１６１０－１～１６１０－ｍの遅延およびＡＮＤゲート１６２０－１～１６２０－ｍの遅延がすでに遅延デバイス１５１０－１～１５１０－ｍの各々について所望の遅延を与えているとき、全て省略されてもよい。
【0127】
図１５Ａおよび図１６に示される高位相エクステンダ１２５０の例示的な実装形態では、クロックグリッチを回避するために、個々の遅延デバイス（すなわち、１５１０－ｍ、１５１０－（ｍ－１）、・・・、１５１０－１）の時間遅延のみが入力クロック信号の高位相以下である必要があり、出力クロックの高位相は、有効にされた遅延デバイスからの時間遅延の累積によって拡張することができる。図１５Ａおよび図１６の高位相エクステンダ１２５０の例示的な実装形態は、入力クロック信号の高位相よりも大きい出力クロック信号の高位相の拡張を可能にし、したがって、クロックグリッチを回避しつつ、より大きい範囲の高位相拡張を可能にする。
【0128】
デューティサイクル調整器１２２０は、高位相エクステンダ１２５０に限定されないことを理解されたい。これに関し、図１７は、デューティサイクル調整器１２２０が、高位相エクステンダ１２５０の代わりに低位相エクステンダ１７５０を含む例を示している。この例では、低位相エクステンダは、第１のマルチプレクサ１２４０の出力１２４８に結合される信号入力１７５２と、第２の制御入力１２２８に結合される制御入力１７５４と、第２のマルチプレクサ１２７０の出力１７５６第１の入力１２７２とを有する。この例では、低位相エクステンダ１７５０は、制御入力１７５４を介して受信された位相制御信号に基づいて調整可能な量だけクロック信号の低位相を拡張するように構成される。
【0129】
デューティサイクル調整器１２２０に入力されるクロック信号入力のデューティサイクルを減少させるために、デューティサイクル制御回路３３０（図３に示される）は、第１のマルチプレクサ１２４０および第２のマルチプレクサ１２７０の各々に、第１の制御入力１２２６を介してそれぞれの第１の入力１２４２および１２７２を選択させる。この場合、第１のマルチプレクサ１２４０は、クロック信号を低位相エクステンダ１７５０の信号入力１７５２に渡す。次に、低位相エクステンダ１７５０は、第２の制御入力１２２８を介してデューティサイクル制御回路３３０から受信した位相制御信号に基づいて調整可能な量だけクロック信号の低位相を拡張する。クロック信号の低位相を拡張することによって、低位相エクステンダ１７５０は、クロック信号のデューティサイクルを減少させる。
【0130】
デューティサイクル調整器１２２０に入力されるクロック信号入力のデューティサイクルを増加させるために、デューティサイクル制御回路３３０（図３に示される）は、第１のマルチプレクサ１２４０および第２のマルチプレクサ１２７０の各々に、第１の制御入力１２２６を介してそれぞれの第２の入力１２４４および１２７４を選択させる。この場合、第１のインバータ１２３５はクロック信号を反転させ、第１のマルチプレクサ１２４０は、反転クロック信号を低位相エクステンダ１７５０に渡す。次に、低位相エクステンダ１７５０は、第２の制御入力１２２８を介してデューティサイクル制御回路３３０から受信した位相制御信号に基づいて調整可能な量だけ反転クロック信号の低位相を拡張する。この場合、反転クロック信号の低位相を延長することは、クロック信号の高位相を拡張することと等価であり、これは、クロック信号のデューティサイクルを増加させる。この例では、第２のインバータ１２６５は、クロック信号を取得するために、低位相拡張後に反転クロック信号を反転させ、第２のマルチプレクサ１２７０は、第２のインバータ１２６５からのクロック信号をデューティサイクル調整器１２２０の出力１２２４に渡す。
【0131】
一般に、デューティサイクル調整器１２２０は、第１のマルチプレクサ１２４０の出力１２４８と第２のマルチプレクサ１２７０の第１の入力１２７２との間に高位相エクステンダ（例えば、高位相エクステンダ１２５０）または低位相エクステンダ（例えば、低位相エクステンダ１７５０）を含み、第２の制御入力１２２８を介して受信された位相制御信号に基づいて、調整可能な量だけ高位相エクステンダがクロック信号の高位相を拡張するか、または低位相エクステンダがクロック信号の低位相を拡張する。
【0132】
図１８は、いくつかの態様による、低位相エクステンダ１７５０の例示的な実装形態を示す。この例では、低位相エクステンダ１７５０は、ＡＮＤゲート１８３０と、遅延回路１８２０とを含む。ＡＮＤゲート１８３０は、第１の入力１８３２、第２の入力１８３４、および出力１８３６を有する。ＡＮＤゲート１８３０の第１の入力１８３２は、低位相エクステンダ１７５０の信号入力１７５２に結合され、遅延回路１８２０は、低位相エクステンダ１７５０の信号入力１７５２とＡＮＤゲート１８３０の第２の入力１８３４との間に結合され、ＡＮＤゲート１８３０の出力１８３６は、低位相エクステンダ１７５０の出力１７５６に結合される。ＡＮＤゲートは、ＮＡＮＤゲートとインバータとの組合せ、またはＡＮＤ演算を実行することができる論理ゲートの任意の他の組合せで実装され得ることを理解されたい。
【0133】
この例では、遅延回路１８２０は、遅延線を形成するように直列に結合される複数の遅延デバイス１８１０－１～１８１０－ｍを含む。遅延デバイス１８１０－１～１８１０－ｍの各々は、それぞれの第１の信号入力１８１２－１～１８１２－ｍ、それぞれの第２の信号入力１８１４－１～１８１４－ｍ、それぞれの制御入力１８１６－１～１８１６－ｍ、およびそれぞれの遅延出力１８１８－１～１８１８－ｍを有する。遅延デバイス１８１０－１の第１の信号入力１８１２－１は、低位相エクステンダ１７５０の信号入力１７５２に結合され、遅延デバイス１８１０－１の第２の信号入力１８１４－１は、ある（すなわち１つの）電源レールに結合される。遅延デバイス１８１０－１～１８１０－（ｍ－１）の各々の遅延出力１８１８－１～１８１８－（ｍ－１）は、遅延線における次の遅延デバイス１８１０－２～１８１０－ｍの第２の信号入力１８１４－２～１８１４－ｍに結合され、遅延デバイス１８１０－ｍの遅延出力１８１８－ｍは、遅延回路１８２０の出力１８２６に結合され、この出力１８２６はＡＮＤゲート１８３０の第２の入力１８３４に結合される。遅延デバイス１８１０－２～１８１０－ｍの各々の第１の信号入力１８１２－２～１８１２－ｍは、低位相エクステンダ１７５０の信号入力１７５２に結合される。
【0134】
遅延デバイス１８１０－１～１８１０－ｍの各々は、それぞれの制御入力１８１６－１～１８１６－ｍを介してそれぞれの制御信号（例えば、制御ビット）を受信するように構成される。この例では、低位相エクステンダ１７５０の制御入力１７５４は、複数の制御入力１７５４－１～１７５４－ｍを含み、複数の制御入力１７５４－１～１７５４－ｍの各々は、遅延デバイス１８１０－１～１８１０－ｍのうちのそれぞれ１つの制御入力１８１６－１～１８１６－ｍに結合される。
【0135】
この例では、遅延デバイス１８１０－１～１８１０－ｍの各々は、それぞれの制御信号に基づいてそれぞれの遅延出力１８１８－１～１８１８－ｍを有効にする、または無効にするように構成される。例えば、遅延デバイス１８１０－１～１８１０－ｍの各々は、それぞれの制御信号が第１の論理値を有するとき、それぞれの遅延出力１８１８－１～１８１８－ｍを有効にし、それぞれの制御信号が第２の論理値を有するとき、それぞれの遅延出力１８１８－１～１８１８－ｍを無効にするように構成され得る。第１の論理値は、０であってもよく、第２の論理値は、１であってもよく、またはその逆でもよい。
【0136】
遅延デバイス１８１０－１～１８１０－ｍの各々は、それぞれの遅延出力１８１８－１～１８１８－ｍが有効にされると、それぞれの第１の信号入力１８１２－１～１８１２－ｍにおける低位相（すなわち、論理０）をそれぞれの遅延出力１８１８－１～１８１８－ｍに渡し、それぞれの第２の信号入力１８１４－１～１８１４－ｍにおける低位相（すなわち、論理０）をそれぞれの遅延出力１８１８－１～１８１８－ｍに渡すように構成される。図１８の例では、遅延デバイス１８１０－１の第２の信号入力１８１４－１は電源レールに結合される。遅延デバイス１８１０－１～１８１０－ｍの各々は、それぞれの遅延出力１８１８－１～１８１８－ｍが無効にされると、それぞれの第１の信号入力１８１２－１～１８１２－ｍにおける信号（すなわち、クロック信号）をブロックし、それぞれの第２の信号入力１８１４－２～１８１４－ｍにおける信号（すなわち、クロック信号）をブロックする（すなわち、ゲートする）ように構成される。この例では、遅延デバイス１８１０－１～１８１０－ｍの各々は、それぞれの遅延出力１８１８－１～１８１８－ｍが無効にされると、それぞれの遅延出力１８１８－１～１８１８－ｍにおいて静的論理値を出力し得る。静的論理値は１でもよいし、０であってもよい。
【0137】
この例では、デューティサイクル制御回路３３０（図３に示される）は、制御入力１７５４－１～１７５４－ｍを介して遅延出力１８１８－１～１８１８－ｍが有効にされた遅延デバイス１８１０－１～１８１０－ｍの数を制御することによって、低位相エクステンダ１７５０の低位相拡張を制御する。遅延出力１８１８－１～１８１８－ｍが有効にされた遅延デバイス１８１０－１～１８１０－ｍの数が多いほど、出力１７５６におけるクロック信号の低位相拡張が大きくなる。この例では、デューティサイクル制御回路３３０は、遅延デバイス１８１０－ｍの遅延出力１８１８－ｍから開始して、図１８の右から左に、遅延デバイス１８１０－１～１８１０－ｍ（遅延セグメントとも呼ばれる）の遅延出力１８１８－１～１８１８－ｍを有効にする。遅延出力１８１８－１～１８１８－ｍが有効にされた遅延デバイス１８１０－１～１８１０－ｍは、複数のバージョンのクロック信号の低位相が遅延回路１８２０の出力１８２６に結合される複数のバージョンのクロック信号を生成しており、低位相が拡張された遅延出力信号を与える。遅延出力１８１８－１～１８１８－ｍが有効にされた遅延デバイス１８１０－１～１８１０－ｍの数が多いほど、低位相拡張が大きくなる。遅延出力信号は、ＡＮＤゲート１８３０によって信号入力１７５２におけるクロック信号とＡＮＤ演算されて、出力１７５６においてクロック信号を与える。
【0138】
図１８は、いくつかの態様による、遅延デバイス１８１０－１～１８１０－ｍの各々の例示的な実装形態を示す。この例では、遅延デバイス１８１０－１～１８１０－ｍの各々は、それぞれのＡＮＤゲート１８４０－１～１８４０－ｍと、それぞれのＯＲゲート１８５０－１～１８５０－ｍと、それぞれの遅延バッファ１８６０－１～１８６０－ｍおよび１８７０－１～１８７０－ｍとを含む。遅延デバイス１８１０－１～１８１０－ｍの各々において、それぞれのＡＮＤゲート１８４０－１～１８４０－ｍは、それぞれの第１の信号入力１８１２－１～１８１２－ｍに結合される第１の入力と、それぞれの第２の信号入力１８１４－１～１８１４－ｍに結合される第２の入力とを有する。遅延デバイス１８１０－１～１８１０－ｍの各々において、それぞれのＯＲゲート１８５０－１～１８５０－ｍは、それぞれのＡＮＤゲート１８４０－１～１８４０－ｍの出力に結合される第１の入力と、それぞれの制御入力１８１６－１～１８１６－ｍに結合される第２の入力とを有する。遅延デバイス１８１０－１～１８１０－ｍの各々において、それぞれの遅延バッファ１８６０－１～１８６０－ｍおよび１８７０－１～１８７０－ｍは、それぞれのＯＲゲート１８５０－１～１８５０－ｍの出力とそれぞれの遅延出力１８１８－１～１８１８－ｍとの間に直列に結合される。
【0139】
この例では、遅延デバイス１８１０－１～１８１０－ｍの各々において、それぞれのＡＮＤゲート１８４０－１～１８４０－ｍは、それぞれの第１の信号入力１８１２－１～１８１２－ｍにおける低位相およびそれぞれの第２の信号入力１８１４－１～１８１４－ｍにおける低位相を、それぞれのＡＮＤゲート１８４０－１～１８４０－ｍの出力に渡す。遅延デバイス１８１０－１～１８１０－ｍの各々において、それぞれのＯＲゲート１８５０－１～１８５０－ｍは、それぞれの制御信号が０であるときにそれぞれの遅延出力を有効にし（すなわち、ＯＲゲートが低位相をそれぞれの遅延出力に渡す）、それぞれの制御信号が１であるときにそれぞれの遅延出力を無効にする（すなわち、ＯＲゲートが低位相をブロックし、１を出力する）。
【0140】
遅延デバイス１８１０－１～１８１０－ｍの各々は、例えば、遅延デバイス１８１０－１～１８１０－ｍの各々に対する所望の遅延に応じて、図１８の例に示される遅延バッファの数とは異なる数の遅延バッファを含み得ることを理解されたい。
【0141】
図１９は、クロック信号を測定する方法１９００を示す。方法１９００は、いくつかの態様によれば、タイミング測定回路５１０によって実行され得る。
【0142】
ブロック１９１０において、タイミング信号のエッジは、クロック信号の第１のエッジでローンチされる。例えば、タイミング信号のエッジは、ローンチ回路５３０によってローンチされ得る。クロック信号の第１のエッジは、クロック信号の立ち上がりエッジまたは立ち下がりエッジとすることができる。
【0143】
ブロック１９２０において、キャプチャ信号のエッジは、クロック信号の第２のエッジで出力される。例えば、キャプチャ信号のエッジは、キャプチャ回路５４０によって出力され得る。クロック信号の第２のエッジは、クロック信号の立ち上がりエッジまたは立ち下がりエッジとすることができる。
【0144】
ブロック１９３０において、タイミング信号のエッジおよびキャプチャ信号のエッジは、時間デジタル変換器（ＴＤＣ）において受信される。ＴＤＣは、ＴＤＣ５６０に相当し得る。
【0145】
ブロック１９４０において、タイミング信号のエッジがＴＤＣにおいて受信される時間と、キャプチャ信号のエッジがＴＤＣにおいて受信される時間との間である、時間遅延がＴＤＣを使用して測定される。
【0146】
以下の番号付きの条項において、実装例について説明する。
１．
イネーブル入力、クロック入力、および出力を有するローンチ回路であって、イネーブル入力においてイネーブル信号を受信し、ローンチ回路のクロック入力においてクロック信号を受信し、イネーブル信号の受信に応答して、クロック信号の第１のエッジでローンチ回路の出力においてタイミング信号のエッジをローンチするように構成される、ローンチ回路と、
クロック入力および出力を有するキャプチャ回路であって、キャプチャ回路のクロック入力においてクロック信号を受信し、クロック信号の第２のエッジでキャプチャ回路の出力においてキャプチャ信号のエッジを出力するように構成される、キャプチャ回路と、
信号入力、キャプチャ入力、および出力を有する時間デジタル変換器（ＴＤＣ）であって、ＴＤＣの信号入力が、ローンチ回路の出力に結合され、ＴＤＣのキャプチャ入力が、キャプチャ回路の出力に結合される、時間デジタル変換器（ＴＤＣ）と、
を備える、タイミング測定回路。
１．
イネーブル入力、クロック入力、および出力を有するローンチ回路であって、イネーブル入力においてイネーブル信号を受信し、ローンチ回路のクロック入力においてクロック信号を受信し、イネーブル信号の受信に応答して、クロック信号の第１のエッジでローンチ回路の出力においてタイミング信号のエッジをローンチするように構成される、ローンチ回路と、
クロック入力および出力を有するキャプチャ回路であって、キャプチャ回路のクロック入力においてクロック信号を受信し、クロック信号の第２のエッジでキャプチャ回路の出力においてキャプチャ信号のエッジを出力するように構成される、キャプチャ回路と、
信号入力、キャプチャ入力、および出力を有する時間デジタル変換器（ＴＤＣ）であって、ＴＤＣの信号入力が、ローンチ回路の出力に結合され、ＴＤＣのキャプチャ入力が、キャプチャ回路の出力に結合される、時間デジタル変換器（ＴＤＣ）と、
を備える、タイミング測定回路。
【0147】
２．ＴＤＣが、
ＴＤＣの信号入力においてタイミング信号のエッジを受信し、
ＴＤＣのキャプチャ入力においてキャプチャ信号のエッジを受信し、
タイミング信号のエッジが受信される時間と、キャプチャ信号のエッジが受信される時間との間の時間遅延を測定し、
ＴＤＣの出力において、測定された時間遅延を示す信号を出力する
ように構成される、条項１に記載のタイミング測定回路。
ＴＤＣの信号入力においてタイミング信号のエッジを受信し、
ＴＤＣのキャプチャ入力においてキャプチャ信号のエッジを受信し、
タイミング信号のエッジが受信される時間と、キャプチャ信号のエッジが受信される時間との間の時間遅延を測定し、
ＴＤＣの出力において、測定された時間遅延を示す信号を出力する
ように構成される、条項１に記載のタイミング測定回路。
【0148】
３．信号入力および出力を有する遅延回路であって、遅延回路の信号入力がローンチ回路の出力に結合され、遅延回路の出力がＴＤＣの信号入力に結合される、遅延回路をさらに備える、条項１または２に記載のタイミング測定回路。
【0149】
４．遅延回路が、調整可能な時間遅延を有し、遅延回路が、
遅延回路の制御入力において遅延制御信号を受信し、
受信した遅延制御信号に基づいて、遅延回路の時間遅延を設定する、
ように構成される、条項３に記載のタイミング測定回路。
遅延回路の制御入力において遅延制御信号を受信し、
受信した遅延制御信号に基づいて、遅延回路の時間遅延を設定する、
ように構成される、条項３に記載のタイミング測定回路。
【0150】
５．ＴＤＣが、
信号入力、クロック入力、および出力を有するフリップフロップであって、フリップフロップの信号入力がＴＤＣの信号入力に結合され、フリップフロップのクロック入力がＴＤＣのキャプチャ入力に結合され、フリップフロップの出力がＴＤＣの出力に結合される、フリップフロップ
を備える、条項４に記載のタイミング測定回路。
信号入力、クロック入力、および出力を有するフリップフロップであって、フリップフロップの信号入力がＴＤＣの信号入力に結合され、フリップフロップのクロック入力がＴＤＣのキャプチャ入力に結合され、フリップフロップの出力がＴＤＣの出力に結合される、フリップフロップ
を備える、条項４に記載のタイミング測定回路。
【0151】
６．ＴＤＣが、
ＴＤＣの信号入力に結合される遅延線であって、直列に結合される遅延バッファを含む、遅延線と、
フリップフロップであって、フリップフロップの各々が、それぞれの信号入力と、それぞれのクロック入力と、それぞれの出力と、を有し、フリップフロップの各々の信号入力が、遅延バッファのうちのそれぞれ１つの出力に結合され、フリップフロップの各々のクロック入力が、ＴＤＣのキャプチャ入力に結合される、フリップフロップと、
を備える、条項１～４のいずれか一項に記載のタイミング測定回路。
ＴＤＣの信号入力に結合される遅延線であって、直列に結合される遅延バッファを含む、遅延線と、
フリップフロップであって、フリップフロップの各々が、それぞれの信号入力と、それぞれのクロック入力と、それぞれの出力と、を有し、フリップフロップの各々の信号入力が、遅延バッファのうちのそれぞれ１つの出力に結合され、フリップフロップの各々のクロック入力が、ＴＤＣのキャプチャ入力に結合される、フリップフロップと、
を備える、条項１～４のいずれか一項に記載のタイミング測定回路。
【0152】
７．ローンチ回路が、エッジ選択信号を受信するように構成される制御入力を有し、ローンチ回路が、
エッジ選択信号が第１の論理値を有する場合、クロック信号の第１のエッジのためにクロック信号の立ち上がりエッジを選択し、
エッジ選択信号が第２の論理値を有する場合、クロック信号の第１のエッジのためにクロック信号の立ち下がりエッジを選択する、
ように構成される、条項１～６のいずれか一項に記載のタイミング測定回路。
エッジ選択信号が第１の論理値を有する場合、クロック信号の第１のエッジのためにクロック信号の立ち上がりエッジを選択し、
エッジ選択信号が第２の論理値を有する場合、クロック信号の第１のエッジのためにクロック信号の立ち下がりエッジを選択する、
ように構成される、条項１～６のいずれか一項に記載のタイミング測定回路。
【0153】
８．ローンチ回路が、
第１の入力、第２の入力、選択入力、および出力を有するマルチプレクサであって、第１の入力がローンチ回路のクロック入力に結合さており、選択入力がローンチ回路の制御入力に結合される、マルチプレクサと、
ローンチ回路のクロック入力とマルチプレクサの第２の入力との間に結合される、インバータと、
信号入力、クロック入力、および出力を有するローンチフリップフロップであって、ローンチフリップフロップの信号入力がローンチ回路のイネーブル入力に結合され、ローンチフリップフロップのクロック入力がマルチプレクサの出力に結合され、ローンチフリップフロップの出力がローンチ回路の出力に結合される、ローンチフリップフロップと、
を備える、条項７に記載のタイミング測定回路。
第１の入力、第２の入力、選択入力、および出力を有するマルチプレクサであって、第１の入力がローンチ回路のクロック入力に結合さており、選択入力がローンチ回路の制御入力に結合される、マルチプレクサと、
ローンチ回路のクロック入力とマルチプレクサの第２の入力との間に結合される、インバータと、
信号入力、クロック入力、および出力を有するローンチフリップフロップであって、ローンチフリップフロップの信号入力がローンチ回路のイネーブル入力に結合され、ローンチフリップフロップのクロック入力がマルチプレクサの出力に結合され、ローンチフリップフロップの出力がローンチ回路の出力に結合される、ローンチフリップフロップと、
を備える、条項７に記載のタイミング測定回路。
【0154】
９．ローンチ回路が、
信号入力、クロック入力、および出力を有する第１のフリップフロップであって、第１のフリップフロップの信号入力がローンチ回路のイネーブル入力に結合され、第１のフリップフロップのクロック入力がローンチ回路のクロック入力に結合される、第１のフリップフロップと、
信号入力、クロック入力、および出力を有する第２のフリップフロップであって、第２のフリップフロップの信号入力が第１のフリップフロップの出力に結合され、第２のフリップフロップのクロック入力がマルチプレクサの出力に結合され、第２のフリップフロップの出力がローンチフリップフロップの信号入力に結合される、第２のフリップフロップと、
をさらに備える、条項８に記載のタイミング測定回路。
信号入力、クロック入力、および出力を有する第１のフリップフロップであって、第１のフリップフロップの信号入力がローンチ回路のイネーブル入力に結合され、第１のフリップフロップのクロック入力がローンチ回路のクロック入力に結合される、第１のフリップフロップと、
信号入力、クロック入力、および出力を有する第２のフリップフロップであって、第２のフリップフロップの信号入力が第１のフリップフロップの出力に結合され、第２のフリップフロップのクロック入力がマルチプレクサの出力に結合され、第２のフリップフロップの出力がローンチフリップフロップの信号入力に結合される、第２のフリップフロップと、
をさらに備える、条項８に記載のタイミング測定回路。
【0155】
１０．キャプチャ回路が、エッジ選択信号を受信するように構成される制御入力を有し、キャプチャ回路が、
エッジ選択信号が第１の論理値を有する場合、クロック信号の第２のエッジのためにクロック信号の立ち上がりエッジを選択し、
エッジ選択信号が第２の論理値を有する場合、クロック信号の第２のエッジのためにクロック信号の立ち下がりエッジを選択する、
ように構成される、条項１～９のいずれか一項に記載のタイミング測定回路。
エッジ選択信号が第１の論理値を有する場合、クロック信号の第２のエッジのためにクロック信号の立ち上がりエッジを選択し、
エッジ選択信号が第２の論理値を有する場合、クロック信号の第２のエッジのためにクロック信号の立ち下がりエッジを選択する、
ように構成される、条項１～９のいずれか一項に記載のタイミング測定回路。
【0156】
１１．キャプチャ回路が、
第１の入力、第２の入力、選択入力、および出力を有するマルチプレクサであって、第１の入力がキャプチャ回路のクロック入力に結合され、選択入力がキャプチャ回路の制御入力に結合される、マルチプレクサと、
キャプチャ回路のクロック入力とマルチプレクサの第２の入力との間に結合される、インバータと、
マルチプレクサの出力とキャプチャ回路の出力との間に結合されるクロックゲーティング回路と、
を備える、条項１０に記載のタイミング測定回路。
第１の入力、第２の入力、選択入力、および出力を有するマルチプレクサであって、第１の入力がキャプチャ回路のクロック入力に結合され、選択入力がキャプチャ回路の制御入力に結合される、マルチプレクサと、
キャプチャ回路のクロック入力とマルチプレクサの第２の入力との間に結合される、インバータと、
マルチプレクサの出力とキャプチャ回路の出力との間に結合されるクロックゲーティング回路と、
を備える、条項１０に記載のタイミング測定回路。
【0157】
１２．クロック信号の第１のエッジが立ち上がりエッジであり、クロック信号の第２のエッジが立ち下がりエッジである、条項１～１１のいずれか一項に記載のタイミング測定回路。
【0158】
１３．クロック信号の第１のエッジが立ち下がりエッジであり、クロック信号の第２のエッジが立ち上がりエッジである、条項１～１１のいずれか一項に記載のタイミング測定回路。
【0159】
１４．クロック信号を測定する方法であって、
クロック信号の第１のエッジでタイミング信号のエッジをローンチすることと、
クロック信号の第２のエッジでキャプチャ信号のエッジを出力することと、
時間デジタル変換器（ＴＤＣ）においてタイミング信号のエッジおよびキャプチャ信号のエッジを受信することと、
タイミング信号のエッジがＴＤＣにおいて受信される時間と、キャプチャ信号のエッジがＴＤＣにおいて受信される時間との間である、時間遅延をＴＤＣを使用して測定することと、
を含む、方法。
クロック信号の第１のエッジでタイミング信号のエッジをローンチすることと、
クロック信号の第２のエッジでキャプチャ信号のエッジを出力することと、
時間デジタル変換器（ＴＤＣ）においてタイミング信号のエッジおよびキャプチャ信号のエッジを受信することと、
タイミング信号のエッジがＴＤＣにおいて受信される時間と、キャプチャ信号のエッジがＴＤＣにおいて受信される時間との間である、時間遅延をＴＤＣを使用して測定することと、
を含む、方法。
【0160】
１５．クロック信号の第１のエッジが立ち上がりエッジであり、クロック信号の第２のエッジが立ち下がりエッジであり、方法が、
測定された時間遅延に基づいてクロック信号の高位相を決定すること
をさらに含む、条項１４に記載の方法。
測定された時間遅延に基づいてクロック信号の高位相を決定すること
をさらに含む、条項１４に記載の方法。
【0161】
１６．
タイミングのエッジがＴＤＣにおいて受信される前に、遅延回路を通してタイミング信号のエッジを伝搬させること
をさらに含む、条項１５に記載の方法であって、
クロック信号の高位相を決定することが、遅延回路の時間遅延にも基づいてクロック信号の高位相を決定することを含む、条項１５に記載の方法。
タイミングのエッジがＴＤＣにおいて受信される前に、遅延回路を通してタイミング信号のエッジを伝搬させること
をさらに含む、条項１５に記載の方法であって、
クロック信号の高位相を決定することが、遅延回路の時間遅延にも基づいてクロック信号の高位相を決定することを含む、条項１５に記載の方法。
【0162】
１７．クロック信号の第１のエッジが立ち下がりであり、クロック信号の第２のエッジが立ち上がりエッジであり、方法が、
測定された時間遅延に基づいてクロック信号の低位相を決定すること
をさらに含む、条項１４に記載の方法。
測定された時間遅延に基づいてクロック信号の低位相を決定すること
をさらに含む、条項１４に記載の方法。
【0163】
１８．
タイミングのエッジがＴＤＣにおいて受信される前に、遅延回路を通してタイミング信号のエッジを伝搬させること
をさらに含む、条項１７に記載の方法であって、
クロック信号の低位相を決定することが、遅延回路の時間遅延にも基づいてクロック信号の低位相を決定することを含む、
条項１７に記載の方法。
タイミングのエッジがＴＤＣにおいて受信される前に、遅延回路を通してタイミング信号のエッジを伝搬させること
をさらに含む、条項１７に記載の方法であって、
クロック信号の低位相を決定することが、遅延回路の時間遅延にも基づいてクロック信号の低位相を決定することを含む、
条項１７に記載の方法。
【0164】
本開示は、本開示の諸態様を説明するために上記で使用される、例示的な用語法に限定されるものではない点を理解されたい。例えば、クロック生成器は、クロックソース、クロックシンセサイザ、または別の用語で呼ばれることもある。別の例では、遅延バッファは、遅延要素、遅延ユニット、または別の用語で呼ばれることもある。別の例では、タイミング測定回路は、デューティサイクル測定回路、デューティサイクル検出器、または別の用語で呼ばれることもある。フリップフロップの信号入力は、データ入力（例えば、Ｄ入力）または別の用語で呼ばれることもある。クロック信号のために使用される信号経路は、クロック経路とも呼ばれることもある。また、信号のエッジをローンチすることは、信号のエッジを出力することと呼ばれることもある。
【0165】
デューティサイクル制御回路３３０および測定制御回路５２０はそれぞれ、本明細書で説明される機能を実行するように設計された、汎用プロセッサ、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）、特定用途向け集積回路（application specific integrated circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）若しくは他のプログラマブル論理デバイス、個別ハードウェア構成要素（例えば、論理ゲート）、ステートマシン、またはそれらの任意の組合せを用いて実装することができる。本明細書で説明される機能は、それらの機能を実行するためのコードを含むソフトウェアをプロセッサが実行することによって、実行することができる。このソフトウェアは、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、光ディスク、および／または磁気ディスクなどの、コンピュータ可読記憶媒体上に記憶させることができる。
【0166】
本開示の範囲内で、「例示的」という語は、「実施例、実例、または例示としての役割を果たすこと」を意味するために使用される。「例示的」として本明細書で説明される、いずれの実装形態または態様も、必ずしも本開示の他の態様よりも好ましいかまたは有利であるとして解釈されるべきではない。同様に、「態様」という用語は、本開示の全ての態様が、説明した特徴、利点、または動作モードを含むことを必要とするとは限らない。「結合される」という用語は、本明細書では、２つの構造体間の、直接的または間接的な電気的結合を指すために使用される。
【0167】
本開示の上記の説明は、本開示をあらゆる当業者が作製または使用することを可能にするために提供される。本開示に対する様々な修正が、当業者には容易に明らかとなり、本明細書で定義される一般的原理は、本開示の趣旨または範囲から逸脱することなく、他の変形例に適用することができる。それゆえ、本開示は、本明細書で説明される実施例に限定されることを意図するものではなく、本明細書で開示される原理および新規の特徴と一致する、最も広い範囲が与えられるべきである。
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14A】
【図14B】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19】
