特許 7598029 半導体集積回路装置および半導体集積回路装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-03

(45)【発行日】2024-12-11

(54)【発明の名称】半導体集積回路装置および半導体集積回路装置の製造方法

(51)【国際特許分類】

   H01L 21/82 20060101AFI20241204BHJP

   H01L 21/8238 20060101ALI20241204BHJP

   H01L 27/092 20060101ALI20241204BHJP

【ＦＩ】

H01L21/82 B

H01L27/092 A

H01L27/092 C

H01L27/092 G

【請求項の数】 6

(21)【出願番号】P 2021550640

(86)(22)【出願日】2020-09-23

(86)【国際出願番号】 JP2020035675

(87)【国際公開番号】W WO2021065590

(87)【国際公開日】2021-04-08

【審査請求日】2023-08-16

(31)【優先権主張番号】P 2019182406

(32)【優先日】2019-10-02

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】110001427

【氏名又は名称】弁理士法人前田特許事務所

(72)【発明者】

【氏名】岩堀 淳司

【審査官】市川 武宜

(56)【参考文献】

【文献】国際公開第２０１８／００３６３４（ＷＯ，Ａ１）

【文献】国際公開第２０１８／０２５５８０（ＷＯ，Ａ１）

【文献】特開２０１８－２６５６５（ＪＰ，Ａ）

【文献】特開２０１８－１２５５４２（ＪＰ，Ａ）

【文献】特開２０１４－１０８３９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／０９２

(57)【特許請求の範囲】

【請求項1】

第１および第２スタンダードセルを備えた半導体集積回路装置であって、
前記第１および第２スタンダードセルは、第１方向に並んで配置されており、
前記第１スタンダードセルは、
第１ゲート配線と、
前記第１ゲート配線の前記第１方向における前記第２スタンダードセル側に、前記第１ゲート配線と隣接するように形成された第１ダミーゲート配線と、
前記第１ゲート配線と前記第１ダミーゲート配線との間に設けられた第１パッドと、
前記第１ゲート配線と平面視で重なるように形成されており、前記第１パッドと接続された第１ナノシートと、
前記第１ダミーゲート配線と平面視で重なるように形成されており、前記第１パッドと接続された第１ダミーナノシートと
を備え、
前記第２スタンダードセルは、
第２ゲート配線と、
前記第２ゲート配線の前記第１方向における前記第１スタンダードセル側に、前記第２ゲート配線と隣接するように形成され、かつ、前記第１ダミーゲート配線と隣接するように形成された第２ダミーゲート配線と、
前記第２ゲート配線と前記第２ダミーゲート配線との間に設けられた第２パッドと
を備えることを特徴とする半導体集積回路装置。

【請求項2】

請求項１記載の半導体集積回路装置において、
前記第２スタンダードセルは、
前記第２ゲート配線と平面視で重なるように形成されており、前記第２パッドと接続された第２ナノシートと、
前記第２ダミーゲート配線と平面視で重なるように形成されており、前記第２パッドと接続された第２ダミーナノシートと
をさらに備えることを特徴とする半導体集積回路装置。

【請求項3】

請求項１または２記載の半導体集積回路装置において、
前記第１および第２スタンダードセルの間に、フィラーセルが配置されていることを特徴とする半導体集積回路装置。

【請求項4】

請求項１～３のいずれか１項記載の半導体集積回路装置において、
平面視において、前記第１および第２ダミーゲート配線の間にローカル配線が形成されており、
前記ローカル配線は、前記第１方向と垂直をなす第２方向に延びていることを特徴とする半導体集積回路装置。

【請求項5】

第１および第２スタンダードセルを備えた半導体集積回路装置であって、
前記第１および第２スタンダードセルは、第１方向に隣接して配置されており、
前記第１および第２スタンダードセルのセル境界に、第１ダミーゲート配線が形成されており、
前記第１スタンダードセルは、
前記第１方向において前記第１ダミーゲート配線と隣接するように形成された第１ゲート配線と、
前記第１ダミーゲート配線と前記第１ゲート配線との間に設けられた第１パッドと、
前記第１ゲート配線と平面視で重なるように形成されており、前記第１パッドと接続された第１ナノシートと、
前記第１ダミーゲート配線と平面視で重なるように形成されており、前記第１パッドと接続された第１ダミーナノシートと
を備え、
前記第２スタンダードセルは、
前記第１方向において前記第１ダミーゲート配線と隣接するように形成された第２ゲート配線と、
前記第１ダミーゲート配線と前記第２ゲート配線との間に設けられた第２パッドと、
前記第２ゲート配線と平面視で重なるように形成されており、前記第２パッドと接続された第２ナノシートと、
前記第１ダミーゲート配線と平面視で重なるように形成されており、前記第２パッドと接続され、かつ、前記第１ダミーナノシートと離間するように形成された第２ダミーナノシートと
を備えることを特徴とする半導体集積回路装置。

【請求項6】

第１および第２スタンダードセルを備えた半導体集積回路装置の製造方法であって、
前記第１および第２スタンダードセルは第１方向に隣接して配置されており、
半導体基板上に互いに異なる２種類の半導体を交互に積層して、積層半導体を形成するステップと、
前記積層半導体の上部において、前記第１および第２スタンダードセルのセル境界の位置に第１犠牲ゲート構造体を形成し、前記第１スタンダードセルの形成位置に第２犠牲ゲート構造体を形成し、前記第２スタンダードセルの形成位置に第３犠牲ゲート構造体を形成するステップと、
平面視において、前記第１および第２犠牲ゲート構造体の間、ならびに、前記第１および第３犠牲ゲート構造体の間に形成されている前記積層半導体を除去することにより、第１～第３犠牲ゲート構造体の下部に第１～第３積層半導体部をそれぞれ形成するステップと、
前記第１および第２積層半導体部をエピタキシャル成長させることによって、前記第１および第２積層半導体部の間に第１パッドを形成し、前記第１および第３積層半導体部をエピタキシャル成長させることによって、前記第１および第３積層半導体部の間に第２パッドを形成するステップと、
前記第１～第３犠牲ゲート構造体を除去するステップと、
前記第１パッドと前記第２パッドとが前記第２積層半導体部を介して電気的に接続されないように、前記第２積層半導体部の一部または全部を除去するステップと
を含む半導体集積回路装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ナノシートＦＥＴ（Field Effect Transistor）を用いたスタンダードセル（以下、適宜、単にセルともいう）を備えた半導体集積回路装置のレイアウト構造およびその製造方法に関する。

【背景技術】

【0002】

半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。

【0003】

また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとしてナノシートＦＥＴ（ナノワイヤＦＥＴ）が注目されている。

【0004】

特許文献１には、ナノシートＦＥＴを用いたスタンダードセルにおいて、回路の論理機能に寄与しないダミーパッドが配置された半導体集積回路装置のレイアウト構造が開示されている。

【先行技術文献】

【特許文献】

【0005】

【文献】国際公開第２０１８／０２５５８０号

【発明の概要】

【発明が解決しようとする課題】

【0006】

特許文献１では、ナノシートＦＥＴのチャネル部を形成するナノシート、および、ナノシートの両端に接続され、ソース部またはドレイン部を形成するパッドについて、開示がなされている。しかし、特許文献１では、スタンダードセルに形成されるトランジスタの性能ばらつきを抑制するためのレイアウト構造やその製造方法についての詳細な検討はなされていなかった。

【0007】

本開示は、ナノシートＦＥＴを用いたスタンダードセルのレイアウト構造において、スタンダードセルに形成されるトランジスタの性能ばらつきを抑制するための半導体集積回路装置のレイアウト構造やその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本開示の第１態様では、第１および第２スタンダードセルを備えた半導体集積回路装置であって、前記第１および第２スタンダードセルは、第１方向に並んで配置されている。前記第１スタンダードセルは、第１ゲート配線と、前記第１ゲート配線の前記第１方向における前記第２スタンダードセル側に、前記第１ゲート配線と隣接するように形成された第１ダミーゲート配線と、前記第１ゲート配線と前記第１ダミーゲート配線との間に設けられた第１パッドと、前記第１ゲート配線と平面視で重なるように形成されており、前記第１パッドと接続された第１ナノシートと、前記第１ダミーゲート配線と平面視で重なるように形成されており、前記第１パッドと接続された第１ダミーナノシートとを備える。前記第２スタンダードセルは、第２ゲート配線と、前記第２ゲート配線の前記第１方向における前記第１スタンダードセル側に、前記第２ゲート配線と隣接するように形成され、かつ、前記第１ダミーゲート配線と隣接するように形成された第２ダミーゲート配線と、前記第２ゲート配線と前記第２ダミーゲート配線との間に設けられた第２パッドとを備える。

【0009】

本開示によると、第１パッドは、第１ゲート配線と、第１ゲート配線の第１方向における第２スタンダードセル側に、第１ゲート配線と隣接するように形成された第１ダミーゲート配線との間に設けられる。第１パッドは、第１ゲート配線と平面視で重なるように形成された第１ナノシートと、第１ダミーゲート配線と平面視で重なるように形成された第１ダミーナノシートと接続されている。

【0010】

すなわち、第１パッドは、チャネル部として機能する第１ナノシートと、チャネル部として機能しない第１ダミーナノシートとの間に形成される。このため、第１パッドは、第１ナノシートおよび第１ダミーナノシートとなる積層半導体部をエピタキシャル成長させることにより形成される。これにより、第１パッドは、チャネル部として機能するナノシート同士の間に形成されるパッドと同じように形成される。したがって、トランジスタの製造精度のばらつき、および、トランジスタの性能のばらつきを抑制することができるため、半導体集積回路装置の信頼性向上、歩留まり向上が実現できる。

【0011】

本開示の第２態様では、第１および第２スタンダードセルを備えた半導体集積回路装置であって、前記第１および第２スタンダードセルは、第１方向に隣接して配置されている。前記第１および第２スタンダードセルのセル境界に、第１ダミーゲート配線が形成されている。前記第１スタンダードセルは、前記第１方向において前記第１ダミーゲート配線と隣接するように形成された第１ゲート配線と、前記第１ダミーゲート配線と前記第１ゲート配線との間に設けられた第１パッドと、前記第１ゲート配線と平面視で重なるように形成されており、前記第１パッドと接続された第１ナノシートと、前記第１ダミーゲート配線と平面視で重なるように形成されており、前記第１パッドと接続された第１ダミーナノシートとを備える。前記第２スタンダードセルは、前記第１方向において前記第１ダミーゲート配線と隣接するように形成された第２ゲート配線と、前記第１ダミーゲート配線と前記第２ゲート配線との間に設けられた第２パッドと、前記第２ゲート配線と平面視で重なるように形成されており、前記第２パッドと接続された第２ナノシートと、前記第１ダミーゲート配線と平面視で重なるように形成されており、前記第２パッドと接続され、かつ、前記第１ダミーナノシートと離間するように形成された第２ダミーナノシートとを備える。

【0012】

本開示によると、第１方向に隣接して配置された第１および第２スタンダードセルのセル境界には、第１ダミーゲート配線が形成されている。第１パッドは、第１ダミーゲート配線と、第１方向において第１ダミーゲート配線と隣接するように形成された第１ゲート配線との間に設けられる。第１パッドは、第１ゲート配線と平面視で重なるように形成された第１ナノシートと、第１ダミーゲート配線と平面視で重なるように形成された第１ダミーナノシートと接続されている。また、第２パッドは、第１ダミーゲート配線と、第１方向において第１ダミーゲート配線と隣接するように形成された第２ゲート配線との間に設けられる。第２パッドは、第２ゲート配線と平面視で重なるように形成された第２ナノシートと、第１ダミーゲート配線と平面視で重なるように形成され、かつ、第１ダミーナノシートと離間するように形成された第２ダミーナノシートと接続されている。

【0013】

すなわち、第１パッドは、チャネル部として機能する第１ナノシートと、チャネル部として機能しない第１ダミーナノシートとの間に形成される。第２パッドは、チャネル部として機能する第２ナノシートと、第１ダミーナノシートと離間され、チャネル部として機能しない第２ダミーナノシートとの間に形成される。このため、第１パッドは、第１ナノシートおよび第１ダミーナノシートとなる積層半導体部をエピタキシャル成長させることにより形成される。第２パッドは、第２ナノシートおよび第２ダミーナノシートとなる積層半導体部をエピタキシャル成長させることにより形成される。これにより、第１および第２パッドは、それぞれ、チャネル部として機能するナノシート同士の間に形成されるパッドと同じように形成される。したがって、トランジスタの製造精度のばらつき、および、トランジスタの性能のばらつきを抑制することができるため、半導体集積回路装置の信頼性向上、歩留まり向上が実現できる。

【0014】

また、第１および第２スタンダードセルが、第１方向に隣接して配置されるため、半導体集積回路装置の小面積化を図ることができる。

【0015】

本開示の第３態様では、第１および第２スタンダードセルを備えた半導体集積回路装置の製造方法であって、前記第１および第２スタンダードセルは第１方向に隣接して配置されており、半導体基板上に互いに異なる２種類の半導体を交互に積層して、積層半導体を形成するステップと、前記積層半導体の上部において、前記第１および第２スタンダードセルのセル境界の位置に第１犠牲ゲート構造体を形成し、前記第１スタンダードセルの形成位置に第２犠牲ゲート構造体を形成し、前記第２スタンダードセルの形成位置に第３犠牲ゲート構造体を形成するステップと、平面視において、前記第１および第２犠牲ゲート構造体の間、ならびに、前記第１および第３犠牲ゲート構造体の間に形成されている前記積層半導体を除去することにより、第１～第３犠牲ゲート構造体の下部に第１～第３積層半導体部をそれぞれ形成するステップと、前記第１および第２積層半導体部をエピタキシャル成長させることによって、前記第１および第２積層半導体部の間に第１パッドを形成し、前記第１および第３積層半導体部をエピタキシャル成長させることによって、前記第１および第３積層半導体部の間に第２パッドを形成するステップと、前記第１～第３犠牲ゲート構造体を除去するステップと、前記第１パッドと前記第２パッドとが前記第２積層半導体部を介して電気的に接続されないように、前記第２積層半導体部の一部または全部を除去するステップとを含む。

【0016】

本開示によると、第１および第２積層半導体部は、第１方向に隣接して形成される。第１および第３積層半導体部は、第１方向に隣接して形成される。第１パッドは、第１積層半導体部および、第２積層半導体部をエピタキシャル成長させることにより形成される。第２パッドは、第１積層半導体部の側面、および、第３積層半導体部をエピタキシャル成長させることにより形成される。そして、第１積層半導体部は、第１パッドと第２パッドとが電気的に接続されないように、一部または全部が除去される。

【0017】

すなわち、第１および第２パッドは、それぞれ、第１方向に隣接して形成された積層半導体部をエピタキシャル成長させることにより形成される。このため、第１および第２パッドは、チャネル部として機能する半導体層を含む積層半導体部の間に形成されたパッドと同じように形成される。したがって、トランジスタの製造精度のばらつき、および、トランジスタの性能のばらつきを抑制することができるため、半導体集積回路装置の信頼性向上、歩留まり向上が実現できる。

【発明の効果】

【0018】

本開示によると、ナノシートＦＥＴを用いたスタンダードセルのレイアウト構造において、スタンダードセルに形成されるトランジスタの性能ばらつきを抑制するためのレイアウト構造やその製造方法を実現することができる。

【図面の簡単な説明】

【0019】

【図1】第１実施形態に係る半導体集積回路装置のレイアウト構造の例を示す平面図。

【図2】第１実施形態に係るスタンダードセルのレイアウト構造の例を示す断面図。

【図3】図１に示すスタンダードセルＣ１の回路図。

【図4】第１実施形態に係る半導体集積回路装置の製造方法を説明するための図。

【図5】第１実施形態に係る半導体集積回路装置の製造方法を説明するための図。

【図6】第１実施形態に係る半導体集積回路装置の製造方法を説明するための図。

【図7】第１実施形態に係る半導体集積回路装置の製造方法を説明するための図。

【図8】第１実施形態に係るスタンダードセルのレイアウト構造の他の例を示す平面図。

【図9】第２実施形態に係る半導体集積回路装置のレイアウト構造の例を示す平面図。

【図10】第２実施形態に係る半導体集積回路装置の製造方法を説明するための図。

【図11】第２実施形態に係る半導体集積回路装置の製造方法を説明するための図。

【図12】第２実施形態に係る半導体集積回路装置の製造方法を説明するための図。

【図13】第２実施形態に係る半導体集積回路装置の製造方法を説明するための図。

【発明を実施するための形態】

【0020】

以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノシートＦＥＴ（Field Effect Transistor）を備えるものとする。

【0021】

また、本明細書では、ナノシートの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。

【0022】

また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノシートおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。

【0023】

また、本明細書では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。

【0024】

また、以下の実施形態では、「ＶＤＤ」，「ＶＳＳ」は、電圧または電源自体を示すために用いるとする。

【0025】

また、以下の実施形態およびその変形例において、同様の部材等については、同じ符号を付して説明を省略することがある。

【0026】

（第１実施形態）
図１および図２は第１実施形態に係る半導体集積回路装置のレイアウト構造の例を示す図であり、図１は平面図、図２は平面視縦方向における断面図である。具体的には、図２は図１に示す線Ｃ－Ｃ’の断面ある。

【0027】

なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向、図面縦方向をＹ方向、基板面に垂直な方向をＺ方向としている。また、図１等の平面図においてセルを取り囲むように表示された実線は、セル枠（スタンダードセルＣ１およびフィラーセルＣＦの外縁）を示す。

【0028】

図１では、複数のスタンダードセルがＸ方向に並んで配置されており、セル列を構成している。具体的に、スタンダードセルＣ１同士の間にフィラーセルＣＦが配置されている。なお、図面左側に配置されたスタンダードセルＣ１をスタンダードセルＣ１ａ、図面右側に配置されたスタンダードセルＣ１をスタンダードセルＣ１ｂということがある。

【0029】

スタンダードセルＣ１は、ナノシートＦＥＴを備え、論理機能（２入力ＮＡＮＤ）を有している。また、フィラーセルＣＦは、ナノシートＦＥＴを備えておらず、論理機能を有していない。

【0030】

本開示では、スタンダードセルＣ１のように、セルの中にＮＡＮＤゲート、ＮＯＲゲート等の論理機能を有するセルを、適宜「論理セル」という。また、フィラーセルＣＦのように、論理機能を有さないため、回路ブロックの論理機能に寄与せず、論理セルの間に配置されたセルのことを、適宜「フィラーセル」という。

【0031】

また、本開示では、スタンダードセルＣ１等に、トランジスタのチャネル部として機能するナノシートと、トランジスタのチャネル部として機能しないナノシートが含まれる。特に、トランジスタのチャネル部として機能しないナノシートを「ダミーナノシート」という。

【0032】

また、本開示では、スタンダードセルＣ１等に、トランジスタを形成するゲート配線と、トランジスタを形成しないゲート配線とが含まれる。特に、トランジスタを形成しないゲート配線を「ダミーゲート配線」という。

【0033】

図１および図２に示すように、スタンダードセルＣ１およびフィラーセルＣＦには、Ｙ方向における中央部から図面上端にかけて、Ｘ方向およびＹ方向に広がるＮウェル領域１が形成されている。また、スタンダードセルＣ１およびフィラーセルＣＦには、Ｙ方向両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１は、Ｎウェル領域１に形成され、電源電圧ＶＤＤを供給する。電源配線１２は、電源電圧ＶＳＳを供給する。

【0034】

図３は図１に示すスタンダードセルＣ１の回路図である。図３に示すように、スタンダードセルＣ１には、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２を有し、入力Ａ，Ｂ、出力Ｙの２入力ＮＡＮＤ回路が構成されている。

【0035】

（スタンダードセルＣ１の構成）
スタンダードセルＣ１の構成について、スタンダードセルＣ１ａを例にとって説明する。なお、図１において、スタンダードセルＣ１ｂのナノシート２５，２６、ダミーナノシート３５，３６、パッド４７～５０、ゲート配線５３、ダミーゲート配線５７およびトランジスタＰ３，Ｎ３は、スタンダードセルＣ１（Ｃ１ａ）のナノシート２１，２３、ダミーナノシート３１，３３、パッド４１，４２，４４，４５、ゲート配線５１、ダミーゲート配線５５およびトランジスタＰ１，Ｎ１にそれぞれ相当する。

【0036】

スタンダードセルＣ１は、電源配線１１，１２よりも上層に、Ｘ方向およびＹ方向に広がるシート状のナノシート２１～２４およびダミーナノシート３１～３４が形成されている。ナノシート２１，２２およびダミーナノシート３１，３２は、Ｘ方向に並ぶように形成されている。ナノシート２３，２４およびダミーナノシート３３，３４は、Ｘ方向に並ぶように形成されている。

【0037】

ナノシート２１，２３は、ゲート配線５１と平面視で重なっている。ナノシート２２，２４は、ゲート配線５２と平面視で重なっている。ダミーナノシート３１，３３は、ダミーゲート配線５５と平面視で重なっている。ダミーナノシート３２，３４は、ダミーゲート配線５６と平面視で重なっている。

【0038】

ダミーナノシート３１，３３は、それぞれ、ダミーゲート配線５５における図面右端から図面中央部（スタンダードセルＣ１の図面左側のセル枠付近）まで延びている。ダミーナノシート３２，３４は、それぞれ、ダミーゲート配線５６における図面左端から図面中央部（スタンダードセルＣ１の図面右側のセル枠付近）まで延びている。

【0039】

ダミーナノシート３１およびナノシート２１の間、ナノシート２１，２２の間、並びに、ナノシート２２およびダミーナノシート３２の間に、Ｐ型半導体がドーピングされたパッド４１～４３がそれぞれ形成されている。ダミーナノシート３３およびナノシート２３の間、ナノシート２３，２４の間、並びに、ナノシート２４およびダミーナノシート３４の間に、Ｎ型半導体がドーピングされたパッド４４～４６がそれぞれ形成されている。

【0040】

ナノシート２１～２４が、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２のチャネル部をそれぞれ構成する。パッド４１，４２がトランジスタＰ１のノードを構成する。パッド４２，４３がトランジスタＰ２のノードを構成する。パッド４４，４５がトランジスタＮ１のノードを構成する。パッド４５，４６がトランジスタＮ２のノードを構成する。

【0041】

スタンダードセルＣ１には、Ｙ方向およびＺ方向に延びるゲート配線５１，５２およびダミーゲート配線５５，５６が形成されている。ダミーゲート配線５５，５６は、スタンダードセルＣ１のＸ方向両端にそれぞれ配置されている。また、ダミーゲート配線５５、ゲート配線５１，５２およびダミーゲート配線５６は、Ｘ方向に等ピッチとなるように配置されている。ゲート配線５１はトランジスタＰ１，Ｎ１のゲートとなり、ゲート配線５２はトランジスタＰ２，Ｎ２のゲートとなる。

【0042】

すなわち、ナノシート２１、パッド４１，４２およびゲート配線５１によって、トランジスタＰ１が構成される。ナノシート２２、パッド４２，４３およびゲート配線５２によって、トランジスタＰ２が構成される。ナノシート２３、パッド４４，４５およびゲート配線５１によって、トランジスタＮ１が構成される。ナノシート２４、パッド４５，４６およびゲート配線５２によって、トランジスタＮ２が構成される。

【0043】

図２に示すように、ナノシート２２，２４は、それぞれ、２枚のシート状の半導体層（ナノシート）からなる。ナノシート２２，２４は、２枚のナノシートが、平面視で重なるように配置されており、Ｚ方向に離間して形成されている。図示は省略するが、ナノシート２１，２３およびダミーナノシート３１～３４も、ナノシート２２，２４と同様の構造である。すなわち、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２は、それぞれ、２つのナノシートを含む。

【0044】

図１に示すように、パッド４１～４６の上層には、Ｙ方向に延びるローカル配線６１～６５が形成されている。ローカル配線６１は、パッド４１と接続されている。ローカル配線６２は、パッド４２と接続されている。ローカル配線６３は、パッド４３，４６と接続されている。ローカル配線６４は、パッド４４と接続されている。ローカル配線６５は、パッド４５と接続されている。

【0045】

ローカル配線６２は、電源配線１１と平面視で重なる位置まで延びており、コンタクト７１を介して、電源配線１１と接続されている。ローカル配線６４は、電源配線１２と平面視で重なる位置まで延びており、コンタクト７２を介して、電源配線１２と接続されている。

【0046】

ローカル配線６１～６５よりも上層の第１メタル配線層には、Ｘ方向に延びる配線８１～８３が形成されている。配線８１は、コンタクト９１を介して、ローカル配線６１と接続されており、コンタクト９２を介して、ローカル配線６３と接続されている。配線８２は、コンタクト９３を介して、ゲート配線５２と接続されている。配線８３は、コンタクト９４を介して、ゲート配線５１と接続されている。なお、配線８１～８３は、図３における出力Ｙおよび入力Ａ，Ｂにそれぞれ相当する。

【0047】

上述したように、ナノシート２１～２４は、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２のチャネル部としてそれぞれ機能する。一方、ダミーナノシート３１～３４は、一端がパッド４１，４３，４４，４６とそれぞれ接続されているが、他端がパッドと接続されていない。このため、ダミーナノシート３１～３４は、それぞれ、トランジスタのチャネル部として機能しない。

【0048】

ここで、パッド４２はナノシート２１，２２の間に形成されており、パッド４５はナノシート２３，２４の間に形成されている。一方、パッド４１はダミーナノシート３１およびナノシート２１の間に形成されており、パッド４３はナノシート２２およびダミーナノシート３２の間に形成されており、パッド４４はダミーナノシート３３およびナノシート２３の間に形成されており、パッド４６はナノシート２４およびダミーナノシート３４の間に形成されている。すなわち、パッド４２，４５は、チャネル部として機能するナノシート同士の間に形成されている。一方、パッド４１，４２，４４，４６は、チャネル部として機能するナノシートと、チャネル部として機能しないダミーナノシートとの間に形成されている。したがって、スタンダードセルＣ１には、チャネル部として機能するナノシート同士の間に形成されているパッドと、チャネル部として機能するナノシートとチャネル部として機能しないダミーナノシートとの間に形成されているパッドとが含まれている。

【0049】

なお、上述したように、スタンダードセルＣ１ｂもスタンダードセルＣ１ａと同様に構成されている。すなわち、トランジスタＰ３は、ナノシート２５、パッド４７，４８およびゲート配線５３によって構成される。トランジスタＮ３は、ナノシート２６、パッド４９，５０およびゲート配線５３によって構成される。また、パッド４７は、トランジスタＰ３のチャネル部として機能するナノシート２５と、トランジスタのチャネル部として機能しないダミーナノシート３５との間に形成されている。パッド４９は、トランジスタＮ３のチャネル部として機能するナノシート２６と、トランジスタのチャネル部として機能しないダミーナノシート３６との間に形成されている。

【0050】

（フィラーセルＣＦの構成）
図１に示すように、フィラーセルＣＦは、スタンダードセルＣ１ａ，Ｃ１ｂの間に配置されている。

【0051】

フィラーセルＣＦのＸ方向両端には、ダミーゲート配線５６，５７が形成されている。フィラーセルＣＦは、ダミーゲート配線５６をスタンダードセルＣ１ａと共有し、ダミーゲート配線５７をスタンダードセルＣ１ｂと共有する。なお、フィラーセルＣＦには、スタンダードセルＣ１ａのダミーナノシート３２，３４、および、スタンダードセルＣ１ｂのダミーナノシート３５，３６が含まれない。

【0052】

また、フィラーセルＣＦのＸ方向における中央部には、Ｙ方向に延びるローカル配線６６，６７が形成されている。ローカル配線６６，６７は、ローカル配線６１～６５と同層に形成されている。

【0053】

（第１実施形態に係る半導体集積回路装置の製造方法について）
図４～図７を参照しつつ、半導体集積回路装置の製造方法を説明する。具体的に、図４～図７は図１のＸ１－Ｘ１’断面を示す。

【0054】

まず、図４（ａ）に示すように、半導体基板１００の上に、積層半導体２００を形成する。積層半導体２００は、半導体層２１０および犠牲半導体層２２０を交互に積層することにより形成される。半導体層２１０および犠牲半導体層２２０には、互いに異なる半導体材料が用いられる。例えば、半導体材料には、シリコン（Si）、ゲルマニウム（Ge）、シリコンゲルマニウム合金（SiGe）、炭化シリコン（SiC）、炭化シリコンゲルマニウム（SiGeC）、III-V化合物半導体、またはII-VI化合物半導体などが用いられる。

【0055】

ここでは、半導体層２１０の材料としてシリコン（Si）が用いられ、犠牲半導体層２２０の材料としてシリコンゲルマニウム合金（SiGe）が用いられる。積層半導体２００の積層構造は、半導体基板１００上に、シリコン(Si)およびシリコンゲルマニウム合金（SiGe）をエピタキシャル成長によって交互に積層することにより実現することができる。エピタキシャル成長は、急速熱化学蒸着（RTCVD：rapid thermal chemical vapor deposition）、低エネルギープラズマ蒸着（LEPD：low-energy plasma deposition）、超高真空化学蒸着（UHVCVD：ultra-high vacuum chemical vapor deposition）、大気圧化学蒸着（APCVD：atmospheric pressure chemical vapor deposition）および分子線エピタキシー（MBE：molecular beam epitaxy）などの方法によって実現される。

【0056】

次に、図４（ｂ）に示すように、積層半導体２００に対してパターニングを行う。パターニングは、周知のリソグラフィーおよびエッチングにより実現される。これにより、図面左側に積層半導体部２０１が形成され、図面右側に積層半導体部２０２が形成される。

【0057】

次に、図５（ａ）に示すように、半導体基板１００上および積層半導体部２０１，２０２の上部に、犠牲ゲート構造体３０１～３０４を形成する。具体的に、犠牲ゲート構造体３０１～３０４は、図１におけるゲート配線５２、ダミーゲート配線５６，５７およびゲート配線５３の形成位置にそれぞれ形成される。また、犠牲ゲート構造体３０２，３０３は、積層半導体部２０１の図面右側の側面、および、積層半導体部２０２の図面左側の側面をそれぞれ覆うように形成される。

【0058】

犠牲ゲート構造体３０１～３０４は、例えば、ポリシリコン、アモルファスシリコン、金属（例えば、タングステン、チタン、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウムおよび白金）や、複数の金属を材料とした合金などが材料として用いられる。犠牲ゲート構造体３０１～３０４は、これらの材料を層状に形成した構造物でもよい。また、犠牲ゲート構造体３０１～３０４の表面に、酸化シリコン、窒化シリコンなどの絶縁材料を用いてスペーサを形成してもよい。

【0059】

犠牲ゲート構造体３０１～３０４は、例えば、化学気相堆積（CVD：chemical vapor deposition）、プラズマ化学気相堆積（PECVD：plasma enhanced chemical vapor deposition）、物理気相堆積（PVD：physical vapor deposition）、スパッタリング、原子層堆積（ALD：atomic layer deposition）などの方法により成膜される。そして、犠牲ゲート構造体３０１～３０４は、周知のリソグラフィーおよびエッチングにより所定の位置に形成される。

【0060】

次に、図５（ｂ）に示すように、犠牲ゲート構造体３０１～３０４に覆われた部分以外の積層半導体部２０１，２０２を除去する。具体的に、反応性イオンエッチング（RIE：reactive ion etching）等の異方性エッチングにより、犠牲ゲート構造体３０１～３０４に覆われた部分以外の積層半導体部２０１，２０２を除去する。これにより、犠牲ゲート構造体３０１～３０４にそれぞれ覆われた積層半導体部２０３～２０６が半導体基板１００上に形成される。なお、以下の説明において、積層半導体部２０３～２０６にそれぞれ含まれる半導体層を半導体層２１３～２１６とし、積層半導体部２０３～２０６にそれぞれ含まれる犠牲半導体層を犠牲半導体層２２３～２２６とする。

【0061】

ここで、積層半導体部２０３，２０６は、図面左右両側の側面が露出している。一方、積層半導体部２０４は、図面左側の側面が露出しており、図面右側の側面が犠牲ゲート構造体３０２に覆われている。また、積層半導体部２０５は、図面左側の側面が犠牲ゲート構造体３０３に覆われており、図面右側の側面が露出している。

【0062】

次に、図６（ａ）に示すように、半導体基板１００上にスペーサとしての絶縁膜４０１を半導体基板１００上に形成する。具体的に、絶縁膜４０１は、犠牲ゲート構造体３０１～３０４および積層半導体部２０３～２０６によって覆われていない半導体基板１００の上面を覆うように形成される。絶縁膜４０１の材料として、例えば、酸化シリコン、窒化シリコンなどが用いられる。絶縁膜４０１は、周知の成膜およびエッチングにより形成することができる。

【0063】

次に、図６（ｂ）に示すように、パッド５０１～５０４を形成する。具体的に、積層半導体部２０３～２０６をエピタキシャル成長させることによりパッド５０１～５０４が形成される。なお、パッド５０１～５０４は、図１におけるパッド４５，４６，４９，５０にそれぞれ相当する。

【0064】

より具体的に、パッド５０１は、積層半導体部２０３の露出部分（図面左側の側面）を基点として積層半導体部２０３の図面左側に形成される。パッド５０２は、積層半導体部２０３の露出部分（図面右側の側面）、および、積層半導体部２０４の露出部分（図面左側の側面）を基点として、積層半導体部２０３，２０４の間に形成される。パッド５０３は、積層半導体部２０５の露出部分（図面右側の側面）、および、積層半導体部２０６の露出部分（図面左側の側面）を基点として、積層半導体部２０５，２０６の間に形成される。パッド５０４は、積層半導体部２０６の露出部分（図面右側の側面）を基点として、積層半導体部２０６の図面右側に形成される。

【0065】

ここで、積層半導体部２０４の図面右側の側面、および、積層半導体部２０５の図面左側の側面が犠牲ゲート構造体３０２，３０３によってそれぞれ覆われているため、犠牲ゲート構造体３０２，３０３の間には、パッドが形成されない。

【0066】

パッド５０１～５０４を形成するために行われるエピタキシャル成長には、不純物が添加された半導体材料が用いられる。半導体材料として、例えば、シリコンが用いられる。半導体材料に添加される不純物（半導体）として、例えば、Ｐ型半導体の場合には、ホウ素、アルミニウム、ガリウムおよびインジウムなどが用いられ、Ｎ型半導体の場合には、アンチモン、ヒ素およびリンなどが用いられる。

【0067】

そして、パッド５０１～５０４の上部に、絶縁膜４０２が形成される。また、犠牲ゲート構造体３０２，３０３の間に絶縁膜４０３が形成される。絶縁膜４０２，４０３の材料として、例えば、二酸化ケイ素、ケイ酸塩ガラスなどが用いられる。絶縁膜４０２，４０３は、化学気相堆積、プラズマ化学気相堆積などの方法により形成される。

【0068】

次に、図７（ａ）に示すように、犠牲ゲート構造体３０１～３０４および犠牲半導体層２２３～２２６を除去する。具体的に、犠牲ゲート構造体３０１～３０４が、周知のエッチングにより除去される。そして、積層半導体部２０３～２０６から犠牲半導体層２２３～２２６をそれぞれ選択的に除去（エッチング）することにより、半導体層２１３～２１６が半導体基板１００上に残存する。なお、半導体層２１３～２１６が、図１および図２におけるナノシート２４、ダミーナノシート３４，３６およびナノシート２６にそれぞれ相当する。

【0069】

次に、図７（ｂ）に示すように、犠牲ゲート構造体３０１～３０４および犠牲半導体層２２３～２２６が除去された部分に、ゲート酸化膜６０１～６０４およびゲート配線７０１～７０４を形成する。

【0070】

具体的に、ゲート酸化膜６０１は、絶縁膜４０２の側面、パッド５０１の図面右側の側面、パッド５０２の図面左側の側面、半導体層２１３の表面（図７（ｂ）では、半導体層２１３の上面および下面）、ならびに、半導体基板１００の上面を覆うように形成される。ゲート酸化膜６０２は、絶縁膜４０２の側面、パッド５０２の図面右側の側面、絶縁膜４０３の図面左側の側面、半導体層２１４の表面（図７（ｂ）では、半導体層２１４の上面、下面および図面右側の側面）、ならびに、半導体基板１００の上面を覆うにように形成される。ゲート酸化膜６０３は、絶縁膜４０２の側面、絶縁膜４０３の図面右側の側面、パッド５０２の図面左側の側面、半導体層２１５の表面（図７（ｂ）では、半導体層２１５の上面、下面および図面左側の側面）、ならびに、半導体基板１００の上面を覆うように形成される。ゲート酸化膜６０４は、絶縁膜４０２の側面、パッド５０３の図面右側の側面、パッド５０４の図面左側の側面、半導体層２１６の表面（図７（ｂ）では、半導体層２１６の上面および下面）、ならびに、半導体基板１００の上面を覆うように形成される。

【0071】

ゲート酸化膜６０１～６０４は、例えば、シリコン酸化膜、窒化シリコン酸化膜、その他ＨｉｇｈＫ膜（酸化シリコンより誘電率が高い材料を用いて形成されたもの）である。ゲート酸化膜６０１～６０４は、例えば、化学気相堆積、プラズマ化学気相堆積、物理気相堆積、スパッタリング、原子層堆積などの方法により成膜される。

【0072】

そして、半導体基板１００上に、ゲート配線７０１～７０４が形成される。具体的に、ゲート配線７０１は、パッド５０１，５０２の間に形成される。ゲート配線７０２は、パッド５０２および絶縁膜４０３の間に形成される。ゲート配線７０３は、絶縁膜４０３およびパッド５０３の間に形成される。ゲート配線７０４は、パッド５０３，５０４の間に形成される。なお、ゲート配線７０１～７０４は、図１および図２のゲート配線５２、ダミーゲート配線５６，５７およびゲート配線５３にそれぞれ相当する。

【0073】

ゲート配線７０１～７０４は、ポリシリコンや、タングステン、チタン、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウムおよび白金などの金属や、それらの金属の合金などによって形成される。ゲート配線７０１～７０４は、例えば、化学気相堆積、プラズマ化学気相堆積などの方法によって形成される。

【0074】

以上の製造方法により、隣接するスタンダードセルＣ１ａ，Ｃ１ｂとフィラーセルＣＦとの境界付近のトランジスタＮ２，Ｎ３が形成される。図７（ｂ）の後、周知の技術により、トランジスタの上層にビアおよびローカル配線等の配線が形成され、トランジスタ間の接続がなされる。

【0075】

以上の構成により、スタンダードセルＣ１ａ，Ｃ１ｂは、Ｘ方向に並んで配置されている。スタンダードセルＣ１ａは、ゲート配線５２と、ゲート配線５２のＸ方向における図面右側（スタンダードセルＣ１ｂ側）に、ゲート配線５２と隣接するように形成されたダミーゲート配線５６と、ゲート配線５２とダミーゲート配線５６との間に設けられたパッド４６と、ゲート配線５２と平面視で重なるように形成されており、パッド４６と接続されたナノシート２４と、ダミーゲート配線５６と平面視で重なるように形成されており、パッド４６と接続されたダミーナノシート３４とを備える。スタンダードセルＣ１ｂは、ゲート配線５３と、ゲート配線５３のＸ方向における図面左側（スタンダードセルＣ１ａ側）にゲート配線５３と隣接するように形成され、かつ、ダミーゲート配線５６と隣接するように形成されているダミーゲート配線５７と、ダミーゲート配線５７とゲート配線５３との間に設けられたパッド４９とを備える。

【0076】

スタンダードセルＣ１ａの図面右端部において、パッド４６は、チャネル部として機能するナノシート２４と、チャネル部として機能しないダミーナノシート３４との間に形成される。パッド４６は、ナノシート２４およびダミーナノシート３４となる積層半導体部をエピタキシャル成長させることにより形成される。一方で、チャネル部として機能するナノシート同士の間に形成されるパッド（例えば、パッド４５など）は、Ｘ方向両側に形成された積層半導体部からのエピタキシャル成長により形成される。すなわち、スタンダードセルＣ１のＸ方向における端部（右端部）に形成されるパッドも、チャネル部として機能するナノシート同士の間に形成されるパッドも、同様に形成される。これにより、それらのパッドの形状のばらつきは抑制される。したがって、トランジスタの製造精度のばらつき、および、トランジスタの性能のばらつきを抑制することができるため、半導体集積回路装置の信頼性向上、歩留まり向上が実現できる。

【0077】

また、スタンダードセルＣ１ｂは、ゲート配線５３と平面視で重なるように形成されており、パッド４９と接続されたナノシート２６と、ダミーゲート配線５７と平面視で重なるように形成されており、パッド４９と接続されたダミーナノシート３６とを備える。

【0078】

スタンダードセルＣ１ｂの図面左端部において、パッド４９は、チャネル部として機能するナノシート２６と、チャネル部として機能しないダミーナノシート３６との間に形成される。パッド４９は、ナノシート２６およびダミーナノシート３６となる積層半導体部をエピタキシャル成長させることにより形成される。一方で、チャネル部として機能するナノシート同士の間に形成されるパッド（例えば、パッド５０など）は、Ｘ方向両側に形成された積層半導体部からのエピタキシャル成長により形成される。すなわち、スタンダードセルＣ１のＸ方向における端部（左端部）に形成されるパッドも、チャネル部として機能するナノシート同士の間に形成されるパッドも、同様に形成される。これにより、それらのパッドの形状のばらつきは抑制される。したがって、トランジスタの製造精度のばらつき、および、トランジスタの性能のばらつきを抑制することができるため、半導体集積回路装置の信頼性向上、歩留まり向上が実現できる。

【0079】

なお、フィラーセルＣＦには、ローカル配線６６，６７の一部または全部が形成されていなくてもよい。

【0080】

図８は第１実施形態に係るスタンダードセルのレイアウト構造の他の例を示す平面図である。具体的に、スタンダードセルＣ２では、スタンダードセルＣ１と比較すると、図面左端にＸ方向に延びるローカル配線６８ａ，６９ａが形成されており、図面右端にＸ方向に延びるローカル配線６８ｂ，６９ｂが形成されている。ローカル配線６８ａ，６８ｂ，６９ａ，６９ｂは、ローカル配線６１～６５と同層に形成されている。

【0081】

図８のスタンダードセルＣ２同士がＸ方向に隣接して配置されることにより、図１と同様の半導体集積回路装置と同様のレイアウト構造が形成される。具体的に、左側に配置されたスタンダードセルＣ２のローカル配線６８ｂ，６９ｂと右側に配置されたスタンダードセルＣ２のローカル配線６８ａ，６９ａが共有される。これにより同様の効果を得ることができる。

【0082】

（第２実施形態）
図９は第２実施形態に係る半導体集積回路装置のレイアウト構造の例を示す平面図である。図９では、２つのスタンダードセルＣ３がＸ方向に隣接して配置されている。スタンダードセルＣ３には、スタンダードセルＣ１と同様に、２入力ＮＡＮＤ回路が構成されている。また、図面左側に配置されたスタンダードセルＣ３をスタンダードセルＣ３ａ、図面右側に配置されたスタンダードセルＣ３をスタンダードセルＣ３ｂということがある。また、スタンダードセルＣ３ｂのナノシート２５，２６、ダミーナノシート３５ａ，３６ａ、パッド４７～５０、ゲート配線５３、ダミーゲート配線５６ａおよびトランジスタＰ３，Ｎ３は、スタンダードセルＣ３（Ｃ３ａ）のナノシート２１，２３、ダミーナノシート３１ａ，３３ａ、パッド４１，４２，４４，４５、ゲート配線５１、ダミーゲート配線５５ａおよびトランジスタＰ１，Ｎ１にそれぞれ相当する。

【0083】

具体的に、スタンダードセルＣ３ａは、図面右端に形成されたダミーゲート配線５６ａをスタンダードセルＣ３ｂと共有している。また、図示は省略するが、スタンダードセルＣ３ａは、図面左端に形成されたダミーゲート配線５５ａを、スタンダードセルＣ３ａの図面左側に配置されたスタンダードセルと共有している。

【0084】

また、スタンダードセルＣ３ａは、図面右端部にダミーナノシート３２ａ，３４ａが形成されている。ダミーナノシート３２ａ，３４ａは、パッド４３，４６とそれぞれ接続されている。ダミーナノシート３２ａ，３４ａは、それぞれ、ダミーゲート配線５６ａにおける図面左端から図面右側に向けて延びている。ダミーナノシート３２ａ，３４ａは、それぞれ、ダミーゲート配線５６ａと平面視で重なっている。

【0085】

スタンダードセルＣ３ｂは、図面左端部にダミーナノシート３５ａ，３６ａが形成されている。ダミーナノシート３５ａ，３６ａは、パッド４７，４９とそれぞれ接続されている。ダミーナノシート３５ａ，３６ａは、それぞれ、ダミーゲート配線５６ａにおける図面右端から図面左側に向けて延びている。ダミーナノシート３５ａ，３６ａは、それぞれ、ダミーゲート配線５６ａと平面視で重なっている。

【0086】

ダミーナノシート３２ａ，３５ａは、互いに電気的に接続されないように、Ｘ方向に離間して形成されている。また、ダミーナノシート３４ａ，３６ａは、互いに電気的に接続されないように、Ｘ方向に離間して形成されている。

【0087】

また、スタンダードセルＣ３ａは、図面左端部に、ダミーナノシート３１ａ，３３ａが形成されている。ダミーナノシート３１ａ，３３ａは、パッド４１，４４とそれぞれ接続されている。ダミーナノシート３１ａ，３３ａは、それぞれ、ダミーゲート配線５５ａにおける図面右端から図面左側に向けてそれぞれ延びている。ダミーナノシート３１ａ，３３ａは、それぞれ、ダミーゲート配線５５ａと平面視で重なっている。図示は省略するが、ダミーナノシート３１ａ，３３ａは、それぞれ、スタンダードセルＣ３ａの図面左側に配置されたスタンダードセルのダミーゲート配線５５ａと重なって配置されたダミーナノシートと電気的に接続されないように、形成されている。

【0088】

（第２実施形態に係る半導体集積回路装置の製造方法について）
図１０～図１３を参照しつつ、半導体集積回路装置の製造方法を説明する。具体的に、図１０～図１３は図９のＸ２－Ｘ２’断面を示す。

【0089】

まず、図１０（ａ）に示すように、半導体基板１００の上に、積層半導体２３０を形成する。積層半導体２３０は、半導体層２４０および犠牲半導体層２５０を交互に積層することにより形成される。半導体層２４０および犠牲半導体層２５０には、互いに異なる半導体材料が用いられる。具体的に、半導体層２４０および犠牲半導体層２５０には、半導体層２１０および犠牲半導体層２２０とそれぞれ同様の材料が用いられる。また、図４（ａ）と同様の方法によって、半導体基板１００上に積層半導体２３０が形成される。

【0090】

なお、図示は省略するが、図１０（ａ）の後に、積層半導体２３０に対してパターニングが行われる。パターニングは、周知のリソグラフィーおよびエッチングにより実現される。

【0091】

次に、図１０（ｂ）に示すように、積層半導体２３０上に、犠牲ゲート構造体３１１～３１３を形成する。具体的に、犠牲ゲート構造体３１１～３１３は、図９におけるゲート配線５２、ダミーゲート配線５６ａおよびゲート配線５３の形成位置にそれぞれ形成される。犠牲ゲート構造体３１１～３１３には、犠牲ゲート構造体３０１～３０４と同様の材料が用いられる。また、図５（ａ）と同様の方法によって、積層半導体２３０の所定の位置に、犠牲ゲート構造体３１１～３１３が形成される。

【0092】

次に、図１１（ａ）に示すように、犠牲ゲート構造体３１１～３１３に覆われた部分以外の積層半導体２３０を除去する。図１１（ａ）では、図５（ｂ）と同様の方法によって、積層半導体２３０が除去される。これにより、犠牲ゲート構造体３１１～３１３にそれぞれ覆われた積層半導体部２３１～２３３が半導体基板１００上に形成される。

【0093】

ここで、積層半導体部２３１～２３３は、それぞれ、図面左右両側の側面が露出している。なお、積層半導体部２３１～２３３にそれぞれ含まれる半導体層を半導体層２４１～２４３とする。積層半導体部２３１～２３３にそれぞれ含まれる犠牲半導体層を犠牲半導体層２５１～２５３とする。

【0094】

次に、図１１（ｂ）に示すように、半導体基板１００上にスペーサとしての絶縁膜４１１を形成する。具体的に、絶縁膜４１１は、犠牲ゲート構造体３１１～３１３および積層半導体部２３１～２３３によって覆われていない半導体基板１００の上面を覆うように形成される。絶縁膜４１１は、絶縁膜４０１と同じ材料で形成される。また、図１１（ｂ）では、図６（ａ）と同様の方法によって、絶縁膜４１１が形成される。

【0095】

次に、図１２（ａ）に示すように、パッド５１１～５１４を形成する。具体的に、積層半導体部２３１～２３３をエピタキシャル成長させることによりパッド５１１～５１４が形成される。図１２（ａ）では、図６（ｂ）と同様の材料を用いてエピタキシャル成長が行われる。なお、パッド５１１～５１４は、図９におけるパッド４５，４６，４９，５０にそれぞれ相当する。

【0096】

より具体的には、パッド５１１は、積層半導体部２３１の露出部分（図面左側の側面）を基点として積層半導体部２３１の図面左側に形成される。パッド５１２は、積層半導体部２３１の露出部分（図面右側の側面）、および、積層半導体部２３２の露出部分（図面左側の側面）を基点として、積層半導体部２３１，２３２の間に形成される。パッド５１３は、積層半導体部２３２の露出部分（図面右側の側面）、および、積層半導体部２３３の露出部分（図面左側の側面）を基点として、積層半導体部２３２，２３３の間に形成される。パッド５１４は、積層半導体部２３３の露出部分（図面右側の側面）を基点として、積層半導体部２３３の図面右側に形成される。

【0097】

そして、パッド５１１～５１４の上部に、絶縁膜４１２が形成される。絶縁膜４１２には、絶縁膜４０２と同じ材料を用いられる。また、絶縁膜４１２は、図６（ｂ）と同じ方法によって形成される。

【0098】

次に、図１２（ｂ）に示すように、犠牲ゲート構造体３１１～３１３および積層半導体部２３２の一部を除去する。具体的に、犠牲ゲート構造体３１１～３１３を、周知のエッチングにより除去する。その後、積層半導体部２３２のＸ方向中央部以外の部分をマスクして、積層半導体部２３２のＸ方向中央部を、異方性エッチングにより除去する。

【0099】

ここで、積層半導体部２３２は、左右両端部がわずかに残るよう中央部分が除去される。なお、以下の説明において、積層半導体部２３２のうち、図面左側に残された部分（パッド５１２に接している部分）を積層半導体部２３４とし、図面右側に残された部分（パッド５１３に接している部分）を積層半導体部２３５とする。また、積層半導体部２３４，２３５にそれぞれ含まれる半導体層を半導体層２４４，２４５とし、積層半導体部２３４，２３５にそれぞれ含まれる犠牲半導体層を犠牲半導体層２５４，２５５とする。

【0100】

次に、図１３（ａ）に示すように、犠牲半導体層２５１，２５３～２５５を除去する。具体的に、積層半導体部２３１，２３３～２３５から犠牲半導体層２５１，２５３～２５５をそれぞれ選択的に除去（エッチング）することにより、半導体層２４１，２４３～２４５が半導体基板１００上に残存する。なお、半導体層２４１，２４３～２４５が、図９におけるナノシート２４，２６およびダミーナノシート３４ａ，３６ａにそれぞれ相当する。

【0101】

次に、図１３（ｂ）に示すように、積層半導体部２３２の一部、犠牲ゲート構造体３１１～３１３および犠牲半導体層２５１，２５３～２５５が除去された部分に、ゲート酸化膜６１１～６１３およびゲート配線７１１～７１３が形成される。

【0102】

具体的に、ゲート酸化膜６１１は、絶縁膜４１２の側面、パッド５１１の図面右側の側面、パッド５１２の図面左側の側面、半導体層２４１の表面（図１３（ｂ）では、半導体層２４１の上面および下面）、ならびに、半導体基板１００の上面を覆うように形成される。ゲート酸化膜６１２は、絶縁膜４１２の側面、パッド５１２の図面右側の側面、パッド５１３の図面左側の側面、半導体層２４４の表面（図１３（ｂ）では、半導体層２４４の上面、下面および図面右側の側面）、半導体層２４５の上面、下面および図面左側の側面、ならびに、半導体基板１００の上面を覆うように形成される。ゲート酸化膜６１３は、絶縁膜４１２の側面、パッド５１３の図面右側の側面、パッド５１４の図面左側の側面、半導体層２４３の表面（図１３（ｂ）では、半導体層２４３の上面および下面）、ならびに、半導体基板１００の上面を覆うように形成される。

【0103】

ゲート酸化膜６１１～６１３には、ゲート酸化膜６０１～６０４と同様の材料が用いられる。図１３（ｂ）では、図７（ｂ）と同様の方法によって、ゲート酸化膜６１１～６１３が形成される。

【0104】

そして、半導体基板１００上に、ゲート配線７１１～７１３が形成される。具体的に、ゲート配線７１１は、パッド５１１，５１２の間に形成される。ゲート配線７１２は、パッド５１２，５１３の間に形成される。ゲート配線７１３は、パッド５１３，５１４の間に形成される。ゲート配線７１１～７１３には、ゲート配線７０１～７０４と同様の材料が用いられる。図１３（ｂ）では、図７（ｂ）と同様の方法により、ゲート配線７１１～７１３が形成される。なお、ゲート配線７１１～７１３は、図１および図２のゲート配線５２、ダミーゲート配線５６ａおよびゲート配線５３にそれぞれ相当する。

【0105】

以上の製造方法により、隣接するスタンダードセルＣ３ａ，Ｃ３ｂの境界付近のトランジスタＮ２，Ｎ３が形成される。図１３（ｂ）の後、周知の技術により、トランジスタの上層にビアおよびローカル配線等の配線が形成され、トランジスタ間の接続がなされる。

【0106】

以上の構成により、スタンダードセルＣ３ａ，Ｃ３ｂは、Ｘ方向に隣接して配置される。スタンダードセルＣ３ａ，Ｃ３ｂのセル境界には、ダミーゲート配線５６ａが形成されている。スタンダードセルＣ３ａは、Ｘ方向においてダミーゲート配線５６ａと隣接するように形成されたゲート配線５２と、ダミーゲート配線５６ａとゲート配線５２との間に設けられたパッド４６と、ゲート配線５２と平面視で重なるように形成されており、パッド４６と接続されたナノシート２４と、ダミーゲート配線５６ａと平面視で重なるように形成されており、パッド４６と接続されたダミーナノシート３４ａとを備える。スタンダードセルＣ３ｂは、Ｘ方向においてダミーゲート配線５６ａと隣接するように形成されたゲート配線５３と、ダミーゲート配線５６ａとゲート配線５３との間に設けられたパッド４９と、ゲート配線５３と平面視で重なるように形成されており、パッド４９と接続されたナノシート２６と、ダミーゲート配線５６ａと平面視で重なるように形成されており、パッド４９と接続され、かつ、ダミーナノシート３４ａと離間するように形成されたダミーナノシート３６ａとを備える。

【0107】

スタンダードセルＣ３ａの図面右端部において、パッド４６は、チャネル部として機能するナノシート２４と、チャネル部として機能しないダミーナノシート３４ａとの間に形成される。スタンダードセルＣ３ｂの図面左端部において、パッド４９は、チャネル部として機能するナノシート２６と、チャネル部として機能しないダミーナノシート３６ａとの間に形成される。ダミーナノシート３４ａ，３６ａは、電気的に接続されないように、Ｘ方向に離間して形成されている。

【0108】

パッド４６は、ナノシート２４およびダミーナノシート３４ａとなる積層半導体をエピタキシャル成長させることにより形成される。パッド４９は、ナノシート２６およびダミーナノシート３６ａとなる積層半導体をエピタキシャル成長させることにより形成される。一方で、チャネル部として機能するナノシート同士の間に形成されるパッド（例えば、パッド４５など）は、Ｘ方向両側に形成された積層半導体部からのエピタキシャル成長により形成される。すなわち、スタンダードセルＣ３のＸ方向における両端部に形成されるパッドも、チャネル部として機能するナノシート同士の間に形成されるパッドも、同様に形成される。これにより、それらのパッドの形状のばらつきは抑制される。したがって、トランジスタの製造精度のばらつき、および、トランジスタの性能のばらつきを抑制することができるため、半導体集積回路装置の信頼性向上、歩留まり向上が実現できる。

【0109】

また、スタンダードセルＣ３ａ，Ｃ３ｂが、Ｘ方向に隣接して配置されるため、半導体集積回路装置の小面積化を図ることができる。

【0110】

なお、図１２（ｂ）において、積層半導体部２３２の全部を除去してもよいし、積層半導体部２３４，２３５のいずれか一方を除去してもよい。

【0111】

また、上述の各実施形態では、スタンダードセルＣ１～Ｃ３には、２入力ＮＡＮＤ回路が構成されているが、これに限られず、その他の回路が構成されていてもよい。

【0112】

また、上述の各実施形態では、１つのナノシートＦＥＴに含まれるナノシートは、２枚に限られず、１枚または３枚以上であってもよい。

【0113】

また、上述の各実施形態では、ナノシートの断面形状は長方形としているが、これに限られるものではない。例えば、正方形、円形、楕円形などであってもよい。

【0114】

また、上述の各実施形態では、各ナノシートは、全周をゲート配線に覆われるように図示しているが、一部がゲート配線に覆われていなくてもよい。例えば、図２では、ナノシート２２の図面左側の側面、および、ナノシート２４の図面右側の側面などが覆われなくてもよい。

【0115】

また、上述の各実施形態では、各積層半導体は、２つの半導体層と、２つの犠牲半導体層とで構成されているが、これに限られない。例えば、積層半導体は、２つ以上の半導体層と、２つ以上の犠牲半導体層とで構成されていてもよい。また、半導体層と犠牲半導体層との膜厚は、異なってもよいし、同じでもよい。

【0116】

また、上述の各実施形態では、半導体集積回路装置の製造工程において、半導体基板１００上に絶縁膜４０１または絶縁膜４１１を形成するが、絶縁膜４０１または絶縁膜４１１を形成しなくてもよい。この場合、半導体基板１００からエピタキシャル成長が行われる。

【産業上の利用可能性】

【0117】

本開示では、ナノシートＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置のレイアウト構造において、スタンダードセルに形成されるトランジスタの性能ばらつきを抑制することができる。

【符号の説明】

【0118】

Ｃ１（Ｃ１ａ，Ｃ１ｂ），Ｃ２，Ｃ３（Ｃ３ａ，Ｃ３ｂ） スタンダードセル
ＣＦ フィラーセル
１１，１２ 電源配線
２１～２５ ナノシート
３１～３６，３１ａ～３６ａ ダミーナノシート
４１～５０ パッド
５１～５３ ゲート配線
５５～５７，５５ａ，５６ａ ダミーゲート配線
２００，２３０ 積層半導体
２０１～２０６，２３１～２３５ 積層半導体部
２１０，２１３～２１６，２４１，２４３～２４５ 半導体層
２２０，２２３～２２６，２５１，２５３～２５５ 犠牲半導体層
３０１～３０４，３１１～３１３ 犠牲ゲート構造体
５０１～５０４，５１１～５１４ パッド
６０１～６０４，６１１～６１３ ゲート酸化膜
７０１～７０４，７１１～７１３ ゲート配線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】