特許 7598118 音響素子集積回路、プローブ及び診断装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-03

(45)【発行日】2024-12-11

(54)【発明の名称】音響素子集積回路、プローブ及び診断装置

(51)【国際特許分類】

   A61B 8/00 20060101AFI20241204BHJP

   H04R 1/40 20060101ALI20241204BHJP

【ＦＩ】

A61B8/00

H04R1/40 330

【請求項の数】 14

(21)【出願番号】P 2021117661

(22)【出願日】2021-07-16

(65)【公開番号】P2023013461

(43)【公開日】2023-01-26

【審査請求日】2024-05-28

【早期審査対象出願】

(73)【特許権者】

【識別番号】323012807

【氏名又は名称】硅系半導体科技有限公司

(74)【代理人】

【識別番号】100146374

【弁理士】

【氏名又は名称】有馬 百子

(72)【発明者】

【氏名】只木 芳隆

(72)【発明者】

【氏名】大鋸谷 薫

(72)【発明者】

【氏名】竹本 良章

(72)【発明者】

【氏名】菊地 広

(72)【発明者】

【氏名】梅村 晋一郎

【審査官】清水 裕勝

(56)【参考文献】

【文献】国際公開第２００５／１２０１３０（ＷＯ，Ａ１）

【文献】国際公開第２０１９／１８２７７１（ＷＯ，Ａ１）

【文献】特開２００４－２７４７５６（ＪＰ，Ａ）

【文献】特表２０２１－５０２８４６（ＪＰ，Ａ）

【文献】特開２０００－３３０８７（ＪＰ，Ａ）

【文献】米国特許出願公開第２００７／００１６０２６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００９／０１８２２２９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００９／０１８２２３３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ａ６１Ｂ ８／００－８／１５

(57)【特許請求の範囲】

【請求項1】

振動膜を振動させる容量型の音響素子をそれぞれ単位数で分配した複数個のセルを、同一曲面上において２次元に配列し、
前記複数個のセルのそれぞれにおいて、前記音響素子のそれぞれの送信機能を有する部分を前記単位数毎に駆動する励振回路と、
前記複数個のセルのそれぞれにおいて、前記音響素子のそれぞれの受信機能を有する部分から出力された受信信号を前記単位数毎に処理する受信回路と
を前記複数個のセルのそれぞれのセル内回路として含み、
前記励振回路が、前記振動膜を振動させる高電圧ドライバを集積化したチップと、前記高電圧ドライバよりも低電圧で動作する回路を集積化したチップに振り分けられ、
前記セル内回路を個別に制御することにより、前記複数個のセルをそれぞれ独立して駆動し、前記複数個のセルを２次元動作可能としたことを特徴とする音響素子集積回路。

【請求項2】

前記音響素子が、第１チップに集積化され、
前記高電圧ドライバが第２チップに集積化され、
前記高電圧ドライバよりも低電圧で動作する前記励振回路の回路及び前記受信回路が、前記第１チップの前記複数個のセルの配列に対応したパターンで第３チップに集積化され、
ていることを特徴とする請求項１記載の音響素子集積回路。

【請求項3】

前記音響素子と前記高電圧ドライバが第１チップに集積化され、
前記高電圧ドライバよりも低電圧で動作する前記励振回路の回路及び前記受信回路が、前記第１チップの前記複数個のセルの配列に対応したパターンで第２チップに集積化され、
ていることを特徴とする請求項１記載の音響素子集積回路。

【請求項4】

前記音響素子は単一の振動空洞を有して、送受信機能を実現する素子であり、
前記第２チップには、前記励振回路と前記音響素子との接続及び前記音響素子と前記受信回路の接続を切り替えるスイッチが、前記２次元の配列に対応して配列して各セルに備えられていることを特徴とする請求項２又は３に記載の音響素子集積回路。

【請求項5】

前記音響素子は送信用の振動空洞と受信用の振動空洞を有することを特徴とする請求項２又は３に記載の音響素子集積回路。

【請求項6】

前記第２チップに２０Ｖ以上の大信号レベルの回路が集積化され、前記第３チップに２０Ｖ未満の小信号レベルの回路が集積化されることを特徴とする請求項２に記載の音響素子集積回路。

【請求項7】

前記第３チップに前記励振回路を構成する遅延回路又は波形発生回路及び前記受信回路が集積化されることを特徴とする請求項２又は６に記載の音響素子集積回路。

【請求項8】

前記複数個のセルに共通な回路として、前記複数個のセルをそれぞれ独立して動作させる送受信制御部を前記第３チップに備えることを特徴とする請求項２、６及び７のいずれか１項に記載の音響素子集積回路。

【請求項9】

前記第１チップに２０Ｖ以上の大信号レベルの回路が集積化され、前記第２チップに２０Ｖ未満の小信号レベルの回路が集積化されることを特徴とする請求項３に記載の音響素子集積回路。

【請求項10】

前記第２チップに前記励振回路を構成する遅延回路又は波形発生回路及び前記受信回路が集積化されることを特徴とする請求項９に記載の音響素子集積回路。

【請求項11】

前記複数個のセルに共通な回路として、前記複数個のセルをそれぞれ独立して動作させる送受信制御部を前記第２チップに備えることを特徴とする請求項３，９及び１０のいずれか１項に記載の音響素子集積回路。

【請求項12】

振動膜を振動させる容量型の音響素子をそれぞれ単位数で分配した複数個のセルを同一曲面上において２次元に配列し、前記複数個のセルのそれぞれにおいて前記音響素子のそれぞれの送信機能を有する部分を前記単位数毎に駆動する励振回路と、前記複数個のセルのそれぞれにおいて前記音響素子のそれぞれの受信機能を有する部分から出力された受信信号を前記単位数毎に処理する受信回路とを前記複数個のセルのそれぞれのセル内回路として含む音響素子集積回路と、
該音響素子集積回路を収納するプローブ筐体と、
を備え、前記励振回路が、前記振動膜を振動させる高電圧ドライバを集積化したチップと、前記高電圧ドライバよりも低電圧で動作する回路を集積化したチップに振り分けられ、
前記セル内回路を個別に制御することにより、前記複数個のセルをそれぞれ独立して駆動し、前記複数個のセルを２次元動作可能としたことを特徴とするプローブ。

【請求項13】

前記プローブ筐体の内部に、前記複数個のセルに共通な回路として、前記複数個のセルをそれぞれ独立して動作させる送受信制御部を更に備えることを特徴とする請求項１２に記載のプローブ。

【請求項14】

振動膜を振動させる容量型の音響素子をそれぞれ単位数で分配した複数個のセルを同一曲面上において２次元に配列し、前記複数個のセルのそれぞれにおいて前記音響素子のそれぞれの送信機能を有する部分を前記単位数毎に駆動する励振回路と、前記複数個のセルのそれぞれにおいて前記音響素子のそれぞれの受信機能を有する部分から出力された受信信号を前記単位数毎に処理する受信回路とを前記複数個のセルのそれぞれのセル内回路として含む音響素子集積回路と、
前記複数個のセルに共通な回路として、前記複数個のセルをそれぞれ独立して動作させる送受信制御部と、
前記送受信制御部からの信号に基づき画像を表示する表示部と、
を備え、
前記励振回路が、前記振動膜を振動させる高電圧ドライバを集積化したチップと、前記高電圧ドライバよりも低電圧で動作する回路を集積化したチップに振り分けられ、
前記セル内回路を個別に制御することにより、前記複数個のセルをそれぞれ独立して駆動し、前記複数個のセルを２次元動作可能としたことを特徴とする診断装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、容量型の音響素子を集積化した音響素子集積回路、この音響素子集積回路を用いたプローブ、及びこのプローブを有する診断装置に係り、特に、複数の音響素子をアレイ状に配列した撮像用の音響素子集積回路、プローブ及び診断装置に関する。

【背景技術】

【0002】

医療目的の超音波探触子では、従来は圧電性の音響素子が用いられていた。しかし、圧電性の場合、音響素子の振動子と人体との音響インピーダンスの違いが大きいため、音響インピーダンスの整合の問題が、ボトルネックとなっていた。近年、微小電気機械システム（ＭＥＭＳ）技術を利用して、振動空洞を有する容量型の音響素子が開発された。この容量型の音響素子は、「容量性マイクロマシン超音波トランスデューサ（ｃＭＵＴ）」と呼ばれているが、人体との音響インピーダンスが近い特徴がある。しかし、ｃＭＵＴを用いた２次元フェーズド・アレイ動作等に関しては、現在のところ未開発である。音響素子の２次元動作に関しては、１チップ内に送信用音響素子と受信用音響素子を別々に設け、超音波ビームを走査する方向を長軸方向、長軸方向と直交する方向を短軸方向と定義し、１次元方向の超音波ビームを制御する技術が提案されている（特許文献１参照。）。

【0003】

特許文献１の記載の発明のように、超音波ビームを長軸方向と直交する短軸方向に分割して積層する技術では、２層目チップに届く超音波が減少し受信感度が低下する。又、２次元配列された音響素子のうち、列バス・ラインに接続された複数の音響素子を一括で動作させる手法は特許文献２に記載されている。特許文献２の図１５及び１６には、水平なバス・ライン又は垂直なバス・ラインが開示されている。しかし、各音響素子は水平なバス・ライン又は垂直なバス・ラインのいずれかに接続しており、２次元マトリクスの交点の音響素子を独立に制御する２次元フェーズド・アレイ動作に関するものではない。

【0004】

２次元フェーズド・アレイ動作には、２次元配列された音響素子をそれぞれ独立に動作させる技術が必要となる。最近になり、音響素子を複数配列したチップと、音響素子の配列に合わせてそれぞれの音響素子を励振する励振回路を配列したアナログ用特定用途向け集積回路（ＡＳＩＣ）のチップと、音響素子の配列に合わせてそれぞれの音響素子の受信回路を配列したデジタル用ＡＳＩＣチップを積層した技術が提案された（特許文献３参照。）。しかし、特許文献３には、音響素子を１次元または２次元に配置され得る旨の記載はあるが、しかし、２次元配列された音響素子において、隣接する音響素子の相互の動作のタイミングや、２次元に配列した音響素子のそれぞれを、２次元アレイとしてどのように動作させるか等の具体的手段については全く開示がされていない。

【0005】

さて、容量型の音響素子は、真空に近く減圧された振動空洞を介して振動可能な振動膜を備える。そして、超音波送信時にこの振動膜を振動させるために高電圧が必要となる。しかしながら、例えば１００Ｖ程度以上の高電圧が必要な励振回路と、高電圧を必要としない受信回路では集積回路のレイアウト設計や用いる半導体基板の条件が異なるので、製造技術上の問題や、製造後の信頼性の問題が発生する。例えば、高電圧回路と低電圧回路では、集積回路に用いる基板の不純物密度（比抵抗）、最小線幅、表面配線の厚さや構造、放熱設計等の設計基準が互いに異なる。特に高電圧回路にはガードリング等の高電圧に固有の構造や、合金等の金属学的接合における劣化や反応の進行の問題が存在する。高電圧回路と低電圧回路を同一チップに混在させる場合は、高電圧回路と低電圧回路を同一工程で実施できないプロセスを含むので製造工程が長くなる問題もある。

【0006】

更に、高電圧回路が低電圧回路に及ぼす電界強度や静電誘導効果等による相互干渉の問題、更には電界集中によるリーク電流の発生や寄生トランジスタの動作の問題も考慮する必要がある。この点に関し、特許文献３に記載の発明では、アナログ用ＡＳＩＣのチップにアナログデジタル変換器（ＡＤＣ）の回路を含む発明であり、設計基準の異なる高電圧回路と低電圧回路が混在している。特許文献３の段落［００２３］，［００３０］等の欄には、アナログ用ＡＳＩＣのチップには、１つ以上のアナログ増幅器、１つ以上のアナログフィルタ、アナログビームフォーミング回路、アナログデチャープ回路、アナログ直交復調（ＡＱＤＭ）回路、アナログ時間遅延回路、アナログ位相シフタ回路、アナログ加算回路、アナログ時間利得補償回路、アナログ平均化回路、および／または１つ以上のアナログデジタル変換器を含み得るとも記載されている。

【0007】

特許文献３の段落［００３５］，［００６０］等の欄の記載によれば、アナログ用ＡＳＩＣのチップにはクロッキング回路２２４と、制御回路２２６と、シーケンス回路２２８等が含まれる。特許文献３に記載の発明のように、電圧レベルの異なる高電圧回路と低電圧回路とが同一チップに混在している場合は、製造上および性能・信頼性の課題が発生する。なお、上述した特許文献１記載の発明でも、電圧レベルの異なる高電圧回路と低電圧回路が同一チップに混在しており、製造上および性能・信頼性の課題がある。又、特許文献２に記載された発明でも、単一のＡＳＩＣアレイのチップに高電圧回路と低電圧回路を混在させており、性能・信頼性の課題がある。

【先行技術文献】

【特許文献】

【0008】

【文献】特開２００７－１３０３５７号公報

【文献】特表２００８－５１７７３６号公報

【文献】特表２０２１－５０２８４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

上述した問題を鑑み、本発明は高分解能で高品質の２次元画像を得ることが可能で、製造歩留まりが高く且つ信頼性に優れた音響素子集積回路、この音響素子集積回路を用いたプローブ、及びこのプローブを有する診断装置を提供することを目的とする。

【課題を解決するための手段】

【0010】

上記目的を達成するために、本発明の第１態様は、振動膜を振動させる容量型の音響素子をそれぞれ単位数で分配した複数個のセルを、同一曲面上において２次元に配列した音響素子集積回路に関する。ここで、「同一曲面」を規定している「曲面」とは、ユークリッド空間における曲面であるが、ガウス曲率と平均曲率が共にゼロの場合がユークリッド平面になる。第１態様に係る音響素子集積回路は、(a)複数個のセルのそれぞれにおいて、音響素子のそれぞれの送信機能を有する部分を単位数毎に駆動する励振回路と、(b)複数個のセルのそれぞれにおいて、音響素子のそれぞれの受信機能を有する部分から出力された受信信号を単位数毎に処理する受信回路を、複数個のセルのそれぞれのセル内回路として含む。第１態様に係る音響素子集積回路の励振回路は、振動膜を振動させる高電圧ドライバを集積化したチップと、高電圧ドライバよりも低電圧で動作する回路を集積化したチップに振り分けられる。第１態様に係る音響素子集積回路は、セル内回路を個別に制御することにより、複数個のセルをそれぞれ独立して駆動し、複数個のセルを２次元動作可能である。

【0011】

本発明の第２態様は、第１態様に係る音響素子集積回路を備えるプローブであることを要旨とする。本発明の第３態様は、第２態様に係るプローブからの信号に基づき画像を表示する表示部と備える診断装置であることを要旨とする。

【発明の効果】

【0012】

本発明によれば、高分解能で高品質の２次元画像を得ることが可能で、製造歩留まりが高く且つ信頼性に優れた音響素子集積回路、この音響素子集積回路を用いたプローブ、及びこのプローブを有する診断装置を提供することができる。

【図面の簡単な説明】

【0013】

【図1】本発明の第１実施形態に係る音響素子集積回路の素子アレイの平面パターンの概略を示す平面図である。

【図2】第１実施形態に係る音響素子集積回路の素子アレイを駆動する周辺回路を示すブロック図である。

【図3】第１実施形態に係る音響素子集積回路を構成するセルと、このセルに集積化されるセル内回路の例を示す図である。

【図4】図３のセル内回路を３Ｄ構造に集積化する場合の機能ブロックの割り振りの例を示す概念図である。

【図5】図４の概念図を具体的に実現するためのブロック図を含む模式図である。

【図6A】第１実施形態に係る診断装置の例を示す図である。

【図6B】図６Ａに示した診断装置のプローブ筐体の構造例を示す図である。

【図7】第１実施形態に係る診断装置の他の例を示す図である。

【図8】本発明の第２実施形態に係る音響素子集積回路を構成するセルと、このセルに集積化されるセル内回路の例を示すブロック図である。

【図9】第２実施形態に係る送信素子と受信素子を集積化した素子アレイであって、両者の形状が六角形で同じであるが、数が異なる場合の例を示す平面図である。

【図10】図９のＸ－Ｘ方向からみた、第２実施形態に係る音響素子集積回路の第１チップの構造を説明する階段断面図である。

【図11】第２実施形態に係る音響素子集積回路の第１チップの他の構造を説明する断面図である。

【図12】図３の各機能ブロックを３Ｄ構造に集積化する場合の各機能ブロックの割り振りの例を示す概念図である。

【図13】図１２の概念図を具体的に実現するためのブロック図を含む模式図である。

【図14A】第２実施形態に係る音響素子集積回路の製造方法を説明する工程断面図である（その１）。

【図14B】第２実施形態に係る音響素子集積回路の製造方法を説明する工程断面図である（その２）。

【図14C】第２実施形態に係る音響素子集積回路の製造方法を説明する工程断面図である（その３）。

【図14D】第２実施形態に係る音響素子集積回路の製造方法を説明する工程断面図である（その４）。

【図14E】第２実施形態に係る音響素子集積回路の製造方法を説明する工程断面図である（その５）。

【図15A】第２実施形態に係る音響素子集積回路の他の製造方法を説明する工程断面図である（その１）。

【図15B】図１５Ａに続く第２実施形態に係る音響素子集積回路の製造方法を説明する工程断面図である（その２）。

【図15C】図１５Ｂに続く第２実施形態に係る音響素子集積回路の製造方法を説明する工程断面図である（その３）。

【図15D】図１５Ｃに続く第２実施形態に係る音響素子集積回路の製造方法を説明する工程断面図である（その４）。

【図16】第３実施形態に係る音響素子集積回路が２つの半導体チップの積層構造で構成される場合の各機能ブロックの割り振りを示す概念図である。

【図17】図１６の概念図を具体的に実現するためのブロック図を含む模式図である。

【図18A】送信素子と受信素子を集積化した素子アレイにおいて、両者の形状が六角形で同じであるが、サイズが異なる場合の例を示す平面図である。

【図18B】送信素子と受信素子を集積化した素子アレイにおいて、両者の形状が四角形で同じであるが、数が異なる場合の例を示す平面図である。

【図18C】送信素子と受信素子を集積化した素子アレイにおいて、両者の形状及びサイズがそれぞれ異なる場合の例を示す平面図である。

【図18D】送信素子と受信素子を集積化した素子アレイにおいて、両者の形状及びサイズがそれぞれ異なる場合の他の例を示す平面図である。

【図18E】送信素子と受信素子を集積化した素子アレイにおいて、両者の形状及びサイズがそれぞれ異なる場合の他の例を示す平面図である。

【図19】その他の実施形態に係る音響素子集積回路の応用例として、ハイドロフォンの構造の概略を例示する模式図である。

【図20】第１実施形態に係る音響素子集積回路の第２チップの構造例の概略を、素子分離領域の構造を中心に説明する断面図である。

【図21】第１実施形態に係る音響素子集積回路の第２チップの他の構造例の概略を、素子分離領域の構造を中心に説明する断面図である。

【図22】図２２（ａ）は、第１～第３実施形態に係る音響素子集積回路の高電圧ドライバの特性を説明する模式図で、図２２（ｂ）は対応する振動膜の振動を説明する模式図である。

【図23】図２３（ａ）は、図２２に例示したフルスイングの場合の駆動電圧波形と超音波の音圧波形をより詳細に模式的に示す拡大図で、図２３（ｂ）は９０％スイングの場合の駆動電圧波形と超音波の音圧波形を模式的に示す拡大図である。

【図24】図２４（ａ）は、従来の容量型の音響素子を駆動する高電圧ドライバの特性を説明する模式図で、図２２（ｂ）は対応する振動膜の振動を説明する模式図である。

【発明を実施するための形態】

【0014】

以下において、図面を参照して、本発明の第１～第３実施形態を説明することにより、本発明を例示的に説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各部材の大きさの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚み、寸法、大きさ等は以下の説明から理解できる技術的思想の趣旨を参酌してより多様に判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

【0015】

ユークリッド空間における等方で一様な２次元面は、ガウス曲率が場所に依存せず一定である。以下の第１～第３実施形態に係る音響素子集積回路等の説明においては、便宜上、ガウス曲率及び平均曲率が共にゼロ（曲率半径無限大）の曲面としての「同一平面」を取り上げ、複数の音響素子を同一平面上に2次元に配列した場合を例示する。しかし、第１～第３実施形態に係る音響素子集積回路で説明する技術的思想の意味する曲面は「平面」に限定されるものではない。ガウス曲率及び平均曲率が共にゼロの場合がユークリッド平面であるが、第１～第３実施形態に係る音響素子集積回路で説明する技術的思想は、円筒面、球面、楕円面、放物面等の、種々の同一曲面上に複数の音響素子が2次元に配列される態様であっても、同様に適用可能である。

【0016】

又、以下に示す第１～第３実施形態は、本発明の技術的思想を具体化するための方法及びその方法に用いる装置等を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等、方法の手順等を下記のものに特定するものではない。本発明の技術的思想は、第１～第３実施形態で記載された内容に限定されず、特許請求の範囲に記載された請求項の発明特定事項が規定する技術的範囲内において、種々の変更を加えることができる。

【0017】

（第１実施形態）
本発明の第１実施形態に係る音響素子集積回路は、図１に示すように、素子アレイ部３０１ａに、それぞれ単位数の音響素子をセットとして内部に分配したセルＸ_a11，Ｘ_a12，Ｘ_a13，………，Ｘ_ai(j-1)，Ｘ_aij，Ｘ_ai（j+1），…を、同一平面上（同一曲面上）において配列して2次元マトリクスを構成した平面レイアウトである。図１では、セルＸ_a11，Ｘ_a12，Ｘ_a13等の平面パターンが矩形の場合を例示しているが、セルＸ_a11，Ｘ_a12，Ｘ_a13等の平面パターンは、矩形に限定されず、六角形や八角形等種々の平面パターンが採用可能である。図１では右下に配置された第ｉ行、第（ｊ＋１）列のセルＸ_ai(j+1)の内部に黒丸で模式的に示したのは、電気信号を超音波信号に変換し、この超音波信号を対象物に向けて出射し、且つ対象物からの超音波の反射信号を受信して電気信号に変換する双方向性を有した容量型の音響素子２３_i(j+1)である。

【0018】

図１ではセルＸ_ai(j+1)の内部に黒丸が１個しかない場合を示したが、例示に過ぎない。黒丸の数は１個に限定されず、セルＸ_ai(j+1)の内部に黒丸は２個以上をセットとして存在していても構わない。即ち、第１実施形態に係る音響素子集積回路においては、同一面上に定義される２次元マトリクスを構成するセルのアレイにおいて、それぞれのセルに単位数ｎ（ｎは１以上の正の整数）の音響素子がセットとして分配され、この単位数ｎの音響素子をセル内回路で一括駆動する場合に一般化可能である。しかし、第１実施形態に係る音響素子集積回路においては、簡単化のために、単位数ｎ＝１の場合について例示的に説明する。第１実施形態に係る音響素子集積回路の技術的思想は、ｎ個の音響素子の１セットで１セルを構成し、この１セルに対応して、内蔵される回路セット１式をセル内回路として、単位数のセットで構成されたｎ個の音響素子を、セル内回路がそれぞれ一括駆動する場合に拡張可能である。したがって、図１はそれぞれのセルに黒丸は２個、３個、４個、………がセットとして配置された態様に拡張可能である。

【0019】

容量型の音響素子２３_i(j+1)には、超音波を発生させるための振動空洞が備えられている。ｎ個の単位数の音響素子が配置される場合は、セルＸ_ai(j+1)の内部にはｎ個の振動空洞が含まれる。同一面上に定義される２次元マトリクスを構成するすべての音響素子に符号を付すことは省略しているが、第３行、第（ｊ＋１）列のセルＸ_a3(j+1)の内部にも、振動空洞を備えた音響素子２３_3（j-1)が、他の代表として符号を付して示されている。同様に第３行、第３列のセルＸ_a33の内部にも、振動空洞を備えた音響素子２３_3（j-1)が符号を付して示され、第ｉ行、第３列のセルＸ_ai3の内部に、振動空洞を備えた音響素子２３_i3が符号を付して示されている。

【0020】

図１に模式的に示した容量型の音響素子２３_i(j-1)は、圧電性の音響素子に比して、人体との音響インピーダンスの整合を必要としないので、医療目的には好適であるが、静電力で膜を振動させて超音波を発生させるため、例えば、２００Ｖ程度の高電圧が必要となる。第１実施形態に係る音響素子集積回路はこの高電圧で膜を振動させ、且つ微細化して、高い分解能を実現するために積層構造を採用した３次元（３Ｄ）集積回路構造をなしている。後述する図４及び図５等には、同一平面上において２次元に配列されるセルＸ_ai(j-1)，Ｘ_aij，Ｘ_ai(j+1)等の単位構造が、第１チップ５０１、第２チップ５０２及び第３チップ５０３の積層構造で構成された３Ｄ集積回路構造の一部として示されている。なお、本発明の第１～第3実施形態に係る音響素子集積回路の説明においては、２次元の配列としてデカルト座標系（Ｘ－Ｙ直交座標系）の配列を例示的に説明するが、デカルト座標系（カーテシアン座標系）に限定されるものではない。２次元の配列には、同心円のパターン等、半径ｒと偏角θで表記される極座標系等の配列が含まれてもよく、更には３次元ヘルムホルツ（Helmholtz）方程式を２成分に分解が可能な種々の直交座標系における配列が含まれてもよい。

【0021】

振動空洞を有する容量型の音響素子の振動膜を高電圧で振動させるためには、高電圧ドライバ（振動膜ドライバ）が必要となる。「高電圧ドライバ（振動膜ドライバ）」とは振動膜を振動させるため２０Ｖ以上、具体的には５０Ｖ以上若しくは１００Ｖ以上等の大信号レベルの回路である。図１においては、右下のセルＸ_ai(j+1)等の内部に破線（隠れ線）で第２チップ５０２に集積化された高電圧ドライバ３４_i(j+1)の平面パターンを、模式的に図示している。ｎ個の単位数の音響素子がセルＸ_ai(j+1)等の内部に配置される場合は、高電圧ドライバ３４_i(j+1)は、セルＸ_ai(j+1)の内部に単位数として含まれるｎ個の音響素子を一括駆動する。符号を付すのを省略しているが、ほぼ正方形で示したセルＸ_a11，Ｘ_a12，Ｘ_a13等の平面パターンの内部に、セルＸ_a11，Ｘ_a12，Ｘ_a13等の平面パターンより小さな破線で示した長方形が、各セルＸ_a11，Ｘ_a12，Ｘ_a13，………，Ｘ_ai(j-1)，Ｘ_aij，Ｘ_ai(j+1)，…の第２チップ５０２に集積化された高電圧ドライバの平面パターンである。

【0022】

セルＸ_ai(j-1)，Ｘ_aij，Ｘ_ai(j+1)等のセル毎の単位構造が、それぞれ第１チップ５０１、第２チップ５０２及び第３チップ５０３を積層した３Ｄ集積回路構造によって構成されることから、第１チップ５０１と第２チップ５０２を電気的に接続する接続手段や、第２チップ５０２と第３チップ５０３を電気的に接続する接続手段が必要になる。図１の右下の第ｉ行、第（ｊ＋１）列のセルＸ_ai(j+1)の矩形の右下の隅に、×印を付した小さな矩形で模式的に示したのは、第２チップ５０２と第３チップ５０３を電気的に接続する際に、第２チップ５０２の下面側に設けられる接続ビアプラグ（以下において「接続プラグ」という。）Ｖ_i(j-1)である。すべての接続プラグに符号を付すことは省略しているが、第ｉ行、第３列のセルＸ_ai3の右隅にも、接続プラグＶ_i3が示されている。同様に第３行、第１列のセルＸ_a31の右隅に接続プラグＶ₃₁が示され、第３行、第２列のセルの右隅に接続プラグＶ₃₂が示され、第３行、第３列のセルＸ_a33の右隅に接続プラグＶ₃₃が示されている。更に、第３行、第（ｊ－１）列のセルＸ_a3(j-1)の右隅に接続プラグＶ_3(j-1)が示され、第３行、第ｊ列のセルＸ_a3jの右隅に接続プラグＶ_3jが示され、第３行、第（ｊ＋１）列のセルＸ_a3(j+1)の右隅に接続プラグＶ_3(j+1)が示されている。

【0023】

図1では簡略化し、各セルの右隅に接続プラグが1個しかないモデル図を表示しているが、後述の図５等から分かるように、実際には接続プラグは各セルに複数個存在する。ｎ個の単位数の音響素子がセットとして各セルの内部に配置される場合は、接続プラグはｎ個の音響素子のセットに共通に作用する。したがって、ｎ個の単位数の音響素子が各セルの内部に配置される場合は、接続プラグの総数を削減でき、接続プラグは各セルの内部に単位数として含まれるｎ個の音響素子のセットに対する共通の電気的部材として機能する。

【0024】

図１では、各セルＸ_a3(j+1)の１個の接続プラグＶ_i(j+1)に着目して説明するが、複数のセルＸ_a3(j+1)にそれぞれ備えられた接続プラグＶ_i(j+1)のアレイのｘ方向のピッチ及びｙ方向のピッチを、それぞれ複数のセルＸ_a3(j+1)のアレイのｘ方向のピッチ及びｙ方向のピッチに対して半ピッチ程度ずらせばよい。実際に各セルＸ_a3(j+1)に複数個存在する他の接続プラグに関しても、同様には半ピッチ程度ずらした周期的構造にすればよい。即ち、接続プラグが複数個存在する場合であっても、３Ｄ集積回路構造を構成するように異なるチップに集積化された音響素子２３_i(j+1)等のそれぞれの振動空洞と構成する高電圧ドライバ３４_(j+1)とは、図１に示した技術思想にそって、互いにオーバーラップする位置に配置され、音響素子２３_i(j+1)と接続プラグＶ_i(j+1)とは互いにオーバーラップしない位置に配置される。

【0025】

図２に示すように、素子アレイ部３０１ａの上辺部の上側には、列ドライバ３０２が配置され、素子アレイ部３０１ａの右辺部の右側には、行ドライバ３０３が配置されている。更に、素子アレイ部３０１ａの下辺部の下側には、出力バッファ回路３０4が配置されている。素子アレイ部３０１ａに２次元マトリクス状に多数のセルＸ_aij（ｉ＝１～ｍ，ｊ＝１～ｎ；ｍ，ｎはそれぞれ２以上の正の整数である。）を配列して、方形状の出射・撮像領域を構成して、２次元フェーズド・アレイ動作を可能にしている。

【0026】

行ドライバ３０３から出力されるワード線Ｗ₁，Ｗ₂，Ｗ₃，………，Ｗ_(i-1)，Ｗ_i，………Ｗ_nによって素子アレイ部３０１ａ内の各セル行が、セル行単位で走査される。即ち、第１行目のワード線Ｗ₁によって、第１行目のセル行Ｘ_a11，Ｘ_a12，Ｘ_a13，………，Ｘ_a1(j-1)，Ｘ_a1j，Ｘ_a1(j+1)，………が走査される。又、第２行目のワード線Ｗ₂によって第1行目のセル行Ｘ_a21，………が走査され、第３行目のワード線Ｗ₃によって第３行目のセル行Ｘ_a31，………が走査される。更に、第ｉ行目のワード線Ｗ_iによって第ｉ行目のセル行Ｘ_ai1，Ｘ_ai2，Ｘ_ai3，………，Ｘ_ai(j-1)，Ｘ_aij，Ｘ_ai(j+1)，………が走査される。

【0027】

一方、列ドライバ３０２から出力されるビット線Ｂ₁，Ｂ₂，Ｂ₃，………，Ｂ_(j-1)，Ｂj，Ｂ_(j+1)，………Ｂ_mによって素子アレイ部３０１ａ内の各セル列が、セル列単位で、順次走査される。例えば、第１列目のビット線Ｂ₁によって第１列目のセル列Ｘ_a11，Ｘ_a21，Ｘ_a２３，………，Ｘ_ai1，………Ｘ_an1が走査される。又、 第２列目のビット線Ｂ₂によって第１列目のセル列Ｘ_a12，………，Ｘ_ai2，………Ｘ_an2が走査され、第３列目のビット線Ｂ₃によって第３列目のセル列Ｘ_a31，………，Ｘ_ai3，………Ｘ_an3；………が走査される。更に、第（ｊ－１）列目のビット線Ｂ_(j-1)によって第（ｊ－１）列目のセル列………，Ｘ_ai(j-1)，………が走査され、第ｊ列目のビット線Ｂ_jによって第ｊ列目のセル列………，Ｘ_aij，………，Ｘ_anj，………が走査され、第（ｊ＋１）列目のビット線Ｂ_(j+1)によって第（ｊ＋１）列目のセル列………，Ｘ_ai(j+1)，………が走査され、第ｍ列目のビット線Ｂ_mによって第ｍ列目のセル列………，Ｘ_aim，………，Ｘ_anmが走査される。

【0028】

このように、ワード線Ｗ₁，Ｗ₂，Ｗ₃，………，Ｗ_(i-1)，Ｗ_i，………Ｗ_nによって素子アレイ部３０１ａ内の各セル行が、セル行単位で走査され、ビット線Ｂ₁，Ｂ₂，Ｂ₃，………，Ｂ_(j-1)，Ｂj，Ｂ_(j+1)，………Ｂ_mによって各セル列が、セル列単位で順次走査されて、超音波信号の２次元アレイ放射やセル信号の読み出し動作が実行される。即ち、本発明の第１実施形態に係る音響素子集積回路では、素子アレイ部３０１ａを各セル行Ｘ_a11，Ｘ_a12，Ｘ_a13，………，Ｘ_ai(j-1)，Ｘ_aij，Ｘ_ai(j+1)，………単位で、順次垂直方向に沿って走査することにより、各セル行Ｘ_a11，Ｘ_a12，Ｘ_a13，………，Ｘ_ai(j-1)，Ｘ_aij，Ｘ_ai(j+1)，………のセル信号を各セル列Ｘ_a11，Ｘ_a12，Ｘ_a13，………，Ｘ_ai1，Ｘ_ai2，Ｘ_ai3，………毎に設けられた垂直出力信号線Ｒ₁，Ｒ₂，Ｒ₃，………，Ｒ_(j-1)，Ｒ_j，Ｒ_(j+1)，………によって読み出す構成となっている。

【0029】

図３には、図１及び図２に示した素子アレイ３０１ａの第ｉ行に配列されたセルＸ_aij及びセルＸ_ai(j+1)と、セルＸ_aij，Ｘ_ai(j+1)とを駆動制御する送受信制御部３０と、送受信制御部３０に接続された表示部４０からなる構成をブロック図で示す。図３の上段のセルＸ_aijは、素子アレイ３０１ａを構成しているマトリクスの第ｉ行、第ｊ列に位置するセルである。セルＸ_aijは、送受信機能を備えた双方向性の音響素子２３_aijと、音響素子２３_aijに電気的に接続され、音響素子２３_aijに送られる励振信号と音響素子２３_aijから送られてきた受信信号を切り替えるスイッチ３５を有する。セルＸ_aijの音響素子２３_aijは、図３の上段に矢印で示すように、超音波信号ｓ_1ijを発生し、超音波信号ｓ_1ijを対象物に出射すると共に、対象物からの反射信号ｓ_2ijを受信して電気信号に変換する双方向性の機能を有する。

【0030】

セルＸ_aijのスイッチ３５の2つの入力端子には、第ｉ行のワード線Ｗ_iと第ｊ列のビット線Ｂ_jがそれぞれ接続され、ワード線Ｗ_iとビット線Ｂ_jによって音響素子２３_aijの動作が制御できるように構成されている。例えば、セルＸ_aijのスイッチ３５に２入力のＡＮＤゲートを設け、ワード線Ｗ_iの信号がハイレベル且つビット線Ｂ_jの信号がハイレベルのときにのみ、動作するようにしておけば、素子アレイ３０１ａを構成しているマトリクスの任意の位置のセルのスイッチのみを選択的に動作させることができる。

【0031】

セルＸ_aijのスイッチ３５には、音響素子２３_aijの振動膜を励振する励振信号を生成する励振回路Ｔ_ijと、音響素子２３_aijから送られてきた受信信号を処理する受信回路Ｒ_ijが接続されている。そして、セルＸ_aijの励振回路Ｔ_ijは、遅延回路３３と高電圧ドライバ（振動膜ドライバ）３４を含み、受信回路Ｒ_ijは、アンプ３６とＡＤ変換回路３７を含む。即ち、遅延回路３３、高電圧ドライバ３４、スイッチ３５、アンプ３６及びＡＤ変換回路３７が、第ｉ行、第ｊ列のセルＸ_aijを構成する音響素子２３_aijに対してセル内回路として３Ｄ構造によってコンパクトに集積化されている。励振回路Ｔ_ijが遅延回路３３を有しているので、2次元フェーズド・アレイ動作を目的とする場合は、スイッチ３５に入力させるビット線Ｂ_jの信号は必須ではない。第ｉ行の励振行選択線ＳＷ_iに接続されたすべての音響素子２３_ij，２３_i(j+1)，………が励振された場合であっても、それぞれの音響素子２３_ij，２３_i(j+1)，………の励振信号には位相差が発生するので、行毎に順次駆動することにより、行毎のフェーズド・アレイ動作が可能であるからである。

【0032】

一方、図３の下段のセルＸ_ai(j+1)は、第ｉ行、第（ｊ＋１）列に位置する。セルＸ_ai(j+1)は、第ｉ行、第ｊ列のセルＸ_aijと同様に、送受信機能を備えた双方向性の音響素子２３_ai(j+1)と、音響素子２３_ai(j+1)に電気的に接続され、音響素子２３_ai(j+1)に送られる励振信号と音響素子２３_ai(j+1)から送られてきた受信信号を切り替えるスイッチ３５を有する。音響素子２３_ai(j+1)は、図３の下段に矢印で示すように、超音波信号ｓ_1i(j+1)を発生し、超音波信号ｓ_1i(j+1)を対象物に出射すると共に、対象物からの反射信号ｓ_2i(j+1)を受信して電気信号に変換する双方向性の機能を有する。図３の下段のセルＸ_ai(j+1)のスイッチ３５には、セルＸ_ai(j+1)のスイッチ３５の２つの入力端子には、第ｉ行のワード線Ｗ_iと第（ｊ＋１）列のビット線Ｂ_(j+1)がそれぞれ接続され、ワード線Ｗ_iとビット線Ｂ_(j+1)によって音響素子２３_ai(j+1)の動作が制御できるように構成されている。セルＸ_aijのスイッチ３５と同様に、セルＸ_ai(j+1)のスイッチ３５にも２入力のＡＮＤゲートを設け、ワード線Ｗ_iの信号がハイレベル且つビット線Ｂ_(j+1)の信号がハイレベルのときにのみ、動作するように構成できる。

【0033】

セルＸ_ai(j+1)のスイッチ３５にも、音響素子２３_ai(j+1)の振動膜を励振する励振信号を生成する励振回路Ｔ_i(j+1)と、音響素子２３_ai(j+1)から送られてきた受信信号を処理する受信回路Ｒ_i(j+1)が接続されている。そして、励振回路Ｔ_i(j+1)は、遅延回路３３と高電圧ドライバ３４を含み、受信回路Ｒ_i(j+1)は、アンプ３６とＡＤ変換回路３７を含む。第ｉ行、第ｊ列の音響素子２３_ijの場合と同様に、励振回路Ｔ_i(j+1)が遅延回路３３を有しているので、2次元フェーズド・アレイ動作を目的とする場合は、ビット線Ｂ_(j+1)の信号は必須ではない。第ｉ行の励振行選択線ＳＷ_iに接続されたすべての音響素子２３_ij，２３_i(j+1)，………が励振された場合であっても、それぞれの音響素子２３_ij，２３_i(j+1)，………の励振信号には位相差が発生するので、行毎に順次駆動することにより、行毎のフェーズド・アレイ動作が可能であるからである。第ｉ行、第ｊ列の音響素子２３_aijと同様に、遅延回路３３、高電圧ドライバ３４、スイッチ３５、アンプ３６及びＡＤ変換回路３７が、第ｉ行、第（ｊ＋１）列のセルＸ_ai(j+1)を構成する音響素子２３_ai(j+1)に対して、セル内回路として３Ｄ構造によってコンパクトに集積化されている。

【0034】

図３の上段のセルＸ_aijの遅延回路３３及びＡＤ変換回路３７には、基準クロック発生回路３１が接続され、下段のセルＸ_ai(j+1)の遅延回路３３及びＡＤ変換回路３７にも、基準クロック発生回路３１が接続されている。更に、セルＸ_aijの遅延回路３３とセルＸ_ai(j+1)の遅延回路３３には、波形発生回路３２が接続され、波形発生回路３２は基準クロック発生回路３１にも接続されている。更に、セルＸ_aijのＡＤ変換回路３７とセルＸ_ai(j+1)のＡＤ変換回路３７には、タイミング調整回路３８が接続され、タイミング調整回路３８は基準クロック発生回路３１にも接続されている。基準クロック発生回路３１とタイミング調整回路３８には画像処理回路３９が接続され、画像処理回路３９は表示部４０が接続されている。

【0035】

図３に例示したとおり、上段のセルＸ_aijと下段のセルＸ_ai(j+1)に共通に、基準クロック発生回路３１、波形発生回路３２、タイミング調整回路３８、画像処理回路３９、表示部４０が設けられている。32×32以下程度の小規模のマトリクスの場合であれば、波形発生回路３２に行毎に選別して励振信号を逐次発生させる機能を持たせれば、超音波の発生（送信）に関して、セルＸ_aij，Ｘ_ai(j+1)，………のそれぞれのスイッチ３５にワード線Ｗ_iの信号を入力する回路構成を省略しても、セル行毎の音響素子２３_ij，２３_i(j+1)，………の逐次駆動が可能になる。基準クロック発生回路３１、波形発生回路３２、タイミング調整回路３８及び画像処理回路３９は、後述する図６Ａ及び図７に示す送受信制御部３０を構成している。超音波信号の各セルＸ_aij，Ｘ_ai(j+1)，………からの受信信号の処理に関しては、アンプ３６にワード線Ｗ_iの信号を入力することにより2次元マトリクスに配置された各行の選択が可能になる。超音波撮像用の受信信号のデータとしては、超音波の１／２波長に１個の空間情報が含まれる。このため、撮像用の受信信号の処理の際に、超音波の周波数よりも１桁程度速い（高い）クロック信号をワード線Ｗ_iの信号として用い、超音波信号をサンプリングして各行を選択すればよい。

【0036】

画像処理回路３９は、タイミング調整回路３８から入力された信号を適宜保持、及び演算することによって3次元データまたは2次元データを保持、及び出力する事が出来る。図３に例示したセルＸ_aijとセルＸ_ai(j+1)は、図６Ａ及び図７に示した素子アレイ３０１ａの一部に対応するセルを表現していることになる。送受信制御部３０と送受信制御部３０に接続された表示部４０に含まれる、それぞれの機能ブロックは、2次元マトリクスを構成している素子アレイ３０１ａのすべてのセルＸ_aij，Ｘ_ai(j+1)，………に共通に設けられる。

【0037】

第１実施形態に係る音響素子集積回路は、図３に示すように、セルＸ_aij，Ｘ_ai(j+1))，………を含む素子アレイ３０１ａと、素子アレイ３０１ａに含まれるすべてのセルＸ_aij，Ｘ_ai(j+1)，………等に共通の送受信制御部３０で構成され、第１実施形態に係る音響素子集積回路には表示部４０が接続されている。励振回路Ｔ_ijと受信回路Ｒ_ijがセルＸ_aijに設けられ、励振回路Ｔ_i(j+1)と受信回路Ｒ_i(j+1)がセルＸ_ai(j+1)にセル内回路として、それぞれ個別に設けられているので、セルＸ_ai(j+1)はセルＸ_aijとは独立して制御できる。すべてのセルを意味する包括表現、即ち代表してのセルＸ_aijで一般化表現すれば、励振回路Ｔ_ijと受信回路Ｒ_ijが、素子アレイ３０１ａを構成しているすべてのセルＸ_aijに個別に設けられるので、2次元マトリクスの交点に位置する各セルＸ_aij，Ｘ_ai(j+1)，…が、スイッチ３５を介してランダムアクセス可能であり、各セルＸ_aij，Ｘ_ai(j+1)，…が個別に制御できる。2次元マトリクス状に配置された各セルＸ_aij，Ｘ_ai(j+1)，…の動作を個別にランダムアクセス制御できれば、例えば、超音波送信時においては、送信する超音波の波面を、2次元の面内で、自由に変えることが可能な2次元フェーズド・アレイを構成できる。

【0038】

図３の右側に示した送受信制御部３０の一部の回路となる基準クロック発生回路３１は、同一面上に定義される２次元マトリクスを構成する各セルＸ_aij，Ｘ_ai(j+1)，…に、それぞれ独立して設けられた各機能ブロックの動作のタイミングを決定するための基準クロック信号を発生する。送受信制御部３０の波形発生回路３２は、基準クロック発生回路３１が出力する基準クロック信号に基づいて、セルＸ_aijの音響素子２３_aijに、超音波パルスを発生させるための励振信号を発生する。波形発生回路３２は、更に基準クロック信号に基づいて、各セルＸ_ai(j+1)の音響素子２３_ai(j+1)に、超音波パルスを発生させるための励振信号を発生する。各セルＸ_aij，Ｘ_ai(j+1)，…にそれぞれ設けられた遅延回路３３は、フェーズド・アレイ動作を行わせるために、波形発生回路３２が出力した励振信号に対し、各セルＸ_aij，Ｘ_ai(j+1)，…毎に異なる位相の遅延を生成する。励振信号に対し各セルＸ_aij，Ｘ_ai(j+1)，…毎に異なる位相の遅延を生成し、フェーズド・アレイ動作を行うことにより、超音波診断を行うための各種スキャン、例えば、オブリークスキャン、電子セクタスキャンなどが実現できる。

【0039】

図３の上段のセルＸ_aijに設けられた高電圧ドライバ３４は、送受信制御部３０の波形発生回路３２からの励振信号を、例えば、２００V程度の高電圧信号に変換する。セルＸ_aijに設けられたスイッチ３５が、音響素子２３_aijとアンプ３６の間を遮断状態とし、高電圧ドライバ３４と音響素子２３_aijの間を導通状態にすると、音響素子２３_ijの下部電極と接地電位の上部電極の間に高電圧信号が印加され、音響素子２３_ijが駆動される。一方、スイッチ３５が、音響素子２３_aijと高電圧ドライバ３４と間を遮断状態とし、音響素子２３_aijとアンプ３６の間を導通状態にすると、音響素子２３_ijが検出した受信信号がアンプ３６に送信される。このように、音響素子２３_aijのスイッチ３５は、超音波送信時に、励振回路Ｔ_ijを音響素子２３_ijに電気的に接続し、超音波受信時に、受信回路Ｒ_ijを音響素子２３_ijに電気的に接続する。セルＸ_aijに設けられたアンプ３６は、セルＸ_aijの音響素子２３_ijが検出した受信信号を増幅する。アンプ３６は、音響素子２３_ijの近傍にセル内回路として集積化されて配置されているので、受信信号のＳＮ比の改善を図ることができる。アンプ３６に接続されたＡＤ変換回路３７は、アンプ３６から伝達されたアナログ信号である受信信号を、デジタル信号に変換する。

【0040】

図３の下段のセルＸ_ai(j+1)に設けられた高電圧ドライバ３４は、送受信制御部３０の波形発生回路３２からの励振信号を高電圧信号に変換する。セルＸ_ai(j+1)に設けられたスイッチ３５が、音響素子２３_ai(j+1)とアンプ３６の間を遮断状態とし、高電圧ドライバ３４と音響素子２３_ai(j+1)の間を導通状態にすると、音響素子２３_i(j+1)の下部電極と接地電位の上部電極の間に高電圧信号が印加され、音響素子２３_i(j+1)が駆動される。セルＸ_aijのスイッチ３５と同様に、音響素子２３_ai(j+1)のスイッチ３５は、超音波送信時に、励振回路Ｔ_i(j+1)を音響素子２３_i(j+1)に電気的に接続し、超音波受信時に、受信回路Ｒ_i(j+1)を音響素子２３_i(j+1)に電気的に接続する。音響素子２３_ai(j+1)のスイッチ３５が、音響素子２３_ai(j+1)と高電圧ドライバ３４と間を遮断状態とし、音響素子２３_ai(j+1)とアンプ３６の間を導通状態にすると、音響素子２３_i(j+1)が検出した受信信号がセルＸ_ai(j+1)のアンプ３６に送信される。セルＸ_ai(j+1)に設けられたアンプ３６は、セルＸ_ai(j+1)の音響素子２３_i(j+1)が検出した受信信号を増幅する。アンプ３６は、音響素子２３_i(j+1)の近傍にセル内回路として集積化されて配置されているので、受信信号のＳＮ比の改善を図ることができる。アンプ３６に接続されたＡＤ変換回路３７は、アンプ３６から伝達されたアナログ信号である受信信号を、デジタル信号に変換する。

【0041】

図３の右側に示した共通の回路である送受信制御部３０には、タイミング調整回路３８が含まれている。タイミング調整回路３８は、素子アレイ３０１ａを構成している各セルＸ_aij，Ｘ_ai(j+1)，…の共通の回路として、2次元マトリクスを構成している各セルＸ_aij，Ｘ_ai(j+1)，…にそれぞれ接続され、各セルＸ_aij，Ｘ_ai(j+1)，…からそれぞれ受信信号を入力する。タイミング調整回路３８は、各セルＸ_aij，Ｘ_ai(j+1)，…のＡＤ変換回路３７からのデジタル信号のタイミングを調整し、送受信制御部３０の画像処理回路３９に出力するする。タイミング調整回路３８に接続された画像処理回路３９は、ＡＤ変換回路３７からのデジタル信号に必要な処理を加えた後に、必要な処理を加えたデジタル信号を表示部４０に出力する。

【0042】

なお、振動空洞を有する容量型の音響素子２３_ij，２３_i(j+1)，…の下部電極と上部電極の間には予めＤＣバイアス電圧を印加しておく。超音波送信時には、励振信号としての送波パルスにより下部電極と上部電極の間の静電力を変動させ、音響素子２３_ij，２３_i(j+1)，…の振動膜（メンブレン）を変位させることで、超音波を送信する。また、超音波受信時には、超音波により振動膜が変位し、これが下部電極と上部電極の間の静電容量の変化となるので、その変化を電気信号として取り出すことにより超音波を受信する。

【0043】

図４に示すように、第１実施形態に係る音響素子集積回路は、第１チップ５０１、２０Ｖ以上の高電圧回路を集積化した第２チップ５０２及び２０Ｖ未満の小信号レベルの回路を集積化した第３チップ５０３の積層体から構成された３Ｄ集積回路である。「２０Ｖ未満の小信号レベルの回路」には実際には、３．３Ｖ以下の電圧で動作する電子回路が含まれる。図４には、図１及び図２に示した素子アレイ３０１ａを構成している２次元マトリクスの第ｉ行に配列された３つのセルＸ_ai(j-1)，Ｘ_aij及びＸ_ai(j+1)の概略構造を例示的に示している。第１チップ５０１、第２チップ５０２及び第３チップ５０３は、例えば、シリコン(Ｓｉ)、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の半導体基板を主体とする半導体チップで構成できる。第１チップ５０１、第２チップ５０２及び第３チップ５０３を構成する半導体チップにはシリコン・オン・インシュレータ（ＳＯＩ）構造等の、半導体基板と絶縁層との複合構造であってもよい。特に、第２チップ５０２及び第３チップ５０３を構成する半導体チップはＡＳＩＣ等の半導体集積回路が集積化された構造でもよい。

【0044】

第１チップ５０１は、送受信が兼用可能な容量型の音響素子２３_i(j-1)，２３_ij，２３_i(j+1)，…の２次元配列を有する。第１チップ５０１に設けられた音響素子２３_i(j-1)，２３_ij，２３_i(j+1)，…は、それぞれマトリクスの第ｉ行に配列されたセルＸ_ai(j-1)，Ｘ_aij，Ｘ_ai(j+1)，…の一部を構成している。図4において左側に示したセルＸ_ai(j-1)において、第２チップ５０２には、セルＸ_ai(j-1)の励振回路Ｔ_i(j-1)を構成する高電圧ドライバ（振動膜ドライバ）３４とスイッチ３５が設けられている。高電圧ドライバ３４とスイッチ３５等の高電圧動作素子を配置する都合上、第２チップ５０２は、ＳｉＣ、ダイヤモンドやＧａＮ等の、高耐圧性に優れた広禁制帯幅半導体からなる材料の半導体基板を用いてもよい。第２チップ５０２は「２０Ｖ以上の高電圧回路を集積化」と上述したが、第３チップ５０３との差別化をするための表現に過ぎない。

【0045】

第２チップ５０２には、図２０及び図２１に例示したようなＳＯＩ構造とＵ溝で絶縁分離する構造やガードリング構造等の高耐圧化構造、又はＳｉＣ等の広禁制帯幅半導体を用いることにより、第２チップ５０２は４０Ｖ以上、例えば１００Ｖ～２００Ｖ程度、又はそれ以上の電圧レベルの高電圧回路の集積化が容易になる。ＳｉＣ等の広禁制帯幅半導体は高耐圧の半導体集積回路の構成が容易である特徴の反面、低比抵抗領域（高不純物密度領域）の形成や低接触抵抗の電極付けが困難であるという製造技術的な問題がある。第２チップ５０２を高電圧回路専用のチップとして特化し、製造技術の洗練されたＳｉを用いた第３チップ５０３に小信号レベルの回路を集積化することにより、音響素子集積回路の全体としての製造歩留まりや良品率を向上させ、信頼性を高めることができる。セルＸ_ai(j-1)の高電圧ドライバ３４は、第３チップ５０３からの３．３Ｖ以下の電圧レベルの低電圧駆動信号を高電圧信号に変換して音響素子２３_i(j-1)の下部電極に印加する。

【0046】

セルＸ_ai(j-1)の高電圧ドライバ３４は、例えば、電力用ＭＯＳトランジスタからなるＣＭＯＳ回路から構成してもよく、ＩＧＢＴや静電誘導（ＳＩ）サイリスタ等で構成してもよい。高電圧ドライバ３４の前段（入力側）には、レベルシフト回路やレベルシフト回路に接続され、レベルシフト回路で高電位にレベルシフトされた信号で動作するハイサイド回路が設けられていてもよい。セルＸ_ai(j-1)のスイッチ３５は、第ｉ行のワード線Ｗ_iの信号がハイレベル且つ第（ｊ－１）列のビット線Ｂ_j-1の信号がハイレベルのときにのみ動作するＡＮＤゲートの動作によって、高電圧ドライバ３４及びアンプ３６のうちの一方を選択的に音響素子２３_i(j-1)の下部電極に電気的に接続する。

【0047】

セルＸ_ai(j-1)のスイッチ３５は、図４の左側に矢印で示すように音響素子２３_ai(j-1)が超音波信号ｓ_1i(j-1)を発生し、超音波信号ｓ_1i(j-1)を対象物に出射する動作と、対象物からの反射信号ｓ_2i(j-1)を音響素子２３_ai(j-1)が受信して電気信号に変換する動作を切り替える。セルＸ_ai(j-1)のスイッチ３５には、送受信信号の電圧差を利用したダイオードや、電力用ＭＯＳトランジスタ、ＩＧＢＴやＳＩサイリスタ等が使用できる。第３チップ５０３は、励振回路Ｔ_i(j-1)の遅延回路３３と、受信回路Ｒ_i(j-1)のアンプ３６及びＡＤ変換回路３７とを有する。第３チップ５０３に集積化された遅延回路３３を構成しているロウサイド回路の小信号出力が、第２チップ５０２に集積化された高電圧ドライバ３４の前段を構成するレベルシフト回路によってハイサイド回路に伝達される。高電圧ドライバ３４は、送信素子２３１_i(j-1)の振動膜を振動させるために５０Ｖ以上若しくは１００Ｖ以上、更には２００Ｖ程度の大信号レベルの回路であるために、第２チップ５０２に集積化されたのに対し、遅延回路３３は、２０Ｖ未満、具体的には５Ｖ以下、例えば３．３Ｖ以下の低電圧で動作する回路であるので、第３チップ５０３に集積化される。遅延回路３３は高電圧ドライバ３４の出力信号の位相や動作のタイミングを決める回路である。

【0048】

図4の中央に示した第ｉ行のセルＸ_aijにおいて、第２チップ５０２には、セルＸ_aijの励振回路Ｔ_ijを構成する高電圧ドライバ３４とスイッチ３５が設けられている。セルＸ_aijの高電圧ドライバ３４は、第３チップ５０３からの３．３Ｖ以下の電圧レベルの低電圧駆動信号を高電圧信号に変換して音響素子２３_ijの下部電極に印加する。セルＸ_aijの高電圧ドライバ３４は、送信素子２３１_ijの振動膜を振動させるために５０Ｖ以上若しくは１００Ｖ以上、更には２００Ｖ程度の大信号レベルの回路であるために、第２チップ５０２に集積化されたのに対し、セルＸ_aijの遅延回路３３は、２０Ｖ未満、具体的には５Ｖ以下、例えば３．３Ｖ以下の低電圧で動作する回路であるので、第３チップ５０３に集積化される。セルＸ_aijの遅延回路３３はセルＸ_aijの高電圧ドライバ３４の出力信号の位相や動作のタイミングを決める回路である。

【0049】

セルＸ_aijのスイッチ３５は、ワード線Ｗ_iの信号がハイレベル且つビット線Ｂ_jの信号がハイレベルのときにのみ動作するマトリクスの交点選択によって、高電圧ドライバ３４及びアンプ３６のいずれかを選択的に音響素子２３_ijの下部電極に電気的に接続する。第３チップ５０３の内のセルＸ_aijに対応する中央の領域において、セルＸ_aijに必要な励振回路Ｔ_ijの遅延回路３３と、受信回路Ｒ_ijのアンプ３６及びＡＤ変換回路３７とを有する。セルＸ_aijのスイッチ３５は、図４の中央に矢印で示すように音響素子２３_aijが超音波信号ｓ_1ijを発生し、超音波信号ｓ_1ijを対象物に出射する動作と、対象物からの反射信号ｓ_2ijを音響素子２３_aijが受信して電気信号に変換する動作を切り替える。

【0050】

図４の右側に示した第ｉ行のセルＸ_ai(j+1)の第２チップ５０２には、セルＸ_ai(j+1)の励振回路Ｔ_i(j+1)を構成する高電圧ドライバ３４とスイッチ３５が設けられている。セルＸ_ai(j+1)の高電圧ドライバ３４は、第３チップ５０３からの３．３Ｖ以下の電圧レベルの低電圧駆動信号を高電圧信号に変換して音響素子２３_i(j+1)の下部電極に印加する。セルＸ_ai(j+1)のスイッチ３５は、ワード線Ｗ_iの信号がハイレベル且つビット線Ｂ_j+1の信号がハイレベルのときにのみ動作するマトリクスの交点選択によって、セルＸ_ai(j+1)の高電圧ドライバ３４及びアンプ３６のいずれかを選択的に音響素子２３_i(j+1)の下部電極に電気的に接続する。セルＸ_ai(j+1)のスイッチ３５は、図４の右側に矢印で示すように音響素子２３_ai(j+1)が超音波信号ｓ_1i(j+1)を発生し、超音波信号ｓ_1i(j+1)を対象物に出射する動作と、対象物からの反射信号ｓ_2i(j+1)を音響素子２３_ai(j+1)が受信して電気信号に変換する動作を切り替える。

【0051】

第３チップ５０３は、セルＸ_ai(j+1)に対応する右側の領域において、セルＸ_ai(j+1)に必要な励振回路Ｔ_i(j+1)の遅延回路３３と、受信回路Ｒ_i(j+1)のアンプ３６及びＡＤ変換回路３７を集積化している。セルＸ_ai(j+1)の高電圧ドライバ３４は、送信素子２３１_i(j+1)の振動膜を振動させるために５０Ｖ以上若しくは１００Ｖ以上、更には２００Ｖ程度の大信号レベルの回路であるために、第２チップ５０２に集積化されたのに対し、セルＸ_ai(j+1)の遅延回路３３は、２０Ｖ未満、具体的には５Ｖ以下、例えば３．３Ｖ以下の低電圧で動作する回路であるので、第３チップ５０３に集積化される。セルＸ_ai(j+1)の遅延回路３３はセルＸ_ai(j+1)の高電圧ドライバ３４の出力信号の位相や動作のタイミングを決める回路である。

【0052】

従来の容量型の音響素子では、図２４（ａ）に示すように音響素子の上部電極と下部電極の間にバイアス電圧を印加し、例えば±２０Ｖの信号電圧を重畳することにより、信号電圧の範囲の小振幅の振動をさせる動作をしていた。即ち、従来の容量型の音響素子の振動膜は、図２４（ｂ）に示すように、例えば８０Ｖ～１２０Ｖ又は１６０Ｖ～２００Ｖ等の間で駆動されており、フルスイングするような電圧で駆動されてはいなかった。第１実施形態に係る音響素子集積回路においては、第２チップ５０２に集積化される回路と第３チップ５０３に集積化される回路を、それぞれの動作の電圧レベルで振り分けることにより、小信号レベルの回路に影響を与えないで大信号レベルの回路が安定に動作できる。

【0053】

このため、第１実施形態に係る音響素子集積回路の高電圧ドライバ３４は、２次元に配列された音響素子２３_i(j-1)，２３_ij，２３_i(j+1)，………のそれぞれの上部電極と下部電極の間に、例えば図２２（ａ）に示すように０Ｖ～１００Ｖ，０Ｖ～１４０Ｖ、或いは０Ｖ～２００Ｖ等の間の大振幅で振動する高電圧信号を、安定に印加することができる。この結果、音響素子２３_i(j-1)，２３_ij，２３_i(j+1)，………のそれぞれの振動膜は、図２２（ｂ）に示すように、例えば０Ｖ～１００Ｖ，０Ｖ～１４０Ｖ、或いは０Ｖ～２００Ｖ等の間で、フルスイングに近い振動をすることができる。

【0054】

容量型の音響素子の振動膜に与えられる力Ｆ_memは、機械的な力Ｆ_mechと静電気力Ｆ_elecに分けられる：

Ｆ_mem＝Ｆ_mech＋Ｆ_elec ………（１）

静電気力Ｆ_elecは、式（２）に示すように、音響素子の振動膜のポテンシャルエネルギを微分することによって求められる。即ち、音響素子の上部電極と下部電極の間に印加される電圧をＶ、音響素子の上部電極と下部電極の間の容量をＣとすると、容量型の音響素子の振動膜に与えられる静電気力Ｆ_elecは、

Ｆ_elec＝-(d/dx)（ＣＶ²/２） ………（２）

となる。

【0055】

一方、機械的な力Ｆ_mechは、音響素子の振動膜のバネの定数をｋ、音響素子の振動膜の変位量をｘとすると、

Ｆ_mech＝-ｋｘ ………（３）

となる。図２３（ａ）の上段の実線は、図２２（ａ）に例示した電圧波形に対応し、容量型音響素子の駆動電圧をフルスイングの場合の駆動電圧波形を相対値で示す。図２３（ａ）の下段の破線は、上段の電圧波形で駆動された送信超音波の音圧波形を相対値で示す。超音波の音圧波形を破線で示した正弦波の波形とするとき、式（２）が示すように、駆動電圧波形の最大値側は実線で示したように、丸みを帯びた滑らかな変化になるが、駆動電圧波形の最小値側（０Ｖ側）は実線で示したように、下に向かう鋭角の凸形状になる。即ち０Ｖにおいて駆動電圧波形を示す関数値の微分値の右極限値と左極限値が不連続になっている。図２３（ｂ）の上段の実線は、容量型音響素子の駆動電圧を９０％スイングの場合の、駆動電圧波形を相対値で示す。図２３（ｂ）の下段の破線は、上段の電圧で駆動された送信超音波の音圧波形を相対値で示す。図２３（ｂ）の上段の実線に示すように、９０％スイングの場合は、駆動電圧波形の最大値と最小値側が共に丸みを帯びた滑らかな変化になっている。

【0056】

図４では図示を省略しているが、第３チップ５０３には、図３の右側に示した送受信制御部３０の基準クロック発生回路３１、波形発生回路３２、タイミング調整回路３８、及び画像処理回路３９の機能ブロックを構成する回路のうちの１つ以上の回路を集積化しても構わない。第１実施形態に係る音響素子集積回路では、高電圧駆動される電子回路が第２チップ５０２内に設けられ、低電圧駆動される電子回路が第３チップ５０３内に設けられる。このように、駆動電圧のレベルに応じて、各機能ブロックを構成する回路を各チップに振り分けることで、高電圧駆動される電子回路をＳｉＣ等の広禁制帯幅半導体基板に集積化し、低電圧駆動される電子回路を製造が容易なＳｉ基板に集積化する等の半導体材料の選択が可能になる。又、高電圧駆動される電子回路を第２チップ５０２に集積化し、低電圧駆動される電子回路を第３チップ５０３に集積化することにより、図３に例示した各機能ブロックを構成する回路のレイアウトの自由度が向上する。図３には明示していないが、図５に示すとおり、高電圧駆動が可能なプロセスノードのデバイス構造では困難なシリパラ変換回路３７ａは、低電圧駆動される第３チップ５０３に集積化可能である。

【0057】

図４に例示した第ｉ行のセルＸ_ai(j-1)，Ｘ_aij及びＸ_ai(j+1)の内、セルＸ_aijに着目し、セルＸ_aijの概略構造の概念を、図５を用いて具体的に例示する。即ち、第１実施形態に係る音響素子集積回路を構成するセルＸ_aijは、図４と同様に、第３チップ５０３上に第２チップ５０２が積層され、第２チップ５０２上に第１チップ５０１が積層される。第１チップ５０１は、半導体基板５１１と、半導体基板５１１の主面上に配置され、超音波の送信及び受信を行う送受信兼用の容量型の音響素子２３_ijの構造をなしている。半導体基板５１１には、半導体基板５１１の主面から裏面まで貫通するＴＳＶとしてのビアプラグである接地プラグＶ０及び励振プラグＶ１が設けられている。第１実施形態に係る音響素子集積回路では、接地プラグＶ０及び励振プラグＶ１を総称して包括的に上層の「接続プラグ（Ｖ０，Ｖ１）」と呼ぶ。

【0058】

音響素子２３_ijは、励振プラグＶ１に接続される下部電極Ｅ１と、下部電極Ｅ１上にほぼ真空と見なせる減圧状態の振動空洞Ｈを介して配置される上部電極Ｅ２とを有する。上部電極Ｅ２は、接地プラグＶ０を介して接地端子に接続される。励振プラグＶ１は、振動空洞Ｈとオーバーラップしない位置にレイアウトされる。図１に例示した平面レイアウトにより、第１チップ５０１、第２チップ５０２及び第３チップ５０３を積層しかつ、圧接等によりバンプ等の接続具を用いた電気的なチップ間接続をする際に振動空洞Ｈが押し潰されてしまうという課題が解決される。

【0059】

第２チップ５０２は、半導体基板５１２と、半導体基板５１２の主面に接続された高電圧ドライバ３４及びスイッチ３５を集積化した半導体層との複合構造として例示しているが、モデル的な模式図に過ぎず、図５に示される構造に限定されるものではない。例えば、半導体基板５１２と半導体基板５１２の主面に設けられた半導体層との複合構造ではなく、一体の半導体基板で第２チップ５０２を構成してもよい。或いは図２０に示すように、第２チップ５０２をＳＯＩ基板（５１５，５１６）と多層絶縁膜部５１８で構成してもよい。図２０に示す第２チップ５０２の構造では、ＳＯＩ基板（５１５，５１６）は、ＳＯＩ絶縁膜５１５の上にＳＯＩシリコン層５１６が構成され、ＳＯＩシリコン層５１６にＵ溝を掘り込んで分離絶縁領域５１７ｐ，５１７ｃのパターンを格子状に形成し、ＳＯＩシリコン層５１６を複数の島状の領域に分割している。多層絶縁膜部５１８はＳＯＩシリコン層５１６の表面（上面）に設けられたフィールド絶縁膜と、フィールド絶縁膜の上に設けられた複数の層間絶縁膜と、層間絶縁膜の最上層の上に設けられたパッシベーション膜等から構成される。

【0060】

図２０の左側の分離絶縁領域５１７ｐとＳＯＩ絶縁膜５１５で囲まれた島状のＳＯＩシリコン層５１６の表面に高圧電源３４ａの回路が集積化されている。又、図２０の中央の分離絶縁領域５１７ｃとＳＯＩ絶縁膜５１５で囲まれた島状のＳＯＩシリコン層５１６の表面に高圧ドライバ３４の回路が集積化され、その右側の分離絶縁領域５１７ｃとＳＯＩ絶縁膜５１５で囲まれた島状のＳＯＩシリコン層５１６の表面にスイッチ３５の回路が集積化されている。図示を省略しているが、多層絶縁膜部５１８を構成しているフィールド絶縁膜の上及び層間絶縁膜の間等を利用して、高圧電源３４ａの回路を構成するに必要な電気配線が、多層配線層として３次元空間にレイアウトされ、高圧電源３４ａを構成するトランジスタ等の回路要素の間を互いに結合している。同様に、高圧ドライバ３４及びスイッチ３５のそれぞれの回路を構成するに必要な電気配線が、多層絶縁膜部５１８中の多層配線層を利用した３次元空間のレイアウトにより、トランジスタ等の回路要素の間を互いに結合している。

【0061】

図２０では物理的な実体配線の図示を省略しているが、高圧電源３４ａ及び高圧ドライバ３４のそれぞれを、島状の領域として囲む分離絶縁領域５１７ｐ及び分離絶縁領域５１７ｃの上を超えるように、フィールド絶縁膜の上又は層間絶縁膜の間等の多層配線構造やビアプラグ等によるグローバル内配線を用いて、高圧電源３４ａと各セルの高圧ドライバ３４の間が電気的に接続される。同様に、高圧ドライバ３４及びスイッチ３５のそれぞれを島状の領域として囲む分離絶縁領域５１７ｃの上を超えるように、フィールド絶縁膜の上又は層間絶縁膜の間等の多層配線構造やビアプラグ等によるセル内配線を用いて、高圧ドライバ３４とスイッチ３５の間が電気的に接続される。ただし、図２０では、一様な多層絶縁膜部５１８が高圧電源３４ａ、高圧ドライバ３４及びスイッチ３５の回路の表面を被覆しているように、内部構造を簡略化した矢印等で示している。

【0062】

既に述べたように、第２チップ５０２をＳｉＣ等の広禁制帯幅半導体基板で構成すれば、高電圧で動作する回路が集積化できる。図５の例示では、半導体基板５１２の主面から裏面まで貫通するＴＳＶとして励振回路プラグＶ２１，受信回路プラグＶ２２，切替プラグＶ２３を表現しているが、広禁制帯幅半導体基板等の一体の半導体基板で第２チップ５０２を構成する場合には、励振回路プラグＶ２１，受信回路プラグＶ２２，切替プラグＶ２３はＴＳＶではなくなる場合もある。図２０に例示した第２チップ５０２の構成では、ＳＯＩ絶縁膜５１５及びＳＯＩシリコン層５１６を貫通するＴＳＶとして励振回路プラグＶ２１，受信回路プラグＶ２２，切替プラグＶ２３が形成されている。

【0063】

図２０の中央の分離絶縁領域５１７ｃで囲まれた島状のＳＯＩシリコン層５１６を貫通して、励振回路プラグＶ２１がＳＯＩシリコン層５１６の上面まで到達してＴＳＶの構造をなした例が示されているが、図２０に示す構造に限定されるものではない。この例では、励振回路プラグＶ２１の上端と高圧ドライバ３４が、ＳＯＩシリコン層５１６の上方において、フィールド絶縁膜の上又は層間絶縁膜の間等の多層配線構造や、多層配線構造の間を接続するビアプラグ等を用いて接続される。同様に、高圧ドライバ３４が配置された島状のＳＯＩシリコン層５１６に隣接して、その右側において、分離絶縁領域５１７ｃで囲まれた島状のＳＯＩシリコン層５１６を貫通して、ＳＯＩシリコン層５１６の上面まで到達したＴＳＶである切替プラグＶ２３の上端とスイッチ３５が、フィールド絶縁膜の上又は層間絶縁膜の間等の多層配線構造や、多層配線構造の間を接続するビアプラグ等を用いて接続される。

【0064】

更に、島状のＳＯＩシリコン層５１６を囲むように設けられた分離絶縁領域５１７ｃの上を超えるように、ＳＯＩシリコン層５１６の上面に上端を露出した受信回路プラグＶ２２とスイッチ３５との間が電気的に接続される。ＴＳＶである受信回路プラグＶ２２の上端とスイッチ３５との間は、ＳＯＩシリコン層５１６の上方の多層配線構造等によるセル内配線を用いて接続される。なお、図２０は断面構造を説明するための例示的模式図に過ぎず、実際に励振回路プラグＶ２１，受信回路プラグＶ２２，切替プラグＶ２３が貫通する位置は図２０に示したレイアウトに限定されるものではない。例えば、励振回路プラグＶ２１，受信回路プラグＶ２２，切替プラグＶ２３がＴＳＶとしてＳＯＩ絶縁膜５１５及びＳＯＩシリコン層５１６を貫通する平面パターン上の位置は、図1で説明したとおり、セルの周辺部でもよい。又、分離絶縁領域５１７ｃで囲まれた島状のＳＯＩシリコン層５１６の外側の位置において、励振回路プラグＶ２１，受信回路プラグＶ２２，切替プラグＶ２３が、ＳＯＩ絶縁膜５１５及びＳＯＩシリコン層５１６を貫通しても構わない。

【0065】

半導体基板５１２の主面上には、第１チップ５０１の接地プラグＶ０に接続される上層のチップ間接続手段（接続機構）Ｂ０と、励振プラグＶ１に接続される上層のチップ間接続手段（接続機構）Ｂ１が、それぞれ図示を省略した接続具用ランドの上に配置されている。上層のチップ間接続手段Ｂ０，Ｂ１には、金（Ａｕ）、銅(Ｃｕ)又はＡｕとコバルト(Ｃｏ)，ニッケル(Ｎｉ)，イリジウム(Ｉｒ)，クロム(Ｃｒ)，タングステン(Ｗ)，チタン(Ｔｉ)，チタンタングステン(ＴｉＷ)、アルミナ（Ａｌ₂Ｏ₃），シリコン（Ｓｉ）等との合金や混合物、若しくはＣｕ合金やＣｕを含む混合物等を用いたバンプが採用できる。上層のチップ間接続手段Ｂ０，Ｂ１はバンプに限定されず、半田や半田ボール等の第１チップ５０１の回路と第２チップ５０２の回路を電気的に接続する機能を有する胴体であれば、種々の接続導体が採用可能である。

【0066】

上層のチップ間接続手段Ｂ０，Ｂ１の周囲にはエポキシ樹脂、及びフィラー入りエポキシ樹脂等が充填される。これらのエポキシ樹脂等は上層のチップ間接続手段Ｂ０，Ｂ１が第１チップ５０１と第２チップ５０２を接続する前に設けて良いし、接続後に充填してもよい。基板間の接続手段として、上層のチップ間接続手段Ｂ０，Ｂ１にはバンプではなく、絶縁膜に埋め込まれた接続導体と絶縁膜を同時に接続するハイブリッドボンディング技術を用いてもよい。ハイブリッドボンディングに際しては、上層のチップ間接続手段Ｂ０，Ｂ１の周囲には絶縁材料が充填されており、シリコン酸化膜またはシリコン、酸素、窒素、炭素のいずれか、または複数の材料から構成される多層絶縁膜が設けられ、上層のチップ間接続手段Ｂ０，Ｂ１は多層絶縁膜に埋め込まれた形状となる。

【0067】

上層のチップ間接続手段は、バンプ等による接続やハイブリッドボンディングに限定されず、鏡面に磨いた第１チップ５０１の下面と鏡面に磨いた第２チップ５０２の上面を、直接シリコン接合（ＤＳＢ）法等の分子間力やファンデルワース力を用いて直接貼り合わせてもよい。第１チップ５０１と第２チップ５０２を直接接合法で貼り合わせる場合は、第１チップ５０１と第２チップ５０２の間にはエポキシ樹脂等が存在しないことは勿論である。更に上層のチップ間接続手段には第１チップ５０１のセルの配列のピッチと第２チップ５０２のセルの配列のピッチとを変換するインターポーザ等の層が含まれていてもよい。即ち、第１チップ５０１のセルの配列のパターンが、第２チップ５０２のセルの配列のパターンに射影できる対応関係にあれば、インターポーザで接続できるので、第１チップ５０１のセルの配列のピッチを、第２チップ５０２のセルの配列のピッチよりも微細化して、超音波信号により得られる２次元画像の解像度を向上させてもよい。逆に天体観測の望遠鏡ネットワークと同様に、第１チップ５０１の音響素子の配列を粗になるよう拡大し、第１チップ５０１のセルの配列のピッチを、第２チップ５０２のセルの配列のピッチよりも大きくして、インターポーザで接続してもよい。

【0068】

図５の左側に示すように、第２チップ５０２のセルＸ_ai(j-1)，Ｘ_aij，Ｘ_ai(j+1)，…がマトリクス状に配置された素子アレイ部の左側の領域には、高圧電源３４ａが配置されている。そして、高圧電源３４ａが配置された周辺回路領域の、第２チップ５０２の上面には、図５の左側に示すようなボンディングパッドＢＰ１が設けられている。第２チップ５０２の上面のボンディングパッドＢＰ１にワイヤＷ１がボンディング接続されている。ワイヤＷ１を介して電源が供給された高圧電源３４ａから、高圧の電圧が、素子アレイ部に配置されたそれぞれのセルＸ_ai(j-1)，Ｘ_aij，Ｘ_ai(j+1)，…の高電圧ドライバ（振動膜ドライバ）３４に供給される。高電圧ドライバ３４は、図２２及び図２３（ａ）に例示したような、セルＸ_ai(j-1)，Ｘ_aij，Ｘ_ai(j+1)，…のそれぞれの容量素子の振動膜を振動させるフルスイングの高電圧信号を、第２チップ５０２から供給することができる。

【0069】

ボンディングパッドの図示を省略しているが、周辺回路領域の第２チップ５０２の上面には、接地用ボンディングパッドも設けられている。この接地用ボンディングパッドに接地用ワイヤがボンディング接続される。接地用ワイヤを介した接地電位は、上層のチップ間接続手段Ｂ０を介して、第１チップ５０１の接地プラグＶ０に接続され、素子アレイ部に配置されたそれぞれのセルＸ_ai(j-1)，Ｘ_aij，Ｘ_ai(j+1)，…の第１チップ５０１の上部電極Ｅ２が接地される。第２チップ５０２の励振回路プラグＶ２１は図示を省略した接続プラグ等の内部配線を介して、高電圧ドライバ３４に電気的に接続されている。受信回路プラグＶ２２は、図示を省略した接続プラグ等の内部配線を介して、スイッチ３５に電気的に接続されている。

【0070】

又、切替プラグＶ２３も、受信回路プラグＶ２２の内部配線とは独立した内部配線を介して、スイッチ３５に電気的に接続されている。スイッチ３５と、半導体基板５１２の主面上において、上層のチップ間接続手段Ｂ１を搭載する接続具用ランドとは、図示を省略した接続プラグ等の内部配線を介して電気的に接続されている。図２０に例示した第２チップ５０２の構成例では、図５の上層のチップ間接続手段Ｂ１を搭載する接続具用ランド（図示省略。）とスイッチ３５の間を、多層配線構造の間を接続する埋込プラグ等を用いて接続される場合を、模式的に示している。図２０の模式図では、上層のチップ間接続手段Ｂ１を搭載する接続具用ランドに接続するように、多層絶縁膜部５１８の上部に埋め込まれた接続プラグ（埋込プラグ）Ｖ２４を示している。しかし、接続プラグＶ２４とスイッチ３５の間は１本の線で簡略表示し、物理的な実体配線構造の図示を省略している。接続プラグＶ２４とスイッチ３５の間も種々のレイアウトで、多層配線構造や、多層配線構造の間を接続するビアプラグ等により接続されることは勿論である。

【0071】

図５に示すように、セルＸ_aijに対応する第２チップ５０２の領域に、高電圧ドライバ３４を配置し、高圧電源３４ａと第３チップ５０３の両方に接続されることにより、高電圧ドライバ３４は、第３チップ５０３から受信した３．３Ｖ以下の電圧レベルの低電圧駆動信号を高電圧信号にレベルシフトを行うことができる。セルＸ_aijに対応する第３チップ５０３の領域には、セルＸ_aijの遅延回路３３、アンプ３６、ＡＤ変換回路３７及び制御回路３５ａが設けられている。制御回路３５ａは、図３にはブロック図として表示されていない回路であるが、図３で制御回路３５ａに含まれるとして説明したスイッチ３５の２入力のＡＮＤゲートが対応する。制御回路３５ａは、ワード線Ｗ_iの信号がハイレベル且つビット線Ｂ_jの信号がハイレベルのときにのみ動作するマトリクス選択処理をして、スイッチ３５の切り替え制御の補助をすることができる。

【0072】

図５では図示を省略しているが、第３チップ５０３のチップ端部に近い周辺回路部には、図２に周辺回路として示した列ドライバ３０２及び行ドライバ３０３が、素子アレイ部３０１ａを囲むように配置されている。ワード線Ｗ_iやビット線Ｂ_jの図示を省略しているが、行ドライバ３０３から出力される第ｉ行目のワード線Ｗ_iと、列ドライバ３０２から出力される第ｊ列目のビット線Ｂ_jが、制御回路３５ａを構成する２入力のＡＮＤゲートに入力され、制御回路３５ａが、第２チップ５０２のスイッチ３５の切り替え制御の補助動作を実行する。ワード線Ｗ_iやビット線Ｂ_jは、第３チップ５０３の表面配線や埋め込み配線として構成できる。図５では図示を省略しているが、例えば、第３チップ５０３の上面に複数の層間絶縁膜で多層配線構造を構成して、互いに直交するワード線Ｗ_iやビット線Ｂ_jを設けることができる。

【0073】

図５に示す構成では、高電圧駆動される高電圧ドライバ３４及びスイッチ３５の高電圧部分の電子回路を、広禁制帯幅半導体基板である第２チップ５０２に集積化している。そして、スイッチ３５の低電圧駆動される電子回路の部分としての制御回路３５ａが、Ｓｉ基板を用いた第３チップ５０３に集積化し、電子回路の動作電圧によるチップの振り分けをしている。第３チップ５０３のセルＸ_ai(j-1)，Ｘ_aij，Ｘ_ai(j+1)，…がマトリクス状に配置された素子アレイ部の左側の周辺回路領域には、基準クロック発生回路３１と波形発生回路３２が共通回路領域として設けられている。

【0074】

図５において素子アレイ部の右側に示した周辺回路領域には、シリアルパラレル変換回路３７ａが共通回路領域として設けられている。シリアルパラレル変換回路３７ａは、図2に周辺回路として示した出力バッファ回路３０4に対応し、例えば出力バッファ回路３０4の内蔵回路としてシリアルパラレル変換回路３７ａが備えられていてもよい。シリアルパラレル変換回路３７ａは、図2の垂直出力信号線Ｒ₁，Ｒ₂，Ｒ₃，………，Ｒ_(j-1)，Ｒ_j，Ｒ_(j+1)，………によって数多くの読み出だされたパラレル信号を、シリアル信号に変換する。シリアルパラレル変換回路３７ａがシリアル信号に変換することにより、アレイ状に並べた全てのセルからの信号線をまとめることができ、プローブからの接続配線数を減らすことができる。

【0075】

セルＸ_aijに対応する第３チップ５０３の上面には、図５に示すように下層のチップ間接続手段（接続機構）Ｂ２１，Ｂ２２，Ｂ２３が、それぞれ図示を省略した接続具用ランドの上に搭載されている。下層のチップ間接続手段Ｂ２１，Ｂ２２，Ｂ２３は、上層のチップ間接続手段Ｂ０，Ｂ１と同様に、Ａｕ若しくはＣｕ、又はＡｕ－Ｃｏ，Ａｕ－Ｎｉ，Ａｕ－Ｉｒ，Ａｕ－Ｃｒ，Ａｕ－Ｗ，Ａｕ－Ｔｉ，Ａｕ－Ｓｉ等のＡｕ合金やＡｕの混合物、更にはＣｕ合金やＣｕの混合物等を用いたバンプが採用できる。しかし、下層のチップ間接続手段Ｂ２１，Ｂ２２，Ｂ２３が半田や半田ボールであっても構わない。上層のチップ間接続手段と同様に、下層のチップ間接続手段は、バンプ等による接続具を用いた接続やハイブリッドボンディングに限定されず、鏡面に磨いた第２チップ５０２の下面と鏡面に磨いた第３チップ５０３の上面を、分子間力等を用いて直接貼り合わせてもよい。

【0076】

更に下層のチップ間接続手段には第２チップ５０２のセルの配列のピッチと第３チップ５０３のセルの配列のピッチとを変換するインターポーザ等の層が含まれていてもよい。即ち、第２チップ５０２のセルの配列のパターンが、第３チップ５０２のセルの配列のパターンに射影できる対応関係にあればよいので、第１チップ５０１及び第２チップ５０２のセルの配列のピッチを微細化して解像度を向上させ、セル面積の大きな第３チップ５０３に下層のチップ間接続手段であるインターポーザを介して接続してもよい。或いは、第１チップ５０１と第２チップ５０２の間を上層のチップ間接続手段であるインターポーザを介して接続して接続して、ピッチ変換をした上で、第２チップ５０２と第３チップ５０３との間を下層のチップ間接続手段であるインターポーザを介して接続して、２段のピッチ変換をして、第１チップ５０１の音響素子の配列を微細化してもよい。逆に、第１チップ５０１のセルの配列のピッチが、第２チップ５０２のセルの配列のピッチよりも大きく、第２チップ５０２のセルの配列のピッチが第３チップ５０３のセルの配列のピッチよりも大きくなるように、２段のピッチ変換をする２枚のインターポーザを挿入してもよい。

【0077】

下層のチップ間接続手段Ｂ２１を搭載した接続具用ランドは図示を省略した接続プラグ等の内部配線を介して遅延回路３３に接続されている。下層のチップ間接続手段Ｂ２２を搭載した接続具用ランドは図示を省略した接続プラグ等の内部配線を介してアンプ３６に接続され、下層のチップ間接続手段Ｂ２３を搭載した接続具用ランドは図示を省略した接続プラグ等の内部配線を介して制御回路３５ａに接続されている。図５に示すように、下層のチップ間接続手段Ｂ２１，Ｂ２２，Ｂ２３は、それぞれ第２チップ５０２の下面に設けられた励振回路プラグＶ２１，受信回路プラグＶ２２，切替プラグＶ２３に接続される。なお、第１実施形態に係る音響素子集積回路では、励振回路プラグＶ２１，受信回路プラグＶ２２，切替プラグＶ２３を総称して包括的に下層の「接続プラグ（Ｖ２１，Ｖ２２，Ｖ２３）」と呼ぶ。

【0078】

この結果、第３チップ５０３の遅延回路３３は、接続具を互いに圧接等でチップ間接続をして、対応する第２チップ５０２のセルＸ_aijを構成する高電圧ドライバ３４に電気的に接続される。第３チップ５０３のアンプ３６は、接続具によるチップ間接続により、対応する第２チップ５０２のセルＸ_aijを構成するスイッチ３５に電気的に接続され、第３チップ５０３の制御回路３５ａは、接続具によるチップ間接続により、独立した回路を介して対応する第２チップ５０２のセルＸ_aijを構成するスイッチ３５に電気的に接続される。

【0079】

そして、シリアルパラレル変換回路３７ａが配置された右側の周辺回路領域に対応する第３チップ５０３の上面には、ボンディングパッドＢＰ１，ＢＰ２が設けられている。ボンディングパッドＢＰ２にワイヤＷ２がボンディング接続され、ボンディングパッドＢＰ３にワイヤＷ３がボンディング接続されている。物理的な具体的配線構造の図示を省略しているが、ボンディングパッドＢＰ２は、表面配線や内部埋込配線等を介して、基準クロック発生回路３１、遅延回路３３、制御回路３５ａ、ＡＤ変換回路３７に接続されている。よって、ワイヤＷ２を介して第３チップ５０３に入力された制御信号に基づき、基準クロック発生回路３１、遅延回路３３、制御回路３５ａ、ＡＤ変換回路３７の各電子回路の動作が制御される。図2の垂直出力信号線Ｒ₁，Ｒ₂，Ｒ₃，………，Ｒ_(j-1)，Ｒ_j，Ｒ_(j+1)，………によって読み出だされたパラレル信号は、シリアルパラレル変換回路３７ａによってシリアル信号に変換され、ワイヤＷ３を介して、図３に示したタイミング調整回路３８を介して、画像処理回路３９に出力されて画像処理される。

【0080】

なお、第２チップ５０２は、図２１に示すように、ＳＯＩ基板（５２６，５２８）と多層絶縁膜部５２５で構成し、ＳＯＩ基板（５２６，５２８）側が上となるようにフリップチップ配置をしてもよい。図２１に示すＳＯＩ基板（５２６，５２８）は、ＳＯＩ絶縁膜５２８の上にＳＯＩシリコン層５２６が構成され、ＳＯＩシリコン層５２６にＵ溝を掘り込んで分離絶縁領域５２７ｐ，５２７ｃを形成しているので、ＳＯＩ絶縁膜５２８側が一番上になる。フリップチップ配置により一番下に配置される多層絶縁膜部５２５はＳＯＩシリコン層５２６の表面（図２１のフリップチップ配置では下面）に設けられたフィールド絶縁膜と、フィールド絶縁膜の下に設けられた複数の層間絶縁膜と、層間絶縁膜の最下層の下に設けられたパッシベーション膜等から構成される。

【0081】

図２１に示す第２チップ５０２の左側の分離絶縁領域５２７ｐとＳＯＩ絶縁膜５２８で囲まれた島状のＳＯＩシリコン層５２６の表面（下面）側に高圧電源３４ａの回路が集積化されている。又、図２０の中央の分離絶縁領域５２７ｃとＳＯＩ絶縁膜５２８で囲まれた島状のＳＯＩシリコン層５２６の表面側に高圧ドライバ３４の回路が集積化され、その右側の分離絶縁領域５２７ｃとＳＯＩ絶縁膜５２８で囲まれた島状のＳＯＩシリコン層５２６の表面側にスイッチ３５の回路が集積化されている。そして、高圧電源３４ａ、高圧ドライバ３４及びスイッチ３５の回路の表面を多層絶縁膜部５２５が被覆して、フリップチップ配置をしている。

【0082】

第２チップ５０２を構成する多層絶縁膜部５２８は、ＳＯＩシリコン層５２６の表面（下面）に設けられたフィールド絶縁膜と、フィールド絶縁膜の下に設けられた複数の層間絶縁膜と、層間絶縁膜の最下層の下に設けられたパッシベーション膜等から構成される。図示を省略しているが、多層絶縁膜部５２８を構成しているフィールド絶縁膜の下及びフィールド絶縁膜の間等を利用して、高圧電源３４ａ、高圧ドライバ３４及びスイッチ３５のそれぞれの回路を構成するに必要な電気配線が、多層配線層として３次元空間にレイアウトされ、トランジスタ等の回路要素の間を互いに結合している。

【0083】

図２１に例示した第２チップ５０２の構成では、ＳＯＩ絶縁膜５２８及びＳＯＩシリコン層５２６を貫通するＴＳＶとして電源用プラグＶ２５及び音響素子用プラグＶ２４の２個のＴＳＶが形成されている。図２０に例示した第２チップ５０２の構成では、ＳＯＩ絶縁膜５１５及びＳＯＩシリコン層５１６を貫通する励振回路プラグＶ２１，受信回路プラグＶ２２，切替プラグＶ２３の３個のＴＳＶが、図２１に例示した構成よりも細かなピッチ形成されていた。即ち、第２チップ５０２を構成するＳＯＩ基板をフリップチップ配置にすることにより、ＳＯＩ絶縁膜５２８及びＳＯＩシリコン層５２６を貫通するＴＳＶの数を減らし、ＴＳＶの配置のピッチを広げることが可能になる。

【0084】

電源用プラグＶ２５は、ＳＯＩ絶縁膜５２８及びＳＯＩシリコン層５２６を貫通して、ＳＯＩシリコン層５２６の下面に露出した電源用プラグＶ２５の下端部が、多層絶縁膜部５２５内の上部の配線を介して高圧電源３４ａに接続されている。同様に、音響素子用プラグＶ２４は、ＳＯＩ絶縁膜５２８及びＳＯＩシリコン層５２６を貫通して、ＳＯＩシリコン層５２６の下面に露出した音響素子用プラグＶ２４の下端部が、多層絶縁膜部５２５内の上部の配線を介してスイッチ３５に接続されている。なお、図２１は概念を説明するための例示に過ぎず、実際に電源用プラグＶ２５及び音響素子用プラグＶ２４がＳＯＩ絶縁膜５２８及びＳＯＩシリコン層５２６を貫通する平面パターン上の位置は、図1で説明したとおり、セルの周辺部で構わない。例えば、分離絶縁領域５２７ｃで囲まれた島状のＳＯＩシリコン層５２６の外側の位置において、電源用プラグＶ２５及び音響素子用プラグＶ２４が、ＳＯＩ絶縁膜５２８及びＳＯＩシリコン層５２６を貫通するレイアウト等種々のレイアウトが採用可能である。

【0085】

一方、多層絶縁膜部５２８の多層配線層を構成するいずれかの配線層（金属層）に到達する接続プラグとして励振回路プラグＶ２１，受信回路プラグＶ２２，切替プラグＶ２３が、多層絶縁膜部５２８の下部に形成されている。励振回路プラグＶ２１の上端には多層絶縁膜部５２８の上部を貫通する接続プラグ（図示を省略し矢印で表示）が設けられ高圧ドライバ３４に接続されている。受信回路プラグＶ２２の上端には多層絶縁膜部５２８の上部を貫通する接続プラグ（図示を省略し矢印で表示）が設けられスイッチ３５に接続されている。

【0086】

図２１では物理的な実体配線の図示を省略しているが、高圧電源３４ａと高圧ドライバ３４の間の分離絶縁領域５２７ｐ及び分離絶縁領域５２７ｃを超えるように、フィールド絶縁膜の下又は層間絶縁膜の間等の多層配線構造やビアプラグ（埋込プラグ）等によるグローバル配線を用いて、高圧電源３４ａと各セルの高圧ドライバ３４の間が電気的に接続される。同様に、高圧ドライバ３４とスイッチ３５の分離絶縁領域５２７ｃを超えるように、フィールド絶縁膜の下又は層間絶縁膜の間等の多層配線構造やビアプラグ等によるセル内配線を用いて、高圧ドライバ３４とスイッチ３５の間が電気的に接続される。更に、スイッチ３５を囲む分離絶縁領域５２７ｃを超えるように、フィールド絶縁膜の下又は層間絶縁膜の間等の多層配線構造やビアプラグ等によるセル内配線を用いて、スイッチ３５と切替プラグＶ２３の上端の間が電気的に接続される。

【0087】

図５は、図１及び図２に示した素子アレイ３０１ａを構成するセルＸ_ai(j-1)，Ｘ_aij及びＸ_ai(j+1)，…の内、セルＸ_aijに着目した図である。即ち、図５はセルＸ_aijの音響素子２３_ijに対応する機能ブロックを、第２チップ５０２及び第３チップ５０３にセル内回路として集積化し、積層構造とする例を示している。第１実施形態に係る音響素子集積回路によれば、２次元マトリクス内のセルＸ_ai(j-1)，Ｘ_aij及びＸ_ai(j+1)，…のそれぞれの音響素子２３_i(j-1)，２３_ij及び２３_i(j+1)，…に対して、励振回路Ｔ_i(j-1)，Ｔ_ij及びＴ_i(j+1)，…及び受信回路Ｒ_i(j-1)，Ｒ_ij及びＲ_i(j+1)，…を、第２チップ５０２及び第３チップ５０３に、それぞれのセル内回路として、個別に集積化して設けることにより、各音響素子２３_i(j-1)，２３_ij及び２３_i(j+1)，…毎に送受信を２次元フェーズド・アレイとして制御可能となる。このように、第１実施形態に係る音響素子集積回路は、２次元フェーズド・アレイの動作が可能であるので、高精度かつ高分解能な診断を行うことができる。なお、この場合、上部電極Ｅ２は、すべての音響素子で共通にすることができる。但し、２次元フェーズド・アレイの動作ではなく、下部電極Ｅ１及び上部電極Ｅ２の一方又は双方について、行単位又は列単位での駆動に変更することも可能である。

【0088】

（診断装置）
従来の超音波探触子では、厳密な意味での２次元フェーズド・アレイ波面を実現できず、２次元フェーズド・アレイに近似させた動作となっていた問題があった。又、従来の超音波探触子では圧電性の音響素子が用いられている場合が殆どであった。圧電性の音響素子の場合、人体との音響インピーダンスの違いが大きく、バッキングを用いた厚み基板構造の構造が必要であり、高分解能や高品質の画像を得ることができない問題があった。厚み基板構造があると、音響素子の直下に回路を配置し、２次元に配列された多数の音響素子を個々に接続するのは困難である。図１～図５に例示した第１実施形態に係る音響素子集積回路は、振動空洞を有する容量型の音響素子を同一平面上において２次元に配列しているため、人体との音響インピーダンスに近く、且つ全ての音響素子各々と送受信を可能にできる構造を提供している。よって、第１実施形態に係る音響素子集積回路は、高解像度の２次元画像が取得でき、医療目的の診断装置に好適である。

【0089】

図６Ａに示すように、第１実施形態に係る診断装置は、超音波信号ｓ１を発生し、これを対象物Ｔに送信すると共に、対象物Ｔからの反射信号（超音波エコー）ｓ２を受信する容量型の音響素子を持つプローブ（探触子）を備える。プローブは上述した容量型の音響素子のアレイで構成された第１実施形態に係る音響素子集積回路を、プローブ筐体２０に収納している。第１実施形態に係る診断装置は、更に、プローブによる超音波の送受信を制御すると共に、プローブにより受信した信号を処理する送受信制御部３０を有する送受信機３０ａと、送受信制御部３０により処理された信号に基づき画像を表示するディスプレイ機能を有する表示部４０を備える。送受信制御部３０は、図３に示した基準クロック発生回路３１、波形発生回路３２、タイミング調整回路３８及び画像処理回路３９等を備えている。ただし、図５に例示したように、第３チップに基準クロック発生回路３１と波形発生回路３２が集積化されている場合は、図６Ａの送受信制御部３０には、タイミング調整回路３８及び画像処理回路３９等が備えられた構成となる。

【0090】

プローブと送受信制御部３０はケーブル等の伝送手段５０ａで接続され、送受信制御部３０と表示部４０は、伝送手段５０ｂで接続される。送受信機３０ａは、専用品であってもよいし、パソコンベースの汎用品を用いても構わない。送受信機３０ａは、送受信制御部３０以外にも、ドプラ回路、デジタルスキャンコンバータ（ＤＳＣ）、記憶装置などを含むが、ここでは、それらについては省略する。また、第１実施形態に係る診断装置では、プローブと送受信制御部３０が伝送手段５０ａで、送受信制御部３０と表示部４０が伝送手段５０ｂで有線接続されているが、伝送手段５０ａ，５０ｂを省略し、無線接続に代えることも可能である。

【0091】

なお、図６Ａでは、プローブ２０、送受信制御部３０、表示部４０を独立して示したが、これらが一体となったハンディタイプの超音波診断装置としても良い。ハンディタイプの超音波診断装置の場合も、筐体として一体化しつつ内部にプローブ２０、送受信制御部３０、表示部４０に相当する機能を有し、またこれらの一部が結合した筐体として構成しても良い。また、既存のスマートフォンやタブレットに信号処理の一部をさせ表示に使用しても良い。

【0092】

第１実施形態に係るプローブは、図６Ｂに示すように、超音波を送受信するための素子として、ＭＥＭＳ技術により形成された振動空洞を有する容量型の音響素子をマトリクス状に配列した素子アレイ３０１ａを有する。プローブは、第１実施形態に係る診断装置の主要構成部品であり、プローブの周波数帯域や特性等の性能が第１実施形態に係る診断装置の性能や画質に大きく影響するものである。プローブは、図６Ｂに示すように、その後方側（内部側）から先方側（診断する対象物Ｔが存在する側）に向かって、フィルム基板２１、バッキング２２、素子アレイ３０１ａ、音響整合層２４、及び音響レンズ２５の順に並んで配置されている。

【0093】

バッキング２２は、ダンパーとも呼ばれ、素子アレイ３０１ａの後方側に超音波が伝播することを抑制する作用、更に素子アレイ３０１ａの前方側に送信する超音波のパルス幅を短くする作用などを有する。なお、第１実施形態に係るプローブは、容量型の音響素子を用いているので、素子アレイ３０１ａの後方側に伝搬が少ないため、バッキング２２はなくても良い。第１実施形態に係るプローブにおいては、バッキング２２は、コンベックス型の様な曲面構造を維持するための型枠としての機能を期待して用いている。音響整合層２４は、λ／４層又はマッチング層とも呼ばれ、素子アレイ３０１ａ及び対象物Ｔ間の音響インピーダンス差を少なくし、超音波を効率よく送受信するために多層で配置される。音響レンズ２５は、高精細な画像を得ることを目的に超音波ビームを収束させて細くするために設けられる。即ち、音響レンズ２５の屈折を利用して超音波ビームを集束することで、レンズ厚み方向の分解能を向上させることができる。また、音響レンズ２５は、診断時に対象物Ｔとの摩擦を少なくするという目的も併せ持つため、一般的に、凸レンズ型を有し、対象物（例えば、生体）Ｔの内部での音速よりも遅い（１ｋｍ／秒程度）の素材、例えば、シリコンゴムから構成される。

【0094】

素子アレイ３０１ａは、超音波を送受信する部分であり、図１及び図２に例示したように、所定の基板上に微細ピッチで複数の音響素子２３_i(j-1)，２３_ij，２３_i(j+1)，………、を２次元マトリクス状に配置している。各音響素子２３_i(j-1)，２３_ij，２３_i(j+1)，………は、電圧を加えると振動して超音波を発生し、逆に、振動すると電圧を発生するいわゆるトランスデューサとして機能する。各音響素子は、振動空洞を挟んで下部電極と上部電極が対向し、振動空洞上の上部電極が振動する容量型の素子である。容量型の音響素子は、素子アレイ３０１ａとして採用できるが、いずれも振動空洞を有するため、信頼性（歩留まり）を向上させるために、プラグや接続具等のレイアウト配置の検討が重要となる。また、容量型の音響素子の場合、使用周波数や用途（医療用、水中用など）に応じて振動膜の厚みや振動空洞の大きさを最適化する必要があるが、一般的に振動膜を駆動するために高電圧が必要となるため、図４及び図５に例示したように、第１チップ５０１、第２チップ５０２及び第３チップ５０３へ動作電圧のレベルで区分して振り分けている。

【0095】

図６Ａでは、送受信制御部３０が送受信機３０ａの内部に設けられたが、図７に示すように、送受信制御部３０をプローブ筐体２０の内部に収納することも可能である。この場合、素子アレイ３０１ａと、送受信制御部３０を構成する第４チップとは、互いに積層され、両者はバンプ等の接続具や接続プラグ等の種々の接続手段で接続される。図５に例示したように、第３チップに基準クロック発生回路３１と波形発生回路３２が集積化されている場合には、図７の第４チップの送受信制御部３０には、タイミング調整回路３８及び画像処理回路３９等が備えられた構成となる。近年，疾患の早期発見の観点から，超音波診断に対する医療現場のニーズが高まっている。

【0096】

図６Ａ，図６Ｂ及び図７等に示した第１実施形態に係る診断装置によれば、微細化構造を有した容量型の音響素子を高密度のアレイとして配置し、各音響素子から超音波を人体内部に向けて送信し，その反射波を受信して超音波信号を電気信号に変換できる。特に、第１実施形態に係る診断装置では、振動空洞を有する容量型の音響素子を用いているので、音響素子の振動子と人体との音響インピーダンスがほぼ等しいので、音響インピーダンスの整合をとる必要がない。よって、第１実施形態に係る診断装置によれば、効率よく超音波の送受信ができ、超音波信号の劣化を小さい。このため、第１実施形態に係る診断装置によれば、クリアで高画質な画像が得られるという効果を奏することができる。

【0097】

現在、例えば、中国等の国では、家庭用医療用器具として誰でも超音波診断装置を使えるようにしたいというような動向がある。しかしながら、既存の超音波診断装置は解剖学的構造を熟知した専門家が適切な位置と角度で超音波を使わなければ内部構造物が重なり、診断断面を鮮明に撮像できない。第１実施形態に係る診断装置によれば、クリアで高画質な画像が得られるので、例えば頸動脈の血管断面を撮像する場合、素人が大雑把に推定した位置に、適当な角度で超音波を当てた場合であっても、血管の一部をクリアで高画質な画像として撮影することができる。血管の一部が超音波で撮れば、血管のドップラー画像から血管の中心流速ベクトルを求めることができ、血管壁の直交断面を算出し三次元データから適切な直交断面画像を表示できる。このため、第１実施形態に係る診断装置によれば、専門家でなくとも鮮明な高画質画像を超音波によって得られるので、家庭用医療用器具として待望されている超音波診断装置の動向にも好適である。

【0098】

（第２実施形態）
本発明の第２実施形態に係る音響素子集積回路は、図８に示すような電子回路をセル内回路として、それぞれ備えている複数のセルを、２次元マトリクス状に配列した半導体集積回路である。図８は、図１及び図２に示した素子アレイ３０１ａと同様な平面レイアウト構造を有する素子アレイ３０１ｂの第ｉ行に配列されたセルＸ_bij及びセルＸ_bi(j+1)とに着目したブロック図に対応する。図８では、セルＸ_bij，Ｘ_bi(j+1)の機能ブロック的な回路構造の他に、セルＸ_bij，Ｘ_bi(j+1)を駆動制御する送受信制御部３０と、送受信制御部３０に接続された表示部４０を示している。図８の上段のセルＸ_bijは、素子アレイ３０１ｂを構成しているマトリクスの第ｉ行、第ｊ列に位置するセルである。セルＸ_bijは、送信機能を備えた容量型の送信素子２３１_ijと、送信素子２３１_ijに隣接して配置され、受信機能を備えた容量型の受信素子２３２_ijとを単位数ｎ＝１として分配され、ペアで備えている。

【0099】

送信素子２３１_ijと受信素子２３２_ijのペアからなるモジュールを、第２実施形態に係る音響素子集積回路では、「音響素子（２３１_ij，２３２_ij）」と称する。第１実施形態に係る音響素子集積回路の音響素子は、振動空洞を各セルに１個備えて送信と受信の機能をなしていた。これに対し、第２実施形態に係る音響素子集積回路の音響素子（２３１_ij，２３２_ij）は、後述する図１０及び図１１に示すように、送信用の振動空洞（以下において「送信空洞」という。）Ｈａと受信用の振動空洞（以下において「受信空洞」という。）Ｈｂの２つの振動空洞を各セルに備え、送受信機能を有する一体の素子と見なすことができる。セルＸ_bijの送信素子２３１_ijは、超音波信号を発生し、超音波信号を対象物に出射する。セルＸ_bijの受信素子２３２_ijは、対象物からの反射信号を受信して電気信号に変換する機能を有する。

【0100】

なお、図８ではセルＸ_bijの内部に音響素子（２３１_ij，２３２_ij）が１個しかない場合を示したが例示に過ぎない。音響素子（２３１_ij，２３２_ij）が各セルに１個しかない場合に限定されず、セルＸ_bijの内部に音響素子は２個以上のモジュールが存在していても構わない。即ち、第２実施形態に係る音響素子集積回路においては、同一面上に定義される２次元マトリクスを構成するセルのアレイにおいて、それぞれのセルに単位数ｎ（ｎは１以上の正の整数）の音響素子が分配され、この単位数ｎの音響素子をセル内回路で駆動することが可能である。しかしながら、第２実施形態に係る音響素子集積回路においては、簡単化のために、便宜上音響素子（２３１_ij，２３２_ij）が１個の場合について、例示的に説明する。より一般的には、ｎ個の音響素子の１セットで１セルを構成し、この１セルに対応して、内蔵される回路セット１式をセル内回路として、ｎ個の音響素子を駆動できることに留意が必要である。

【0101】

セルＸ_bijの送信素子２３１_ijには、送信素子２３１_ijの振動膜を励振する励振信号を生成する励振回路Ｔ_ijが接続され、セルＸ_bijの受信素子２３２_ijには、受信素子２３２_ijから送られてきた受信信号を処理する受信回路Ｒ_ijが接続されている。そして、セルＸ_bijの励振回路Ｔ_ijは、送信素子２３１_ijに接続された励振用行選択素子ＴＳＷ_ijと、励振用行選択素子ＴＳＷ_ijに接続された高電圧ドライバ（振動膜ドライバ）３４と、高電圧ドライバ３４に接続された列選択素子ＴＢ_ijと、列選択素子ＴＢ_ijに接続された遅延回路３３を含む。高電圧ドライバ３４は送信素子２３１_ijの振動膜を振動させるため２０Ｖ以上、具体的には５０Ｖ以上若しくは１００Ｖ以上、更には２００Ｖ程度の大信号レベルの回路である。セルＸ_bijの励振用行選択素子ＴＳＷ_ijのゲート端子には、第ｉ行の励振行選択線ＳＷ_iが接続され、励振行選択線ＳＷ_iによって送信素子２３１_ijと高電圧ドライバ３４の間の電気的接続が制御できるように構成されている。

【0102】

セルＸ_bijの列選択素子ＴＢ_ijのゲート端子には、第ｊ列のビット線Ｂ_jが接続され、ビット線Ｂ_jによって高電圧ドライバ３４と遅延回路３３の間の電気的接続が制御できるように構成されている。例えば、セルＸ_bijの励振用行選択素子ＴＳＷ_ijのゲート端子に入力される励振行選択線ＳＷ_iの信号がハイレベル、且つ列選択素子ＴＢ_ijのゲート端子に入力されるビット線Ｂ_jの信号がハイレベルのときにのみ、送信素子２３１_ijが動作するようにできる。即ち、素子アレイ３０１ｂを構成しているマトリクスの任意の位置のセルＸ_bijの送信素子２３１_ijのみを、励振行選択線ＳＷ_iの信号とビット線Ｂ_jの信号によって、選択的に動作させることができる。ただし2次元フェーズド・アレイ動作を目的とする場合は、列選択素子ＴＢ_ijは必須ではない。なぜなら、励振回路Ｔ_ijが遅延回路３３を有しているので、第ｉ行の励振行選択線ＳＷ_iに接続されたすべての送信素子２３１_ij，２３１_i(j+1)，………が励振された場合であっても、それぞれの送信素子２３１_ij，２３１_i(j+1)，………の励振信号には位相差が発生するので、行毎に順次駆動することにより、行毎のフェーズド・アレイ動作が可能であるからである。

【0103】

セルＸ_bijの受信回路Ｒ_ijは、受信素子２３２_ijに接続された受信用行選択素子ＴＲＷ_ijと、受信用行選択素子ＴＲＷ_ijに接続されたアンプ３６と、アンプ３６に接続されたＡＤ変換回路３７を含む。セルＸ_bijの受信用行選択素子ＴＲＷ_ijのゲート端子には、第ｉ行の受信行選択線ＲＷ_iが接続され、受信行選択線ＲＷ_iによって受信素子２３２_ijとアンプ３６の間の電気的接続が制御できるように構成されている。例えば、セルＸ_bijの受信用行選択素子ＴＲＷ_ijのゲート端子に入力される受信行選択線ＲＷ_iの信号がハイレベルのときにのみ、送信素子２３１_ijの出力がアンプ３６で増幅されるようにできる。超音波の１／２波長に１個の空間情報が含まれるので、超音波の周波数よりも十分に速いクロック信号で、超音波の信号をサンプリング可能な高周波の信号が受信行選択線ＲＷ_iの信号として選ばれる。

【0104】

即ち、素子アレイ３０１ｂを構成しているマトリクスの任意の行に配列されたセルＸ_bijの送信素子２３１_ijを行単位で、受信行選択線ＲＷ_iの信号によって、選択的に動作させることができる。なおアンプ３６をＭＯＳトランジスタ等で構成し、ＭＯＳトランジスタのゲートに受信行選択線ＲＷ_iの信号を入力することによっても、マトリクスの任意の行が選択できるので、この場合は、セルＸ_bijの受信用行選択素子ＴＲＷ_ijは不要となる。なお図示を省略しているが、ＡＤ変換回路３７の出力側にＡＤ変換されたデジタル信号を蓄積するメモリを集積化し、メモリの出力側に受信用行選択素子ＴＲＷ_ij、を配置して、受信行選択線ＲＷ_iの信号で行選択して、セルＸ_bijのメモリに蓄積された情報を読み出すように構成してもよい。メモリとしてはランダムアクセスしないで、時系列に並んだベクトルデータを保存して、データ・ストリームとして自己転送するマーチング(隊列進行)メモリが好適である。

【0105】

即ち、励振用行選択素子ＴＳＷ_ij、高電圧ドライバ３４、列選択素子ＴＢ_ij、遅延回路３３、受信用行選択素子ＴＲＷ_ij、アンプ３６及びＡＤ変換回路３７が、第ｉ行、第ｊ列のセルＸ_bijに単位数ｎ＝１として分配された送信素子２３１_ijと受信素子２３２_ijのペアに対してセル内回路として３Ｄ構造によってコンパクトに集積化されている。

【0106】

図８の下段のセルＸ_bi(j+1)は、素子アレイ３０１ｂを構成しているマトリクスの第ｉ行、第（ｊ＋１）列に位置するセルである。セルＸ_bi(j+1)は、第ｉ行、第ｊ列のセルＸ_bijと同様に、送信機能を備えた容量型の送信素子２３１_i(j+1)と、送信素子２３１_i(j+1)に隣接して配置され、受信機能を備えた容量型の受信素子２３２_i(j+1)を、単位数ｎ＝１としてペアで備えている。送信素子２３１_i(j+1)と受信素子２３２_i(j+1)のペアからなるモジュールを、第２実施形態に係る音響素子集積回路では、「音響素子（２３１_i(j+1)，２３２_i(j+1)）」と称する。

【0107】

なお、図８ではセルＸ_bi(j+1)の内部に音響素子（２３１_i(j+1)，２３２_i(j+1)）が1個しかないが、例示に過ぎないことは上段のセルＸ_bijの場合と同様である。第２実施形態に係る音響素子集積回路は、図８で例示する音響素子（２３１_i(j+1)，２３２_i(j+1)）が単位数ｎ＝１の場合に限定されない。セルＸ_bijについて説明したとおり、セルＸ_bi(j+1)の内部に分配される音響素子の単位数ｎは２個以上でも構わない。セルＸ_bi(j+1)の送信素子２３１_i(j+1)は、セルＸ_bijの送信素子２３１_ijと同様に、超音波信号を発生し、超音波信号を対象物に出射する。セルＸ_bi(j+1)の受信素子２３２_i(j+1)は、セルＸ_bijの受信素子２３２_ijと同様に、対象物からの反射信号を受信して電気信号に変換する機能を有する。

【0108】

セルＸ_bi(j+1)の送信素子２３１_i(j+1)には、送信素子２３１_i(j+1)の振動膜を励振する励振信号を生成する励振回路Ｔ_i(j+1)がセル内回路として接続され、セルＸ_bi(j+1)の受信素子２３２_i(j+1)には、受信素子２３２_i(j+1)から送られてきた受信信号を処理する受信回路Ｒ_i(j+1)がセル内回路として接続されている。そして、セルＸ_bi(j+1)の励振回路Ｔ_i(j+1)は、送信素子２３１_i(j+1)に接続された励振用行選択素子ＴＳＷ_i(j+1)と、励振用行選択素子ＴＳＷ_i(j+1)に接続された高電圧ドライバ３４と、高電圧ドライバ３４に接続された列選択素子ＴＢ_i(j+1)と、列選択素子ＴＢ_i(j+1)に接続された遅延回路３３をセル内回路として含む。高電圧ドライバ３４は送信素子２３１_i(j+1)の振動膜を振動させるため２０Ｖ以上、具体的には５０Ｖ以上若しくは１００Ｖ以上、更には２００Ｖ程度の大信号レベルの回路である。セルＸ_bi(j+1)の励振用行選択素子ＴＳＷ_i(j+1)のゲート端子には、第ｉ行の励振行選択線ＳＷ_iが接続され、励振行選択線ＳＷ_iによって送信素子２３１_i(j+1)と高電圧ドライバ３４の間の電気的接続が制御できるように構成されている。

【0109】

セルＸ_bi(j+1)の列選択素子ＴＢ_i(j+1)のゲート端子には、第（ｊ＋１）列のビット線Ｂ_(j+1)が接続され、ビット線Ｂ_(j+1)によって、セルＸ_bi(j+1)の高電圧ドライバ３４と遅延回路３３の間の電気的接続が制御できるように構成されている。例えば、セルＸ_bi(j+1)の励振用行選択素子ＴＳＷ_i(j+1)のゲート端子に入力される励振行選択線ＳＷ_iの信号がハイレベル、且つ列選択素子ＴＢ_i(j+1)のゲート端子に入力されるビット線Ｂ_(j+1)の信号がハイレベルのときにのみ、セルＸ_bi(j+1)の送信素子２３１_i(j+1)が動作するようにできる。即ち、素子アレイ３０１ｂを構成しているマトリクスの任意の位置のセルＸ_bi(j+1)の送信素子２３１_i(j+1)のみを、励振行選択線ＳＷ_iの信号とビット線Ｂ_(j+1)の信号によって、選択的に動作させることができる。

【0110】

セルＸ_bi(j+1)の受信回路Ｒ_i(j+1)は、受信素子２３２_i(j+1)に接続された受信用行選択素子ＴＲＷ_i(j+1)と、受信用行選択素子ＴＲＷ_i(j+1)に接続されたアンプ３６と、アンプ３６に接続されたＡＤ変換回路３７をセル内回路として含む。セルＸ_bi(j+1)の受信用行選択素子ＴＲＷ_i(j+1)のゲート端子には、第ｉ行の受信行選択線ＲＷ_iが接続され、受信行選択線ＲＷ_iによって受信素子２３２_i(j+1)とアンプ３６の間の電気的接続が制御できるように構成されている。例えば、セルＸ_bi(j+1)の受信用行選択素子ＴＲＷ_i(j+1)のゲート端子に入力される受信行選択線ＲＷ_iの信号がハイレベルのときにのみ、送信素子２３１_i(j+1)の出力がアンプ３６で増幅されるように構成できる。即ち、素子アレイ３０１ｂを構成しているマトリクスの任意の行に配列されたセルＸ_bi(j+1)の送信素子２３１_i(j+1)を行単位で、受信行選択線ＲＷ_iの信号によって、選択的に動作させることができる。セルＸ_bijの場合と同様に、セルＸ_bi(j+1)のアンプ３６をＭＯＳトランジスタ等で構成し、ＭＯＳトランジスタのゲートに受信行選択線ＲＷ_iの信号を入力することによっても、マトリクスの任意の行が選択できるので、この場合は、セルＸ_bi(j+1)の受信用行選択素子ＴＲＷ_i(j+1)は不要となる。更に変型例として、セルＸ_bi(j+1)のＡＤ変換回路３７の出力側にＡＤ変換されたデジタル信号を蓄積するメモリを集積化してもよい。メモリの出力側に受信用行選択素子ＴＲＷ_i(j+1)を配置しておけば、受信行選択線ＲＷ_iの信号で行選択して、セルＸ_bi(j+1)のメモリに蓄積された情報を読み出すように構成できる。セルＸ_bi(j+1)のメモリとしてマーチングメモリを用いれば、周辺回路が不要なメモリなので、占有面積を取らずにベクトルデータの高速自己転送が可能になる。

【0111】

即ち、励振用行選択素子ＴＳＷ_i(j+1)、高電圧ドライバ３４、列選択素子ＴＢ_i(j+1)、遅延回路３３、受信用行選択素子ＴＲＷ_i(j+1)、アンプ３６及びＡＤ変換回路３７が、第ｉ行、第（ｊ＋１）列のセルＸ_bi(j+1)に単位数として分配された送信素子２３１_i(j+1)と受信素子２３２_i(j+1)のペアに対して、セル内回路として３Ｄ構造によってコンパクトに集積化されている。ただし2次元フェーズド・アレイ動作を目的とする場合は、列選択素子ＴＢ_i(j+1)は必須ではない。なぜなら、励振回路Ｔ_i(j+1)が遅延回路３３を有しているので、第ｉ行の励振行選択線ＳＷ_iに接続されたすべての送信素子２３１_ij，２３１_i(j+1)，………が励振された場合であっても、それぞれの送信素子２３１_ij，２３１_i(j+1)，………の励振信号には位相差が発生するので、行毎に順次駆動することにより、行毎のフェーズド・アレイ動作が可能であるからである。

【0112】

図８の上段のセルＸ_bijの遅延回路３３及びＡＤ変換回路３７には、基準クロック発生回路３１が接続され、下段のセルＸ_bi(j+1)の遅延回路３３及びＡＤ変換回路３７にも、基準クロック発生回路３１が接続されている。更に、セルＸ_bijの遅延回路３３とセルＸ_bi(j+1)の遅延回路３３には、波形発生回路３２が接続され、波形発生回路３２は基準クロック発生回路３１にも接続されている。更に、セルＸ_bijのＡＤ変換回路３７とセルＸ_bi(j+1)のＡＤ変換回路３７には、タイミング調整回路３８が接続され、タイミング調整回路３８は基準クロック発生回路３１にも接続されている。基準クロック発生回路３１とタイミング調整回路３８には画像処理回路３９が接続され、画像処理回路３９は表示部４０が接続されている。

【0113】

図８に例示したとおり、上段のセルＸ_bijと下段のセルＸ_bi(j+1)に共通に、基準クロック発生回路３１、波形発生回路３２、タイミング調整回路３８、画像処理回路３９が設けられ、更に表示部４０が接続されている。図８に例示した回路構成において、波形発生回路３２に行毎に選別して励振信号を逐次発生させる機能を持たせれば、励振用行選択素子ＴＳＷ_ij，ＴＳＷ_i(j+1)，………は不要となる。波形発生回路３２によって、それぞれのセル行に配列された送信素子２３11_ij，２３１_i(j+1)，………を、セル行毎に逐次選択的に駆動すればよいからである。基準クロック発生回路３１、波形発生回路３２、タイミング調整回路３８及び画像処理回路３９は、前述した図６Ａ及び図７に示す送受信制御部３０を構成している。セルＸ_bijとセルＸ_bi(j+1) には、図６Ａ及び図７に示した素子アレイ３０１Ａと同様なトポロジの素子アレイ３０１ｂの一部を表現している。送受信制御部３０と送受信制御部３０に接続された表示部４０に含まれる、それぞれの機能ブロックは、2次元マトリクスを構成している素子アレイ３０１ｂのすべてのセルＸ_bijに共通に設けられる。

【0114】

第２実施形態に係る音響素子集積回路は、図８に示すように、セルＸ_bij及びセルＸ_bi(j+1) を含む素子アレイ３０１ｂと、素子アレイ３０１ｂに含まれるすべてのセルＸ_bij及びセルＸ_bi(j+1) 等に共通の送受信制御部３０で構成され、送受信制御部３０には表示部４０が接続されている。励振回路Ｔ_ijと受信回路Ｒ_ijがセルＸ_bijに設けられ、励振回路Ｔ_i(j+1)と受信回路Ｒ_i(j+1)がセルＸ_bi(j+1)にセル内回路として、それぞれ設けられているので、セルＸ_bi(j+1)はセルＸ_bijとは独立して制御できる。このように各セルＸ_bij，Ｘ_bi(j+1)，…がセル内回路を備えるように構成することで、2次元マトリクスの交点に位置する各セルＸ_bij，Ｘ_bi(j+1)，…が、受信用行選択素子ＴＲＷ_ijを介してランダムアクセス可能であり、各セルＸ_bij，Ｘ_bi(j+1)，…が個別に制御できる。2次元マトリクス状に配置された各セルＸ_bij，Ｘ_bi(j+1)，…の動作を個別にランダムアクセス制御できれば、例えば、超音波送信時においては、送信する超音波の波面を、2次元の面内で、自由に変えることが可能な2次元フェーズド・アレイを構成できる。

【0115】

図８の右側に示した送受信制御部３０の一部の回路となる基準クロック発生回路３１は、同一面上に定義される２次元マトリクスを構成する各セルＸ_bij，Ｘ_bi(j+1)，…に、それぞれ独立して設けられた各機能ブロックの動作のタイミングを決定するための基準クロック信号を発生する。送受信制御部３０の波形発生回路３２は、基準クロック発生回路３１が出力する基準クロック信号に基づいて、セルＸ_bijの送信素子２３１_ijに、超音波パルスを発生させるための励振信号を発生する。波形発生回路３２は、更に基準クロック信号に基づいて、各セルＸ_bi(j+1)の送信素子２３１_i(j+1)に、超音波パルスを発生させるための励振信号を発生する。各セルＸ_bij，Ｘ_bi(j+1)，…にそれぞれ設けられた遅延回路３３は、フェーズド・アレイ動作を行わせるために、波形発生回路３２が出力した励振信号に対し、各セルＸ_bij，Ｘ_bi(j+1)，…毎に異なる位相の遅延を生成する。励振信号に対し各セルＸ_bij，Ｘ_bi(j+1)，…毎に異なる位相の遅延を生成し、フェーズド・アレイ動作を行うことにより、超音波診断を行うための各種スキャン、例えば、オブリークスキャン、電子セクタスキャンなどが実現できる。

【0116】

又、図８に示すような第２実施形態に係る音響素子集積回路によれば、アニュラアレイプローブを用いなくとも、同心円状の超音波波面を形成でき、ダイナミックフォーカスが可能となり、より精緻な画像が取得できる。任意のフェーズド・アレイ波面を形成できるため、フォーカス位置をスキャンすれば３次元内部構造データを取得でき、磁気共鳴画像（ＭＲＩ）の様に立体構造の任意断面を再構成できる。

【0117】

図８の上段のセルＸ_bijに設けられた高電圧ドライバ３４は、送受信制御部３０の波形発生回路３２からの励振信号を、例えば、２００Ｖ程度の電圧レベルの高電圧信号に変換する。セルＸ_bijに設けられた送信用行選択素子ＴＳＷ_ijが、高電圧ドライバ３４と送信素子２３１_ijの間を導通状態にすると、送信素子２３１_ijの下部電極と接地電位の上部電極の間に高電圧信号が印加され、送信素子２３１_ijが駆動される。一方、受信用行選択素子ＴＲＷ_ijが、受信素子２３２_ijとアンプ３６の間を導通状態にすると、受信素子２３２_ijが検出した受信信号がアンプ３６に送信される。このように、送信素子２３１_ijの送信用行選択素子ＴＳＷ_ijは、超音波送信時に、励振回路Ｔ_ijを送信素子２３１_ijに電気的に接続し、超音波受信時に、受信回路Ｒ_ijを受信素子２３２_ijに電気的に接続する。セルＸ_bijに設けられたアンプ３６は、セルＸ_bijの素子２３２_ijが検出した受信信号を増幅する。アンプ３６は、素子２３２_ijの近傍にセル内回路として集積化されて配置されているので、受信信号のＳＮ比の改善を図ることができる。アンプ３６に接続されたＡＤ変換回路３７は、アンプ３６から伝達されたアナログ信号である受信信号を、デジタル信号に変換する。

【0118】

図８の下段のセルＸ_bi(j+1)に設けられた高電圧ドライバ３４は、送受信制御部３０の波形発生回路３２からの励振信号を高電圧信号に変換する。セルＸ_bi(j+1)に設けられた送信用行選択素子ＴＳＷ_ijが、高電圧ドライバ３４と送信素子２３１_i(j+1)の間を導通状態にすると、送信素子２３１_i(j+1)の下部電極と接地電位の上部電極の間に高電圧信号が印加され、送信素子２３１_i(j+1)が駆動される。セルＸ_bijの送信用行選択素子ＴＳＷ_ijと同様に、送信素子２３１_i(j+1)の送信用行選択素子ＴＳＷ_ijは、超音波送信時に、励振回路Ｔ_i(j+1)を送信素子２３１_i(j+1)に電気的に接続し、超音波受信時に、受信回路Ｒ_i(j+1)を受信素子２３２_i(j+1)に電気的に接続する。送信素子２３１_i(j+1)の受信用行選択素子ＴＲＷ_ijが、受信素子２３２_i(j+1)とアンプ３６の間を導通状態にすると、受信素子２３２_i(j+1)が検出した受信信号がセルＸ_bi(j+1)のアンプ３６に送信される。セルＸ_bi(j+1)に設けられたアンプ３６は、セルＸ_bi(j+1)の受信素子２３２_i(j+1)が検出した受信信号を増幅する。アンプ３６は、受信素子２３２_i(j+1)の近傍にセル内回路として集積化されて配置されているので、受信信号のＳＮ比の改善を図ることができる。アンプ３６に接続されたＡＤ変換回路３７は、アンプ３６から伝達されたアナログ信号である受信信号を、デジタル信号に変換する。

【0119】

図８の右側に示した共通の回路である送受信制御部３０には、タイミング調整回路３８が含まれている。タイミング調整回路３８は、素子アレイ３０１ｂを構成している各セルＸ_bij，Ｘ_bi(j+1)，…の共通の回路として、2次元マトリクスを構成している各セルＸ_bij，Ｘ_bi(j+1)，…にそれぞれ接続され、各セルＸ_bij，Ｘ_bi(j+1)，…からそれぞれ受信信号を入力する。タイミング調整回路３８は、各セルＸ_bij，Ｘ_bi(j+1)，…のＡＤ変換回路３７からのデジタル信号のタイミングを調整し、送受信制御部３０の画像処理回路３９に出力するする。タイミング調整回路３８に接続された画像処理回路３９は、ＡＤ変換回路３７からのデジタル信号に必要な処理を加えた後に、必要な処理を加えたデジタル信号を表示部４０に出力する。

【0120】

なお、振動空洞を有する容量型の送信素子２３１_ij，２３１_i(j+1)，…の下部電極と上部電極の間には予めＤＣバイアス電圧を印加しておく。超音波送信時には、励振信号としての送波パルスにより下部電極と上部電極の間の静電力を変動させ、送信素子２３１_ij，２３１_i(j+1)，…の振動膜（メンブレン）を変位させることで、超音波を送信する。また、超音波受信時には、超音波により受信素子２３２_ij，２３２_i(j+1)，…の振動膜が変位し、これが受信素子２３２_ij，２３２_i(j+1)，…の下部電極と上部電極の間の静電容量の変化となるので、その変化を電気信号として取り出すことにより超音波を受信する。

【0121】

図８のブロック図の上段に例示したとおり、第２実施形態に係る音響素子集積回路のセルＸ_bijは、送信素子２３１_ijと、送信素子２３１_ijに隣接して配置された受信素子２３２_ijのペアを単位数ｎ＝１の音響素子として備えている。又、図８のブロック図の下段に示したセルＸ_bi(j+1)は、送信素子２３１_i(j+1)と、送信素子２３１_i(j+1)に隣接して配置された受信素子２３２_i(j+1)のペアを単位数ｎ＝１の音響素子として備えている。一般的に、超音波の送信については、高電圧により振動膜の振幅を大きくする必要があるため、送信用素子２３１_ij，２３１_i(j+1)については、その大きな振幅に耐えられるように十分な強度で形成することが望ましい。これに対し、超音波の受信については、微弱な超音波の反射信号も高感度で検出可能とするために、受信用素子２３２_ij，２３２_i(j+1)としては、振動膜が振動し易く、かつ十分な受信面積を有することが望ましい。

【0122】

そこで、第２実施形態に係る音響素子集積回路においては、例えば、図９に示すように、送信用素子２３１_ij及び受信用素子２３２_ijの平面パターンの形状をそれぞれ六角形とし、面積効率の観点から、送信用素子２３１_ijのサイズと受信用素子２３２_ijのサイズを同じにした場合について、例示的に説明する。実際には、図９に示した送信用上部電極１０９ａ及び受信用上部電極１０９ｂ、並びに信用上部電極１０９ａと受信用上部電極１０９ｂを接続する表面配線１０９ｃの上には、これらの送信用上部電極１０９ａ等を保護するプロテクション膜が存在する。しかし、図９の表現では送信用上部電極１０９ａ及び受信用上部電極１０９の形状を見やすくするために、プロテクション膜を除いた状態での上面図として、送信用上部電極１０９ａ及び受信用上部電極１０９の外形線を実線で表記している。送信用上部電極１０９ａ等の下のレベルとなる受信空洞Ｈｂ及び送信空洞Ｈａは、図９では隠れ線で表記している。受信感度を向上させる観点から、受信用素子２３２_ijの数を送信用素子２３１_ijの数よりも多くして受信面積を増やしてもよい。

【0123】

図１２等を用いて後述するように、第２実施形態に係る音響素子集積回路は、第１実施形態に係る音響素子集積回路と同様に、第１チップ６０１、２０Ｖ以上の高電圧回路を集積化した第２チップ６０２及び２０Ｖ未満の小信号・低電圧回路を集積化した第３チップ６０３の３層構造から構成された３Ｄ集積回路であることが特徴である。「２０Ｖ以上の高電圧回路を集積化した第２チップ６０２」の表現は、第３チップ６０３の小信号・低電圧回路との差別化をするための修辞学上の便宜に過ぎないことは、第１実施形態に係る音響素子集積回路の場合と同様である。実際の技術的な意味としては、第２チップ６０２は４０Ｖ以上の高電圧回路、例えば１００Ｖ～２００Ｖ程度、又はそれ以上の電圧レベルの高電圧回路を集積化できる。しかし、第３チップ６０３の小信号・低電圧回路と識別可能な限り、第２チップ６０２は２０Ｖ程度の高電圧回路を集積化する場合も含みうることに留意されたい。なお、第３チップ６０３の小信号・低電圧回路には、３．３Ｖ以下の動作電圧の電子回路が含まれてよい。

【0124】

第１実施形態に係る音響素子集積回路で説明したとおり、従来の容量型の音響素子は、図２４（ｂ）に示したような限定された範囲での振動膜の振動であり、振動膜をフルスイングさせる動作をしていなかった。第２実施形態に係る音響素子集積回路においては、第２チップ６０２に集積化される回路と第３チップ６０３に集積化される回路を、それぞれの動作電圧の電圧レベルで振り分けているので、第３チップ６０３の小信号レベルの回路に影響を与えないで、第２チップ６０２の大信号レベルの回路を安定に動作させることができる。このため、第２実施形態に係る音響素子集積回路によれば、図２２（ａ）に示すように、例えば０Ｖ～２００Ｖ等の高電圧でフルスイングさせる大振幅の振動を、高電圧ドライバ３４が安定に出力できる。この結果、２次元配置された送信用素子２３１_ij，２３１_i(j+1)，………のそれぞれの振動膜に対して、図２２（ｂ）に示すようなフルスイングに近い振動をさせることができる。

【0125】

図１０に例示した第２実施形態に係る音響素子集積回路の第１チップ６０１ａの断面構造は、図９に示した六角形の送信素子２３１_ijと六角形の受信素子２３２_ijに関し、互いの六角形の中心を通る階段切断面であるＸ－Ｘ方向から見た断面構造を示す模式図である。即ち、第２実施形態に係る音響素子集積回路に用いる第１チップ６０１は、図１０に例示するように、半導体基板１０１と、半導体基板１０１の上に堆積された下地絶縁膜１０２からなる複合構造の上に、図９に示した送信素子２３１_ijと受信素子２３２_ijを構築している。

【0126】

半導体基板１０１には、図１０に示すように、接地プラグＶ１０、励振プラグＶ１１及び受信プラグＶ１２の３つの接続プラグが設けられている。図９の平面図から分かるように、接地プラグＶ１０は六角形をなす送信素子２３１_ijの下側の頂角に設けられている。励振プラグＶ１１は六角形をなす送信素子２３１_ijの右側の辺の中央に、受信プラグＶ１２は六角形をなす受信素子２３２_ijの右側の辺の中央に設けられている。即ち、図９に示す平面パターンにおいて、接地プラグＶ１０、励振プラグＶ１１及び受信プラグＶ１２の位置のそれぞれは、送信素子２３１_ijの送信空洞Ｈａの占有する位置及び受信素子２３２_ijの受信空洞Ｈｂの送信空洞Ｈａの占有する位置とは、互いにオーバーラップしない位置に配置されている。下地絶縁膜１０２には、接地プラグＶ１０に接続する中継プラグＶ１６、励振プラグＶ１１に接続する中継プラグＶ１８及び受信プラグＶ１２に接続する中継プラグＶ１９が設けられている。

【0127】

図１０の左側に示した送信素子２３１_ijは、下地絶縁膜１０２上に設けられた送信用下部電極１０３ａと、送信用下部電極１０３ａの上に堆積された層間絶縁膜１０４と、層間絶縁膜１０４の上に構成された送信空洞Ｈａと、送信空洞Ｈａの上に形成された第１振動膜１０７及び第２振動膜１０８と、第２振動膜１０８の上に形成された送信用上部電極１０９ａで構成されている。送信用下部電極１０３ａの平面パターンは、下地絶縁膜１０２に設けられた中継プラグＶ１８を介して、励振プラグＶ１１に接続されている。一方、図１０の右側に示した受信素子２３２_ijは、下地絶縁膜１０２上に設けられた受信用下部電極１０３ｂと、受信用下部電極１０３ｂの上に堆積された層間絶縁膜１０４と、層間絶縁膜１０４の上に構成された受信空洞Ｈｂと、受信空洞Ｈｂの上に形成された第２振動膜１０８と、第２振動膜１０８の上に形成された受信用上部電極１０９ｂで構成されている。

【0128】

受信用下部電極１０３ｂの平面パターンは、下地絶縁膜１０２に設けられた中継プラグＶ１９を介して、受信プラグＶ１２に接続されるパターンである。送信空洞Ｈａ及び受信空洞Ｈｂの内部は、Ｈｅガスを主成分とする約１ｋＰａ程度の減圧状態となっている。送信用上部電極１０９ａと受信用上部電極１０９ｂは紙面の手前側で互いに接続されている。更に、図１０の左側には、第２振動膜１０８、層間絶縁膜１０４を貫通する層間配線プラグＶ１７が埋め込まれている。層間配線プラグＶ１７は中継パッド１０３ｃを介して中継プラグＶ１６に接続され、中継プラグＶ１６が接地プラグＶ１０に接続されている。この層間配線プラグＶ１７が送信用上部電極１０９ａに接続され、送信用上部電極１０９ａと受信用上部電極１０９ｂを接続する表面配線１０９ｃを介して、送信用上部電極１０９ａと受信用上部電極１０９ｂが共に接地される。なお、実際には、送信用上部電極１０９ａ、受信用上部電極１０９ｂ及び表面配線１０９ｃの上には、送信用上部電極１０９ａ、受信用上部電極１０９ｂ及び表面配線１０９ｃを保護するプロテクション膜が存在する。このプロテクション膜の図示は、図９の表現手法に対応させて、図１０では省略されている。

【0129】

図１０に示す第２実施形態に係る音響素子集積回路の第１チップ６０１ａの構造において、送信素子の送信空洞Ｈａの縦方向（膜厚方向）のサイズは、受信素子の受信空洞Ｈｂの縦方向（膜厚方向）のサイズよりも大きくなっている。また、送信素子の第１振動膜１０７と第２振動膜１０８の合計膜厚ｄ１は、受信素子の第２振動膜１０８の膜厚ｄ2よりも大きくなっている。図１０に示すようなサイズの関係とすることにより、送信素子では、より強い超音波を送信可能となると共に十分な強度も確保される。また、受信素子では、より繊細な超音波の受信を可能とし、高感度を実現することができる。即ち、図１０に示すような構造において、第１振動膜１０７と第２振動膜１０８の合計膜厚ｄ１を、受信素子の第２振動膜１０８の膜厚ｄ2より大きくし、且つ振動空洞の縦方向の幅又は電極間距離（最大幅）を送受信で最適化することで、より高性能な音響素子を形成することができる。

【0130】

なお、第２実施形態に係る音響素子集積回路が超音波診断装置として適用される時には図１０に示した第１チップ６０１ａの上部方向に音響整合層、音響レンズが設けられるが、第２実施形態に係る音響素子集積回路の第１チップ６０１ａの表面に絶縁性の無機膜、または有機膜を設けても良い。無機膜としては、シリコン酸化膜、シリコン窒化膜、及びそれらに添加物が加えられた物、有機膜としては、ポリイミド樹脂膜やエポキシ樹脂膜を用いる事が出来る。

【0131】

図１１には、３層構造をなす第２実施形態に係る音響素子集積回路に用いる第１チップ６０１ｂの構造として、図１０に示した構造とは異なる例を示す。図１１に例示した断面構造も、図９に示した六角形の送信素子２３１_ijと六角形の受信素子２３２_ijに関し、互いの六角形の中心をとおる切断面で切った場合の断面構造に対応する模式図である。即ち、第２実施形態に係る音響素子集積回路に用いる第１チップ６０１ｂは、図１１に例示するように、半導体基板１０１と、半導体基板１０１の上に堆積された下地絶縁膜１０２からなる複合構造の上に、図９に示した送信素子２３１_ijと受信素子２３２_ijを構築している。図１１に示す構造において、半導体基板１０１と、半導体基板１０１の上に堆積された下地絶縁膜１０２からなる複合構造の上に、図９に示した送信素子２３１_ijと受信素子２３２_ijが構築された構造をなしている。

【0132】

図１０の半導体基板１０１に設けられた接地プラグＶ１０、励振プラグＶ１１及び受信プラグＶ１２と同様に、図１１の半導体基板１０１にも接地プラグ、励振プラグ及び受信プラグの３つの接続プラグが設けられている。ただし、図１１の断面図は、図９のＸ－Ｘ方向からみた階段断面とは異なり、紙面の手前に側の位置に、３つの接続プラグが存在する場合であるので、図１１には接続プラグは図示されていない。又、図１０と同様に、図１１の下地絶縁膜１０２にも、接地プラグ、励振プラグ及び受信プラグに接続する接続プラグが設けられているが、断面上には位置していない。図１１の左側に示した送信素子２３１_ijは、下地絶縁膜１０２上に設けられた送信用下部電極１０３ａと、送信用下部電極１０３ａの上に堆積された第１層間絶縁膜１０４ａと、第１層間絶縁膜１０４ａの上に堆積された第２層間絶縁膜１０４ｂと、第２層間絶縁膜１０４ｂの上に構成された送信空洞Ｈａと、送信空洞Ｈａの上に形成された第１振動膜１０７及び第２振動膜１０８と、第２振動膜１０８の上に形成された送信用上部電極１０９ａで構成されている。

【0133】

一方、図１１の右側に示した受信素子２３２_ijは、下地絶縁膜１０２上に設けられた受信用下部電極１０３ｂと、受信用下部電極１０３ｂの上に堆積された第１層間絶縁膜１０４ａと、第１層間絶縁膜１０４ａの上に構成された受信空洞Ｈｂと、受信空洞Ｈｂの上に形成された第１振動膜１０７と、第１振動膜１０７の上に形成された受信用上部電極１０９ｂで構成されている。送信空洞Ｈａ及び受信空洞Ｈｂの内部は、Ｈｅガスを主成分とする約１ｋＰａ程度の減圧状態となっている特徴は図１０に示した構造と同様である。図１１の紙面の手前において、図１０と同様に、第２振動膜１０８、第１振動膜１０７，第２層間絶縁膜１０４ｂ、第１層間絶縁膜１０４ａを貫通する層間配線プラグが埋め込まれている。層間配線プラグは中継パッドを介して中継プラグに接続され、中継プラグが接地プラグに接続されている。

【0134】

図１１に示す第２実施形態に係る音響素子集積回路の第１チップ６０１ｂの構造において、送信素子の送信空洞Ｈａの縦方向（膜厚方向）のサイズは、受信素子の受信空洞Ｈｂの縦方向（膜厚方向）のサイズよりも大きくなっている。また、送信素子の第１振動膜１０７と第２振動膜１０８の合計膜厚ｄ１2は、受信素子の第１振動膜１０７の膜厚ｄ22よりも大きくなっている。図１１に示すようなサイズの関係とすることにより、送信素子では、より強い超音波を送信可能となると共に十分な強度も確保される。また、受信素子では、より繊細な超音波の受信を可能とし、高感度を実現することができる。即ち、図１１に示すような第２実施形態に係る音響素子集積回路の第１チップ６０１ｂの構造において、第１振動膜１０７と第２振動膜１０８の合計膜厚ｄ１2を、受信素子の第１振動膜１０７の膜厚ｄ22より大きくし、且つ振動空洞の縦方向の幅又は電極間距離（最大幅）を送受信で最適化することで、より高性能な音響素子を形成することができる。

【0135】

なお、第２実施形態に係る音響素子集積回路が超音波診断装置として適用される時にも、図１１に示した第１チップ６０１ｂの上部方向に音響整合層、音響レンズが設けられる。音響整合層や音響レンズが設けられる場合において、第２実施形態に係る音響素子集積回路の第１チップ６０１ｂの表面には、絶縁性の無機膜、または有機膜を設けても良い。無機膜としては、シリコン酸化膜、シリコン窒化膜、及びそれらに添加物が加えられた物、有機膜としては、ポリイミド樹脂膜やエポキシ樹脂膜を用いる事が出来る。

【0136】

図１２に示すように、第２実施形態に係る音響素子集積回路は、第１チップ６０１、２０Ｖ以上の高電圧回路を集積化した第２チップ６０２及び２０Ｖ未満の小信号レベルの回路を集積化した第３チップ６０３の積層体から構成された３Ｄ集積回路である。第１実施形態に係る音響素子集積回路と同様に、第１チップ６０１、第２チップ６０２及び第３チップ６０３は、例えば、Ｓｉ、ＳｉＣ等の半導体基板を主体とする半導体チップで構成できる。第１チップ６０１、第２チップ６０２及び第３チップ６０３を構成する半導体チップにはＳＯＩ構造等の、半導体基板と絶縁層との複合構造であってもよい。特に、第２チップ６０２には、高耐圧性に優れた広禁制帯幅半導体からなる半導体チップが好適である。

【0137】

第１チップ６０１は、容量型の送信素子２３１_i(j-1)と容量型の受信素子２３２_i(j-1)のペア、容量型の送信素子２３１_ijと容量型の受信素子２３２_ijのペア、容量型の送信素子２３１_i(j+1)と容量型の受信素子２３２_i(j+1)のペアを有する。既に説明したのと同様に、送信素子２３１_i(j-1)と受信素子２３２_i(j-1)のペアからなるモジュールを、第２実施形態に係る音響素子集積回路では、「音響素子（２３１_i(j-1)，２３２_i(j-1)）」という。第１チップ６０１に集積化された送信素子２３１_i(j-1)と受信素子２３２_i(j-1)のペアからなるモジュール、送信素子２３１_ijと受信素子２３２_ijのペアからなるモジュール、送信素子２３１_i(j+1)と受信素子２３２_i(j+1)のペアからなるモジュールは、それぞれ２つの振動空洞を備えた音響素子として、マトリクスの第ｉ行に配列されたセル列Ｘ_bi(j-1)，Ｘ_bij，Ｘ_bi(j+1)，…の一部を構成している。

【0138】

図１２において左側に示したセルＸ_bi(j-1)において、第２チップ６０２には、セルＸ_bi(j-1)の励振回路Ｔ_i(j-1)を構成する高電圧ドライバ（振動膜ドライバ）３４が設けられている。高電圧ドライバ３４は送信素子２３１_i(j-1)の振動膜を振動させるため２０Ｖ以上、具体的には５０Ｖ以上若しくは１００Ｖ以上、更には２００Ｖ程度の大信号レベルの回路である。高電圧ドライバ３４等の高電圧動作素子を配置する都合上、第２チップ６０２は、ＳｉＣ、ダイヤモンドやＧａＮ等の、高耐圧性に優れた広禁制帯幅半導体からなる材料の半導体基板を用いてもよい。第1実施形態に係る音響集積回路で既に説明したとおり、広禁制帯幅半導体材料は、高耐圧の半導体集積回路を構成できる特徴がある反面、製造技術的な問題がある。第２チップ６０２を高電圧回路専用のチップとして特化し、第３チップ６０３に小信号レベルの回路を集積化することにより、音響素子集積回路の全体としての製造歩留まりや良品率を向上させ、信頼性を高めることができる。なお、第２チップ６０２にＳｉを用いる場合であっても、高耐圧の半導体素子は不純物密度５×１０¹⁴ｃｍ^-3程度以下の高比抵抗Ｓｉ基板を用いるのが高耐圧化に好適であるのに対し、小信号レベルの回路は不純物密度１×１０¹⁵ｃｍ^-3程度以上の低比抵抗Ｓｉ基板を用いるのが微細化に好適であるので、第２チップ６０２や第３チップ６０３の設計の自由度が向上する。セルＸ_bi(j-1)の高電圧ドライバ３４は、第３チップ６０３からの３．３Ｖ以下の電圧レベルの低電圧駆動信号を高電圧信号に変換して送信素子２３１_i(j-1)の下部電極に印加する。

【0139】

セルＸ_bi(j-1)の高電圧ドライバ３４は、例えば、電力用ＭＯＳトランジスタ、ＩＧＢＴやＳＩサイリスタ等で構成できる。高電圧ドライバ３４の前段（入力側）には、レベルシフト回路やレベルシフト回路に接続され、レベルシフト回路で高電位にレベルシフトされた信号で動作するハイサイド回路が設けられていてもよい。必須の回路素子ではないので図１２では図示を省略しているが、図８に示した回路構成と同様に、送信素子２３１_i(j-1)と高電圧ドライバ３４の間に励振用行選択素子ＴＳＷ_i(j-1)を集積化しておけば、第ｉ行の励振行選択線ＳＷ_iを励振用行選択素子ＴＳＷ_i(j-1)のゲートに接続することにより、送信素子２３１_i(j-1)と高電圧ドライバ３４の間の電気的接続を励振行選択線ＳＷ_iによって制御できる。セルＸ_bi(j-1)の第３チップ６０３は、励振回路Ｔ_i(j-1)の遅延回路３３と、受信回路Ｒ_i(j-1)のアンプ３６及びＡＤ変換回路３７とを有する。セルＸ_bi(j-1)の高電圧ドライバ３４は、送信素子２３１_i(j-1)の振動膜を振動させるために５０Ｖ以上、例えば２００Ｖ程度の大信号レベルの回路であるために、第２チップ６０２に集積化されたのに対し、セルＸ_bi(j-1)の遅延回路３３は、２０Ｖ未満、例えば３．３Ｖ以下の低電圧で動作する回路であるので、第３チップ６０３に集積化される。セルＸ_bi(j-1)の遅延回路３３はセルＸ_bi(j-1)の高電圧ドライバ３４の出力信号の位相や動作のタイミングを決める回路である。

【0140】

必須の回路素子ではないので図１２では図示を省略しているが、図８に示した回路構成と同様に、高電圧ドライバ３４と遅延回路３３の間に列選択素子ＴＢ_i(j-1)を接続するように集積化してもよい。列選択素子ＴＢ_i(j-1)のゲートに第（ｊ－１）列のビット線Ｂ_(j-1)の信号を入力することにより、高電圧ドライバ３４と遅延回路３３の間の導通が制御でき、送信素子２３１_i(j-1)の動作を、第ｉ行と第（ｊ－１）列のマトリクスの交点として制御できる。同様に、受信素子２３２_i(j-1)とアンプ３６の間に、受信用行選択素子ＴＲＷ_i(j-1)を接続しておけば、受信用行選択素子ＴＲＷ_i(j-1)を第ｉ行の受信行選択線ＲＷ_iを受信用行選択素子ＴＲＷ_i(j-1)のゲートに接続することにより、受信素子２３２_i(j-1)とアンプ３６の間の電気的接続を受信行選択線ＲＷ_iによって制御できる。第３チップ６０３に集積化された遅延回路３３を構成しているロウサイド回路の小信号出力が、第２チップ６０２に集積化された高電圧ドライバ３４の前段を構成するレベルシフト回路によってハイサイド回路に伝達される。

【0141】

図１２の中央に示した第ｉ行のセルＸ_bijにおいて、第２チップ６０２には、セルＸ_bijの励振回路Ｔ_ijを構成する高電圧ドライバ３４が設けられている。セルＸ_bijの高電圧ドライバ３４は、第３チップ６０３からの３．３Ｖ以下の電圧レベルの低電圧駆動信号を高電圧信号に変換して送信素子２３１_ijの下部電極に印加する。図１２では、セルＸ_bijの第３チップ６０３は、励振回路Ｔ_ijの遅延回路３３と、受信回路Ｒ_ijのアンプ３６及びＡＤ変換回路３７を有するとして、簡略化した構造が模式的に示されている。セルＸ_bijの高電圧ドライバ３４は、送信素子２３１_ijの振動膜を振動させるために５０Ｖ以上、例えば２００Ｖ程度の大信号レベルの回路であるために、第２チップ６０２に集積化されたのに対し、セルＸ_bijの遅延回路３３は、２０Ｖ未満、例えば３．３Ｖ以下の低電圧で動作する回路であるので、第３チップ６０３に集積化される。セルＸ_bijの遅延回路３３はセルＸ_bijの高電圧ドライバ３４の出力信号の位相や動作のタイミングを決める回路である。必須の回路素子ではないので図示を省略しているが、図８に示した回路構成と同様に、送信素子２３１_ijと高電圧ドライバ３４の間に励振用行選択素子ＴＳＷ_ijを集積化しておけば、第ｉ行の励振行選択線ＳＷ_iを励振用行選択素子ＴＳＷ_ijのゲートに接続することにより、送信素子２３１_ijと高電圧ドライバ３４の間の電気的接続を励振行選択線ＳＷ_iによって制御できる。

【0142】

必須の回路素子ではないので図１２では図示を省略しているが、セルＸ_bijの高電圧ドライバ３４と遅延回路３３の間に列選択素子ＴＢ_ijを接続するように集積化してもよい。セルＸ_bijの列選択素子ＴＢ_ijのゲートに第ｊ列のビット線Ｂ_jの信号を入力することにより、セルＸ_bijの高電圧ドライバ３４と遅延回路３３の間の導通が制御でき、送信素子２３１_ijの動作を、第ｉ行と第ｊ列のマトリクスの交点として制御できる。同様に、受信素子２３２_ijとアンプ３６の間に、受信用行選択素子ＴＲＷ_ijを接続しておけば、受信用行選択素子ＴＲＷ_ijを第ｉ行の受信行選択線ＲＷ_iを受信用行選択素子ＴＲＷ_ijのゲートに接続することにより、受信素子２３２_ijとセルＸ_bijのアンプ３６の間の電気的接続を受信行選択線ＲＷ_iによって制御できる。第３チップ６０３に集積化されたセルＸ_bijの遅延回路３３を構成しているロウサイド回路の小信号出力が、第２チップ６０２に集積化された高電圧ドライバ３４の前段を構成するレベルシフト回路によってハイサイド回路に伝達される。

【0143】

図１２の右側に示した第ｉ行のセルＸ_bi(j+1)の第２チップ６０２には、セルＸ_bi(j+1)の励振回路Ｔ_i(j+1)を構成する高電圧ドライバ３４が設けられている。セルＸ_bi(j+1)の高電圧ドライバ３４は、第３チップ６０３からの３．３Ｖ以下の電圧レベルの低電圧駆動信号を高電圧信号に変換して送信素子２３１_i(j+1)の下部電極に印加する。図１２では、セルＸ_bi（j+1)の第３チップ６０３は、励振回路Ｔ_i（j+1)の遅延回路３３と、受信回路Ｒ_i（j+1)のアンプ３６及びＡＤ変換回路３７とを有するように簡略化して示している。セルＸ_bi(j+1)の高電圧ドライバ３４は、送信素子２３１_i(j+1)の振動膜を振動させるために５０Ｖ以上、例えば２００Ｖ程度の大信号レベルの回路であるために、第２チップ6０２に集積化されたのに対し、セルＸ_bi(j+1)の遅延回路３３は、２０Ｖ未満、例えば３．３Ｖ以下の低電圧で動作する回路であるので、第３チップ6０３に集積化される。セルＸ_bi(j+1)の遅延回路３３はセルＸ_bi(j+1)の高電圧ドライバ３４の出力信号の位相や動作のタイミングを決める回路である。必須の回路素子ではないので図示を省略しているが、送信素子２３１_i（j+1)とセルＸ_bi(j+1)の高電圧ドライバ３４の間に励振用行選択素子ＴＳＷ_i（j+1)を集積化しておけば、第ｉ行の励振行選択線ＳＷ_iを励振用行選択素子ＴＳＷ_i（j+1)のゲートに接続することにより、送信素子２３１_i（j+1)と高電圧ドライバ３４の間の電気的接続を励振行選択線ＳＷ_iによって制御できる。

【0144】

必須の回路素子ではないので図示を省略しているが、セルＸ_bi(j+1)の高電圧ドライバ３４と遅延回路３３の間に列選択素子ＴＢ_i（j+1)を接続するように集積化してもよい。セルＸ_bi(j+1)の列選択素子ＴＢ_i（j+1)のゲートに第（ｊ＋１）列のビット線Ｂ_（j+1)の信号を入力することにより、高電圧ドライバ３４と遅延回路３３の間の導通が制御でき、送信素子２３１_i（j+1)の動作を、第ｉ行と第（ｊ＋１）列のマトリクスの交点として制御できる。同様に、受信素子２３２_i（j+1)とアンプ３６の間に、受信用行選択素子ＴＲＷ_i（j+1)を接続しておけば、受信用行選択素子ＴＲＷ_i（j+1)を第ｉ行の受信行選択線ＲＷ_iを受信用行選択素子ＴＲＷ_i（j+1)のゲートに接続することにより、受信素子２３２_i（j+1)とアンプ３６の間の電気的接続を受信行選択線ＲＷ_iによって制御できる。第３チップ６０３に集積化されたセルＸ_bi(j+1)の遅延回路３３を構成しているロウサイド回路の小信号出力が、第２チップ６０２に集積化された高電圧ドライバ３４の前段を構成するレベルシフト回路によってハイサイド回路に伝達される。

【0145】

図１２では図示を省略しているが、第３チップ６０３には、図８の右側に示した送受信制御部３０の基準クロック発生回路３１、波形発生回路３２、タイミング調整回路３８、及び画像処理回路３９の機能ブロックを構成する回路のうちの１つ以上の回路を集積化しても構わない。第２実施形態に係る音響素子集積回路では、高電圧駆動される電子回路が第２チップ６０２内に設けられ、低電圧駆動される電子回路が第３チップ６０３内に設けられる。このように、駆動電圧のレベルに応じて、各機能ブロックを構成する回路を各チップに振り分けることで、高電圧駆動される電子回路をＳｉＣ等の広禁制帯幅半導体基板に集積化し、低電圧駆動される電子回路を製造が容易なＳｉ基板に集積化する等の半導体材料の選択が可能になる。又、高電圧駆動される電子回路を第２チップ６０２に集積化し、低電圧駆動される電子回路を第３チップ６０３に集積化することにより、図８に例示した各機能ブロックを構成する回路のレイアウトの自由度が向上する。

【0146】

図１２に例示した第ｉ行のセルＸ_bi(j-1)，Ｘ_bij及びＸ_bi(j+1)の内、セルＸ_bijに着目し、セルＸ_bijの概略構造の概念を、図１３を用いて具体的に例示する。即ち、第２実施形態に係る音響素子集積回路を構成するセルＸ_bijは、図１２と同様に、第３チップ６０３上に第２チップ６０２が積層され、第２チップ６０２上に第１チップ６０１が積層される３Ｄ構造である。第１チップ６０１は、半導体基板６１１と、半導体基板６１１の主面上に配置され、超音波の送信を行う容量型の送信素子２３１_ijと、超音波の受信を行う容量型の受信素子２３２_ijのペアを集積化した構造をなしている。半導体基板６１１には、半導体基板６１１の主面から裏面まで貫通するＴＳＶである接地プラグＶ１０、励振プラグＶ１１及び受信プラグＶ１２が、左から順に設けられている。なお、第２実施形態に係る音響素子集積回路では、接地プラグＶ１０、励振プラグＶ１１及び受信プラグＶ１２を総称して包括的に上層の「接続プラグ（Ｖ１０，Ｖ１１，Ｖ１２）」と呼ぶ。

【0147】

送信素子２３１_ijは、励振プラグＶ１１に接続される送信用下部電極Ｅ１１と、送信用下部電極Ｅ１１上に送信空洞Ｈ１を介して配置される送信用上部電極Ｅ２１とを有する。送信用下部電極Ｅ１１は図１０及び図１１に示した送信用下部電極１０３ａに対応する。又、送信空洞Ｈ１は図１０及び図１１に示した送信空洞Ｈａに対応し、送信用上部電極Ｅ２１は図１０及び図１１に示した送信用上部電極１０９ａに対応する。受信素子２３２_ijは、受信プラグＶ１２に接続される受信用下部電極Ｅ１２と、受信用下部電極Ｅ１２上に受信空洞Ｈ２を介して配置される受信用上部電極Ｅ２２とを有する。受信用下部電極Ｅ１２は図１０及び図１１に示した受信用下部電極１０３ｂに対応する。又、受信空洞Ｈ２は図１０及び図１１に示した受信空洞Ｈｂに対応し、受信用上部電極Ｅ２２は図１０及び図１１に示した受信用上部電極１０９ｂに対応する。

【0148】

送信用上部電極Ｅ２１と受信用上部電極Ｅ２２は図示を省略した表面配線で互いに接続され、更に接地プラグＶ１０を介して接地端子に接続された接続具１０に接続される。接続具１０にはバンプ、半田や半田ボールが採用可能である。接地プラグＶ１０、励振プラグＶ１１及び受信プラグＶ１２は、送信空洞Ｈ１及び受信空洞Ｈ２の平面パターン上の位置がオーバーラップしない位置にレイアウトされる。第１実施形態に係る音響素子集積回路において、図１に例示したような平面レイアウトで、接地プラグＶ１０、励振プラグＶ１１及び受信プラグＶ１２の位置を設計することにより、第１チップ６０１、第２チップ６０２及び第３チップ６０３を積層しかつ、第２チップ６０２の回路と第３チップ６０３の回路の間を接続具による電気的なチップ間接続をする際に送信空洞Ｈ１及び受信空洞Ｈ２が押し潰されてしまうという課題が解決される。

【0149】

図１３では第２チップ６０２は、半導体基板６１２と、半導体基板６１２の主面に接続された高電圧ドライバ（振動膜ドライバ）３４を集積化した半導体層との複合構造として例示しているが、モデル的な模式図に過ぎず、図１３に示される構造に限定されるものではない。例えば、図１２で説明したように、受信用下部電極Ｅ１２と高電圧ドライバ３４の間に励振用行選択素子ＴＳＷ_ijを集積化しておけば、第ｉ行の励振行選択線ＳＷ_iを励振用行選択素子ＴＳＷ_ijのゲートに接続することにより、送信素子２３１_ijと高電圧ドライバ３４の間の電気的接続を励振行選択線ＳＷ_iによって制御できる。又、半導体基板６１２と半導体基板６１２の主面に設けられた半導体層との複合構造ではなく、一体の半導体基板で第２チップ６０２を構成してもよい。更に図２０及び図２１に例示したようなＳＯＩ基板と多層絶縁膜部で第２チップ６０２を構成してもよい。特に、図２１に例示したようにフリップチップで積層すれば、第２チップ６０２のＳＯＩ絶縁膜及びＳＯＩシリコン層を貫通するＴＳＶの数を減らし、ＴＳＶの配置のピッチを広げることが可能になる。

【0150】

既に述べたように、第２チップ６０２をＳｉＣ等の広禁制帯幅半導体基板で構成すれば、高電圧で動作する高電圧ドライバ３４や励振用行選択素子ＴＳＷ_ijの回路が集積化できる。又、図２０及び図２１に例示したように、ＳＯＩシリコン層にＳＯＩ絶縁膜に到達するＵ溝を掘り、このＵ溝に分離絶縁領域を格子状若しくは城壁状に埋め込み、島状のＳＯＩシリコン層を構成することにより、島状のＳＯＩシリコン層に高耐圧性に優れた高電圧ドライバ３４等を集積化できる。図１３の例示では、半導体基板６１２の主面から裏面まで貫通するＴＳＶとして励振回路プラグＶ２１及び受信回路プラグＶ２２を表現しているが、広禁制帯幅半導体基板等の一体の半導体基板で第２チップ６０２を構成する場合には、励振回路プラグＶ２１及び受信回路プラグＶ２２はＴＳＶではなくなる。なお、第２実施形態に係る音響素子集積回路では、励振回路プラグＶ２１及び受信回路プラグＶ２２を総称して、包括的に下層の「接続プラグ（Ｖ２１，Ｖ２２）」と呼ぶこととする。

【0151】

半導体基板６１２の主面上には、第１チップ６０１の接地プラグＶ１０に接続される上層のチップ間接続手段（接続機構）Ｂ１０と、励振プラグＶ１１に接続される上層のチップ間接続手段（接続機構）Ｂ１１と、受信プラグＶ１２に接続される上層のチップ間接続手段（接続機構）Ｂ１２が、それぞれ図示を省略した接続具用ランドの上に配置されている。上層のチップ間接続手段Ｂ１１，上層のチップ間接続手段Ｂ１２にも、バンプ、半田や半田ボール等の接続導体が採用可能である。更に、上層のチップ間接続手段は、バンプ等による接続具を用いた接続やハイブリッドボンディングに限定されず、第１チップ６０１と第２チップ６０２を、直接接合法等で直接貼り合わせてもよい。更に上層のチップ間接続手段には第１チップ６０１のセルの配列のピッチと第２チップ６０２のセルの配列のピッチとを変換するインターポーザ等の層が含まれていてもよい。即ち、第１チップ６０１のセルの配列のパターンが、第２チップ６０２のセルの配列のパターンに射影できる対応関係にあればよいので、第１チップ６０１のセルの配列のピッチを微細化して解像度を向上させてもよい。

【0152】

図１３の左側に示すように、第２チップ６０２のセルＸ_bi(j-1)，Ｘ_bij，Ｘ_bi(j+1)，…がマトリクス状に配置された素子アレイ部の左側の領域には、高圧電源３４ａが配置されている。そして、高圧電源３４ａが配置された周辺回路領域の、第２チップ６０２の上面には、図１３の左側に示すようなボンディングパッドＢＰ１が設けられている。第２チップ６０２の上面のボンディングパッドＢＰ１にワイヤＷ１がボンディング接続されている。ワイヤＷ１を介して電源が供給された高圧電源３４ａから、高圧の電圧が、素子アレイ部に配置されたそれぞれのセルＸ_bi(j-1)，Ｘ_bij，Ｘ_bi(j+1)，…の高電圧ドライバ３４に供給される。高電圧ドライバ３４は、図２２及び図２３（ａ）に例示したような、セルＸ_bi(j-1)，Ｘ_bij，Ｘ_bi(j+1)，…の送信素子の振動膜を振動させるフルスイングの高電圧信号を、第２チップ６０２から供給できる。

【0153】

ボンディングパッドの図示を省略しているが、左側に示した周辺回路領域の第２チップ６０２の上面には、ボンディングパッドＢＰ１に隣接して接地用ボンディングパッドも設けられている。この接地用ボンディングパッドに接地用ワイヤがボンディング接続される。接地用ワイヤを介した接地電位は、上層のチップ間接続手段Ｂ１０を介して、第１チップ６０１の接地プラグＶ１０に接続される。そして、接地プラグＶ１０から素子アレイ部に配置されたそれぞれのセルＸ_bi(j-1)，Ｘ_bij，Ｘ_bi(j+1)，…の第１チップ６０１の送信用上部電極Ｅ２１及び受信用上部電極Ｅ２２に接続され、送信用上部電極Ｅ２１及び受信用上部電極Ｅ２２が共通に接地される。第２チップ６０２の励振回路プラグＶ２１は図示を省略した接続プラグ等の内部配線を介して、高電圧ドライバ３４に電気的に接続されている。高電圧ドライバ３４と上層のチップ間接続手段Ｂ１１を搭載する接続具用ランドとは、図示を省略した接続プラグ等の内部配線を介して、電気的に接続されている。受信回路プラグＶ２２は、貫通プラグとして上層のチップ間接続手段Ｂ１２を搭載する接続具用ランドまで延長されていてもよい。

【0154】

図１３に示すように、セルＸ_bijに対応する第２チップ６０２の領域に、高電圧ドライバ３４を配置し、高圧電源３４ａと第３チップ６０３の回路の両方に接続されることにより、高電圧ドライバ３４は、第３チップ６０３から受信した３．３Ｖ以下の電圧レベルの低電圧駆動信号を高電圧信号にレベルシフトを行うことができる。セルＸ_bijに対応する第３チップ６０３の領域には、セルＸ_bijの遅延回路３３、アンプ３６及びＡＤ変換回路３７が設けられている。図示を省略しているが、更にセルＸ_bijの高電圧ドライバ３４と遅延回路３３の間に列選択素子ＴＢ_ijを接続するように集積化し、受信用下部電極Ｅ１２とアンプ３６の間に、受信用行選択素子ＴＲＷ_ijを接続するように集積化してもよい。

【0155】

図１３では図示を省略しているが、第３チップ６０３のチップ端部に近い周辺回路部には、図2に周辺回路として示した列ドライバ３０２及び行ドライバ３０３が、素子アレイ部３０１ａを囲むように配置されている。行ドライバ３０３から出力される第ｉ行目の励振行選択線ＳＷ_iが励振用行選択素子ＴＳＷ_ijの信号がゲートに入力され、列ドライバ３０２から出力される第ｊ列のビット線Ｂ_jの信号が、列選択素子ＴＢ_ijのゲートに入力されれば、マトリクスの交点に位置するセルＸ_bijの送信素子２３１_ijが選択的に励振できる。又、行ドライバ３０３から出力される第ｉ行目の受信行選択線ＲＷ_iの信号が、受信用行選択素子ＴＲＷ_ijのゲートに入力されれば、第ｉ行に配列されたそれぞれの送信素子２３１_ijからの信号が行単位で、垂直出力信号線Ｒ₁，Ｒ₂，Ｒ₃，………，Ｒ_(j-1)，Ｒ_j，Ｒ_（j+1)，………に読み出される。励振行選択線ＳＷ_i、受信行選択線ＲＷ_iやビット線Ｂ_jは、第３チップ６０３の表面配線や埋め込み配線として構成できる。図１３では図示を省略しているが、例えば、第３チップ６０３の上面に複数の層間絶縁膜で多層配線構造を構成して、互いに励振行選択線ＳＷ_i、受信行選択線ＲＷ_i やビット線Ｂ_jを設けることができる。

【0156】

図１３に示す構成によれば、高電圧駆動される高電圧ドライバ３４及び励振用行選択素子ＴＳＷ_ij等の高電圧部分の電子回路を、広禁制帯幅半導体基板である第２チップ６０２に集積化できる。そして、低電圧駆動される電子回路が、Ｓｉ基板を用いた第３チップ６０３に集積化する等により、電子回路の動作電圧によるチップの振り分けが可能になる。第３チップ６０３のセルＸ_bi(j-1)，Ｘ_bij，Ｘ_bi(j+1)，…がマトリクス状に配置された素子アレイ部の左側の周辺回路領域には、基準クロック発生回路３１と波形発生回路３２が共通回路領域として設けられている。

【0157】

図１３において素子アレイ部の右側に示した周辺回路領域には、シリアルパラレル変換回路３７ａが共通回路領域として設けられている。シリアルパラレル変換回路３７ａは、図2に周辺回路として示した出力バッファ回路３０4に対応し、例えば出力バッファ回路３０4の内蔵回路としてシリアルパラレル変換回路３７ａが備えられていてもよい。シリアルパラレル変換回路３７ａは、図2の垂直出力信号線Ｒ₁，Ｒ₂，Ｒ₃，………，Ｒ_(j-1)，Ｒ_j，Ｒ_（j+1)，………によって読み出だされたパラレル信号を、シリアル信号に変換する。

【0158】

図１３に示すセルＸ_bijに対応する第３チップ６０３の上面には、下層のチップ間接続手段（接続機構）Ｂ２１及びＢ２２が、それぞれ図示を省略した接続具用ランドの上に搭載されている。下層のチップ間接続手段Ｂ２１，Ｂ２２にも、バンプ、半田や半田ボール等の接続導体が採用可能である。上層のチップ間接続手段と同様に、下層のチップ間接続手段には、バンプ等による接続具を用いた接続やハイブリッドボンディングに限定されず、第２チップ６０２と第３チップ６０２を、直接接合法等で直接貼り合わせる手法も含まれうる。更に下層のチップ間接続手段には第２チップ６０２のセルの配列のピッチと第３チップ６０３のセルの配列のピッチとを変換するインターポーザ等の層が含まれていてもよい。即ち、第２チップ６０２のセルの配列のパターンが、第３チップ６０３のセルの配列のパターンに射影できる対応関係にあればよいので、第１チップ６０１及び第２チップ６０１のセルの配列のピッチを微細化して、解像度を向上させ、セル面積に余裕のある第３チップ６０３に接続させるようにしてもよい。

【0159】

下層のチップ間接続手段Ｂ２１を搭載した接続具用ランドは図示を省略した接続プラグ等の内部配線を介して遅延回路３３に接続されている。下層のチップ間接続手段Ｂ２２を搭載した接続具用ランドは図示を省略した接続プラグ等の内部配線を介してアンプ３６に接続されている。図１３に示すように、下層のチップ間接続手段Ｂ２１及びＢ２２は、それぞれ第２チップ６０２の下面に設けられた励振回路プラグＶ２１及び受信回路プラグＶ２２に接続される。

【0160】

この結果、第３チップ６０３の遅延回路３３は、接続具を介した圧接等によるチップ間接続により対応する第２チップ６０２のセルＸ_bijを構成する高電圧ドライバ３４に電気的に接続される。第３チップ６０３のアンプ３６は、接続具によるチップ間接続により、第２チップ６０２を貫通して、受信素子２３２_ijの受信用下部電極Ｅ１２に電気的に接続される。

【0161】

そして、シリアルパラレル変換回路３７ａが配置された右側の周辺回路領域に対応する第３チップ６０３の上面には、ボンディングパッドＢＰ１，ＢＰ２が設けられている。ボンディングパッドＢＰ２にワイヤＷ２がボンディング接続され、ボンディングパッドＢＰ３にワイヤＷ３がボンディング接続されている。物理的な具体的配線構造の図示を省略しているが、ボンディングパッドＢＰ２は、表面配線や内部埋込配線等を介して、基準クロック発生回路３１、遅延回路３３、ＡＤ変換回路３７に接続されている。よって、ワイヤＷ２を介して第３チップ６０３に入力された制御信号に基づき、基準クロック発生回路３１、遅延回路３３、ＡＤ変換回路３７の各電子回路の動作が制御される。図2の垂直出力信号線Ｒ₁，Ｒ₂，Ｒ₃，………，Ｒ_j，Ｒ_j，Ｒ_（j+1)，………によって読み出だされたパラレル信号は、シリアルパラレル変換回路３７ａによってシリアル信号に変換され、ワイヤＷ３を介して、図８に示したタイミング調整回路３８を介して、画像処理回路３９に出力されて画像処理される。

【0162】

図１３では、図１及び図２に示した素子アレイ３０１ａを構成するセルＸ_bi(j-1)，Ｘ_bij及びＸ_bi(j+1)，…の内、セルＸ_bijに着目し、セルＸ_bijの送信素子２３１_ijに対応する機能ブロックを第２チップ６０２及び第３チップ６０３に集積化し、積層構造とする例を示した。即ち、第２実施形態に係る音響素子集積回路によれば、２次元マトリクス内のセルＸ_bi(j-1)，Ｘ_bij及びＸ_bi(j+1)，…のそれぞれの送信素子２３１_i(j-1)，２３１_ij及び２３１_i(j+1)，…に対して、励振回路Ｔ_i(j-1)，Ｔ_ij及びＴ_i(j+1)，…及び受信回路Ｒ_i(j-1)，Ｒ_ij及びＲ_i(j+1)，…を、第２チップ６０２及び第３チップ６０３に集積化して設けることにより、各送信素子２３１_i(j-1)，２３１_ij及び２３１_i(j+1)，…毎に送受信を２次元フェーズド・アレイとして制御可能となる。このように、第２実施形態に係る音響素子集積回路は、２次元フェーズド・アレイの動作が可能であるので、高精度かつ高分解能な診断を行うことができる。なお、この場合、送信用上部電極Ｅ２１は、すべての送信素子で共通にすることができる。但し、２次元フェーズド・アレイの動作ではなく、送信用下部電極Ｅ１１及び送信用上部電極Ｅ２１の一方又は双方について、行単位又は列単位での駆動に変更することも可能である。

【0163】

（第１チップの製造方法：その１）
図１０に例示した第２実施形態に係る音響素子集積回路の第１チップ６０１の製造方法を、図１４Ａ～図１４Ｄを用いて説明する：
（ａ）まず、セルＸ_bi(j-1)，Ｘ_bij，Ｘ_bi(j+1)，………の位置が、基板の主面上に２次元状に定義され割り当てられた半導体基板１０１を用意する。同一主面上に２次元配列されたセルＸ_bi(j-1)，Ｘ_bij，Ｘ_bi(j+1)，………のそれぞれのパターンにおいて、パターンの周辺部には、接地プラグＶ１０、励振プラグＶ１１及び受信プラグＶ１２が、図９に例示したように配置されている。そして、化学的気相堆積（ＣＶＤ）法等を用いて、半導体基板１０１上に、例えば、シリコン酸化膜（ＳｉＯ₂膜）等の下地絶縁膜１０２を形成する。そして下地絶縁膜１０２の上に第１フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、第１フォトレジスト膜を、接地プラグＶ１０、励振プラグＶ１１及び受信プラグＶ１２の上面を開口するパターンとして露光・現像して形成する。第１フォトレジスト膜のパターンをエッチングマスクとして用い、ＲＩＥ等のドライエッチング技術を用いて下地絶縁膜１０２を選択エッチングし、接地プラグＶ１０、励振プラグＶ１１及び受信プラグＶ１２に到達するビアホールを開口する。

【0164】

その後、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属からなる第１金属膜を、下地絶縁膜１０２の上に、ＣＶＤ法、スパッタリング法や真空蒸着法等を用いて堆積する。そして第１金属膜をエッチバックして、ビアホールの内部に第１金属膜を埋め込み、接地プラグＶ１０に接続する中継プラグＶ１６、励振プラグＶ１１に接続する中継プラグＶ１８、及び受信プラグＶ１２に接続する中継プラグＶ１９を形成する。必要に応じて、化学的機械研磨（ＣＭＰ）法等の研磨方法を用いて、下地絶縁膜１０２の上面を平坦化する。続けて、スパッタリング法や真空蒸着法等を用いて第２金属膜を全面に堆積する。そして第２金属膜の上に第２フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、第２フォトレジスト膜を、送信用下部電極１０３ａ用のパターン、受信用下部電極１０３ｂのパターン及び中継パッド１０３ｃのパターンを露光・現像して形成する。

【0165】

第２フォトレジスト膜のパターンをエッチングマスクとして用い、反応性イオンエッチング（ＲＩＥ）等のドライエッチング技術を用いて第２金属膜を選択エッチングし、下地絶縁膜１０２上に、送信用下部電極１０３ａ及び受信用下部電極１０３ｂのパターンをそれぞれ形成する。送信用下部電極１０３ａの平面パターンは、下地絶縁膜１０２に設けられた中継プラグＶ１８の上端に接続される。同様に、受信用下部電極１０３ｂの平面パターンも、下地絶縁膜１０２に設けられた中継プラグＶ１９の上端に接続される。更に、下地絶縁膜１０２に埋め込まれたビアプラグＶ１０の上端に接続されるように中継パッド１０３ｃのパターンも第２金属膜によって形成する。その後、ＣＶＤ法等の堆積方法を用いて、送信用下部電極１０３ａの上、受信用下部電極１０３ｂの上及び中継パッド１０３ｃの上を完全に覆うように、下地絶縁膜１０２上に、テトラエトキシシラン（ＴＥＯＳ）膜等の層間絶縁膜１０４を堆積する。必要に応じて、ＣＭＰ法等の研磨方法を用いて、層間絶縁膜１０４の上面を平坦化する。

【0166】

続けて、スパッタリング法や真空蒸着法等を用いてＷ等の第３金属膜を全面に堆積する。そして第３金属膜の上に第３フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、第３フォトレジスト膜を、嵩上用犠牲層１０５用のパターンとして露光・現像して形成する。第３フォトレジスト膜のパターンをエッチングマスクとして用い、ＲＩＥ等のドライエッチング技術を用いて第３金属膜を選択エッチングし、層間絶縁膜１０４上に、嵩上用犠牲層１０５のパターンを、図１４Ａに示すように形成する。嵩上用犠牲層１０５のパターンは、送信用下部電極１０３ａの上部のみに、選択的に形成される。

【0167】

（ｂ）次に、スパッタリング法や真空蒸着法等を用いてＷ等の第４金属膜を全面に堆積する。第４金属膜は第３金属膜と同一の金属とすることが好ましい。そして第４金属膜の上に第４フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、第４フォトレジスト膜を、上層犠牲層１０６ａ用のパターン及び第２犠牲層１０６ｂ用のパターンとして露光・現像して形成する。この第４フォトレジスト膜のパターンをエッチングマスクとして用い、ＲＩＥ等のドライエッチング技術を用いて第４金属膜を選択エッチングする。この結果、図１４Ｂに示すように嵩上用犠牲層１０５のパターンの上方に上層犠牲層１０６ａが形成され、層間絶縁膜１０４上に、第２犠牲層１０６ｂのパターンが形成される。

【0168】

図１４Ｂに示すように上層犠牲層１０６ａのパターンが、嵩上用犠牲層１０５の上部のみに選択的に形成されるように、フォトリソグラフィー技術を用いてマスク合わせされる。上層犠牲層１０６ａのパターンが嵩上用犠牲層１０５のパターンの上に堆積されて２層の複合膜を構成することにより、送信用下部電極１０３ａの上方に第１犠牲層（１０５，１０６ａ）のパターンが、第２犠牲層１０６ｂのパターンよりも厚く形成される。一方、第２犠牲層１０６ｂのパターンは、フォトリソグラフィー技術を用いてマスク合わせされ、受信用下部電極１０３ｂの上部のみに選択的に形成される。

【0169】

（ｃ）次に、ＣＶＤ法等の堆積方法を用いて、第１犠牲層（１０５，１０６ａ）及び第２犠牲層１０６ｂの上を完全に覆うように、層間絶縁膜１０４上に、シリコン窒化膜(Ｓｉ₃Ｎ₄膜)等の第１振動膜１０７を堆積する。そして第１振動膜１０７の上に第５フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、第５フォトレジスト膜を、第１犠牲層（１０５，１０６ａ）上のパターンのみが残るように、露光・現像して形成する。第５フォトレジスト膜のパターンをエッチングマスクとして用い、ＲＩＥ等のドライエッチング技術を用いて第１振動膜１０７を選択エッチングし、第１犠牲層（１０５，１０６ａ）の上に、第１振動膜１０７のパターンを、図１４Ｃに示すように形成する。

【0170】

（ｄ）次に、ＣＶＤ法等の堆積方法を用いて、第１振動膜１０７及び第２犠牲層１０６ｂの上を完全に覆うように、層間絶縁膜１０４上に、シリコン酸化膜等の第２振動膜１０８を堆積する。そして、第２振動膜１０８の上に第６フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、第６フォトレジスト膜を、接地プラグＶ１０上の中継プラグＶ１６の上面を開口するエッチングマスクのパターンとして露光・現像して形成する。第６フォトレジスト膜のパターンをエッチングマスクとして用い、ＲＩＥ等のドライエッチング技術を用いて第２振動膜１０８、層間絶縁膜１０４及び下地絶縁膜１０２を貫通するように選択エッチングし、中継パッド１０３ｃに到達するビアホールＯＰｃを図１４Ｄに示すように開口する。その後、高融点金属からなる第５金属膜を、第２振動膜１０８の上に、ＣＶＤ法、スパッタリング法や真空蒸着法等を用いて堆積する。そして第５金属膜をエッチバックして、ビアホールＯＰｃの内部に第５金属膜を埋め込み、中継パッド１０３ｃに接続する層間配線プラグＶ１７を形成する。

【0171】

（ｅ）その後、スパッタリング法や真空蒸着法等を用いて第６金属膜を第２振動膜１０８の上に全面に堆積する。そして第６金属膜の上に第７フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、第７フォトレジスト膜によって、送信用上部電極１０９ａ用のパターンや受信用上部電極１０９ｂ等のパターンを規定するように露光・現像して形成する。第７フォトレジスト膜のパターンをエッチングマスクとして用い、ＲＩＥ等のドライエッチング技術を用いて第６金属膜を選択エッチングし、第２振動膜１０８上に、送信用上部電極１０９ａ及び受信用上部電極１０９ｂ等のパターンを図１４Ｅに示したように、それぞれ形成する。図１４Ｅに示したように、第１犠牲層（１０５，１０６ａ）の上方に送信素子の送信用上部電極１０９ａが形成され、第２犠牲層１０６ｂの上方には受信素子の受信用上部電極１０９ｂが形成される。なお、図９及び図１４Ｅに示すように、送信用上部電極１０９ａと受信用上部電極１０９ｂは表面配線１０９ｃで互いに接続されるようにパターニングされる。更に、図１４Ｅに示すように、接地プラグＶ１０の上端に接続する層間配線プラグＶ１７に、送信用上部電極１０９ａが接続される。この結果、送信用上部電極１０９ａと受信用上部電極１０９ｂが層間配線プラグＶ１７に電気的に接続され、接地可能になる。

【0172】

（ｆ）次に、スピン塗布、スパッタリング法、真空蒸着法、ＣＶＤ法等の堆積方法を用いて、第２振動膜１０８上に、第１プロテクション膜を堆積し、送信用上部電極１０９ａ、受信用上部電極１０９ｂ及び表面配線１０９ｃの上を第１プロテクション膜で完全に覆う。そして第１プロテクション膜の上に第８フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、第８フォトレジスト膜によって、第１開口形成用及び第２開口形成用のエッチングマスクを形成する。第１開口形成用パターンは、第１犠牲層（１０５，１０６ａ）に到達する位置となるようにマスク合わせし、第２開口形成用パターンは、第２犠牲層１０６ｂに到達する位置となるようにマスク合わせする。第８フォトレジスト膜のエッチングマスクとして用い、第２振動膜１０８及び第１振動膜１０７をドライエッチングで選択エッチングし、第１犠牲層（１０５，１０６ａ）に到達する第１開口、及び第２犠牲層１０６ｂに到達する第２開口を開口する。第１開口及び第２開口は図１４Ｅに示した断面とは異なる位置に開口される。

【0173】

（ｇ）そして、第１開口及び第２開口を介して、例えば、加熱した過酸化水素水を、第１犠牲層（１０５，１０６ａ）及び第２犠牲層１０６ｂに対して導入する。加熱した過酸化水素水が導入されると、第１犠牲層（１０５，１０６ａ）及び第２犠牲層１０６ｂは、ウェットエッチングで選択的に溶解する。第１犠牲層（１０５，１０６ａ）及び第２犠牲層１０６ｂが溶解すると、図１０に示すように、送信用下部電極１０３ａの上方の位置には送信空洞Ｈａが形成され、受信用下部電極１０３ｂの上方の位置には受信空洞Ｈｂが形成される。この後、スピン塗布やＣＶＤ法等の堆積方法を用いて、第２プロテクション膜を第１プロテクション膜上に厚く形成して、第１開口及び第２開口を閉じる。第１開口及び第２開口を塞ぐこの工程の際に、主成分をヘリウム（Ｈｅ）ガスとして、１ｋＰａ程度の減圧雰囲中で処理することで、送信空洞Ｈａ及び受信空洞Ｈｂの内部は、Ｈｅガスが主成分となる、ほぼ真空と見なせる減圧状態となる。図１４Ａ～図１４Ｅに示した工程により、図１０に示したように、送信素子と受信素子が第１チップに形成できる。上述したように、第１プロテクション膜と第２プロテクション膜の複合膜であるプロテクション膜の図示は、図１０では省略されている。

【0174】

（第１チップの製造方法：その２）
図１１に例示した第２実施形態に係る音響素子集積回路の第１チップの製造方法を、図１５Ａ～図１５Ｄを用いて説明する：
（ａ）まず、図９及び後述する図１３の半導体基板６１１に示した構造と同様に、それぞれのセルＸ_bi(j-1)，Ｘ_bij，Ｘ_bi(j+1)，………が、それぞれの周辺部に接地プラグＶ１０、励振プラグＶ１１及び受信プラグＶ１２を有する複数のセルが、マトリクス状に配置された半導体基板１０１を用意する。そして、ＣＶＤ法等の堆積方法を用いて、半導体基板１０１上に下地となる下地絶縁膜１０２を形成する。そしてフォトリソグラフィー技術及びドライエッチング技術を用いて下地絶縁膜１０２を選択エッチングし、接地プラグ、励振プラグ及び受信プラグに到達するビアホールを開口する。その後、Ｗ、Ｍｏ、Ｔｉ等の高融点金属を、下地絶縁膜１０２の上に、ＣＶＤ法、スパッタリング法や真空蒸着法等を用いて堆積する。そして高融点金属をエッチバックして、ビアホールの内部に高融点金属を埋め込み、接地プラグ、励振プラグ及び受信プラグに接続する中継プラグをそれぞれ形成する。

【0175】

必要に応じて、ＣＭＰ法等の研磨方法を用いて、下地絶縁膜１０２の上面を平坦化する。続けて、スパッタリング法や真空蒸着法等の堆積技術、フォトリソグラフィー技術及びＲＩＥ等のドライエッチング技術を用いて、下地絶縁膜１０２上に、送信用下部電極１０３ａ、受信用下部電極１０３ｂ及び中継パッドのパターンをそれぞれ選択的に形成する。図１１に例示した構造では、接地プラグ、励振プラグ及び受信プラグ等の接続プラグが図１５Ａの紙面の手前にあることを前提としている。そこで、送信用下部電極１０３ａの平面パターンは、下地絶縁膜１０２に設けられた接続プラグの上端に接続されるように、図１５Ａの紙面の手前まで延長するパターンとして形成される。同様に、受信用下部電極１０３ｂの平面パターンも、下地絶縁膜１０２に設けられた接続プラグの上端に接続されるように、図１５Ａの紙面の手前まで延長するパターンとして形成される。更に中継パッドが接地プラグに接続した中継プラグの上に形成される。

【0176】

この後、ＣＶＤ法等の堆積方法を用いて、下地絶縁膜１０２上に、下部電極１０３ａ，１０３ｂ及び中継パッドを完全に覆う、例えば、Ｓｉ₃Ｎ₄膜等の第１層間絶縁膜１０４ａを形成する。続けて、ＣＶＤ法等の堆積方法を用いて、第１層間絶縁膜１０４ａ上に、第１層間絶縁膜１０４ａとは異なる、例えば、ＴＥＯＳ膜等の第２層間絶縁膜１０４ｂを形成する。この後、フォトリソグラフィー技術及びＲＩＥ等のドライエッチング技術を用いて、図１５Ａに示すように、受信用下部電極１０３ｂの上に存在する第２層間絶縁膜１０４ｂのみを選択的にエッチングし、受信用下部電極１０３ｂの上の第１層間絶縁膜１０４ａを露出させる。

【0177】

（ｂ）次に、スパッタリング法や真空蒸着法等の堆積技術、フォトリソグラフィー技術及びＲＩＥ等のドライエッチング技術を用いて、送信用下部電極１０３ａの上方のみに、送信素子の振動空洞のための嵩上用犠牲層１０５を形成する。嵩上用犠牲層１０５はＷ層等の金属で構成すればよい。続けて、スパッタリング法や真空蒸着法等の堆積技術、フォトリソグラフィー技術及びドライエッチング技術を用いて、図１５Ｂに示すように、送信用下部電極１０３ａの上方に、送信素子の振動空洞のための上層犠牲層１０６ａを形成すると共に、受信用下部電極１０３ｂの上方に、受信素子の振動空洞のための第２犠牲層１０６ｂを形成する。上層犠牲層１０６ａ及び第２犠牲層１０６ｂは、嵩上用犠牲層１０５と同一の金属とすればよい。マスク合わせにより、上層犠牲層１０６ａのパターンが嵩上用犠牲層１０５のパターンの上に堆積して複合膜を構成することにより、送信用下部電極１０３ａの上方に第１犠牲層（１０５，１０６ａ）のパターンが、第２犠牲層１０６ｂのパターンより厚く形成される。

【0178】

（ｃ）次に、図１５Ｃに示すように、ＣＶＤ法等の堆積方法を用いて、第２層間絶縁膜１０４ｂ上に、第１犠牲層（１０５，１０６ａ）及び第２犠牲層１０６ｂの双方を覆う、例えば、シリコン酸化膜等の第１振動膜１０７を堆積する。更に、ＣＶＤ法等の堆積方法を用いて、第１振動膜１０７上に、シリコン酸化膜等の第２振動膜１０８を全面に堆積する。そして、フォトリソグラフィー技術及びフォトリソグラフィー技術及びドライエッチングによって、第２犠牲層１０６ｂの上方の第２振動膜１０８を選択的にバックエッチする。この結果、第１犠牲層（１０５，１０６ａ）の方において、第１振動膜１０７と第２振動膜１０８が積層された複合膜が構成される。

【0179】

（ｄ）そして、フォトリソグラフィー技術及びドライエッチング技術を用いて第２振動膜１０８、第１振動膜１０７、第２層間絶縁膜１０４ｂ、第１層間絶縁膜１０４ａ及び下地絶縁膜１０２を貫通するように選択エッチングし、中継パッドに到達するビアホールを開口する。その後、高融点金属を、第２振動膜１０８の上に、ＣＶＤ法、スパッタリング法や真空蒸着法等を用いて堆積する。そして高融点金属をエッチバックして、ビアホールの内部に高融点金属を埋め込み、中継パッドに接続する層間配線プラグを形成する。その後、スパッタリング法や真空蒸着法等の堆積技術、フォトリソグラフィー技術及びドライエッチング技術を用いて、図１５Ｄに示すように、第１犠牲層（１０５，１０６ａ）の上方に送信素子の送信用上方電極１０９ａを形成すると共に、第２犠牲層１０６ｂの上方に受信素子の受信用上方電極１０９ｂを形成する。この際、送信用上部電極１０９ａと受信用上部電極１０９ｂは紙面の手前側で互いに接続されるようにパターニングされる。更に、図１５Ｄの断面図の紙面の手前において、接地プラグに接続した中継プラグに中継パッドを介して接続する層間配線プラグが、送信用上部電極１０９ａと受信用上部電極１０９ｂを接続する表面配線に接続される。

【0180】

（ｅ）次に、送信用上部電極１０９ａ、受信用上部電極１０９ｂ及び送信用上部電極１０９ａと受信用上部電極１０９ｂを接続する表面配線の上に第１プロテクション膜を形成する。フォトリソグラフィー技術及びドライエッチング技術を用いて、第１振動膜１０７及び第２振動膜１０８を貫通し、第１犠牲層（１０５，１０６ａ）に達する第１開口を開口する。同時に、第２犠牲層１０６ｂの上の第１振動膜１０７を貫通して第２犠牲層１０６ｂに達する第２開口を開口する。第１開口及び第２開口は図１５Ｄに示した断面とは異なる位置に開口される。続けて、第１開口及び第２開口を介して、例えば、加熱した過酸化水素水を導入する。第１開口及び第２開口からウェットエッチング液が導入されると、第１犠牲層（１０５，１０６ａ）及び第２犠牲層１０６ｂが溶解する。第１犠牲層（１０５，１０６ａ）及び第２犠牲層１０６ｂが溶解すると、既に図１１に示したように、送信用下部電極１０３ａ上には送信空洞Ｈａが形成され、受信用下部電極１０３ｂ上には受信空洞Ｈｂが形成される。この後、第２プロテクション膜を第１プロテクション膜の上に厚く堆積し、第１開口及び第２開口を塞ぐ。第１開口及び第２開口を塞ぐ際、１ｋＰＡ程度の圧力のＨｅガス雰囲気中で処理すれば、送信空洞Ｈａ及び受信空洞Ｈｂの内部はほぼ真空となる。ただし、図１０の場合と同様に、第１プロテクション膜と第２プロテクション膜の複合膜であるプロテクション膜の図示は、図１１では省略されている。

【0181】

（第３実施形態）
図１６に示すように、本発明の第３実施形態に係る音響素子集積回路は、２０Ｖ以上の高電圧回路を集積化した第１チップ６０５と、２０Ｖ未満の小信号レベルの回路を集積化した第２チップ６０６の２層積層構造で構成された３Ｄ集積回路である。「２０Ｖ以上の高電圧回路を集積化した第１チップ６０５」の表現は、第２チップ６０６との差別化をするための修辞学上の便宜に過ぎないことは、第１及び第２実施形態に係る音響素子集積回路と同様である。技術的な意味としては、第１チップ６０５は、４０Ｖ以上、例えば１００Ｖ～２００Ｖ程度、又はそれ以上の電圧レベルの高電圧回路を集積化できる。なお、第１及び第２実施形態に係る音響素子集積回路と同様に、第２チップ６０６の小信号・低電圧回路には、３．３Ｖ以下の動作電圧の電子回路が含まれ得る。２層積層構造と３層積層構造の違いはあるものの、第１及び第2実施形態に係る音響素子集積回路と同様に、第１チップ６０５及び第２チップ６０６は、半導体基板を主体とする半導体チップで構成できる。第１チップ６０５及び第２チップ６０６を構成する半導体チップはＳＯＩ構造等の、半導体基板と絶縁層との複合構造であってもよい。特に、高電圧回路を集積化する第１チップ６０５には、ＳｉＣやダイヤモンド等の高耐圧性に優れた広禁制帯幅半導体からなる半導体チップが好適である。

【0182】

第１チップ６０５が、容量型の送信素子２３１_i(j-1)と容量型の受信素子２３２_i(j-1)のペア、容量型の送信素子２３１_ijと容量型の受信素子２３２_ijのペア、容量型の送信素子２３１_i(j+1)と容量型の受信素子２３２_i(j+1)のペアを有する点では第２実施形態に係る音響素子集積回路と同様である。第２実施形態に係る音響素子集積回路と同様に、送信素子２３１_i(j-1)と受信素子２３２_i(j-1)のペアからなるモジュール、送信素子２３１_ijと受信素子２３２_ijのペアからなるモジュール、送信素子２３１_i(j+1)と受信素子２３２_i(j+1)のペアからなるモジュールを、第３実施形態に係る音響素子集積回路では、それぞれ、「音響素子（２３１_i(j-1)，２３２_i(j-1)；２３１_ij，２３２_ij；２３１_i(j+1)，２３２_i(j+1)）」と称することとする。

【0183】

なお、図１６ではセルＸ_ci(j-1)の内部に音響素子（２３１_i(j-1)，２３２_i(j-1)）が1個、セルＸ_cijの内部に音響素子（２３１_ij，２３２_ij）が1個、セルＸ_ci(j+1)の内部に音響素子（２３１_i(j+1)，２３２_i(j+1)）が1個しかない場合を示したが例示に過ぎない。音響素子（２３１_i(j-1)，２３２_i(j-1)；２３１_ij，２３２_ij；２３１_i(j+1)，２３２_i(j+1)が1個しかない場合に限定されず、セル列Ｘ_ci(j-1)，Ｘ_cij，Ｘ_ci(j+1)，…の内部に音響素子が、それぞれ２個以上のモジュールが存在する態様で構わない。即ち、第３実施形態に係る音響素子集積回路においては、同一面上に定義される２次元マトリクスを構成するセルのアレイにおいて、それぞれのセルに単位数ｎ（ｎは1以上の正の整数）の音響素子が分配され、この単位数ｎの音響素子をセル内回路で駆動することが可能であるが、簡単化のために、音音響素子（２３１_i(j-1)，２３２_i(j-1)；２３１_ij，２３２_ij；２３１_i(j+1)，２３２_i(j+1)が1個の場合について、例示的に説明する。ｎ個の音響素子の１セットで１セルを構成し、この１セルに対応して、内蔵される回路セット１式をセル内回路として、ｎ個の音響素子を駆動できる。

【0184】

第１実施形態に係る音響素子集積回路の音響素子は振動空洞を１個備えていたが、第３実施形態に係る音響素子集積回路の音響素子（２３１_i(i-1)，２３２_i(i-1)）は、送信に用いる送信空洞Ｈａと受信に用いる受信空洞Ｈｂの２つの振動空洞を備え、送受信機能を有する素子と見なすことができる。同様に、音響素子（２３１_ij，２３２_ij）は、送信に用いる送信空洞Ｈａと受信に用いる受信空洞Ｈｂの２つの振動空洞を備え、送受信機能を有する素子と見なすことがで、音響素子（２３１_i(i+1)，２３２_i(i+1)）は、送信に用いる送信空洞Ｈａと受信に用いる受信空洞Ｈｂの２つの振動空洞を備え、送受信機能を有する素子と見なすことができる。第１チップ６０５に集積化された送信素子２３１_i(j-1)と受信素子２３２_i(j-1)のペア、送信素子２３１_ijと受信素子２３２_ijのペア、送信素子２３１_i(j+1)と受信素子２３２_i(j+1)のペアは、それぞれマトリクスの第ｉ行に配列されたセル列Ｘ_ci(j-1)，Ｘ_cij，Ｘ_ci(j+1)，…の一部を構成している。そして、第３実施形態に係る音響素子集積回路の第１チップ６０５においては、セルＸ_ci(j-1)，Ｘ_cij及びＸ_ci(j+1)のそれぞれに高電圧ドライバ（振動膜ドライバ）３４が設けられている点が、第２実施形態に係る音響素子集積回路とは異なる。

【0185】

セルＸ_ci(j-1)の高電圧ドライバ３４は、第１チップ６０５の内部において、送信素子２３１_i(j-1)に接続され、セルＸ_ci(j-1)の励振回路Ｔ_i(j-1)の一部を構成している。高電圧ドライバ３４は、送信素子２３１_i(j-1)の振動膜を振動させるため２０Ｖ以上、具体的には５０Ｖ以上若しくは１００Ｖ以上、更には２００Ｖ程度の大信号レベルの回路である。セルＸ_cijの高電圧ドライバ３４は、第１チップ６０５の内部において、送信素子２３１_ijに接続され、セルＸ_cijの励振回路Ｔ_ijの一部を構成している。高電圧ドライバ３４は、送信素子２３１_ijの振動膜を振動させるため２０Ｖ以上、具体的には５０Ｖ以上若しくは１００Ｖ以上、更には２００Ｖ程度の大信号レベルの回路である。セルＸ_ci(j+1)の高電圧ドライバ３４は、第１チップ６０５の内部において、送信素子２３１_i(j+1)に接続され、セルＸ_ci(j+1)の励振回路Ｔ_i(j+1)の一部を構成している。高電圧ドライバ３４は、送信素子２３１_i(j+1)の振動膜を振動させるため２０Ｖ以上、具体的には５０Ｖ以上若しくは１００Ｖ以上、更には２００Ｖ程度の大信号レベルの回路である。

【0186】

このように高電圧ドライバ３４等の高電圧動作素子を配置するには、例えば、図２０に例示したようなＳＯＩ基板と、ＳＯＩ基板上の多層絶縁膜部で第１チップ６０５を構成してもよい。そして、図２０と同様に、ＳＯＩシリコン層にＳＯＩ絶縁膜に到達するＵ溝を掘り、このＵ溝に分離絶縁領域を格子状若しくは城壁状に埋め込み、高電圧動作素子を配置するＳＯＩシリコン層を島状に構成することができる。第１チップ６０５に設けた島状のＳＯＩシリコン層に、高耐圧性に優れた高電圧ドライバ３４等を集積化できる。或いは、第１チップ６０５は、ＳｉＣ、ダイヤモンドやＧａＮ等の、高耐圧性に優れた広禁制帯幅半導体からなる材料の半導体基板を用いてもよい。セルＸ_ci(j-1)の高電圧ドライバ３４は、第２チップ６０６からの３．３Ｖ以下の電圧レベルの低電圧駆動信号を高電圧信号に変換して送信素子２３１_i(j-1)の下部電極に印加する。

【0187】

第１チップ６０５にＳｉＣやダイヤモンドを用いることにより、送信素子２３１_i(j-1)，２３１_ij，２３１_i(j+1)及び受信素子２３２_i(j-1)，２３２_ij，２３２_i(j+1)の振動膜を固いＳｉＣやダイヤモンドに変えることが容易となる。送信素子２３１_i(j-1)，２３１_ij，２３１_i(j+1)及び受信素子２３２_i(j-1)，２３２_ij，２３２_i(j+1)の振動膜を固いＳｉＣやダイヤモンドに変えることにより、送信素子２３１_i(j-1)，２３１_ij，２３１_i(j+1)から強い振動を出し易くし、受信素子２３２_i(j-1)，２３２_ij，２３２_i(j+1)の感度を上げることができる。なお、ＳｉＣやダイヤモンド以外の材料であっても、ヤング率や曲げ強度が高い材料であれば、第１チップ６０５の製造工程に含ませることが可能である。特に、送信素子２３１_i(j-1)，２３１_ij，２３１_i(j+1)の上部電極と下部電極には高電圧がかかるため、破壊電圧が高いＳｉＣやダイヤモンドを用いた場合には、膜厚を薄くできて強い振動を出し易くなる。

【0188】

セル列Ｘ_ci(j-1)，Ｘ_cij，Ｘ_ci(j+1)のそれぞれの高電圧ドライバ３４は、例えば、電力用ＭＯＳトランジスタ、ＩＧＢＴやＳＩサイリスタ等で構成できる。高電圧ドライバ３４の前段（入力側）には、レベルシフト回路やレベルシフト回路に接続され、レベルシフト回路で高電位にレベルシフトされた信号で動作するハイサイド回路が設けられていてもよい。図１６の左側に示した第ｉ行のセルＸ_ci(j-1)において、高電圧ドライバ３４は、第２チップ６０６からの３．３Ｖ以下の電圧レベルの低電圧駆動信号を高電圧信号に変換して送信素子２３１_i(j-1)の下部電極に印加する。図１６では、セルＸ_ci(j-1)の第２チップ６０６は、励振回路Ｔ_i(j-1)の遅延回路３３と、受信回路Ｒ_i(j-1)のアンプ３６及びＡＤ変換回路３７を有するとして、簡略化した構造が模式的に示されている。セルＸ_ci(j-1)の高電圧ドライバ３４は、送信素子２３１_i(j-1)の振動膜を振動させるために５０Ｖ以上、例えば２００Ｖ程度の大信号レベルの回路であるために、第１チップ６０５に集積化されたのに対し、セルＸ_ci(j-1)の遅延回路３３は、２０Ｖ未満、例えば３．３Ｖ以下の低電圧で動作する回路であるので、第２チップ６０６に集積化される。

【0189】

セルＸ_ci(j-1)の遅延回路３３はセルＸ_ci(j-1)の高電圧ドライバ３４の出力信号の位相や動作のタイミングを決める回路である。図示を省略しているが、セル列Ｘ_ci(j-1)において、送信素子２３１_i(j-1)と高電圧ドライバ３４の間に励振用行選択素子ＴＳＷ_i(j-1)を集積化しておけば、第ｉ行の励振行選択線ＳＷ_iを励振用行選択素子ＴＳＷ_i(j-1)のゲートに接続することにより、送信素子２３１_i(j-1)と高電圧ドライバ３４の間の電気的接続を励振行選択線ＳＷ_iによって制御できる。セルＸ_ci(j-1)の第２チップ６０６は、励振回路Ｔ_i(j-1)の遅延回路３３と、受信回路Ｒ_i(j-1)のアンプ３６及びＡＤ変換回路３７とを有する。

【0190】

高電圧ドライバ３４と遅延回路３３の間に列選択素子ＴＢ_i(j-1)を接続するように集積化してもよい。列選択素子ＴＢ_i(j-1)のゲートに第（ｊ－１）列のビット線Ｂ_(j-1)の信号を入力することにより、高電圧ドライバ３４と遅延回路３３の間の導通が制御でき、送信素子２３１_i(j-1)の動作を、第ｉ行と第（ｊ－１）列のマトリクスの交点として制御できる。同様に、受信素子２３２_i(j-1)とアンプ３６の間に、受信用行選択素子ＴＲＷ_i(j-1)を接続しておけば、受信用行選択素子ＴＲＷ_i(j-1)を第ｉ行の受信行選択線ＲＷ_iを受信用行選択素子ＴＲＷ_i(j-1)のゲートに接続することにより、受信素子２３２_i(j-1)とアンプ３６の間の電気的接続を受信行選択線ＲＷ_iによって制御できる。第２チップ６０６に集積化された遅延回路３３を構成しているロウサイド回路の小信号出力が、第１チップ６０５に集積化された高電圧ドライバ３４の前段を構成するレベルシフト回路によってハイサイド回路に伝達される。

【0191】

図１６の中央に示した第ｉ行のセルＸ_cijにおいて、高電圧ドライバ３４は、第２チップ６０６からの３．３Ｖ以下の電圧レベルの低電圧駆動信号を高電圧信号に変換して送信素子２３１_ijの下部電極に印加する。図１６では、セルＸ_cijの第２チップ６０６は、励振回路Ｔ_ijの遅延回路３３と、受信回路Ｒ_ijのアンプ３６及びＡＤ変換回路３７を有するとして、簡略化した構造が模式的に示されている。セルＸ_cijの高電圧ドライバ３４は、送信素子２３１_ijの振動膜を振動させるために５０Ｖ以上、例えば２００Ｖ程度の大信号レベルの回路であるために、第１チップ６０５に集積化されたのに対し、セルＸ_cijの遅延回路３３は、２０Ｖ未満、例えば３．３Ｖ以下の低電圧で動作する回路であるので、第２チップ６０６に集積化される。セルＸ_cij の遅延回路３３はセルＸ_cijの高電圧ドライバ３４の出力信号の位相や動作のタイミングを決める回路である。しかし、送信素子２３１_ijと高電圧ドライバ３４の間に励振用行選択素子ＴＳＷ_ijを集積化しておけば、第ｉ行の励振行選択線ＳＷ_iを励振用行選択素子ＴＳＷ_ijのゲートに接続することにより、送信素子２３１_ijと高電圧ドライバ３４の間の電気的接続を励振行選択線ＳＷ_iによって制御できる。

【0192】

図１６では図示を省略しているが、セルＸ_cijの高電圧ドライバ３４と遅延回路３３の間に列選択素子ＴＢ_ijを接続するように集積化してもよい。セルＸ_cijの列選択素子ＴＢ_ijのゲートに第ｊ列のビット線Ｂ_jの信号を入力することにより、セルＸ_cijの高電圧ドライバ３４と遅延回路３３の間の導通が制御でき、送信素子２３１_ijの動作を、第ｉ行と第ｊ列のマトリクスの交点として制御できる。同様に、受信素子２３２_ijとアンプ３６の間に、受信用行選択素子ＴＲＷ_ijを接続しておけば、受信用行選択素子ＴＲＷ_ijを第ｉ行の受信行選択線ＲＷ_iを受信用行選択素子ＴＲＷ_ijのゲートに接続することにより、受信素子２３２_ijとセルＸ_cijのアンプ３６の間の電気的接続を受信行選択線ＲＷ_iによって制御できる。第２チップ６０６に集積化されたセルＸ_cijの遅延回路３３を構成しているロウサイド回路の小信号出力が、第１チップ６０５に集積化された高電圧ドライバ３４の前段を構成するレベルシフト回路によってハイサイド回路に伝達される。

【0193】

図１６の右側に示した第ｉ行のセルＸ_ci(j+1)の第１チップ６０５には、更にセルＸ_ci(j+1)の励振回路Ｔ_i(j+1)を構成する高電圧ドライバ３４が設けられている。セルＸ_ci(j+1)の高電圧ドライバ３４は、第２チップ６０６からの３．３Ｖ以下の電圧レベルの低電圧駆動信号を高電圧信号に変換して送信素子２３１_i(j+1)の下部電極に印加する。図１６では、セルＸ_ci（j+1)の第２チップ６０６は、励振回路Ｔ_i（j+1)の遅延回路３３と、受信回路Ｒ_i（j+1)のアンプ３６及びＡＤ変換回路３７とを有するように簡略化して示している。セルＸ_ci(j+1)の高電圧ドライバ３４は、送信素子２３１_i(j＋1)の振動膜を振動させるために５０Ｖ以上、例えば２００Ｖ程度の大信号レベルの回路であるために、第１チップ６０５に集積化されたのに対し、セルＸ_ci(j＋1)の遅延回路３３は、２０Ｖ未満、例えば３．３Ｖ以下の低電圧で動作する回路であるので、第２チップ６０６に集積化される。セルＸ_ci(j＋1)の遅延回路３３はセルＸ_ci(j＋1)の高電圧ドライバ３４の出力信号の位相や動作のタイミングを決める回路である。しかし、送信素子２３１_i（j+1)とセルＸ_ci(j+1)の高電圧ドライバ３４の間に励振用行選択素子ＴＳＷ_i（j+1)を集積化しておけば、第ｉ行の励振行選択線ＳＷ_iを励振用行選択素子ＴＳＷ_i（j+1)のゲートに接続することにより、送信素子２３１_i（j+1)と高電圧ドライバ３４の間の電気的接続を励振行選択線ＳＷ_iによって制御できる。

【0194】

既に説明したとおり、従来の容量型の音響素子の動作においては、図２４（ｂ）に示すように振動膜は制限された範囲内でしか振動せず、フルスイングする動作がされていなかった。第３実施形態に係る音響素子集積回路においては、第１チップ６０５に集積化される回路と第２チップ６０６に集積化される回路を、それぞれの動作電圧の電圧レベルで振り分けることにより、第１及び第２実施形態に係る音響素子集積回と同様に、小信号レベルの回路に影響を与えないで大信号レベルの回路が安定に動作できる。よって、第３実施形態に係る音響素子集積回路によれば、図２２（ａ）に示すように、高電圧ドライバ３４は、例えば０Ｖ～２００Ｖ等の高電圧がフルスイングで振れる大振幅の出力を安定にすることが可能になる。この結果、図２２（ｂ）に示すように、２次元配置された送信素子２３１_i(j-1)，２３１_ij，２３１_i(j+1)，………のそれぞれの振動膜を、大振幅で振動させることができる。

【0195】

セルＸ_ci(j+1)の高電圧ドライバ３４と遅延回路３３の間に列選択素子ＴＢ_i（j+1)を接続するように集積化してもよい。セルＸ_ci(j+1)の列選択素子ＴＢ_i（j+1)のゲートに第（ｊ＋１）列のビット線Ｂ_（j+1)の信号を入力することにより、高電圧ドライバ３４と遅延回路３３の間の導通が制御でき、送信素子２３１_i（j+1)の動作を、第ｉ行と第（ｊ＋１）列のマトリクスの交点として制御できる。同様に、受信素子２３２_i（j+1)とアンプ３６の間に、受信用行選択素子ＴＲＷ_i（j+1)を接続しておけば、受信用行選択素子ＴＲＷ_i（j+1)を第ｉ行の受信行選択線ＲＷ_iを受信用行選択素子ＴＲＷ_i（j+1)のゲートに接続することにより、受信素子２３２_i（j+1)とアンプ３６の間の電気的接続を受信行選択線ＲＷ_iによって制御できる。第２チップ６０６に集積化されたセルＸ_ci(j+1)の遅延回路３３を構成しているロウサイド回路の小信号出力が、第１チップ６０５に集積化された高電圧ドライバ３４の前段を構成するレベルシフト回路によってハイサイド回路に伝達される。

【0196】

図１６では図示を省略しているが、第２チップ６０６には、図８で説明した送受信制御部３０の基準クロック発生回路３１、波形発生回路３２、タイミング調整回路３８、及び画像処理回路３９の機能ブロックを構成する回路のうちの１つ以上の回路を集積化しても構わない。第３実施形態に係る音響素子集積回路では、高電圧駆動される電子回路が第１チップ６０５内に設けられ、低電圧駆動される電子回路が第２チップ６０６内に設けられる。このように、駆動電圧のレベルに応じて、各機能ブロックを構成する回路を各チップに振り分けることで、高電圧駆動される電子回路をＳｉＣ等の広禁制帯幅半導体基板に集積化し、低電圧駆動される電子回路を製造が容易なＳｉ基板に集積化する等の半導体材料の選択が可能になる。又、高電圧駆動される電子回路を第１チップ６０５に集積化し、低電圧駆動される電子回路を第２チップ６０６に集積化することにより、図８で説明した各機能ブロックを構成する回路のレイアウトの自由度が向上する。

【0197】

図１６に例示した第ｉ行のセルＸ_ci(j-1)，Ｘ_cij及びＸ_ci(j+1)の内、セルＸ_cijに着目し、セルＸ_cijの概略構造の概念を、図１７を用いて具体的に例示する。即ち、第３実施形態に係る音響素子集積回路を構成するセルＸ_cijは、図１６と同様に、第２チップ６０６上に第１チップ６０５が積層される。第１チップ６０５は、半導体基板６１５と、半導体基板６１５の主面上に配置された高電圧ドライバ３４と、超音波の送信を行う容量型の送信素子２３１_ij及び超音波の受信を行う容量型の受信素子２３２_ijのペアを集積化した構造をなしている。半導体基板６１５には、半導体基板６１５の主面から裏面まで貫通するＴＳＶである励振プラグＶ１１及び受信プラグＶ１２が設けられている。なお、第３実施形態に係る音響素子集積回路では、励振プラグＶ１１及び受信プラグＶ１２を総称して、包括的に「接続プラグ（Ｖ１１，Ｖ１２）」と呼ぶこととする。

【0198】

送信素子２３１_ijは、高電圧ドライバ３４に接続される送信用下部電極Ｅ１１と、送信用下部電極Ｅ１１上に送信空洞Ｈ１を介して配置される送信用上部電極Ｅ２１とを有する。受信素子２３２_ijは、受信プラグＶ１２に接続される受信用下部電極Ｅ１２と、受信用下部電極Ｅ１２上に受信空洞Ｈ２を介して配置される受信用上部電極Ｅ２２とを有する。送信用上部電極Ｅ２１と受信用上部電極Ｅ２２は図示を省略した表面配線で互いに接続され、更に表面配線若しくは埋め込み配線を介して、第１チップ６０５の端部（周辺部）に設けられた接地端子（接地用ボンディングパッド）に接続されている。励振プラグＶ１１及び受信プラグＶ１２は、送信空洞Ｈ１及び受信空洞Ｈ２の平面パターン上の位置がオーバーラップしない位置にレイアウトされる。第１実施形態に係る音響素子集積回路において、図１に例示したような平面レイアウトで、励振プラグＶ１１及び受信プラグＶ１２の位置を設計することにより、第１チップ６０５及び第２チップ６０６を積層しかつ、接続具による電気的なチップ間接続をする際に送信空洞Ｈ１及び受信空洞Ｈ２が押し潰されてしまうという課題が解決される。

【0199】

図１７では第１チップ６０５は、半導体基板６１５と、半導体基板６１５の主面に接続された高電圧ドライバ３４を集積化した半導体層との複合構造として例示しているが、モデル的な模式図に過ぎず、図１７に示される構造に限定されるものではない。例えば、半導体基板６１５と、半導体基板６１５の主面に堆積された多層絶縁膜の内部に、送信素子２３１_ijと受信素子２３２_ijのペアが集積化された構造でもよい。又、図１６で説明したように、受信用下部電極Ｅ１２と高電圧ドライバ３４の間に励振用行選択素子ＴＳＷ_ijを集積化しておけば、第ｉ行の励振行選択線ＳＷ_iを励振用行選択素子ＴＳＷ_ijのゲートに接続することにより、送信素子２３１_ijと高電圧ドライバ３４の間の電気的接続を励振行選択線ＳＷ_iによって制御できる。

【0200】

既に述べたように、第１チップ６０５をＳｉＣ等の広禁制帯幅半導体基板で構成すれば、高電圧で動作する高電圧ドライバ３４や励振用行選択素子ＴＳＷ_ijの回路が集積化できる。図１７の例示では、半導体基板６１５の主面から裏面まで貫通するＴＳＶとして励振プラグＶ１１及び受信プラグＶ１２を表現しているが、広禁制帯幅半導体基板等の一体の半導体基板で第１チップ６０５を構成する場合には、励振プラグＶ１１及び受信プラグＶ１２はＴＳＶではないブラインドビア（行き止まりビア）になる。

【0201】

又、半導体基板６１５の主面に第１主電極、半導体基板６１５の裏面に第２主電極を有する縦型のＭＯＳトランジスタで高電圧ドライバ３４の出力段（最終段）を構成すれば、励振プラグＶ１１を不要にする構造も可能である。第１主電極とはＭＯＳトランジスタのソース電極及びドレイン電極のいずれかであり、第２主電極は第１主電極がソース電極の場合は、ドレイン電極であり、第１主電極がドレイン電極の場合は、電極ドレイン電極となる。同様に高電圧ドライバ３４の出力段を縦型バイポーラトランジスタ、縦型ＩＧＢＴ、縦型ＳＩサイリスタ等で構成して、励振プラグＶ１１を不要にしてもよい。

【0202】

図１７の左側に示すように、第１チップ６０５のセルＸ_ci(j-1)，Ｘ_cij，Ｘ_ci(j+1)，…がマトリクス状に配置された素子アレイ部の左側の領域には、高圧電源３４ａが配置されている。そして、高圧電源３４ａが配置された周辺回路領域の、第１チップ６０５の上面には、図１７の左側に示すようなボンディングパッドＢＰ１が設けられている。第１チップ６０５の上面のボンディングパッドＢＰ１にワイヤＷ１がボンディング接続されている。ワイヤＷ１を介して電源が供給された高圧電源３４ａから、高圧の電圧が、素子アレイ部に配置されたそれぞれのセルＸ_ci(j-1)，Ｘ_cij，Ｘ_ci(j+1)，…の高電圧ドライバ３４に供給される。高電圧ドライバ３４は、図２２及び図２３（ａ）に例示したような、セルＸ_ci(j-1)，Ｘ_cij，Ｘ_ci(j+1)，…のそれぞれの振動膜を振動させるフルスイングの高電圧の信号を、第１チップ６０５の内部において発生させることができる。

【0203】

ボンディングパッドの図示を省略しているが、左側に示した周辺回路領域の第１チップ６０５の上面には、ボンディングパッドＢＰ１に隣接して接地用ボンディングパッドも設けられている。この接地用ボンディングパッドに接地用ワイヤがボンディング接続される。接地用ワイヤを介した接地電位は、表面配線や埋め込み配線を経由して、素子アレイ部に配置されたそれぞれのセルＸ_ci(j-1)，Ｘ_cij，Ｘ_ci(j+1)，…に分岐され、第１チップ６０５のセルＸ_ci(j-1)，Ｘ_cij，Ｘ_ci(j+1)，…のそれぞれの送信用上部電極Ｅ２１及び受信用上部電極Ｅ２２に接続される。この結果、セルＸ_ci(j-1)，Ｘ_cij，Ｘ_ci(j+1)，…のそれぞれの送信用上部電極Ｅ２１及び受信用上部電極Ｅ２２が共通に接地される。

【0204】

図１７に示すように、セルＸ_cijに対応する第１チップ６０５の領域に高電圧ドライバ３４を配置されている。そして、セルＸ_cijに対応する第２チップ６０６の領域には、セルＸ_cijの遅延回路３３、アンプ３６及びＡＤ変換回路３７が設けられている。このような構造において、高圧電源３４ａに接続された高電圧ドライバ３４が励振プラグＶ１１を介して第２チップ６０６の遅延回路３３に接続されることにより、高電圧ドライバ３４は、第２チップ６０６の遅延回路３３から受信した３．３Ｖ以下の電圧レベルの低電圧駆動信号を高電圧信号にレベルシフトを行うことができる。図示を省略しているが、更にセルＸ_cijの高電圧ドライバ３４と遅延回路３３の間に列選択素子ＴＢ_ijを接続するように集積化し、受信用下部電極Ｅ１２とアンプ３６の間に、受信用行選択素子ＴＲＷ_ijを接続するように集積化してもよい。

【0205】

図１７では図示を省略しているが、第２チップ６０６のチップ端部に近い周辺回路部には、図2に周辺回路として示した列ドライバ３０２及び行ドライバ３０３が、素子アレイ部３０１ａを囲むように配置されている。行ドライバ３０３から出力される第ｉ行目の励振行選択線ＳＷ_iが励振用行選択素子ＴＳＷ_ijの信号がゲートに入力され、列ドライバ３０２から出力される第ｊ列のビット線Ｂ_jの信号が、列選択素子ＴＢ_ijのゲートに入力されれば、マトリクスの交点に位置するセルＸ_cijの送信素子２３１_ijが選択的に励振できる。又、行ドライバ３０３から出力される第ｉ行目の受信行選択線ＲＷ_iの信号が、受信用行選択素子ＴＲＷ_ijのゲートに入力されれば、第ｉ行に配列されたそれぞれの送信素子２３１_ijからの信号が行単位で、垂直出力信号線Ｒ₁，Ｒ₂，Ｒ₃，………，Ｒ_(j-1)，Ｒ_j，Ｒ_（j+1)，………に読み出される。励振行選択線ＳＷ_i、受信行選択線ＲＷ_iやビット線Ｂ_jは、第２チップ６０６の表面配線や埋め込み配線として構成できる。図１７では図示を省略しているが、例えば、第２チップ６０６の上面に複数の層間絶縁膜で多層配線構造を構成して、互いに励振行選択線ＳＷ_i、受信行選択線ＲＷ_i やビット線Ｂ_jを設けることができる。

【0206】

図１７に示す構成によれば、高電圧駆動される高電圧ドライバ３４及び励振用行選択素子ＴＳＷ_ij等の高電圧部分の電子回路を、広禁制帯幅半導体基板である第１チップ６０５に集積化できる。そして、低電圧駆動される電子回路が、Ｓｉ基板を用いた第２チップ６０６に集積化する等により、電子回路の動作電圧によるチップの振り分けが可能になる。第２チップ６０６のセルＸ_ci(j-1)，Ｘ_cij，Ｘ_ci(j+1)，…がマトリクス状に配置された素子アレイ部の左側の周辺回路領域には、基準クロック発生回路３１と波形発生回路３２が共通回路領域として設けられている。

【0207】

図１７において素子アレイ部の右側に示した周辺回路領域には、シリアルパラレル変換回路３７ａが共通回路領域として設けられている。シリアルパラレル変換回路３７ａは、図2に周辺回路として示した出力バッファ回路３０4に対応し、例えば出力バッファ回路３０4の内蔵回路としてシリアルパラレル変換回路３７ａが備えられていてもよい。シリアルパラレル変換回路３７ａは、図2の垂直出力信号線Ｒ₁，Ｒ₂，Ｒ₃，………，Ｒ_(j-1)，Ｒ_j，Ｒ_（j+1)，………によって読み出だされたパラレル信号を、シリアル信号に変換する。

【0208】

図１７に示すセルＸ_cijに対応する第２チップ６０６の上面には、チップ間接続手段（接続機構）Ｂ２１及びＢ２２が、それぞれ図示を省略した接続具用ランドの上に搭載されている。チップ間接続手段Ｂ２１，Ｂ２２にはバンプの他、半田や半田ボール等の電気的な接続を可能にする接続導体が採用可能である。更に、チップ間接続手段としては、バンプ等による接続具を用いた接続やハイブリッドボンディングの他、第１チップ６０５と第２チップ６０５を、直接接合法で直接貼り合わせる手法も含まれうる。更にチップ間接続手段には第１チップ６０５のセルの配列のピッチと第２チップ６０６のセルの配列のピッチを変換するインターポーザ等の層が含まれていてもよい。即ち、第１チップ６０５のセルの配列のピッチを微細化して解像度を向上させる一方、ピッチに余裕を持たせ、セルサイズを大きくした第２チップ６０５のセルの配列を用意し、インターポーザ等を介して第１チップ６０５と第２チップ６０５を接続するようにしても構わない。

【0209】

チップ間接続手段Ｂ２１を搭載した接続具用ランドは図示を省略した接続プラグ等の内部配線を介して遅延回路３３に接続されている。チップ間接続手段Ｂ２２を搭載した接続具用ランドは図示を省略した接続プラグ等の内部配線を介してアンプ３６に接続されている。図１７に示すように、チップ間接続手段Ｂ２１及びＢ２２は、それぞれ第１チップ６０５の下面に設けられた励振プラグＶ１１及び受信プラグＶ１２に接続される。この結果、第２チップ６０６のアンプ３６は、バンプ等の接続具を介した圧接等によるチップ間接続により、第１チップ６０５を貫通して、受信素子２３２_ijの受信用下部電極Ｅ１２に電気的に接続される。

【0210】

そして、シリアルパラレル変換回路３７ａが配置された右側の周辺回路領域に対応する第２チップ６０６の上面には、ボンディングパッドＢＰ１，ＢＰ２が設けられている。ボンディングパッドＢＰ２にワイヤＷ２がボンディング接続され、ボンディングパッドＢＰ３にワイヤＷ３がボンディング接続されている。物理的な具体的配線構造の図示を省略しているが、ボンディングパッドＢＰ２は、表面配線や内部埋込配線等を介して、基準クロック発生回路３１、遅延回路３３、ＡＤ変換回路３７に接続されている。よって、ワイヤＷ２を介して第２チップ６０６に入力された制御信号に基づき、基準クロック発生回路３１、遅延回路３３、ＡＤ変換回路３７の各電子回路の動作が制御される。図2の垂直出力信号線Ｒ₁，Ｒ₂，Ｒ₃，………，Ｒ_j，Ｒ_j，Ｒ_（j+1)，………によって読み出だされたパラレル信号は、シリアルパラレル変換回路３７ａによってシリアル信号に変換され、ワイヤＷ３を介して、図８に示したタイミング調整回路３８を介して、画像処理回路３９に出力されて画像処理される。

【0211】

図１７では、図１及び図２に示した素子アレイ３０１ａに対応した、同一面上に定義される２次元マトリクスを構成するセルＸ_ci(j-1)，Ｘ_cij及びＸ_ci(j+1)，…の内、セルＸ_cijに着目し、セルＸ_cijの送信素子２３１_ijに対応する機能ブロックを第１チップ６０５と第２チップ６０６に分けて３Ｄ構造で集積化する例を示した。即ち、第３実施形態に係る音響素子集積回路によれば、２次元マトリクス内のセルＸ_ci(j-1)，Ｘ_cij及びＸ_ci(j+1)，…のそれぞれの送信素子２３１_i(j-1)，２３１_ij及び２３１_i(j+1)，…に対して、励振回路Ｔ_i(j-1)，Ｔ_ij及びＴ_i(j+1)，…及び受信回路Ｒ_i(j-1)，Ｒ_ij及びＲ_i(j+1)，…を、第１チップ６０５と第２チップ６０６に分けて３Ｄ構造で集積化して設けることにより、各送信素子２３１_i(j-1)，２３１_ij及び２３１_i(j+1)，…毎に送受信を２次元フェーズド・アレイとして制御可能となる。このように、第３実施形態に係る音響素子集積回路は、２次元フェーズド・アレイの動作が可能であるので、高精度かつ高分解能な診断を行うことができる。なお、この場合、送信用上部電極Ｅ２１は、すべての送信素子で共通にすることができる。但し、２次元フェーズド・アレイの動作ではなく、送信用下部電極Ｅ１１及び送信用上部電極Ｅ２１の一方又は双方について、行単位又は列単位での駆動に変更することも可能である。

【0212】

（その他の実施形態）
上記のように、本発明について第１～第３実施形態により例示的に説明してきたが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。例えば、第1～第３実施形態では、２つ又は３つの半導体チップが積層される場合を説明したが、それ以上の複数のチップが積層されていてもよい。また、容量型の音響素子としてはｃＭＵＴが知られているが、容量型の振動をする空洞を有するものであれば、ｃＭＵＴ以外のＭＥＭＳ素子に本発明を適用することもできる。

【0213】

第１～第３実施形態に係る音響素子集積回路においては、同一面上に定義される２次元マトリクスを構成するセルのアレイにおいて、それぞれのセルに１つの音響素子が分配され、この１つの音響素子をセル内回路で駆動する場合について例示した。しかし、本発明の技術的思想は、複数個並列に配置された音響素子の１セットで１セルを構成し、この１セルに対応して、内蔵される回路セット１式をセル内回路として、複数個並列に配置された音響素子を駆動しても良い

【0214】

第１～第３実施形態に係る音響素子集積回路においては、同一面上に定義される２次元マトリクスを構成する素子アレイにおいて、マトリクスの任意の交点のセルを選択できる構成を説明した。しかし、マトリクスの行に配列されたすべてのセルを行毎に励振し、それぞれの行に配列されたセルを遅延回路によって順に励振するモードや、２次元マトリクスの列に配列されたすべてのセルを列毎に励振し、それぞれの列に配列されたセルを遅延回路によって順に励振するモードでもよい。特に、第２及び第３実施形態に係る音響素子集積回路の場合は、送信素子と受信素子を別個に動作させることができるので、すべての送信素子を同時に動作させるグローバル動作をしてもよい。グローバル動作によって、すべてのセルから同一位相の超音波を同時に出射し、対象物から戻ってきた信号波を、２次元マトリクス状に配置された受信素子を独立に動作させることにより、２次元マトリクスの各セルを掃引し、画像として処理することも可能である。この場合走行時間効果を用いれば、対象物の３次元画像が取得できる。

【0215】

第２実施形態に係る音響素子集積回路においては、図９を用いて、送信用素子２３１_ij及び受信用素子２３２_ijの平面パターンの形状をそれぞれ六角形とし、送信用素子２３１_ijと受信用素子２３２_ijのサイズを同じにした場合について例示的に説明した。しかし、図１８Ａに示すように、送信素子２３１_klの強度を十分に確保する観点から、送信素子２３１_klのサイズを受信素子２３２_klのサイズよりも小さくしてもよい。

【0216】

また、図１８Ｂに示すように、面積効率向上の観点から、音響素子２３１_mn，２３２_mnの形状をそれぞれ四角形にすることも可能である。更に、図１８Ｃに示すように、送信素子２３１_opの形状と受信素子２３２_opの形状を異なる形状とすることも可能である。図１８Ｃの例では、送信素子２３１_opの形状は、ダイヤ形又は四角形となっている。また、図１８Ｃの例では、受信素子２３２_op間に送信素子２３１_opを設けて、送信素子２３１_opと受信素子２３２_opの面積比を調整している。即ち、音響素子の設計の自由度が向上するという効果がもたらされる。

【0217】

更に、図１８Ｄに示すように、送信素子２３１_qrの形状と受信素子２３２_qrの形状を異なる形状とすることも可能である。図１８Ｄの例でも送信素子２３１_qrの形状は、ダイヤ形又は四角形となっているが、受信素子２３２_qrの形状は、送信素子２３１_qrのより面積の大きな八角形である。図１８Ｄに示す平面トポロジでは、受信素子２３２_qr間に送信素子２３１_qrを設けたり、又は設けなかったりすることで、送信素子２３１_qrと受信素子２３２_qrの面積比を容易に調整可能にしている。即ち、図１８Ｄに示すような平面レイアウトを採用し、送信素子２３１_qrの２次元配列のピッチと受信素子２３２_qrの２次元配列のピッチを異なるようにする等によって、音響素子の配列の自由度が向上する。

【0218】

図１８Ｄに示す例は、上段に示した受信素子２３２_qrの右下に隣接する位置に送信素子２３１_qrを設けたトポロジであるが、受信素子２３２_qrの直下の八角形にも受信素子を配列できる。上から２番目となる受信素子２３２_qrの直下の八角形に受信素子を配列した場合において、上から２番目の八角形を右下に隣接する位置のダイヤ形には、送信素子を配置しないトポロジも採用可能である。この場合、上から２番目の八角形を右下に隣接する位置のダイヤ形には、第３実施形態のように、高電圧ドライバ（振動膜ドライバ）３４を配置できる。高電圧を処理する高電圧ドライバ３４は発熱量が大きくなる場合があるので、第３実施形態のように、高電圧ドライバ３４を第１チップ６０５に配置することにより、高電圧ドライバ３４の放熱効率を向上させることができる。

【0219】

更に、図１８Ｅに示すように、送信素子２３１_staの形状を五角形とし、受信素子２３２_stの形状を八角形とすることも可能である。図１８Ｅに示すタイル貼りのトポロジでは、送信素子２３１_staと同一サイズの五角形のダミーパターン２３１_stbが用意されている。そして、大きなサイズの受信素子２３２_stの配列の中に、送信素子２３１_staとダミーパターン２３１_stbが敷き詰められている。例えば、第３実施形態に係る音響素子集積回路では、図１６及び図１７に例示したように、第１チップ６０５に高電圧ドライバ３４が配置される構成である。第１チップ６０５に高電圧ドライバ３４が配置される場合は、ダミーパターン２３１_stbの領域を利用して高電圧ドライバ３４を配置するように集積化してもよい。第３実施形態で例示した構造のように、高電圧ドライバ３４を第１チップ６０５に配置できる。高電圧ドライバ３４を第１チップに配置することにより、高電圧ドライバ３４の放熱効率を向上させることができるが、図１８Ｅに示すようなタイル貼りのパターンにより、送信素子２３１_staと受信素子２３２_st及び送信素子２３１_staとダミーパターン２３１_stbの面積比を調整し、平面レイアウトにおける面積利用効率を改善することができる。

【0220】

図１８Ｄや図１８Ｅに示した平面レイアウトでは、送信素子２３１_qrの形状及び大きさが受信素子２３２_qrとは異なる場合を例示したが、送信素子２３１_qrと受信素子２３２_qrの形状及び大きさが同一の場合であっても、送信素子２３１_qrの配列の周期やピッチを受信素子２３２_qrよりも大きくしてもよい。例えば図９や図１８Ｂに例示した平面レイアウトにおいて紙面の縦方向を「列方向」と定義した場合において、列方向の送信素子２３１_qrの配列のピッチを、受信素子２３２_qrの配列のピッチの整数倍に設定してもよい。或いは、行方向の送信素子２３１_qrの配列のピッチを受信素子２３２_qrの配列のピッチの整数倍に設定してもよく、列方向と行方向の両方において、送信素子２３１_qrの配列のピッチを受信素子２３２_qrの配列のピッチよりも大きくしてもよい。

【0221】

送信素子２３１_qrの配列のピッチが、受信素子２３２_qrの配列のピッチよりも大きいということは、同一面上に定義される２次元マトリクスを構成するセルのアレイにおいて、２種類のセルが混在していると見なすことも可能である。即ち第２及び第３実施形態の音響素子集積回路で説明したような、それぞれのセルに、送信素子２３１_qrと受信素子２３２_qrのペアで構成されたモジュールである音響素子が分配されたセルと、受信素子２３２_qrのみが配置されたセルの２種類が混在して、２次元マトリクスを構成してもよい。この場合には、送信素子２３１_qrと受信素子２３２_qrのモジュールを駆動するセル内回路と、受信素子２３２_qrのみが配置されたたセルを駆動するセル内回路の２種類が混在して、非一様な２次元マトリクスを構成することになる。

【0222】

特に、第１～第３実施形態に係る音響素子集積回路で説明したとおり、大信号回路が集積化されるチップと小信号回路が集積化されるチップを、電圧レベルで振り分けているので、小信号レベルの回路に影響を与えないで、図２２（ａ）に示すような高電圧信号のフルスイング出力が可能になる。このため、図２２（ｂ）に示すようなフルスイングに近い振動が可能になり、各送信素子の超音波の出力強度が大きくなる特徴を有する。各送信素子の超音波の出力強度が大きくなると、相対的に、受信素子の配列の個数よりも送信素子の配列の個数を減らすことが可能になるので、非一様な２次元マトリクスの構成にできる。

【0223】

また、第1～第３実施形態では、音響素子集積回路は、主として医療用に適用されることを前提としたが、音響インピーダンスの観点から、水中用のハイドロフォン等の他の用途に用いることもできる。即ち、第1～第３実施形態で説明した音響素子集積回路は、音響インピーダンスが水の固有インピーダンスに近く優れたパルス応答特性を示し、容量型の音響素子ではバッキングが不要となり、且つ高感度、広帯域、低出力インピーダンス特性を有するため、ハイドロフォンとしての応用に好適である。

【0224】

図１９の左側に円錐台の形状として示した樹脂製ホーン部の先端には、音響集積回路７が固定されている。第1及び第２実施形態で説明したのと同様に、例えば、図１９の音響集積回路７は、第１チップ７０１、第２チップ７０２及び第３チップ７０３で構成されることができる。図１９では、ホーンの形状に対応して左から順に第１チップ７０１よりも第２チップ７０２の外経が大きく、第２チップ７０２よりも第３チップ７０３の外経が大きくなる形態である。このような外径が次第に大きくなる積層構造の場合は、第１チップ７０１と第２チップ７０２の間、及び第２チップ７０２と第３チップ７０３の間にピッチ変換をするインターポーザ等の層をそれぞれ挿入してもよい。

【0225】

例えば、図５，図１３，図１７に示したのと同様に、第２チップ７０２が樹脂製ホーン部の先端において接地されることができる。左側の樹脂製ホーン部の先端とは反対側の径が太い側には、樹脂製円柱状部が連続している。図１９に示すように樹脂製ホーン部と、この樹脂製ホーン部に連続した樹脂製円柱状部と、樹脂製円柱状部を内部に収納する筒状筐体８００とが一体となることによりハイドロフォンの本体（７１，７２）が構成されている。図１９に示すハイドロフォンハイドロフォンは、音響集積回路７は超音波ｓ１を非検査対象に向かって出射すると共に、非検査対象から反射してきた超音波ｓ２を検出する

【0226】

図１９に示すハイドロフォンの筒状筐体８００は、軸方向先端側と反対側の端部側に外部端子７４を有する。外部端子７４は、図示を省略した観測機器に同軸ケーブル等の伝送線路を介して接続するコネクタである。音響集積回路７と外部端子７４の間はリード線７３によって接続されているので、音響集積回路７の出力は外部端子７４に導かれている。本体（７１，７２）の他方の端部側の外部端子７４に接続された伝送線路と、伝送線路に接続された観測機器を備えることにより、非検査対象から反射してきた超音波ｓ２の２次元の信号を観測することができる。水中用の場合、水圧の影響を防ぐための圧力バランス構造が必要となるので、使用周波数に合わせた振動膜の厚みや振動空洞の大きさの最適化がより重要となる。また、水中用は、医療用と比べて低周波数の超音波を用いるので、振動空洞の大きさや電極間距離がより広くなり、より大きなバイアス電圧が必要になる。

【0227】

第１～第３実施形態に係る音響素子集積回路の説明においては、図１及び図２に示したＸ－Ｙ直交座標系（デカルト座標系）を基礎とする矩形の配列をベースに説明した。図１９に示すような円錐台の形状を有するホーン部の先端に搭載する場合は、主面が円形をなす音響集積回路７の方が望ましい場合がある。音響集積回路７の主面の外形が円形をなす場合には、２次元の配列としてデカルト座標系でなく、極座標で定義されるレイアウトを用い、複数の音響素子を同心円状に配列してもよい。２次元ユークリッド空間における極座標は円座標とも呼ばれ、一つの動径座標ｒと一つの角度座標θからなる。極座標（ｒ、θ）と直交座標（ｘ，ｙ）とは、

x=rcosθ ………（４）
y=rsinθ ………（５）
ｒ＝ｘ^２+ｙ^２ ………（６）
tanθ＝ｙ/ｘ ………（７）

の関係から、極座標（ｒ、θ）と直交座標（ｘ，ｙ）のいずれかが分かれば相互に変換できる。

【0228】

ただし、同一単位面積のセルを同心円状に配列する場合は、半径ｒの大きさにより、半径ｒの円周２πｒに沿って配列されるセルの個数が異なり、半径方向の駆動線の数も、半径ｒの大きさに依存する。又、２次元のレイアウトで個別にセルを駆動する場合には、円周２πｒに沿って配列されているセルの個数が異なることを考慮して、半径方向の駆動ドライバと円周方向（偏角方向）の駆動ドライバのタイミング調整等に工夫が必要になる。式（４）～（７）を用い、極座標系での配列を直交座標系に変換して、直交座標系で同心円状に配列されたセルのそれぞれの音響素子を駆動してもよい。

【0229】

更に、第１～第３実施形態に係る音響素子集積回路の技術的思想は、円筒面、球面、楕円面、放物面等の同一曲面上に複数の音響素子が２次元に配列される態様に拡張可能である。腕の血管や細胞等を撮像する場合等を目的とし、複数の音響素子を１／２～１／４円筒面等の部分円筒面の内壁に配列する必要があるときは、円柱座標系を用いてもよい。乳がん等の乳房の異常細胞の撮像を目的とする場合等において、複数の音響素子を１／３～１／７球面等の部分球面の内壁に配列した音響素子集積回路を設計する必要が発生したときは、球座標系を用いてもよい。或いは複数の音響素子を、楕円面や放物面の内壁に配列する設計をするときは、楕円座標系や放物線座標系が好適の場合がある。これらの円柱座標系、球座標系、楕円座標系や放物線座標系においても、デカルト座標系で用いているｘ，ｙに等価な２成分に変数分離し、同一曲面上に２次元に配列された複数の音響素子を、個別にそれぞれ駆動することが可能である。

【0230】

例えば、円柱座標系、球座標系、楕円座標系や放物線座標系を、それぞれ対応する２成分に変数分離することにより、変数分離したそれぞれの成分に対し、個別の音響素子を選択するドライバを用意し、対応するトポロジに応じた２成分の配線を設計すれば、円柱座標系、球座標系、楕円座標系や放物線座標系等であっても音響素子を個別に２次元駆動できる。更に、第１～第３実施形態に係る音響素子集積回路で説明した技術的思想は、円筒楕円座標系、円筒放物線座標系、偏長回転楕円体座標系、扁平回転楕円体座標系、共焦点楕円体座標系、円錐座標系等の、L.アイゼンハート（Eisenhart)が指摘したヘルムホルツ分解が可能な種々の座標系に、その曲面の有する対称性に応じて適用可能である。

【0231】

図３～図５、図８，図１２、図１３、図１６，図１７に示した遅延回路３３は、波形発生回路３３としてもよい。遅延回路３３の変わりに波形発生回路３３を用い、波形発生回路３３で波形発生のタイミングを遅らせることにより、遅延回路３３と等価な機能を達成することができる。例えば、個々のセルに発信タイミングを知らせるトリガーを、２次元マトリクスの行及び列を選択して送り、トリガーが来たらすかさず波形を発生させ、個々のセルに送ることができる。現状の技術レベルでは、ｍ×ｎ＝３２×３２のマトリクスになると、全部のセルに、全面同時に波形を発信させることは困難であるが、１０２４クロックを順次スキャンすれば、超音波の進行速度と比較して十分に早いスキャンが可能になる。

【0232】

図３～図５、図８，図１２、図１３、図１６，図１７に示した高電圧ドライバ３４は、２次元配列された各セル毎にバイアス電圧を変えられるように構成してもよい。例えば図３や図８等に示した送受信制御部３０に、各セルの高電圧ドライバのバイアス電圧を変えられるようにして音響素子の発信出力を高め、且つ受信感度を上げるように構成すればよい。音響素子の振動膜の膜厚には、製造バラツキが存在する。音響素子の振動膜の膜厚に分布や不均一があると、２次元配列されたセル個々の最適なバイアス電圧が異なる。そこでマージンを持ってバイアス電圧を低めに設定して製品として出荷する。そして、ユーザが、セル個々に高電圧ドライバを有している構造を生かして、送受信制御部３０の機能として、個々の電圧を極限まで最適化すれば、各セルの音響素子の発信強度と受信感度は、高く且つ均一化できる。光学的イメージセンサや液晶表示装置のハイエンド製品では、受光感度/発光強度のリニアリティを出荷前検査で１台ごとに取得し、校正テーブルを作成し制御回路に記憶させ、画面全体どこでもホワイトバランス等を改善しているのと同じ原理である。

【0233】

なお、第２及び第３実施形態に係る音響素子集積回路で説明した受信素子の振動膜の厚みを、中央を厚くし、外周を薄くすることで、受信素子が振動し易くなり、受信素子の感度を上げることができる。例えば、厚い第１犠牲層（１０５，１０６ａ）と薄い第２犠牲層１０６ｂの厚さの差を相殺するように、前もって図１４Ａに示す工程で、受信用下部電極１０３ｂの厚さを送信用下部電極１０３ａの厚さよりも厚く形成しておく。そして、図１４Ｂに示す工程で、選択的なエッチング等の加工を第２犠牲層１０６ｂの上部に施し、第２犠牲層１０６ｂの厚さを、中央が薄く、外周を厚くなる形状にする。その後、図１４Ｄに示す工程の段階で、第１犠牲層（１０５，１０６ａ）の上方と薄い第２犠牲層１０６ｂの上方の第２振動膜１０８の厚さが同一レベルとなるように、ＣＭＰ等の手法で平坦化すれば、第２犠牲層１０６ｂの上の振動膜１０８の厚みの形状として、中央が厚く、外周が薄い構造は実現できる。

【0234】

容量型の音響素子は、振動膜の厚みで硬度が異なる。音響素子の振動膜の中央の厚みを厚くすることで、振動膜のたわみ量が異なる。音響素子の振動膜の厚みを局所的に変化させると、外周の薄い部分でたわみ量が大きく、中央の厚い部分は空洞下部に比較的平行に変異し、音響素子の容量変動を大きくでき受信感度が高くなる。ただし、受信素子の振動膜の厚みを、中央を厚くし、外周を薄くする構造の場合は、受信素子の振動膜の厚みが一定の場合に比して、製造バラツキが大きくなる新たな問題が生じる。よって、図３～図５、図８，図１２、図１３、図１６，図１７等に示した高電圧ドライバ３４のバイアス電圧を、上述した個別チューニングにすることにより製造バラツキの問題を解消すれば、各セルの音響素子の発信強度と受信感度を、高く且つ均一化できる。

【0235】

第３実施形態に係る音響素子集積回路において、第１チップ６０５にＳｉＣやダイヤモンドを用いることにより、送信素子２３１_i(j-1)，２３１_ij，２３１_i(j+1)及び受信素子２３２_i(j-1)，２３２_ij，２３２_i(j+1)の振動膜を固いＳｉＣやダイヤモンドに変える場合について説明した。第３実施形態に係る音響素子集積回路においても、第１チップ５０１，６０１にＳｉＣやダイヤモンドを用いれば、音響素子の振動膜を固いＳｉＣやダイヤモンドに変えることができる。又、第１チップ５０１，６０１にＳｉＣやダイヤモンドを用いない場合であっても、ヤング率や曲げ強度が高い材料を、第１チップ５０１，６０１の製造工程に含ませることにより、上部電極と下部電極には高電圧がかっても、膜厚を薄くして且つ破壊電圧を高くし、強い振動を出し易くなる。

【0236】

更に、本発明は、上述の第１～第３実施形態で説明した技術的思想の一部を適宜組み合わせることも可能である。例えば第１実施形態に係る音響素子集積回路の技術的思想の一部と第３実施形態に係る音響素子集積回路の技術的思想の一部を、適宜組み合わせてもよい。即ち、第１実施形態に係る音響素子集積回路で説明した送受信機能を備えた双方向性の音響素子を、第３実施形態に係る音響素子集積回路の第１チップ６０５に高電圧ドライバ３４と共に集積化し、第２チップ６０６には、励起回路を構成する遅延回路又は波形発生回路と共に受信回路を集積化した態様でも構わない。

【0237】

このように、本発明は、上述の第１～第３実施形態の説明に限定されることなく、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲の記載に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0238】

２０…プローブ筐体筐体、２１…フィルム基板、２２…バッキング、２３…音響素子_ij、２３１_ij…送信素子、２３２_ij…受信素子、２４…音響整合層、２５…音響レンズ、３０…送受信制御部、３０ａ…送受信機、３１…基準クロック発生回路、３２…波形発生回路、３３…遅延回路、３４…高電圧ドライバ（振動膜ドライバ）、３５…スイッチ、３６…アンプ、３７…ＡＤ変換回路、３８…タイミング調整回路、３９…画像処理回路、４０…表示部、５０ａ，５０ｂ…伝送手段、５０１，６０１，６０５…第１チップ、５０２，６０２，６０６…第２チップ、５０３，６０３…第３チップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14A】

【図14B】

【図14C】

【図14D】

【図14E】

【図15A】

【図15B】

【図15C】

【図15D】

【図16】

【図17】

【図18A】

【図18B】

【図18C】

【図18D】

【図18E】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】