特許 7598311 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-03

(45)【発行日】2024-12-11

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 31/107 20060101AFI20241204BHJP

   H01L 27/146 20060101ALI20241204BHJP

【ＦＩ】

H01L31/10 B

H01L27/146 A

【請求項の数】 6

(21)【出願番号】P 2021202434

(22)【出願日】2021-12-14

(65)【公開番号】P2023087894

(43)【公開日】2023-06-26

【審査請求日】2024-03-01

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】国分 弘一

【審査官】原 俊文

(56)【参考文献】

【文献】国際公開第２０２０／１９５７８１（ＷＯ，Ａ１）

【文献】特開２０１１－１１９４４１（ＪＰ，Ａ）

【文献】特開２０２１－０２７１９２（ＪＰ，Ａ）

【文献】特開平１０－１８９９２８（ＪＰ，Ａ）

【文献】特開平０９－２３２５５６（ＪＰ，Ａ）

【文献】米国特許出願公開第２００９／０３１５１３５（ＵＳ，Ａ１）

【文献】特開２０１９－１６１０４７（ＪＰ，Ａ）

【文献】中国特許出願公開第１１０２７７４１４（ＣＮ，Ａ）

【文献】CHARBON, Edoardo，“SPAD based image sensors”，2014 IEEE International Electron Devices Meeting，2014年12月，pp. 10.2.1-10.2.4，DOI: 10.1109/IEDM.2014.7047022

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ３１／００－３１／０３９２

Ｈ０１Ｌ ３１／０８－３１／１１９

Ｈ０１Ｌ ２７／１４４－２７／１４８

ＩＥＥＥ Ｘｐｌｏｒｅ

(57)【特許請求の範囲】

【請求項1】

光検出部と、
前記光検出部が出力する電気信号を処理する回路部と、
を備え、
前記光検出部は、
第１導電型の基板と、
前記基板上に設けられた第２導電型の半導体層と、
前記基板の裏面に設けられた裏面電極と、
前記半導体層内に設けられた第１導電型層と、
前記第１導電型層上に設けられ、前記第１導電型層に接する第２導電型層と、
前記第２導電型層と電気的に接続された表面電極と、
を有し、
前記回路部は、
前記半導体層内に設けられた第１導電型の第１ウェルと、
前記第１ウェル内に設けられた第２導電型の第２ウェルと、
前記第１ウェル内に設けられた第２導電型の第１ドレイン層と、
前記第１ウェル内に設けられた第２導電型の第１ソース層と、
前記第１ドレイン層と前記第１ソース層との間における前記第１ウェルの表面上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第２ウェル内に設けられた第１導電型の第２ドレイン層と、
前記第２ウェル内に設けられた第１導電型の第２ソース層と、
前記第２ドレイン層と前記第２ソース層との間における前記第２ウェルの表面上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、
を有する半導体装置。

【請求項2】

前記第１ウェルは、前記第１ドレイン層及び前記第１ソース層に接する上部領域と、前記半導体層と前記上部領域との間に位置する下部領域とを含み、
前記下部領域の第１導電型不純物濃度は、前記上部領域の第１導電型不純物濃度よりも低い請求項１に記載の半導体装置。

【請求項3】

前記光検出部は、前記第２導電型層と電気的に接続されたクエンチ抵抗をさらに有する請求項１または２に記載の半導体装置。

【請求項4】

前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、
前記第１導電型層はアノード層であり、前記第２導電型層はカソード層である請求項１～３のいずれか１つに記載の半導体装置。

【請求項5】

前記光検出部は、前記表面電極と前記裏面電極との間に並列接続された複数のアバランシェフォトダイオードを含むＳｉＰＭ（Silicon Photomultiplier）である請求項１～４のいずれか１つに記載の半導体装置。

【請求項6】

前記第１ウェルの深さは、前記光検出部の前記第１導電型層の深さよりも深い請求項１～５のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

ＳｉＰＭ（Silicon Photomultiplier）は、ガイガーモードと呼ばれる領域で駆動されるアバランシェフォトダイオードアレイを有し、フォトンカウンティングが可能なデバイスである。また、ＳｉＰＭとＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）回路とを混載したデバイスが提案されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特許第６７３８１２９号公報

【文献】特許第６７３０８２０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、光検出部の受光面積の低減を抑えつつ、光検出部と回路部とを基板上に混載することができる半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態によれば、半導体装置は、光検出部と、前記光検出部が出力する電気信号を処理する回路部と、を備える。前記光検出部は、第１導電型の基板と、前記基板上に設けられた第２導電型の半導体層と、前記基板の裏面に設けられた裏面電極と、前記半導体層内に設けられた第１導電型層と、前記第１導電型層上に設けられ、前記第１導電型層に接する第２導電型層と、前記第２導電型層と電気的に接続された表面電極と、を有する。前記回路部は、前記半導体層内に設けられた第１導電型の第１ウェルと、前記第１ウェル内に設けられた第２導電型の第２ウェルと、前記第１ウェル内に設けられた第２導電型の第１ドレイン層と、前記第１ウェル内に設けられた第２導電型の第１ソース層と、前記第１ドレイン層と前記第１ソース層との間における前記第１ウェルの表面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、前記第２ウェル内に設けられた第１導電型の第２ドレイン層と、前記第２ウェル内に設けられた第１導電型の第２ソース層と、前記第２ドレイン層と前記第２ソース層との間における前記第２ウェルの表面上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、を有する。

【図面の簡単な説明】

【0006】

【図1】実施形態の半導体装置の模式断面図である。

【図2】実施形態の半導体装置の光検出部の等価回路図である。

【図3】実施形態の半導体装置の回路部における半導体層の模式平面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。以下の実施形態では第１導電型をＰ型、第２導電型をＮ型として説明するが、第１導電型をＮ型、第２導電型をＰ型としてもよい。

【0008】

図１は、実施形態の半導体装置１の模式断面図である。

【0009】

半導体装置１は、光検出部１０と回路部３０とを有する。光検出部１０と回路部３０は、同じ基板８１上に混載されている。

【0010】

光検出部１０は、Ｐ型の基板８１と、基板８１上に設けられたＮ型の半導体層８２と、基板８１の裏面に設けられた裏面電極１９と、半導体層８２内に設けられたＰ型層１１と、Ｐ型層１１上に設けられ、Ｐ型層１１に接するＮ型層１２と、Ｎ型層１２と電気的に接続された表面電極１８とを有する。

【0011】

基板８１はシリコン基板である。半導体層８２、Ｐ型層１１、及びＮ型層１２はシリコン層である。半導体層８２は、基板８１上にエピタキシャル成長される。例えば、基板８１のＰ型不純物濃度は、１×１０^１８/ｃｍ^３である。Ｐ型層１１とＮ型層１２とはＰＮ接合を形成し、フォトダイオードを構成している。

【0012】

光検出部１０の半導体層８２の表面及びＮ型層１２の表面には、例えばＬＯＣＯＳ（local oxidation of silicon）構造の絶縁膜１４が設けられている。なお、ＬＯＣＯＳ構造の代わりに、トレンチ構造の絶縁部が設けられていてもよい。

【0013】

光検出部１０は、Ｎ型層１２と電気的に接続されたクエンチ抵抗１３をさらに有することができる。クエンチ抵抗１３の材料は、例えばポリシリコンである。クエンチ抵抗１３は絶縁膜１４上に設けられている。絶縁膜１４上には、クエンチ抵抗１３を覆うように、絶縁性の保護膜１５が設けられている。

【0014】

Ｎ型層１２は、導電部材１６を介して表面電極１８と電気的に接続されている。導電部材１６は、表面電極１８の下方において保護膜１５及び絶縁膜１４を貫通してＮ型層１２に達する。

【0015】

クエンチ抵抗１３は、導電部材１７を介して表面電極１８と電気的に接続されている。導電部材１７は、表面電極１８の下方において保護膜１５を貫通してクエンチ抵抗１３に達する。

【0016】

光検出部１０は、Ｎ型層１２の表面側から光の入射を受け、受光した光を電気信号に変換する。光検出部１０は、表面電極１８と裏面電極１９とを結ぶ方向（縦方向）に電流が流れる縦型フォトダイオード構造を有する。

【0017】

図２は、光検出部１０の等価回路図である。

【0018】

光検出部１０は、表面電極１８と裏面電極１９との間に並列接続された複数のアバランシェフォトダイオード２０を含むＳｉＰＭ（Silicon Photomultiplier）である。Ｐ型層１１がアバランシェフォトダイオード２０のアノード層であり、Ｎ型層１２がアバランシェフォトダイオード２０のカソード層である。

【0019】

表面電極１８と裏面電極１９との間には、アバランシェフォトダイオード２０の降伏電圧よりも高い逆方向電圧が印加される。ＳｉＰＭにおいては、ガイガーモードと呼ばれる領域（光電流の増倍率が高く動作電圧に比例する領域）においてフォトンの検出が可能となる。また、クエンチ抵抗１３により、ガイガーモードの特性（傾きなど）を調整できる。

【0020】

回路部３０は、光検出部１０が出力する電気信号を処理する。回路部３０は、例えばＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）回路を含む。ＣＭＯＳ回路は、Ｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）４０と、Ｐ型ＭＯＳＦＥＴ６０を含む。

【0021】

図１に示すように、回路部３０の半導体層８２内に、Ｐ型の第１ウェル９０が設けられている。ＣＭＯＳ回路を構成する各半導体層は、第１ウェル９０内に設けられている。第１ウェル９０、及びＣＭＯＳ回路を構成する各半導体層は、シリコン層である。第１ウェル９０は光検出部１０のＰ型層１１よりも深く、第１ウェル９０の深さは例えば３μｍ以上５μｍ以下程度である。

【0022】

Ｎ型ＭＯＳＦＥＴ４０は、第１ウェル９０内に設けられたＮ型の第１ドレイン層４１と、第１ウェル９０内に設けられたＮ型の第１ソース層４２と、第１ゲート絶縁膜４３と、第１ゲート絶縁膜４３上に設けられた第１ゲート電極４４とを有する。

【0023】

第１ドレイン層４１と第１ソース層４２は、第１ウェル９０内で互いに離間している。第１ゲート絶縁膜４３は、第１ドレイン層４１と第１ソース層４２との間における第１ウェル９０の表面上に設けられている。

【0024】

Ｐ型ＭＯＳＦＥＴ６０は、第１ウェル９０内に設けられたＮ型の第２ウェル６５と、第２ウェル６５内に設けられたＰ型の第２ドレイン層６１と、第２ウェル６５内に設けられたＰ型の第２ソース層６２と、第２ゲート絶縁膜６３と、第２ゲート絶縁膜６３上に設けられた第２ゲート電極６４とを有する。

【0025】

第２ドレイン層６１と第２ソース層６２は、第２ウェル６５内で互いに離間している。第２ゲート絶縁膜６３は、第２ドレイン層６１と第２ソース層６２との間における第２ウェル６５の表面上に設けられている。

【0026】

図３は、回路部３０における第１ウェル９０、第２ウェル６５、第１ドレイン層４１、第１ソース層４２、第２ドレイン層６１、及び第２ソース層６２の模式平面図である。

【0027】

図３に示す平面視において、第１ウェル９０は、第２ウェル６５、第１ドレイン層４１、第１ソース層４２、第２ドレイン層６１、及び第２ソース層６２を囲んでいる。

【0028】

図１に示すように、絶縁膜８３が、回路部３０の各半導体層（第１ウェル９０、第２ウェル６５、第１ドレイン層４１、第１ソース層４２、第２ドレイン層６１、及び第２ソース層６２）の表面を覆っている。また、絶縁膜８３は、第１ゲート電極４４及び第２ゲート電極６４を覆っている。

【0029】

第１ドレイン層４１は、導電部材４８を介して第１ドレイン電極５２と電気的に接続されている。導電部材４８は、第１ドレイン電極５２の下方において絶縁膜８３を貫通して第１ドレイン層４１に達する。

【0030】

第１ソース層４２は、導電部材４６を介して第１ソース電極４９と電気的に接続されている。導電部材４６は、第１ソース電極４９の下方において絶縁膜８３を貫通して第１ソース層４２に達する。

【0031】

第１ゲート電極４４は、導電部材４７を介して第１ゲート配線５１と電気的に接続されている。導電部材４７は、第１ゲート配線５１の下方において絶縁膜８３を貫通して第１ゲート電極４４に達する。

【0032】

第２ドレイン層６１は、導電部材６８を介して第２ドレイン電極７２と電気的に接続されている。導電部材６８は、第２ドレイン電極７２の下方において絶縁膜８３を貫通して第２ドレイン層６１に達する。

【0033】

第２ソース層６２は、導電部材６６を介して第２ソース電極６９と電気的に接続されている。導電部材６６は、第２ソース電極６９の下方において絶縁膜８３を貫通して第２ソース層６２に達する。

【0034】

第２ゲート電極６４は、導電部材６７を介して第２ゲート配線７１と電気的に接続されている。導電部材６７は、第２ゲート配線７１の下方において絶縁膜８３を貫通して第２ゲート電極６４に達する。

【0035】

光検出部１０は、半導体層８２の表面と基板８１の裏面のそれぞれに電極を有する縦型構造である。このような縦型構造は、半導体層８２の表面側にアノードとカソードの両電極を配置した横型構造に比べて、受光面積を広くでき、感度の向上を図れる。

【0036】

基板８１には裏面電極１９の電位が与えられる。この基板８１は回路部３０の領域にも設けられている。回路部３０は、ドレイン、ソース、及びゲートの各電極が半導体層８２の表面側に設けられた横型構造である。そのため、基板８１と回路部３０とを電気的に分離することが求められる。

【0037】

本実施形態によれば、回路部３０の半導体層８２内に設けた第１ウェル９０によって基板８１と回路部３０とを電気的に分離している。第１ウェル９０に、基板８１に与える電位（裏面電極１９の電位）よりも高い電位を与えることで、半導体層８２と第１ウェル９０とのＰＮ接合から空乏層を伸展させることができる。

【0038】

したがって、本実施形態によれば、光検出部１０の受光面積の低減を抑えつつ、光検出部１０と回路部３０とを基板８１上に混載することができる。

【0039】

第１ウェル９０は、Ｎ型ＭＯＳＦＥＴ４０の第１ドレイン層４１及び第１ソース層４２に接する上部領域９０ａと、半導体層８２と上部領域９０ａとの間に位置する下部領域９０ｂとを含む。

【0040】

上部領域９０ａにおける第１ドレイン層４１と第１ソース層４２との間の領域にＮ型ＭＯＳＦＥＴ４０のチャネルが形成される。チャネルが形成される領域を含む上部領域９０ａのＰ型不純物濃度は、Ｎ型ＭＯＳＦＥＴ４０の閾値等によって設定される。上部領域９０ａは、Ｎ型ＭＯＳＦＥＴ４０のＰ型ウェルとして機能する。

【0041】

下部領域９０ｂのＰ型不純物濃度は、半導体層８２と第１ウェル９０とのＰＮ接合から空乏層を伸展させやすくして耐圧を確保する観点から、上部領域９０ａのＰ型不純物濃度よりも低いことが好ましい。

【0042】

アバランシェフォトダイオード２０は、シリコンに限らず、化合物半導体から形成してもよい。

【0043】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0044】

１…半導体装置、１０…光検出部、１１…第１導電型層、１２…第２導電型層、１３…クエンチ抵抗、１８…表面電極、１９…裏面電極、２０…アバランシェフォトダイオード、３０…回路部、４０…Ｎ型ＭＯＳＦＥＴ、６０…Ｐ型ＭＯＳＦＥＴ、６５…第２ウェル、８１…基板、８２…半導体層、９０…第１ウェル、９０ａ…上部領域、９０ｂ…下部領域

【図1】

【図2】

【図3】