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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-04
(45)【発行日】2024-12-12
(54)【発明の名称】半導体装置およびそれに用いるデータ生成方法
(51)【国際特許分類】
G06F 17/16 20060101AFI20241205BHJP
G06F 9/38 20180101ALI20241205BHJP
【ＦＩ】
G06F17/16 M
G06F9/38 370C
【請求項の数】
9
(21)【出願番号】P 2020114592
(22)【出願日】2020-07-02
(65)【公開番号】P2022012624
(43)【公開日】2022-01-17
【審査請求日】2023-01-10
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、国立研究開発法人新エネルギー・産業技術総合開発機構「高効率・高速処理を可能とするＡＩチップ・次世代コンピューティングの技術開発／革新的ＡＩエッジコンピューティング技術の開発／動的再構成技術を活用した組み込みＡＩシステムの研究開発」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】藤井 太郎
(72)【発明者】
【氏名】戸川 勝巳
(72)【発明者】
【氏名】田中 照人
(72)【発明者】
【氏名】戸井 崇雄
【審査官】坂東 博司
(56)【参考文献】
【文献】特開２０１９－２１９７５３（ＪＰ，Ａ）
【文献】国際公開第２０２０／１４４８３６（ＷＯ，Ａ１）
【文献】特開２０１９－２００５５３（ＪＰ，Ａ）
【文献】国際公開第２０２０／０５７５９３（ＷＯ，Ａ１）
【文献】特表２０２２－５０２７４７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／０３０３７５７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０２３５８６６（ＵＳ，Ａ１）
【文献】特開２０２０－０６０９６７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ １７／１６
Ｇ０６Ｆ ９／３８
(57)【特許請求の範囲】
【請求項1】
複数の重みデータと、前記複数の重みデータと複数の入力データとの対応関係を示す複数の付加情報とを、並列的に出力するメモリと、前記複数の重みデータに対応した複数の積和演算器と、
前記複数の積和演算器に対応し、前記複数の入力データが並列的に供給され、前記複数の入力データにおいて、前記付加情報によって特定される入力データを選択して、出力する複数のセレクタと、
を備え、
前記複数の積和演算器のそれぞれは、前記複数の重みデータにおいて、互いに異なる重みデータと、対応するセレクタから出力されている入力データとの間で積和演算を行う、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、前記メモリには、前記複数の重みデータと、前記複数の付加情報が格納され、前記メモリは、互いに異なる前記複数の重みデータと、前記複数の付加情報を、第１期間において、連続的に出力し、
前記複数のセレクタには、前記第１期間において、前記複数の入力データが継続的に供給される、半導体装置。
【請求項3】
請求項２に記載の半導体装置において、前記メモリには、数値０に相当するデータが減らされるように圧縮された複数の重みデータが格納されている、半導体装置。
【請求項4】
請求項３に記載の半導体装置において、前記複数のセレクタには、前記第１期間に続く第２期間において、前記第１期間に供給された複数の入力データとは異なる複数の入力データが供給される、半導体装置。
【請求項5】
メモリから並列的に出力される複数の重みデータに対応した複数の積和演算器と、前記複数の積和演算器に対応し、複数の入力データが並列的に供給され、前記複数の重みデータと前記複数の入力データとの対応関係を示す付加情報によって特定される入力データを、前記複数の入力データから選択して、対応する積和演算器へ出力する複数のセレクタと、を備えた並列演算回路で用いられる前記複数の重みデータを生成するデータ生成方法であって、行列状に配置された元の重みデータにおいて、列に配置された複数の元の重みデータから所定の値に相当する元の重みデータを省略する省略工程と、
前記省略工程で省略された元の重みデータと同じ列に配置された上位行における元の重みデータを、省略された元の重みデータの代わりに詰める圧縮工程と、
前記複数の入力データにおいて、前記省略工程で省略されなかった元の重みデータと演算されるべき入力データとの対応を示す付加情報を生成する付加情報生成工程と、
を備え、
同じ行に配置されている複数の元の重みデータを、前記複数の重みデータとして生成するデータ生成方法。
【請求項6】
請求項５に記載のデータ生成方法において、前記所定の値は、数値０である、データ生成方法。
【請求項7】
請求項５に記載のデータ生成方法において、前記行列状に配置された元の重みデータにおいて、同一の列に配置された元の重みデータのうち、小さな値を閾値とし、前記閾値よりも小さな値を、前記所定の値とする、データ生成方法。
【請求項8】
請求項７に記載のデータ生成方法において、前記行列状に配置された元の重みデータにおいて、各列に配置される元の重みデータの数が、等しくなるように、前記各列における前記閾値が設定される、データ生成方法。
【請求項9】
請求項５に記載のデータ生成方法において、前記元の重みデータが配置された行列は複数であり、前記セレクタへ供給される前記複数の入力データが、変化するごとに、異なる行列から前記複数の重みデータが、前記複数の積和演算器に供給され、
複数の前記行列のそれぞれにおける行に対して、重要度を設定する重要度設定工程と、
複数の前記行列において、残す行数を指定する指定値に従って、前記重要度設定工程で設定された重要度を基に、行列ごとに残す行数を求める行数設定工程と、
行列の列ごとに、前記行数設定工程で求められた行数が残るように、前記所定の値が設定される、データ生成方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、それに用いるデータ生成方法およびその制御方法に関し、例えばディープラーニング処理等の演算処理を行う半導体装置、それに用いるデータ生成方法およびその制御方法に関する。
【背景技術】
【0002】
例えばディープラーニング処理等の大規模な演算処理を行う半導体装置が、特許文献１に記載されている。この特許文献１の例えば図１０には、ディープラーニング処理に必要な演算処理を行うために並列演算部（１２１）が記載されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１９－２１９７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１では、その図１０に示されているように、ローカルメモリ（１２２）からデータが並列演算部（１２１）に供給され、並列演算部（１２１）において、並列的に積和演算が行われる。すなわち、ＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒａｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ）型で処理が行われる。本発明者らは、特許文献１に記載の技術を用いながら、処理時間の短縮化を図ることを検討した。
【0005】
【0006】
図２８において、ｍｅｍ＿ａ～ｍｅｍ＿ｎは、ローカルメモリを示し、ｍｕｌは乗算器を示している。また、ＡＤ＿ａ～ＡＤ＿ｎは、加算および累積を行う演算器を示している。ローカルメモリｍｅｍ＿ａを例にして述べると、ローカルメモリｍｅｍ＿ａから出力された重みデータＡ、Ｂ、Ｃが、対応する乗算器ｍｕｌに供給され、対応する乗算器ｍｕｌによって入力データａ、ｂ、ｃと乗算される。それぞれの乗算結果は、対応する演算器ＡＤ＿ａに供給され、加算される。入力データと重みデータを変えながら、前記した演算を繰り返すことにより、入力データと重みデータとの積和演算が行われ、図２９に示すような、行列演算を行うことができる。
【0007】
このような構成にすることにより、積和演算の処理時間を短縮させることが可能である。しかしながら、ローカルメモリｍｅｍ＿ａ～ｍｅｍ＿ｎのそれぞれから、複数の重みデータａ、ｂ、ｃを実質的に同時読み出すことが要求されると言う課題が生じる。また、８ビット幅で乗算を行う乗算器ｍｕｌが増加し、専有面積が増加すると言う課題が生じる。
【課題を解決するための手段】
【0008】
一実施の形態に係る半導体装置は、次のとおりである。
【0009】
すなわち、半導体装置は、複数の第１データを、並列的に出力するメモリと、複数の第１データに対応した複数の積和演算器と、複数の積和演算器に対応し、複数の第２データが並列的に供給され、複数の第２データにおいて、対応する積和演算器によって第１データと演算されるべき第２データの位置を示す付加情報に従って、供給されている複数の第２データから第２データを選択して出力する複数のセレクタとを備える。複数の積和演算器のそれぞれは、複数の第１データにおいて、互いに異なる第１データと、対応するセレクタから出力されている第２データとの間で積和演算を行う。
【0010】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【発明の効果】
【0011】
一実施の形態によれば、処理時間の短縮化を図ることが可能な半導体装置、それに用いるデータ生成方法およびその制御方法を提供することができる。
【図面の簡単な説明】
【0012】
【図1】実施の形態１に係る半導体装置の構成を示すブロック図である。
【図2】ニューラルネットワーク構造の例を示す図である。
【図3】ニューラルネットワークの演算処理の流れを示す模式図である。
【図4】実施の形態１に係る並列演算器での処理を説明するための図である。
【図5】実施の形態１に係る並列演算器での処理を説明するための図である。
【図6】実施の形態１に係る並列演算回路の構成を示すブロック図である。
【図7】実施の形態１に係る並列演算回路の原理を説明するための図である。
【図8】実施の形態１に係る圧縮方法を説明するための図である。
【図9】実施の形態１に係る並列演算回路を説明するための図である。
【図10】実施の形態１に係る並列演算回路を説明するための図である。
【図11】実施の形態１に係る並列演算回路を説明するための図である。
【図12】実施の形態１に係る並列演算回路の動作を示す状態図である。
【図13】実施の形態１に係る並列演算回路の動作を示す状態図である。
【図14】実施の形態１に係る並列演算回路の動作を示す状態図である。
【図15】実施の形態１に係る並列演算回路の動作を示す状態図である。
【図16】実施の形態１に係るディープラーニング処理の全体的なフローを示す図である。
【図17】本発明者が検討した圧縮を説明するための図である。
【図18】実施の形態１の変形例１に係る圧縮方法を示す図である。
【図19】実施の形態１の変形例２に係る圧縮方法を示す図である。
【図20】実施の形態１の変形例３に係る圧縮方法を示す図である。
【図21】実施の形態２に係る並列演算回路の構成を示すブロック図である。
【図22】実施の形態２の変形例１に係る並列演算回路の構成を示すブロック図である。
【図23】実施の形態２に係る３値の重みを用いた並列演算回路の構成を示すブロック図である。
【図24】実施の形態３に係る並列演算回路の構成を示すブロック図である。
【図25】実施の形態３に係る並列演算回路の構成を示すブロック図である。
【図26】実施の形態３の変形例１に係る並列演算回路の構成を示すブロック図である。
【図27】実施の形態４に係る並列演算回路の構成を示すブロック図である。
【図28】比較例の並列演算回路の構成を示すブロック図である。
【発明を実施するための形態】
【0013】
以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、数、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【0014】
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0015】
以下では、ディープラーニング処理に適した半導体装置を例にして説明する。しかしながら、ディープラーニング処理は一例であり、以下で説明する半導体装置および制御方法は、大規模な演算処理等を行うものであってもよい。
【0016】
発明が解決しようとする課題で説明した２つの課題を解決する手段が、実施の形態１と、実施の形態２および３とでは異なっているので、それぞれの概要をここで述べておく。
【0017】
＜実施の形態１＞
実施の形態１においては、行列状に配置される重みデータのうち、積演算の際に影響の少ないデータ、例えば数値０に相当するデータを省略するような圧縮が行われ、ローカルメモリに格納される。これにより、積演算において影響の少ない重みデータの供給が省略され、有意の重みデータが、並列演算回路に供給されることになる。すなわち、複数の有意の重みデータが、並列演算回路に実質的に同時に供給されることになる。また、並列演算回路は、複数の入力データから積和演算に用いられる入力データを選択するセレクタが設けられる。これにより、複数の入力データに対して共通の積演算器を設けることが可能となり、積演算器の増加を抑制することが可能であり、並列演算回路の専有面積の増加を抑制することが可能である。
実施の形態１においては、行列状に配置される重みデータのうち、積演算の際に影響の少ないデータ、例えば数値０に相当するデータを省略するような圧縮が行われ、ローカルメモリに格納される。これにより、積演算において影響の少ない重みデータの供給が省略され、有意の重みデータが、並列演算回路に供給されることになる。すなわち、複数の有意の重みデータが、並列演算回路に実質的に同時に供給されることになる。また、並列演算回路は、複数の入力データから積和演算に用いられる入力データを選択するセレクタが設けられる。これにより、複数の入力データに対して共通の積演算器を設けることが可能となり、積演算器の増加を抑制することが可能であり、並列演算回路の専有面積の増加を抑制することが可能である。
【0018】
特に制限されないが、例えば、スパースモデル向けの学習では、重みデータが数値０に相当するデータとなるものが多いため、実施の形態１に係る並列演算回路が有効である。
【0019】
＜実施の形態２および３＞
実施の形態２および３においては、行列状に配置される重みデータとして、従来技術と同様多ビットのデータを用いている。一方で、演算に使用する値としては狭ビット幅とし、前記多ビットは複数の狭ビットを束ねた形としている。これにより、ローカルメモリは従来と同じ重みデータ幅でありながら、同時に並列演算回路に出力される重みデータの個数を増やすことが可能となる。また、狭ビット幅のデータ(重み)と多ビット幅の入力データとの間で演算を行う演算器は、多ビット幅同士の積演算器に比べて専有面積を小型にすることが可能である。そのため、並列演算回路の専有面積の増加を抑制することが可能である。
実施の形態２および３においては、行列状に配置される重みデータとして、従来技術と同様多ビットのデータを用いている。一方で、演算に使用する値としては狭ビット幅とし、前記多ビットは複数の狭ビットを束ねた形としている。これにより、ローカルメモリは従来と同じ重みデータ幅でありながら、同時に並列演算回路に出力される重みデータの個数を増やすことが可能となる。また、狭ビット幅のデータ(重み)と多ビット幅の入力データとの間で演算を行う演算器は、多ビット幅同士の積演算器に比べて専有面積を小型にすることが可能である。そのため、並列演算回路の専有面積の増加を抑制することが可能である。
【0020】
実施の形態２では、狭ビット幅のデータとして、２値の例を説明する。この場合、重みデータは、１ビット幅の狭ビット幅となる。また、実施の形態３では、狭ビット幅のデータとして、３値の例を説明する。３値を表すために、少なくとも２ビットが必要とされるため、重みデータは、２ビット幅の狭ビット幅となる。
【0021】
勿論、実施の形態２および３においては、実施の形態１で述べるような重みデータの圧縮の操作は要求されない。
【0022】
このように、実施の形態１～３のいずれにおいても、前記した２つの課題を解決することが可能であり、専有面積の増加を抑制しながら、処理時間の短縮化を図ることが可能である。しかも従来技術の構成に小規模の回路を追加するだけで実現できるため、従来構成との共存が容易な形態となっている。
【0023】
次に、実施の形態１～３に係る半導体装置を説明する。
【0024】
（実施の形態１）
＜半導体装置の構成＞
図１は、実施の形態１に係る半導体装置の構成を示すブロック図である。図１において、１は半導体装置を示し、２は半導体装置１に搭載されているアレイ型プロセッサを示している。また、同図において、１０はメモリを示している。半導体装置１には、アレイ型プロセッサ２およびメモリ１０以外の回路ブロックも搭載されているが、同図では省略されている。
＜半導体装置の構成＞
図１は、実施の形態１に係る半導体装置の構成を示すブロック図である。図１において、１は半導体装置を示し、２は半導体装置１に搭載されているアレイ型プロセッサを示している。また、同図において、１０はメモリを示している。半導体装置１には、アレイ型プロセッサ２およびメモリ１０以外の回路ブロックも搭載されているが、同図では省略されている。
【0025】
アレイ型プロセッサ２は、処理に係るアレイ部１２と、管理部９と、転送パス部１１とを備えている。管理部９は、メモリ１０からディスクリプタ列が供給され、ディスクリプタ列に従って、アレイ部１２を管理する。転送パス部１１は、重みデータ等を転送するバスＢ＿Ｗとアレイ部１２との間に接続され、重みデータ等をアレイ部１２へ転送する。アレイ部１２は、バスＢ＿ＤＩからの入力データを処理し、処理された結果をバスＢ＿ＤＯに出力データとして出力する。この処理を行う際に、アレイ部１２は、重みデータ等を用いる。
【0026】
＜＜アレイ部１２＞＞
アレイ部１２は、次に述べる複数の回路ブロックを備えている。模式的ではあるが、図１における回路ブロックの配置は、実際の半導体チップにおける配置に合わせて描かれている。しかしながら、回路ブロックの配置は、これに限定されるものではない。
アレイ部１２は、次に述べる複数の回路ブロックを備えている。模式的ではあるが、図１における回路ブロックの配置は、実際の半導体チップにおける配置に合わせて描かれている。しかしながら、回路ブロックの配置は、これに限定されるものではない。
【0027】
アレイ部１２が備える回路ブロックとして、図１には、並列演算回路３＿０～３＿８と、メモリ（Ｍｅｍ）４＿０～４＿７と、ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）５＿０～５＿７、７＿０～７＿７と、プロセッサエレメント（以下、ＰＥとも称する）６＿０～６＿７とを備えている。さらに、回路ブロックとして、アレイ部１２は、プログラマブルスイッチ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｗｉｔｃｈ、以下、Ｐスイッチとも称する）Ｐ＿ＳＷ１～Ｐ＿ＳＷ３を備えている。
【0028】
以下の説明において、ＰＥ６＿０～６＿７を纏めて述べる場合、ＰＥの符号として６を用いる。また、並列演算回路３＿０～３＿８を纏めて述べる場合、並列演算回路の符号として３を用いる。同様に、ＤＭＡＣについては、纏めて述べる場合、符号５または７を用い、メモリについては、符号４を用い、Ｐスイッチについては、符号Ｐ＿ＳＷを用いる。
【0029】
ＰＥ６は、種々の機能を実現することが可能な回路ブロックである。ＰＥ６によって実現する機能は、管理部９からの制御信号によって定められる。また、ＰスイッチＰ＿ＳＷも、管理部９からの制御信号によって、指定された回路ブロック間を電気的に接続する。例えば、管理部９からの制御信号によって、所定のＰＥ６は所定の演算をするように機能が設定される。また、所定のＰスイッチＰ＿ＳＷは、管理部９からの制御信号によって、例えば所定の並列演算回路３と所定のＰＥ６との間を接続するように設定される。ここでは、アレイ部１２に、複数のＰＥ６が設けられている例を説明したが、これに限定されるものではない。
【0030】
例えば、ＰＥ６＿０～６＿７のうち、特定のＰＥを、機能が予め決められた専用の回路ブロックに変更してもよい。図１で説明すると、符号６＿０のＰＥを専用回路ブロックＢＮに変更し、符号６＿２のＰＥを、活性化処理を行う専用回路ブロックに変更している。ここで、ＢＮは、バッチノーマライゼーション（Ｂａｔｃｈ Ｎｏｒｍａｌｉｚａｔｉｏｎ）機能を示している。このように、汎用のＰＥを専用回路ブロックに変更することによって、処理効率と速度の向上を図ることが可能である。
【0031】
ＤＭＡＣ５は、入力データを、例えば所定の並列演算回路３に転送する。並列演算回路３は、重みデータと、ＤＭＡＣ５によって転送された入力データとの間で、並列的に積和演算を実行する。並列演算回路３によって算出された演算結果に対して、ＰＥ６に設定された機能が適用され、その結果が、ＤＭＡＣ７によって、出力データとして出力される。
【0032】
なお、図１に示すように、並列演算回路３をアレイ部１２の中央部分に配置することにより、並列演算回路３間の距離を短くすることが可能である。そのため、図１に示す配置は、並列演算回路３の演算性能が、アレイ型プロセッサ２によって実行される処理対象のアプリケーションの性能に影響するような場合に適している。
【0033】
＜＜管理部９、メモリ１０、転送パス部１１および並列演算回路３＞＞
メモリ１０には、複数のディスクリプタ列が格納されている。それぞれのディスクリプタ列は、ＰＥ６の機能を指定する情報およびＰスイッチＰ＿ＳＷの状態を定める情報等を備えている。ディスクリプタ列が、管理部９に供給されると、管理部９は、ディスクリプタ列を解読し、対応する制御信号を生成して、アレイ部１２等に供給する。これにより、ユーザがメモリ１０に格納したディスクリプタ列に従った処理が、アレイ部１２において実現される。言い換えるならば、アレイ部１２の内部の接続および状態が、管理部９によって定まる。なお、ディスクリプタには、並列演算回路３に対する情報が含まれていてもよい。
メモリ１０には、複数のディスクリプタ列が格納されている。それぞれのディスクリプタ列は、ＰＥ６の機能を指定する情報およびＰスイッチＰ＿ＳＷの状態を定める情報等を備えている。ディスクリプタ列が、管理部９に供給されると、管理部９は、ディスクリプタ列を解読し、対応する制御信号を生成して、アレイ部１２等に供給する。これにより、ユーザがメモリ１０に格納したディスクリプタ列に従った処理が、アレイ部１２において実現される。言い換えるならば、アレイ部１２の内部の接続および状態が、管理部９によって定まる。なお、ディスクリプタには、並列演算回路３に対する情報が含まれていてもよい。
【0034】
転送パス部１１は、ＤＭＡＣ８を備えている。ＤＭＡＣ８は、バスＢ＿Ｗにおける重みデータを、並列演算回路３に転送する。後で説明するが、並列演算回路３はローカルメモリを備えている。このローカルメモリに重みデータが格納される。並列演算回路３においては、この重みデータと、入力データに基づいたデータとの間で積和演算が実行される。並列演算回路３については、後で図面を用いて詳しく説明するので、ここでは、これ以上説明しない。なお、メモリ４は、アレイ部１２で処理が行われる際に用いられる。
【0035】
＜ディープラーニング処理における演算処理＞
次に、図１に示したアレイ型プロセッサ２で、ディープラーニング処理を実現する例を説明する。ここでは、ディープラーニング処理を行うために繰り返されるニューラルネットワークの処理を、図１～図３を用いて説明する。ここで、図２は、ニューラルネットワーク構造の例を示す図である。図３は、ニューラルネットワークの演算処理の流れを示す模式図である。
次に、図１に示したアレイ型プロセッサ２で、ディープラーニング処理を実現する例を説明する。ここでは、ディープラーニング処理を行うために繰り返されるニューラルネットワークの処理を、図１～図３を用いて説明する。ここで、図２は、ニューラルネットワーク構造の例を示す図である。図３は、ニューラルネットワークの演算処理の流れを示す模式図である。
【0036】
図１に示したアレイ型プロセッサ２は、ディープラーニング処理において実行される畳み込み処理に適している。畳み込み処理においては、同じ重みデータが非常に多数回用いられる。アレイ型プロセッサ２では、重みデータはローカルメモリに保持されるため、効率よく処理を行うことが可能となる。図２は、畳み込み処理ではなく、同じ重みデータを使い回さない全結合の例を示している。この図２を用いて、ニューラルネットワークにおける演算処理の概略を説明する。
【0037】
ニューラルネットワークの演算は、図２に示すように、入力データに対して重みデータｗ（ｗ’）を乗ずる積和演算を実行し、その積和演算結果に活性化等の演算を実行し、演算結果を出力すると言う手順をとる。
【0038】
実施の形態１に係るアレイ型プロセッサ２は、図３に示すような演算処理の流れで、図２に示した手順を実行する。図３において、１３は、特に制限されないが、アレイ型プロセッサ２の外部に設けられた外部メモリを示している。この外部メモリ１３に入力データが格納され、アレイ型プロセッサ２において求められた演算結果が、再び外部メモリ１３に書き込まれる。また、並列演算回路３のローカルメモリ１４には、重みデータｗ（ｗ’）が格納されている。
【0039】
アレイ部１２は、ステップＳ１において、外部メモリ１３から演算に必要な入力データ（特徴量）を読み出す。ステップＳ２において、アレイ部１２の構成および状態が、管理部９によって設定され、外部メモリ１３からの特徴量は、ステップＳ３において、逐次、並列演算回路３に供給される。並列演算回路３は、逐次供給された特徴量に対して、受け取った順に、ローカルメモリ１４に格納されている重みデータｗ（ｗ’）を乗ずることにより積和演算処理を、ステップＳ４において実行する。並列演算回路３による積和演算の演算結果は、ステップＳ５において、逐次出力される。
【0040】
アレイ部１２では、並列演算回路３で求められたデータに対して、必要に応じて足し合わせや活性化等の演算を、ステップＳ６で実行する。ステップＳ７において、アレイ部２は、演算の結果を別の特徴量として、外部メモリ１３に書き込む。このような処理によってニューラルネットワークの処理が実現され、この処理を繰り返すことにより、ディープラーニングの処理に必要な演算処理が実行される。
【0041】
このように、実施の形態１に係るアレイ型プロセッサ２においては、必要な演算処理のうち、規則的な積和演算処理を並列演算回路３で実行することで、高速化を実現することが可能となる。また、積和演算処理以外の演算処理は、管理部９等によって回路を動的に再構成することが可能なＰＥ６で実行する。これにより、図２および図３に第一層（第一層処理）、第二層（第二層処理）および出力層（第三層処理）として記載している各層における活性化等の処理を柔軟に設定することが可能である。さらに、アレイ型プロセッサ２に予め設けられている複数の並列演算回路３から、必要な演算処理に応じた数の並列演算回路を用いることが可能であり、ＰＥ６についても同様に、必要な演算処理に応じた数のＰＥ等を用いることが可能である。すなわち、柔軟性を向上させることが可能である。
【0042】
なお、図３において、３ａ～３ｍは、１つの並列演算回路３（例えば、３＿０）が備える積和演算器を示している。
【0043】
＜＜積和演算＞＞
次に、並列演算回路３で実行される積和演算の具体例を、図面を用いて説明する。図４および図５は、実施の形態１に係る並列演算器での処理を説明するための図である。ここで、図４は、行列演算式を模式的に示しており、図５は、図４に対応した行列演算式を示している。
次に、並列演算回路３で実行される積和演算の具体例を、図面を用いて説明する。図４および図５は、実施の形態１に係る並列演算器での処理を説明するための図である。ここで、図４は、行列演算式を模式的に示しており、図５は、図４に対応した行列演算式を示している。
【0044】
図４において、Ｉｎはｋ行×ｍ列の要素で構成された行列データを示し、Ｗはｍ行×ｎ列の要素で構成された行列データを示している。行列データＩｎの要素は、並列演算回路３（例えば３＿０）に入力される入力データに該当する。また、行列データＷの要素は、並列演算回路３＿０内のローカルメモリ１４に格納されたデータであり、図２で説明した重みデータｗ（ｗ’）に該当する。図４の例では、行列データＩｎの要素と行列データＷの要素との間で、乗算が行われ、その乗算結果の各要素に対してバイアス値Ｃが加算され、その結果が、ｋ行×ｎ列の要素からなる行列データＯｕｔとして出力される。なお、このバイアス値Ｃも、ローカルメモリ１４に格納される。
【0045】
第一層処理に関する行列データＩｎに対する積和演算が実行される場合を説明する。まず、行列データＩｎに対応する行列データＷおよびバイアス値Ｃが、初期値として、ローカルメモリ１４に転送される。次に、外部メモリ１３から行列データＩｎの第１行目のデータが読み出され、アレイ部１２に供給される。このとき、アレイ部１２は、管理部９によって規定された構成及び状態となっているため、読み出された第１行目のデータに対して、アレイ部１２の構成および状態により決まる所定の処理が実行され、所定の処理が実行された結果が、第１行目のデータとして、並列演算回路３に供給される。
【0046】
並列演算回路３においては、ローカルメモリ１４からのバイアス値Ｃが初期値として積和演算器３ａ～３ｎに設定される。その後、積和演算器３ａ～３ｎは、アレイ部１２から供給された第１行目のデータ（所定の処理が実行された結果）と、ローカルメモリ１４から読み出した行列データＷの第１列目のデータとの間で積演算を行う。
【0047】
図５には、行列データＩｎの列（ｍ）数が、２０で、行列データＷの列（ｎ）および行（ｍ）数が２０の場合の積和演算の例が示されている。図５の例を用いて説明すると、行列データＩｎの第１行目のデータｂ０～ｂ１９に対して、アレイ部１２により所定の処理が実行される。この処理の結果に対して、並列演算回路３が行列データＷとの間で積和演算を行う。行列データＩｎの第２行目以降も同様にして、並列演算回路３が行列データＷとの間で積和演算を行う。また、並列演算回路３においては、積演算を行っている過程において、積演算の結果が累積され、バイアス値Ｃの加算も行われる。これにより、行列データＯｕｔの各要素が算出される。
【0048】
＜＜並列演算回路３の構成＞＞
図６は、実施の形態１に係る並列演算回路の構成を示すブロック図である。並列演算回路３は、ローカルメモリ１４と、積和演算器３ａ～３ｍと、セレクタ１５と、ラッチ回路１９とを備えている。
図６は、実施の形態１に係る並列演算回路の構成を示すブロック図である。並列演算回路３は、ローカルメモリ１４と、積和演算器３ａ～３ｍと、セレクタ１５と、ラッチ回路１９とを備えている。
【0049】
ラッチ回路１９には、アレイ部１２で生成され、重みデータ（第１データ）との間で積和演算されるべき入力データ（特徴量）ＤＩが、直列的に供給される。特に制限されないが、１つの入力データＤＩは、並列の１６ビットによって構成されている。ラッチ回路１９には、１６ビットを一つの単位として、複数の入力データＤＩが順次供給される。ラッチ回路１９は、供給された入力データＤＩの列を、制御信号ＳＣＣに基づいて、４個の入力データＤＩを、データＤＬ０～ＤＬ３（第２データ）として並列的に出力する。例えば、最初に供給された入力データＤＩをデータＤＬ０とし、２番目に供給された入力データＤＩをデータＤＬ１とし、３番目に供給されたデータＤＩをデータＤＬ２とし、４番目に供給されたデータＤＩをデータＤＬ３として出力するとともに保持する。
【0050】
入力データＤＩが、高ビット幅の並列データであった場合、ラッチ回路１９は、供給されている高ビットの並列データを、データＤＬ０～ＤＬ３に分割して、並列的に出力するようにしてもよい。
【0051】
ラッチ回路１９は、次に制御信号ＳＣＣが変化すると、５番目に供給された入力データＤＩを、データＤＬ０とし、６番目に供給された入力データＤＩをデータＤＬ１とし、７番目に供給されたデータＤＩをデータＤＬ２とし、８番目に供給されたデータＤＩをデータＤＬ３として出力するとともに保持する。以降同様にして、制御信号ＳＣＣが変化するたびに、ラッチ回路１９は、順次供給された４個の入力データＤＩを並列的に出力し、保持する。言い換えるならば、ラッチ回路１９は、シリアルデータ列を、パラレルデータに変換する変換回路である。
【0052】
勿論、ラッチ回路１９はこれに限定されない。例えば、並列的に出力するデータの数は、４個に限定されず、２個以上であればよい。
【0053】
セレクタ１５は、ローカルメモリ１４、ラッチ回路１９および積和演算器３ａ～３ｍに接続されている。セレクタ１５は、積和演算器３ａ～３ｍにそれぞれ対応した単位セレクタ１５ａ～１５ｍを備えている。単位セレクタ１５ａ～１５ｍには、ラッチ回路１９からデータＤＬ０～ＤＬ３が、共通に供給されている。単位セレクタ１５ａ～１５ｍのそれぞれは、データＤＬ０～ＤＬ３のうち、ローカルメモリ１４から供給される付加情報（後で説明する）ＡＤａ～ＡＤｍによって特定されるデータを選択し、対応する積和演算器に供給する。
【0054】
ローカルメモリ１４は、１個のメモリによって構成されているが、積和演算器３ａ～３ｍに対応するように、出力が分割されている。出力が複数に分割されていることを示すために、同図では、ローカルメモリ１４が、単位ローカルメモリ１４ａ～１４ｍによって構成されているように描かれている。しかしながら、ローカルメモリ１４は、１個のメモリで構成されているため、単位ローカルメモリ１４ａ～１４ｍに対してワードＷ０～Ｗｎは、共通である。そのため、例えばワードＷ０が選択されると、単位ローカルメモリ１４ａ～１４ｍからは、対応する重みデータＷＤａ～ＷＤｍが、同時に読み出される。ここでは、ローカルメモリ１４を1個のメモリにより構成する例を説明するが、これに限定されず、複数のメモリによって構成してもよい。しかしながら、この場合、それぞれのメモリのアドレスを管理するための構成が要求されるため、1個のメモリでローカルメモリ１４を構成することが望ましい。
【0055】
また、単位ローカルメモリ１４ａ～１４ｍには、付加情報ＡＤａ～ＡＤｍが格納され、重みデータＷＤａ～ＷＤｍが読み出されるときに、この付加情報ＡＤａ～ＡＤｍも、同時に読み出される。
【0056】
実施の形態１においては、積和演算器と、単位セレクタと、単位ローカルメモリとが、一対一に対応している。例えば、積和演算器３ａと、単位セレクタ１５ａと、単位ローカルメモリ１４ａが、互いに対応している。単位ローカルメモリ１４ａから読み出された付加情報ＡＤａは、対応する単位セレクタ１５ａに供給される。付加情報ＡＤａに従って、データＤＬ１～ＤＬ４から単位セレクタ１５ａが選択したデータと、単位ローカルメモリ１４ａから読み出された重みデータＷＤａが、積和演算器３ａに供給される。なお、特に制限されないが、重みデータＷＤａも、１６ビットを単位としたデータである。
【0057】
積和演算器３ａは、掛け算器（積演算器）１６と、加算器１７と、レジスタ１８とを備えている。積演算器１６に、単位セレクタ１５ａで選択されたデータと重みデータＷＤａが供給され、これらのデータ間で積演算が実行される。積演算器１６で算出された積演算結果は、加算器１７によって、レジスタ１８に格納されているデータと加算され、加算結果は、レジスタ１８に格納される。レジスタ１８に格納されたデータが、積和演算結果ＳＲａとして出力される。レジスタ１８には、初期値として、数値０、あるいは図４で説明したバイアス値Ｃが、対応する単位ローカルメモリ１４ａから供給される。
【0058】
積和演算器３ａと、これに対応する単位セレクタ１５ａおよび単位ローカルメモリ１４ａを例にして説明したが、残りの積和演算器３ｂ～３ｍ、単位セレクタ１５ｂ～１５ｍおよび単位ローカルメモリ１４ｂ～１４ｍについても同様である。
【0059】
＜＜並列演算回路の動作＞＞
＜＜＜原理＞＞＞
先ず、実施の形態１に係る並列演算回路の原理を、図面を用いて説明する。図７は、実施の形態１に係る並列演算回路の原理を説明するための図である。図７には、図６に示した並列演算回路３において、４個の単位ローカルメモリ１４ａ～１４ｄと、これらの単位ローカルメモリに対応する単位セレクタ１５ａ～１５ｄと、積和演算器３ａ～３ｄとが示されている。なお、積和演算器３ａ～３ｄとしては、積演算器１６のみが、図７に示されている。
＜＜＜原理＞＞＞
先ず、実施の形態１に係る並列演算回路の原理を、図面を用いて説明する。図７は、実施の形態１に係る並列演算回路の原理を説明するための図である。図７には、図６に示した並列演算回路３において、４個の単位ローカルメモリ１４ａ～１４ｄと、これらの単位ローカルメモリに対応する単位セレクタ１５ａ～１５ｄと、積和演算器３ａ～３ｄとが示されている。なお、積和演算器３ａ～３ｄとしては、積演算器１６のみが、図７に示されている。
【0060】
並列演算回路３で実行される積和演算において、乗算係数となる重みデータは、ローカルメモリ１４に格納されるが、重みデータは、数値０に相当するデータを含む場合がある。数値０に相当する重みデータを用いて積和演算を実行しても、積和演算結果は変化しない。
【0061】
実施の形態１においては、ローカルメモリ１４に重みデータを格納する前に、重みデータを圧縮する処理が行われる。すなわち、実施の形態１では、数値０に相当する重みデータが省略され、省略により圧縮された重みデータが、ローカルメモリ１４に格納される。
これにより、図７に示すように、単位ローカルメモリ１４ａ～１４ｄの最下行には、数値０ではない重みデータａ０、ｂ１、ｃ２、ｄ３が格納されている。また、ラッチ回路１９（図６）が、時刻ｔ１において、データＡ～Ｄを入力データＤＬ０～ＤＬ３として出力し、時刻ｔ２において、データＥ～Ｈを入力データＤＬ０～ＤＬ３として出力する。
これにより、図７に示すように、単位ローカルメモリ１４ａ～１４ｄの最下行には、数値０ではない重みデータａ０、ｂ１、ｃ２、ｄ３が格納されている。また、ラッチ回路１９（図６）が、時刻ｔ１において、データＡ～Ｄを入力データＤＬ０～ＤＬ３として出力し、時刻ｔ２において、データＥ～Ｈを入力データＤＬ０～ＤＬ３として出力する。
【0062】
時刻ｔ１のときに、単位セレクタ１５ａ～１５ｄに供給されている付加情報ＡＤａ～ＡＤｄによって、単位セレクタ１５ａ～１５ｄは、図７に示すように、データＡ～Ｄを選択する。すなわち、単位セレクタ１５ａはデータＡを選択し、単位セレクタ１５ｂはデータＢを選択し、単位セレクタ１５ｃはデータＣを選択し、単位セレクタ１５ｄはデータＤを選択する。また、時刻ｔ１において、ワードＷ０（図６）を選択することにより、単位ローカルメモリ１４ａ～１４ｄから重みデータａ０、ｂ１、ｃ２、ｄ３が読み出される。これにより、積和演算器３ａ～３ｄにおける積演算器１６は、重みデータａ０、ｂ１、ｃ２、ｄ３とデータＡ～Ｄとの間で、同時に積演算を実行し、積演算結果Ａ＊ａ０、Ｂ＊ｂ１、Ｃ＊ｃ２、Ｄ＊ｄ３を出力する。
【0063】
続いて ワードＷ１を選択すると、単位ローカルメモリ１４ａ～１４ｄから次の重みデータを読み出すことができるのに対し、データＡ～Ｄはラッチ回路１９により保持されているため、引き続き使用することができる。これにより、積和演算器３ａ～３ｄにおける積演算器１６は、次の重みデータとデータＡ～Ｄとの間で、並列に積演算を実行する。その結果、積和演算器３ａ～３ｄからは、それぞれ２つの重みデータに基づいた、データＡ～Ｄに対する積和演算結果が並列に出力されることになる。
【0064】
時刻ｔ２になり、ラッチ回路１９から出力される入力データＤＬ０～ＤＬ３が、データＥ～Ｈに変更される。この場合も、時刻ｔ１のときと同様に、変更された入力データと重みデータとの積和演算結果が、積和演算器３ａ～３ｄから出力されることになる。
【0065】
＜＜＜圧縮方法（データ生成方法）＞＞＞
次に、重みデータを圧縮する圧縮方法を、図面を用いて説明する。重みデータを圧縮することにより、ローカルメモリ１４の消費量を圧縮するとともに、処理時間の短縮化を図ることが可能となる。図８は、実施の形態１に係る圧縮方法を説明するための図である。図８には、実施の形態１に係る圧縮方法によって、圧縮する前の状態（圧縮前）と圧縮後の状態（圧縮後）とが示されている。ここでは、ローカルメモリ１４において、重みデータ（元データ）が、行列状に配置されている場合を例にして説明する。ローカルメモリ１４を構成する単位ローカルメモリ１４ａ～１４ｄのそれぞれが、行列の列を構成する。また、単位ローカルメモリのワードは、Ｗ０～Ｗ７の８個であるものとする。これにより、圧縮前に示されているように、８行で４列の行列が構成されている。行列には、数値０に相当するデータを含む３２個の重みデータが配置されている。ここでも、それぞれの重みデータは、１６ビットにより構成されているものとする。
次に、重みデータを圧縮する圧縮方法を、図面を用いて説明する。重みデータを圧縮することにより、ローカルメモリ１４の消費量を圧縮するとともに、処理時間の短縮化を図ることが可能となる。図８は、実施の形態１に係る圧縮方法を説明するための図である。図８には、実施の形態１に係る圧縮方法によって、圧縮する前の状態（圧縮前）と圧縮後の状態（圧縮後）とが示されている。ここでは、ローカルメモリ１４において、重みデータ（元データ）が、行列状に配置されている場合を例にして説明する。ローカルメモリ１４を構成する単位ローカルメモリ１４ａ～１４ｄのそれぞれが、行列の列を構成する。また、単位ローカルメモリのワードは、Ｗ０～Ｗ７の８個であるものとする。これにより、圧縮前に示されているように、８行で４列の行列が構成されている。行列には、数値０に相当するデータを含む３２個の重みデータが配置されている。ここでも、それぞれの重みデータは、１６ビットにより構成されているものとする。
【0066】
実施の形態１に係る圧縮方法では、行列に配置されたデータのうち、数値０に相当するデータが、省略工程で減らされるように省略される。省略後の行列において、省略することにより空白となった部分には、同じ列において、上側に配置されていたデータを移動させて、空白の部分を詰める（圧縮工程）。すなわち、省略により空白となった部分がなくなるように、上側に配置されているデータを最下行に向けて移動させ、データを最下行側に詰める。
【0067】
単位ローカルメモリ１４ａに相当する列を例にして説明すると、次のとおりである。先ず、数値０に相当するデータは、ワードＷ０、Ｗ２、Ｗ４およびＷ６に配置されている（圧縮前）。これらのデータを省略することにより、ワードＷ０、Ｗ２、Ｗ４およびＷ６部分が空白となる。この空白部分が、数値０でないデータによって詰められるように、同じ列で、上側に配置されているデータを移動させる。すなわち、データａ１をワードＷ０に移動させる。これにより、ワードＷ１およびＷ２が空白となるため、ワードＷ３に配置されているデータａ３を、ワードＷ１に移動させる。これにより、ワードＷ２～Ｗ４が空白となるため、ワードＷ５に配置されているデータａ５をワードＷ２に移動させる。最後に、空白となったワードＷ３に、ワードＷ７に配置されているデータａ７を移動させる。残りの単位ローカルメモリ１４ｂ～１４ｄについても、同様に、データを移動させることにより、圧縮後として示されているように、３２個の重みデータは、４行４列に配置される。
【0068】
また、圧縮前の行列は、２つのグループＧ１、Ｇ２に分けられている。実施の形態１においては、グループに応じて、単位セレクタに供給されるデータが変更される。すなわち、グループＧ１では、重みデータとの演算対象である入力データＤＬ０～ＤＬ３として、データＡ～Ｄが供給される。これに対して、グループＧ２では、重みデータとの演算対象である入力データＤＬ０～ＤＬ３として、データＥ～Ｈが供給される。このグループＧ１とＧ２との間の境界線（一点鎖線）ＣＨＬの位置は、並列演算回路に入力される入力データの個数で定まる。図７の例では、入力データが、４個単位（Ａ～Ｄと、Ｅ～Ｈ）であるため、４行を１つのクループとして分けている。
【0069】
圧縮後では、グループＧ１は、２行のグループＧ１ａとなり、グループＧ２も、２行のグループＧ２ａとなっている。なお、グループＧ１、Ｇ２およびＧ１ａ、Ｇ２ａは、境界線ＣＨＬを境にして配置された２個の行列と見なすことができる。
【0070】
最下位行に向けて圧縮する際、グループを跨って、データが下側に移動しないようにする。例えば、単位ローカルメモリ１４ｃを例にすると、圧縮前にワードＷ４に配置されているデータｃ４は、圧縮により、ワードＷ１まで移動させることが可能である。しかしながら、データｃ４をワードＷ１まで移動させると、圧縮後のデータｃ４は、グループＧ１ａまで移動することになり、データＡ～Ｄのいずれかと演算されることになる。その結果、データｃ４は、誤った入力データと演算されてしまう。実施の形態１では、数値０に相当するデータが、グループＧ１ａの単位ローカルメモリ１４ｃにおけるワードＷ１の部分に追加される。これにより、圧縮後のデータｃ４は、境界線ＣＨＬを越えず、グループＧ２ａに配置されることになり、データＥ～Ｈのいずれかと演算されることになる。
【0071】
見方を変えると、圧縮前のグループＧ１、Ｇ２単位で、数値０に相当するデータを省略する圧縮を行い、圧縮後のグループＧ１ａ、Ｇ２ａを生成しているとみなすことができる。
【0072】
＜＜＜付加情報（第１付加情報）＞＞＞
圧縮前は、メモリ１４における重みの行Ｗｎが、各重みが どの入力データと演算するかを示していた。ここで、圧縮するために重みデータから数値０に相当するデータを省略すると、圧縮後の行列における重みデータの位置が変化する。そのため、圧縮後の重みデータと、その演算対象の入力データとの対応関係が不明となる。実施の形態１においては、圧縮後の重みデータが、どの入力データと演算するのかを示す情報が、付加情報として、付加情報生成工程で生成され、追加される。なお、以下の説明では、この付加情報は、第１付加情報とも称する。
圧縮前は、メモリ１４における重みの行Ｗｎが、各重みが どの入力データと演算するかを示していた。ここで、圧縮するために重みデータから数値０に相当するデータを省略すると、圧縮後の行列における重みデータの位置が変化する。そのため、圧縮後の重みデータと、その演算対象の入力データとの対応関係が不明となる。実施の形態１においては、圧縮後の重みデータが、どの入力データと演算するのかを示す情報が、付加情報として、付加情報生成工程で生成され、追加される。なお、以下の説明では、この付加情報は、第１付加情報とも称する。
【0073】
次に、図を用いて、第１付加情報を説明する。図９は、実施の形態１に係る並列演算回路を説明するための図である。
【0074】
図９に示した圧縮前の行列は、図８に示した圧縮前の行列と同じである。図９に示した圧縮後の行列には、圧縮された重みデータと対応する第１付加情報とが配置されている。図９では、単位ローカルメモリ１４ａ～１４ｄのそれぞれは、２つの記憶列を備えており、一方の記憶列（データ用記憶列）に重みデータが格納され、他方の記憶列（付加用記憶列）に第１付加情報が格納される。単位ローカルメモリ１４ａを例にして説明すると、一方の記憶列が符号１４ａｄで示され、他方の記憶列が符号１４ａａで示されている。
【0075】
圧縮前の行列において、列（単位ローカルメモリ１４ａ）に配置されている重みデータ０、ａ１、０、ａ３、０、ａ５、０、ａ７から、数値０に相当する重みデータが省略される。この場合、最下位のワードＷ０に配置されている重みデータ０の演算対象は、入力データＤＬ０（図７）となる。次のワードＷ１に配置されている重みデータａ１の演算対象は、入力データＤＬ１となり、ワードＷ２に配置されている重みデータ０の演算対象は、入力データＤＬ２となる。また、ワードＷ３に配置されている重みデータａ３の演算対象は、入力データＤＬ３となる。数値０に相当する重みデータが省略され、残った重みデータが、データ用記憶列１４ａｄに格納され、残った重みデータに対応する第１付加情報が、付加用記憶列１４ａａに格納される。
【0076】
圧縮前において、ワードＷ０～Ｗ３に配置された重みデータ０、ａ１、０、ａ３の演算対象は、入力データＤＬ０、ＤＬ１、ＤＬ２、ＤＬ３であり、この入力データＤＬ０～ＤＬ３の位置情報が、第１付加情報となる。ここで、符号ＤＬに付された番号０～３は、４個の入力データにおける位置に相当する。具体的に述べると、圧縮前のワードＷ１における重みデータａ１の演算対象は、入力データＤＬ１となり、位置情報は１となる。また、圧縮前のワードＷ３における重みデータａ３の演算対象は、入力データＤＬ３となり、位置情報は３となる。圧縮後の付加用記憶列１４ａａにおいて、ワードＷ０の部分には、重みデータａ１に対応する位置情報１が格納される。
【0077】
同様に、圧縮後の付加用記憶列１４ａａにおいて、ワードＷ１の部分には、重みデータａ３に対応する位置情報３が格納される。これにより、圧縮後の重みデータと、その演算対象となる入力データとの対応関係が定義される。その結果、圧縮後において、例えばワードＷ０が選択されたときには、データ用記憶列１４ａｄから、データａ０が、重みデータＷＤａとして読み出され、また付加用記憶列１４ａａから、位置を示す数値１が、付加情報ＡＤａとして読み出される。
【0078】
単位ローカルメモリ１４ａを例にして説明したが、残りの単位ローカルメモリ１４ｂ～１４ｄについても同様である。
【0079】
ここでは、グループＧ１およびＧ１ａを例にして説明したが、グループＧ２およびＧ２ａについても同様である。グループＧ２およびＧ２ａの場合には、圧縮前のワードＷ４～Ｗ７および圧縮後のワードＷ２～Ｗ３を、前記したワードＷ０～Ｗ３およびワードＷ０～Ｗ１と読み替えればよい。
【0080】
図９では、付加情報として、位置を示す十進数を用いる例を示したが、これに限定されるものではない。例えば、付加情報は、十進数ではなく、図１０に示すように、２進数（ビットマップ形式）で表すようにしてもよい。図１０では、圧縮前のグループＧ１において、単位ローカルメモリ１４ａに配置されているデータａ１およびａ３が、２番目および４番目であることを示す２進数“０、１、０、１”が、付加情報として、単位ローカルメモリ１４ａに格納される。この場合、２進数の最初の１ビット目は、１番目の入力データＤＬ０を示し、次の２ビット目は、２番目の入力データＤＬ１を示し、その次の３ビット目は、３番目の入力データＤＬ２を示し、最後の４ビット目は、４番目の入力データＤＬ３を示している。２番目と４番目の入力データＤＬ１とＤＬ３が演算対象であることを示すために、２ビット目と４ビット目が、論理値“１”となり、入力データＤＬ０とＤＬ２は演算対象でないため、１ビット目と３ビット目は、論理値“０”となっている。付加情報を４ビット表せるため、付加情報を表すのに必要なメモリ容量を低減することが可能である。
【0081】
＜＜＜タイミングに関する付加情報（第２付加情報）＞＞＞
入力データＤＬ０～ＤＬ３を維持したまま、複数行の重みデータを読み出して使用する場合、圧縮を行うためには、ラッチ回路１９（図６）により入力データを保持しているタイミングを制御することが要求される。実施の形態１においては、このタイミングが付加情報（以下、第２付加情報とも称する）によって制御される。図面を用いて、第２付加情報を説明する。図１１は、実施の形態１に係る並列演算回路を説明するための図である。
入力データＤＬ０～ＤＬ３を維持したまま、複数行の重みデータを読み出して使用する場合、圧縮を行うためには、ラッチ回路１９（図６）により入力データを保持しているタイミングを制御することが要求される。実施の形態１においては、このタイミングが付加情報（以下、第２付加情報とも称する）によって制御される。図面を用いて、第２付加情報を説明する。図１１は、実施の形態１に係る並列演算回路を説明するための図である。
【0082】
【0083】
圧縮前の行列のグループＧ１、Ｇ２のそれぞれは、４行である。そのため、入力データＤＬ０～ＤＬ３の値を４サイクルの間保持することにより、データＡ～Ｄを入力データＤＬ０～ＤＬ３として維持した状態で、重みデータを変更しながら、積和演算を実行することが可能である。しかしながら、圧縮の処理を実行することにより、圧縮後のグループＧ１ａおよびＧ２ａのそれぞれの行数は、圧縮前よりも少なく、２行となる。
【0084】
実施の形態１において、レジスタＧＴは、圧縮後のグループに対応する複数のレジスタ部ＧＴ１、ＧＴ２を備えている。グループＧ１ａに対応するレジスタ部ＧＴ１およびグループＧ２ａに対応するレジスタ部ＧＴ２には、それぞれ、対応するグループＧ１ａおよびＧ２ａの行数が設定される。これにより、制御信号ＳＣＣは、レジスタ部ＧＴ１に設定されたサイクル数の間、出力している入力データＤＬ０～ＤＬ３を維持する。その結果、積和演算器３ａ～３ｄは、２サイクルの間、グループＧ１ａから順次供給される重みデータと、入力データＤＬ０～ＤＬ３（すなわち、データＡ～Ｄ）との間で積和演算を実行する。また、２サイクル後には、積和演算器３ａ～３ｄは、クループＧ２ａからの重みデータと、入力データＤＬ０～ＤＬ３（すなわち、データＥ～Ｈ）との間で積和演算を実行する。レジスタ部ＧＴ１、ＧＴ２には、同じ入力データを出力するサイクル数あるいは期間（ＧＴ１：第１期間、ＧＴ２：第２期間）が設定されると見なすことができる。
【0085】
【0086】
【0087】
図１２には、１サイクル目の積和演算の状態が示されている。レジスタ部ＧＴ１が、２であるため、２サイクルの間は入力データＤＬ０～ＤＬ３としてデータＡ～Ｄが、単位セレクタ１５ａ～１５ｄに並列的に供給される。単位セレクタ１５ａ～１５ｄには、図９で説明した第１付加情報ＡＤａ～ＡＤｄが供給される。これにより、単位セレクタ１５ａは、付加情報ＡＤａが１であるため、位置１に対応する入力データＤＬ１であるデータＢを選択する。また、単位セレクタ１５ｂは、位置０に対応する入力データＤＬ０であるデータＡを選択し、単位セレクタ１５ｃは、位置３に対応する入力データＤＬ３であるデータＤを選択する。さらに、単位セレクタ１５ｄは、位置０に対応する入力データＤＬ０であるデータＡを選択する。これにより、積演算器１６は、図１２に示すように、積演算結果Ｂ＊ａ１、Ａ＊ｂ０、Ｄ＊ｃ３およびＡ＊ｄ０を並列的に出力する。
【0088】
１サイクル目が終了し、２サイクル目になると、並列演算回路３の状態は、図１３に示すように変化する。
【0089】
すなわち、ワードＷ１が選択される。また、レジスタ部ＧＴ１が２であるため、入力データＤＬ０～ＤＬ３としては、データＡ～Ｄが維持されている。ワードＷ２が選択されることにより、図９に示した第１付加情報に従って、単位セレクタ１５ａ～１５ｄは、入力データＤＬ３（データＤ）、入力データＤＬ１（データＢ）、入力データＤＬ０（データＡ）、入力データＤＬ２（データＣ）を選択する。その結果、積和演算器３ａ～３ｄは、図１３に示されているように、１サイクル目で算出した積演算の結果と、２サイクル目で算出した積演算との和を出力する。
【0090】
２サイクル目が終了し、３サイクル目になると、並列演算回路３の状態は、図１４に示すように変化する。
【0091】
すなわち、ワードＷ２が選択される。また、ＧＴ１が示す２サイクルを終えたため、次のＧＴ２が選択され、その値が２であるため、ラッチ回路１９は、入力データＤＬ０～ＤＬ３としては、データＥ～Ｈを出力する。ワードＷ２が選択されることにより、図９に示した第１付加情報に従って、単位セレクタ１５ａ～１５ｄは、入力データＤＬ１（データＦ）、入力データＤＬ０（データＥ）、入力データＤＬ０（データＥ）、入力データＤＬ１（データＦ）を選択する。その結果、積和演算器３ａ～３ｄは、図１４に示されているように、２サイクル目で算出した積和演算の結果に、３サイクル目で算出した積演算の和を出力する。
【0092】
３サイクル目が終了し、４サイクル目になると、並列演算回路３の状態は、図１５に示すように変化する。
【0093】
すなわち、ワードＷ３が選択される。また、レジスタ部ＧＴ２の値が２であるため、ラッチ回路１９は、入力データＤＬ０～ＤＬ３としては、データＥ～Ｈの出力を維持する。ワードＷ３が選択されることにより、図９に示した第１付加情報に従って、単位セレクタ１５ａ～１５ｄは、入力データＤＬ３（データＨ）、入力データＤＬ２（データＧ）、入力データＤＬ２（データＧ）、入力データＤＬ３（データＨ）を選択する。その結果、積和演算器３ａ～３ｄは、図１５に示されているように、３サイクル目で算出した積和演算の結果と、４サイクル目で算出した積演算との和を出力する。
【0094】
このようにして、データＡ～Ｈとローカルメモリ１４からの重みデータとの間で積和演算が実行される。
【0095】
＜ディープラーニング処理＞
次に、実施の形態１に係る半導体装置１を用いたディープラーニング処理について説明する。半導体装置１内の並列演算回路３は、図６に示したように、ローカルメモリ１４を備えている。このローカルメモリ１４には、ディープラーニング処理の演算において用いられる重みデータが圧縮されて、格納される。また、前記した付加情報もローカルメモリ１４に格納される。実施の形態１においては、重みデータの圧縮および付加情報の生成は、半導体装置１とは異なる装置（例えばコンピュータ）あるいはクラウド上で、事前に行われる。
次に、実施の形態１に係る半導体装置１を用いたディープラーニング処理について説明する。半導体装置１内の並列演算回路３は、図６に示したように、ローカルメモリ１４を備えている。このローカルメモリ１４には、ディープラーニング処理の演算において用いられる重みデータが圧縮されて、格納される。また、前記した付加情報もローカルメモリ１４に格納される。実施の形態１においては、重みデータの圧縮および付加情報の生成は、半導体装置１とは異なる装置（例えばコンピュータ）あるいはクラウド上で、事前に行われる。
【0096】
図１６は、実施の形態１に係るディープラーニング処理の全体的なフローを示す図である。図１６において、１００は学習の工程を示し、１０１は重みデータを圧縮する重み変換および付加情報を生成する処理工程を示している。学習工程１００および処理工程１０１は、コンピュータあるいはクラウド上で、事前に行われる。すなわち、コンピュータあるいはクラウド上での学習工程１００において、重みデータの基となる元データが生成され、この元データが、重みデータとして、コンピュータあるいはクラウド上の処理工程１０１に提供される。この事前の処理工程（事前処理工程）で生成された圧縮済みの重みデータおよび付加情報が、半導体装置１のローカルメモリ１４に予め転送される。半導体装置１では、ローカルメモリ１４に格納された圧縮済みの重みデータと入力データとの間で演算処理を行うことにより、推論処理が行われる。特に制限されないが、実施の形態１では、学習工程１００において、スパースモデル向けの学習が行われる。なお、ローカルメモリ１４の容量が少ない場合には、事前の処理工程で生成された圧縮済みの重みデータおよび付加情報は、ローカルメモリ１４ではなく、図１に示したバスＢ＿Ｗに接続された外部メモリに転送するようにしてもよい。
【0097】
なお、事前処理工程で行われる処理の一部を、コンピュータあるいはクラウド上ではなく、半導体装置１において実施するようにしてもよい。
【0098】
図１６において、処理フローは、時間経過に伴って行われる処理を示している。時刻ｔ３よりも前の時刻において、事前処理工程が行われる。事前処理工程で生成された圧縮済みの重みデータと付加情報とが、図１の示した転送パス部１１によって、ローカルメモリ１４に転送され、格納される。時刻ｔ３以降においては、半導体装置１のローカルメモリ１４に格納された圧縮済み重みデータと入力データとの間で演算処理が行われ、推論が繰り返される。
【0099】
＜変形例１＞
図８では、数値０に相当するデータを省略することにより、重みデータを圧縮する例を示したが、これでは、圧縮により処理時間を削減する効果が小さい場合がある。処理時間削減の効果が小さい例を、図面を用いて説明する。図１７は、本発明者が検討した圧縮を説明するための図である。
図８では、数値０に相当するデータを省略することにより、重みデータを圧縮する例を示したが、これでは、圧縮により処理時間を削減する効果が小さい場合がある。処理時間削減の効果が小さい例を、図面を用いて説明する。図１７は、本発明者が検討した圧縮を説明するための図である。
【0100】
図１７は、図８に類似している。相違点は、圧縮前において、列（単位ローカルメモリ）に配置されている数値０に相当する重みデータの個数が不揃いであることである。例えば、圧縮前において、グループＧ１の単位ローカルメモリ１４ａには、数値０に相当する重みデータが、０個配置されている。これに対して、単位ローカルメモリ１４ｂ～１４ｄには、３個の数値０に相当する重みデータが配置されている。圧縮により、数値０に相当するデータを省略した場合、単位ローカルメモリ１４ｂ～１４ｃについて、圧縮後に示すように、ワードＷ０の部分にのみ、有意の重みデータが配置されるが、単位ローカルメモリ１４ａについては、ワードＷ０～Ｗ３のそれぞれに、有意の重みデータが配置されることになる。その結果、積和演算においては、ワードＷ０～Ｗ３を選択することが必要となり、グループＧ１の計算を行うのに４サイクルが必要となり、処理時間の削減効果が得られない。
【0101】
図１８は、変形例１に係る圧縮方法を示す図である。図１８において、圧縮前の重みデータは、数値０に相当するデータが１個である。そのため、図８に示したように、数値０に相当するデータを省略しても、計算を行うためには、８サイクルが必要となる。
【0102】
変形例１においては、所定の値より小さい数値（閾値）を数値０と見なす。これにより、所定の値よりも小さい値に相当するデータを省略する。積演算を行う場合であれば、小さい数値は、積和演算の結果に対して影響が少ないため、数値０と見なしても影響が小さくて済む。
【0103】
変形例１においては、圧縮過程に示すように、数値３を所定の値として設定している。これにより、圧縮過程の行列において、ドットで埋めた数値の部分を、数値０と見なす。その後、数値０に相当するデータを省略することにより、圧縮後に示すように、グループＧ１ａおよびＧ２ａのそれぞれの行数を３行に圧縮することが可能である、その結果、圧縮前においては、８サイクルの処理時間が必要であったものを、６サイクルに低減することが可能となり、処理時間の短縮を図ることが可能である。
【0104】
＜変形例２＞
変形例１では、圧縮後の行列から理解されるように、数値０に相当するデータが、列ごとに不揃いである。例えば、図１８に示す圧縮後のグループＧ１ａにおいて、単位ローカルメモリ１４ｂのデータ用記憶列１４ｂｄには、３個の有意な数値が配置され、データ用記憶列１４ｄｄには、０個の有意な数値が配置されている。処理時間は、最も多く有意な数値が配置されている列によって、律速されるため、３サイクルの処理時間が必要とされる。
変形例１では、圧縮後の行列から理解されるように、数値０に相当するデータが、列ごとに不揃いである。例えば、図１８に示す圧縮後のグループＧ１ａにおいて、単位ローカルメモリ１４ｂのデータ用記憶列１４ｂｄには、３個の有意な数値が配置され、データ用記憶列１４ｄｄには、０個の有意な数値が配置されている。処理時間は、最も多く有意な数値が配置されている列によって、律速されるため、３サイクルの処理時間が必要とされる。
【0105】
変形例２においては、圧縮前の行列において、グループ毎に見て、列に配置される数値０の個数が揃うように、列ごとに閾値が設定される。設定された所定の値以下の数値は、数値０と見なして、省略する。言い換えるならば、同じグループに配置される複数の列において、有意の重みデータの個数が同じとなるように、列ごとに閾値が変更される。これにより、グループの計算において必要とされるサイクル数を低減して、処理時間の短縮化を図ることが可能となる。
【0106】
次に、図面を用いて、変形例２に係る圧縮方法の一例を説明する。図１９は、変形例２に係る圧縮方法を示す図である。
【0107】
圧縮前の重みデータの行列は、図１８に示したものと同じである。ここでは、それぞれのグループにおける各列において、２個の重みデータが残るように、所定の値が設定されている。例えば、グループＧ１において、単位ローカルメモリ１４ａに相当する列においては、閾値として、数値３が設定されている。また、同じグループＧ１において、単位ローカルメモリ１４ｂに相当する列においては、閾値として、数値５が設定されている。これにより、圧縮過程の行列に示されているように、グループＧ１の単位ローカルメモリ１４ａに相当する列では、数値１と３の部分がドットで埋められ、数値４と９の２個の重みデータが残る。また、グループＧ１において、単位ローカルメモリ１４ｂに相当する列では、数値６と８の２個の重みデータが残る。残りの列についても、同様に、列ごとに閾値が設定され、それぞれの列において、２個の重みデータが残るように、圧縮が行われる。その結果、圧縮後の行列は、図１９に示すように、グループＧ１ａおよびＧ２ａのそれぞれが、２行となり、４サイクルで計算を行うことが可能となり、処理時間の短縮効果を高めることが可能である。
【0108】
なお、圧縮後の行列において、改めて閾値を設定して、この閾値よりも小さい値を数値０と見なし、そのデータを省略して演算が不要になることによる低電力化を図るようにしてもよい。
【0109】
＜変形例３＞
図２０は、変形例３に係る圧縮方法を示す図である。変形例３においては、グループ毎に残す行数に重要度を用いる方法である。同図では、グループＧ１で、１行を残した場合の重要度が１２、２行目も残した場合の重要度が８、３行目も残した場合の重要度が５、４行目も残した場合の重要度が１であることを示している。また、グループＧ２で、１行を残した場合の重要度が１５、２行目も残した場合の重要度が１０、３行目も残した場合の重要度が９、４行目も残した場合の重要度が３であることを示している。
図２０は、変形例３に係る圧縮方法を示す図である。変形例３においては、グループ毎に残す行数に重要度を用いる方法である。同図では、グループＧ１で、１行を残した場合の重要度が１２、２行目も残した場合の重要度が８、３行目も残した場合の重要度が５、４行目も残した場合の重要度が１であることを示している。また、グループＧ２で、１行を残した場合の重要度が１５、２行目も残した場合の重要度が１０、３行目も残した場合の重要度が９、４行目も残した場合の重要度が３であることを示している。
【0110】
この行を残す重要度は、各グループ内で列内の重要な値を上位から順に残した場合の効果を元に決めることができる。例えば各グループ内において、各列の最大値を全列で和として求め、１行残す場合の重要度とすることができる。同様に各列の2番目に大きい値の全列の和を、２行目を残す場合の重要度とする。グループ内の列毎に見て、重要な値から順に、各値を残すことの重要度を列の代表値として示せるようにするものである。ただし、残す行を増やすことの価値を示せる行の代表値を得る手法であれば、最大値を用いることや全列の総和を求めるといった前記手法に限るものではない。
【0111】
図２０に示した行列のグループＧ１、Ｇ１ａにおいて、左下がり斜線が付された重みデータは、その重みデータが配置された列において、最も値の大きな重みデータを示している。また、図２０に示した行列のグループＧ２、Ｇ２ａにおいて、右下がり斜線が付された重みデータは、その重みデータが配置された列において、最も値の大きな重みデータを示し、縦線が付された重みデータは、その重みデータが配置された列において、２番目に値の大きな重みデータを示している。さらに、図２０に示した行列のグループＧ２、Ｇ２ａにおいて、ドットが付された重みデータは、その重みデータが配置された列において、３番目に値の大きな重みデータを示し、空白の重みデータは、その重みデータが配置された列において、最も値の小さな重みデータを示している
圧縮に際しては、グループ全体で、何行残すかを設定する。設定された行数に応じて、重要度の高い行を残すようにする。例えば、グループ全体で４行残すと設定した場合、重要度１５、１２、１０、９が候補となる。この場合、グループＧ１から、１行（重要度１２）が残され、グループＧ２から、３行（重要度１５、１０、９）が残される。
圧縮に際しては、グループ全体で、何行残すかを設定する。設定された行数に応じて、重要度の高い行を残すようにする。例えば、グループ全体で４行残すと設定した場合、重要度１５、１２、１０、９が候補となる。この場合、グループＧ１から、１行（重要度１２）が残され、グループＧ２から、３行（重要度１５、１０、９）が残される。
【0112】
グループＧ１から１行を残すため、グループＧ１の各列（単位ローカルメモリ１４ａ～１４ｄ）から、最も大きな数値の重みデータが残るようにする。すなわち、同じ列において、最も大きな数値の重みデータ（右上がり斜線の重みデータ）を残し、残りの重みデータを数値０と見なして、省略する。同様に、グループＧ２においては、各列（単位ローカルメモリ１４ａ～１４ｄ）から、数値が大きい３個の重みデータが残るようにする。すなわち、同じ列において、数値の大きな３個の重みデータを残し、残り１個の重みデータ（空白の重みデータ）を数値０と見なして、省略する。これにより、重要度の高いものを用いて、４サイクルで計算をすることが可能となる。
【0113】
圧縮することにより、圧縮後１あるいは圧縮後２の行列を生成することが可能である。圧縮後１の行列は、圧縮前の行列から重要度の低い部分を単純に削除することにより、生成したものである。すなわち、１つのグループにおいて、行で見たときの重みデータの相互の配置関係は、圧縮前の行列の配置と同じになっている。
【0114】
これに対して、圧縮後２の行列では、各グループにおいて、重要度の高い順に並べ替えが行われる。グループＧ２を例にして述べると、同じ列において最も値の大きな重みデータが、最下位行に配置され、以降値が小さくなるのに従って、上側の行に配置されるように、並び替えが行われる。このように、重要度の高いものを最下位行側に配置することで、計算を例えば、グループ内では途中で中止しても、中止による影響を抑制することが可能である。
【0115】
圧縮後１の行列を用いて、積和演算を行う場合、同じ列における重みデータの配置の相互関係は維持されているため、第１付加情報としては、図９および図１０で説明した付加情報を用いることができる。これに対して、圧縮後２の行列を用いて、積和演算を行う場合、第１付加情報としては、各重みデータの元の位置を特定することが必要であるため、図９に示した付加情報を用いて、演算を実行することになる。
【0116】
（実施の形態２）
実施の形態１では、単位ローカルメモリから出力される重みデータ（例えば図６のＷＤａ）が、入力データ（例えばＤＬ０）のビット幅（１６ビット）と同じで、重みデータおよび入力データが、ともにＩＮＴ型あるいはＦＰ型で、数値を表す場合を説明した。実施の形態２では、入力データは、実施の形態１と同様に、ＩＮＴ型あるいはＦＰ型で数値を表すが、重みデータは、多値を表す２値データである。実施の形態２では、単位ローカルメモリから出力される重みデータの各ビットが、２値の重み（Ｂｉｎａｒｙ Ｗｅｉｇｈｔ）を表す場合の並列演算回路の例を示す。
実施の形態１では、単位ローカルメモリから出力される重みデータ（例えば図６のＷＤａ）が、入力データ（例えばＤＬ０）のビット幅（１６ビット）と同じで、重みデータおよび入力データが、ともにＩＮＴ型あるいはＦＰ型で、数値を表す場合を説明した。実施の形態２では、入力データは、実施の形態１と同様に、ＩＮＴ型あるいはＦＰ型で数値を表すが、重みデータは、多値を表す２値データである。実施の形態２では、単位ローカルメモリから出力される重みデータの各ビットが、２値の重み（Ｂｉｎａｒｙ Ｗｅｉｇｈｔ）を表す場合の並列演算回路の例を示す。
【0117】
図２１は、実施の形態２に係る並列演算回路の構成を示すブロック図である。並列演算回路３は、複数の単位ローカルメモリ１４ａ～１４ｍと、複数の単位セレクタ１５ａ～１５ｍと、複数の和演算器３１ａ～３１ｍとによって構成されている。図２１には、代表として、１個の単位ローカルメモリ１４ａと、対応する単位セレクタ１５ａと、対応する和演算器３１ａのみが描かれている。残りの単位ローカルメモリ、単位セレクタおよび和演算器も、図２１に示したものと同様である。また、入力データは、ＤＬ０～ＤＬ７の８個となっている。データＡ～Ｈが、時刻ｔ１において、入力データＤＬ０～ＤＬ７として、単位セレクタ１５ａに同時に供給される。時刻ｔ１に続いて、時刻ｔ２において、データＩ～Ｐが入力データＤＬ０～ＤＬ７として、単位セレクタ１５ａに同時に供給される。図面が複雑になるのを避けるために、ここでは入力データＤＬ０～ＤＬ７（Ａ～Ｐ）のそれぞれが、８ビット幅の場合を説明するが、これに限定されず、入力データは例えば１６ビット幅であってもよい。
【0118】
単位ローカルメモリ１４ａは、８個のメモリ列１４ａ０～１４ａ７を備えている。メモリ列１４ａ０～１４ａ７のそれぞれからは、１ビットの重みデータが出力される。例えば、ワードＷ０が選択されると、メモリ列１４ａ０～１４ａ７の最下位行に格納されている重みデータが、重みデータＷＤａ０～ＷＤａ７として、同時に読み出され、単位セレクタ１５ａに供給される。勿論、単位ローカルメモリ１４ａは、８個の１ビット幅のデータを出力するメモリと見なしてもよい。
【0119】
単位セレクタ１５ａは、メモリからの値と入力データの値との間で演算を行う単位演算器（単位積演算器）として機能する。単位セレクタ（単位積演算器）１５ａは、メモリからの値１４ａ０～１４ａ７と入力データＤＬ０～ＤＬ７の値の間でそれぞれ乗算を行う。メモリからの各値は、それぞれ＋１か－１を意味するため、単位セレクタはそれぞれ、メモリからの値に応じて入力データ値そのままか符号反転値して出力すれば、積演算した結果と同等になる。そのために、メモリ列１４ａ０～１４ａ７に対応した複数のセレクタ部１５ａ０～１５ａ７と、複数の符号反転器３０ａ０～３０ａ７とを備えている。重みが１ビット幅の場合、入力データに＋１か－１を掛けることを意味するため、入力データＤＬ０～ＤＬ７に対し、そのままの値と、符号反転器３０ａ０～３０ａ７にて入力データ値を符号反転したものがセレクタ部１５ａ０～１５ａ７に入力している。さらに重みデータＷＤａ０～ＷＤａ７が前記セレクタに入力しており、その値に応じて入力データそのままの値か符号反転した値を選択することで、入力データに重みを掛けた値がセレクタから出力される。
【0120】
和演算器３１ａは、加算器１７とレジスタ１８とを備えている。加算器１７は、セレクタ部１５ａ０～１５ａ７からの出力と、レジスタ１８からの出力とを加算し、加算結果をレジスタ１８に供給する。これにより、積和演算結果が、レジスタ１８から出力される。
【0121】
すなわち、単位ローカルメモリ１４ａから同時に出力された８個の重みデータＷＤａ０～ＷＤａ７と、時刻ｔ１において、入力データＤＬ０～ＤＬ７として同時に出力された８個のデータＡ～Ｈとの間で同時に演算が行われ、加算される。加算結果は累積されて、積和演算結果となる。
【0122】
図２１に示す並列演算回路３によれば、同時に８個の演算を実行することが可能であるため、演算速度を８倍に向上させることが可能であり、処理時間の短縮化を図ることが可能である。また、図２１の並列演算回路３においては、図６に示したような積演算器１６が必要とされないため、面積の増加を抑制することが可能である。
【0123】
＜変形例１＞
図２２は、変形例１に係る並列演算回路の構成を示すブロック図である。図２２においては、図２１に比べて、入力データの数が、ＤＬ０～ＤＬ３の４個に減っており、積演算部１５ａの内部構成も、４個に減っている。これに対して、単位ローカルメモリ１４ａは、図２１と同様に、８個のメモリ列１４ａ０～１４ａ７を備えており、ワード（例えばＷ０）を選択することにより、８個の重みデータを同時に読み出すようになっている。すなわち、入力データの数と、単位ローカルメモリから読み出される重みデータの数が一致しない非対称の構成となっている。
図２２は、変形例１に係る並列演算回路の構成を示すブロック図である。図２２においては、図２１に比べて、入力データの数が、ＤＬ０～ＤＬ３の４個に減っており、積演算部１５ａの内部構成も、４個に減っている。これに対して、単位ローカルメモリ１４ａは、図２１と同様に、８個のメモリ列１４ａ０～１４ａ７を備えており、ワード（例えばＷ０）を選択することにより、８個の重みデータを同時に読み出すようになっている。すなわち、入力データの数と、単位ローカルメモリから読み出される重みデータの数が一致しない非対称の構成となっている。
【0124】
変形例１においては、４個の読み出しセレクタ３２＿０１～３２＿６７が、並列演算回路３に追加されている。各読み出しセレクタは、２個のメモリ列に対応し、対応する２個のメモリ列から読み出された２個の重みデータから、選択信号Ｓ３２に従って１個の重みデータを選択し、対応するセレクタ部に供給する。読み出しセレクタ３２＿０１を例にして述べると、この読み出しセレクタ３２＿０１は、メモリ列１４ａ０および１４ａ１に対応している。読み出しセレクタ３２＿０１は、メモリ列１４ａ０および１４ａ１から読み出されている重みデータから、選択信号Ｓ３２に従って、読み出しデータを選択し、重みデータＷＤａ０として、セレクタ部１５ａ０へ供給する。
【0125】
変形例１においては、加算器１７によって、２回加算動作が行われる間、単位ローカルメモリ１４ａは、１度の読み出しが行われる。すなわち、１回の加算動作を１サイクルと見なした場合、単位ローカルメモリ１４ａは２サイクルに１回読み出しが行われる。
【0126】
選択信号Ｓ３２は、サイクル毎に、異なるメモリ列を指定するように変化する。これにより、読み出しセレクタ３２＿０１は、１サイクル目では、例えばメモリ列１４ａから読み出されている重みデータを選択し、２サイクル目では、メモリ列１４ａから読み出されている重みデータを選択する。選択された重みデータと入力データＤＬ０との間で、図２１で説明したのと同様に、演算が行われる。
【0127】
変形例１においては、８個の入力データを４個ずつの入力データに分けて、積和演算が行われる。そのため、図２１に比べて、演算速度は半分の４倍となる。しかしながら、セレクタ部および加算器の数を低減し、和演算器３１で同時に実行する和演算処理を低減することが可能であるため、面積の増加を抑制することが可能である。
【0128】
（実施の形態３）
実施の形態３では、単位ローカルメモリから出力される重みデータの各ビットが、多値として３値の重み（Ｔｅｒｎａｒｙ Ｗｅｉｇｈｔ）を表し、入力データが、ＩＮＴ型あるいはＦＰ型で、数値を表す場合の並列演算回路の例を示す。３値を示すために、重みデータは、２ビット幅となっている。勿論、３値は例であり、４値以上の多値であってもよい。
実施の形態３では、単位ローカルメモリから出力される重みデータの各ビットが、多値として３値の重み（Ｔｅｒｎａｒｙ Ｗｅｉｇｈｔ）を表し、入力データが、ＩＮＴ型あるいはＦＰ型で、数値を表す場合の並列演算回路の例を示す。３値を示すために、重みデータは、２ビット幅となっている。勿論、３値は例であり、４値以上の多値であってもよい。
【0129】
＜入力データがシリアルの場合＞
先ず、それぞれ８ビット幅の入力データＡ～Ｈが、並列演算回路に順次供給されて、積和演算が実行される例を、図面を用いて説明する。図２３は、３値の重みを用いた並列演算回路の構成を示すブロック図である。
先ず、それぞれ８ビット幅の入力データＡ～Ｈが、並列演算回路に順次供給されて、積和演算が実行される例を、図面を用いて説明する。図２３は、３値の重みを用いた並列演算回路の構成を示すブロック図である。
【0130】
１サイクル目で、データＡが並列演算回路に供給されると、単位ローカルメモリ１４ａの各メモリ列１４ａ０～１４ａ３のそれぞれから、３値の重みを示す２ビット幅の重みデータが読み出される。読み出された４個の重みデータから、セレクタ３３ａが、１個の重みデータを選択する。図２３では、メモリ列１４ａ０から読み出されている重みデータ“ａ０”が選択されている。選択された重みデータに従って、データＡとの積演算が行われ、積演算結果Ａ＊ａ０が出力される。同様に、単位ローカルメモリ１４ｂの各メモリ列１４ｂ０～１４ｂ３のそれぞれから、３値の重みを示す２ビット幅の重みデータが読み出される。選択された重みデータ“ｂ０”とデータＡとの積演算が行われ、積演算結果Ａ＊ｂ０が出力される。
【0131】
次に、データがＡからＢに変わる（２サイクル目）と、セレクタ３３ａおよび３３ｂによって、メモリ列１４ａ１および１４ｂ１から読み出されている重みデータ“ａ１”および“ｂ１”が選択される。この重みデータとデータＢとの積演算が行われ、先に求められた積演算結果に加えられる。その結果、単位ローカルメモリ１４ａに対応する積和演算結果は、Ａ＊ａ０＋Ｂ＊ａ１となる。データが、Ｃに変化する（３サイクル目）と、メモリ列１４ａ２および１４ｂ２から読み出されている重みデータａ２およびｂ２が選択される。次に、データが、Ｄに変化する（３サイクル目）と、メモリ列１４ａ３および１４ｂ３から読み出されている重みデータａ３およびｂ３が選択される。これにより、重みデータとデータＡ～Ｄとの間で積和演算が行われることになる。すなわち、単位ローカルメモリから同時に読み出された重みデータは、２ビット幅の重みデータが４個でパックされていることになる。この４個のパックが順次、データＡ～Ｄとの間で演算されることになる。
【0132】
単位ローカルメモリに格納する重みデータを、３値を表す重みデータとすることにより、ローカルメモリの容量を低減し、消費電力を低減することが可能であるが、データＡ～Ｄに対して積和演算をする場合、４サイクルが必要とされ、演算速度を向上させることが困難である。
【0133】
【0134】
実施の形態３に係る並列演算回路３は、ローカルメモリと、セレクタ部と、符号反転器と、和演算器とを備えている。ローカルメモリは、図６に示したように、複数の単位ローカルメモリを備えている。図２４には、ローカルメモリが備える複数の単位ローカルメモリのうち、単位ローカルメモリ１４ａおよび１４ｂのみが描かれている。また、図２４には、代表として、この単位ローカルメモリ１４ａおよび１４ｂに対応するセレクタ部１５ａ０～１５ａ３および１５ｂ０～１５ｂ３と、符号反転器３０ａ０～３０ａ３および３０ｂ０～３０ｂ３のみが描かれている。さらに、和演算器についても、代表として、単位ローカルメモリ１４ａおよび１４ｂに対応する和演算器３１ａおよび３１ｂのみが、図２４に描かれている。
【0135】
単位ローカルメモリ１４ａおよびこれに対応するものを例にして、説明するが、残りの単位ローカルメモリおよび対応するものも同様である。
【0136】
単位ローカルメモリ１４ａは、メモリ列１４ａ０～１４ａ３を備えている。ローカルメモリ１４において共通のワードＷ０～Ｗ２が選択されることにより、メモリ列１４ａ０～１４ａ３のそれぞれにおいて、選択されたワードに接続されている部分（２ビット分のメモリセル）から重みデータＷＤａ０～ＷＤａ３が、同時に読み出される。ここで、重みデータＷＤａ０～ＷＤａ３のそれぞれは、３値の重みを示す２ビット幅のデータである。
【0137】
符号反転器３０ａ０～３０ａ３には、入力データＤＬ０～ＤＬ３が供給される。符号反転器３０ａ０～３０ａ３は、供給された入力データＤＬ０～ＤＬ３に対して符号を反転した値を生成し、出力する。
【0138】
セレクタ部１５ａ０～１５ａ３には、対応する入力データＤＬ０～ＤＬ３と、符号反転器３０ａ０～３０ａ３によって生成された－１倍の入力データと、数値０に相当する固定データとが供給される。セレクタ部１５ａ０～１５ａ３は、対応する重みデータＷＤａ０～ＷＤａ３に従って、供給されている入力データ、入力データの－１倍、および固定値0から、データを選択し、対応する和演算器３１ａに出力する。これは重み値に応じて入力データの＋１倍、－１倍、０倍のいずれかを行っていることを意味する。メモリ列１４ａ０を例にして述べると、対応する符号反転器３０ａ０およびセレクタ部１５ａ０には、入力データＤＬ０が供給され。セレクタ部１５ａ０は、メモリ列１４ａ０からの重みデータＷＤａ０に従って、入力データＤＬ０とその符号反転値、および固定データ０の中から選択して、和演算器３１ａに出力する。
【0139】
和演算器３１ａは、図２１で説明した和演算器と同様に、加算器１７とレジスタ１８とを備え、セレクタ部１５ａ０～１５ａ３から供給されたデータを加算し、積和演算結果として出力する。
【0140】
１サイクル目では、時刻ｔ１において、データＡ～Ｄが入力データＤＬ０～ＤＬ３として、並列演算回路３に供給される。この１サイクル目では、ワードＷ０が選択される。これにより、単位ローカルメモリ１４ａからは、４個の重みデータＷＤａ０～ＷＤａ３として、それぞれ２ビット幅の重みデータ“ａ０、ａ１、ａ２、ａ３”が、同時に読み出される。このとき、単位ローカルメモリ１４ｂからは、４個の重みデータＷＤｂ０～ＷＤｂ３として、それぞれ２ビット幅の重みデータ“ｂ０、ｂ１、ｂ２、ｂ３”が、同時に読み出される。
【0141】
セレクタ部１５ａ０～１５ａ３は、供給された重みデータ“ａ０、ａ１、ａ２、ａ３”に従って、データを選択し、選択したデータを和演算器３１ａに出力する。その結果、和演算器３１ａからは、入力データＡ～Ｄと重みデータ“ａ０、ａ１、ａ２、ａ３”との間で積和演算が行われた結果Ａ＊ａ０＋Ｂ＊ａ１＋Ｃ＊ａ２＋Ｄ＊ａ３が出力される。同様にして、１サイクル目において、和演算器３１ｂからは、入力データＡ～Ｄと重みデータ“ｂ０、ｂ１、ｂ２、ｂ３”との間で積和演算が行われた結果Ａ＊ｂ０＋Ｂ＊ｂ１＋Ｃ＊ｂ２＋Ｄ＊ｂ３が出力される。
【0142】
２サイクル目の状態が図２５に示されている。２サイクル目では、入力データＤＬ０～ＤＬ３としてデータＥ～Ｈが、並列演算回路３に供給される。また、２サイクル目では、ワードＷ１が選択される。これにより、単位ローカルメモリ１４ａからは、重みデータＷＤａ０～ＷＤａ３として、それぞれ２ビット幅の重みデータ“ａ４、ａ５、ａ６、ａ７”が、同時に読み出される。その結果、データＥ～Ｈと重みデータ“ａ４、ａ５、ａ６、ａ７”との間で演算が行われ、和演算器３１ａからは、図２５に示すように先の演算結果との和が出力される。
【0143】
同様に、２サイクル目では、単位ローカルメモリ１４ｂからは、重みデータＷＤｂ０～ＷＤｂ３として、それぞれ２ビット幅の重みデータ“ｂ４、ｂ５、ｂ６、ｂ７”が、同時に読み出される。その結果、入力データＥ～Ｈと重みデータ“ｂ４、ｂ５、ｂ６、ｂ７”との間で演算が行われ、和演算器３１ｂからは、図２５に示すように先の演算結果との和が出力される。
【0144】
実施の形態３によれば、演算に必要なサイクル数を２サイクルに減らすことが可能であり、演算速度の向上を図ることが可能である。
【0145】
＜変形例１＞
図２６は、変形例１に係る並列演算回路の構成を示すブロック図である。変形例１では、単位ローカルメモリから同時に読み出される重みデータの個数が、入力データの個数と異なる場合の並列演算回路が提供される。
図２６は、変形例１に係る並列演算回路の構成を示すブロック図である。変形例１では、単位ローカルメモリから同時に読み出される重みデータの個数が、入力データの個数と異なる場合の並列演算回路が提供される。
【0146】
図２６は、図２５と類似している。相違点は、入力データを伝達する信号配線群が８本（Ｌ０～Ｌ７）になっていることである。変形例１においては、８本の信号配線群Ｌ０～Ｌ７のうちの４本の信号配線群Ｌ０～Ｌ３のみを使用し、残りの４本の信号配線群Ｌ４～Ｌ７は未使用とする。４本の信号配線群Ｌ０～Ｌ３に対して、時分割的にデータＡ～Ｄと、Ｅ～Ｈを供給する。すなわち、時刻ｔ１において、データＡ～Ｄを入力データＤＬ０～ＤＬ３として、信号配線群Ｌ０～Ｌ３を介して供給し、時刻ｔ２において、データＥ～Ｈを入力データＤＬ０～ＤＬ３として信号配線群Ｌ０～Ｌ３を介して供給する。これにより、単位ローカルメモリから同時に読み出される重みデータの個数が、入力データの個数と異なった非対称の場合も、演算速度の高速化を図ることが可能である。
【0147】
（実施の形態４）
図２７は、実施の形態４に係る並列演算回路の構成を示すブロック図である。実施の形態４に係る並列演算回路は、狭ビット幅で演算を行う演算部と従来の並列演算部とを備えており、この２つの演算部が排他的に利用される。ここでは、狭ビット幅で演算を行う演算部として、図２１に示した並列演算回路を用いる場合を例にして説明するが、勿論これに限定されるものではない。
図２７は、実施の形態４に係る並列演算回路の構成を示すブロック図である。実施の形態４に係る並列演算回路は、狭ビット幅で演算を行う演算部と従来の並列演算部とを備えており、この２つの演算部が排他的に利用される。ここでは、狭ビット幅で演算を行う演算部として、図２１に示した並列演算回路を用いる場合を例にして説明するが、勿論これに限定されるものではない。
【0148】
【0149】
図２７において、ｍｕｌは、８ビットの並列演算器（並列演算部）を示している。図２７では、並列演算部ｍｕｌには、単位ローカルメモリ１４ａの各メモリ列１４ａ０～１４ａ７のそれぞれから１ビットのデータが束ねて供給されている。並列演算部ｍｕｌは、入力データＤＬ０における８ビットと、単位ローカルメモリ１４ａからの８ビットデータとの間で、並列的に積演算を実行し、その演算結果を和演算器３１ａに供給する。
【0150】
特に制限されないが、和演算器３１ａは、単位セレクタ１５ａからの積演算結果または並列演算部ｍｕｌからの積演算結果を選択し、累積して出力する。
【0151】
すなわち、実施の形態４に係る並列演算回路は、従来の並列演算部ｍｕｌを用いるモードと狭ビット幅の演算部を用いるモードとを備え、この２つのモードを排他的に利用するように選択することが可能となっている。
【0152】
図２７では、単位ローカルメモリ１４ａから出力される８ビット幅を、１ビット幅の８個（ｎ個）のデータに分割する例が示されているが、これに限定されるものではない。例えば、８ビット幅をｎ／２個（＝４個）に分割し、２ビット幅の４個のデータを用いるようにしてもよい。なお、図２７では、単位セレクタ１５ａおよび和演算器３１ａが比較的大きく描かれているが、実際には比較的専有面積の小さい回路で構成することが可能である。
【0153】
付記
本明細書には、特許請求の範囲に記載した発明だけでなく、種々の発明が開示されている。以下、特許請求の範囲に記載されていない代表的な発明を列記する。
Ａ． それぞれ多値を表す複数の第１データを、並列的に出力するメモリと、
前記複数の第１データに対応し、互いに異なる入力データが供給され、対応する第１データと入力データの間で積演算を行う積演算部と、
前記積演算部から出力されている複数のデータを加算し、累積し、積和演算結果を出力する演算器と、
を備える、半導体装置。
Ａ１． 前記Ａに記載の積演算部が、第一データに従って入力データ、所定の固定データ、入力データを加工したデータの中からいずれかをセレクタにて選択する半導体装置。
Ａ２． 前記Ａに記載の半導体装置において、
前記セレクタ部には、入力データに対して所定の演算を実行することにより生成されたデータが、さらに供給される、半導体装置。
Ａ３． 前記Ａ２に記載の半導体装置において、
前記第１データは、２値を表す１ビットのデータである、半導体装置。
Ａ４． 前記Ａ２に記載の半導体装置において、
前記第１データは、３値を表す２ビットのデータである、半導体装置。
Ｂ． 複数個の演算器に対し、それぞれ個別の値を毎サイクル供給することが可能なメモリと、前記個別の値とは異なる個別の値を演算器毎に毎サイクル供給することができる外部入力とを備え、前記複数個の演算器からの出力を１つにまとめる機構を備える構成を１ユニットとし、前記ユニットを複数個並列に並べ、全ユニットに対し、前記外部入力のデータ供給が共通である並列演算回路。
Ｂ１． 前記Ｂに記載の並列演算回路において、
前記メモリから前記演算器に供給される各値が１ないし２ビット幅である、並列演算回路。
Ｂ２． 前記Ｂに記載の並列演算回路において、
前記演算器が乗算に相当する演算を行い、前記１つにまとめる機構が、累積機構である、並列演算回路。
Ｃ． １ユニット内において、メモリからのｎビット幅の値に対し、これを１ビット幅にｎ分割し、このｎ個を用いてｎ並列でユニット内演算する並列演算回路。
Ｃ１． １ユニット内において、メモリからのｎビット幅の値を用いて１並列で演算することと、前記Ｃのいずれかを選択可能な並列演算回路。
Ｄ． １ユニット内において、メモリからのｎビット幅の値に対し、その中のｍビットを用いて、これを１ビット幅にｍ分割し、このｍ個を用いてｍ並列でユニット内演算することが可能な並列演算回路。
Ｄ１． 前記Ｄに記載の並列演算回路において、
ｎ＞ｍ、ｍがｎの約数である、並列演算回路。
Ｄ２． １ユニット内において、メモリからのｎビット幅の値を用いて１並列で演算することと、前記Ｃのいずれかを選択可能な並列演算回路。
Ｅ． １ユニット内において、メモリからのｎビット幅の値に対し、これを２ビット幅にｎ／２分割し、このｎ／２個を用いてｎ／２並列でユニット内演算する並列演算回路。
Ｅ１． １ユニット内において、メモリからのｎビット幅の値を用いて１並列で演算することと、前記Ｅのいずれかを選択可能な並列演算回路。
Ｆ． １ユニット内において、メモリからのｎビット幅の値に対し、その中のｍビットを用いて、これを２ビット幅にｍ／２分割し、このｍ／２個を用いてｍ/2並列でユニット内演算することが可能な並列演算回路。
Ｆ１． 前記Ｆに記載の並列演算回路において、
ｎ＞ｍ、ｍがｎの約数である、並列演算回路。
Ｆ２． １ユニット内において、メモリからのｎビット幅の値を用いて１並列で演算することと、前記Ｆのいずれかを選択可能な並列演算回路。
本明細書には、特許請求の範囲に記載した発明だけでなく、種々の発明が開示されている。以下、特許請求の範囲に記載されていない代表的な発明を列記する。
Ａ． それぞれ多値を表す複数の第１データを、並列的に出力するメモリと、
前記複数の第１データに対応し、互いに異なる入力データが供給され、対応する第１データと入力データの間で積演算を行う積演算部と、
前記積演算部から出力されている複数のデータを加算し、累積し、積和演算結果を出力する演算器と、
を備える、半導体装置。
Ａ１． 前記Ａに記載の積演算部が、第一データに従って入力データ、所定の固定データ、入力データを加工したデータの中からいずれかをセレクタにて選択する半導体装置。
Ａ２． 前記Ａに記載の半導体装置において、
前記セレクタ部には、入力データに対して所定の演算を実行することにより生成されたデータが、さらに供給される、半導体装置。
Ａ３． 前記Ａ２に記載の半導体装置において、
前記第１データは、２値を表す１ビットのデータである、半導体装置。
Ａ４． 前記Ａ２に記載の半導体装置において、
前記第１データは、３値を表す２ビットのデータである、半導体装置。
Ｂ． 複数個の演算器に対し、それぞれ個別の値を毎サイクル供給することが可能なメモリと、前記個別の値とは異なる個別の値を演算器毎に毎サイクル供給することができる外部入力とを備え、前記複数個の演算器からの出力を１つにまとめる機構を備える構成を１ユニットとし、前記ユニットを複数個並列に並べ、全ユニットに対し、前記外部入力のデータ供給が共通である並列演算回路。
Ｂ１． 前記Ｂに記載の並列演算回路において、
前記メモリから前記演算器に供給される各値が１ないし２ビット幅である、並列演算回路。
Ｂ２． 前記Ｂに記載の並列演算回路において、
前記演算器が乗算に相当する演算を行い、前記１つにまとめる機構が、累積機構である、並列演算回路。
Ｃ． １ユニット内において、メモリからのｎビット幅の値に対し、これを１ビット幅にｎ分割し、このｎ個を用いてｎ並列でユニット内演算する並列演算回路。
Ｃ１． １ユニット内において、メモリからのｎビット幅の値を用いて１並列で演算することと、前記Ｃのいずれかを選択可能な並列演算回路。
Ｄ． １ユニット内において、メモリからのｎビット幅の値に対し、その中のｍビットを用いて、これを１ビット幅にｍ分割し、このｍ個を用いてｍ並列でユニット内演算することが可能な並列演算回路。
Ｄ１． 前記Ｄに記載の並列演算回路において、
ｎ＞ｍ、ｍがｎの約数である、並列演算回路。
Ｄ２． １ユニット内において、メモリからのｎビット幅の値を用いて１並列で演算することと、前記Ｃのいずれかを選択可能な並列演算回路。
Ｅ． １ユニット内において、メモリからのｎビット幅の値に対し、これを２ビット幅にｎ／２分割し、このｎ／２個を用いてｎ／２並列でユニット内演算する並列演算回路。
Ｅ１． １ユニット内において、メモリからのｎビット幅の値を用いて１並列で演算することと、前記Ｅのいずれかを選択可能な並列演算回路。
Ｆ． １ユニット内において、メモリからのｎビット幅の値に対し、その中のｍビットを用いて、これを２ビット幅にｍ／２分割し、このｍ／２個を用いてｍ/2並列でユニット内演算することが可能な並列演算回路。
Ｆ１． 前記Ｆに記載の並列演算回路において、
ｎ＞ｍ、ｍがｎの約数である、並列演算回路。
Ｆ２． １ユニット内において、メモリからのｎビット幅の値を用いて１並列で演算することと、前記Ｆのいずれかを選択可能な並列演算回路。
【0154】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、重みデータはローカルメモリから並列演算回路に供給される例を示したが、これに限定されるものではない。同様に、入力データの供給元も限定されるものではない。
【符号の説明】
【0155】
１ 半導体装置
２ アレイ型プロセッサ
３、３＿０～３＿８ 並列演算回路
３ａ～３ｍ 積和演算器
１４ ローカルメモリ
１４ａ～１４ｍ 単位ローカルメモリ
１５ セレクタ
１５ａ～１５ｍ 単位セレクタ
１９ ラッチ回路
ＡＤａ～ＡＤｍ 付加情報
ＤＬ０～ＤＬ７ 入力データ
ＷＤａ～ＷＤｍ 重みデータ
２ アレイ型プロセッサ
３、３＿０～３＿８ 並列演算回路
３ａ～３ｍ 積和演算器
１４ ローカルメモリ
１４ａ～１４ｍ 単位ローカルメモリ
１５ セレクタ
１５ａ～１５ｍ 単位セレクタ
１９ ラッチ回路
ＡＤａ～ＡＤｍ 付加情報
ＤＬ０～ＤＬ７ 入力データ
ＷＤａ～ＷＤｍ 重みデータ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】