特許 7598749 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-04

(45)【発行日】2024-12-12

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/786 20060101AFI20241205BHJP

   H01L 27/146 20060101ALI20241205BHJP

   H01L 21/336 20060101ALI20241205BHJP

   G09F 9/30 20060101ALI20241205BHJP

【ＦＩ】

H01L29/78 617N

H01L27/146 C

H01L29/78 619B

H01L29/78 618B

G09F9/30 338

【請求項の数】 7

(21)【出願番号】P 2020205197

(22)【出願日】2020-12-10

(65)【公開番号】P2022092396

(43)【公開日】2022-06-22

【審査請求日】2023-11-27

(73)【特許権者】

【識別番号】523290528

【氏名又は名称】ＪＤＩ Ｄｅｓｉｇｎ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ 合同会社

(74)【代理人】

【識別番号】100189430

【弁理士】

【氏名又は名称】吉川 修一

(74)【代理人】

【識別番号】100190805

【弁理士】

【氏名又は名称】傍島 正朗

(72)【発明者】

【氏名】堅石 李甫

【審査官】脇水 佳弘

(56)【参考文献】

【文献】特開２０１９－１２４７７１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０２６５７８９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０１７２９５４（ＵＳ，Ａ１）

【文献】特開２０１１－１０８７７３（ＪＰ，Ａ）

【文献】特開２０２０－１１５５４５（ＪＰ，Ａ）

【文献】米国特許出願公開第２００５／０２７５０３８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２７／１４６

Ｈ０１Ｌ ２１／３３６

Ｇ０９Ｆ ９／３０

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板の上方に配置されるボトム電極と、
前記ボトム電極の上方に配置されるボトム絶縁層と、
前記ボトム絶縁層の上方に配置されるシールド電極と、
前記シールド電極の上方に配置されるシールド絶縁層と、
前記シールド絶縁層の上方に配置され、チャネル領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に配置されるゲート絶縁層と、
前記ゲート絶縁層の上方に配置されるゲート電極とを備え、
前記シールド電極は、前記ゲート電極及び前記酸化物半導体層と対向する位置に配置され、
前記シールド電極には、グランド電位が印加されている
半導体装置。

【請求項2】

前記酸化物半導体層は、前記ボトム電極と対向する位置に配置される
請求項１に記載の半導体装置。

【請求項3】

前記チャネル領域のチャネル長方向における前記ボトム電極の長さは、前記チャネル長方向における前記シールド電極の長さより長い
請求項１又は２に記載の半導体装置。

【請求項4】

前記チャネル領域のチャネル長方向における前記ゲート絶縁層の長さは、前記チャネル長方向における前記ゲート電極の長さより長い
請求項１～３のいずれか１項に記載の半導体装置。

【請求項5】

前記チャネル領域のチャネル長方向における前記ゲート絶縁層の長さは、前記チャネル長方向における前記ゲート電極の長さと等しい
請求項１～３のいずれか１項に記載の半導体装置。

【請求項6】

前記ボトム電極には、正電位が印加される
請求項１～５のいずれか１項に記載の半導体装置。

【請求項7】

前記半導体装置は、前記酸化物半導体層と接続されるドレイン電極及びソース電極をさらに備え、
前記シールド電極は、前記ソース電極と同電位である
請求項１～６のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

近年、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を含む半導体装置が、様々な分野の電子機器に活用されている。薄膜トランジスタの半導体膜には、例えば、酸化物半導体材料を用いることができる（例えば、特許文献１参照）。

【0003】

特許文献１に記載された酸化物半導体材料を用いた薄膜トランジスタにおいては、比較的少ない工程数で寄生容量の小さい薄膜トランジスタを製造するために、トップゲートセルフアライン構造が採用されている。特許文献１に記載された半導体装置の製造方法においては、ゲート電極及びゲート絶縁層がドライエッチングによってパターニングされる。この際に、ゲート絶縁層の下に位置する酸化物半導体層のうち、ゲート絶縁層から露出した領域が、例えば、ドライエッチングなどの処理によって低抵抗化される。このように、低抵抗化された酸化物半導体層とソース電極及びドレイン電極とが接続される。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１９－１９２８５２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１に記載された半導体装置の製造方法においては、低抵抗領域がゲート電極の下方の領域にまで形成され得る。また、低抵抗領域の形成範囲の制御は容易ではない。このため、特許文献１に記載された半導体装置では、ゲート電極の下方における低抵抗領域の形成範囲の個体差に起因して、特性のばらつきが発生し得る。

【0006】

本開示は、上記の問題を解決するためになされたものであり、特性のばらつきを低減できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するために、本開示の一態様に係る半導体装置は、基板と、前記基板の上方に配置されるボトム電極と、前記ボトム電極の上方に配置されるボトム絶縁層と、前記ボトム絶縁層の上方に配置されるシールド電極と、前記シールド電極の上方に配置されるシールド絶縁層と、前記シールド絶縁層の上方に配置され、チャネル領域を有する酸化物半導体層と、前記酸化物半導体層の上方に配置されるゲート絶縁層と、前記ゲート絶縁層の上方に配置されるゲート電極とを備え、前記シールド電極は、前記ゲート電極及び前記酸化物半導体層と対向する位置に配置される。

【発明の効果】

【0008】

本開示によれば、特性のばらつきを低減できる半導体装置を提供できる。

【図面の簡単な説明】

【0009】

【図1】図１は、実施の形態１に係る薄膜トランジスタの要部の構成を示す模式的な断面図である。

【図2】図２は、実施の形態１に係る薄膜トランジスタの構成を模式的に示す上面図である。

【図3A】図３Ａは、実施の形態１に係る薄膜トランジスタの製造方法の第一工程を示すチャネル長方向に平行な断面図である。

【図3B】図３Ｂは、実施の形態１に係る薄膜トランジスタの製造方法の第二工程を示すチャネル長方向に平行な断面図である。

【図3C】図３Ｃは、実施の形態１に係る薄膜トランジスタの製造方法の第三工程を示すチャネル長方向に平行な断面図である。

【図3D】図３Ｄは、実施の形態１に係る薄膜トランジスタの製造方法の第四工程を示すチャネル長方向に平行な断面図である。

【図3E】図３Ｅは、実施の形態１に係る薄膜トランジスタの製造方法の第六工程を示すチャネル長方向に平行な断面図である。

【図3F】図３Ｆは、実施の形態１に係る薄膜トランジスタの製造方法の第七工程を示すチャネル長方向に平行な断面図である。

【図3G】図３Ｇは、実施の形態１に係る薄膜トランジスタの製造方法の第八工程を示すチャネル長方向に平行な断面図である。

【図3H】図３Ｈは、実施の形態１に係る薄膜トランジスタの製造方法の第九工程を示すチャネル長方向に平行な断面図である。

【図3I】図３Ｉは、実施の形態１に係る薄膜トランジスタの製造方法の第十工程を示すチャネル長方向に平行な断面図である。

【図3J】図３Ｊは、実施の形態１に係る薄膜トランジスタの製造方法の第十一工程を示すチャネル長方向に平行な断面図である。

【図4A】図４Ａは、実施の形態１に係る薄膜トランジスタの製造方法の第一工程を示すチャネル幅方向に平行な断面図である。

【図4B】図４Ｂは、実施の形態１に係る薄膜トランジスタの製造方法の第二工程を示すチャネル幅方向に平行な断面図である。

【図4C】図４Ｃは、実施の形態１に係る薄膜トランジスタの製造方法の第三工程を示すチャネル幅方向に平行な断面図である。

【図4D】図４Ｄは、実施の形態１に係る薄膜トランジスタの製造方法の第四工程を示すチャネル幅方向に平行な断面図である。

【図4E】図４Ｅは、実施の形態１に係る薄膜トランジスタの製造方法の第五工程を示すチャネル幅方向に平行な断面図である。

【図4F】図４Ｆは、実施の形態１に係る薄膜トランジスタの製造方法の第六工程を示すチャネル幅方向に平行な断面図である。

【図4G】図４Ｇは、実施の形態１に係る薄膜トランジスタの製造方法の第七工程を示すチャネル幅方向に平行な断面図である。

【図4H】図４Ｈは、実施の形態１に係る薄膜トランジスタの製造方法の第八工程を示すチャネル幅方向に平行な断面図である。

【図4I】図４Ｉは、実施の形態１に係る薄膜トランジスタの製造方法の第九工程を示すチャネル幅方向に平行な断面図である。

【図4J】図４Ｊは、実施の形態１に係る薄膜トランジスタの製造方法の第十工程を示すチャネル幅方向に平行な断面図である。

【図4K】図４Ｋは、実施の形態１に係る薄膜トランジスタの製造方法の第十一工程を示すチャネル幅方向に平行な断面図である。

【図5】図５は、比較例の薄膜トランジスタの要部の構成を示す模式的な断面図である。

【図6】図６は、比較例の薄膜トランジスタのゲート電圧とドレイン電流との関係のシミュレーション結果を示すグラフである。

【図7】図７は、実施の形態１に係る薄膜トランジスタのゲート電圧とドレイン電流との関係のシミュレーション結果を示すグラフである。

【図8】図８は、実施の形態２に係る薄膜トランジスタの要部の構成を示す模式的な断面図である。

【図9】図９は、各実施の形態に係る薄膜トランジスタが適用される表示装置の機能構成を示すブロック図である。

【図10】図１０は、各実施の形態に係る薄膜トランジスタが適用される撮像装置の機能構成を示すブロック図である。

【図11】図１１は、各実施の形態に係る薄膜トランジスタが適用される電子機器の機能構成を示すブロック図である。

【発明を実施するための形態】

【0010】

以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

【0011】

また、各図は模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺などは必ずしも一致していない。なお、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。

【0012】

また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに接する状態で配置される場合にも適用される。

【0013】

（実施の形態１）
実施の形態１に係る半導体装置について説明する。本実施の形態では、半導体装置の一例である薄膜トランジスタとその製造方法について説明する。

【0014】

［１－１．構成］
まず、実施の形態に係る薄膜トランジスタの構成について図１を用いて説明する。図１は、本実施の形態に係る薄膜トランジスタ１０の要部の構成を示す模式的な断面図である。本実施の形態に係る薄膜トランジスタ１０は、後述する本実施の形態に係る薄膜トランジスタの製造方法を用いて製造される。薄膜トランジスタ１０は、トップゲート型の薄膜トランジスタであり、表示装置、撮像装置などの駆動素子に用いられる。薄膜トランジスタ１０は、本開示に係る半導体装置の一具体例である。

【0015】

図１に示されるように、薄膜トランジスタ１０は、ボトム電極６１と、ボトム絶縁層６２と、シールド電極１２と、シールド絶縁層１３と、酸化物半導体層１５と、ゲート絶縁層１７と、ゲート電極１８とを備える。本実施の形態では、薄膜トランジスタ１０は、基板１１と、層間絶縁膜１９及び２１と、ソース電極２２と、ドレイン電極２３とをさらに備える。

【0016】

基板１１は、薄膜トランジスタ１０の基台となる板状部材である。本実施の形態では、基板１１は、例えば、ガラス、石英及びシリコンなどから構成されている。基板１１は、例えば、ＰＥＴ（ポリエチレンテレフタレート）、ＰＩ（ポリイミド）、ＰＣ（ポリカーボネート）、ＰＥＮ（ポリエチレンナフタレート）などの樹脂材料から構成されていてもよい。また、基板１１は、絶縁材料が成膜されたステンレス鋼（ＳＵＳ）などの金属板であってもよい。

【0017】

ボトム電極６１は、基板１１の上方に配置される導電層である。ボトム電極６１は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銀（Ａｇ）、ネオジム（Ｎｄ）、銅（Ｃｕ）のうちの１種を含む単体又は合金で構成される。また、ボトム電極６１は、上記の少なくとも１種の金属を含む化合物、又は、２種以上の金属を含む積層膜であってもよい。また、ボトム電極６１は、例えばＩＴＯなどの透明導電膜であってもよい。本実施の形態では、ボトム電極６１には、正の電位が印加される。ボトム電極６１に印加される電位は、例えば、１０Ｖ程度である。なお、図１には、ボトム電極６１に電位が印加されることによって発生する電界の一部が、ブロック矢印で示されている。

【0018】

ボトム絶縁層６２は、ボトム電極６１の上方に配置される絶縁層である。ボトム絶縁層６２は、ボトム電極６１とシールド電極１２とを絶縁する。本実施の形態では、ボトム絶縁層６２は、ボトム電極６１上に配置され、ボトム電極６１の全体を覆う。ボトム絶縁層６２の構成は、絶縁層であれば特に限定されない。ボトム絶縁層６２として、例えば、シリコン酸化膜（ＳｉＯ_ｘ）、シリコン窒化膜（ＳｉＮ_ｘ）、シリコン酸窒化膜（ＳｉＯＮ）、酸化アルミニウム膜（ＡｌＯ_ｘ）、酸化ハフニウム（ＨｆＯ_ｘ）のうちの１種よりなる単層膜、又は、それらのうちの２種以上よりなる積層膜を用いることができる。本実施の形態では、ボトム絶縁層６２は、シリコン窒化膜（ＳｉＮ_ｘ）である。

【0019】

シールド電極１２は、ボトム絶縁層６２の上方に配置される所定の形状にパターニングされた導電層である。シールド電極１２は、ゲート電極１８及び酸化物半導体層１５と対向する位置に配置される。言い換えると、シールド電極１２は、基板１１の主面の上面視において、ゲート電極１８及び酸化物半導体層１５と重なる位置に配置される。シールド電極１２は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銀（Ａｇ）、ネオジム（Ｎｄ）、銅（Ｃｕ）のうちの１種を含む単体又は合金で構成される。また、シールド電極１２は、上記の少なくとも１種の金属を含む化合物、又は、２種以上の金属を含む積層膜であってもよい。また、シールド電極１２は、例えばＩＴＯなどの透明導電膜であってもよい。本実施の形態では、シールド電極１２は、ソース電極２２と同電位である。シールド電極１２は、ソース電極２２と電気的に接続されていてもよいし、ソース電極２２と同一の電位が印加されていてもよい。また、シールド電極１２は、ゲート電極１８と同電位であってもよい。シールド電極１２は、ゲート電極１８と電気的に接続されていてもよいし、ゲート電極１８と同一の電位が印加されていてもよい。

【0020】

シールド絶縁層１３は、シールド電極１２の上方に配置される絶縁層である。シールド絶縁層１３は、シールド電極１２と酸化物半導体層１５とを絶縁するシールド電極絶縁層である。本実施の形態では、シールド絶縁層１３は、シールド電極１２上と、ボトム絶縁層６２上とに配置される。シールド絶縁層１３の構成は、絶縁層であれば特に限定されない。シールド絶縁層１３として、例えば、ボトム絶縁層６２と同様の絶縁膜を用いることができる。本実施の形態では、シールド絶縁層１３は、下側絶縁層１３ａと、上側絶縁層１３ｂとを有する。下側絶縁層１３ａは、シールド電極１２上と、ボトム絶縁層６２上とに配置される絶縁層である。本実施の形態では、下側絶縁層１３ａは、シリコン窒化膜（ＳｉＮ_ｘ）である。上側絶縁層１３ｂは、下側絶縁層１３ａ上に配置される絶縁層である。本実施の形態では、上側絶縁層１３ｂは、シリコン酸化膜（ＳｉＯ_ｘ）である。

【0021】

酸化物半導体層１５は、シールド絶縁層１３の上方に配置され、チャネル領域１５ｃと、低抵抗領域１５ｎとを有する半導体層である。酸化物半導体層１５は、シールド絶縁層１３上の所定の領域に配置される。チャネル領域１５ｃは、シールド電極１２及びゲート電極１８と対向する位置に形成される。言い換えると、チャネル領域１５ｃは、基板１１の主面の上面視において、シールド電極１２及びゲート電極１８と重なる位置に形成される。酸化物半導体層１５は、ボトム電極６１と対向する位置に配置される。チャネル領域１５ｃのチャネル長方向（つまり、図１の水平方向）におけるボトム電極６１の長さは、チャネル長方向におけるシールド電極１２の長さより長い。低抵抗領域１５ｎは、ボトム電極６１と対向する酸化物半導体層１５の領域のうち、チャネル領域１５ｃの外部の領域に形成される。酸化物半導体層１５は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、チタン（Ｔｉ）及びニオブ（Ｎｂ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。酸化物半導体層１５として、例えば、酸化インジウムスズ亜鉛（ＩＴＺＯ）、酸化インジウムガリウム亜鉛（ＩＧＺＯ：ＩｎＧａＺｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化インジウムガリウム（ＩＧＯ）、酸化インジウムスズ（ＩＴＯ）、酸化インジウム（ＩｎＯ）などを用いることができる。本実施の形態では、酸化物半導体層１５は、酸化インジウムガリウム亜鉛膜である。

【0022】

ゲート絶縁層１７は、酸化物半導体層１５の上方に配置される絶縁層である。また、ゲート絶縁層１７は、ゲート電極１８の直下に配置される。ゲート絶縁層１７は、酸化物半導体層１５のチャネル領域１５ｃのチャネル長方向における長さは、チャネル長方向におけるゲート電極１８の長さより長い。例えば、ゲート絶縁層がゲート電極と形状を有する、いわゆるセルフアライン構造においては、ゲート電極と酸化物半導体層との間における電流リークが発生し得る。本実施の形態では、ゲート絶縁層１７が上述したような形状を有するため、セルフアライン構造において発生し得る電流リークを抑制できる。ゲート絶縁層１７の構成は、絶縁層であれば特に限定されない。ゲート絶縁層１７として、例えば、シリコン酸化膜（ＳｉＯ_ｘ）、シリコン窒化膜（ＳｉＮ_ｘ）、シリコン酸窒化膜（ＳｉＯＮ）、酸化アルミニウム膜（ＡｌＯ_ｘ）、酸化ハフニウム（ＨｆＯ_ｘ）のうちの１種よりなる単層膜、又は、それらのうちの２種以上よりなる積層膜を用いることができる。本実施の形態では、ゲート絶縁層１７は、シリコン酸化膜（ＳｉＯ_ｘ）膜である。

【0023】

ゲート電極１８は、ゲート絶縁層１７の上方に配置される導電層である。ゲート電極１８は、ゲート絶縁層１７を介して酸化物半導体層１５のチャネル領域と対向している。ゲート電極１８は、印加されるゲート電圧によってチャネル領域中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有する。ゲート電極１８は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銀（Ａｇ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のうちの１種を含む単体、又は、合金で構成される。また、ゲート電極１８は、上記の少なくとも１種の金属を含む化合物、又は、２種以上の金属を含む積層膜であってもよい。また、ゲート電極１８は、例えばＩＴＯなどの透明導電膜であってもよい。

【0024】

層間絶縁膜１９及び２１は、ゲート電極１８の上方に配置される絶縁膜である。層間絶縁膜１９は、ゲート電極１８及びゲート絶縁層１７上に配置される。層間絶縁膜１９として、例えば、上述したボトム絶縁層６２と同様の絶縁膜を用いることができる。本実施の形態では、層間絶縁膜１９は、ゲート電極１８及びゲート絶縁層１７の上方に配置される第一絶縁膜１９ａと、第一絶縁膜１９ａの上方に配置される第二絶縁膜１９ｂとを有する。例えば、第一絶縁膜１９ａは、シリコン酸化膜（ＳｉＯ_ｘ）であり、第二絶縁膜１９ｂは、酸化アルミニウム膜（ＡｌＯ_ｘ）である。層間絶縁膜２１は、層間絶縁膜１９上に配置される絶縁膜である。層間絶縁膜２１として、例えば、感光性を有する樹脂膜を用いることができる。具体的には、層間絶縁膜２１として、例えば、ポリイミド樹脂膜、ノボラック樹脂、アクリル樹脂などを用いることができる。本実施の形態では、層間絶縁膜２１は、ポリイミド樹脂膜である。

【0025】

ソース電極２２及びドレイン電極２３は、それぞれ、薄膜トランジスタ１０のソース及びドレインとして機能する電極であり、例えば、ゲート電極１８の構成材料として列挙したものと同様の金属、透明導電膜などで構成されている。ソース電極２２及びドレイン電極２３としては、電気伝導性の良い材料が選択されてもよい。ソース電極２２及びドレイン電極２３は、層間絶縁膜１９及び２１、並びに、ゲート絶縁層１７を貫通する接続孔を介して酸化物半導体層１５の低抵抗領域１５ｎに接続されている。

【0026】

［１－２．製造方法］
次に、本実施の形態に係る薄膜トランジスタ１０の製造方法について、図２～図４Ｋを用いて説明する。図２は、本実施の形態に係る薄膜トランジスタ１０の構成を模式的に示す上面図である。図２においては、図１に示される薄膜トランジスタ１０の基板１１の主面の上面視における構成が示されている。図３Ａ～図３Ｊは、本実施の形態に係る薄膜トランジスタ１０の製造方法の各工程を示すチャネル長方向に平行な断面図である。図３Ａ～図３Ｊには、図２のＩＩＩ－ＩＩＩ線における断面が示されている。図４Ａ～図４Ｋは、本実施の形態に係る薄膜トランジスタ１０の製造方法の各工程を示すチャネル幅方向に平行な断面図である。図４Ａ～図４Ｋには、図２のＩＶ－ＩＶ線における断面が示されている。

【0027】

まず、図３Ａ及び図４Ａに示されるように、基板１１の一方の主面の全面に、ボトム電極６１を、例えば、スパッタ法などを用いて形成し、続いて、ボトム電極６１の上方の全面に、ボトム絶縁層６２を、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。

【0028】

続いて、図３Ｂ及び図４Ｂに示されるように、シールド電極１２及びシールド絶縁層１３を形成する。具体的には、ボトム絶縁層６２の上方の全面に導電膜を、例えばスパッタ法などを用いて形成する。続いて、当該導電膜を、例えば、フォトリソグラフィ法及びウェットエッチング法を用いて所定形状にパターニングすることで、所定形状のシールド電極１２を形成する。続いて、シールド電極１２及びボトム絶縁層６２の上方にシールド絶縁層１３を形成する。具体的には、シールド電極１２及びボトム絶縁層６２の上方に、下側絶縁層１３ａ及び上側絶縁層１３ｂを、例えば、プラズマＣＶＤ法を用いて形成する。

【0029】

続いて、図３Ｃ及び図４Ｃに示されるように、シールド絶縁層１３の上方に、酸化物半導体層１５を形成する。具体的には、シールド絶縁層１３上の全面に、酸化物半導体膜を、例えば、スパッタ法を用いて形成し、続いて、当該酸化物半導体膜を、例えば、フォトリソグラフィ法及びウェットエッチング法を用いて所定形状にパターニングすることで、シールド電極１２に対向する位置に、所定形状の酸化物半導体層１５を形成する。

【0030】

続いて、図３Ｄ及び図４Ｄに示されるように、シールド絶縁層１３及び酸化物半導体層１５の上方に、ゲート絶縁層１７を、例えば、プラズマＣＶＤ法を用いて形成する。

【0031】

続いて、図４Ｅに示されるように、コンタクトホール１２ＨＡ及び６１ＨＡを形成する。コンタクトホール１２ＨＡは、シールド電極１２上のシールド絶縁層１３及びゲート絶縁層１７に形成され、シールド電極１２を露出させる穴である。コンタクトホール６１ＨＡは、ボトム電極６１上のシールド絶縁層１３、ゲート絶縁層１７及びボトム絶縁層６２に形成され、ボトム電極６１を露出させる穴である。コンタクトホール６１ＨＡは、シールド電極１２が形成されていない領域に形成される。コンタクトホール１２ＨＡ及び６１ＨＡは、例えば、フォトリソグラフィ法及びドライエッチング法を用いて形成される。コンタクトホール１２ＨＡ及び６１ＨＡは、同時に形成されてもよいし、別々に形成されてもよい。また、シールド絶縁層１３及びゲート絶縁層１７をエッチングする工程と、ボトム絶縁層６２をエッチングする工程とが別々に行われてもよい。

【0032】

続いて、図３Ｅ及び図４Ｆに示されるように、ゲート電極１８、コンタクト電極１２ＣＡ及び６１ＣＡを形成する。コンタクト電極１２ＣＡは、コンタクトホール１２ＨＡに形成される電極であり、シールド電極１２と接続される。コンタクト電極６１ＣＡは、コンタクトホール６１ＨＡに形成される電極であり、ボトム電極６１と接続される。具体的には、ゲート絶縁層１７及び各コンタクトホールの上方の全面に導電膜を、例えばスパッタ法などを用いて形成する。続いて、当該導電膜を、例えば、フォトリソグラフィ法及びウェットエッチング法を用いて所定形状にパターニングすることで、所定形状のゲート電極１８、コンタクト電極１２ＣＡ及び６１ＣＡを形成する。

【0033】

続いて、図３Ｆ及び図４Ｇに示されるように、ゲート絶縁層１７、ゲート電極１８、コンタクト電極１２ＣＡ及び６１ＣＡの上方に、層間絶縁膜１９を、例えばプラズマＣＶＤ法を用いて形成する。具体的には、ゲート絶縁層１７、ゲート電極１８、コンタクト電極１２ＣＡ及び６１ＣＡの上方に、第一絶縁膜１９ａ及び第二絶縁膜１９ｂを、例えば、プラズマＣＶＤ法を用いて形成する。

【0034】

続いて、図３Ｇ及び図４Ｈに示されるように、層間絶縁膜１９の上方に、層間絶縁膜２１を形成する。層間絶縁膜２１は、例えば、ポリイミド材料などから構成される感光性樹脂を層間絶縁膜１９上に塗布し、塗布後、加熱処理（プリベーク）を行うことで形成される。

【0035】

続いて、図３Ｈ及び図４Ｉに示されるように、層間絶縁膜２１にコンタクトホール２２ＨＡ、２３ＨＡ、１２ＨＢ、１８ＨＡ、及び６１ＨＢを形成する。コンタクトホール２２ＨＡは、酸化物半導体層１５のチャネル領域１５ｃに対して一方側の低抵抗領域１５ｎが形成される領域の上方に形成される。コンタクトホール２３ＨＡは、酸化物半導体層１５のチャネル領域１５ｃに対して他方の低抵抗領域１５ｎが形成される領域の上方に形成される。コンタクトホール１２ＨＢは、コンタクト電極１２ＣＡの上方に形成される。コンタクトホール１８ＨＡは、ゲート電極１８の上方に形成される。コンタクトホール６１ＨＢは、コンタクト電極６１ＣＡの上方に形成される。各コンタクトホールは、例えば、層間絶縁膜２１に露光及び現像を行うことによって形成される。

【0036】

続いて、図３Ｉ及び図４Ｊに示されるように、層間絶縁膜１９及びゲート絶縁層１７にコンタクトホール２２ＨＢ、２３ＨＢ、１２ＨＣ、１８ＨＢ、及び６１ＨＣを形成する。コンタクトホール２２ＨＢは、コンタクトホール２２ＨＡの底部に形成される。コンタクトホール２３ＨＢは、コンタクトホール２３ＨＡの底部に形成される。コンタクトホール１２ＨＣは、コンタクトホール１２ＨＢの底部に形成される。コンタクトホール１８ＨＢは、コンタクトホール１８ＨＡの底部に形成される。コンタクトホール６１ＨＣは、コンタクトホール６１ＨＢの底部に形成される。各コンタクトホールは、例えば、フォトリソグラフィ法及びドライエッチング法を用いて形成される。

【0037】

続いて、図３Ｊ及び図４Ｋに示されるように、ソース電極２２、ドレイン電極２３、コンタクト電極１２ＣＢ、１８Ｃ、及び６１ＣＢを形成する。ソース電極２２は、コンタクトホール２２ＨＡ及び２２ＨＢに形成され、酸化物半導体層１５の低抵抗領域１５ｎと接続される。ドレイン電極２３は、コンタクトホール２３ＨＡ及び２３ＨＢに形成され、酸化物半導体層１５の低抵抗領域１５ｎと接続される。コンタクト電極１２ＣＢは、コンタクトホール１２ＨＢ及び１２ＨＣに形成される電極であり、コンタクト電極１２ＣＡと接続される。コンタクト電極１８Ｃは、コンタクトホール１８ＨＡ及び１８ＨＢに形成される電極であり、ゲート電極１８と接続される。コンタクト電極６１ＣＢは、コンタクトホール６１ＨＢ及び６１ＨＣに形成される電極であり、コンタクト電極６１ＣＡと接続される。

【0038】

以上のように、図１に示される薄膜トランジスタ１０を製造することができる。

【0039】

［１－３．効果］
次に、本実施の形態に係る薄膜トランジスタ１０の効果について、比較例の薄膜トランジスタと比較しながら図５～図７を用いて説明する。図５は、比較例の薄膜トランジスタ９１０の要部の構成を示す模式的な断面図である。

【0040】

図５に示される比較例の薄膜トランジスタ９１０は、基板１１と、下部電極９１２と、下部絶縁層９１３と、酸化物半導体層９１５と、金属酸化膜９１６と、ゲート絶縁層９１７と、ゲート電極１８と、層間絶縁膜１９及び２１と、ソース電極２２と、ドレイン電極２３とを備える。比較例の薄膜トランジスタ９１０は、ボトム電極６１、ボトム絶縁層６２、シールド電極１２、及びシールド絶縁層１３を備えない点と、酸化物半導体層９１５及びゲート絶縁層９１７の構成と、下部電極９１２、下部絶縁層９１３、及び金属酸化膜９１６を備える点とにおいて、本実施の形態に係る薄膜トランジスタ１０と相違し、その他の点において一致する。以下、比較例の薄膜トランジスタ９１０の、本実施の形態に係る薄膜トランジスタ１０との相違点について説明する。

【0041】

下部電極９１２は、基板１１の上方であって、酸化物半導体層９１５と対向する位置に配置される。下部電極９１２は、本実施の形態に係るシールド電極１２とは、寸法及び形状において相違し、それ以外の構成において一致する。

【0042】

下部絶縁層９１３は、下側絶縁層９１３ａと、上側絶縁層９１３ｂとを有する。下部絶縁層９１３は、断面形状において本実施の形態に係るシールド絶縁層１３と相違し、それ以外の構成において一致する。

【0043】

酸化物半導体層９１５は、チャネル領域９１５ｃと、低抵抗領域９１５ｎとを有する。比較例の低抵抗領域９１５ｎは、ゲート電極１８及びゲート絶縁層９１７をドライエッチングする際に低抵抗化される。このようにドライエッチングなどを用いて形成された低抵抗領域９１５ｎは、図５に示されるように、ゲート絶縁層９１７と下部絶縁層９１３との間の領域にまで延び得る。図５に示される例では、低抵抗領域９１５ｎが、ゲート絶縁層９１７のチャネル長方向における端部から、ゲート絶縁層９１７と下部絶縁層９１３との間の領域に延伸する長さ（以下、「延伸長さ」とも称する）がΔＬ／２で示されている。言い換えると、比較例のチャネル領域９１５ｃのチャネル長は、ゲート電極１８（及びゲート絶縁層９１７）のチャネル長方向の長さよりΔＬだけ短い。

【0044】

ゲート絶縁層９１７は、基板１１の上面視において、ゲート電極１８と同一の形状を有する。ゲート絶縁層９１７は、例えば、ゲート電極１８と同時にドライエッチング法などによってパターニングされる。このようにゲート絶縁層９１７をパターニングする際に、酸化物半導体層９１５の低抵抗領域９１５ｎが形成される。

【0045】

金属酸化膜９１６は、ゲート電極１８及び酸化物半導体層９１５の上方に配置される層である。金属酸化膜９１６は、酸化物半導体層９１５の低抵抗領域９１５ｎ上に配置され、低抵抗領域９１５ｎの電気抵抗を安定化させる機能を有する。

【0046】

以上のような構成を有する比較例の薄膜トランジスタ９１０においては、上述したように、低抵抗領域９１５ｎが、ゲート絶縁層９１７のチャネル長方向における端部からゲート絶縁層９１７と下部絶縁層９１３との間の領域に延伸する。このような低抵抗領域９１５ｎによる薄膜トランジスタ９１０の特性への影響について、図６を用いて説明する。図６は、比較例の薄膜トランジスタ９１０のゲート電圧Ｖｇとドレイン電流Ｉｄとの関係のシミュレーション結果を示すグラフである。図６においては、低抵抗領域９１５ｎの延伸長さΔＬ／２が、０．７μｍ（実線の曲線）、２．５μｍ（破線の曲線）、及び３μｍ（点線の曲線）である場合の各関係が示されている。なお、本シミュレーションにおいては、ゲート電極１８のチャネル長方向の長さは６μｍであり、チャネル領域９１５ｃのチャネル幅は１０μｍある。また、酸化物半導体層９１５は膜厚３０ｎｍのＩＧＺＯ膜であり、下側絶縁層９１３ａは膜厚５０ｎｍのＳｉＮ_ｘ膜であり、上側絶縁層９１３ｂは膜厚１００ｎｍのＳｉＯ_ｘ膜である。また、ゲート絶縁層９１７は膜厚２００ｎｍのＳｉＯ_ｘ膜であり、金属酸化膜９１６は膜厚１０ｎｍのＡｌＯ_ｘ膜である。層間絶縁膜１９の第一絶縁膜１９ａは膜厚１００ｎｍのＳｉＯ_ｘ膜であり、第二絶縁膜１９ｂは膜厚５０ｎｍのＡｌＯ_ｘ膜である。また、ドレイン電圧は１０Ｖである。

【0047】

図６に示されるように、比較例の薄膜トランジスタ９１０においては、低抵抗領域９１５ｎの延伸長さΔＬ／２に応じて、薄膜トランジスタ９１０のオン／オフ特性が変動する。また、延伸長さΔＬ／２が３μｍの場合には、図６の点線の曲線で示されるように、薄膜トランジスタ９１０においてオフ状態を実現できなくなる。このような問題は、特に、チャネル長が短い（例えば６μｍ以下程度）の場合に顕著となる。

【0048】

ここで、本実施の形態に係る薄膜トランジスタ１０の特性について図７を用いて説明する。図７は、本実施の形態に係る薄膜トランジスタ１０のゲート電圧Ｖｇとドレイン電流Ｉｄとの関係のシミュレーション結果を示すグラフである。図７においては、ドレイン電圧Ｖｄが、１０Ｖ（実線の曲線）及び０．１Ｖ（破線の曲線）である場合の各関係が示されている。なお、本シミュレーションにおいては、ゲート電極１８のチャネル長方向の長さは６μｍであり、チャネル領域１５ｃのチャネル幅は１０μｍある。また、酸化物半導体層１５は膜厚３０ｎｍのＩＧＺＯ膜であり、下側絶縁層１３ａは膜厚５０ｎｍのＳｉＮ_ｘ膜であり、上側絶縁層１３ｂは膜厚１００ｎｍのＳｉＯ_ｘ膜である。また、ゲート絶縁層１７は膜厚２００ｎｍのＳｉＯ_ｘ膜である。層間絶縁膜１９の第一絶縁膜１９ａは膜厚１００ｎｍのＳｉＯ_ｘ膜であり、第二絶縁膜１９ｂは膜厚５０ｎｍのＡｌＯ_ｘ膜である。また、ドレイン電圧は１０Ｖであり、ソース電極２２及びシールド電極１２には、０Ｖが印加されている（つまり、グランド電位に維持されている）。

【0049】

本実施の形態に係る薄膜トランジスタ１０は、図１を用いて上述したとおり、ボトム電極６１と、ボトム電極６１の上方に配置されるボトム絶縁層６２と、ボトム絶縁層６２の上方に配置されるシールド電極１２と、シールド電極１２の上方に配置されるシールド絶縁層１３と、シールド絶縁層１３の上方に配置され、チャネル領域１５ｃを有する酸化物半導体層１５と、酸化物半導体層１５の上方に配置されるゲート絶縁層１７と、ゲート絶縁層１７の上方に配置されるゲート電極１８とを備える。シールド電極１２は、ゲート電極１８及び酸化物半導体層１５と対向する位置に配置される。

【0050】

このような構成を有する薄膜トランジスタ１０においては、ボトム電極６１に所定の電圧を印加することで発生する電界によって、酸化物半導体層１５に低抵抗領域１５ｎを形成できる。例えば、ボトム電極には、正電位（１０Ｖ程度）が印加される。これにより、ボトム電極６１に電圧が印加されることで発生する電界によって、酸化物半導体層１５内のキャリアが励起されることで、酸化物半導体層１５が低抵抗化される。ここで、ボトム電極６１と酸化物半導体層１５との間であって、ゲート電極１８と対向する位置にシールド電極１２が配置されている。このため、酸化物半導体層１５のうち、ゲート電極１８と対向する領域には、ボトム電極６１によって形成される電界が印加されない。したがって、低抵抗領域１５ｎが、ゲート電極１８とシールド絶縁層１３との間に延伸することを抑制できる。以上のように、電界が酸化物半導体層１５に印加される領域をシールド電極１２によって制御できるため、低抵抗領域１５ｎが形成される範囲を精度よく制御できる。したがって、薄膜トランジスタ１０の特性のばらつきを低減できる。

【0051】

シールド電極１２のチャネル長方向における長さは、ゲート電極１８のチャネル長方向における長さ以下であってもよい。これにより、酸化物半導体層１５のうちゲート電極１８と対向する領域にまで低抵抗領域１５ｎを形成することができるため、低抵抗領域１５ｎとチャネル領域１５ｃとを確実に接続することができる。

【0052】

また、シールド電極１２のチャネル長方向における長さは、ゲート電極１８のチャネル長方向における長さと等しくてもよい。ここで、これらの長さが等しいとの記載が意味する状態には、これらの長さが完全に一致する状態だけでなく、これらの長さが実質的に一致する状態も含まれる。例えば、これらの長さが等しいとの記載が意味する状態には、これらの長さの差が一方の長さの１０％未満である状態も含まれる。本明細書における他の「長さが等しい」との記載の意味についても同様である。このようにシールド電極１２のチャネル長方向における長さを、ゲート電極１８のチャネル長方向における長さと等しくすることで、酸化物半導体層１５のうちゲート電極１８と対向する領域が低抵抗化されることを抑制でき、酸化物半導体層１５のうちゲート電極１８と対向する領域にチャネル領域１５ｃを形成することができる。

【0053】

（実施の形態２）
実施の形態２に係る半導体装置について説明する。本実施の形態では、半導体装置の一例である薄膜トランジスタについて説明する。本実施の形態に係る薄膜トランジスタは、主に、トップゲートセルフアライン構造を有する点において、実施の形態１に係る薄膜トランジスタ１０と相違する。以下、本実施の形態に係る薄膜トランジスタについて、実施の形態１に係る薄膜トランジスタ１０との相違点を中心に説明する。

【0054】

［２－１．構成］
まず、本実施の形態に係る薄膜トランジスタの構成について図８を用いて説明する。図８は、本実施の形態に係る薄膜トランジスタ１１０の要部の構成を示す模式的な断面図である。

【0055】

図８に示されるように、薄膜トランジスタ１１０は、ボトム電極６１と、ボトム絶縁層６２と、シールド電極１２と、シールド絶縁層１３と、酸化物半導体層１５と、ゲート絶縁層１１７と、ゲート電極１８とを備える。本実施の形態では、薄膜トランジスタ１１０は、基板１１と、金属酸化膜１１６と、層間絶縁膜１１９及び２１と、ソース電極２２と、ドレイン電極２３とをさらに備える。以下、本実施の形態に係る薄膜トランジスタ１１０の実施の形態１に係る薄膜トランジスタ１０との相違点について説明する。

【0056】

上述したとおり、本実施の形態に係る薄膜トランジスタ１１０は、トップゲートセルフアライン構造を有する。つまり、ゲート絶縁層１１７は、ゲート電極１８と同時にパターニングされる。これにより、基板１１の上面視において、ゲート絶縁層１１７は、ゲート電極１８と実質的に同一の形状を有する。このため、チャネル領域１５ｃのチャネル長方向におけるゲート絶縁層１１７の長さは、チャネル長方向におけるゲート電極１８の長さと等しい。

【0057】

金属酸化膜１１６は、ゲート電極１８及び酸化物半導体層１５の上方に配置される層である。金属酸化膜１１６としては、例えば、酸化アルミニウム膜（ＡｌＯ_ｘ）を用いることができる。なお、金属酸化膜１１６として、例えば、酸化チタン（ＴｉＯ_ｘ）、酸化タングステン（ＷＯ_ｘ）、タンタルオキサイド（ＴａＯ_ｘ）、ジルコニウムオキサイド（ＺｒＯ_ｘ）、酸化モリブデン（ＭｏＯ_ｘ）などを用いてもよい。

【0058】

層間絶縁膜１１９は、金属酸化膜１１６の上方に配置される絶縁膜である。層間絶縁膜１１９として、例えば、上述した実施の形態１に係るボトム絶縁層６２と同様の絶縁膜を用いることができる。本実施の形態では、層間絶縁膜１１９は、金属酸化膜１１６の上方に配置される第一絶縁膜１１９ａと、第一絶縁膜１１９ａの上方に配置される第二絶縁膜１１９ｂとを有する。第一絶縁膜１１９ａは、シリコン酸化膜（ＳｉＯ_ｘ）であり、第二絶縁膜１１９ｂは、酸化アルミニウム膜（ＡｌＯ_ｘ）である。

【0059】

［２－２．製造方法］
本実施の形態に係る薄膜トランジスタ１１０の製造方法について説明する。本実施の形態に係る薄膜トランジスタ１１０の製造方法は、ゲート電極１８の形成工程において、ゲート電極１８と併せてゲート絶縁層１１７もパターニングする点と、金属酸化膜１１６を形成する工程が追加される点とにおいて、実施の形態１に係る薄膜トランジスタ１０の製造方法と相違し、その他の点において一致する。以下、当該相違点について説明する。

【0060】

まず、実施の形態１と同様に基板１１の上方に、ボトム電極６１、ボトム絶縁層６２、シールド電極１２、シールド絶縁層１３、及び酸化物半導体層１５を形成する。

【0061】

続いて、酸化物半導体層１５及びシールド絶縁層１３の上方の全面にゲート絶縁層１１７の母材となる絶縁膜を形成する。

【0062】

続いて、絶縁膜の上方の全面にゲート電極１８の母材となる導電膜を形成する。

【0063】

続いて、フォトリソグラフィ法及びドライエッチング法を用いて導電膜及び絶縁膜を所定形状にパターニングすることで、所定形状のゲート電極１８及びゲート絶縁層１１７を形成する。より詳しくは、酸化物半導体層１５をエッチングストッパとして用いて、導電膜及び絶縁膜の一部を除去することによってゲート電極１８及びゲート絶縁層１１７を形成する。ここで用いるエッチング材料として、例えば、塩素（Ｃｌ_２）、四フッ化炭素（ＣＦ_４）を用いることができる。エッチング材料は、上述した材料に限定されない。例えば、エッチング材料は、上述したような化学反応を用いるエッチング材料でなくてもよく、例えば、Ａｒプラズマなどであってもよい。

【0064】

続いて、ゲート電極１８、酸化物半導体層１５及びシールド絶縁層１３の上方に金属酸化膜１１６を形成する。

【0065】

続いて、金属酸化膜１１６の上方に、実施の形態１と同様に、層間絶縁膜１１９及び２１、ソース電極２２、ドレイン電極２３、各コンタクト電極を形成する。

【0066】

以上のように、図８に示される薄膜トランジスタ１１０を製造することができる。

【0067】

［２－３．効果］
本実施の形態に係る薄膜トランジスタ１１０は、実施の形態１に係る薄膜トランジスタ１０と同様に、ボトム電極６１と、ボトム電極６１の上方に配置されるボトム絶縁層６２と、ボトム絶縁層６２の上方に配置されるシールド電極１２と、シールド電極１２の上方に配置されるシールド絶縁層１３と、シールド絶縁層１３の上方に配置され、チャネル領域１５ｃを有する酸化物半導体層１５と、酸化物半導体層１５の上方に配置されるゲート絶縁層１１７と、ゲート絶縁層１１７の上方に配置されるゲート電極１８とを備える。シールド電極１２は、ゲート電極１８及び酸化物半導体層１５と対向する位置に配置される。

【0068】

これにより、実施の形態１に係る薄膜トランジスタ１０と同様に、本実施の形態に係る薄膜トランジスタ１１０の特性のばらつきを低減できる。

【0069】

（適用例１）
上記各実施の形態に係る薄膜トランジスタの適用例１について図９を用いて説明する。図９及び図１０は、それぞれ、上記各実施の形態に係る薄膜トランジスタが適用される表示装置２Ａ及び撮像装置２Ｂの機能構成を示すブロック図である。

【0070】

図９に示される表示装置２Ａは、外部から入力された映像信号、又は、内部で生成した映像信号を、映像として表示する装置である。表示装置２Ａは、例えば、有機ＥＬ（Electro Luminescence）ディスプレイ、液晶ディスプレイなどである。表示装置２Ａは、機能的には、例えば、タイミング制御部３１と、信号処理部３２と、駆動部３３と、表示画素部３４とを備える。

【0071】

タイミング制御部３１は、各種のタイミング信号（つまり、制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部３２などの駆動制御を行う処理回路である。

【0072】

信号処理部３２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部３３に出力する処理回路である。

【0073】

駆動部３３は、例えば走査線駆動回路、信号線駆動回路などを含み、各種制御線を介して表示画素部３４の各画素を駆動する回路である。

【0074】

表示画素部３４は、例えば有機ＥＬ素子、液晶表示素子などの表示素子と、表示素子を画素毎に駆動するための画素回路とを含む表示回路である。

【0075】

表示装置２Ａの上記各回路のうち、例えば、駆動部３３及び表示画素部３４の一部を構成する各種回路に、上述の薄膜トランジスタが適用される。

【0076】

図１０に示される撮像装置２Ｂは、例えば、画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ（Charge-Coupled Device）、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどを備える。撮像装置２Ｂは、機能的には、例えば、タイミング制御部３５と、駆動部３６と、撮像画素部３７と、信号処理部３８とを備える。

【0077】

タイミング制御部３５は、各種のタイミング信号（つまり、制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部３６の駆動制御を行う処理回路である。

【0078】

駆動部３６は、例えば、行選択回路、ＡＤ変換回路、水平転送走査回路などを含み、各種制御線を介して撮像画素部３７の各画素から信号を読み出す回路である。

【0079】

撮像画素部３７は、例えば、フォトダイオードなどの撮像素子（つまり、光電変換素子）と、信号読み出しのための画素回路とを含む撮像回路である。

【0080】

信号処理部３８は、撮像画素部３７から得られた信号に対して様々な信号処理を施す処理回路である。

【0081】

撮像装置２Ｂの上記各回路のうち、例えば、駆動部３６及び撮像画素部３７の一部を構成する各種回路に、上記各実施の形態に係る薄膜トランジスタが適用される。

【0082】

（適用例２）
上記各実施の形態に係る薄膜トランジスタの適用例２について図１１を用いて説明する。図１１は、上記各実施の形態に係る薄膜トランジスタが適用される電子機器３の機能構成を示すブロック図である。

【0083】

電子機器３は、上記表示装置２Ａ、撮像装置２Ｂなどを備える機器である。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラ、デジタルビデオカメラなどが挙げられる。

【0084】

電子機器３は、例えば上述の表示装置２Ａ（又は撮像装置２Ｂ）などを含む画像装置２と、インターフェース部４０とを有している。インターフェース部４０は、外部から各種の信号、電力などが入力される入力部である。このインターフェース部４０は、例えばタッチパネル、キーボード、操作ボタンなどのユーザインターフェースを含んでいてもよい。

【0085】

このように、上記各実施の形態に係る薄膜トランジスタは、電子機器３にも適用される。

【0086】

（その他の実施の形態）
以上、本開示に係る半導体装置などについて、実施の形態に基づいて説明したが、本開示に係る半導体装置などは、上記実施の形態に限定されるものではない。各実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、各実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例も本開示に含まれる。

【0087】

例えば、本開示に係る半導体装置は、上記各実施の形態に係る薄膜トランジスタが備えるすべての構成要素を必ずしも備えなくてもよい。例えば、本開示に係る半導体装置は、層間絶縁膜１９、２１及び１１９を備えなくてもよい。

【産業上の利用可能性】

【0088】

本開示は、薄膜トランジスタを用いる表示装置、撮像装置などの電子機器に有用である。

【符号の説明】

【0089】

２ 画像装置
２Ａ 表示装置
２Ｂ 撮像装置
３ 電子機器
１０、１１０、９１０ 薄膜トランジスタ
１１ 基板
１２ シールド電極
１２ＣＡ、１２ＣＢ、１８Ｃ、６１ＣＡ、６１ＣＢ コンタクト電極
１２ＨＡ、１２ＨＢ、１２ＨＣ、１８ＨＡ、１８ＨＢ、２２ＨＡ、２２ＨＢ、２３ＨＡ、２３ＨＢ、６１ＨＡ、６１ＨＢ、６１ＨＣ コンタクトホール
１３ シールド絶縁層
１３ａ、９１３ａ 下側絶縁層
１３ｂ、９１３ｂ 上側絶縁層
１５、９１５ 酸化物半導体層
１５ｃ、９１５ｃ チャネル領域
１５ｎ、９１５ｎ 低抵抗領域
１７、１１７、９１７ ゲート絶縁層
１８ ゲート電極
１９、２１、１１９ 層間絶縁膜
１９ａ、１１９ａ 第一絶縁膜
１９ｂ、１１９ｂ 第二絶縁膜
２２ ソース電極
２３ ドレイン電極
３１、３５ タイミング制御部
３２、３８ 信号処理部
３３、３６ 駆動部
３４ 表示画素部
３７ 撮像画素部
４０ インターフェース部
１１６、９１６ 金属酸化膜
９１２ 下部電極

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図3I】

【図3J】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図4I】

【図4J】

【図4K】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】