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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-04
(45)【発行日】2024-12-12
(54)【発明の名称】半導体構造およびそれを形成するための方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20241205BHJP
H01L 21/768 20060101ALI20241205BHJP
H01L 23/532 20060101ALI20241205BHJP
【ＦＩ】
H10B12/00 671Z
H10B12/00 621B
H01L21/90 A
H01L21/90 K
【請求項の数】
20
(21)【出願番号】P 2023194399
(22)【出願日】2023-11-15
(65)【公開番号】P2024114593
(43)【公開日】2024-08-23
【審査請求日】2023-11-15
(31)【優先権主張番号】202310108494.4
(32)【優先日】2023-02-10
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】522440957
【氏名又は名称】福建省晋華集成電路有限公司
【氏名又は名称原語表記】ＦＵＪＩＡＮ ＪＩＮＨＵＡ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＣＯ．， ＬＴＤ．
【住所又は居所原語表記】ＮＯ．８８， ＬＩＡＮＨＵＡ ＡＶＥＮＵＥ， ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＳＣＩＥＮＣＥ ＰＡＲＫ， ＪＩＮＪＩＡＮＧ ＣＩＴＹ， ＱＵＡＮＺＨＯＵ， ＦＵＪＩＡＮ ３６２２００， ＰＥＯＰＬＥ’Ｓ ＲＥＰＵＢＬＩＣ ＯＦ ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】張 欽福
【審査官】宮本 博司
(56)【参考文献】
【文献】特開２０１６－１４９４０９（ＪＰ，Ａ）
【文献】特開２０１４－１２０６５２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２１／００８２９２４（ＵＳ，Ａ１）
【文献】中国特許出願公開第１１４３８８４４６（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １２／００
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２３／５３２
(57)【特許請求の範囲】
【請求項1】
周辺領域およびメモリ領域を備える基板と、前記基板上に配設され、前記周辺領域および前記メモリ領域を通過するように第１の方向に沿って延び、第２の方向に沿って平行に配置される複数のビット線であって、前記第１の方向と前記第２の方向が直交する、複数のビット線と、
前記周辺領域上の前記ビット線間に前記第１の方向に沿って交互に配置される、複数の絶縁プラグおよび第１のスペーサ構造物と、
前記メモリ領域上の前記ビット線間に前記第１の方向に沿って交互に配置される複数の導電性プラグと第２のスペーサ構造物と
を備え、
前記第１のスペーサ構造物および前記第２のスペーサ構造物が同じ材料を含み、前記第１の方向に沿って、前記第２のスペーサ構造物の幅が前記第１のスペーサ構造物の幅より狭い、半導体構造。
【請求項2】
前記絶縁プラグと接触する前記第１のスペーサ構造物の縁部が、凸の曲がった外形をそれぞれ有し、前記導電性プラグと接触する前記第２のスペーサ構造物の縁部が、凹の曲がった外形をそれぞれ有する、請求項１に記載の半導体構造。
【請求項3】
前記周辺領域と前記メモリ領域の間の境界領域上に配設される複数の第３のスペーサ構造物を前記第２の方向に沿ってさらに備え、前記第１の方向に沿って、前記第３のスペーサ構造物の幅が前記第１のスペーサ構造物の前記幅より狭く、前記第２のスペーサ構造物の前記幅より広い、請求項１に記載の半導体構造。
【請求項4】
前記第３のスペーサ構造物の各々が、前記絶縁プラグのうちの１つと接触し、凸の曲がった外形を有する縁部、および、前記導電性プラグのうちの１つと接触し、凹の曲がった外形を有する別の縁部を備える、請求項３に記載の半導体構造。
【請求項5】
前記第２のスペーサ構造物の上面が前記第１のスペーサ構造物の上面より低い、請求項１に記載の半導体構造。
【請求項6】
前記ビット線の側壁に沿って配設される複数の側壁スペーサをさらに備え、前記導電性プラグと前記ビット線との間の前記側壁スペーサの部分の厚さが、前記絶縁プラグと前記ビット線との間の前記側壁スペーサの部分の厚さより薄い、請求項１に記載の半導体構造。
【請求項7】
前記第１のスペーサ構造物および前記第２のスペーサ構造物が前記側壁スペーサを通してそれぞれ延びて前記ビット線の前記側壁と直接接触する、請求項６に記載の半導体構造。
【請求項8】
前記絶縁プラグと接触する前記第１のスペーサ構造物の縁部と前記側壁スペーサと接触する前記第１のスペーサ構造物の縁部が、前記第１のスペーサ構造物のノッチ部で結合される、請求項６に記載の半導体構造。
【請求項9】
前記第１のスペーサ構造物および前記第２のスペーサ構造物が空隙をそれぞれ備える、請求項１に記載の半導体構造。
【請求項10】
前記第１のスペーサ構造物および前記第２のスペーサ構造物が窒化ケイ素を含み、前記絶縁プラグが酸化ケイ素を含み、前記導電性プラグがポリシリコンを含む下部およびタングステンを含む上部をそれぞれ含む、請求項１に記載の半導体構造。
【請求項11】
それぞれが第３の方向に沿って延びる長さを有し、互い違いの配列へと配置される、前記基板の前記メモリ領域中に配設される複数の活性領域であって、前記第３の方向が前記第１の方向および前記第２の方向と異なる、複数の活性領域と、前記基板中に配設され、前記第２の方向に沿って延び、前記第１の方向に沿って互いに平行であり、前記活性領域の各々を中間部および２つの末端部へと分割する、複数のワード線であって、前記第２のスペーサ構造物が、前記第２の方向に沿って位置合わせされ、前記ワード線の直上に配置され、前記活性領域の前記中間部が前記ビット線とそれぞれ電気的に接触し、前記活性領域の前記末端部が前記導電性プラグとそれぞれ電気的に接触する、複数のワード線と
をさらに備える、請求項１に記載の半導体構造。
【請求項12】
半導体構造を形成するための方法であって、周辺領域およびメモリ領域を備える基板を準備するステップと、
前記周辺領域および前記メモリ領域を通過するように第１の方向に沿って延び、第２の方向に沿って平行に配置される、前記基板上の複数のビット線を形成するステップであって、前記第１の方向と前記第２の方向が直交する、ステップと、
前記ビット線間を満たす第１の誘電体材料を形成するステップと、
複数の第１の開口を前記第１の誘電体材料に形成して、前記第１の誘電体材料を、互いに別個である複数の絶縁プラグへと分割するステップと、
第２の誘電体材料を形成して前記第１の開口を満たし、複数の第１のスペーサ構造物を形成するステップと、
前記メモリ領域上の前記絶縁プラグを除去して複数の第２の開口を形成するステップと、
前記第２の開口から露出している前記第１のスペーサ構造物の側壁をエッチングして複数の第２のスペーサ構造物を形成するステップと、
導電性材料を形成して前記第２の開口を満たし、複数の導電性プラグを形成するステップと
を含む、半導体構造を形成するための方法。
【請求項13】
前記絶縁プラグと接触する前記第１のスペーサ構造物の縁部が、凸の曲がった外形をそれぞれ有し、前記導電性プラグと接触する前記第２のスペーサ構造物の縁部が、凹の曲がった外形をそれぞれ有する、請求項１２に記載の半導体構造を形成するための方法。
【請求項14】
前記第１の誘電体材料を形成するステップの前に、前記ビット線の側壁上に側壁スペーサを形成するステップをさらに含む、請求項１２に記載の半導体構造を形成するための方法。
【請求項15】
前記第１の開口が前記側壁スペーサを通って延び、前記ビット線の前記側壁を露出させる、請求項１４に記載の半導体構造を形成するための方法。
【請求項16】
前記絶縁プラグと接触する前記第１のスペーサ構造物の縁部と前記側壁スペーサと接触する前記第１のスペーサ構造物の縁部が、前記第１のスペーサ構造物のノッチ部で結合される、請求項１４に記載の半導体構造を形成するための方法。
【請求項17】
前記第２のスペーサ構造物の幅が前記第１のスペーサ構造物の幅より狭い、請求項１２に記載の半導体構造を形成するための方法。
【請求項18】
前記第１のスペーサ構造物および前記第２のスペーサ構造物が空隙をそれぞれ備える、請求項１２に記載の半導体構造を形成するための方法。
【請求項19】
前記第１の誘電体材料が酸化ケイ素を含み、前記第２の誘電体材料が窒化ケイ素を含み、前記導電性材料がポリシリコン層と前記ポリシリコン層の上のタングステン層とを含む、請求項１２に記載の半導体構造を形成するための方法。
【請求項20】
それぞれが第３の方向に沿って延びる長さを有し、互い違いの配列へと配置される、前記基板の前記メモリ領域中の複数の活性領域を形成するステップであって、前記第３の方向が前記第１の方向および前記第２の方向と異なる、ステップと、前記第２の方向に沿って延び、前記第１の方向に沿って互いに平行であり、前記活性領域の各々を中間部および２つの末端部へと分割する、複数のワード線を前記基板中に形成するステップであって、前記第２のスペーサ構造物が、前記第２の方向に沿って位置合わせされ、前記ワード線の直上に配置され、前記活性領域の前記中間部が前記ビット線とそれぞれ電気的に接触し、前記活性領域の前記末端部が前記導電性プラグとそれぞれ電気的に接触する、ステップと
をさらに備える、請求項１２に記載の半導体構造を形成するための方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体構造およびそれを形成するための方法に関する。より詳細には、本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス用の半導体構造およびそれを形成するための方法に関する。
【背景技術】
【0002】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、複数のメモリセルからなるアレイ領域と、制御回路からなる周辺領域とを含むタイプの揮発性メモリである。各メモリセルは、トランジスタおよびトランジスタに接続されたコンデンサから構成され、コンデンサは、トランジスタの制御下で電荷を格納または解放するために使用されて、データを記憶する目的を達成する。制御回路は、アレイ領域にわたって広がり、各メモリセルをアドレス指定してデータアクセスを制御するために各メモリセルに電気的に接続される、ワード線（ＷＬ）およびビット線（ＢＬ）を使用する。
【0003】
先進技術では、メモリセルのサイズを減らして、ＤＲＡＭデバイスの配列密度を増加させるために、埋込ワード線およびスタックコンデンサなどといった３次元（３Ｄ）構造が広く使用されている。スタックコンデンサは、基板上に垂直に配置され、上方に延びる電極を有し、それにより、それらがより少ない基板面積を専有し、電極の高さを調整することによって容量を増やすことが可能になる。現在では、スタックコンデンサは、ビット線間に配置されるストレージノード接触プラグを通して基板中のトランジスタと電気的に接続される。ストレージノードの接触プラグ間の適正な電気的分離を確実にすること、および、スタックコンデンサの電気接続品質を改善することは、当技術分野で重要な関心事項である。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の１つの目的は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスのための半導体構造およびそれを製造するための方法を提供することである。
【課題を解決するための手段】
【0005】
本発明の一実施形態は、周辺領域およびメモリ領域を有する基板を含む半導体構造を提供する。複数のビット線が基板上に配設され、周辺領域およびメモリ領域を通過するように第１の方向に沿って延び、第２の方向に沿って平行に配置される。ここで、第１の方向と第２の方向は直交する。複数の絶縁プラグと第１のスペーサ構造物が、周辺領域上のビット線間に第１の方向に沿って交互に配置される。複数の導電性プラグと第２のスペーサ構造物が、メモリ領域上のビット線間に第１の方向に沿って交互に配置される。第１のスペーサ構造物および第２のスペーサ構造物は同じ材料を含み、第１の方向に沿った第２のスペーサ構造物の幅は、第１のスペーサ構造物の幅より狭い。
【0006】
本発明の別の実施形態は、半導体構造を形成するための方法を提供する。第１に周辺領域およびメモリ領域を有する基板が準備される。次に、複数のビット線が基板上に形成され、周辺領域およびメモリ領域を通過するように第１の方向に沿って延び、第２の方向に沿って平行に配置される。ここで、第１の方向と第２の方向は直交する。その後、第１の誘電体材料が形成され、ビット線間の空間を満たす。その後、複数の第１の開口が第１の誘電体材料に形成され、第１の誘電体材料を、互いに別個である複数の絶縁プラグへと分割する。次いで、第２の誘電体材料が形成されて第１の開口を満たし、複数の第１のスペーサ構造物を形成する。次いで、メモリ領域上の絶縁プラグが除去され、複数の第２の開口を形成し、第２の開口から露出している第１のスペーサ構造物の側壁をエッチングすることによって、複数の第２のスペーサ構造物が形成される。最後に、導電性材料が形成されて第２の開口を満たし、複数の導電性プラグを形成する。
【0007】
本発明のこれらおよび他の目的は、様々な図および図面に図示される好ましい実施形態の以下の詳細な記載を読んだ後、疑いなく当業者に明らかになろう。
【0008】
添付図面は、本実施形態のより良好な理解を容易にするために提供され、本明細書の部分として組み込まれる。これらの図面および記載は、いくつかの実施形態の原理を説明するために使用される。図面構成要素の相対的な寸法および比率は、分かりやすく便利なように、誇張または減少される場合がある。様々な実施形態中の対応するまたは同様の特徴を示すために、同一の参照番号が使用される。
【0009】
【図面の簡単な説明】
【0010】
【図1】１つの製造ステップにおける半導体構造の部分の平面図である。
【図2】１つの製造ステップにおける半導体構造の部分の平面図である。
【図4】１つの製造ステップにおける半導体構造の部分の平面図である。
【図6】１つの製造ステップにおける半導体構造の部分の平面図である。
【図9】１つの製造ステップにおける半導体構造の部分の平面図である。
【図12】１つの製造ステップにおける半導体構造の部分の平面図である。
【発明を実施するための形態】
【0011】
当業者に本発明のより良好な理解を提供するため、本発明のいくつかの例示的な実施形態は、達成されるべき内容および効果を詳しく述べるために、番号をつけた要素を使用する添付図面を参照して、以下のように記載される。他の実施形態を利用することができ、本発明の精神および範囲から逸脱することなく、その構造的、論理的、および電気的変更を行うことができる。
【0012】
当業者に本発明のより良好な理解を提供するため、本発明のいくつかの例示的な実施形態は、達成されるべき内容および効果を詳しく述べるために、番号をつけた要素を使用する添付図面を参照して、以下のように記載される。他の実施形態を利用することができ、本発明の精神および範囲から逸脱することなく、その構造的、論理的、および電気的変更を行うことができる。
【0013】
図面を簡単にし、本発明の目的を明瞭にするため、図面は、半導体構造の部分だけを描き、図面中の要素は、原寸に比例しない。図面中の要素の数および寸法は例示であって、本発明の範囲を制限する意図はない。本明細書は構成要素間の相対的な位置にしたがった構造を記載しており、裏返したまたは反転した後の構造を記載するためにも適用可能であり、このことが本発明の範囲内に含まれるべきであることを当業者は理解するべきである。
【0014】
記載の便宜のため、および本発明のより良好な理解のために、Ｘ、Ｙ、およびＺ方向などといった空間的基準方向が図に示され、ここで、Ｘ方向およびＹ方向は互いに直交し、Ｚ方向とは異なる。Ｘ方向は、第１の方向と呼ばれる場合もある。Ｙ方向は、第２の方向と呼ばれる場合もある。Ｚ方向は、第３の方向と呼ばれる場合もある。
【0015】
図１から図１５は、本発明の実施形態にしたがった半導体構造を形成するための製造ステップを図示する概略図である。第１に、図１に示されるように、基板１０が準備される。基板１０は、シリコン基板、エピタキシャルシリコン基板、シリコンゲルマニウム基板、炭化ケイ素基板、またはシリコンオンインシュレータ（ＳＯＩ）基板であってよいが、これらに限定されない。基板１０は、周辺領域Ｒ１と、境界領域ＢＮで周辺領域Ｒ１と境を接するメモリ領域Ｒ２とを含むことができる。酸化ケイ素層（ＳｉＯ２）または窒化ケイ素層（ＳｉＮ）などといった絶縁パッド層１０ａ（図３に示される）を、基板１０上に配設することができる。次に、基板１０がエッチングされ、基板１０の中に分離トレンチ１１を形成して、複数の活性領域１２を規定する。その後、誘電体材料が全面的な様式で基板１０上に形成されて分離トレンチ１１を満たし、分離トレンチ１１の外側の誘電体材料の余分な部分が次いで除去され、その結果、分離トレンチ１１中の分離構造１４が得られる。分離構造１４の誘電体材料としては、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、窒素ドープ炭化ケイ素（ＮＤＣ）、フッ素化石英ガラス（ＦＳＧ）などの低誘電率（低ｋ）誘電体材料、シリコン炭素酸化物（ＳｉＣＯＨ）、スピンオンガラス、多孔質低ｋ誘電体材料、有機高分子誘電体材料、またはそれらの組合せが挙げられるが、それらに限定されない。活性領域１２は平行であり、それぞれが、Ｚ方向に沿って延びる長軸を有する細長い形状を有し、分離構造１４によって互いに隔てられる。活性領域１２は、互い違いに配置されて、互い違いの配列を形成する。
【0016】
図２および図３を参照する。その後、複数の埋込ワード線ＷＬが、基板１０のメモリ領域Ｒ２の中に形成される。埋込ワード線ＷＬは、それぞれがＹ方向に沿って延び、Ｘ方向に沿って互いに平行に配置される。本発明のいくつかの実施形態によれば、Ｘ方向とＺ方向の間の角度は、３０度と７５度の間であってよい。各活性領域１２は、活性領域１２を横切る２つの隣接するワード線ＷＬによって、中間部１２ａと２つの末端部１２ｂへと分割される。ワード線ＷＬは、以下のステップによって実施することができる。第１に基板１００は、分離構造１４および活性領域１２を貫通する複数のワード線トレンチ２２を形成するためにエッチングすることができる。次に、ワード線トレンチ２２の各々の底面および側壁に沿って、ゲート誘電体層ＩＬが形成される。次いで、導電層２４がゲート誘電体層ＩＬ上に形成されて、ワード線トレンチ２２のエッチングの下部を満たす。その後、絶縁キャップ層２６が導電層２４上に形成され、ワード線トレンチ２２の各々の下部を満たす。導電層２４は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、仕事関数金属などといった金属材料、または、化合物、合金、および／もしくは、上の材料の複合層を含むことができるが、それらに限定されない。絶縁キャップ層２６およびゲート誘電体層ＩＬは、それぞれ、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭化ケイ素（ＳｉＣＮ）、高ｋ誘電体材料などといった誘電体材料、または上の材料の組合せを含むことができるが、それらに限定されない。
【0017】
図４および図５を参照する。その後、複数のビット線ＢＬが基板１０上に形成され、側壁スペーサ４２がビット線ＢＬの側壁ＢＬＳに沿って形成される。ビット線ＢＬは、それぞれ、Ｘ方向に沿って延び、周辺領域Ｒ１およびメモリ領域Ｒ２を通過して、Ｙ方向に沿って平行に配置される。活性領域１２の中間部１２ａは、それぞれ、ビット線ＢＬのうちの１つと重ね合わされ、それと電気的に接触させられる。活性領域１２の末端部１２ｂは、ビット線ＢＬ間の空間から露出する。本発明の実施形態によれば、ビット線ＢＬを形成するためのプロセスは以下のステップを含むことができる。最初に、活性領域１２の中間部１２ａおよび中間部１２ａの近くの分離構造１４がエッチングされて複数の凹部ＲＥ１を形成する。その後、スタック材料３０が形成されて、基板１０を完全にカバーし、凹部ＲＥ１を満たす。次に、スタック材料３０の不要な部分がエッチングされて除去され、ビット線ＢＬを形成する。本発明の一実施形態では、スタック材料３０は、底部から頂部に、半導体層３２、金属層３４、およびハードマスク層３６をスタックすることによって形成される。半導体層３２の材料は、多結晶シリコン、アモルファスシリコン、または他の好適な半導体材料を含むことができる。金属層３４の材料は、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）、チタンアルミニウム（ＴｉＡｌ）合金、または他の好適な低抵抗金属材料を含むことができる。ハードマスク層３６は、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、またはそれらの組合せなどといった誘電体材料を含むことができるが、それらに限定されない。いくつかの実施形態では、界面層（図示せず）を、半導体層３２と金属層３４の間に形成することができる。界面層は、チタン（Ｔｉ）、ケイ化タングステン（ＷＳｉ）、窒化タングステン（ＷＮ）、および／または他の金属シリサイドもしくは金属窒化物などといった材料からできている単層もしくは複数のスタック層を含むことができるが、これらに限定されない。
【0018】
図４および図５への参照を継続する。ビット線ＢＬを形成した後に、共形誘電体層（図示せず）が、ビット線ＢＬの側壁ＢＬＳおよび上面に沿って形成され、ビット線ＢＬの底部から露出している凹部ＲＥ１の部分を満たす。異方性エッチングプロセスが実施されて、誘電体層の余分な部分をエッチングおよび除去し、それによって、ビット線ＢＬの側壁ＢＬＳに自己整合される側壁スペーサ４２を形成する。本発明の実施形態によれば、各側壁スペーサ４２が多層構造を有しており、これは、第１の絶縁層４２ａと、第１の絶縁層４２ａ上の第２の絶縁層４２ｂとを含むことができ、第１の絶縁層４２ａは、ビット線ＢＬのうちの１つの側壁ＢＬＳ、および、ビット線ＢＬの側壁ＢＬＳに隣接する凹部ＲＥ１の表面と直接接触する。第１の絶縁層４２ａおよび第２の絶縁層４２ｂは、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭化ケイ素（ＳｉＣＮ）、またはそれらの組合せなどといった誘電体材料をそれぞれ含むが、それらに限定されない。本発明の一実施形態では、第１の絶縁層４２ａの材料が窒化ケイ素（ＳｉＮ）を含み、第２の絶縁層４２ｂの材料が酸化ケイ素（ＳｉＯ２）を含む。図４および図５に示されるような製造ステップにおいて、側壁スペーサ４２は、第１の方向Ｘに沿って均一であり、同じ厚さＴ１（絶縁層４２ａと第２の絶縁層４２ｂの厚さの合計）を有することに注目すべきである。
【0019】
図６、図７、および図８を参照する。その後、第１の誘電体材料５０が基板１０上に形成されて、ビット線ＢＬ間の空間を満たす。フォトリソグラフィエッチングプロセスなどのパターン形成プロセスが実施されて、第１の誘電体材料５０の部分を除去し、第１の誘電体材料５０の中に複数の第１の開口ＯＰ１を形成し、それによって、第１の誘電体材料５０を複数の別個の絶縁プラグ５０ａへと分割する。次に、第２の誘電体材料５２が基板１０上に形成され、ビット線ＢＬ、絶縁プラグ５０ａを完全にカバーし、第１の開口ＯＰを満たす。エッチバックプロセスまたは化学機械研磨プロセスが実施され、第１の開口ＯＰ１の外側の第２の誘電体材料５２を除去し、その結果、それぞれ第１の開口ＯＰ１中に配設され、絶縁プラグ５０ａと交互に配置された複数の第１のスペーサ構造物５２ａを得ることができる。絶縁プラグ５０ａおよび第１のスペーサ構造物５２ａが異なる誘電体材料を含み、後続のプロセス中で、絶縁プラグ５０ａの一部の選択的除去を可能にする。本発明の実施形態によれば、（第１の誘電体材料５０からできている）絶縁プラグ５０ａが酸化ケイ素（ＳｉＯ２）を含む。（第２の誘電体材料５２からできている）第１のスペーサ構造物５２ａが窒化ケイ素（ＳｉＮ）を含む。図７および図８に示されるように、絶縁プラグ５０ａ、第１のスペーサ構造物５２ａ、およびビット線ＢＬは、ほぼ同じ高さＨ１を有し、上面は互いに同一高である。
【0020】
図６および図７への参照を継続し、第１のスペーサ構造物５２ａのうちの１つの拡大図を示す図１５の左の部分もやはり参照する。第１のスペーサ構造物５２ａは、均等に離間されて、Ｘ方向および第２のＹ方向に沿って互いに位置合わせされ、周辺領域Ｒ１およびメモリ領域Ｒ２上に配列パターンを形成する。第１のスペーサ構造物５２ａは、Ｘ方向に固定ピッチで配置され、第１のスペーサ構造物５２ａのピッチは、ワード線ＷＬ間のピッチとほぼ等しい。メモリ領域Ｒ２上の第１のスペーサ構造物５２ａは、Ｙ方向に沿ってワード線ＷＬの直ぐ上に位置決めされる。
【0021】
図６に示されるように、各第１のスペーサ構造物５２ａの形状はわずかに楕円であり、図６の平面図に示されるように、長軸の２つの端部の部分が側壁スペーサ４２の中に延びる。いくつかの実施形態では、各第１のスペーサ構造物５２ａの長軸の２つの端部における部分は、側壁スペーサ４２の厚さ全部を通して延び、ビット線ＢＬの側壁ＢＬＳと直接接触する。いくつかの場合に、第１の誘電体材料５０と側壁スペーサ４２の材料および／または材料密度の違いが、第１の開口ＯＰ１を形成するときのエッチング挙動に違いを引き起こし、第１の誘電体材料５０を露出させる第１の開口ＯＰ１の縁部と側壁スペーサ４２を露出させる第１の開口ＯＰ１の縁部とが、異なる曲がった外形を有する結果となる場合があることに注目すべきである。したがって、第１の誘電体材料５０と接触する第１のスペーサ構造物５２ａの縁部と、側壁スペーサ４２と接触する第１のスペーサ構造物５２ａの縁部も、やはり、異なる曲がった外形を有する場合がある。図１５の左の部分に示されるように、絶縁プラグ５０ａと接触する第１のスペーサ構造物５２ａの縁部Ｓ１および側壁スペーサ４２と接触する第１のスペーサ構造物５２ａの縁部Ｓ２は、異なる凸の曲がった外形を有し、ノッチ部Ｐ１で結合され、集合的に、第１のスペーサ構造物５２ａの滑らかでない縁部外形を形成する。第１のスペーサ構造物５２ａの縁部Ｓ１間の距離は、第１のスペーサ構造物５２ａの幅Ｗ１として規定される。図７に示されるような実施形態では、空隙６０が第１のスペーサ構造物５２ａ中に形成され、第２の誘電体材料５２によって封止されてよい。
【0022】
次に、メモリ領域Ｒ２上の絶縁プラグ５０ａを導電性プラグＳＮＣで置き換えるために、置換プロセスを実施することができる。置換プロセスの詳細なステップについては、以下の記載を参照されたい。
【0023】
図９、図１０、および図１１を参照する。周辺領域Ｒ１をカバーするマスク層（図示せず）を形成した後、エッチングプロセスが実施されて、メモリ領域Ｒ２上の絶縁プラグ５０ａを選択的に除去し、それによって、第１のスペーサ構造物５２ａ間に複数の第２の開口ＯＰ２を形成する。その後、別のエッチングプロセスが実施されて、第２の開口ＯＰ２を通して活性領域１２の末端部１２ｂおよび分離構造１４の露出している部分をエッチングして、複数の凹部ＲＥ２を形成する。周辺領域Ｒ１上の残りのマスク層（図示せず）が次いで除去される。
【0024】
図９、図１０および図１１への参照を継続し、また第２のスペーサ構造物５２ｂおよび第３のスペーサ構造物５２ｃの拡大図である図１５の中間部分および右の部分も参照する。第２の開口ＯＰ２および凹部ＲＥ２を形成するためのエッチングプロセス期間に、第２の開口ＯＰ２から露出している第１のスペーサ構造物５２ａの側壁を部分的にエッチングし、第２の開口ＯＰ２の寸法をさらに拡大して、活性領域１２の末端部１２ｂの露出区域を増やすことができる。メモリ領域Ｒ２上の第１のスペーサ構造物５２ａは、上のエッチングプロセス後に、より狭い幅を有する第２のスペーサ構造物５２ｂになる。図１５に示されるように、第２のスペーサ構造物５２ｂの縁部Ｓ１の中間部間の距離は、第２のスペーサ構造物５２ｂの幅Ｗ２として規定され、幅Ｗ２は、第１のスペーサ構造物５２ａの幅Ｗ１より狭い。図１５の右の部分に示されるように、第２のスペーサ構造物５２ｂの縁部Ｓ１は、凹の曲がった外形を有する場合がある。いくつかの実施形態では、第１のスペーサ構造物５２ａの頂部およびビット線ＢＬの頂部（たとえば、ビット線ＢＬのハードマスク層３６）は、第２の開口ＯＰ２および凹部ＲＥ２を形成するためのエッチングプロセス期間にやはりエッチングすることができる。第２のスペーサ構造物５２ｂの高さＨ２は、第１のスペーサ構造物５２ａの高さＨ１より低い。
【0025】
本発明のいくつかの実施形態では、境界領域ＢＮ上に配置される第１のスペーサ構造物５２ａが、第２の開口ＯＰ２および凹部ＲＥ２を形成するためのエッチングプロセス期間に露出およびエッチングされるメモリ領域Ｒ２の側に縁部を有する一方で、周辺領域Ｒ１の側の縁部は、マスク層（図示せず）によってカバーされて、エッチングされない。結果として、境界領域ＢＮ上の第１のスペーサ構造物５２ａは、非対称な縁部外形を有する第３のスペーサ構造物５２ｃへとエッチングされる。図１５の中間部に示されるように、周辺領域Ｒ１近くの第３のスペーサ構造物５２ｃの縁部Ｓ１は凸の曲がった外形を有し、メモリ領域Ｒ２近くの第３のスペーサ構造物５２ｃの縁部Ｓ１は凹の曲がった外形を有する。第３のスペーサ構造物５２ｃの縁部の中間部間の距離は、第３のスペーサ構造物５２ｃの幅Ｗ３として規定され、これは、第２のスペーサ構造物５２ｂの幅Ｗ２より広く、第１のスペーサ構造物５２ａの幅Ｗ１より狭い。周辺領域Ｒ１およびメモリ領域Ｒ２近くの第３のスペーサ構造物５２ｃの部分は、それぞれ高さＨ１および高さＨ２を有することができ、その結果、第３のスペーサ構造物５２ｃの上面は、段差Ｈａを有することができる。
【0026】
図１２、図１３、図１４、および図１５を参照する。その後、導電材料が基板１０上に形成され、ビット線ＢＬ、第１のスペーサ構造物５２ａ、第２のスペーサ構造物５２ｂ、および第３のスペーサ構造物５２ｃを完全にカバーし、第２の開口ＯＰ２を完全に満たす。その後、導電材料上で凹部エッチングプロセスが実施され、周辺領域Ｒ１上の導電材料を完全に除去し、メモリ領域Ｒ２上の導電材料を、第２の開口ＯＰ２中で満たされる複数の導電性プラグＳＮＣと導電性プラグＳＮＣ上にそれぞれ配置される複数の接触パッドＳＮＰへと分割する。導電材料としては、第２の開口ＯＰ２の底部に満たされ、活性領域１２の末端部１２ｂと直接接触する複数の半導体層６２と、半導体層６２の上面、第２の開口ＯＰ２の側壁、ならびに、ビット線ＢＬ、第１のスペーサ構造物５２ａ、第２のスペーサ構造物５２ｂ、および第３のスペーサ構造物５２ｃの上面を共形にカバーするライナ６４と、第２の開口ＯＰ２の残りの空間を完全に満たすためのライナ６４上の金属層６６とが挙げられる。半導体層６２の材料としては、結晶シリコン、ポリシリコン、アモルファスシリコン、ドープシリコン、シリコンゲルマニウム（ＳｉＧｅ）、または他の好適な半導体材料が挙げられる。ライナ６４および金属層６６の材料としては、それぞれ、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化物、ケイ化物、上の材料の合金または複合層が挙げられるが、それらに限定されない。本発明の実施形態によれば、半導体層６２の材料としてはリン（Ｐ）ドープシリコンが挙げられ、ライナ６４の材料としては、窒化チタン（ＴｉＮ）が挙げられ、金属層６６の材料としては、タングステン（Ｗ）が挙げられる。
【0027】
図１３および図１４に示されるように、周辺領域Ｒ１上の絶縁プラグ５０ａ、第１のスペーサ構造物５２ａおよびビット線ＢＬの部分は、ほぼ同じ高さＨ３を有し、上面は互いに同一高である。接触パッドＳＮＰによってカバーされない第２のスペーサ構造物５２ｂおよびビット線ＢＬの部分は、ほぼ同じ高さＨ４を有する。接触パッドＳＮＰによってカバーされない第２のスペーサ構造物５２ｂ、導電性プラグＳＮＣおよびビット線ＢＬの部分の上面は、互いに同一高である。
【0028】
いくつかの実施形態では、凹部エッチングプロセスは、接触パッドＳＮＰによってカバーされない、周辺領域Ｒ１上の絶縁プラグ５０ａおよび第１のスペーサ構造物５２ａの頂部、およびメモリ領域Ｒ２上の第２のスペーサ構造物５２ｂ、第３のスペーサ構造物５２ｃ、およびビット線ＢＬの頂部をオーバエッチングして、周辺領域Ｒ１上の導電材料を完全に除去できること、およびメモリ領域Ｒ２上の接触パッドＳＮＰを十分に分離できることを確実にすることができる。したがって、高さＨ３は高さＨ１より低く、高さＨ４は、高さＨ２および高さＨ１より低い。第２のスペーサ構造物５２ｂの上面は、絶縁プラグ５０ａおよび第１のスペーサ構造物５２ａの上面より低い。
【0029】
各導電性プラグＳＮＣは、下部と上部に分割することができる。導電性プラグＳＮＣの下部は、活性領域１２のうちの１つの末端部１２ｂと直接接触し、電気的に接続される半導体層６２を含む。導電性プラグＳＮＣの上部および上の接触パッドＳＮＰは、金属層６６を含む一体型モノリシック構築物を有する。
【0030】
接触パッドＳＮＰは、導電性プラグＳＮＣ上に配設され、隣接するビット線ＢＬに向けた方向に、ビット線ＢＬ、第２のスペーサ構造物５２ｂ、および第３のスペーサ構造物５２ｃの上面と部分的に重複してオフセットされ、後のプロセスで形成される（スタックコンデンサなどといった）ストレージノードとの電気接続を形成する便宜のために、互いから等しく離間される配列を形成する。
【0031】
いくつかの実施形態では、図１５に示されるように、第２の開口ＯＰ２および凹部ＲＥ２を形成するためのエッチングプロセス期間に、第２の開口ＯＰ２から露出している側壁スペーサ４２の部分（第２の絶縁層４２ｂなど）が、やはり、より薄い厚さに部分的にエッチングされる。したがって、導電性プラグＳＮＣとビット線ＢＬの側壁ＢＬＳの間の側壁スペーサ４２の部分の厚さＴ２は、絶縁プラグ５０ａとビット線ＢＬの側壁の間の側壁スペーサ４２の部分の厚さＴ１より薄くてよい。
【0032】
上の製造プロセスが完了した後、本発明によって提供された半導体構造が得られる。さらなる製造プロセスを実行して、接触パッドＳＮＰ上に（スタックコンデンサなどといった）ストレージノードを形成し、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを形成することができる。結果として、本発明によって提供される半導体構造を形成するための方法は、周辺領域Ｒ１およびメモリ領域Ｒ２上のビット線ＢＬ間に、交互に配置した絶縁プラグ５０ａと第１のスペーサ構造物５２ａを形成するステップと、メモリ領域Ｒ２上の絶縁プラグ５０ａを選択的に除去して導電性プラグＳＮＣと置き換える置換プロセスを実施するステップとを含む。絶縁プラグ５０ａを除去するためのエッチングプロセスは、露出した第１のスペーサ構造物５２ａおよび側壁スペーサ４２の部分を並行してエッチング除去し、その結果、導電性プラグＳＮＣを形成するための開口（第２の開口ＯＰ２）の寸法を拡大できることに注目すべきである。導電性プラグＳＮＣの結果として得られる寸法（平面図におけるＹ方向およびＸ方向の長さおよび幅など）が、絶縁プラグ５０ａによって元々規定された寸法より大きくなる。この方法では、ストレージノード（スタックコンデンサなど）と活性領域１２の末端部１２ａ間の抵抗値を低減させて、電気接続品質を改善することができる。本発明によって提供される方法は、第１の開口ＯＰ１を規定するためのパターン形成プロセス（フォトリソグラフィエッチングプロセスなど）を実施するだけによって、異なる寸法の絶縁プラグ５０ａと導電性プラグＳＮＣを得ることができ、それによって製造プロセスを簡略化することができることにやはり注目すべきである。さらに、第１の開口ＯＰ１が、周辺領域Ｒ１とメモリ領域Ｒ２上に同じ寸法で形成されて均一に配置されるために、パターン形成プロセスで、周辺領域Ｒ１とメモリ領域Ｒ２上の異なるパターン密度およびパターン寸法によって引き起こされる影響をなくすことができ、その結果、第１の開口ＯＰ１および第１の開口ＯＰ１中に形成される第１のスペーサ構造物５２ａの一貫した寸法、形状、および位置を確実にすることができる。後に続く置換プロセスによって形成される第２のスペーサ構造物５２ｂおよび第３のスペーサ構造物５２ｃは、やはり所望の寸法、形状、および位置を有することができ、導電性プラグＳＮＣ間の電気的分離を保証することができる。
【0033】
本発明の教示を保ちながらデバイスおよび方法の多くの修正形態および代替形態を作ることができることを当業者なら容易に気づくであろう。したがって、上の開示は、添付の請求項の範疇によってのみ制限されるとみなすべきである。
【符号の説明】
【0034】
１０ 基板
１０ａ 絶縁パッド層
１１ 分離トレンチ
１２ 活性領域
１２ａ 中間部
１２ｂ 末端部
１４ 分離構造
２２ ワード線トレンチ
２４ 導電層
２６ 絶縁キャップ層
３０ スタック材料
３２ 半導体層
３４ 金属層
３６ ハードマスク層
４２ 側壁スペーサ
４２ａ 第１の絶縁層
４２ｂ 第２の絶縁層
５０ 第１の誘電体材料
５０ａ 絶縁プラグ
５２ 第２の誘電体材料
５２ａ 第１のスペーサ構造物
５２ｂ 第２のスペーサ構造物
５２ｃ 第３のスペーサ構造物
６２ 半導体層
６４ ライナ
６６ 金属層
１００ 基板
ＢＬ ビット線
ＢＬＳ 側壁
ＢＮ 境界領域
Ｈ１ 高さ
Ｈ２ 高さ
Ｈ３ 高さ
Ｈ４ 高さ
Ｈａ 段差
ＩＬ ゲート誘電体層
ＯＰ１ 第１の開口
ＯＰ２ 第２の開口
Ｐ１ ノッチ部
Ｒ１ 周辺領域
Ｒ２ メモリ領域
ＲＥ１ 凹部
ＲＥ２ 凹部
Ｓ１ 縁部
Ｓ２ 縁部
ＳＮＣ 導電性プラグ
ＳＮＰ 接触パッド
Ｔ１ 厚さ
Ｔ２ 厚さ
Ｗ１ 幅
Ｗ２ 幅
ＷＬ ワード線
１０ａ 絶縁パッド層
１１ 分離トレンチ
１２ 活性領域
１２ａ 中間部
１２ｂ 末端部
１４ 分離構造
２２ ワード線トレンチ
２４ 導電層
２６ 絶縁キャップ層
３０ スタック材料
３２ 半導体層
３４ 金属層
３６ ハードマスク層
４２ 側壁スペーサ
４２ａ 第１の絶縁層
４２ｂ 第２の絶縁層
５０ 第１の誘電体材料
５０ａ 絶縁プラグ
５２ 第２の誘電体材料
５２ａ 第１のスペーサ構造物
５２ｂ 第２のスペーサ構造物
５２ｃ 第３のスペーサ構造物
６２ 半導体層
６４ ライナ
６６ 金属層
１００ 基板
ＢＬ ビット線
ＢＬＳ 側壁
ＢＮ 境界領域
Ｈ１ 高さ
Ｈ２ 高さ
Ｈ３ 高さ
Ｈ４ 高さ
Ｈａ 段差
ＩＬ ゲート誘電体層
ＯＰ１ 第１の開口
ＯＰ２ 第２の開口
Ｐ１ ノッチ部
Ｒ１ 周辺領域
Ｒ２ メモリ領域
ＲＥ１ 凹部
ＲＥ２ 凹部
Ｓ１ 縁部
Ｓ２ 縁部
ＳＮＣ 導電性プラグ
ＳＮＰ 接触パッド
Ｔ１ 厚さ
Ｔ２ 厚さ
Ｗ１ 幅
Ｗ２ 幅
ＷＬ ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
