特許 7599056 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-04

(45)【発行日】2024-12-12

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20241205BHJP

   H10K 50/844 20230101ALI20241205BHJP

   H10K 59/12 20230101ALI20241205BHJP

   H10K 59/131 20230101ALI20241205BHJP

   H10K 77/10 20230101ALI20241205BHJP

【ＦＩ】

G09F9/30 338

G09F9/30 365

H10K50/844

H10K59/12

H10K59/131

H10K77/10

【請求項の数】 6

(21)【出願番号】P 2024500754

(86)(22)【出願日】2022-02-16

(86)【国際出願番号】 JP2022006090

(87)【国際公開番号】W WO2023157110

(87)【国際公開日】2023-08-24

【審査請求日】2024-06-13

(73)【特許権者】

【識別番号】520487808

【氏名又は名称】シャープディスプレイテクノロジー株式会社

(74)【代理人】

【識別番号】110002848

【氏名又は名称】弁理士法人ＮＩＰ＆ＳＢＰＪ国際特許事務所

(72)【発明者】

【氏名】酒井 保

【審査官】川俣 郁子

(56)【参考文献】

【文献】国際公開第２０２１／２１４８５５（ＷＯ，Ａ１）

【文献】特開２０１５－６０９９６（ＪＰ，Ａ）

【文献】特開２０１８－１７０３２４（ＪＰ，Ａ）

【文献】特開２０２０－２０５３８８（ＪＰ，Ａ）

【文献】特開２０２２－１０６４５７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２１／０１０４５５８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／００８３３０９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｆ９／００－９／４６

Ｈ０１Ｌ２１／３３６

２９／７８６

Ｈ０５Ｂ３３／００－３３／２８

４４／００

４５／６０

Ｈ１０Ｋ５０／００－９９／００

(57)【特許請求の範囲】

【請求項1】

ベース基板と、
上記ベース基板上に設けられ、ポリシリコンからなる第１半導体膜、第１無機絶縁膜、第１金属膜、第２無機絶縁膜、第２金属膜、第３無機絶縁膜、酸化物半導体からなる第２半導体膜、第４無機絶縁膜及び第３金属膜が順に積層された薄膜トランジスタ層とを備え、
上記薄膜トランジスタ層には、上記第１半導体膜により形成された第１半導体層を有する第１薄膜トランジスタ、上記第２半導体膜により形成された第２半導体層を有する第２薄膜トランジスタ、及び上記第２半導体膜により形成された第３半導体層を有する第３薄膜トランジスタが表示領域を構成するサブ画素毎に設けられた表示装置であって、
上記第１薄膜トランジスタは、
互いに離間するように規定された第１導体領域及び第２導体領域、
並びに上記第１導体領域及び上記第２導体領域の間に規定された第１チャネル領域を含む上記第１半導体層と、
上記第１半導体層上に上記第１チャネル領域と重なるように上記第１無機絶縁膜を介して設けられ、上記第１金属膜により形成された第１ゲート電極とを備え、
上記第２薄膜トランジスタは、
互いに離間するように規定された第３導体領域及び第４導体領域、
並びに上記第３導体領域及び上記第４導体領域の間に規定された第２チャネル領域を含む上記第２半導体層と、
上記第２半導体層上に上記第２チャネル領域と重なるように上記第４無機絶縁膜を介して設けられ、上記第３金属膜により形成された第２ゲート電極と、
上記第２半導体層の上記ベース基板側に上記第２チャネル領域と重なるように上記第３無機絶縁膜を介して設けられ、上記第２金属膜により形成された第３ゲート電極とを備え、
上記第３薄膜トランジスタは、
互いに離間するように規定された第５導体領域及び第６導体領域、
並びに上記第５導体領域及び上記第６導体領域の間に規定された第３チャネル領域を含む上記第３半導体層と、
上記第３半導体層上に上記第３チャネル領域と重なるように上記第４無機絶縁膜を介して設けられ、上記第３金属膜により形成された第４ゲート電極と、
上記第３半導体層の上記ベース基板側に上記第３チャネル領域と重なるように上記第２無機絶縁膜及び上記第３無機絶縁膜を介して設けられ、上記第１金属膜により形成された第５ゲート電極とを備えていることを特徴とする表示装置。

【請求項2】

請求項１に記載された表示装置において、
上記第１薄膜トランジスタは、書込制御薄膜トランジスタ、駆動薄膜トランジスタ、電源供給制御薄膜トランジスタ、又は発光制御薄膜トランジスタを構成するように設けられ、
上記第２薄膜トランジスタは、キャパシタに蓄積した電荷をリセットするための第１初期化薄膜トランジスタ、又は閾値電圧補償薄膜トランジスタを構成するように設けられ、
上記第３薄膜トランジスタは、陽極に蓄積した電荷をリセットするための第２初期化薄膜トランジスタを構成するように設けられていることを特徴とする表示装置。

【請求項3】

請求項１又は２に記載された表示装置において、
上記表示領域には、複数の発光制御線が互いに並行に延びるように設けられ、
上記各発光制御線は、上記第１金属膜及び上記第３金属膜により形成されていることを特徴とする表示装置。

【請求項4】

請求項１～３の何れか１つに記載された表示装置において、
上記ベース基板は、樹脂基板であり、
上記樹脂基板上には、ベースコート膜が設けられ、
上記第１半導体膜は、ベースコート膜上に設けられていることを特徴とする表示装置。

【請求項5】

請求項１～４の何れか１つに記載された表示装置において、
上記薄膜トランジスタ層上に設けられ、複数の発光素子が配列された発光素子層と、
上記発光素子層を覆うように設けられた封止膜とを備えていることを特徴とする表示装置。

【請求項6】

請求項５に記載された表示装置において、
上記各発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に関するものである。

【背景技術】

【0002】

近年、液晶表示装置に代わる表示装置として、有機エレクトロルミネッセンス（electroluminescence、以下、「ＥＬ」とも称する）素子を用いた自発光型の有機ＥＬ表示装置が注目されている。ここで、有機ＥＬ素子は、例えば、薄膜トランジスタ（thin film transistor、以下「ＴＦＴ」とも称する）が配列されたＴＦＴ層の平坦化膜上に設けられた第１電極（陽極）と、第１電極上に設けられた有機ＥＬ層と、その有機ＥＬ層上に設けられた第２電極（陰極）とを備えている。この有機ＥＬ表示装置では、画像の最小単位であるサブ画素毎に複数のＴＦＴが設けられている。ここで、ＴＦＴを構成する半導体層としては、例えば、移動度が高いポリシリコンからなる半導体層、リーク電流が小さいＩｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体からなる半導体層等がよく知られている。

【0003】

例えば、特許文献１には、ポリシリコン半導体を用いた第１のＴＦＴ、及び酸化物半導体を用いた第２のＴＦＴが基板上にそれぞれ形成されたハイブリッド構造を有する表示装置が開示されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０２０－１７５５８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、第１初期化ＴＦＴ、閾値電圧補償ＴＦＴ、書込制御ＴＦＴ、駆動ＴＦＴ、電源供給制御ＴＦＴ、発光制御ＴＦＴ及び第２初期化ＴＦＴの７つのＴＦＴがサブ画素毎に設けられた有機ＥＬ表示装置において、第１初期化ＴＦＴ、閾値電圧補償ＴＦＴ及び第２初期化ＴＦＴに酸化物半導体を用い、書込制御ＴＦＴ、駆動ＴＦＴ、電源供給制御ＴＦＴ及び発光制御ＴＦＴにポリシリコンを用いることが提案されている。ここで、酸化物半導体を用いたＴＦＴは、そのオン／オフ特性を向上させると共に、遮光するために、例えば、酸化物半導体からなる半導体層と、その半導体層の下側にゲート絶縁膜を介して設けられた下側ゲート電極と、その半導体層の上側に他のゲート絶縁膜を介して設けられた上側ゲート電極とを備えたダブルゲート構造を取ることが多い。そして、第１初期化ＴＦＴ、閾値電圧補償ＴＦＴ及び第２初期化ＴＦＴの各下側ゲート電極を同一材料により同一層に形成しようとすると、陽極に蓄積した電荷をリセットするための第２初期化ＴＦＴでは、配線のレイアウト的に、下側ゲート電極が複雑な構成になってしまう。

【0006】

本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、酸化物半導体を用いたダブルゲート構造のＴＦＴを可及的に簡単な構成で形成することにある。

【課題を解決するための手段】

【0007】

上記目的を達成するために、本発明に係る表示装置は、
ベース基板と、
上記ベース基板上に設けられ、ポリシリコンからなる第１半導体膜、第１無機絶縁膜、第１金属膜、第２無機絶縁膜、第２金属膜、第３無機絶縁膜、酸化物半導体からなる第２半導体膜、第４無機絶縁膜及び第３金属膜が順に積層された薄膜トランジスタ層とを備え、
上記薄膜トランジスタ層には、上記第１半導体膜により形成された第１半導体層を有する第１薄膜トランジスタ、上記第２半導体膜により形成された第２半導体層を有する第２薄膜トランジスタ、及び上記第２半導体膜により形成された第３半導体層を有する第３薄膜トランジスタが表示領域を構成するサブ画素毎に設けられた表示装置であって、
上記第１薄膜トランジスタは、
互いに離間するように規定された第１導体領域及び第２導体領域、
並びに上記第１導体領域及び上記第２導体領域の間に規定された第１チャネル領域を含む上記第１半導体層と、
上記第１半導体層上に上記第１チャネル領域と重なるように上記第１無機絶縁膜を介して設けられ、上記第１金属膜により形成された第１ゲート電極とを備え、
上記第２薄膜トランジスタは、
互いに離間するように規定された第３導体領域及び第４導体領域、
並びに上記第３導体領域及び上記第４導体領域の間に規定された第２チャネル領域を含む上記第２半導体層と、
上記第２半導体層上に上記第２チャネル領域と重なるように上記第４無機絶縁膜を介して設けられ、上記第３金属膜により形成された第２ゲート電極と、
上記第２半導体層の上記ベース基板側に上記第２チャネル領域と重なるように上記第３無機絶縁膜を介して設けられ、上記第２金属膜により形成された第３ゲート電極とを備え、
上記第３薄膜トランジスタは、
互いに離間するように規定された第５導体領域及び第６導体領域、
並びに上記第５導体領域及び上記第６導体領域の間に規定された第３チャネル領域を含む上記第３半導体層と、
上記第３半導体層上に上記第３チャネル領域と重なるように上記第４無機絶縁膜を介して設けられ、上記第３金属膜により形成された第４ゲート電極と、
上記第３半導体層の上記ベース基板側に上記第３チャネル領域と重なるように上記第２無機絶縁膜及び上記第３無機絶縁膜を介して設けられ、上記第１金属膜により形成された第５ゲート電極とを備えていることを特徴とする。

【発明の効果】

【0008】

本発明によれば、酸化物半導体を用いたダブルゲート構造のＴＦＴを可及的に簡単な構成で形成することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の全体構成のブロック図である。

【図2】図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の画素回路の等価回路図である。

【図3】図３は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の平面図である。

【図4】図４は、本発明の第１の実施形態に係る有機ＥＬ表示装置の断面図である。

【図5】図５は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の積層構造を概略的に示す断面図である。

【図6】図６は、本発明の第１の実施形態に係る有機ＥＬ表示装置の画素回路の動作を説明するためのタイミングチャートである。

【発明を実施するための形態】

【0010】

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。

【0011】

《第１の実施形態》
図１～図６は、本発明に係る表示装置の第１の実施形態を示している。なお、以下の実施形態では、発光素子層を備えた表示装置として、有機ＥＬ素子層を備えた有機ＥＬ表示装置を例示する。ここで、図１は、本実施形態の有機ＥＬ表示装置１００の全体構成のブロック図である。また、図２は、有機ＥＬ表示装置１００を構成するＴＦＴ層３０の画素回路の等価回路図である。また、図３は、有機ＥＬ表示装置１００を構成するＴＦＴ層３０の平面図である。また、図４は、有機ＥＬ表示装置１００の断面図である。また、図５は、ＴＦＴ層３０の積層構造を概略的に示す断面図である。図６は、有機ＥＬ表示装置１００の画素回路の動作を説明するためのタイミングチャートである。なお、図４及び図５の断面図では、図３の平面図内の構成要素に対応するものについて、図３の平面図でのハッチングと同じハッチングを用いている。

【0012】

有機ＥＬ表示装置１００は、図１に示すように、複数のサブ画素Ｐがマトリクス状に設けられた表示領域５０と、表示領域５０の周囲の額縁領域に設けられたゲートドライバ６０、エミッションドライバ７０及びソースドライバ８０とを備えている。なお、有機ＥＬ表示装置１００の外部には、図１に示すように、ゲートドライバ６０、エミッションドライバ７０及びソースドライバ８０に電気的に接続された表示制御回路１５０が設けられている。

【0013】

また、有機ＥＬ表示装置１００は、図４に示すように、ベース基板として設けられた樹脂基板１０と、樹脂基板１０上に設けられたＴＦＴ層３０と、ＴＦＴ層３０上に発光素子層として設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０を覆うように設けられた封止膜４５とを備えている。

【0014】

樹脂基板１０は、例えば、ポリイミド樹脂等により構成されている。

【0015】

ＴＦＴ層３０は、図４に示すように、樹脂基板１０上に設けられたベースコート膜１１と、ベースコート膜１１上にサブ画素Ｐ毎に設けられたＰチャネル型の４つの第１ＴＦＴ９Ａ、Ｎチャネル型の２つの第２ＴＦＴ９Ｂ、Ｎチャネル型の１つの第３ＴＦＴ９Ｃ及び１つのキャパシタ９ｈ（図２参照）と、各第１ＴＦＴ９Ａ、各第２ＴＦＴ９Ｂ、各第３ＴＦＴ９Ｃ及び各キャパシタ９ｈ上に設けられた平坦化膜２３とを備えている。また、ＴＦＴ層３０では、図５に示すように、ベースコート膜１１、第１半導体膜１２、第１ゲート絶縁膜１３、第１金属膜１４、第２ゲート絶縁膜１５、第２金属膜１６、第３ゲート絶縁膜１７、第２半導体膜１８、第４ゲート絶縁膜１９、第３金属膜２０、層間絶縁膜２１、第４金属膜２２及び平坦化膜２３が樹脂基板１０上に順に積層されている。ここで、ベースコート膜１１、第１無機絶縁膜として設けられた第１ゲート絶縁膜１３、第２無機絶縁膜として設けられた第２ゲート絶縁膜１５、第３無機絶縁膜として設けられた第３ゲート絶縁膜１７、第４無機絶縁膜として設けられた第４ゲート絶縁膜１９、及び層間絶縁膜２１は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の単層膜又は積層膜により構成されている。なお、少なくとも第３ゲート絶縁膜１７及び第４ゲート絶縁膜１９の後述する第２半導体層１８ａ及び第３半導体層１８ｂ側は、酸化シリコン膜により構成されている。また、第１半導体膜１２は、ポリシリコンからなり、例えば、後述する第１半導体層１２ａ等を形成するための膜である。また、第１金属膜１４は、例えば、後述する第１ゲート電極１４ａ、第５ゲート電極１４ｂ等を形成するための膜である。また、第２金属膜１６は、例えば、後述する第３ゲート電極１６ａ等を形成するための膜である。また、第２半導体膜１８は、酸化物半導体からなり、例えば、後述する第２半導体層１８ａ、第３半導体層１８ｂ等を形成するための膜である。また、第３金属膜２０は、例えば、後述する第２ゲート電極２０ａ、第４ゲート電極２０ｂ等を形成するための膜である。また、第４金属膜２２は、例えば、後述するデータ信号線Ｄ、ハイレベル電源線、ローレベル電源線等を形成するための膜である。

【0016】

ＴＦＴ層３０の表示領域５０には、図１に示すように、ｉ本の第１走査信号線ＰＳ（１）～ＰＳ（ｉ）、（ｉ＋１）本の第２走査信号線ＮＳ（０）～ＮＳ（ｉ）、ｉ本の発光制御線ＥＭ（１）～ＥＭ（ｉ）、及びｊ本のデータ信号線Ｄ（１）～Ｄ（ｊ）が設けられている。なお、ｉ及びｊは、２以上の整数であり、ｎは、１以上ｉ以下の整数であり、ｍは、１以上ｊ以下の整数である。また、図１では、表示領域５０内において、第１走査信号線ＰＳ、第２走査信号線ＮＳ及びデータ信号線Ｄの図示を省略している。ここで、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）は、Ｐチャネル型のＴＦＴ用の制御信号である第１走査信号を伝達するための信号線である。また、第２走査信号線ＮＳ（０）～ＮＳ（ｉ）は、Ｎチャネル型のＴＦＴ用の制御信号である第２走査信号を伝達するための信号線である。また、発光制御線ＥＭ（１）～ＥＭ（ｉ）は、発光制御信号を伝達するための信号線である。なお、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）と、第２走査信号線ＮＳ（０）～ＮＳ（ｉ）と、発光制御線ＥＭ（１）～ＥＭ（ｉ）とは、図３に示すように、互いに平行（並行）に設けられている。また、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）と、データ信号線Ｄ（１）～Ｄ（ｊ）とは、図３に示すように、互いに直交するように設けられている。また、後述する図６の等価回路図では、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）にそれぞれ与えられる第１走査信号にも符号ＰＳ（１）～ＰＳ（ｉ）を付し、第２走査信号線ＮＳ（０）～ＮＳ（ｉ）にそれぞれ与えられる第２走査信号にも符号ＮＳ（０）～ＮＳ（ｉ）を付し、発光制御線ＥＭ（１）～ＥＭ（ｉ）にそれぞれ与えられる発光制御信号にも符号ＥＭ（１）～ＥＭ（ｉ）を付し、データ信号線Ｄ（１）～Ｄ（ｊ）にそれぞれ与えられるデータ信号（データ電圧）にも符号Ｄ（１）～Ｄ（ｊ）を付している。

【0017】

さらに、ＴＦＴ層３０の表示領域５０には、後述する有機ＥＬ素子３５を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給する電源線（以下、「ハイレベル電源線」という。）、有機ＥＬ素子３５を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給する電源線（以下、「ローレベル電源線」という。）、および初期化電圧Ｖｉｎｉを供給する電源線（以下、「初期化電源線」という。）が設けられている。なお、本実施形態では、必要に応じて、ハイレベル電源線にも符号ＥＬＶＤＤを付し、ローレベル電源線にも符号ＥＬＶＳＳを付し、初期化電源線にも符号Ｖｉｎｉを付している。また、ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、及び初期化電圧Ｖｉｎｉは、図示しない電源回路から供給される。

【0018】

第１ＴＦＴ９Ａは、図４に示すように、ベースコート膜１１上に設けられた第１半導体層１２ａと、第１半導体層１２ａ上に第１ゲート絶縁膜１３を介して設けられた第１ゲート電極１４ａとを備えている。

【0019】

第１半導体層１２ａは、例えば、ＬＴＰＳ（low temperature polysilicon）等のポリシリコンにより形成され、図４に示すように、互いに離間するように規定された第１導体領域１２ａａ及び第２導体領域１２ａｂと、第１導体領域１２ａａ及び第２導体領域１２ａｂの間に規定された第１チャネル領域１２ａｃとを備えている。

【0020】

第１ゲート電極１４ａは、図４に示すように、第１半導体層１２ａの第１チャネル領域１２ａｃに重なるように設けられ、第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂの間の導通を制御するように構成されている。

【0021】

なお、第１ＴＦＴ９Ａには、必要に応じて、第１ゲート絶縁膜１３、第２ゲート絶縁膜１５、第３ゲート絶縁膜１７、第４ゲート絶縁膜１９及び層間絶縁膜２１の積層膜に形成された２つのコンタクトホールを介して、第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂに電気的にそれぞれ接続され、層間絶縁膜２１上に形成された第１端子電極及び第２端子電極が設けられている。

【0022】

第２ＴＦＴ９Ｂは、図４に示すように、第３ゲート絶縁膜１７上に設けられた第２半導体層１８ａと、第２半導体層１８ａ上に第４ゲート絶縁膜１９を介して設けられた第２ゲート電極２０ａと、第２半導体層１８ａの樹脂基板１０側に第３ゲート絶縁膜１７を介して設けられた第３ゲート電極１６ａとを備えている。

【0023】

第２半導体層１８ａは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体により形成され、図４に示すように、互いに離間するように規定された第３導体領域１８ａａ及び第４導体領域１８ａｂと、第３導体領域１８ａａ及び第４導体領域１８ａｂの間に規定された第２チャネル領域１８ａｃとを備えている。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されない。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。他の酸化物半導体としては、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。ここで、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。また、他の酸化物半導体としては、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）等を含んでいてもよい。なお、Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素、１７族元素等のうち１種又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態のもの、多結晶状態のもの、非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。

【0024】

第２ゲート電極２０ａは、図４に示すように、第２半導体層１８ａの第２チャネル領域１８ａｃに重なるように設けられ、第２半導体層１８ａの第３導体領域１８ａａ及び第４導体領域１８ａｂの間の導通を制御するように構成されている。

【0025】

第３ゲート電極１６ａは、図４に示すように、第２半導体層１８ａの第２チャネル領域１８ａｃに重なるように設けられ、第２半導体層１８ａの第３導体領域１８ａａ及び第４導体領域１８ａｂの間の導通を制御するように構成されている。ここで、第３ゲート電極１６ａは、第２ゲート電極２０ａと同じ信号（第２走査信号）が入力されると共に、第２半導体層１８ａの第２チャネル領域１８ａｃを遮光するように設けられている。

【0026】

なお、第２ＴＦＴ９Ｂには、必要に応じて、第４ゲート絶縁膜１９及び層間絶縁膜２１の積層膜に形成された２つのコンタクトホールを介して、第２半導体層１８ａの第３導体領域１８ａａ及び第４導体領域１８ａｂに電気的にそれぞれ接続され、層間絶縁膜２１上に形成された第３端子電極及び第４端子電極が設けられている。

【0027】

第３ＴＦＴ９Ｃは、図４に示すように、第３ゲート絶縁膜１７上に設けられた第３半導体層１８ｂと、第３半導体層１８ｂ上に第４ゲート絶縁膜１９を介して設けられた第４ゲート電極２０ｂと、第３半導体層１８ｂの樹脂基板１０側に第２ゲート絶縁膜１５及び第３ゲート絶縁膜１７を介して設けられた第５ゲート電極１４ｂとを備えている。ここで、第３ＴＦＴ９Ｃでは、半導体層（第３半導体層１８ｂ）と下側ゲート電極（第５ゲート電極１４ｂ）との間に第２ゲート絶縁膜１５及び第３ゲート絶縁膜１７が配置され、第２ＴＦＴ９Ｂでは、半導体層（第２半導体層１８ａ）と下側ゲート電極（第３ゲート電極１６ａ）との間に第３ゲート絶縁膜１７が配置されていることにより、半導体層と下側ゲート電極との間に配置する無機絶縁膜の厚さは、第２ＴＦＴ９Ｂよりも第３ＴＦＴ９Ｃで厚くなっている。そのため、第３ＴＦＴ９Ｃは、第２ＴＦＴ９Ｂよりも駆動能力が低くなってしまう。しかしながら、第３ＴＦＴ９Ｃは、後述する（高速でリセットする必要がない）第２初期化ＴＦＴ９ｇを構成するので、駆動能力が低くても特に問題がない。また、第２初期化ＴＦＴ９ｇの近傍に配置する発光制御線ＥＭは、後述するように、第１金属膜１４により形成された配線層と、第３金属膜２０により形成された配線層とにより構成され、、第２金属膜１６により形成された配線層を含まない構成になるので、発光制御線ＥＭの電気容量を減らすことができ、その結果、エミッションドライバ７０の駆動能力を低く設定することができる。

【0028】

第３半導体層１８ｂは、第２半導体層１８ａと同様に、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体により形成され、図４に示すように、互いに離間するように規定された第５導体領域１８ｂａ及び第６導体領域１８ｂｂと、第５導体領域１８ｂａ及び第６導体領域１８ｂｂの間に規定された第３チャネル領域１８ｂｃとを備えている。

【0029】

第４ゲート電極２０ｂは、図４に示すように、第３半導体層１８ｂの第３チャネル領域１８ｂｃに重なるように設けられ、第３半導体層１８ｂの第５導体領域１８ｂａ及び第６導体領域１８ｂｂの間の導通を制御するように構成されている。

【0030】

第５ゲート電極１４ｂは、図４に示すように、第３半導体層１８ｂの第３チャネル領域１８ｂｃに重なるように設けられ、第３半導体層１８ｂの第５導体領域１８ｂａ及び第６導体領域１８ｂｂの間の導通を制御するように構成されている。ここで、第５ゲート電極１４ｂは、第４ゲート電極２０ｂと同じ信号（第２走査信号）が入力されると共に、第３半導体層１８ｂの第３チャネル領域１８ｂｃを遮光するように設けられている。

【0031】

なお、第３ＴＦＴ９Ｃには、必要に応じて、第４ゲート絶縁膜１９及び層間絶縁膜２１の積層膜に形成された２つのコンタクトホールを介して、第３半導体層１８ｂの第５導体領域１８ｂａ及び第６導体領域１８ｂｂに電気的にそれぞれ接続され、層間絶縁膜２１上に形成された第５端子電極及び第６端子電極が設けられている。

【0032】

本実施形態では、ポリシリコンにより形成された第１半導体層１２ａを有するＰチャネル型の４つの第１ＴＦＴ９Ａとして、後述する書込制御ＴＦＴ９ｃ、駆動ＴＦＴ９ｄ、電源供給制御ＴＦＴ９ｅ及び発光制御ＴＦＴ９ｆを例示し、酸化物半導体により形成された第２半導体層１８ａを有するＮチャネル型の２つの第２ＴＦＴ９Ｂとして、後述する第１初期化ＴＦＴ９ａ及び閾値電圧補償ＴＦＴ９ｂを例示し、酸化物半導体により形成された第３半導体層１８ｂを有するＮチャネル型の１つの第３ＴＦＴ９Ｃとして、第２初期化ＴＦＴ９ｇを例示する（図２参照）。なお、図２の等価回路図では、各ＴＦＴ９ｃ、９ｄ、９ｅ、９ｆの第１端子電極及び第２端子電極を丸数字の１及び２で示し、各ＴＦＴ９ａ、９ｂの第３端子電極及び第４端子電極を丸数字の３及び４で示し、ＴＦＴ９ｇの第５端子電極及び第６端子電極を丸数字の５及び６で示し、後述するキャパシタ９ｈの第１容量電極及び第２容量電極を丸数字の７及び８で示している。

【0033】

第１初期化ＴＦＴ９ａは、図２及び図３に示すように、（ｎ－１）行目の第２走査信号線ＮＳ（ｎ－１）の第３金属膜２０により形成された配線層が第２ゲート電極（２０ａ）として機能し、（ｎ－１）行目の第２走査信号線ＮＳ（ｎ－１）の第２金属膜１６により形成された配線層が第３ゲート電極（１６ａ）として機能し、その第３端子電極が初期化電源線Ｖｉｎｉに電気的に接続され、その第４端子電極が閾値電圧補償ＴＦＴ９ｂの第４端子電極、駆動ＴＦＴ９ｄの第１ゲート電極（１４ａ）、及びキャパシタ９ｈの第２容量電極に接続されている。

【0034】

閾値電圧補償ＴＦＴ９ｂは、図２及び図３に示すように、ｎ行目の第２走査信号線ＮＳ（ｎ）の第３金属膜２０により形成された配線層が第２ゲート電極（２０ａ）として機能し、ｎ行目の第２走査信号線ＮＳ（ｎ）の第２金属膜１６により形成された配線層が第３ゲート電極（１６ａ）として機能し、その第３端子電極が駆動ＴＦＴ９ｄの第２端子電極、及び発光制御ＴＦＴ９ｆの第１端子電極に電気的に接続され、その第４端子電極が第１初期化ＴＦＴ９ａの第４端子電極、駆動ＴＦＴ９ｄの第１ゲート電極（１４ａ）、及びキャパシタ９ｈの第２容量電極に電気的に接続されている。

【0035】

書込制御ＴＦＴ９ｃは、図２及び図３に示すように、ｎ行目の第１走査信号線ＰＳ（ｎ）が第１ゲート電極（１４ａ）として機能し、その第１端子電極がｍ列目のデータ信号線Ｄ（ｍ）に電気的に接続され、その第２端子電極が駆動ＴＦＴ９ｄの第１端子電極、及び電源供給制御ＴＦＴ９ｅの第２端子電極に電気的に接続されている。

【0036】

駆動ＴＦＴ９ｄは、図２及び図３に示すように、その第１ゲート電極（１４ａ）が第１初期化ＴＦＴ９ａの第４端子電極、閾値電圧補償ＴＦＴ９ｂの第４端子電極、及びキャパシタ９ｈの第２容量電極に電気的に接続され、その第１端子電極が書込制御ＴＦＴ９ｃの第２端子電極、電源供給制御ＴＦＴ９ｅの第２端子電極に電気的に接続され、その第２端子電極が閾値電圧補償ＴＦＴ９ｂの第３端子電極、及び発光制御ＴＦＴ９ｆの第１端子電極に電気的に接続されている。なお、駆動ＴＦＴ９ｄの第１端子電極には、有機ＥＬ素子３５を発光させる期間にハイレベル電源電圧ＥＬＶＤＤが入力され、キャパシタ９ｈへの書き込みを行う期間にデータ信号Ｄ（ｍ）が入力される。

【0037】

電源供給制御ＴＦＴ９ｅは、図２及び図３に示すように、ｎ行目の発光制御線ＥＭ（ｎ）が第１ゲート電極（１４ａ）として機能し、その第１端子電極がハイレベル電源線ＥＬＶＤＤ、及びキャパシタ９ｈの第１容量電極に電気的に接続され、その第２端子電極が書込制御ＴＦＴ９ｃの第２端子電極、及び駆動ＴＦＴ９ｄの第１端子電極に電気的に接続されている。なお、発光制御線ＥＭは、図３に示すように、第１金属膜１４により形成された配線層と、第３金属膜２０により形成された配線層とを備えている。

【0038】

発光制御ＴＦＴ９ｆは、図２及び図３に示すように、ｎ行目の発光制御線ＥＭ（ｎ）が第１ゲート電極（１４ａ）として機能し、その第１端子電極が閾値電圧補償ＴＦＴ９ｂの第３端子電極、及び駆動ＴＦＴ９ｄの第２端子電極に電気的に接続され、その第２端子電極が第２初期化ＴＦＴ９ｇの第６端子電極、及び有機ＥＬ素子３５の後述する第１電極３１に電気的に接続されている。

【0039】

第２初期化ＴＦＴ９ｇは、図２及び図３に示すように、ｎ行目の発光制御線ＥＭ（ｎ）の第３金属膜２０により形成された配線層が第４ゲート電極（２０ｂ）として機能し、ｎ行目の発光制御線ＥＭ（ｎ）の第１金属膜１４により形成された配線層が第５ゲート電極（１４ｂ）として機能し、その第５端子電極が初期化電源線Ｖｉｎｉに電気的に接続され、その第６端子電極が発光制御ＴＦＴ９ｆの第２端子電極、及び有機ＥＬ素子３５の第１電極３１に電気的に接続されている。

【0040】

キャパシタ９ｈは、例えば、第２金属膜１６により形成された第１容量電極と、第１金属膜１４により形成された第２容量電極と、それらの第１容量電極及び第２容量電極の間に設けられた第２ゲート絶縁膜１５とを備えている。ここで、キャパシタ９ｈは、その第１容量電極がハイレベル電源線ＥＬＶＤＤ、電源供給制御ＴＦＴ９ｅの第１端子電極に電気的に接続され、その第２容量電極が第１初期化ＴＦＴ９ａの第４端子電極、閾値電圧補償ＴＦＴ９ｂの第４端子電極、及び駆動ＴＦＴ９ｄの第１ゲート電極（１４ａ）に電気的に接続されている。なお、キャパシタ９ｈは、上述した第２金属膜１６により形成された第１容量電極と、第１金属膜１４により形成された第２容量電極と、それらの第１容量電極及び第２容量電極の間に設けられた第２ゲート絶縁膜１５とを備えた第１のキャパシタに加えて、第２金属膜１６により形成された第３容量電極と、第３金属膜２０により形成された第４容量電極と、それらの第３容量電極及び第４容量電極の間に設けられた第３ゲート絶縁膜１７とを備えた第２のキャパシタが設けられていてもよい。

【0041】

平坦化膜２３は、表示領域５０において、平坦な表面を有し、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ（spin on glass）材料等により構成されている。

【0042】

有機ＥＬ素子層４０は、図４に示すように、複数のサブ画素Ｐに対応して、マトリクス状に配列するように複数の発光素子として設けられた複数の有機ＥＬ素子３５と、各有機ＥＬ素子３５の後述する第１電極３１の周端部を覆うように全てのサブ画素Ｐに共通して格子状に設けられたエッジカバー３２とを備えている。

【0043】

有機ＥＬ素子３５は、図４に示すように、各サブ画素Ｐにおいて、ＴＦＴ層３０の平坦化膜２３上に設けられた第１電極（陽極）３１と、第１電極３１上に設けられた有機ＥＬ層３３と、有機ＥＬ層３３上に設けられた第２電極（陰極）３４とを備えている。

【0044】

第１電極３１は、平坦化膜２３に形成されたコンタクトホールを介して、各サブ画素Ｐの発光制御用ＴＦＴ９ｆの第４端子電極に電気的に接続されている。また、第１電極３１は、有機ＥＬ層３３にホール（正孔）を注入する機能を有している。また、第１電極３１は、有機ＥＬ層３３への正孔注入効率を向上させるために、仕事関数の大きな材料で形成するのがより好ましい。ここで、第１電極３１を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）等の金属材料が挙げられる。また、第１電極３１を構成する材料は、例えば、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）等の合金であっても構わない。さらに、第１電極３１を構成する材料は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような導電性酸化物等であってもよい。また、第１電極３１は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数の大きな化合物材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等が挙げられる。

【0045】

有機ＥＬ層３３は、第１電極３１上に順に設けられた正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層を備えている。ここで、正孔注入層は、陽極バッファ層とも呼ばれ、第１電極３１と有機ＥＬ層３３とのエネルギーレベルを近づけ、第１電極３１から有機ＥＬ層３３への正孔注入効率を改善する機能を有している。なお、正孔注入層を構成する材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体等が挙げられる。また、正孔輸送層は、第１電極３１から有機ＥＬ層３３への正孔の輸送効率を向上させる機能を有している。なお、正孔輸送層を構成する材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ－ｐ－フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛等が挙げられる。また、発光層は、第１電極３１及び第２電極３４による電圧印加の際に、第１電極３１及び第２電極３４から正孔及び電子がそれぞれ注入されると共に、正孔及び電子が再結合する領域である。なお、発光層を構成する材料としては、例えば、金属オキシノイド化合物［８－ヒドロキシキノリン金属錯体］、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンゾチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミノピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ－ｐ－フェニレンビニレン、ポリシラン等が挙げられる。また、電子輸送層は、電子を発光層まで効率良く移動させる機能を有している。なお、電子輸送層を構成する材料としては、例えば、有機化合物として、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物等が挙げられる。また、電子注入層は、第２電極３４と有機ＥＬ層３３とのエネルギーレベルを近づけ、第２電極３４から有機ＥＬ層３３へ電子が注入される効率を向上させる機能を有し、この機能により、有機ＥＬ素子３５の駆動電圧を下げることができる。なお、電子注入層を構成する材料としては、例えば、フッ化リチウム（ＬｉＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、フッ化ストロンチウム（ＳｒＦ２）、フッ化バリウム（ＢａＦ２）のような無機アルカリ化合物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ストロンチウム（ＳｒＯ）等が挙げられる。

【0046】

第２電極３４は、図４に示すように、各有機ＥＬ層３３及びエッジカバー３２を覆うように全てのサブ画素Ｐに共通して設けられている。また、第２電極３４は、有機ＥＬ層３３に電子を注入する機能を有している。また、第２電極３４は、有機ＥＬ層３３への電子注入効率を向上させるために、仕事関数の小さな材料で構成するのがより好ましい。また、第２電極３４は、図２に示すように、ローレベル電源線ＥＬＶＳＳに電気的に接続されている。ここで、第２電極３４を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ナトリウム（Ｎａ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）等が挙げられる。また、第２電極３４は、例えば、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等の合金により形成されていてもよい。また、第２電極３４は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の導電性酸化物により形成されていてもよい。また、第２電極３４は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数が小さい材料としては、例えば、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、フッ化リチウム（ＬｉＦ）、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等が挙げられる。

【0047】

エッジカバー３２は、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ材料等により構成されている。

【0048】

封止膜４５は、図４に示すように、第２電極３４を覆うように設けられ、第２電極３４上に順に積層された第１無機封止膜４１、有機封止膜４２及び第２無機封止膜４３を備え、有機ＥＬ素子層３５の有機ＥＬ層３３を水分や酸素から保護する機能を有している。

【0049】

第１無機封止膜４１及び第２無機封止膜４３は、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜により構成されている。

【0050】

有機封止膜４２は、例えば、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂等の有機樹脂材料により構成されている。

【0051】

次に、上記構成の有機ＥＬ表示装置１００の動作について説明する。

【0052】

＜周辺回路の動作＞
表示制御回路１５０は、図１に示すように、外部から送られる入力画像信号ＤＩＮ及びタイミング信号群（水平同期信号、垂直同期信号等）ＴＧを受け取り、デジタル映像信号ＤＶ、ゲートドライバ６０の動作を制御するゲート制御信号ＧＣＴＬ、エミッションドライバ７０の動作を制御するエミッションドライバ制御信号ＥＭＣＴＬ、及びソースドライバ８０の動作を制御するソース制御信号ＳＣＴＬを出力する。ここで、ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号、ゲートクロック信号等が含まれる。また、エミッションドライバ制御信号ＥＭＣＴＬには、エミッションスタートパルス信号、エミッションクロック信号等が含まれる。また、ソース制御信号ＳＣＴＬには、ソーススタートパルス信号、ソースクロック信号、ラッチストローブ信号等が含まれる。

【0053】

ゲートドライバ６０は、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）及び２走査信号線ＮＳ（０）～ＮＳ（ｉ）に電気的に接続されている。そして、ゲートドライバ６０は、表示制御回路１５０から出力されたゲート制御信号ＧＣＴＬに基づいて、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）に第１走査信号を印加し、第２走査信号線ＮＳ（０）～ＮＳ（ｉ）に第２走査信号を印加する。

【0054】

エミッションドライバ７０は、発光制御線ＥＭ（１）～ＥＭ（ｉ）に電気的に接続されている。そして、エミッションドライバ７０は、表示制御回路１５０から出力されたエミッションドライバ制御信号ＥＭＣＴＬに基づいて、発光制御線ＥＭ（１）～ＥＭ（ｉ）に発光制御信号を印加する。

【0055】

ソースドライバ８０は、図示しないｊビットのシフトレジスタ、サンプリング回路、ラッチ回路、及びｊ個のＤ／Ａコンバータ等を含んでいる。ここで、シフトレジスタは、縦続接続されたｊ個のレジスタを有し、ソースクロック信号に基づき、初段のレジスタに供給されるソーススタートパルス信号のパルスを入力端から出力端へと順次に転送し、そのパルスの転送に応じて、各段のレジスタからサンプリングパルスが出力される。そして、サンプリング回路は、そのサンプリングパルスに基づいて、デジタル映像信号ＤＶを記憶する。そして、ラッチ回路は、サンプリング回路に記憶された１行分のデジタル映像信号ＤＶをラッチストローブ信号に従って取り込んで保持する。そして、Ｄ／Ａコンバータは、各データ信号線Ｄ（１）～Ｄ（ｊ）に対応するように設けられ、ラッチ回路に保持されたデジタル映像信号ＤＶをアナログ電圧に変換し、その変換されたアナログ電圧を、データ信号（データ電圧）として全てのデータ信号線Ｄ（１）～Ｄ（ｊ）に一斉に印加する。

【0056】

以上のようにして、データ信号線Ｄ（１）～Ｄ（ｊ）にデータ信号が印加され、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）に第１走査信号が印加され、第２走査信号線ＮＳ（０）～ＮＳ（ｉ）に第２走査信号が印加され、発光制御線ＥＭ（１）～ＥＭ（ｉ）に発光制御信号が印加されることによって、入力画像信号ＤＩＮに基づく画像が表示領域５０に表示される。

【0057】

＜表示領域の画素回路の動作＞
以下に、図６のタイミングチャートを用いて、本実施形態の有機ＥＬ表示装置１００の画素回路の動作について説明する。なお、この画素回路の動作は、１例であって、これには限定されない。

【0058】

まず、時刻ｔ０１以前には、第１走査信号ＰＳ（ｎ）は、ハイレベルとなっており、第２走査信号ＮＳ（ｎ－１）、第２走査信号ＮＳ（ｎ）、及び発光制御信号ＥＭ（ｎ）は、ローレベルとなっている。このとき、電源供給制御ＴＦＴ９ｅ及び発光制御ＴＦＴ９ｆは、オン状態となっていて、第２初期化ＴＦＴ９ｇは、オフ状態となっている。したがって、時刻ｔ０１以前では、キャパシタ９ｈの充電電圧に応じた駆動電流が有機ＥＬ素子３５に供給され、その駆動電流の大きさに応じて有機ＥＬ素子３５が発光している。

【0059】

時刻ｔ０１になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化することにより、電源供給制御ＴＦＴ９ｅ及び発光制御ＴＦＴ９ｆがオフ状態となる。その結果、有機ＥＬ素子３５への駆動電流の供給が遮断され、有機ＥＬ素子３５は、消灯状態となる。また、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化することによって、第２初期化ＴＦＴ９ｇは、オン状態となる。これにより、有機ＥＬ素子３５の第１電極３１の電圧が初期化電圧Ｖｉｎｉに基づいて初期化される。

【0060】

時刻ｔ０２になると、第２走査信号ＮＳ（ｎ－１）がローレベルからハイレベルに変化することにより、第１初期化ＴＦＴ９ａがオン状態となる。その結果、駆動ＴＦＴ９ｄのゲート電圧が初期化される。すなわち、駆動ＴＦＴ９ｄのゲート電圧が初期化電圧Ｖｉｎｉに等しくなる。

【0061】

時刻ｔ０３になると、第２走査信号ＮＳ（ｎ－１）がハイレベルからローレベルに変化することにより、第１初期化ＴＦＴ９ａがオフ状態となる。また、時刻ｔ０３には、第２走査信号ＮＳ（ｎ）がローレベルからハイレベルに変化する。これにより、閾値電圧補償ＴＦＴ９ｂは、オン状態となる。

【0062】

時刻ｔ０４になると、第１走査信号ＰＳ（ｎ）がハイレベルからローレベルに変化することにより、書込制御ＴＦＴ９ｃがオン状態となる。ここで、閾値電圧補償ＴＦＴ９ｂが時刻ｔ０３にオン状態となっているので、時刻ｔ０４に書込制御ＴＦＴ９ｃがオン状態となることにより、書込制御ＴＦＴ９ｃ、駆動ＴＦＴ９ｄ及び閾値電圧補償ＴＦＴ９ｂを介して、データ信号Ｄ（ｍ）がキャパシタ９ｈの第２容量電極に入力される。これにより、キャパシタ９ｈは、充電される。

【0063】

時刻ｔ０５になると、第１走査信号ＰＳ（ｎ）がローレベルからハイレベルに変化することにより、書込制御ＴＦＴ９ｃがオフ状態となる。

【0064】

時刻ｔ０６になると、第２走査信号ＮＳ（ｎ）がハイレベルからローレベルに変化することにより、閾値電圧補償ＴＦＴ９ｂがオフ状態となる。

【0065】

時刻ｔ０７になると、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化することにより、第２初期化ＴＦＴ９ｇがオフ状態となると共に電源供給制御ＴＦＴ９ｅ及び発光制御ＴＦＴ９ｆがオン状態となる。これにより、キャパシタ９ｈの充電電圧に応じた駆動電流が有機ＥＬ素子３５に供給され、その結果、その駆動電流の大きさに応じて有機ＥＬ素子３５が発光する。

【0066】

このようにして、有機ＥＬ表示装置１００では、各サブ画素Ｐにおいて、有機ＥＬ素子３５が駆動電流に応じた輝度で発光して、画像表示が行われる。

【0067】

次に、本実施形態の有機ＥＬ表示装置１００の製造方法について説明する。なお、有機ＥＬ表示装置１００の製造方法は、ＴＦＴ層形成工程、有機ＥＬ素子層形成工程及び封止膜形成工程を備える。

【0068】

＜ＴＦＴ層形成工程＞
まず、例えば、ガラス基板上に形成した樹脂基板１０上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、ベースコート膜１１を形成する。

【0069】

続いて、ベースコート膜１１が形成された基板表面に、例えば、プラズマＣＶＤ法により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜し、そのアモルファスシリコン膜をレーザーアニール等により結晶化してポリシリコンからなる第１半導体膜１２を形成した後に、第１半導体膜１２をパターニングして、第１半導体層１２ａ等を形成する。

【0070】

その後、第１半導体層１２ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、第１ゲート絶縁膜１３を形成する。

【0071】

さらに、第１ゲート絶縁膜１３が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２５０ｎｍ程度）等を成膜して第１金属膜１４を形成した後に、第１金属膜１４をパターニングして、第１ゲート電極１４ａ及び第５ゲート電極１４ｂ等を形成する。

【0072】

続いて、第１ゲート電極１４ａをマスクとして、不純物イオンをドーピングすることにより、第１半導体層１２ａの一部を導体化して、第１半導体層１２ａに第１導体領域１２ａａ、第２導体領域１２ａｂ及び第１チャネル領域１２ａｃを形成する。

【0073】

その後、第１半導体層１２ａの一部が導体化された基板表面に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、第２ゲート絶縁膜１５を形成する。

【0074】

さらに、第２ゲート絶縁膜１５が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２５０ｎｍ程度）等を成膜して第２金属膜１６を形成した後に、第２金属膜１６をパターニングして、第３ゲート電極１６ａ等を形成する。

【0075】

続いて、第３ゲート電極１６ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ１５０ｎｍ程度）及び酸化シリコン膜（厚さ５０ｎｍ程度）を順に成膜して第３ゲート絶縁膜１７を形成し、さらに、スパッタリング法により、ＩｎＧａＺｎＯ_４（厚さ３０ｎｍ程度）等を成膜して酸化物半導体からなる第２半導体膜１８を形成した後に、第２半導体膜１８をパターニングすることにより、第２半導体層１８ａ及び第３半導体膜１８ｂを形成する。

【0076】

その後、第２半導体層１８ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、第４ゲート絶縁膜１９を形成する。

【0077】

さらに、第４ゲート絶縁膜１９が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２５０ｎｍ程度）等を成膜して第３金属膜２０を形成した後に、第３金属膜２０をパターニングして、第２ゲート電極２０ａ及び第４ゲート電極２０ｂ等を形成する。

【0078】

続いて、第２ゲート電極２０ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ３００ｎｍ程度）及び窒化シリコン膜（厚さ１５０ｎｍ程度）を順に成膜することにより、層間絶縁膜２１を形成する。なお、層間絶縁膜２１を形成した後の熱処理により、第２半導体層１８ａの一部、及び第３半導体膜１８ｂの一部を導体化して、第２半導体層１８ａに第３導体領域１８ａａ、第４導体領域１８ａｂ及び第２チャネル領域１８ａｃが形成され、第３半導体膜１８ｂに第５導体領域１８ｂａ、第６導体領域１８ｂｂ及び第３チャネル領域１８ｂｃが形成される。

【0079】

その後、層間絶縁膜２１が形成された基板表面において、第１ゲート絶縁膜１３、第２ゲート絶縁膜１５、第３ゲート絶縁膜１７、第４ゲート絶縁膜１９及び層間絶縁膜２１を適宜パターニングすることにより、コンタクトホールを形成する。

【0080】

さらに、コンタクトホールが形成された基板表面に、例えば、スパッタリング法により、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン膜（厚さ５０ｎｍ程度）等を順に成膜して第４金属膜２２を形成した後に、その第４金属膜２２をパターニングして、第１端子電極、第２端子電極、第３端子電極、第４端子電極、第５端子電極及び第６端子電極を形成する。

【0081】

最後に、第１端子電極等が形成された基板表面に、例えば、スピンコート法やスリットコート法により、ポリイミド系の感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、平坦化膜２３を形成する。

【0082】

以上のようにして、ＴＦＴ層３０を形成することができる。

【0083】

＜有機ＥＬ素子層形成工程＞
上記ＴＦＴ層形成工程で形成されたＴＦＴ層３０の平坦化膜２３上に、周知の方法を用いて、第１電極３１、エッジカバー３２、有機ＥＬ層３３及び第２電極３４を形成して、有機ＥＬ素子層４０を形成する。

【0084】

＜封止膜形成工程＞
まず、上記有機ＥＬ素子層形成工程で形成された有機ＥＬ素子層４０が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第１無機封止膜４１を形成する。

【0085】

続いて、第１無機封止膜４１が形成された基板表面に、例えば、インクジェット法により、アクリル樹脂等の有機樹脂材料を成膜して、有機封止膜４２を形成する。

【0086】

その後、有機封止膜４２が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第２無機封止膜４３を形成することにより、封止膜４５を形成する。

【0087】

最後に、封止膜４５が形成された基板表面に保護シート（不図示）を貼付した後に、樹脂基板１０のガラス基板側からレーザー光を照射することにより、樹脂基板１０の下面からガラス基板を剥離させ、ガラス基板を剥離させた樹脂基板１０の下面に保護シート（不図示）を貼付する。

【0088】

以上のようにして、本実施形態の有機ＥＬ表示装置１００を製造することができる。

【0089】

以上説明したように、本実施形態の有機ＥＬ表示装置１００によれば、第１電極３１に蓄積した電荷をリセットするための第２初期化ＴＦＴ９ｇを構成する第３ＴＦＴ９Ｃは、酸化物半導体からなる第２半導体膜１８により形成された第３半導体層１８ｂ上に第４ゲート絶縁膜１９を介して設けられた第４ゲート電極２０ｂと、第３半導体層１８ｂの樹脂基板１０側に第２ゲート絶縁膜１５及び第３ゲート絶縁膜１７を介して設けられた第５ゲート電極１４ｂとを備えている。これに対して、キャパシタ９ｈに蓄積した電荷をリセットするための第１初期化ＴＦＴ９ａ及び閾値電圧補償ＴＦＴ９ｂを構成する第２ＴＦＴ９Ｂは、第２半導体膜１８により形成された第２半導体層１８ａ上に第４ゲート絶縁膜１９を介して設けられた第２ゲート電極２０ａと、第２半導体層１８ａの樹脂基板１０側に第３ゲート絶縁膜１７を介して設けられた第３ゲート電極１６ａとを備えている。そのため、第３ＴＦＴ９ｃでは、第３半導体層１８ｂと第５ゲート電極１４ｂとの間の無機絶縁膜が第２ＴＦＴ９Ｂにおける第２半導体層１８ａと第３ゲート電極１６ａとの間の無機絶縁膜よりも第２ゲート絶縁膜１５の厚さの分だけ厚くなっている。ここで、第２初期化ＴＦＴ９ｇでは、第１初期化ＴＦＴ９ａと比較して高速でリセットする必要がないので、第３半導体層１８ｂと第５ゲート電極１４ｂとの間の無機絶縁膜を厚くすることにより、第２初期化ＴＦＴ９ｇ（第３ＴＦＴ９Ｃ）の駆動能力を敢えて低下させる。これにより、初期化電圧Ｖｉｎｉの電位の変動を抑制することができるので、第１初期化ＴＦＴ９ａのリセット電位を安定化させることができる。また、第２初期化ＴＦＴ９ｇ（第３ＴＦＴ９Ｃ）の近傍に配置する発光制御線ＥＭを第１金属膜１４により形成された配線層と、第３金属膜２０により形成されて配線層との２層構造とすることができるので、発光制御線ＥＭの電気容量を減らすことができる。これにより、発光制御線ＥＭに発光制御信号を印加するエミッションドライバ７０の駆動能力を低下させることができるので、額縁領域の幅を狭くする狭額縁化を実現することができる。したがって、酸化物半導体を用いたダブルゲート構造の第２ＴＦＴ９Ｂ及び第３ＴＦＴ９Ｃを可及的に簡単な構成で形成することができる。

【0090】

また、本実施形態の有機ＥＬ表示装置１００によれば、酸化物半導体からなる第２半導体膜１８により形成された第２半導体層１８ａ及び第３半導体層１８ｂを備えた第２ＴＦＴ９Ｂ及び第３ＴＦＴ９Ｃにおいて、バックゲートとして、第３ゲート電極１６ａ及び第５ゲート電極１４ｂがそれぞれ設けられているので、第２半導体層１８ａの第２チャネル領域１８ａｃ、及び第３半導体層１８ｂの第３チャネル領域１８ｂｃを遮光することができる。

【0091】

また、本実施形態の有機ＥＬ表示装置１００によれば、酸化物半導体からなる第２半導体膜１８により形成された第２半導体層１８ａ及び第３半導体層１８ｂを備えた第２ＴＦＴ９Ｂ及び第３ＴＦＴ９Ｃがダブルゲート構造を有しているので、そのオン／オフ特性を向上させることができる。

【0092】

また、本実施形態の有機ＥＬ表示装置１００によれば、樹脂基板１０と第１半導体層１２ａとの間に無機絶縁膜からなるベースコート膜１１が設けられているので、第１半導体層１２ａの膜剥がれを抑制することができる。

【0093】

《その他の実施形態》
上記各実施形態では、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層の５層積層構造の有機ＥＬ層を例示したが、有機ＥＬ層は、例えば、正孔注入層兼正孔輸送層、発光層、及び電子輸送層兼電子注入層の３層積層構造であってもよい。

【0094】

また、上記各実施形態では、第１電極を陽極とし、第２電極を陰極とした有機ＥＬ表示装置を例示したが、本発明は、有機ＥＬ層の積層構造を反転させ、第１電極を陰極とし、第２電極を陽極とした有機ＥＬ表示装置にも適用することができる。

【0095】

また、上記各実施形態では、表示装置として有機ＥＬ表示装置を例に挙げて説明したが、本発明は、電流によって駆動される複数の発光素子を備えた表示装置に適用することができ、例えば、量子ドット含有層を用いた発光素子であるＱＬＥＤ（Quantum-dot light emitting diode）を備えた表示装置に適用することができる。

【産業上の利用可能性】

【0096】

以上説明したように、本発明は、フレキシブルな表示装置について有用である。

【符号の説明】

【0097】

ＥＭ 発光制御線
Ｐ サブ画素
９Ａ 第１ＴＦＴ（第１薄膜トランジスタ）
９Ｂ 第２ＴＦＴ（第２薄膜トランジスタ）
９Ｃ 第３ＴＦＴ（第３薄膜トランジスタ）
９ａ 第１初期化ＴＦＴ（第１初期化薄膜トランジスタ、第２薄膜トランジスタ）
９ｂ 閾値電圧補償ＴＦＴ（閾値電圧補償薄膜トランジスタ、第２薄膜トランジスタ）
９ｃ 書込制御ＴＦＴ（書込制御薄膜トランジスタ、第１薄膜トランジスタ）
９ｄ 駆動ＴＦＴ（駆動薄膜トランジスタ、第１薄膜トランジスタ）
９ｅ 電源供給制御ＴＦＴ（電源供給制御薄膜トランジスタ、第１薄膜トランジスタ）
９ｆ 発光制御ＴＦＴ（発光制御薄膜トランジスタ、第１薄膜トランジスタ）
９ｇ 第２初期化ＴＦＴ（第３薄膜トランジスタ）
１０ 樹脂基板（ベース基板）
１１ ベースコート膜
１２ 第１半導体膜
１３ 第１ゲート絶縁膜（第１無機絶縁膜）
１４ 第１金属膜
１５ 第２ゲート絶縁膜（第２無機絶縁膜）
１６ 第２金属膜
１７ 第３ゲート絶縁膜（第３無機絶縁膜）
１８ 第２半導体膜
１９ 第３ゲート絶縁膜（第４無機絶縁膜）
２０ 第３金属膜
３０ ＴＦＴ層（薄膜トランジスタ層）
３１ 第１電極（陽極）
３５ 有機ＥＬ素子（有機エレクトロルミネッセンス素子、発光素子）
４０ 有機ＥＬ素子層（発光素子層）
４５ 封止膜
５０ 表示領域
１００ 有機ＥＬ表示装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】