特許 7599061 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-12-04

(45)【発行日】2024-12-12

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241205BHJP

   H01L 21/329 20060101ALI20241205BHJP

   H01L 29/866 20060101ALI20241205BHJP

【ＦＩ】

H01L29/78 656A

H01L29/78 652S

H01L29/78 652F

H01L29/78 657Z

H01L29/78 652Q

H01L29/78 653C

H01L29/90 S

【請求項の数】 9

(21)【出願番号】P 2024552326

(86)(22)【出願日】2024-04-10

(86)【国際出願番号】 JP2024014542

【審査請求日】2024-09-02

(31)【優先権主張番号】63/578,904

(32)【優先日】2023-08-25

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】520133916

【氏名又は名称】ヌヴォトンテクノロジージャパン株式会社

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(74)【代理人】

【識別番号】100137235

【弁理士】

【氏名又は名称】寺谷 英作

(74)【代理人】

【識別番号】100131417

【弁理士】

【氏名又は名称】道坂 伸一

(72)【発明者】

【氏名】勝田 浩人

(72)【発明者】

【氏名】平子 正明

(72)【発明者】

【氏名】今村 武司

【審査官】西村 治郎

(56)【参考文献】

【文献】特開２０１３－１６１９７７（ＪＰ，Ａ）

【文献】特開２０１２－１１９５７７（ＪＰ，Ａ）

【文献】国際公開第２０２０／１２９７８６（ＷＯ，Ａ１）

【文献】米国特許出願公開第２００９／０１６６７４０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２１／０２０２４７０（ＵＳ，Ａ１）

【文献】特開２０１３－６５７５９（ＪＰ，Ａ）

【文献】特開２０２３－８３１２０（ＪＰ，Ａ）

【文献】特許第７３２３７３５（ＪＰ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６６

Ｈ０１Ｌ ２１／３２９

(57)【特許請求の範囲】

【請求項1】

フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
半導体基板を含む半導体層と、
前記半導体層の上面側で、前記半導体層の第１の領域内に、その全体が形成された第１の縦型ＭＯＳトランジスタと、
前記半導体層の平面視において、前記第１の領域に隣接した第２の領域内に、その全体が形成された第２の縦型ＭＯＳトランジスタと、
前記半導体層の下面側で、前記半導体基板に接触接続して形成された金属層と、を備え、
前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域であり、
前記平面視において、前記半導体層は正方形状であり、
前記平面視において、前記第１の領域と前記第２の領域とは第１の方向に並び、
前記平面視において、前記第１の領域と前記第２の領域との境界線は、前記第１の方向に直交し、前記半導体層を面積で二等分し、前記半導体層の中心を通る一直線状であり、
前記平面視で、前記第１の領域に備わるパッドは、前記第１の縦型ＭＯＳトランジスタの第１のソース電極に接続された１つの第１のソースパッドと、前記第１の縦型ＭＯＳトランジスタの第１のゲート電極に接続された１つの第１のゲートパッドとのみであり、
前記第１の縦型ＭＯＳトランジスタは、
前記第１のゲート電極に接続された第１のゲート抵抗素子と、
前記平面視で前記第１のゲートパッドを内包する矩形状の領域であって、前記第１のソース電極と前記第１のゲート抵抗素子とを共に含まない範囲で面積が最大となる第１のゲート電極領域と、
前記平面視で前記第１のゲート抵抗素子を内包する矩形状の領域であって、前記第１のソース電極と前記第１のゲート電極領域とを共に含まない範囲で面積が最大となる第１の抵抗素子領域と、を有し、
前記平面視において、前記第１のゲート電極領域の外周辺のうちの１辺の全長、および、前記第１の抵抗素子領域の外周辺のうちの１辺の全長は、前記半導体層の外周辺のうち、前記境界線と直交し、前記第１のゲートパッドとの間の距離が最短となる辺の一部と一致し、
前記平面視において、前記第１の抵抗素子領域の外周辺には、前記第１のゲート電極領域の外周における４つの角部のうち、前記境界線との間の距離が最短であり、かつ前記半導体層の外周辺のうち、前記境界線と直交する辺との間の距離が最短となる１つの角部のみが含まれる
半導体装置。

【請求項2】

前記平面視で、前記第２の領域に備わるパッドは、前記第２の縦型ＭＯＳトランジスタの第２のソース電極に接続された１つの第２のソースパッドと、前記第２の縦型ＭＯＳトランジスタの第２のゲート電極に接続された１つの第２のゲートパッドとのみであり、
前記第２の縦型ＭＯＳトランジスタは、
前記第２のゲート電極に接続された第２のゲート抵抗素子と、
前記平面視で前記第２のゲートパッドを内包する矩形状の領域であって、前記第２のソース電極と前記第２のゲート抵抗素子とを共に含まない範囲で面積が最大となる第２のゲート電極領域と、
前記平面視で前記第２のゲート抵抗素子を内包する矩形状の領域であって、前記第２のソース電極と前記第２のゲート電極領域とを共に含まない範囲で面積が最大となる第２の抵抗素子領域と、を有し、
前記平面視において、前記第２のゲート電極領域の外周辺のうちの１辺の全長、および、前記第２の抵抗素子領域の外周辺のうちの１辺の全長は、前記半導体層の外周辺のうち、前記境界線と直交し、前記第２のゲートパッドとの間の距離が最短となる辺の一部と一致し、
前記平面視において、前記第２の抵抗素子領域の外周辺には、前記第２のゲート電極領域の外周における４つの角部のうち、前記境界線との間の距離が最短であり、かつ前記半導体層の外周辺のうち、前記境界線と直交する辺との間の距離が最短となる１つの角部のみが含まれ、
前記平面視において、前記第２のソースパッド、前記第２のゲートパッド、前記第２のゲート電極領域、および、前記第２の抵抗素子領域は、それぞれ前記第１のソースパッド、前記第１のゲートパッド、前記第１のゲート電極領域、および、前記第１の抵抗素子領域と、前記境界線を対称の軸とした線対称の関係にあるように配置された
請求項１に記載の半導体装置。

【請求項3】

前記平面視において、前記第１の抵抗素子領域の外周辺のうちの１辺の全長は、前記境界線の一部と一致する
請求項２に記載の半導体装置。

【請求項4】

前記平面視において、前記第１のゲート電極領域の外周辺のうちの１辺の全長は、前記半導体層の外周辺のうち、前記境界線と平行する辺の一部と一致する
請求項２に記載の半導体装置。

【請求項5】

前記平面視において、前記第１のゲート電極領域と前記第１の抵抗素子領域とを合わせて第１の制御領域とし 、
前記平面視において、前記半導体層の外周辺のうち、前記境界線と平行する２辺で、前記第１のゲートパッドとの間の距離が最短となる一方の辺を第１辺とし、前記第１辺と対向する他方の辺を第２辺とし、
前記平面視において、前記半導体層の外周辺のうち、前記境界線と直交する２辺で、前記第１のゲートパッドとの間の距離が最短となる一方の辺を第３辺とし、前記第３辺と対向する他方の辺を第４辺とすると、
前記平面視において、前記第１の制御領域の外周辺と前記第３辺とが一致する部分の長さは、前記第３辺の長さの半分であり、
前記平面視において、前記第１の制御領域の外周辺と前記半導体層の外周辺とが一致する部分の長さは、前記第１の制御領域の外周辺と前記第３辺とが一致する部分の長さが最も長い
請求項３または請求項４に記載の半導体装置。

【請求項6】

前記平面視において、前記第１のソース電極の外周辺は、前記境界線に最近接する部分において最も長い
請求項４に記載の半導体装置。

【請求項7】

前記平面視において、前記第１の領域には、前記半導体層の上面から前記半導体層の一部までの深さに形成された第１のゲートトレンチと、前記第１のゲート電極に接続された第１のゲート配線と、が形成され、
前記平面視において、前記第１のゲートトレンチは前記境界線と直交する方向に延伸し、
前記平面視において、前記第１のゲート配線は、前記第４辺に最近接する部分を除いて、前記第１のソース電極を取り囲むように設置されている
請求項５に記載の半導体装置。

【請求項8】

前記平面視において、前記第１の領域には、前記半導体層の上面から前記半導体層の一部までの深さに形成された第１のゲートトレンチと、前記第１のゲート電極に接続された第１のゲート配線と、が形成され、
前記平面視において、前記第１のゲートトレンチは前記境界線と平行する方向に延伸し、
前記平面視において、前記第１のゲート配線は、前記第１辺に最近接する部分を除いて、前記第１のソース電極を取り囲むように設置されている
請求項５に記載の半導体装置。

【請求項9】

前記平面視において、前記第１の領域には、前記半導体層の上面から前記半導体層の一部までの深さに形成された第１のゲートトレンチと、前記第１のゲート電極と前記第１のソース電極とに接続された第１のツェナーダイオードと、が形成され、
前記平面視において、前記第１のツェナーダイオードと前記第１のソース電極とを接続する第１の接続領域は、前記第１のゲート電極領域の外周辺のうち、前記第１のソース電極と対向し、さらに前記第１のゲートトレンチが延伸する方向と平行な辺のみと重複する
請求項５に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関し、特にはチップサイズパッケージ型の半導体装置に関する。

【背景技術】

【0002】

１チップで双方向の導通を制御できるデュアル構成の縦型ＭＯＳトランジスタでは導通抵抗の低減や小型化が求められている。デュアル構成の縦型ＭＯＳトランジスタでは、必要最小限のパッド数だけを備えた４パッド構成が開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００８－５３６２３Ａ号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

縦型ＭＯＳトランジスタが形成された半導体装置においてＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）の耐性を向上させるために、半導体装置に抵抗素子を設置する場合がある。しかし抵抗素子が備わることで、縦型ＭＯＳトランジスタの導通に寄与する領域の面積が減少してしまい、導通抵抗の低減が困難となることがある。

【課題を解決するための手段】

【0005】

上記の課題を解決するために、本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体基板を含む半導体層と、前記半導体層の上面側で、前記半導体層の第１の領域内に、その全体が形成された第１の縦型ＭＯＳトランジスタと、前記半導体層の平面視において、前記第１の領域に隣接した第２の領域内に、その全体が形成された第２の縦型ＭＯＳトランジスタと、前記半導体層の下面側で、前記半導体基板に接触接続して形成された金属層と、を備え、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域であり、前記平面視において、前記半導体層は正方形状であり、前記平面視において、前記第１の領域と前記第２の領域とは第１の方向に並び、前記平面視において、前記第１の領域と前記第２の領域との境界線は、前記第１の方向に直交し、前記半導体層を面積で二等分し、前記半導体層の中心を通る一直線状であり、前記平面視で、前記第１の領域に備わるパッドは、前記第１の縦型ＭＯＳトランジスタの第１のソース電極に接続された１つの第１のソースパッドと、前記第１の縦型ＭＯＳトランジスタの第１のゲート電極に接続された１つの第１のゲートパッドとのみであり、前記第１の縦型ＭＯＳトランジスタは、前記第１のゲート電極に接続された第１のゲート抵抗素子と、前記平面視で前記第１のゲートパッドを内包する矩形状の領域であって、前記第１のソース電極と前記第１のゲート抵抗素子とを共に含まない範囲で面積が最大となる第１のゲート電極領域と、前記平面視で前記第１のゲート抵抗素子を内包する矩形状の領域であって、前記第１のソース電極と前記第１のゲート電極領域とを共に含まない範囲で面積が最大となる第１の抵抗素子領域と、を有し、前記平面視において、前記第１のゲート電極領域の外周辺のうちの１辺の全長、および、前記第１の抵抗素子領域の外周辺のうちの１辺の全長は、前記半導体層の外周辺のうち、前記境界線と直交し、前記第１のゲートパッドとの間の距離が最短となる辺の一部と一致し、前記平面視において、前記第１の抵抗素子領域の外周辺には、前記第１のゲート電極領域の外周における４つの角部のうち、前記境界線との間の距離が最短であり、かつ前記半導体層の外周辺のうち、前記境界線と直交する辺との間の距離が最短となる１つの角部のみが含まれる。

【発明の効果】

【0006】

本開示の一態様に係る半導体装置によれば、小型のデュアル構成の縦型ＭＯＳトランジスタで、ＥＳＤ耐性を向上させながら、導通抵抗を低減することができる。

【図面の簡単な説明】

【0007】

【図1】図１は、実施の形態に係る半導体装置の構造の一例を示す断面模式図である。

【図2】図２は、実施の形態に係る半導体装置のパッドの配置の一例を示す平面模式図である。

【図3】図３は、実施の形態に係る半導体装置の構成要素の形状と配置の一例を示す平面模式図である。

【図4】図４は、実施の形態に係る半導体装置の等価回路を示す回路図である。

【図5A】図５Ａは、実施の形態に係る第１のトランジスタの略単位構成の平面模式図である。

【図5B】図５Ｂは、実施の形態に係る第１のトランジスタの略単位構成の斜視模式図である。

【図6】図６は、実施の形態に係る半導体装置の構成要素の形状と配置の一例を示す平面図である。

【図7A】図７Ａは、比較例１に係る半導体装置の構成要素の形状と配置を示す平面模式図である。

【図7B】図７Ｂは、比較例１に係る半導体装置の構成要素の形状と配置を示す平面模式図である。

【図8】図８は、実施の形態に係る半導体装置の構成要素の形状と配置の一例を示す平面模式図である。

【図9A】図９Ａは、比較例２に係る半導体装置の構成要素の配置を示す平面模式図である。

【図9B】図９Ｂは、比較例３に係る半導体装置の構成要素の配置を示す平面模式図である。

【図9C】図９Ｃは、比較例４に係る半導体装置の構成要素の配置を示す平面模式図である。

【図9D】図９Ｄは、比較例５に係る半導体装置の構成要素の配置を示す平面模式図である。

【図9E】図９Ｅは、比較例６に係る半導体装置の構成要素の配置を示す平面模式図である。

【図10】図１０は、実施の形態に係る半導体装置の構成要素の形状と配置の一例を示す平面模式図である。

【図11】図１１は、実施の形態に係る半導体装置の構成要素の形状と配置の一例を示す平面模式図である。

【図12】図１２は、実施の形態に係る半導体装置の構成要素の形状と配置の一例を示す平面模式図である。

【図13】図１３は、実施の形態に係る半導体装置の構成要素の形状と配置の一例を示す平面模式図である。

【図14】図１４は、実施の形態に係る半導体装置の構成要素の形状と配置の一例を示す平面模式図である。

【発明を実施するための形態】

【0008】

以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。

【0009】

本開示において、「ＡとＢとが電気的に接続される」とは、ＡとＢとが配線を介して直接的に接続される場合と、ＡとＢとが配線を介さず直接的に接続される場合と、ＡとＢとが抵抗成分（抵抗素子、抵抗配線）を介して間接的に接続される場合と、を含む。

【0010】

（実施の形態）
［１．半導体装置の構造］
以下、実施の形態に係る半導体装置の構造について説明する。

【0011】

実施の形態に係る半導体装置は、半導体基板に２つの縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成した、フェイスダウン実装が可能なチップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ：ＣＳＰ）型の半導体デバイスである。上記２つの縦型ＭＯＳトランジスタは、パワートランジスタであり、いわゆる、トレンチＭＯＳ型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。

【0012】

図１は、実施の形態に係る半導体装置１の構造の一例を示す断面模式図である。図２は半導体装置１のパッドの配置の一例を示す平面模式図である。図１は、図２のＩ―Ｉにおける断面である。

【0013】

図１および図２に示すように、半導体装置１は、半導体層４０と、金属層３０と、半導体層４０の第１の領域Ａ１内にその全体が形成された第１の縦型ＭＯＳトランジスタ１０（以下、トランジスタ１０とも称する）と、半導体層４０の第２の領域Ａ２内にその全体が形成された第２の縦型ＭＯＳトランジスタ２０（以下、トランジスタ２０とも称する）と、を有する。

【0014】

第１の領域Ａ１内にその全体が形成されたトランジスタ１０とは、平面視で、トランジスタ１０を構成する要素のすべてが第１の領域Ａ１の内部に含まれていて、第２の領域Ａ２内には含まれないことを意味する。同様に、第２の領域Ａ２内にその全体が形成されたトランジスタ２０とは、平面視で、トランジスタ２０を構成する要素のすべてが第２の領域Ａ２の内部に含まれていて、第１の領域Ａ１内には含まれないことを意味する。

【0015】

本開示では、半導体基板３２と低濃度不純物層３３とを合わせて半導体層４０とよぶ。半導体基板３２は、半導体層４０の下面側（裏面側ともいう）に配置され、第１導電型の不純物を含むシリコンからなる。

【0016】

低濃度不純物層３３は、半導体層４０の上面側（表面側ともいう）に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む、第１導電型の不純物層である。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。

【0017】

金属層３０は、半導体層４０の裏面側、すなわち半導体基板３２の裏面側に接触接続して形成され、銀（Ａｇ）もしくは銅（Ｃｕ）からなる。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。また、金属層３０は半導体層４０の裏面側の全面に形成されていなくてもよい。

【0018】

図１に示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含む第２導電型の第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１導電型の第１のソース領域１４が形成されている。

【0019】

また、第１の領域Ａ１には、半導体層４０の上面から第１のソース領域１４および第１のボディ領域１８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第１のゲートトレンチ１７が形成されており、さらに第１のゲート導体１５が、第１のゲートトレンチ１７の内部で第１のゲート絶縁膜１６上に形成されている。第１のゲート導体１５は、半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、第１のゲートパッド１１９に電気的に接続される。

【0020】

第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。

【0021】

第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。

【0022】

第１のソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。

【0023】

低濃度不純物層３３の第２の領域Ａ２には、第２導電型の不純物を含む第２導電型の第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第１導電型の第２のソース領域２４が形成されている。

【0024】

また、第２の領域Ａ２には、半導体層４０の上面から第２のソース領域２４および第２のボディ領域２８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第２のゲートトレンチ２７が形成されており、さらに第２のゲート導体２５が、第２のゲートトレンチ２７の内部で第２のゲート絶縁膜２６上に形成されている。第２のゲート導体２５は、半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、第２のゲートパッド１２９に電気的に接続される。

【0025】

第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。

【0026】

第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。

【0027】

第２のソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。

【0028】

トランジスタ１０およびトランジスタ２０の上記の構成により、半導体基板３２と、低濃度不純物層３３のうち半導体基板３２の直上近傍の範囲は、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域である。そして、金属層３０はトランジスタ１０の第１のドレイン電極およびトランジスタ２０の第２のドレイン電極が共通化された、共通ドレイン電極である。

【0029】

図１に示すように、第１のボディ領域１８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。層間絶縁層３４および第１のソース電極１１の部分１３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第１のソース電極１１の部分１３に接続される部分１２が設けられている。

【0030】

第２のボディ領域２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。層間絶縁層３４および第２のソース電極２１の部分２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第２のソース電極２１の部分２３に接続される部分２２が設けられている。

【0031】

したがって、第１のソースパッド１１１および第２のソースパッド１２１は、それぞれ、第１のソース電極１１および第２のソース電極２１が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、第１のゲートパッド１１９および第２のゲートパッド１２９は、それぞれ、第１のゲート電極１９（図１、図２には不図示）および第２のゲート電極２９（図１、図２には不図示）が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。

【0032】

第１のゲート電極１９および第２のゲート電極２９を構成する材料は、第１のソース電極１１および第２のソース電極２１を構成する材料と同じであってもよい。

【0033】

半導体装置１における各構造体の厚さは一例として、半導体層４０の厚さが１０－９０μｍであり、金属層３０の厚さが１０－９０μｍであり、層間絶縁層３４とパッシベーション層３５の厚さの和が３－１３μｍである。

【0034】

図１および図２に示すように、トランジスタ１０は、半導体層４０の表面に、フェイスダウン実装時に実装基板に接合材を介して接合される、第１のソースパッド１１１と、第１のゲートパッド１１９とを有する。また、トランジスタ２０は、半導体層４０の表面にフェイスダウン実装時に実装基板に接合材を介して接合される、第２のソースパッド１２１と、第２のゲートパッド１２９とを有する。

【0035】

図２に示すように、平面視において半導体層４０は正方形状である。

【0036】

図２では、半導体層４０の第１の領域Ａ１と第２の領域Ａ２とをそれぞれ区別する、仮想的な境界線９０を破線で示している。第１の領域Ａ１と第２の領域Ａ２との境界線９０は、第１のソース電極１１の部分１３と、第２のソース電極２１の部分２３との間隔の中央位置をたどる仮想線と捉えてよい。また、有限の幅となるが当該間隔そのものと捉えてもよい。当該間隔の場合であっても、肉眼あるいは低倍率での外観では線として認識することができる。

【0037】

平面視において、境界線９０は、第１の方向と直交し、半導体層４０の面積を第１の方向に二等分し、半導体層４０の中心を通る一直線状の仮想線である。半導体層４０の中心とは、平面視において、半導体層４０の２つの対角線の交点である。

【0038】

第１の方向とは、平面視において、半導体装置１の外周辺と平行する方向のうち、第１の領域Ａ１と第２の領域Ａ２とが並ぶ方向である。

【0039】

図２に示すように、平面視において第１の領域Ａ１と第２の領域Ａ２とは、互いに隣接し、半導体層４０の面積を二等分する一方と他方であり、それぞれ矩形状の領域である。平面視において、半導体層４０であって、第１の領域Ａ１にも第２の領域Ａ２にも当たらないところはない。

【0040】

ところで外周辺とはその形状の輪郭を成す辺のことであり、半導体層４０のような正方形状または第１の領域Ａ１のような矩形状の場合では、それぞれの形状を成す４つの辺のことである。また、矩形状でない場合では、その形状の外周を成す複数の辺のことである。

【0041】

図２に示すように、本開示では平面視において、半導体層４０の外周辺のうち、境界線９０と平行する２辺で、第１のゲートパッド１１９との間の距離が最短である一方の辺を第１辺Ｓ１とし、第２のゲートパッド１２９との間の距離が最短であり、第１辺Ｓ１と対向する他方の辺を第２辺Ｓ２とする。

【0042】

同じように、平面視において、半導体層４０の外周辺のうち、境界線９０と直交する２辺で、第１のゲートパッド１１９との間の距離が最短である一方の辺を第３辺Ｓ３とし、第１のソースパッド１１１との間の距離が最短であり、第３辺Ｓ３と対向する他方の辺を第４辺Ｓ４とする。

【0043】

なお、平面視において、半導体層４０は正方形状であるため、第１辺Ｓ１の長さと、第２辺Ｓ２の長さと、第３辺Ｓ３の長さと、第４辺Ｓ４の長さとは、同一の長さである。

【0044】

トランジスタ１０の第１のソースパッド１１１の数、および、トランジスタ２０の第２のソースパッド１２１の数は、それぞれ、図２に示されたように１つである。また、トランジスタ１０の第１のゲートパッド１１９の数、および、トランジスタ２０の第２のゲートパッド１２９の数は、それぞれ、図２に示されたように１つである。

【0045】

すなわち本開示における半導体装置１は、共通ドレイン電極を有し、２つの縦型ＭＯＳトランジスタを１つの半導体装置に備えるデュアル構成の縦型ＭＯＳトランジスタであり、それぞれの縦型ＭＯＳトランジスタのソース電極およびゲート電極に対して、対応するパッドを１つずつ備えた４パッド構成の半導体装置である。

【0046】

図２に示した、平面視でのパッドの形状、大きさ、配置は一例であるが、４つのパッド（第１のソースパッド１１１、第１のゲートパッド１１９、第２のソースパッド１２１、第２のゲートパッド１２９）の形状、大きさは統一されていることが好ましく、さらには同一径の円形状であることが望ましい。

【0047】

図３は、平面視における、半導体装置１の構成要素の形状と配置の一例を示した平面模式図である。図３では、実際には視認することができない、半導体層４０の上面の構造を分かりやすく示せるように、パッシベーション層３５、層間絶縁層３４があたかも透明であるかの如く省略して示している。点線で示した各パッドは、図２との対応関係の分かりやすさのために示している。

【0048】

図３に示すように、平面視において、第１の領域Ａ１に備わる構成要素の形状および配置と、当該構成要素に１：１で対応する、第２の領域Ａ２に備わる構成要素の形状および配置とは、境界線９０を対称の軸とした線対称の関係にあるように設置される。１：１で対応する構成要素とは、例えば、第１のゲート電極１９と第２のゲート電極２９のことであり、第１のソースパッド１１１と第２のソースパッド１２１のことであり、後述する第１のゲート抵抗素子４１と第２のゲート抵抗素子５１のことなどである。後述する、第１の制御領域Ｃ１と第２の制御領域Ｃ２も同様である。これらは平面視で、境界線９０を対称の軸とした線対称の関係で配置されている。

【0049】

図３に示すように、半導体装置１の第１の領域Ａ１には、第１のゲート電極１９と接続する第１のゲート抵抗素子４１が形成され、半導体装置１の第２の領域Ａ２には、第２のゲート電極２９と接続する第２のゲート抵抗素子５１が形成される。

【0050】

第１のゲート抵抗素子４１および第２のゲート抵抗素子５１は、限定されない一例として第１導電型あるいは第２導電型の不純物を注入したポリシリコンから構成されており、それぞれのゲート抵抗素子はソース電極などを構成する金属材料と比べて、抵抗値が大きい材料で構成される。

【0051】

第１のゲート抵抗素子４１および第２のゲート抵抗素子５１とは、ゲート電極に過剰な電圧が印加されたりサージ電流が流れる際に、トランジスタ１０とトランジスタ２０とが破壊されることを防止する目的でそれぞれ設置される。つまりは、第１のゲート抵抗素子４１と、第２のゲート抵抗素子５１とは、半導体装置１のＥＳＤ耐性を高めるために設置する素子である。

【0052】

また図３に示すように、半導体装置１の第１の領域Ａ１には、第１のゲート抵抗素子４１を介して第１のゲート電極１９と接続し、第１のソース電極１１を取り囲むように設置された第１のゲート配線４２が備わる。同様に、半導体装置１の第２の領域Ａ２には、第２のゲート抵抗素子５１を介して第２のゲート電極２９と接続し、第２のソース電極２１を取り囲むように設置された第２のゲート配線５２が備わる。

【0053】

第１のゲート配線４２および第２のゲート配線５２は、限定されない一例として第１導電型あるいは第２導電型の不純物を注入したポリシリコンもしくは第１のゲート電極１９および第２のゲート電極２９と同じ金属種で形成され、第１のゲート配線４２および第２のゲート配線５２は、それぞれ第１のゲート導体１５および第２のゲート導体２５と接続される。

【0054】

また図３に示すように、平面視において、第１の領域Ａ１には、第１のソース電極１１と第１のゲート電極１９とに接続し、第１のゲート電極１９の周辺に設置される第１のツェナーダイオード４３が備わる。同様に、第２の領域Ａ２には、第２のソース電極２１と第２のゲート電極２９とに接続し、第２のゲート電極２９の周辺に設置される第２のツェナーダイオード５３が備わる。

【0055】

第１のツェナーダイオード４３および第２のツェナーダイオード５３は、限定されない一例として、第１導電型あるいは第２導電型の不純物を注入したポリシリコンで構成された、１以上のＰＮ接合を有する双方向のツェナーダイオードであってもよい。

【0056】

第１のツェナーダイオード４３および第２のツェナーダイオード５３は、ゲート電極またはソース電極に過剰な電圧が印加されたりサージ電流が流れる際に、それぞれトランジスタ１０とトランジスタ２０とが破壊されることを防止する目的で設置される。つまりは、第１のツェナーダイオード４３および第２のツェナーダイオード５３とは、半導体装置１のＥＳＤ耐性を高めるために設置する素子である。

【0057】

また図３には示していないが、第１の領域Ａ１には、第１のツェナーダイオード４３と第１のソース電極１１とが接続する第１の接続領域が備わり、第２の領域Ａ２には、第２のツェナーダイオード５３と第２のソース電極２１とが接続する第２の接続領域が備わる（図１４参照）。

【0058】

なお、第１の接続領域および第２の接続領域は、第１のソース電極１１の部分１３および第２のソース電極２１の部分２３と同じ金属種で構成され、平面視において、その直下に、第１のゲートトレンチ１７および第２のゲートトレンチ２７が設置されていない。

【0059】

また図３に示すように、平面視において、第１の領域Ａ１の外周には、共通ドレイン領域である半導体基板３２と電気的に接続される第１のＥＱＲ（ＥＱｕｉ ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）４４が設置されていてもよい。同様に平面視において、第２の領域Ａ２の外周には、共通ドレイン領域である半導体基板３２と電気的に接続される第２のＥＱＲ５４が設置されていてもよい。第１のＥＱＲ４４と第２のＥＱＲ５４は、平面視でトランジスタ１０とトランジスタ２０とが隣接し対向する部分においては共通化されていてもよい。

【0060】

なお、第１のＥＱＲ４４と第２のＥＱＲ５４とが共通化され、第１の方向と直交する部分を境界線９０と捉えてもよい。

【0061】

第１のＥＱＲ４４はトランジスタ１０に対して、外部と第１のボディ領域１８との間にリーク電流が流れるのを防ぐことを期待して設置される。また第２のＥＱＲ５４はトランジスタ２０に対して、外部と第２のボディ領域２８との間にリーク電流が流れるのを防ぐことを期待して設置される。

【0062】

第１のＥＱＲ４４および第２のＥＱＲ５４は、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。また第１のＥＱＲ４４および第２のＥＱＲ５４は、共通ドレイン領域である半導体基板３２を経由して金属層３０と電気的に接続されていてもよい。

【0063】

図３に示すように、平面視で、第１の領域Ａ１において、第１のゲートパッド１１９を内包する矩形状の領域であって、第１のソース電極１１と第１のゲート抵抗素子４１とを共に含まない範囲で面積が最大となる領域を、第１のゲート電極領域Ｇ１とよぶ。

【0064】

同様に、図３に示すように、平面視で、第２の領域Ａ２において、第２のゲートパッド１２９を内包する矩形状の領域であって、第２のソース電極２１と第２のゲート抵抗素子５１とを共に含まない範囲で面積が最大となる領域を、第２のゲート電極領域Ｇ２とよぶ。

【0065】

また、図３に示すように、平面視で、第１の領域Ａ１において、第１のゲート抵抗素子４１を内包する矩形状の領域であって、第１のソース電極１１と第１のゲート電極領域Ｇ１とを共に含まない範囲で面積が最大となる領域を、第１の抵抗素子領域Ｒ１とよぶ。

【0066】

同様に、図３に示すように、平面視で、第２の領域Ａ２において、第２のゲート抵抗素子５１を内包する矩形状の領域であって、第２のソース電極２１と第２のゲート電極領域Ｇ２とを共に含まない範囲で面積が最大となる領域を、第２の抵抗素子領域Ｒ２とよぶ。

【0067】

平面視において、第１のゲート電極領域Ｇ１と、第１の抵抗素子領域Ｒ１とは各領域の範囲を決める定義に起因して重複することはない。ただし平面視において、各領域の外周辺同士は一致する部分があってもよい。

【0068】

同様に、平面視において、第２のゲート電極領域Ｇ２と、第２の抵抗素子領域Ｒ２とは各領域の範囲を決める定義に起因して重複することはない。ただし平面視において、各領域の外周辺同士は一致する部分があってもよい。

【0069】

なお本開示において、平面視で、ある領域の外周辺と別の領域の外周辺とが一致すると表現する場合、それぞれの外周辺が重なっている、または共通している、ということであると捉えてよい。

【0070】

図３に示すように、平面視において、第１のゲート電極領域Ｇ１の外周辺のうち少なくとも１辺、および第１の抵抗素子領域Ｒ１の外周辺のうち少なくとも１辺は、共に半導体層４０の第３辺Ｓ３の一部と一致する。

【0071】

同様に、図３に示すように、平面視において、第２のゲート電極領域Ｇ２の外周辺のうち少なくとも１辺、および第２の抵抗素子領域Ｒ２の外周辺のうち少なくとも１辺は、共に半導体層４０の第３辺Ｓ３の一部と一致する。

【0072】

また図３に示すように、平面視において、第１の抵抗素子領域Ｒ１の外周辺には、第１のゲート電極領域Ｇ１の外周における４つの角部のうち、境界線９０との間の距離が最短であり、かつ半導体層４０の第３辺Ｓ３との間の距離が最短である１つの角部（第１の角部Ｐ１ともいう）のみが含まれ、他の角部は含まれない。

【0073】

同様に、図３に示すように、平面視において、第２の抵抗素子領域Ｒ２の外周辺には、第２のゲート電極領域Ｇ２の外周における４つの角部のうち、境界線９０との間の距離が最短であり、かつ半導体層４０の第３辺Ｓ３との間の距離が最短である１つの角部（第２の角部Ｐ２ともいう）のみが含まれ、他の角部は含まれない。

【0074】

図３に示すように、平面視で、第１の領域Ａ１において、第１のゲート電極領域Ｇ１と、第１の抵抗素子領域Ｒ１とを合わせた領域を、第１の制御領域Ｃ１とよぶ。同様に、平面視で、第２の領域Ａ２において、第２のゲート電極領域Ｇ２と、第２の抵抗素子領域Ｒ２とを合わせた領域を、第２の制御領域Ｃ２とよぶ。

【0075】

図３に示すように、半導体装置１は平面視において、第１の制御領域Ｃ１の外周辺のうち少なくとも１辺、および第２の制御領域Ｃ２の外周辺のうち少なくとも１辺は、共に半導体層４０の第３辺Ｓ３の一部と一致し、第１の制御領域Ｃ１の外周辺および第２の制御領域Ｃ２の外周辺は、半導体層４０の第４辺Ｓ４とは一致する部分を有さない。

【0076】

また、図３に示すように平面視において、第１の制御領域Ｃ１の外周辺と半導体層４０の外周辺とが一致する部分の長さは、第１の制御領域Ｃ１の外周辺と半導体層４０の第３辺Ｓ３とが一致する部分の長さが最も長い。

【0077】

同様に、図３に示すように、平面視において、第２の制御領域Ｃ２の外周辺と半導体層４０の外周辺とが一致する部分の長さは、第２の制御領域Ｃ２の外周辺と半導体層４０の第３辺Ｓ３とが一致する部分の長さが最も長い。

【0078】

図３では、平面視において、第１の制御領域Ｃ１の外周辺と、第２の制御領域Ｃ２の外周辺とが、それぞれ半導体層４０の第１辺Ｓ１の一部および第２辺Ｓ２の一部と一致する例を示している。しかし本実施の形態に係る半導体装置１は、平面視において、第１の制御領域Ｃ１の外周辺と、第２の制御領域Ｃ２の外周辺とは、それぞれ半導体層４０の第１辺Ｓ１の一部および第２辺Ｓ２の一部と一致する部分を有さなくてもよい。

【0079】

また図３では、平面視において、第１の制御領域Ｃ１の外周辺と、第２の制御領域Ｃ２の外周辺とが、それぞれ境界線９０の一部と一致する例を示している。しかし本実施の形態に係る半導体装置１は、平面視において、第１の制御領域Ｃ１の外周辺と、第２の制御領域Ｃ２の外周辺とは、それぞれ境界線９０の一部と一致する部分を有さなくてもよい。

【0080】

図４は、本実施の形態に係る半導体装置１の等価回路を示す回路図である。

【0081】

図４に示すように、トランジスタ１０において、第１のゲート抵抗素子４１と第１のツェナーダイオード４３とは、それぞれ第１のゲートパッド１１９と第１のソースパッド１１１との間に、並列に接続されている。

【0082】

このうち第１のツェナーダイオード４３を経由して、第１のゲートパッド１１９と第１のソースパッド１１１との間に電流が流れる経路は、第１のツェナーダイオード４３の機能に起因して、第１のゲートパッド１１９または第１のソースパッド１１１に過剰な電圧が印加されたりサージ電流が流れる場合において導通する。

【0083】

一般的に、過剰な電圧の印加やサージ電流が流れることによる縦型ＭＯＳトランジスタの破壊モードとして、ゲート絶縁膜の破壊がある。トランジスタ１０では第１のツェナーダイオード４３を備えることで、サージ電流を分流し、第１のゲート絶縁膜１６にかかる負荷を低減することができる。これにより、第１のゲート絶縁膜１６が破壊することを防止できるため、トランジスタ１０のＥＳＤ耐性を高めることができる。

【0084】

また、第１のツェナーダイオード４３と並列に第１のゲート抵抗素子４１を備えることで、第１のゲート絶縁膜１６に流れるサージ電流をさらに大幅に低減することできるため、トランジスタ１０のＥＳＤ耐性をさらに高めることができる。

【0085】

以上の説明では、トランジスタ１０の第１のゲートパッド１１９もしくは第１のソースパッド１１１に過剰な電圧が印加されたりサージ電流が流れる場合を例として説明した。これはトランジスタ２０の第２のゲートパッド１２９もしくは第２のソースパッド１２１に過剰な電圧が印加されたりサージ電流が流れる場合も同様である。トランジスタ２０に第２のツェナーダイオード５３と第２のゲート抵抗素子５１とを備えることで、第２のゲート絶縁膜２６が破壊することを防止できるため、トランジスタ２０のＥＳＤ耐性を高めることができる。

【0086】

［２．半導体装置の動作］
図５Ａおよび図５Ｂは、それぞれ、半導体装置１のＸ方向およびＹ方向に繰り返し形成される、トランジスタ１０またはトランジスタ２０の略単位構成の、平面模式図および斜視模式図である。図５Ａおよび図５Ｂでは、分かりやすさのために半導体基板３２と金属層３０、さらにパッシベーション層３５と第１のソース電極１１または第２のソース電極２１、層間絶縁層３４は図示していない。

【0087】

なおＹ方向とは、半導体層４０の上面と平行し、第１のゲートトレンチ１７が延伸する方向である。またＸ方向とは、半導体層４０の上面と平行し、Ｙ方向に直交する方向のことをいう。Ｚ方向とはＸ方向にもＹ方向にも直交し、半導体装置１の高さ方向を示す方向のことをいう。

【0088】

図５Ａおよび図５Ｂに示すように、トランジスタ１０には、第１のボディ領域１８と第１のソース電極１１とを電気的に接続する第１の接続部１８ａが備わる。第１の接続部１８ａは、第１のボディ領域１８のうち、第１のソース領域１４が形成されていない領域であり、第１のボディ領域１８と同じ第２導電型の不純物を含む。第１のソース領域１４と第１の接続部１８ａとは、Ｙ方向に沿って交互に、かつ周期的に繰り返し配置される。トランジスタ２０についても同様である。

【0089】

半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８、第１の接続部１８ａ、第２のボディ領域２８および第２の接続部２８ａはＰ型半導体であってもよい。

【0090】

また、半導体装置１において、例えば、第１導電型をＰ型、第２導電型をＮ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＰ型半導体であり、かつ、第１のボディ領域１８、第１の接続部１８ａ、第２のボディ領域２８および第２の接続部２８ａはＮ型半導体であってもよい。

【0091】

以下の説明では、トランジスタ１０とトランジスタ２０とが、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の双方向の導通経路について説明する。

【0092】

半導体装置１において、第１のソース電極１１に高電圧および第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加すると、第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、第１のソース電極１１－第１の接続部１８ａ－第１のボディ領域１８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第２のボディ領域２８に形成された導通チャネル－第２のソース領域２４－第２のソース電極２１という経路で電流が流れて半導体装置１が導通状態となる。この導通経路における、第１のボディ領域１８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。

【0093】

同様に、半導体装置１において、第２のソース電極２１に高電圧および第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９（第１のゲート導体１５）にしきい値以上の電圧を印加すると、第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルが形成される。その結果、第２のソース電極２１－第２の接続部２８ａ－第２のボディ領域２８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第１のボディ領域１８に形成された導通チャネル－第１のソース領域１４－第１のソース電極１１という経路で電流が流れて半導体装置１が導通状態となる。この導通経路における、第２のボディ領域２８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。

【0094】

また、半導体装置１において、第１のゲート電極１９にしきい値以上の電圧を印加して第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルを形成し、同時に、第２のゲート電極２９にしきい値以上の電圧を印加して第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルを形成してもよい。その結果、第１のソース電極１１－第１のソース領域１４－第１のボディ領域１８に形成された導通チャネル－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第２のボディ領域２８に形成された導通チャネル―第２のソース領域２４－第２のソース電極２１という経路で、あるいはその逆の経路で電流が流れて、半導体装置１を導通させてもよい。

【0095】

図６は、半導体装置１の構成要素のうち、第１のボディ領域１８と第２のボディ領域２８と、第１の活性領域１１２と第２の活性領域１２２の、平面視における形状と配置の一例を示す平面模式図である。図６では、実際には視認することができない、半導体層４０の上面の構造を分かりやすく示せるように、パッシベーション層３５、第１のソース電極１１、第１のゲート電極１９、第２のソース電極２１、第２のゲート電極２９、層間絶縁層３４があたかも透明であるように省略して示している。また第１のソース領域１４および第２のソース領域２４の図示も省略している。点線で示した各パッドは、図２および図３との対応関係の分かりやすさのために示している。

【0096】

第１の活性領域１１２とは、トランジスタ１０の第１のゲート電極１９（第１のゲート導体１５）にしきい値以上の電圧を印加したときに導通チャネルが形成される部分すべてを内包する最小範囲を指す。導通チャネルが形成される部分とは、複数の第１のゲートトレンチ１７の各々が、第１のソース領域１４と隣接する部分である。図６に示すように、半導体層４０の平面視で、第１の活性領域１１２は第１のボディ領域１８に内包される。

【0097】

第２の活性領域１２２とはトランジスタ２０の第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加したときに導通チャネルが形成される部分すべてを内包する最小範囲を指す。導通チャネルが形成される部分とは、複数の第２のゲートトレンチ２７の各々が、第２のソース領域２４と隣接する部分である。図６に示すように、半導体層４０の平面視で、第２の活性領域１２２は第２のボディ領域２８に内包される。

【0098】

半導体装置１の導通抵抗を低減するためには、第１の活性領域１１２および第２の活性領域１２２をなるべく広く確保することが求められる。第１の活性領域１１２の面積および第２の活性領域１２２の面積が広ければ、半導体装置１の導通経路が拡大するため半導体装置１の導通抵抗が低減する。

【0099】

図３に示すような、第１の制御領域Ｃ１および第２の制御領域Ｃ２は、第１の活性領域１１２および第２の活性領域１２２が形成されない領域であり、半導体装置１の導通には寄与しない領域である。つまり第１の制御領域Ｃ１および第２の制御領域Ｃ２は、半導体装置１が機能するうえで必要な領域である反面、限られた装置面積の中で、半導体装置１の導通抵抗を低減するためには、なるべく縮小することが望ましい領域である。

【0100】

［３．考察］
以上、説明した本開示における半導体装置１の特徴は次のようなものになる。

【0101】

本開示の一態様に係る半導体装置１は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置１であって、半導体基板３２を含む半導体層４０と、半導体層４０の上面側で、半導体層４０の第１の領域Ａ１内に、その全体が形成された第１の縦型ＭＯＳトランジスタ１０と、半導体層４０の平面視において、第１の領域Ａ１に隣接した第２の領域Ａ２内に、その全体が形成された第２の縦型ＭＯＳトランジスタ２０と、半導体層４０の下面側で、半導体基板３２に接触接続して形成された金属層３０と、を備え、半導体基板３２は、第１の縦型ＭＯＳトランジスタ１０および第２の縦型ＭＯＳトランジスタ２０の共通ドレイン領域であり、平面視において、半導体層４０は正方形状であり、平面視において、第１の領域Ａ１と第２の領域Ａ２とは第１の方向に並び、平面視において、第１の領域Ａ１と第２の領域Ａ２との境界線９０は、第１の方向に直交し、半導体層４０を面積で二等分し、半導体層４０の中心を通る一直線状であり、平面視で、第１の領域Ａ１に備わるパッドは、第１の縦型ＭＯＳトランジスタ１０の第１のソース電極１１に接続された１つの第１のソースパッド１１１と、第１の縦型ＭＯＳトランジスタ１０の第１のゲート電極１９に接続された１つの第１のゲートパッド１１９とのみであり、第１の縦型ＭＯＳトランジスタ１０は、第１のゲート電極１９に接続された第１のゲート抵抗素子４１と、平面視で第１のゲートパッド１１９を内包する矩形状の領域であって、第１のソース電極１１と第１のゲート抵抗素子４１とを共に含まない範囲で面積が最大となる第１のゲート電極領域Ｇ１と、平面視で第１のゲート抵抗素子４１を内包する矩形状の領域であって、第１のソース電極１１と第１のゲート電極領域Ｇ１とを共に含まない範囲で面積が最大となる第１の抵抗素子領域Ｒ１と、を有し、平面視において、第１のゲート電極領域Ｇ１の外周辺のうちの１辺の全長、および、第１の抵抗素子領域Ｒ１の外周辺のうちの１辺の全長は、半導体層４０の外周辺のうち、境界線９０と直交し、第１のゲートパッド１１９との間の距離が最短となる辺の一部と一致し、平面視において、第１の抵抗素子領域Ｒ１の外周辺には、第１のゲート電極領域Ｇ１の外周における４つの角部のうち、境界線９０との間の距離が最短であり、かつ半導体層４０の外周辺のうち、境界線９０と直交する辺との間の距離が最短となる１つの角部（第１の角部Ｐ１）のみが含まれる半導体装置１である。

【0102】

図８、図１０、図１１、図１２、図１３、図１４は、上記の条件を満たす、本実施の形態に係る半導体装置１の構成要素の形状と配置の例を示す平面模式図である。図８、図１０、図１１、図１２、図１３、図１４では、実際には視認することができない、半導体層４０の上面の構造の分かりやすさのため、パッシベーション層３５、層間絶縁層３４があたかも透明であるかのように省略して示している。点線で示した各パッドは、本来、パッシベーション層３５を省略すると見えなくなるが、分かりやすさのために残して示している。

【0103】

図８以降で示す、構成要素の形状と配置における特徴と効果を説明する前に、まず図７Ａ、図７Ｂを用いて本実施の形態の比較例１に係る半導体装置２について説明する。比較例１に係る半導体装置２について、本実施の形態に係る半導体装置１と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１との相違点を中心に説明する。

【0104】

半導体装置にゲート抵抗素子を備えることで、半導体装置のＥＳＤ耐性が向上することを説明したが、半導体層の平面視において、ゲート電極とゲート抵抗素子を配置する位置によっては、活性領域であるにもかかわらず導通への寄与が低いところが生じてしまう場合があることを、比較例１に係る半導体装置２を用いて説明する。

【0105】

図７Ａは、半導体層４０の平面視における、半導体装置２の構成要素の形状と配置を示した平面模式図である。図７Ａでは、実際には視認することができない、半導体層４０の上面の構造の分かりやすさのため、パッシベーション層３５、層間絶縁層３４があたかも透明であるかのように省略して示している。点線で示した各パッドは、本来、パッシベーション層３５を省略すると見えなくなるが、分かりやすさのために残して示している。

【0106】

図７Ｂは、平面視において、半導体装置２の構成要素のうち、第１のボディ領域１８と第２のボディ領域２８と、第１の活性領域１１２と第２の活性領域１２２の、平面視における形状と配置を示す平面模式図である。図７Ｂでは、図７Ａでの省略に加えて、第１のソース電極１１、第１のゲート電極１９、第２のソース電極２１、第２のゲート電極２９を省略して示している。また第１のソース領域１４および第２のソース領域２４の図示も省略している。

【0107】

比較例１に係る半導体装置２の半導体層４０は、平面視で、実施の形態に係る半導体装置１の半導体層４０と同じ形状および同じ面積である。

【0108】

図７Ａに示すように、平面視において、半導体装置２の第１の領域Ａ１に、第１のゲート電極領域Ｇ１と第１の抵抗素子領域Ｒ１とを合わせた第１の制御領域Ｃ１が形成される。また、第２の領域Ａ２に、第２のゲート電極領域Ｇ２と第２の抵抗素子領域Ｒ２とを合わせた第２の制御領域Ｃ２が形成される。平面視で、第１の制御領域Ｃ１の面積および第２の制御領域Ｃ２の面積は、実施の形態に係る半導体装置１と比較例１に係る半導体装置２とで同じである（図３参照）。

【0109】

図７Ａに示すように、平面視において、第１の抵抗素子領域Ｒ１の外周辺のうち１辺は半導体層４０の第３辺Ｓ３の一部と一致する。しかし第１のゲート電極領域Ｇ１の外周辺は、半導体層４０の外周辺と一致する部分を有さない。また第１の抵抗素子領域Ｒ１の外周辺には、第１のゲート電極領域Ｇ１の外周における４つの角部のうち第１の角部Ｐ１が含まれない。なお第１の角部Ｐ１とは、実施の形態に係る半導体装置１での定義と同様、平面視で、第１のゲート電極領域Ｇ１の外周における４つの角部のうち、境界線９０との間の距離が最短であり、かつ半導体層４０の外周辺のうち、境界線９０と直交する辺との間の距離が最短となる角部である。

【0110】

同様に、平面視において、第２の抵抗素子領域Ｒ２の外周辺のうち１辺は半導体層４０の第３辺Ｓ３の一部と一致する。しかし第２のゲート電極領域Ｇ２の外周辺は、半導体層４０の外周辺と一致する部分を有さない。また第２の抵抗素子領域Ｒ２の外周辺には、第２のゲート電極領域Ｇ２の外周における４つの角部のうち第２の角部Ｐ２が含まれない。なお第２の角部Ｐ２とは、実施の形態に係る半導体装置１での定義と同様、平面視で、第２のゲート電極領域Ｇ２の外周における４つの角部のうち、境界線９０との間の距離が最短であり、かつ半導体層４０の外周辺のうち、境界線９０と直交する辺との間の距離が最短となる角部である。

【0111】

図７Ｂに示した、半導体装置２の平面視における第１の活性領域１１２の面積および第２の活性領域１２２の面積は、それぞれ、実施の形態に係る半導体装置１の平面視における第１の活性領域１１２の面積および第２の活性領域１２２の面積と同じである（図６参照）。

【0112】

しかしながら図７Ｂに示すように、平面視において、半導体装置２の第１の活性領域１１２には、第１のゲート電極領域Ｇ１と境界線９０との間の領域、もしくは第１のゲート電極領域Ｇ１と半導体層４０の第１辺Ｓ１との間の領域に、相対的に幅が狭い領域が生じている。第１のゲート電極領域Ｇ１と境界線９０との間、もしくは第１のゲート電極領域Ｇ１と半導体層４０の第１辺Ｓ１との間の、相対的に幅が狭い領域を、第１の狭窄（ナローパス）領域Ｎ１とよぶ。

【0113】

同様に、平面視において、半導体装置２の第２の活性領域１２２には、第２のゲート電極領域Ｇ２と境界線９０との間の領域、もしくは第２のゲート電極領域Ｇ２と半導体層４０の第２辺Ｓ２との間の領域に、相対的に幅が狭い領域が生じている。第２のゲート電極領域Ｇ２と境界線９０との間、もしくは第２のゲート電極領域Ｇ２と半導体層４０の第２辺Ｓ２との間の、相対的に幅が狭い領域を、第２の狭窄（ナローパス）領域Ｎ２とよぶ。

【0114】

また図７Ｂに示すように、平面視において、半導体装置２の第１の活性領域１１２には、第１のソースパッド１１１から見て、第１の狭窄領域Ｎ１を経由しないと到達できない領域がある。これを第１の袋小路（デッドエンド）領域Ｄ１とよぶ。

【0115】

同様に、平面視において、半導体装置２の第２の活性領域１２２には、第２のソースパッド１２１から見て、第２の狭窄領域Ｎ２を経由しないと到達できない領域がある。これを第２の袋小路（デッドエンド）領域Ｄ２とよぶ。

【0116】

第１のソースパッド１１１から電流が流入する場合、第１のソースパッド１１１の近傍に形成されている第１のソース電極１１の部分は、十分な広さを有するため導通抵抗が低く、導通に対して有効に活用できる領域である。

【0117】

これに対して、第１の袋小路領域Ｄ１に形成される第１のソース電極１１の部分へは、第１のソースパッド１１１から見て、第１の狭窄領域Ｎ１を経由しないと電流は到達できない。しかし第１の狭窄領域Ｎ１に形成される第１のソース電極１１の部分は、平面視において、幅が狭いため電流がここを通過する際の導通抵抗が相対的に高くなってしまう。このため第１の狭窄領域Ｎ１に形成される第１のソース電極１１の部分には電流が流れにくく、さらには第１の狭窄領域Ｎ１の先にある第１の袋小路領域Ｄ１に形成される第１のソース電極１１の部分にも電流は至りにくくなる。

【0118】

つまり第１の狭窄領域Ｎ１および第１の袋小路領域Ｄ１は、共に第１の活性領域１１２の一部であって導通に寄与できる機構を備えながらも、電流密度が高まらず、相対的に導通に寄与しにくい領域にとどまってしまう。これは第２の狭窄領域Ｎ２および第２の袋小路領域Ｄ２についても同様である。

【0119】

したがって比較例１に係る半導体装置２は、平面視で、第１の制御領域Ｃ１および第２の制御領域Ｃ２を設置したうえでの、残りの限られた面積を、導通抵抗を低減するために、十分有効に活用できる配置といえるものではない。導通抵抗を低減するためには、相対的に導通への寄与が低下する、第１の狭窄領域Ｎ１と第２の狭窄領域Ｎ２、および第１の袋小路領域Ｄ１と第２の袋小路領域Ｄ２とができるだけ生じない配置とすることが好ましい。

【0120】

図３に示すように、本開示に係る半導体装置１では、平面視において、第１のゲート電極領域Ｇ１と第１の抵抗素子領域Ｒ１とを、それぞれ第１のゲート電極領域Ｇ１、および第１の抵抗素子領域Ｒ１の、外周辺のうち１辺の全長が、共に半導体層４０の第３辺Ｓ３の一部と一致するように配置するため、第１の袋小路領域Ｄ１が生じることがない。

【0121】

同様に、本開示に係る半導体装置１では、平面視において、第２のゲート電極領域Ｇ２と第２の抵抗素子領域Ｒ２とを、それぞれ第２のゲート電極領域Ｇ２、および第２の抵抗素子領域Ｒ２の、外周辺のうち１辺の全長が、共に半導体層４０の第３辺Ｓ３の一部と一致するように配置するため、第２の袋小路領域Ｄ２が生じることがない。

【0122】

そのため半導体装置１では、同じ活性領域の面積を有しながらも、比較例１に係る半導体装置２と比べて、導通の寄与が相対的に高い面積を拡大できる。すなわち半導体装置１の限られた面積を有効に活用することができる配置であり、導通抵抗を低減することができる。

【0123】

ところで半導体装置１を実装基板にフェイスダウン実装する際に、平面視において、半導体装置１に備わるパッド同士の間の距離が短いと、半導体装置１と実装基板とを接合するはんだ同士が接触するおそれがある。このため半導体装置１に備わるパッド同士の間の距離は、一定の距離を保つ必要がある。限定されない一例として、一定の距離とは、半導体装置１に備わるパッドの直径と同一の距離である。

【0124】

上記の理由に鑑み、図８に示すように半導体装置１は、半導体層４０の平面視において、第１の抵抗素子領域Ｒ１を、第１のゲート電極領域Ｇ１の外周辺のうち境界線９０との間の距離が最短である辺と、境界線９０との間に配置することが望ましい。より好ましくは、第１の抵抗素子領域Ｒ１の外周辺のうち１辺の全長が、第１のゲート電極領域Ｇ１の外周辺のうち境界線９０との間の距離が最短である辺の一部と一致するように配置することが望ましい。

【0125】

同様に、第２の抵抗素子領域Ｒ２を、第２のゲート電極領域Ｇ２の外周辺のうち境界線９０との間の距離が最短である辺と、境界線９０との間に配置することが望ましい。より好ましくは、第２の抵抗素子領域Ｒ２の外周辺のうち１辺の全長が、第２のゲート電極領域Ｇ２の外周辺のうち境界線９０との間の距離が最短である辺の一部と一致するように配置することが望ましい。

【0126】

このような配置とすることで、はんだ同士が接触することによる実装不具合を防止するために設ける、第１のゲートパッド１１９と第２のゲートパッド１２９との間の領域を、無駄なく、第１のゲート抵抗素子４１および第２のゲート抵抗素子５１を配置する領域として活用できる。

【0127】

上記の利点をもう少し詳しく述べておく。

【0128】

図８に示した半導体装置１では、Ｘ方向の両側に面積削減可能領域を示している。これは仮に半導体装置１の小型化がさらに要求された場合に、無理なく面積を削減できる領域である。上記説明したように、第１のゲートパッド１１９と第２のゲートパッド１２９との間の領域ははんだ同士が接触することを防ぐために一定の幅を確保せねばならず、過剰に削減することは得策ではない。

【0129】

したがって図８において、平面視で第１の活性領域１１２（あるいは第１のソース電極１１）のＸ方向における半導体装置１の端部が、面積を削減しやすいところとなる。平面視で第１の領域Ａ１においては、第１のゲート電極領域Ｇ１の外周辺のうち半導体層４０の第１辺Ｓ１との間の距離が最短となる辺と、半導体層４０の第１辺Ｓ１との間にある、Ｙ方向に帯状の領域である。

【0130】

同様に、平面視で第２の活性領域１２２（あるいは第２のソース電極２１）のＸ方向における半導体装置１の端部が、面積を削減しやすいところとなる。平面視で第２の領域Ａ２においては、第２のゲート電極領域Ｇ２の外周辺のうち半導体層４０の第２辺Ｓ２との間の距離が最短となる辺と、半導体層４０の第２辺Ｓ２との間にある、Ｙ方向に帯状の領域である。

【0131】

すなわち図８に示す、本実施の形態に係る半導体装置１では、第１の抵抗素子領域Ｒ１および第２の抵抗素子領域Ｒ２が、第１のゲート電極領域Ｇ１と第２のゲート電極領域Ｇ２との間の領域に挟まれるように設置されていることで、さらなる半導体層４０の面積削減、すなわち半導体装置１の小型化の要求にも対応することが可能となる。

【0132】

次に図９Ａ～図９Ｅを用いて本実施の形態の比較例２～比較例６に係る半導体装置３～半導体装置７について説明する。比較例２～比較例６に係る半導体装置３～半導体装置７について、半導体装置１と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１との相違点を中心に説明する。

【0133】

図９Ａ～図９Ｅの比較例２～比較例６を示すことで、本実施の形態に係る半導体装置１では、第１の抵抗素子領域Ｒ１の外周辺および第２の抵抗素子領域Ｒ２の外周辺が、それぞれ第１のゲート電極領域Ｇ１の外周における第１の角部Ｐ１、および第２のゲート電極領域Ｇ２の外周における第２の角部Ｐ２のみを、それぞれ含むことの利点を説明する。

【0134】

図９Ａ～図９Ｅは、半導体層４０の平面視において、半導体装置３～半導体装置７の構成要素の形状と配置をそれぞれ示した平面模式図である。また図９Ａ～図９Ｅは、分かりやすさのため、半導体装置３～半導体装置７の構成要素のうち、半導体層４０の第１の領域Ａ１のみを区切って抽出し、さらに第１のソース電極１１、第１のソースパッド１１１、第１のゲートパッド１１９、第１のゲート電極領域Ｇ１、第１の抵抗素子領域Ｒ１のみを示し、それら以外の構成要素を省略して示している。半導体層４０の第２の領域Ａ２における各構成要素の平面視での形状および配置については、第１の領域Ａ１にてそれぞれ１：１で対応する各構成要素の平面視での形状および配置と、境界線９０を対称の軸とした線対称の関係にあると捉えて差し支えない。

【0135】

比較例２～比較例６に係る半導体装置３～半導体装置７において、半導体層４０の第１の領域Ａ１は、平面視で、実施の形態に係る半導体装置１の半導体層４０の第１の領域Ａ１と同じ形状および面積である。また第１のゲート電極領域Ｇ１、第１の抵抗素子領域Ｒ１、第１の活性領域１１２、第１のソースパッド１１１等も同じ面積である。

【0136】

図９Ａ～９Ｅに示すように、比較例２～比較例６に係る半導体装置３～半導体装置７において、第１のゲート電極領域Ｇ１の外周辺のうちの１辺の全長は、半導体層４０の第３辺Ｓ３の一部と一致することが共通している。

【0137】

図９Ａは、比較例２に係る半導体装置３の平面模式図である。平面視において半導体装置３では、第１の抵抗素子領域Ｒ１の外周辺に含まれるのは、第１のゲート電極領域Ｇ１の外周における４つの角部のうち、境界線９０との間の距離は最短であるが、半導体層４０の第３辺Ｓ３との間の距離は最短でない（つまり半導体層４０の第４辺Ｓ４との間の距離が最短である）１つの角部のみである。さらに半導体装置３では、平面視において、第１の抵抗素子領域Ｒ１が、第１のゲート電極領域Ｇ１と境界線９０との間の領域に配置される。

【0138】

したがって図９Ａに示す配置では、半導体装置３に、第１の袋小路領域Ｄ１が生じてしまう。このため実施の形態に係る半導体装置１（図８）と比べて、第１の活性領域１１２の面積が同じであっても、導通抵抗を低減しにくい配置であるといえる。

【0139】

図９Ｂは、比較例３に係る半導体装置４の平面模式図である。平面視において半導体装置４では、第１の抵抗素子領域Ｒ１の外周辺に含まれるのは、第１のゲート電極領域Ｇ１の外周における４つの角部のうち、境界線９０との間の距離は最短であるが、半導体層４０の第３辺Ｓ３との間の距離は最短でない（つまり半導体層４０の第４辺Ｓ４との間の距離が最短である）１つの角部のみである。

【0140】

また図９Ｃは、比較例４に係る半導体装置５の平面模式図である。平面視において半導体装置５では、第１の抵抗素子領域Ｒ１の外周辺に含まれるのは、第１のゲート電極領域Ｇ１の外周における４つの角部のうち、半導体層４０の第１辺Ｓ１との間の距離が最短であり、かつ半導体層４０の第４辺Ｓ４との間の距離が最短である１つの角部のみである。

【0141】

さらに半導体装置４および半導体装置５では、平面視において、第１の抵抗素子領域Ｒ１は、第１のゲート電極領域Ｇ１と第１のソースパッド１１１との間の領域に配置される。

【0142】

したがって図９Ｂに示す半導体装置４の配置、および図９Ｃに示す半導体装置５の配置では、導通の寄与が相対的に大きい第１のソースパッド１１１の近傍の領域の一部を、わざわざ導通に寄与しない第１の抵抗素子領域Ｒ１に代替して配置している。このため実施の形態に係る半導体装置１（図８）と比べて、第１の活性領域１１２の面積が同じであっても、導通抵抗を低減しにくい配置であるといえる。

【0143】

図９Ｄは、比較例５に係る半導体装置６の平面模式図である。平面視において半導体装置６では、第１の抵抗素子領域Ｒ１の外周辺に含まれるのは、第１のゲート電極領域Ｇ１の外周における４つの角部のうち、半導体層４０の第１辺Ｓ１との間の距離が最短であり、かつ半導体層４０の第４辺Ｓ４との間の距離が最短である１つの角部のみである。

【0144】

また図９Ｅは、比較例６に係る半導体装置７の平面模式図である。平面視において半導体装置７では、第１の抵抗素子領域Ｒ１の外周辺に含まれるのは、第１のゲート電極領域Ｇ１の外周における４つの角部のうち、半導体層４０の第３辺Ｓ３との間の距離は最短であるが、境界線９０との間の距離は最短ではない（つまり半導体層４０の第１辺Ｓ１との間の距離が最短である）１つの角部のみである。

【0145】

さらに半導体装置６および半導体装置７では、平面視において、第１の抵抗素子領域Ｒ１は、第１のゲート電極領域Ｇ１と半導体層４０の第１辺Ｓ１との間の領域に配置される。

【0146】

したがって図９Ｄに示す半導体装置６の配置、および図９Ｅに示す半導体装置７の配置では、図８を用いて上記説明したように、半導体層４０の面積縮小（半導体装置１の小型化）の要求がある場合に対応することができない。

【0147】

また図９Ｄに示す配置では、半導体装置６に第１の袋小路領域Ｄ１が生じてしまう。このため実施の形態に係る半導体装置１（図８）と比べて、第１の活性領域１１２の面積が同じであっても、導通抵抗を低減しにくい配置であるといえる。

【0148】

以上のように、図３あるいは図８に示した本実施の形態に係る半導体装置１のように、平面視で、第１の抵抗素子領域Ｒ１の外周辺には、第１のゲート電極領域Ｇ１の外周における４つの角部のうち、境界線９０との間の距離が最短であり、かつ半導体層４０の第３辺Ｓ３との間の距離が最短となる１つの角部（第１の角部Ｐ１）のみが含まれることが最も望ましい。

【0149】

同様に、平面視で、第２の抵抗素子領域Ｒ２の外周辺には、第２のゲート電極領域Ｇ２の外周における４つの角部のうち、境界線９０との間の距離が最短であり、かつ半導体層４０の第３辺Ｓ３との間の距離が最短となる１つの角部（第２の角部Ｐ２）のみが含まれることが最も望ましい。

【0150】

上記のような配置とすることで、本実施の形態に係る半導体装置１では、ゲート抵抗素子を備えることでＥＳＤ耐性を確保しながら、限られた面積の活性領域を最大限有効に活用できる割合を高め、導通抵抗を低減することができる。さらに半導体装置１の小型化の要求にも対応する余地を持たせることができる。

【0151】

さて図８に示すように、本実施の形態に係る半導体装置１は、半導体層４０の平面視において、トランジスタ１０とトランジスタ２０とが、境界線９０を対称の軸とした線対称の配置で形成される。したがってトランジスタ１０とトランジスタ２０との間における、双方向導通の電気特性および放熱性に偏りが生じることがほとんどない。

【0152】

したがって半導体装置１では、上記の構成のように、トランジスタ１０とトランジスタ２０とが、境界線９０を対称の軸とする線対称とする配置であることが好ましい。これにより、電流方向の違いにおける電気特性および放熱性の偏りが生じにくくなる。例えばスマートフォン、タブレット等のリチウムイオン電池パックで、半導体装置１を利用した保護回路を構成するならば、充電、放電のいずれにおいても、何ら特別に半導体装置１における導通の方向に関しての差異を設ける必要がなくなる。

【0153】

すなわち、平面視で、第２の領域Ａ２に備わるパッドは、第２の縦型ＭＯＳトランジスタ２０の第２のソース電極２１に接続された１つの第２のソースパッド１２１と、第２の縦型ＭＯＳトランジスタ２０の第２のゲート電極２９に接続された１つの第２のゲートパッド１２９とのみであり、第２の縦型ＭＯＳトランジスタ２０は、第２のゲート電極２９に接続された第２のゲート抵抗素子５１と、平面視で第２のゲートパッド１２９を内包する矩形状の領域であって、第２のソース電極２１と第２のゲート抵抗素子５１とを共に含まない範囲で面積が最大となる第２のゲート電極領域Ｇ２と、平面視で第２のゲート抵抗素子５１を内包する矩形状の領域であって、第２のソース電極２１と第２のゲート電極領域Ｇ２とを共に含まない範囲で面積が最大となる第２の抵抗素子領域Ｒ２と、を有し、平面視において、第２のゲート電極領域Ｇ２の外周辺のうちの１辺の全長、および、第２の抵抗素子領域Ｒ２の外周辺のうちの１辺の全長は、半導体層４０の外周辺のうち、境界線９０と直交し、第２のゲートパッド１２９との間の距離が最短となる辺の一部と一致し、平面視において、第２の抵抗素子領域Ｒ２の外周辺には、第２のゲート電極領域Ｇ２の外周における４つの角部のうち、境界線９０との間の距離が最短であり、かつ半導体層４０の外周辺のうち、境界線９０と直交する辺との間の距離が最短となる１つの角部（第１の角部Ｐ１）のみが含まれ、平面視において、第２のソースパッド１２１、第２のゲートパッド１２９、第２のゲート電極領域Ｇ２、および、第２の抵抗素子領域Ｒ２は、それぞれ第１のソースパッド１１１、第１のゲートパッド１１９、第１のゲート電極領域Ｇ１、および、第１の抵抗素子領域Ｒ１と、境界線９０を対称の軸とした線対称の関係にあるように配置されることが望ましい。

【0154】

図１０に示すように、半導体層４０の平面視において、第１の抵抗素子領域Ｒ１の外周辺のうちの１辺の全長は、境界線９０の一部と一致するように配置され、第２の抵抗素子領域Ｒ２の外周辺のうちの１辺の全長は、境界線９０の一部と一致するように配置されていてもよい。

【0155】

上記の構成によれば、図７Ａに示した比較例１に係る半導体装置２と比べて、半導体装置１は、第１の袋小路領域Ｄ１および第２の袋小路領域Ｄ２を生じさせず、かつ第１の狭窄領域Ｎ１の面積および第２の狭窄領域Ｎ２の面積を縮小することができる。そのため半導体装置１の導通に有効に寄与できる領域が拡大するため、半導体装置１の導通抵抗を低減できる。

【0156】

また図１１に示すように、半導体層４０の平面視において、第１のゲート電極領域Ｇ１の外周辺のうちの１辺の全長は、半導体層４０の外周辺のうち、境界線９０と平行する第１辺Ｓ１の一部と一致するように配置され、第２のゲート電極領域Ｇ２の外周辺のうちの１辺の全長は、半導体層４０の外周辺のうち、境界線９０と平行する第２辺Ｓ２の一部と一致するように配置されていてもよい。

【0157】

上記の構成によれば、図７Ａに示した比較例１に係る半導体装置２と比べて、半導体装置１は、第１の袋小路領域Ｄ１および第２の袋小路領域Ｄ２を生じさせず、かつ第１の狭窄領域Ｎ１の面積および第２の狭窄領域Ｎ２の面積を縮小することができる。そのため半導体装置１の導通に有効に寄与できる領域が拡大するため、半導体装置１の導通抵抗を低減できる。

【0158】

なお図１１に示す配置を図１０に示す配置と比べると、平面視で、図１１では第１の活性領域１１２（または第１のソース電極１１）および第２の活性領域１２２（または第２のソース電極２１）のいずれも、境界線９０に近接する側のＸ方向の幅が拡大している。さらに設置マージンを除いて、Ｙ方向における境界線９０の全長を、第１の活性領域１１２（または第１のソース電極１１）および第２の活性領域１２２（または第２のソース電極２１）が占有している。

【0159】

境界線９０を挟んで第１の領域Ａ１と第２の領域Ａ２とが対向する対向領域は、最も電流密度が高まるため、Ｙ方向に沿って全長を導通に使用できるとよい。すなわち対向領域は、第１の活性領域１１２（または第１のソース電極１１）および第２の活性領域１２２（または第２のソース電極２１）で占有されていることが望ましい。図１１に示す配置では、対向領域のＹ方向に沿った全長を有効に導通に活用できるため、特に導通抵抗を低減できる効果を享受できる。

【0160】

Ｙ方向に沿った全長でなくとも、対向領域のＹ方向に沿ったなるべく長い領域を有効に活用することが望ましい。このため平面視において、第１のソース電極１１の外周辺は、境界線９０に最近接する部分において最も長くすることが望ましい。少なくとも、平面視において、第１のソース電極１１の外周辺で境界線９０に最近接する部分の長さを、第１のソース電極１１の外周辺で半導体層４０の第１辺Ｓ１に最近接する部分の長さよりも長くすることが望ましい。

【0161】

同様に平面視において、第２のソース電極２１の外周辺は、境界線９０に最近接する部分において最も長くすることが望ましい。少なくとも、平面視において、第２のソース電極２１の外周辺で境界線９０に最近接する部分の長さを、第２のソース電極２１の外周辺で半導体層４０の第２辺Ｓ２に最近接する部分の長さよりも長くすることが望ましい。

【0162】

上記のような構成は、図３または図１１のような配置で実現できる。特に図１１に示す配置では、設置マージンを除いて、境界線９０に沿ったＹ方向の全長を、それぞれ第１のソース電極１１と第２のソース電極２１とが占有しているため、特に導通抵抗を低減できる効果を享受できる。

【0163】

また図３に示すように、第１の制御領域Ｃ１の外周辺のうちの１辺の全長と、半導体層４０の第３辺Ｓ３の半分とが一致するように配置され、第２の制御領域Ｃ２の外周辺のうちの１辺の全長と、半導体層４０の第３辺Ｓ３の半分とが一致するように配置されていてもよい。

【0164】

なお上記の構成を言い換えると、第１の制御領域Ｃ１の外周辺と半導体層４０の第３辺Ｓ３の一部とが一致する長さと、第２の制御領域Ｃ２の外周辺と半導体層４０の第３辺Ｓ３の一部とが一致する長さとを合わせた長さは、半導体層４０の外周辺の１辺の長さ（第３辺Ｓ３の長さ）と同じ、ということになる。

【0165】

さらに言えば、平面視において、第１の制御領域Ｃ１の外周辺と半導体層４０の外周辺とが一致する部分の長さは、第１の制御領域Ｃ１の外周辺と半導体層４０の第３辺Ｓ３とが一致する部分の長さが最も長く、第２の制御領域Ｃ２の外周辺と半導体層４０の外周辺とが一致する部分の長さは、第２の制御領域Ｃ２の外周辺と半導体層４０の第３辺Ｓ３とが一致する部分の長さが最も長い。

【0166】

上記の構成によれば、図７Ａ、図７Ｂに示す比較例１に係る半導体装置２と比べて、半導体装置１は、第１の袋小路領域Ｄ１および第２の袋小路領域Ｄ２を形成せず、かつ、図８、図１０の実施例と比べて、第１の狭窄領域Ｎ１の面積および第２の狭窄領域Ｎ２の面積を、最大限に縮小することができる。このため半導体装置１の導通の寄与が高い領域が最大限に拡大し、半導体装置１の導通抵抗を大幅に低減できる。

【0167】

ところで図１２、図１３、図１４に示す半導体装置１では、第１のゲートトレンチ１７の一部および第２のゲートトレンチ２７の一部を、直線とその両端の丸印で模式的に示している。直線はゲートトレンチであり、直線の延伸方向がゲートトレンチの延伸方向である。両端の丸印はそれぞれのトレンチの内部に埋め込まれるゲート導体が、ゲート配線へ接続されている箇所を表すものとする。

【0168】

さて図１２に示す半導体装置１では、平面視で、第１のゲートトレンチ１７および第２のゲートトレンチ２７が境界線９０と直交する方向に延伸する。この場合では、第１のゲート配線４２および第２のゲート配線５２が、半導体層４０の第４辺Ｓ４に最近接する部分を除いて、第１のソース電極１１および第２のソース電極２１をそれぞれ取り囲むように設置されてもよい。

【0169】

平面視において、第１のゲート電極１９と第１のゲート導体１５とが接続するには、第１のゲートトレンチ１７が延伸する延長線上に、第１のゲート配線４２が設置されればよい。同様に第２のゲート電極２９と第２のゲート導体２５とが接続するには、第２のゲートトレンチ２７が延伸する延長線上に、第２のゲート配線５２が設置されればよい。したがって第１のゲートトレンチ１７および第２のゲートトレンチ２７が境界線９０と直交する方向に延伸する場合には、半導体層４０の第４辺Ｓ４に最近接する部分には、それぞれ第１のゲート配線４２および第２のゲート配線５２が設置されなくても不都合が生じない。

【0170】

上記の構成によれば、第１のゲート配線４２および第２のゲート配線５２が、半導体層４０の第４辺Ｓ４に最近接する部分には設置されない分、第１の活性領域１１２および第２の活性領域１２２を拡大できるため、半導体装置１の導通抵抗を低減することができる。

【0171】

図１３に示す半導体装置１では、平面視で、第１のゲートトレンチ１７が境界線９０と平行する方向に延伸する。この場合には、第１のゲート配線４２が、半導体層４０の第１辺Ｓ１に最近接する部分を除いて、第１のソース電極１１を取り囲むように設置されてもよい。同じように図１３に示す配置では、平面視において、第２のゲートトレンチ２７が境界線９０と平行する方向に延伸する。この場合には、第２のゲート配線５２が、半導体層４０の第２辺Ｓ２に最近接する部分を除いて、第２のソース電極２１を取り囲むように設置されてもよい。

【0172】

上記の構成によれば、第１のゲート配線４２および第２のゲート配線５２が、それぞれ半導体層４０の第１辺Ｓ１に最近接する部分、および半導体層４０の第２辺Ｓ２に最近接する部分には設置されない分、第１の活性領域１１２および第２の活性領域１２２を拡大できるため、半導体装置１の導通抵抗を低減することができる。

【0173】

さて半導体装置１は、図１４が示すように、平面視において、第１のツェナーダイオード４３と第１のソース電極１１とを接続する第１の接続領域は、第１のゲート電極領域Ｇ１の外周辺のうち、第１のゲート電極領域Ｇ１と第１のソース電極１１とが対向し、さらに第１のゲートトレンチ１７が延伸する方向と平行な辺のみと重複する部分を有するように設置されてもよい。

【0174】

同様に、平面視において、第２のツェナーダイオード５３と第２のソース電極２１とを接続する第２の接続領域は、第２のゲート電極領域Ｇ２の外周辺のうち、第２のゲート電極領域Ｇ２と第２のソース電極２１とが対向し、さらに第２のゲートトレンチ２７が延伸する方向と平行な辺のみと重複する部分を有するように設置さてもよい。

【0175】

上記の構成によれば、半導体層４０の平面視において、第１のゲート配線４２と第１のゲート導体１５とが接続する領域を阻害することなく、第１のツェナーダイオード４３と第１のソース電極１１とを接続することができる。同様に、第２のゲート配線５２と第２のゲート導体２５とが接続する領域を阻害することなく、第２のツェナーダイオード５３と第２のソース電極２１とを接続することができる。

【0176】

そのため平面視において、第１の活性領域１１２の面積および第２の活性領域１２２の面積を削減することを防ぐことができるため、半導体装置１の導通抵抗を低減することができる。

【0177】

以上、本開示の一態様に係る半導体装置について、実施の形態および比較例１～６に基づいて説明したが、本開示は実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形をこれら実施の形態に施したものや、異なる実施の形態および変形例における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。

【産業上の利用可能性】

【0178】

本願発明に係る縦型ＭＯＳトランジスタを備える半導体装置は、電流経路の導通状態を制御する装置として広く利用できる。

【符号の説明】

【0179】

１、２、３、４、５、６、７ 半導体装置
１０ トランジスタ（第１の縦型ＭＯＳトランジスタ）
１１ 第１のソース電極
１２、１３、２２、２３ 部分
１４ 第１のソース領域
１５ 第１のゲート導体
１６ 第１のゲート絶縁膜
１７ 第１のゲートトレンチ
１８ 第１のボディ領域
１８ａ 第１の接続部
１９ 第１のゲート電極
２０ トランジスタ（第２の縦型ＭＯＳトランジスタ）
２１ 第２のソース電極
２４ 第２のソース領域
２５ 第２のゲート導体
２６ 第２のゲート絶縁膜
２７ 第２のゲートトレンチ
２８ 第２のボディ領域
２８ａ 第２の接続部
２９ 第２のゲート電極
３０ 金属層
３２ 半導体基板
３３ 低濃度不純物層
３４ 層間絶縁層
３５ パッシベーション層
４０ 半導体層
４１ 第１のゲート抵抗素子
４２ 第１のゲート配線
４３ 第１のツェナーダイオード
４４ 第１のＥＱＲ
５１ 第２のゲート抵抗素子
５２ 第２のゲート配線
５３ 第２のツェナーダイオード
５４ 第２のＥＱＲ
９０ 境界線
１１１ 第１のソースパッド
１１２ 第１の活性領域
１１９ 第１のゲートパッド
１２１ 第２のソースパッド
１２２ 第２の活性領域
１２９ 第２のゲートパッド
Ａ１ 第１の領域
Ａ２ 第２の領域
Ｃ１ 第１の制御領域
Ｃ２ 第２の制御領域
Ｇ１ 第１のゲート電極領域
Ｇ２ 第２のゲート電極領域
Ｒ１ 第１の抵抗素子領域
Ｒ２ 第２の抵抗素子領域
Ｐ１ 第１の角部
Ｐ２ 第２の角部
Ｎ１ 第１の狭窄領域
Ｎ２ 第２の狭窄領域
Ｄ１ 第１の袋小路領域
Ｄ２ 第２の袋小路領域
Ｓ１ 第１辺
Ｓ２ 第２辺
Ｓ３ 第３辺
Ｓ４ 第４辺

【要約】

半導体装置（１）は、半導体層（４０）と、半導体層（４０）に形成された第１の縦型ＭＯＳトランジスタ（１０）および第２の縦型ＭＯＳトランジスタ（２０）とを備え、半導体層（４０）の平面視において、第１のゲート電極領域（Ｇ１）の外周辺のうちの１辺の全長、および、第１の抵抗素子領域（Ｒ１）の外周辺のうちの１辺の全長は、半導体層（４０）の外周辺のうち、境界線（９０）と直交し、第１のゲートパッド（１１９）との間の距離が最短となる辺の一部と一致し、半導体層（４０）の平面視において、第１の抵抗素子領域（Ｒ１）の外周辺には、第１のゲート電極領域（Ｇ１）の外周における４つの角部のうち、境界線（９０）との間の距離が最短であり、かつ半導体層（４０）の外周辺のうち、境界線（９０）と直交する辺との間の距離が最短となる１つの角部のみが含まれる。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7A】

【図7B】

【図8】

【図9A】

【図9B】

【図9C】

【図9D】

【図9E】

【図10】

【図11】

【図12】

【図13】

【図14】