特許 7599220 シナプス回路の駆動方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-05

(45)【発行日】2024-12-13

(54)【発明の名称】シナプス回路の駆動方法

(51)【国際特許分類】

   G06N 3/063 20230101AFI20241206BHJP

   G06N 3/049 20230101ALI20241206BHJP

   G11C 11/16 20060101ALI20241206BHJP

   G11C 11/54 20060101ALI20241206BHJP

   H01L 29/82 20060101ALI20241206BHJP

   H10B 10/00 20230101ALI20241206BHJP

   H10B 61/00 20230101ALI20241206BHJP

   H10N 50/20 20230101ALI20241206BHJP

【ＦＩ】

G06N3/063

G06N3/049

G11C11/16 240

G11C11/16 260

G11C11/54

H01L29/82 Z

H10B10/00

H10B61/00

H10N50/20

【請求項の数】 11

(21)【出願番号】P 2021551453

(86)(22)【出願日】2020-10-01

(86)【国際出願番号】 JP2020037440

(87)【国際公開番号】W WO2021066100

(87)【国際公開日】2021-04-08

【審査請求日】2023-09-29

(31)【優先権主張番号】P 2019182549

(32)【優先日】2019-10-02

(33)【優先権主張国・地域又は機関】JP

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２８年度、国立研究開発法人科学技術振興機構、研究成果展開事業 産学共創プラットフォーム共同研究推進プログラム、産業技術力強化法第１７条の適用を受ける特許出願

(73)【特許権者】

【識別番号】504157024

【氏名又は名称】国立大学法人東北大学

(74)【代理人】

【識別番号】110002675

【氏名又は名称】弁理士法人ドライト国際特許事務所

(72)【発明者】

【氏名】馬 奕涛

(72)【発明者】

【氏名】遠藤 哲郎

【審査官】坂庭 剛史

(56)【参考文献】

【文献】国際公開第２０１３／１１１２００（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１８／０１０７９２２（ＵＳ，Ａ１）

【文献】国際公開第２０１９／１８９８９５（ＷＯ，Ａ１）

【文献】田中秀樹、森江 隆、合原一幸，ＳＴＤＰを有するＣＭＯＳスパイキングニューラルネットワークＬＳＩの評価，電子情報通信学会技術研究報告，日本，社団法人電子情報通信学会，2007年11月11日，Ｖｏｌ．１０７，Ｎｏ．３２８，ｐｐ．３７－４２，ISSN 0913-5685

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｎ ３／０６３

Ｇ０６Ｎ ３／０４９

Ｇ１１Ｃ １１／１６

Ｇ１１Ｃ １１／５４

Ｈ０１Ｌ ２９／８２

Ｈ１０Ｂ １０／００

Ｈ１０Ｂ ６１／００

Ｈ１０Ｎ ５０／２０

(57)【特許請求の範囲】

【請求項1】

第１結合荷重または第２結合荷重のいずれか一方をシナプス結合荷重として記憶する荷重記憶部を有し、プレニューロン回路とポストニューロン回路との間に接続され、前記プレニューロン回路から入力されるプレスパイクパルスに前記シナプス結合荷重で重み付けをした重み付けプレスパイクパルスを前記ポストニューロン回路に出力するとともに、前記プレスパイクパルスと前記ポストニューロン回路が出力するポストスパイクパルスの先後及びパルス時間差に基づいて前記シナプス結合荷重を書き込むシナプス回路の駆動方法において、
前記プレニューロン回路と前記ポストニューロン回路とのいずれか一方から、前記プレスパイクパルスが前記ポストスパイクパルスに対して先行する場合についての、前記荷重記憶部に前記シナプス結合荷重の書き込みを許容する第１時間窓を規定する第１時間窓パルスを前記シナプス回路に入力し、他方から前記荷重記憶部の前記シナプス結合荷重の書き込みタイミングとなる、パルス幅が前記第１時間窓パルスよりも短い第１書き込みパルスを前記シナプス回路に入力し、
前記プレニューロン回路と前記ポストニューロン回路とのいずれか一方から、前記ポストスパイクパルスが前記プレスパイクパルスに対して先行する場合についての、前記荷重記憶部に前記シナプス結合荷重の書き込みを許容する第２時間窓を規定する第２時間窓パルスを前記シナプス回路に入力し、他方から前記荷重記憶部の前記シナプス結合荷重の書き込みタイミングとなる、パルス幅が前記第２時間窓パルスよりも短い第２書き込みパルスを前記シナプス回路に入力し、
前記第１時間窓パルスと前記第１書き込みパルスとが同時に前記シナプス回路に入力されているとき、及び前記第２時間窓パルスと前記第２書き込みパルスとが同時に前記シナプス回路に入力されているときに前記荷重記憶部が書き込み動作を行う
ことを特徴とするシナプス回路の駆動方法。

【請求項2】

前記ポストニューロン回路から、前記ポストスパイクパルスに同期させて前記第２時間窓パルスを出力するとともに、前記ポストスパイクパルスを前記第１書き込みパルスとして前記シナプス回路に入力し、
前記プレニューロン回路から、前記プレスパイクパルスに同期させて前記第１時間窓パルスを出力するとともに、前記プレスパイクパルスを前記第２書き込みパルスとして前記シナプス回路に入力する
ことを特徴とする請求項１に記載のシナプス回路の駆動方法。

【請求項3】

前記ポストニューロン回路によって書き込む前記シナプス結合荷重に対応した電位とされるビット線が前記荷重記憶部に接続されており、
前記プレニューロン回路から前記プレスパイクパルスに同期させて前記第１時間窓パルス及び前記第２時間窓パルスとなる１個の共通時間窓パルスを出力し、
前記ポストニューロン回路により、
前記第１書き込みパルスとして、前記ポストスパイクパルスに同期させて、前記ビット線の電位を前記第１結合荷重に対応した第１電位にパルス状に変化させ、この第１電位への変化から前記共通時間窓パルスで規定する時間窓の長さの経過後に、前記第２書き込みパルスとして、前記ビット線の電位を前記第２結合荷重に対応した第２電位にパルス状に変化させる
ことを特徴とする請求項１に記載のシナプス回路の駆動方法。

【請求項4】

前記ポストニューロン回路によって書き込む前記シナプス結合荷重に対応した電位とされるビット線が前記荷重記憶部に接続されており、
前記ポストニューロン回路により、前記プレスパイクパルスに同期させて前記ビット線の電位を前記第１結合荷重に対応した第１電位にパルス状に変化させることで前記第１時間窓パルスを前記シナプス回路に入力してから、前記ビット線の電位を前記第２結合荷重に対応した第２電位にパルス状に変化させることで前記第２時間窓パルスを前記シナプス回路に入力し、
前記プレニューロン回路から、前記第１書き込みパルス及び前記第２書き込みパルスとなる１個の共通書き込みパルスを前記プレスパイクパルスから遅延させて出力する
ことを特徴とする請求項１に記載のシナプス回路の駆動方法。

【請求項5】

前記シナプス回路は、前記荷重記憶部を複数有し、
前記荷重記憶部の各々に対して、前記プレスパイクパルスから互いに異なる遅延時間で遅延させた前記共通書き込みパルスを入力し、前記ポストスパイクパルスの先後及び前記パルス時間差に基づいて、前記第１結合荷重及び前記第２結合荷重を書き込む前記シナプス回路内の前記荷重記憶部の個数を変化させる
ことを特徴とする請求項４に記載のシナプス回路の駆動方法。

【請求項6】

前記共通書き込みパルスの各々の遅延時間及び前記シナプス回路内の各遅延時間に対応する前記荷重記憶部の個数を予め設定することを特徴とする請求項５に記載のシナプス回路の駆動方法。

【請求項7】

１個の前記荷重記憶部に対する１回の前記シナプス結合荷重の書き込みの際に、前記第１書き込みパルス及び前記第２書き込みパルスをそれぞれ前記シナプス回路に複数回入力することを特徴とする請求項１ないし３のいずれか１項に記載のシナプス回路の駆動方法。

【請求項8】

１個の前記荷重記憶部に対する１回の前記シナプス結合荷重の書き込みの際に、前記共通書き込みパルスをそれぞれ前記シナプス回路に複数回入力することを特徴とする請求項４または５に記載のシナプス回路の駆動方法。

【請求項9】

前記荷重記憶部は、クロスカップルされ、それぞれが直列接続されたインバータ用ＭＯＳトランジスタと磁気トンネル接合素子とからなる一対のインバータを有し、
前記プレスパイクパルスの入力に応答して、前記一対のインバータを作動させ、前記一対のインバータのうちの一方のインバータの出力端の電位に基づいて前記重み付けプレスパイクパルスを出力し、
書き込み動作の際に、前記シナプス結合荷重に基づいた書き込み電流を前記一対のインバータの各々の前記磁気トンネル接合素子にそれぞれ流し、前記磁気トンネル接合素子を互いに異なる磁化状態にする
ことを特徴とする請求項１に記載のシナプス回路の駆動方法。

【請求項10】

前記荷重記憶部は、磁気トンネル接合素子の磁化状態により、前記シナプス結合荷重を不揮発的に記憶し、
前記プレスパイクパルスの入力に応答して、電源線と前記磁気トンネル接合素子とを接続することにより、磁化状態に応じた前記重み付けプレスパイクパルスを出力することを特徴とする請求項１に記載のシナプス回路の駆動方法。

【請求項11】

プレスパイクパルスを出力するプレニューロン回路と、
ポストスパイクパルスを出力するポストニューロン回路と
第１結合荷重または第２結合荷重のいずれか一方をシナプス結合荷重として記憶する荷重記憶部を有し、前記プレニューロン回路と前記ポストニューロン回路との間に接続され、前記プレスパイクパルスに前記シナプス結合荷重で重み付けをした重み付けプレスパイクパルスを前記ポストニューロン回路に出力するとともに、前記プレスパイクパルスと前記ポストスパイクパルスの先後及びパルス時間差に基づいて前記シナプス結合荷重を書き込むシナプス回路と
前記プレスパイクパルスが前記ポストスパイクパルスに対して先行する場合についての、前記荷重記憶部に前記シナプス結合荷重の書き込みを許容する第１時間窓を規定する第１時間窓パルスを前記シナプス回路に入力する第１のパルス発生器と、
前記荷重記憶部の前記シナプス結合荷重の書き込みタイミングとなる、パルス幅が前記第１時間窓パルスよりも短い第１書き込みパルスを前記シナプス回路に入力する第２のパルス発生器と、
前記ポストスパイクパルスが前記プレスパイクパルスに対して先行する場合についての、前記荷重記憶部に前記シナプス結合荷重の書き込みを許容する第２時間窓を規定する第２時間窓パルスを前記シナプス回路に入力する第３のパルス発生器と、
前記荷重記憶部の前記シナプス結合荷重の書き込みタイミングとなる、パルス幅が前記第２時間窓パルスよりも短い第２書き込みパルスを前記シナプス回路に入力する第４のパルス発生器と、
を備え、
前記プレニューロン回路と前記ポストニューロン回路とのいずれか一方に前記第１のパルス発生器が、他方に前記第２のパルス発生器がそれぞれ設けられ、
前記プレニューロン回路と前記ポストニューロン回路とのいずれか一方に前記第３のパルス発生器が、他方に前記第４のパルス発生器がそれぞれ設けられ、
前記シナプス回路は、前記第１時間窓パルスと前記第１書き込みパルスとが同時に入力されているとき、及び前記第２時間窓パルスと前記第２書き込みパルスとが同時に入力されているときに前記荷重記憶部への前記シナプス結合荷重の書き込み動作を行う
ことを特徴とするニューラルネットワーク回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、シナプス回路の駆動方法に関する。

【背景技術】

【0002】

生体の脳の仕組みをモデルにしてコンピュータ上で情報処理を行うニューラルネットワークが知られている。また、ニューラルネットワークを、半導体素子等を用いて実現すべく、その構成素子及び回路に関する研究が進められている。ニューラルネットワーク回路装置は、種々のモデルが提案されている。例えば１つのモデルでは、ニューロン同士をシナプス回路を介して結合し、そのシナプス回路に結合の強さを表すシナプス結合荷重を持たせ、１つのニューロンが他のニューロンから入力されるパルスの電圧と結合荷重との積算値が所定の閾値に達したときに、当該ニューロンが発火し、次のニューロンにパルスを伝達するものがある。

【0003】

ニューラルネットワークでは、シナプス回路にシナプス結合荷重を記憶する場合に、例えばスパイクタイミング依存シナプス可塑性（Spike Timing Dependent Synaptic Plasticity（以下、ＳＴＤＰという)）を有するシナプスモデルにもとづいた学習を行う。このＳＴＤＰでは、シナプス回路の前段に接続されているプレニューロン回路からのパルスと、後段に接続されているポストニューロン回路からのパルスとの時間差に基づいたシナプス結合荷重をシナプス回路に記憶させる。

【0004】

一方、不揮発性の記憶素子として、例えば電界誘起巨大抵抗変化により電気抵抗が変化する抵抗変化型記憶素子を備えたＲｅＲＡＭ（Resistive Random Access Memory）、相変化メモリ（Phase Change Random Access Memory）等が知られている。このような不揮発性の記憶素子にシナプス結合荷重を記憶させるニューラルネットワーク回路装置が知られている（例えば、非特許文献１～３を参照）。

【先行技術文献】

【非特許文献】

【0005】

【文献】G. W. Burr, P. Narayanan, R. M. Shelby, S. Sidler, I. Boybat, C. di Nolfo, and Y. Leblebici, IEDM, pp. 4.4.1-4.4.4, 2015．

【文献】M. Chu; B. Kim; S. Park; H. Hwang; M. Jeon; B.-H. Lee; B.-G. Lee, IEEE Trans. IE, Vol. 62, Issue 4, pp. 2410-2419, 2015.

【文献】S. P. Adhikari; H. Kim; R. K. Budhathoki; C. Yang; L. O. Chua, IEEE Trans. CAS, Vol. 62, Issue 1, pp. 215-223, 2015.

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記のように、ＳＴＤＰに基づく学習を行う場合、各パルスの先後及び時間差に応じてシナプス回路のシナプス結合荷重の書き込みを行う必要があるが、そのための制御が複雑になり、消費電力の上昇や回路の大規模化を招く等の問題があった。このため、シナプス結合荷重を記憶させるための簡単化された駆動方法が望まれている。

【0007】

本発明は、上記事情を鑑みてなされたものであり、簡単化されたシナプス回路の駆動方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記目的を達成するために、本発明は、第１結合荷重または第２結合荷重のいずれか一方をシナプス結合荷重として記憶する荷重記憶部を有し、プレニューロン回路とポストニューロン回路との間に接続され、前記プレニューロン回路から入力されるプレスパイクパルスに前記シナプス結合荷重で重み付けをした重み付けプレスパイクパルスを前記ポストニューロン回路に出力するとともに、前記プレスパイクパルスと前記ポストニューロン回路が出力するポストスパイクパルスの先後及びパルス時間差に基づいて前記シナプス結合荷重を書き込むシナプス回路の駆動方法において、前記プレニューロン回路と前記ポストニューロン回路とのいずれか一方から、前記プレスパイクパルスが前記ポストスパイクパルスに対して先行する場合についての、前記荷重記憶部に前記シナプス結合荷重の書き込みを許容する第１時間窓を規定する第１時間窓パルスを前記シナプス回路に入力し、他方から前記荷重記憶部に前記シナプス結合荷重の書き込みタイミングとなる、パルス幅が前記第１時間窓パルスよりも短い第１書き込みパルスを前記シナプス回路に入力し、前記プレニューロン回路と前記ポストニューロン回路とのいずれか一方から、前記ポストスパイクパルスが前記プレスパイクパルスに対して先行する場合についての、前記荷重記憶部に前記シナプス結合荷重の書き込みを許容する第２時間窓を規定する第２時間窓パルスを前記シナプス回路に入力し、他方から前記荷重記憶部に前記シナプス結合荷重の書き込みタイミングとなる、パルス幅が前記第２時間窓パルスよりも短い第２書き込みパルスを前記シナプス回路に入力し、前記第１時間窓パルスと前記第１書き込みパルスとが同時に前記シナプス回路に入力されているとき、及び前記第２時間窓パルスと前記第２書き込みパルスとが同時に前記シナプス回路に入力されているときに前記荷重記憶部が書き込み動作を行うものである。

【発明の効果】

【0009】

本発明によれば、ポストスパイクパルスがプレスパイクパルスに対して先行する場合及びプレスパイクパルスがポストスパイクパルスに対して先行する場合の各々について、プレニューロン回路とポストニューロン回路とのいずれか一方からシナプス結合荷重の書き込みを許容する時間窓パルスをシナプス回路に入力し、他方から荷重記憶部にシナプス結合荷重の書き込みタイミングとなる短い書き込みパルスをシナプス回路に入力するようにして、これらが同時にシナプス回路に入力されているとき荷重記憶部が書き込み動作を行うようにしたので、ＳＴＤＰに基づくシナプス結合荷重を記憶させるための駆動を簡単化することができる。

【図面の簡単な説明】

【0010】

【図1】第１実施形態のニューラルネットワーク回路装置の概略を示すブロック図である。

【図2】第１ポストスパイクパルスと第１プレスパイクパルスとのパルス時間差ΔＴと結合荷重の関係を示すグラフである。

【図3】シナプス回路の構成を示す回路図である。

【図4】ニューロン回路の本体部の要部構成の一例を示すブロック図である。

【図5】認知モードにおける各種信号を示すタイミングチャートである。

【図6】第１プレスパイクパルスが先行する場合の学習モードにおける各種信号を示すタイミングチャートである。

【図7】第１ポストスパイクパルスが先行する場合の学習モードにおける各種信号を示すタイミングチャートである。

【図8】第２実施形態のニューラルネットワーク回路装置の概略を示すブロック図である。

【図9】第２実施形態のシナプス回路の構成を示す回路図である。

【図10】第２実施形態における第１プレスパイクパルスが先行する場合の学習モードでの各種信号を示すタイミングチャートである。

【図11】第２実施形態における第１ポストスパイクパルスが先行する場合の学習モードでの各種信号を示すタイミングチャートである。

【図12】第３実施形態における第１プレスパイクパルスが先行する場合の学習モードでの各種信号を示すタイミングチャートである。

【図13】第３実施形態における第１ポストスパイクパルスが先行する場合の学習モードでの各種信号を示すタイミングチャートである。

【図14】シナプス回路を複数の荷重記憶部で構成する第４実施形態の要部構成を示すブロック図である。

【図15】第４実施形態における学習モードでの各種信号を示すタイミングチャートである。

【図16】１個のＭＴＪ素子を用いた荷重記憶部の例を示す回路図である。

【図17】３端子型のＭＴＪ素子を用いた荷重記憶部の例を示す回路図である。

【図18】荷重記憶部をＳＲＡＭ構成とした例を示す回路図である。

【図19】荷重記憶部をＳＲＡＭ構成とした別の例を示す回路図である。

【図20】重み付けプレスパイクパルスとして電流信号を出力する例を示す回路図である。

【図21】選択信号が入力される荷重記憶部が重み付けプレスパイクパルスとして電流信号を出力する例を示す回路図である。

【図22】１個のＭＴＪ素子を用いた荷重記憶部が重み付けプレスパイクパルスとして電流信号を出力する例を示す回路図である。

【図23】３端子型のＭＴＪ素子を用いた荷重記憶部が重み付けプレスパイクパルスとして電流信号を出力する例を示す回路図である。

【図24】ＳＲＡＭ構成とした荷重記憶部が重み付けプレスパイクパルスとして電流信号を出力する例を示す回路図である。

【図25】ＳＲＡＭ構成とした荷重記憶部が重み付けプレスパイクパルスとして電流信号を出力する別の例を示す回路図である。

【発明を実施するための形態】

【0011】

［第１実施形態］
図１において、第１実施形態に係るニューラルネットワーク回路装置１０は、複数のシナプス回路１１がマトリクス状に配列されている。各シナプス回路１１は、荷重記憶部１４と選択部１５とをそれぞれ有している。また、ニューラルネットワーク回路装置１０には、複数のニューロン回路１７が設けられており、各々のニューロン回路１７に対応して複数のシナプス回路１１が設けられている。この例では、シナプス回路１１の各列１６に、その列方向（図１の上下方向）の端部にニューロン回路１７がそれぞれ設けられており、１個のニューロン回路１７に１列分のシナプス回路１１が対応する。ニューロン回路１７は、本体部１８とビット線ドライバ１９とを有している。

【0012】

シナプス回路１１の各列１６に対応して、列方向にビット線ＢＬ、ＢＬＢ、第１ポストスパイク線ＰＯＬａ、第２ポストスパイク線ＰＯＬｂがそれぞれ延設されている。ビット線ＢＬ、ＢＬＢは、それが対応する列１６内の各荷重記憶部１４及びビット線ドライバ１９に接続されている。第１ポストスパイク線ＰＯＬａ、第２ポストスパイク線ＰＯＬｂは、それが対応する列１６内の各選択部１５及び本体部１８に接続されている。また、荷重記憶部１４ごとに出力線ＯＬが設けられており、各荷重記憶部１４は、それが配された列１６内のニューロン回路１７の本体部１８と出力線ＯＬによってそれぞれ接続されている。

【0013】

また、シナプス回路１１の各行に対応して、行方向（図中左右方向）に、荷重記憶部１４に電源電圧を供給する電源線ＰＬ、接地されたソース線ＳＬ、プレスパイク線ＰｒＬ、ワード線ＷＬがそれぞれ延設されている。電源線ＰＬ、ソース線ＳＬ、プレスパイク線ＰｒＬは、対応する行内の各荷重記憶部１４にそれぞれ接続されている。また、プレスパイク線ＰｒＬ、ワード線ＷＬは、対応する行内の各選択部１５にそれぞれ接続されている。電源線ＰＬから供給される電圧は、後述するようにビット線ＢＬとビット線ＢＬＢとの間に発生させるビット線電位差ΔＶＢの大きさの半分（＝｜ΔＶＢ｜／２）程度である。前段部２０には、行ごとに入力回路２０ａが設けられている。各行のプレスパイク線ＰｒＬは、インバータ２０ｂを介して入力回路２０ａに接続され、ワード線ＷＬは、入力回路２０ａに直接に接続されている。

【0014】

ニューラルネットワーク回路装置１０は、スパイクタイミング依存シナプス可塑性（Spike Timing Dependent Synaptic Plasticity（以下、ＳＴＤＰという)）を有するシナプスのモデルを参考にしている。ニューラルネットワーク回路装置１０における入力回路２０ａは、プレニューロン回路として設けられており、プレニューロンに相当する。また、ニューロン回路１７は、ポストニューロン回路として設けられており、ポストニューロンに相当する。入力回路２０ａは、プレスパイクパルスとしての第１プレスパイクパルスを、またニューロン回路１７は、ポストスパイクパルスとしての第１ポストスパイクパルスをそれぞれ出力する。第１プレスパイクパルスは、プレニューロンの発火タイミングに相当するタイミングで出力されるものであり、第１ポストスパイクパルスは、ポストニューロンの発火タイミングに相当するタイミングで出力されるものである。また、シナプス回路１１は、プレニューロンとポストニューロンとをシナプス結合するシナプスにそれぞれ相当し、シナプス結合荷重（以下、単に結合荷重という）を記憶している。

【0015】

上記ＳＴＤＰは、１つのシナプスに着目した場合に、そのシナプスの前後に接続されたプレニューロン及びポストニューロンがそれぞれ発火してスパイクパルスを出力するタイミングに依存して、プレニューロンとポストニューロンの間に位置するシナプスとの結合荷重が変化する性質である。ニューラルネットワーク回路装置１０では、第１プレスパイクパルスが第１ポストスパイクパルスに先行する場合及び後行する場合のそれぞれにおいて、第１ポストスパイクパルスと第１プレスパイクパルスとのパルス時間差ΔＴが予め設定した規定時間Ｔｗ内である場合にシナプス回路１１の結合荷重を更新する。この例では、シナプス回路１１は、第１プレスパイクパルスと第１ポストスパイクパルスのうち前者が先行する場合に、結合荷重として第１結合荷重を、後者が先行する場合に、結合荷重として第２結合荷重を記憶する。

【0016】

なお、以下の説明では、パルス時間差ΔＴを第１ポストスパイクパルスと第１プレスパイクパルスとの時間差の大きさとするが、正負を区別する場合は第１ポストスパイクパルスに対して第１プレスパイクパルスが先行する場合を正、第１プレスパイクパルスに対して第１ポストスパイクパルスが先行する場合を負とする。

【0017】

この例では、相対的に、第１結合荷重の重みが大きく、第２結合荷重の重みが小さい。すなわち、図２に示すように、シナプス回路１１の結合荷重は、それが接続されたニューロン回路１７から第１ポストスパイクパルスが出力されるタイミングを基準にして、第１ポストスパイクパルスが出力された時点から遡って時間Ｔｗ以内の期間に第１プレスパイクパルスがシナプス回路１１に入力された場合には、大きな第１結合荷重となり、また第１ポストスパイクパルスが出力された時点から時間Ｔｗ以内の期間に第１プレスパイクパルスがシナプス回路１１に入力された場合には、小さな第２結合荷重となる。したがって、この例では、結合荷重を更新する場合において、パルス時間差ΔＴの増加よって結合荷重を漸増ないし漸減させる一般的な対称型ＳＴＤＰ及び非対称型ＳＴＤＰとは異なる。

【0018】

上記ニューラルネットワーク回路装置１０は、認知モードと学習モードとを有している。認知モードは、例えば画像認識などの処理対象となる画像に応じた信号を前段部２０からニューラルネットワーク回路装置１０に入力することによって、各ニューロン回路１７から出力を画像認識の結果に応じた処理結果として得るモードであり、学習モードで各シナプス回路１１に記憶された結合荷重を用いる。学習モードは、予め用意された画像に基づく信号を、前段部２０からニューラルネットワーク回路装置１０に入力することによって、各シナプス回路１１に記憶されている結合荷重を更新する動作モードである。

【0019】

前段部２０の入力回路２０ａは、第１プレスパイクパルスと、この第１プレスパイクパルスに同期した第２プレスパイクパルスを発生するパルス発生器を有しており、第１プレスパイクパルスをプレスパイク線ＰｒＬに、第２プレスパイクパルスをワード線ＷＬにそれぞれ出力する。この例では、シナプス回路１１における第１プレスパイクパルスは、ローアクティブであり、入力回路２０ａからの第１プレスパイクパルスは、インバータ２０ｂを介してプレスパイク線ＰｒＬに出力される。第１プレスパイクパルスは、認知モードと学習モードの両方で出力されるが、第２プレスパイクパルスは、学習モードのみで出力される。

【0020】

第１プレスパイクパルスは、学習モードにおいては、第１プレスパイクパルスに対して第１ポストスパイクパルスが先行する場合についての、結合荷重の書き込みタイミングの制御に用いられる第２書き込みパルスとしても機能する。この第１プレスパイクパルスは、そのパルス幅が第２プレスパイクパルスよりも短い。後述するように、ＭＴＪ素子を用いて荷重記憶部１４に荷重を記憶する構成では、第１プレスパイクパルスのパルス幅を１０ｎｓｅｃ以下とすることが可能である。

【0021】

第２プレスパイクパルスは、学習モードにおいて、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行する場合についての、シナプス回路１１に対して結合荷重の書き込みを許容する時間窓（タイムウインドウ）として用いられるものであり、この例における第１時間窓パルスである。第２プレスパイクパルスがシナプス回路１１に入力されている間、書き込みが許容される。この第２プレスパイクパルスは、規定時間Ｔｗと同じパルス幅である。この例では、第２プレスパイクパルスは、第１プレスパイクパルスと同時に出力が開始されるが、第１プレスパイクパルスから遅延させることもできる。第２プレスパイクパルスを第１プレスパイクパルスから遅延させて出力する場合には、後述する第２ポストスパイクパルスの発生タイミングとビット線ＢＬ／ＢＬＢの電位を変化させるタイミングも同様に遅延させる。

【0022】

ニューロン回路１７から出力される第１ポストスパイクパルスは、学習モードにおいては、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行する場合についての、結合荷重の書き込みタイミングの制御に用いられる第１書き込みパルスとしても機能する。この第１ポストスパイクパルスは、そのパルス幅が第２プレスパイクパルスよりも短い。第１プレスパイクパルスと同様に、ＭＴＪ素子を用いて荷重記憶部１４に荷重を記憶する構成では、第１ポストスパイクパルスのパルス幅を１０ｎｓｅｃ以下とすることが可能である。

【0023】

第２ポストスパイクパルスは、第１ポストスパイクパルスに同期してニューロン回路１７から出力される。この例では、第１ポストスパイクパルスと同時に第２ポストスパイクパルスの出力が開始される。この第２ポストスパイクパルスは、学習モードにおいて、第１プレスパイクパルスに対して第１ポストスパイクパルスが先行する場合についての、シナプス回路１１に対して結合荷重の書き込みを許容する時間窓（タイムウインドウ）として用いられるものであり、この例における第２時間窓パルスである。第２プレスパイクパルスと同様に、第２ポストスパイクパルスがシナプス回路１１に入力されている間、書き込みが許容される。この第２プレスパイクパルスは、規定時間Ｔｗと同じパルス幅である。

【0024】

後述するように、シナプス回路１１は、第２ポストスパイクパルスと第１プレスパイクパルスとが同時に入力されているとき及び第１ポストスパイクパルスと第２プレスパイクパルスとが同時に入力されているときに、結合荷重の書き込み動作を行う。

【0025】

シナプス回路１１の荷重記憶部１４は、第１プレスパイクパルスが入力されることに応答して、記憶している結合荷重で重み付けをした重み付けプレスパイクパルスとしての電圧信号Ｖｐｒｅを出力線ＯＬを介してニューロン回路１７の本体部１８に出力する。

【0026】

ニューロン回路１７の本体部１８は、それが配された列１６内の各荷重記憶部１４からの電圧信号Ｖｐｒｅの電圧レベルの総和が所定の閾値以上になることに応答して第１ポストスパイクパルスを発生する。本体部１８は、認知モードでは、第１ポストスパイクパルスを第１ポストスパイク線ＰＯＬａに出力し、学習モードでは、第１ポストスパイクパルスを出力するとともに、第１ポストスパイクパルスに同期した第２ポストスパイクパルスを第２ポストスパイク線ＰＯＬｂに出力する。また、第１ポストスパイクパルスは、例えばニューロン回路１７の次段のニューロン回路との間に設けたシナプス回路に送られる。

【0027】

ニューロン回路１７のビット線ドライバ１９は、学習モードの際に、同じニューロン回路１７内の本体部１８の第１ポストスパイクパルスの発生に同期して、ビット線ＢＬ、ＢＬＢの電位を制御する。具体的には、ビット線ドライバ１９は、第１ポストスパイクパルスと同時に、この第１ポストスパイクパルスのパルス幅とほぼ同じ期間、ビット線ＢＬの電位ＶＢ１をビット線ＢＬＢの電位ＶＢ２よりも高く（ビット線電位差ΔＶＢ（＝ＶＢ１－ＶＢ２）を正）してから、ビット線ＢＬから荷重記憶部１４を介してビット線ＢＬＢに向って電流が流れるようにし、その後においてビット線ＢＬＢの電位ＶＢ２をビット線ＢＬの電位ＶＢ１よりも高く（ビット線電位差ΔＶＢを負）して、ビット線ＢＬＢから荷重記憶部１４を介してビット線ＢＬに向って電流が流れるようにする。第１ポストスパイクパルスの発生時から規定時間Ｔｗの経過した時点で、ビット線電位差ΔＶＢを０Ｖにする。この例では、ビット線電位差ΔＶＢが正の場合におけるビット線ＢＬ、ＢＬＢの電位が第１電位であり、負の場合におけるビット線ＢＬ、ＢＬＢの電位が第２電位である。

【0028】

シナプス回路１１の選択部１５は、学習モードの際に、第１プレスパイクパルス、第２プレスパイクパルス、第１ポストスパイクパルス及び第２ポストスパイクパルスに基づいて、第１ポストスパイクパルスと第１プレスパイクパルスとのパルス時間差ΔＴが規定時間Ｔｗ以内であるときに、選択信号を発生する。荷重記憶部１４には、選択信号が入力されているタイミングにおけるビット線ＢＬ、ＢＬＢの電位差に基づく結合荷重が記憶される。

【0029】

図３に示すように、シナプス回路１１の荷重記憶部１４は、インバータ２１、２２と、トランスファゲートとしての一対のＭＯＳトランジスタ２３、２４と、ＭＯＳトランジスタ２５とを有する。インバータ２１は、直列に接続されたＭＴＪ素子（磁気トンネル接合素子）３１とＭＯＳトランジスタ３２とで構成され、インバータ２２は、直列に接続されたＭＴＪ素子３３とＭＯＳトランジスタ３４とで構成される。ＭＯＳトランジスタ２３、２４、３２、３４は、Ｎ型ＭＯＳＦＥＴであり、ＭＯＳトランジスタ２５はＰ型ＭＯＳＦＥＴである。この例では、ＭＯＳトランジスタ３２、３４がインバータ用ＭＯＳトランジスタである。

【0030】

ＭＴＪ素子３１は、磁化固定層３１ａと磁化自由層３１ｂとが絶縁膜３１ｃを挟んで積層された構造を有する。磁化固定層３１ａは、その磁化方向が固定されている。磁化自由層３１ｂは、ＭＴＪ素子３１に所定の閾値以上の書き込み電流を流すことにより、その磁化方向を変えることができ、書き込み電流の向きによって磁化方向が決まる。周知のように、ＭＴＪ素子３１は、磁化固定層３１ａと磁化自由層３１ｂの磁化方向が一致する平行状態のときに抵抗値が小さい低抵抗になり、磁化固定層３１ａに対して磁化自由層３１ｂの磁化方向が反対向きである反平行状態のときに抵抗値が大きい高抵抗になる。ＭＴＪ素子３１は、磁化固定層３１ａから磁化自由層３１ｂへの向きに書き込み電流を流すことにより、平行状態になり、逆向きに書き込み電流を流すことにより、反平行状態になる。

【0031】

ＭＴＪ素子３３についても、磁化固定層３３ａ、磁化自由層３３ｂ、絶縁膜３３ｃを積層した構成であり、ＭＴＪ素子３１と同様に、書き込み電流によって磁化自由層３３ｂの磁化方向を変化することができ、平行状態、反平行状態で抵抗値が変わる。

【0032】

荷重記憶部１４は、ＭＴＪ素子３１、３３により結合荷重を不揮発的に記憶する。ＭＴＪ素子３１、３３は、いずれか一方が平行状態のときに他方が反平行状態となる。この例では、第１結合荷重を記憶している場合には、ＭＴＪ素子３１が反平行状態、ＭＴＪ素子３３が平行状態であり、第２結合荷重を記憶している場合には、ＭＴＪ素子３１が平行状態、ＭＴＪ素子３３が反平行状態である。ＭＴＪ素子３１、３３は、他のＲｅＲＡＭや相変化メモリ等と比べて、高速な書き換えが可能であるとともに、最大書き換え回数がかなり大きく、学習の回数を多くできるといった観点からも有利な素子である。

【0033】

インバータ２１は、ＭＴＪ素子３１の磁化自由層３１ｂとＭＯＳトランジスタ３２のドレインとが接続され、インバータ２２は、ＭＴＪ素子３３の磁化自由層３３ｂとＭＯＳトランジスタ３４のドレインとが接続されている。ＭＴＪ素子３１、３３の各磁化固定層３１ａ、３３ａは、ＭＯＳトランジスタ２５を介して電源線ＰＬに接続されている。ＭＯＳトランジスタ３２、３４の各ソースは、ソース線ＳＬを介して接地されている。

【0034】

インバータ２１の出力端であるＭＴＪ素子３１とＭＯＳトランジスタ３２との接続ノードＳＮが、インバータ２２の入力端であるＭＯＳトランジスタ３４のゲートに接続され、インバータ２２の出力端であるＭＴＪ素子３３とＭＯＳトランジスタ３４との接続ノードＳＮＢが、インバータ２１の入力端であるＭＯＳトランジスタ３２のゲートに接続されている。これにより、インバータ２１、２２は、クロスカップルされてフリップフロップを構成するとともに、ＭＯＳトランジスタ３２、３４が差動対を構成する。

【0035】

接続ノードＳＮは、ＭＯＳトランジスタ２３を介してビット線ＢＬに接続され、接続ノードＳＮＢは、ＭＯＳトランジスタ２４を介してビット線ＢＬＢに接続されている。ＭＯＳトランジスタ２３、２４の各ゲートは、選択部１５に接続されており、この選択部１５からの選択信号でオン、オフされる。選択部１５と、ＭＯＳトランジスタ２３、２４とによって書き込み部が構成される。

【0036】

ビット線電位差ΔＶＢが正のときに、ＭＯＳトランジスタ２３、２４がオンとなった場合には、ビット線ＢＬから接続ノードＳＮ、ＭＴＪ素子３１、ＭＴＪ素子３３、接続ノードＳＮＢを経てビット線ＢＬＢに至る経路で書き込み電流が流れ、ＭＴＪ素子３１が反平行状態、ＭＴＪ素子３３が平行状態になる。逆に、ビット線電位差ΔＶＢが負のときに、ＭＯＳトランジスタ２３、２４がオンとなった場合には、ビット線ＢＬＢから接続ノードＳＮＢ、ＭＴＪ素子３３、ＭＴＪ素子３１、接続ノードＳＮを経てビット線ＢＬに至る経路で書き込み電流が流れ、ＭＴＪ素子３１が平行状態、ＭＴＪ素子３３が反平行状態になる。

【0037】

接続ノードＳＮＢの電位（電圧）が、出力回路部としてのコンデンサ３６を介して電圧信号Ｖｐｒｅとして出力線ＯＬに出力される。すなわち、コンデンサ３６の一方の電極が接続ノードＳＮＢに接続され、他方の電極が出力線ＯＬを介して、ニューロン回路１７の本体部１８に接続されている。後述するように、コンデンサ３６は、本体部１８内の制御ゲートＣＧ（図４参照）に接続されている。コンデンサ３６は、制御ゲートＣＧを介して同一のフローティングゲートＦＧ（図４参照）に対して容量結合される各シナプス回路１１の荷重記憶部１４の相互間での導通電流の発生を防止するために設けている。なお、コンデンサ３６としては、例えば、トランジスタのゲート容量を利用したＭＯＳキャパシタを用いることもできる。

【0038】

なお、荷重記憶部１４とフローティングゲートＦＧとの実質的な結合容量は、コンデンサ３６の容量と、フローティングゲートＦＧに対する制御ゲートＣＧの結合容量とによって決まる。また、荷重記憶部１４とフローティングゲートＦＧとの実質的な結合容量を相違させることもでき、このようにすることで、例えば電圧信号Ｖｐｒｅに重み付けをすることができる。さらに、接続ノードＳＮＢに代えて接続ノードＳＮに出力回路部を接続してもよい。

【0039】

ＭＯＳトランジスタ２５は、認知モードにおけるパワーゲーティング用のスイッチング素子であるのと同時に、信号駆動用すなわち電圧信号Ｖｐｒｅを出力させる読み出し部としてのスイッチング素子である。ＭＯＳトランジスタ２５は、そのゲートがプレスパイク線ＰｒＬに接続され、入力信号としての第１プレスパイクパルスが出力されているときにオンとなる。ＭＯＳトランジスタ２５のオンにより、電源線ＰＬからの電力供給を受けてインバータ２１、２２すなわち差動対を構成するＭＯＳトランジスタ３２、３４が作動する。これにより、第１プレスパイクパルスに応答して、インバータ２２の出力端である接続ノードＳＮＢの電圧が電圧信号Ｖｐｒｅとして出力線ＯＬに出力される。電圧信号Ｖｐｒｅは、第１結合荷重の場合すなわちＭＴＪ素子３１が反平行状態、ＭＴＪ素子３３が平行状態にある場合に相対的に高く、第２結合荷重の場合すなわちＭＴＪ素子３１が平行状態、ＭＴＪ素子３３が反平行状態にある場合が相対的に低い。

【0040】

選択部１５は、論理回路１５ａ～１５ｃの組み合わせによって、第２ポストスパイクパルスが出力されている間に第１プレスパイクパルスが出力されたとき、または第１ポストスパイクパルスが出力されている間に第２プレスパイクパルスが出力されたときに選択信号をアクティブ（Ｈレベル）とする。これにより、第１ポストスパイクパルスと第１プレスパイクパルスとのパルス時間差ΔＴが規定時間Ｔｗ内である場合にだけ、選択信号がアクティブとなり、ＭＯＳトランジスタ２３、２４がオンする。

【0041】

図４に一例を示すように、本体部１８は、Ｐ型ＭＯＳＦＥＴであるＭＯＳトランジスタ４１、Ｎ型ＭＯＳＦＥＴであるＭＯＳトランジスタ４２、インバータ４３、パルス発生器４４を有している。パルス発生器４４は、第１ポストスパイクパルス及び第２ポストスパイクパルスを発生する。なお、本体部１８のパルス発生器４４として、パルス波形、出力タイミング、遅延時間等が制御可能なパルス発生器を用いて第１ポストスパイクパルス、第２ポストスパイクパルスを発生させることができる。

【0042】

ニューロン用ＭＯＳトランジスタとしてのＭＯＳトランジスタ４１、４２は、直列に接続されてインバータを構成する。すなわち、ＭＯＳトランジスタ４１、４２のドレイン同士が接続され、ＭＯＳトランジスタ４１のソースが電源（電圧ＶＤＤ）に接続され、ＭＯＳトランジスタ４２のソースが接地されている。インバータ４３は、入力端がＭＯＳトランジスタ４１とＭＯＳトランジスタ４２の接続ノードに接続されており、その接続ノードが接地の電位（０Ｖ）となったときに、その出力論理がＬレベルからＨレベルに反転する。パルス発生器４４は、インバータ４３の出力がＬレベルからＨレベルに変化することに応答して第１ポストスパイクパルス及び第２ポストスパイクパルスを発生する。

【0043】

上記ＭＯＳトランジスタ４１、４２は、共通のフローティングゲートＦＧを共有している。また、ＭＯＳトランジスタ４１、４２は、フローティングゲートＦＧに容量結合した複数の制御ゲートＣＧが設けられている。本体部１８の制御ゲートＣＧは、その本体部１８が配された列１６の各荷重記憶部１４にそれぞれ対応して設けられ、各々の制御ゲートＣＧには対応する荷重記憶部１４からの出力線ＯＬが接続されている。ＭＯＳトランジスタ４１、４２は、フローティングゲートＦＧの電位でオン・オフが制御され、一方がオンのときに他方がオフとなる。

【0044】

フローティングゲートＦＧの電位は、各制御ゲートＣＧに加えられる電圧信号Ｖｐｒｅの電圧と、各制御ゲートＣＧとフローティングゲートＦＧとの間の結合容量で決まる。この例では、フローティングゲートＦＧに対する各制御ゲートＣＧの結合容量が同じになっている。したがって、各制御ゲートＣＧに加える電圧の総和により、ＭＯＳトランジスタ４１、４２に一方をオン、他方をオフとするように制御できる。なお、本体部１８としては、それが接続された各シナプス回路１１からの電圧信号Ｖｐｒｅの電圧の総和に基づいて第１ポストスパイクパルス及び第２ポストスパイクパルスを発生する構成であればよい。

【0045】

次に上記構成の作用について説明する。認知モードでは、図５に示すように、前段部２０の処理の内容に応じたタイミングで、各々の入力回路２０ａから、インバータ２０ｂを介して第１プレスパイクパルスがプレスパイク線ＰｒＬに出力される。なお、この認知モードにおいては、第２プレスパイクパルスは出力されないので、選択部１５が選択信号を出力することはない。

【0046】

１つのシナプス回路１１に注目すると、それが接続されたプレスパイク線ＰｒＬを介して第１プレスパイクパルスが当該シナプス回路１１に入力されると、荷重記憶部１４内のＭＯＳトランジスタ２５がオンになる。このＭＯＳトランジスタ２５のオンにより、電源線ＰＬからの電流が、ＭＴＪ素子３１及びＭＴＪ素子３３を介して流れ、インバータ２１、２２が作動する。このように荷重記憶部１４は、認知モードでは、ＭＯＳトランジスタ２５がオンしている間のみ電流が流れるため消費電力の抑制に有効である。

【0047】

例えばシナプス回路１１に記憶されている結合荷重が、第１結合荷重である場合、すなわちＭＴＪ素子３１が高抵抗であり、ＭＴＪ素子３３が低抵抗である場合には、接続ノードＳＮＢの電位が接続ノードＳＮの電位よりも高くなる電位差が生じる。この電位差は、クロスカップルされたインバータ２１、２２の作用により増幅され、電位差が大きくなった状態で安定する。逆に、シナプス回路１１に記憶されている結合荷重が、第２結合荷重である場合、すなわちＭＴＪ素子３１が低抵抗であり、ＭＴＪ素子３３が高抵抗である場合には、接続ノードＳＮＢの電位が接続ノードＳＮの電位よりも低くなる電位差が生じ、その電位差がクロスカップルされたインバータ２１、２２の作用により増幅され、電位差が大きくなった状態で安定する。

【0048】

接続ノードＳＮと接続ノードＳＮＢとの電位差は、ＭＯＳトランジスタ３２、３４の差動対によって増幅されて安定するので、安定するまでに要する時間は、非常に短い。したがって、高速な動作が可能になる。

【0049】

なお、ＭＯＳトランジスタ２５がオンになることでＭＴＪ素子３１、３３に流れる電流は、それらの磁化状態を変化させない大きさに調整されている。実際には、その電流が流れている間に、磁化自由層３１ｂ、３３ｂの磁化方向に変化があるが、その変化は接続ノードＳＮ、ＳＮＢに所望とする電位差を発生させるのには影響がない程度のきわめて僅かなものである。磁化自由層３１ｂ、３３ｂの僅かな磁化方向は、電流を停止することで元の磁化方向に戻る。

【0050】

上記のように、シナプス回路１１に記憶されている結合荷重に応じて接続ノードＳＮ、ＳＮＢの電位が変化する。この結果、接続ノードＳＮＢにコンデンサ３６を介して接続された出力線ＯＬには、シナプス回路１１が第１結合荷重を記憶している場合には、高い電圧の電圧信号Ｖｐｒｅが出力され、第２結合荷重を記憶している場合には、低い電圧の電圧信号Ｖｐｒｅが出力される。このシナプス回路１１からの電圧信号Ｖｐｒｅが出力線ＯＬを介して本体部１８の制御ゲートＣＧに加えられる。なお、ＭＯＳトランジスタ２５がオフすると、コンデンサ３６が放電して電圧信号Ｖｐｒｅの電圧が低下するが、コンデンサ３６がＭＴＪ素子３１、３３、ＭＯＳトランジスタ３２、３４等を通して放電するため電圧信号Ｖｐｒｅの電圧は漸減し、直ちに０Ｖになるわけではない。

【0051】

１つのニューロン回路１７に注目すると、それが配された列１６内の各シナプス回路１１から出力される電圧信号Ｖｐｒｅの電圧がそれぞれ対応する制御ゲートＣＧに加えられる。もちろん、第１プレスパイクパルスが入力されないシナプス回路１１からは制御ゲートＣＧに電圧は加えられない。上記のように各制御ゲートＣＧに電圧信号Ｖｐｒｅの電圧が加えられて、フローティングゲートＦＧの電位が閾値に達すると、ＭＯＳトランジスタ４１がオフとなり、ＭＯＳトランジスタ４２がオンとなる。この結果、インバータ４３の出力がＬレベルからＨレベルに反転し、パルス発生器４４から第１ポストスパイクパルスが出力される。フローティングゲートＦＧの電位が閾値に達しなければ、ＭＯＳトランジスタ４１がオフ、ＭＯＳトランジスタ４２がオンになることはないので、第１ポストスパイクパルスが出力されることはない。

【0052】

上記のようにして、前段部２０から各行のプレスパイク線ＰｒＬに出力される第１プレスパイクパルスのタイミング及び各シナプス回路１１に記憶されている結合荷重に応じて、列１６ごとに設けられたニューロン回路１７から第１ポストスパイクパルスが出力される。認知モードにおける、第１ポストスパイクパルスは、例えばニューロン回路１７の次段のニューロン回路との間に設けたシナプス回路に送られる。

【0053】

上記認知モードでは、荷重記憶部１４から本体部１８に対しては、プレスパイクに施される重み付けが電圧信号Ｖｐｒｅの電圧の大小として伝達され、その電圧の総和を容量結合された制御ゲートＣＧ、フローティングゲートＦＧによって得ている。このため、結合荷重とプレスパイクパルスとの積和を演算する演算回路を設けることなく、積和演算の結果によるポストスパイクパルスに相当する第１ポストスパイクパルスが得られる。

【0054】

また、制御ゲートＣＧ（実際にはコンデンサ３６）を充電する極めて微小な電流が流れるだけなので、低電力での動作が可能である。また、荷重記憶部１４では、２つのＭＴＪ素子３１、３３は、必ず互いに逆の抵抗状態が書き込まれている。このため、電圧信号Ｖｐｒｅの出力時には、一方（低抵抗）のＭＴＪ素子に電流が流れ、他方（高抵抗）のＭＴＪ素子にはほとんど電流が流れない。そして、一方（低抵抗）のＭＴＪ素子に流れる電流の向きは、そのＭＴＪ素子を低抵抗にする書込み電流の向きである。したがって、高抵抗のＭＴＪ素子も、低抵抗のＭＴＪ素子も、電圧信号Ｖｐｒｅを出力する際に流れる電流によって磁化の向きが反転するようなリードディスターブが生じることがない。

【0055】

次に学習モードについて説明する。学習モードでは、認知モードと同様に、各々の入力回路２０ａから前段部２０の処理の内容に応じたタイミングで、第１プレスパイクパルスがプレスパイク線ＰｒＬに出力される。この学習モードにおいても、第１プレスパイクパルスが出力されると、認知モードの場合と同様に、荷重記憶部１４が動作して電圧信号Ｖｐｒｅが出力される。

【0056】

この学習モードでは、図６、図７に示すように、第１プレスパイクパルスに同期して、パルス幅Ｔｗの第２プレスパイクパルスが入力回路２０ａからワード線ＷＬに出力される。なお、図６は、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行する場合、図７は、第１プレスパイクパルスに対して第１ポストスパイクパルスが先行する場合であって、いずれも第１プレスパイクパルスと第１ポストスパイクパルスとのパルス時間差ΔＴが規定時間Ｔｗ以内の場合を示している。

【0057】

プレスパイク線ＰｒＬを介して第１プレスパイクパルスが入力されたシナプス回路１１は、認知モードの場合と同様に、それの荷重記憶部１４が記憶している結合荷重に応じた電圧信号Ｖｐｒｅを、同じ列１６に配されている本体部１８に出力する。本体部１８についても、制御ゲートＣＧに電圧信号Ｖｐｒｅの電圧が加えられて、フローティングゲートＦＧの電位が閾値に達すると、ＭＯＳトランジスタ４１がオフとなり、ＭＯＳトランジスタ４２がオンとなる。この結果、パルス発生器４４から第１ポストスパイクパルスが第１ポストスパイク線ＰＯＬａに出力される。また、第１ポストスパイクパルスと同期して、本体部１８からパルス幅Ｔｗの第２ポストスパイクパルスが第２ポストスパイク線ＰＯＬｂに出力される。

【0058】

さらに、ビット線ドライバ１９によって、第１ポストスパイクパルスの出力と同時に、第１ポストスパイクパルスのパルス幅とほぼ同じ期間においてビット線電位差ΔＶＢが正とされ、この後にビット線電位差ΔＶＢが負とされる。この後、第１ポストスパイクパルスの発生時から規定時間Ｔｗの経過した時点で、ビット線電位差ΔＶＢが０Ｖにされる。

【0059】

第２プレスパイクパルスは、上述のように第１プレスパイクパルスと同時に出力が開始され、規定時間Ｔｗと同じパルス幅を有している。このため、例えば、図６に示されるように、上記の第１ポストスパイクパルスが出力されたタイミングから時間Ｔｗだけ遡った期間内に、第１プレスパイクパルスがシナプス回路１１に入力されると、そのシナプス回路１１の選択部１５には、第２プレスパイクパルスの入力中に第１ポストスパイクパルスが入力される。この結果、第１ポストスパイクパルスとほぼ同時に、選択部１５から選択信号が荷重記憶部１４に出力され、ビット線電位差ΔＶＢが正となっている期間に、その荷重記憶部１４内のＭＯＳトランジスタ２３、２４がそれぞれオンになる。

【0060】

上記のようにＭＯＳトランジスタ２３、２４がそれぞれオンになると、ビット線ＢＬの電位がビット線ＢＬＢよりも高いので、書き込み電流が、ビット線ＢＬからＭＯＳトランジスタ２３、ＭＴＪ素子３１、ＭＴＪ素子３３、ＭＯＳトランジスタ２４を経てビット線ＢＬＢに至る経路で流れる。これにより、ＭＴＪ素子３１は、高抵抗になり、ＭＴＪ素子３３は、低抵抗になる。この結果、シナプス回路１１は、第１結合荷重を記憶した状態になる。

【0061】

なお、このようにパルス時間差ΔＴが規定時間Ｔｗ以下で、第１ポストスパイクパルスよりも第１プレスパイクパルスが先行する場合には、ＭＯＳトランジスタ２３、２４と同時にＭＯＳトランジスタ２５がオンになる。一方、上述のように電源線ＰＬの電圧を｜ΔＶＢ｜／２程度としている。このため、ＭＯＳトランジスタ２３、２４と同時にＭＯＳトランジスタ２５がオンになっても、ビット線ＢＬと電源線ＰＬとの間、及び電源線ＰＬとビット線ＢＬＢとの間のいずれにも電位差を生じるため、上記のように書き込み電流が流れ、ＭＴＪ素子３１、３３によって第１結合荷重が記憶された状態になる。

【0062】

一方、第２ポストスパイクパルスは、第１ポストスパイクパルスと同時に出力が開始され、規定時間Ｔｗと同じパルス幅を有している。このため、図７に示されるように、上記の第１ポストスパイクパルスが出力されてから規定時間Ｔｗが経過するまでの期間内に、第１プレスパイクパルスがシナプス回路１１に入力されると、そのシナプス回路１１の選択部１５には、第２ポストスパイクパルスの入力中に第１プレスパイクパルスが入力される。この結果、第１プレスパイクパルスとほぼ同時に、選択部１５から選択信号が荷重記憶部１４に出力されるので、ビット線電位差ΔＶＢが負となっている期間に、その荷重記憶部１４内のＭＯＳトランジスタ２３、２４がそれぞれオンになる。

【0063】

上記のようにＭＯＳトランジスタ２３、２４がそれぞれオンになると、ビット線ＢＬＢの電位がビット線ＢＬよりも高いので、書き込み電流が、ビット線ＢＬＢからＭＯＳトランジスタ２４、ＭＴＪ素子３３、ＭＴＪ素子３１、ＭＯＳトランジスタ２３を経てビット線ＢＬに至る経路で流れる。これにより、ＭＴＪ素子３１は、低抵抗になり、ＭＴＪ素子３３は、高抵抗になる。この結果、シナプス回路１１は、第２結合荷重を記憶した状態になる。

【0064】

なお、第１ポストスパイクパルスに対して時間Ｔｗを超えて第１プレスパイクパルスが先行している場合には、第２プレスパイクパルスが入力されていない選択部１５に第１ポストスパイクパルスが入力される。また、第１プレスパイクパルスに対して時間Ｔｗを超えて第１ポストスパイクパルスが先行している場合には、第２ポストスパイクパルスが入力されていない選択部１５に第１プレスパイクパルスが入力される。これらの場合には、選択信号が発生しないから、結合荷重の書き込み動作を荷重記憶部１４は行わない。

【0065】

上記のようにして各シナプス回路１１は、その結合荷重が書き換えられ、書き換え後に第１プレスパイクパルスが入力されると、上記同様にして新たな結合荷重に応じた電圧信号Ｖｐｒｅをニューロン回路１７に出力する。また、ニューロン回路１７は、フローティングゲートＦＧの電位が閾値に達すると、上記同様に第１ポストスパイクパルス，第２ポストスパイクパルスを出力する。そして、各シナプス回路１１では、第１ポストスパイクパルスが入力されたタイミングの前後の時間Ｔｗの各期間内に第１プレスパイクパルスが入力されると、再び結合荷重が書き換えられる。以上のようにして、各シナプス回路１１の結合荷重が更新されて，各シナプス回路１１には最終的なものが保持される。

【0066】

上記のように学習モードでは、書き込み電流を流してＭＴＪ素子３１、３３の磁化状態を変化させているが、ＭＴＪ素子３１、３３を平行状態と反平行状態との相互に変化させるのに要する時間（以下、書き換え時間という）は、非常に短いため、高速な動作が可能である。例えば、ＭＴＪ素子３１、３３の書き換え時間は、ＲｅＲＡＭに対して１／１０程度ある。

【0067】

以上のように認知モード、学習モードのいずれにおいても、ニューラルネットワーク回路装置１０は、高速かつ低電力で動作が可能であり、より最適な構成になっている。また、結合荷重の書き込みを許容する時間窓を、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行する場合には、第１時間窓パルスとしての入力回路２０ａからの第２プレスパイクパルスを用いて、第１プレスパイクパルスに対して第１ポストスパイクパルスが先行する場合には、第２時間窓パルスとしてのニューロン回路１７からの第２ポストスパイクパルスを用いてそれぞれ規定し、結合荷重の書き込みタイミングの制御は、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行する場合には、第１書き込み制御パルスとしてのニューロン回路１７からの第１ポストスパイクパルスを用いて、第１プレスパイクパルスに対して第１ポストスパイクパルスが先行する場合には、第２書き込み制御パルスとしての入力回路２０ａからの第１プレスパイクパルスを用いてそれぞれ規定しているので、ＳＴＤＰに基づくシナプス回路の駆動を簡単にすることができる。延いては、ＳＴＤＰに基づく駆動を簡単な回路構成で実現することができる。

【0068】

また、シナプス回路が記憶する結合荷重は、相対的に重みが大きい第１結合荷重と小さい第２結合荷重のいずれかとなる二値のものでも、重みが異なる３以上の結合荷重のうちのいずれかとなる多値のものでもよい。

【0069】

シナプス回路が記憶する結合荷重を多値とする場合には、例えば各シナプス回路にそれぞれ、荷重記憶部と選択部とからなる記憶ユニットを複数（例えばＭ個）設け、各荷重記憶部は、上記と同様に、それぞれ第１結合荷重または第２結合荷重のいずれかを記憶するように構成する。１個のシナプス回路内における各選択部に入力される第２ポストスパイクパルスのパルス幅を時間Ｔｗ（Ｔｗは規定時間）内で互いに異なるものとし、同様に第２プレスパイクパルスのパルス幅を時間Ｔｗ（Ｔｗは規定時間）内で互いに異なるものとする。これにより、第１ポストスパイクパルスと第１プレスパイクパルスとのパルス時間差ΔＴの長短に応じて、選択信号が入力される荷重記憶部の個数が増減する。

【0070】

１つのシナプス回路に注目すると、第１プレスパイクパルスが第１ポストスパイクパルスに先行する場合には、パルス時間差ΔＴが小さいほど第１結合荷重が書き込まれる荷重記憶部の個数が多くなり、パルス時間差ΔＴが大きいほど第１結合荷重が書き込まれる荷重記憶部の個数が少なくなる。逆に、第１ポストスパイクパルスが第１プレスパイクパルスに先行する場合には、パルス時間差ΔＴが小さいほど第２結合荷重が書き込まれる荷重記憶部の個数が多くなり、パルス時間差ΔＴが大きいほど第２結合荷重が書き込まれる荷重記憶部の個数が少なくなる。結果的に、１つのシナプス回路は、第１結合荷重を０個ないしＭ個の荷重記憶部に記憶した状態（第１結合荷重を記憶していない荷重記憶部には第２結合荷重が記憶される）に対応したＭ＋１種類の結合荷重を記憶することができる。

【0071】

この場合にも、各荷重記憶部は、入力信号としての第１プレスパイクパルスが出力されているときに、記憶している結合荷重に応じた電圧または電流を本体部にそれぞれ出力する。１個のシナプス回路からは、第１プレスパイクパルスの入力に応答して、その各荷重記憶部に記憶している結合荷重に応じた各電圧または各電流が本体部に出力される。本体部は、入力される各電圧または各電流の総和に基づいて動作するから、１つのシナプス回路からの各電圧または各電流についてもそれらの和に基づいて動作することになり、結果的にシナプス回路が記憶しているＭ＋１種類の結合荷重のうちのいずれかの結合荷重を本体部に出力することになる。

【0072】

［第２実施形態］
第２実施形態は、時間窓の制御をプレニューロン回路側からの信号だけで行い、結合荷重の書き込みタイミングの制御をポストニューロン回路側からの信号だけで行うものである。なお、以下に詳細を説明する他は、第１実施形態と同様であり、実質的に同じ構成部材には同一の符号を付して、その詳細な説明を省略する。

【0073】

図８において、第２実施形態に係るニューラルネットワーク回路装置６０は、第１実施形態に係るニューラルネットワーク回路装置と同様な構成であるが、第１及び第２ポストスパイク線が設けられていない。ニューロン回路１７の本体部１８は、第１ポストスパイクを次段のニューロン回路との間に設けたシナプス回路のみに送る。なお、本体部１８は、第２ポストスパイクは出力しない。

【0074】

また、ビット線ドライバ１９は、学習モードの際に、ビット線ＢＬ，ＢＬＢの電位を制御して、第１ポストスパイクパルスと同時に第１ポストスパイクパルスのパルス幅とほぼ同じ時間でビット線電位差ΔＶＢをパルス状に正とし、第１ポストスパイクパルスの発生から時間Ｔｗの経過後に第１ポストスパイクパルスのパルス幅とほぼ同じ時間でビット線電位差ΔＶＢをパルス状に負とする。この例では、このパルス状のビット線電位差ΔＶＢの正の変化が第１書き込みパルスであり、パルス状のビット線電位差ΔＶＢの負の変化が第２書き込みパルスとして機能する。

【0075】

さらに、シナプス回路１１は、荷重記憶部６４のみで構成されており、荷重記憶部６４には、電源線ＰＬ、ソース線ＳＬ、ビット線ＢＬ、ＢＬＢ、プレスパイク線ＰｒＬの他、ワード線ＷＬが接続されている。

【0076】

図９に示すように、荷重記憶部６４は、それを構成するＭＯＳトランジスタ２３、２４のゲートがワード線ＷＬに接続されている。したがって、ＭＯＳトランジスタ２３、２４は、第２プレスパイクパルスが出力されている間にオンとなる。荷重記憶部６４の構成は、これらのＭＯＳトランジスタ２３、２４の接続の他は、第１実施形態の荷重記憶部と同じである。なお、認知モードにおける、荷重記憶部６４の動作及びニューラルネットワーク回路装置６０の動作は、第１実施形態と同じである。

【0077】

上記のように構成されるニューラルネットワーク回路装置６０では、プレニューロン回路としての入力回路からの第２プレスパイクパルスが、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行する場合及び第１プレスパイクパルスに対して第１ポストスパイクパルスが先行する場合の時間窓を規定する。したがって、この例では、第２プレスパイクパルスが共通時間窓パルスである。

【0078】

図１０、図１１に示すように、学習モードでは、本体部１８からの第１ポストスパイクパルスの発生と同時に、ビット線ドライバ１９によって、ビット線電位差ΔＶＢが第１ポストスパイクパルスのパルス幅とほぼ同じ時間だけ正とされ、その後に「０Ｖ」とされる。この後に、第１ポストスパイクパルスの発生から時間Ｔｗが経過した時点でビット線電位差ΔＶＢが第１ポストスパイクパルスのパルス幅とほぼ同じ時間だけ負とされ、その後に「０Ｖ」とされる。

【0079】

第１プレスパイクパルスと同時に出力される第２プレスパイクパルスのパルス幅が時間Ｔｗである。このため、例えば、図１０に示されるように、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行し、それらのパルス時間差ΔＴが規定時間Ｔｗ以内である場合には、第２プレスパイクパルスによってＭＯＳトランジスタ２３、２４がオンとなっている期間中に、ビット線電位差ΔＶＢが正となる。この結果、書き込み電流がビット線ＢＬからＭＯＳトランジスタ２３、ＭＴＪ素子３１、ＭＴＪ素子３３、ＭＯＳトランジスタ２４を経てビット線ＢＬＢに至る経路で流れる。これにより、ＭＴＪ素子３１が高抵抗になり、ＭＴＪ素子３３が低抵抗になって荷重記憶部６４は、第１結合荷重を記憶した状態になる。

【0080】

また、第１プレスパイクパルスと同時に出力される第２プレスパイクパルスのパルス幅が時間Ｔｗであって、さらに第１ポストスパイクパルスから時間Ｔｗだけ遅れてビット線電位差ΔＶＢが負になる。このため、例えば、図１１に示されるように、第１プレスパイクパルスに対して第１ポストスパイクパルスが先行し、それらのパルス時間差ΔＴが規定時間Ｔｗ以内である場合には、第２プレスパイクパルスによってＭＯＳトランジスタ２３、２４がオンとなっている期間中に、ビット線電位差ΔＶＢが負となる。この結果、書き込み電流がビット線ＢＬＢからＭＯＳトランジスタ２４、ＭＴＪ素子３３、ＭＴＪ素子３１、ＭＯＳトランジスタ２３を経てビット線ＢＬに至る経路で流れる。これにより、ＭＴＪ素子３１は、低抵抗になり、ＭＴＪ素子３３は、高抵抗になって、シナプス回路１１が第２結合荷重を記憶した状態になる。

【0081】

なお、第１ポストスパイクパルスに対して時間Ｔｗを超えて第１プレスパイクパルスが先行している場合及び第１プレスパイクパルスに対して時間Ｔｗを超えて第１ポストスパイクパルスが先行している場合では、第２プレスパイクパルスが荷重記憶部６４に入力されている期間外でビット線電位差ΔＶＢが正または負となる。したがって、この場合には、結合荷重の書き込み動作を荷重記憶部６４は行わない。

【0082】

この第２実施形態では、結合荷重の書き込みを許容する時間窓を、共通時間窓パルスとしての入力回路２０ａからの第２プレスパイクパルスを用いて規定し、結合荷重の書き込みタイミングの制御を、第１書き込みパルスとしてのパルス状のビット線電位差ΔＶＢの正の変化と、第２書き込みパルスとしてのパルス状のビット線電位差ΔＶＢの負の変化とを用いて規定しているので、ＳＴＤＰに基づくシナプス回路の駆動を簡単にすることができる。また、延いては、ＳＴＤＰに基づく駆動を簡単な回路構成で実現することができる。

【0083】

［第３実施形態］
第３実施形態は、第２実施形態とは逆に時間窓の制御をポストニューロン回路側からの信号だけで行い、結合荷重の書き込みタイミングの制御をプレニューロン回路側からの信号だけで行うものである。なお、以下に詳細を説明するように、ビット線ドライバによるビット線電位差ΔＶＢの変化と、第２プレスパイクパルスのパルス幅が異なる他は、第２実施形態と同様であり、ニューラルネットワーク回路装置及びシナプス回路として図８、図９を参照し、実質的に同じ構成部材には同一の符号を付して、その詳細な説明を省略する。

【0084】

第３実施形態では、ニューラルネットワーク回路装置６０の入力回路２０ａは、図１２、図１３に示すように、第２プレスパイクパルスを、第１プレスパイクパルスから時間Ｔｗだけ遅延させて出力する。この例では、第２プレスパイクパルスは、第１プレスパイクパルスと同じパルス幅を有する。第２プレスパイクパルスは、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行する場合及び第１プレスパイクパルスに対して第１ポストスパイクパルスが先行する場合の共通書き込みパルスである。

【0085】

また、ビット線ドライバ１９は、学習モードの際に、第１ポストスパイクパルスとほぼ同時にビット線電位差ΔＶＢをパルス状に正とし、このビット線電位差ΔＶＢを時間Ｔｗの期間だけ継続してから、ビット線電位差ΔＶＢを時間Ｔｗの期間だけ継続してパルス状に負にする。この例では、正のビット線電位差ΔＶＢのパルス状の変化が第１時間窓パルスであり、負のビット線電位差ΔＶＢのパルス状の変化が第２時間窓パルスである。

【0086】

この例では、第１プレスパイクパルスに対して第２プレスパイクパルスが時間Ｔｗだけ遅延して出力されるとともに、第１ポストスパイクパルスとほぼ同時にビット線電位差ΔＶＢが正になり、その正のビット線電位差ΔＶＢが時間Ｔｗだけ継続される。このため、例えば、図１２に示されるように、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行し、それらのパルス時間差ΔＴが規定時間Ｔｗ以内である場合には、ビット線電位差ΔＶＢが正となっている期間中に、第２プレスパイクパルスによってＭＯＳトランジスタ２３、２４がオンになる。これにより、ＭＴＪ素子３１が高抵抗になり、ＭＴＪ素子３３が低抵抗になって荷重記憶部６４は、第１結合荷重を記憶した状態になる。

【0087】

また、第１プレスパイクパルスに対して第２プレスパイクパルスが時間Ｔｗだけ遅延して出力されるとともに、第１ポストスパイクパルスから時間Ｔｗだけ遅延してビット線電位差ΔＶＢが負になり、その負のビット線電位差ΔＶＢが時間Ｔｗだけ継続される。このため、例えば、図１３に示されるように、第１プレスパイクパルスに対して第１ポストスパイクパルスが先行し、それらのパルス時間差ΔＴが規定時間Ｔｗ以内である場合には、ビット線電位差ΔＶＢが負となっている期間中に、第２プレスパイクパルスによってＭＯＳトランジスタ２３、２４がオンとなる。これにより、ＭＴＪ素子３１は、低抵抗になり、ＭＴＪ素子３３は、高抵抗になる。この結果、シナプス回路１１は、第２結合荷重を記憶した状態になる。

【0088】

この第３実施形態によっても、第２実施形態と同様にＳＴＤＰに基づくシナプス回路の駆動を簡単にすることができる。また、延いては、ＳＴＤＰに基づく駆動を簡単な回路構成で実現することができる。

【0089】

［第４実施形態］
第４実施形態は、シナプス回路を複数の荷重記憶部で構成し、第１ポストスパイクパルスと第１プレスパイクパルスとのパルス時間差に応じて、シナプス回路が記憶している結合荷重を段階的に変化させるものである。なお、以下に詳細を説明する他は、第３実施形態と同様であり、実質的に同じ構成部材には同一の符号を付して、その詳細な説明を省略する。

【0090】

この例では、図１４に示すように、シナプス回路１１は、列方向に並ぶ複数、この例では４個の荷重記憶部６４Ａ～６４Ｄを有している。荷重記憶部６４Ａ～６４Ｄは、第３実施形態の荷重記憶部６４（図９参照）と同じ構成であり、ビット線ＢＬ、ＢＬＢ、プレスパイク線ＰｒＬ、ワード線ＷＬ、出力線ＯＬに同様に接続されている。また、電源線、ソース線についても同様に接続されているが、図１４ではこれらを省略して描いてある。荷重記憶部６４Ａ～６４Ｄは、共通のビット線ＢＬ、ＢＬＢに接続されているが、プレスパイク線ＰｒＬ、ワード線ＷＬについては互いに異なる行のものに接続されている。また、荷重記憶部６４Ａ～６４Ｄからの出力線ＯＬは、それぞれ同じ列のニューロン回路１７に接続されている。

【0091】

入力回路２０ａは、シナプス回路１１の荷重記憶部６４Ａ～６４Ｄに対応した遅延回路６６ａ～６６ｄを有しており、それぞれ対応する荷重記憶部６４Ａ～６４Ｄにワード線ＷＬを介して接続されている。遅延回路６６ａ～６６ｄは、第１プレスパイクパルスがそれぞれ入力され、入力される第１プレスパイクパルスを予め設定された遅延時間だけ遅延させた第２～第５プレスパイクパルス（以下、これらを区別しない場合には遅延プレスパイクパルスと称する）を対応するワード線ＷＬに出力する。この例では、第２～第５プレスパイクパルスのそれぞれが共通書き込みパルスである。

【0092】

遅延回路６６ａ～６６ｄには、互いに異なる遅延時間が設定されている。この例では、遅延回路６６ａの遅延時間は１／４Ｔｗ、遅延回路６６ｂの遅延時間は１／２Ｔｗ、遅延回路６６ｃの遅延時間は３／４Ｔｗ、遅延回路６６ｄの遅延時間はＴｗであり、遅延時間を１／４Ｔｗステップで設定している。なお、遅延時間は適宜設定でき、例えば遅延時間が非線形（不等間隔）に増加するように設定してもよい。

【0093】

学習モードでは、図１５に一例を示すように、第１プレスパイクパルスを基準にして、遅延時間１／４Ｔｗだけ遅延した第２プレスパイクパルス、遅延時間１／２Ｔｗだけ遅延した第３プレスパイクパルス、遅延時間は３／４Ｔｗだけ遅延した第４プレスパイクパルス、遅延時間Ｔｗだけ遅延した第５プレスパイクパルスが生成される。

【0094】

なお、上記の遅延時間は、一例であり遅延時間は適宜設定できる。例えば、遅延時間が非線形（不等間隔）に増加するように設定してもよい。また、値Ｓを２以上の整数、遅延時間を１／Ｓ・Ｔｗ、２／Ｓ・Ｔｗ、…、（Ｓ－１）／Ｓ・Ｔｗ、Ｔｗとして、値Ｓを任意に設定するようにしてもよい。

【0095】

上記のように、第１プレスパイクパルスから異なる遅延時間すなわち相互に時間差を有する第２～第５プレスパイクパルスが入力回路２０ａから対応するワード線ＷＬに出力される。これにより、荷重記憶部６４Ａには第２プレスパイクパルスが、荷重記憶部６４Ｂには第３プレスパイクパルスが、荷重記憶部６４Ｃには、第４プレスパイクパルスが、荷重記憶部６４Ｄには第５プレスパイクパルスがそれぞれ異なるタイミングで入力される。

【0096】

例えば、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行し、パルス時間差ΔＴが時間Ｔｗ以下となる場合では、ビット線電位差ΔＶＢが正となっている期間中に第２～第５プレスパイクパルスが入力されるシナプス回路１１中の荷重記憶部の個数が段階的に増加する。したがって、この場合には、パルス時間差ΔＴが小さくなるほど、シナプス回路１１中の第１結合荷重が書き込まれる荷重記憶部の個数が段階的に増加する。

【0097】

具体的には、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行し、パルス時間差ΔＴが時間Ｔｗ以下であり３／４Ｔｗより大きくなる範囲では、ビット線電位差ΔＶＢが正となっている期間中に第５プレスパイクパルスが荷重記憶部６４Ｄに入力され、この荷重記憶部６４Ｄに第１結合荷重が書き込まれる。しかし、第２～第４プレスパイクパルスは、ビット線電位差ΔＶＢが正となる前に荷重記憶部６４Ａ～６４Ｃに入力されるため、荷重記憶部６４Ａ～６４Ｃの結合荷重は書き換えられない。

【0098】

また、図１５に実線で示されるように、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行し、パルス時間差ΔＴが１／２Ｔｗより大きく３／４Ｔｗ以下となる範囲では、ビット線電位差ΔＶＢが正となっている期間中に荷重記憶部６４Ｃ、６４Ｄに第４及び第５プレスパイクパルスが入力される。このため、荷重記憶部６４Ｃ、６４Ｄに第１結合荷重がそれぞれ書き込まれる。これに対して、第２、第３プレスパイクパルスは、ビット線電位差ΔＶＢが正となる前に荷重記憶部６４Ａ～６４Ｂに入力されるため、荷重記憶部６４Ａ、６４Ｂの結合荷重は書き換えられない。

【0099】

同様に、パルス時間差ΔＴが１／４Ｔｗより大きく１／２Ｔｗ以下となる範囲では荷重記憶部６４Ｂ～６４Ｄに第１結合荷重がそれぞれ書き込まれ、荷重記憶部６４Ａの結合荷重は書き換えられない。さらに、パルス時間差ΔＴが１／４Ｔｗ以下となる範囲では、荷重記憶部６４Ａ～６４Ｄのそれぞれに第１結合荷重が書き込まれる。

【0100】

なお、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行している場合で、パルス時間差ΔＴが規定時間Ｔｗを超えているときには、ビット線電位差ΔＶＢが正となる前に第２～第５プレスパイクパルスの全てが荷重記憶部６４Ａ～６４Ｄに入力されるため、荷重記憶部６４Ａ～６４Ｄの結合荷重は書き換えられない。

【0101】

一方、第１プレスパイクパルスに対して第１ポストスパイクパルスが先行し、パルス時間差ΔＴが時間Ｔｗ以下となる場合では、パルス時間差ΔＴが大きくなるほど、ビット線電位差ΔＶＢが負となっている期間中に第２～第５プレスパイクパルスが入力されるシナプス回路１１中の荷重記憶部の個数が増加する。また、この場合では、パルス時間差ΔＴが大きく増加するのにしたがって、ビット線電位差ΔＶＢが正となっている期間中に、第２～第５プレスパイクパルスが入力されるシナプス回路１１中の荷重記憶部の個数が減少する。したがって、パルス時間差ΔＴが大きくなるほど、シナプス回路１１中の第１結合荷重が書き込まれる荷重記憶部の個数が段階的に減少するとともに、第２結合荷重が書き込まれる荷重記憶部の個数が段階的に増加する。なお、図１５では、第１プレスパイクパルスに対して第１ポストスパイクパルスが先行し、パルス時間差ΔＴが３／４Ｔｗよりも大きくなっている場合を二点鎖線で示してある。

【0102】

また、第１プレスパイクパルスに対して第１ポストスパイクパルスが先行し、パルス時間差ΔＴが規定時間Ｔｗを超えて時間２Ｔｗに達するまでの範囲では、シナプス回路１１中の第２結合荷重が書き込まれる荷重記憶部の個数が段階的に減少し、結合荷重が書き換えられない荷重記憶部の個数が段階的に増加する。第１プレスパイクパルスに対して第１ポストスパイクパルスが先行し、パルス時間差ΔＴが時間２Ｔｗを超える範囲では、荷重記憶部６４Ａ～６４Ｄの結合荷重は書き換えられない。

【0103】

認知モード及び学習モードのいずれのモードでも、ニューロン回路１７の本体部１８は、各シナプス回路１１の各荷重記憶部からそれぞれ出力される電圧信号Ｖｐｒｅの電圧レベルの総和を参照している。このため、１個のシナプス回路１１に注目すると、その１個のシナプス回路１１中の荷重記憶部６４Ａ～６４Ｄから出力される電圧信号Ｖｐｒｅの電圧レベルの総和を本体部１８が参照していることになる。したがって、実質的に、シナプス回路１１は、第１結合荷重を記憶している荷重記憶部の個数と第２結合荷重を記憶している荷重記憶部の個数とで決まる重み付けされたプレスパイクパルスをニューロン回路１７に出力することになる。このとき、重み付けされたプレスパイクパルスは、第１結合荷重を記憶している荷重記憶部の個数が多いほど大きな重み付けがされ、第２結合荷重を記憶している荷重記憶部の個数が多いほど小さな重み付けがされていることなり、多値の結合荷重をシナプス回路１１に記憶できる。

【0104】

以上のように、この例によれば、第１ポストスパイクパルス及び第１プレスパイクパルスの先後関係と、パルス時間差ΔＴとによって、シナプス回路１１中の第１結合荷重及び第２結合荷重が書き込まれる荷重記憶部の個数を段階的に変化させることができる。しかも、共通書き込みパルスとなる第２～第５プレスパイクパルスの遅延時間を調整することにより容易に変化態様を変えることできる。

【0105】

上記では、ビット線電位差ΔＶＢが正となっている期間（以下、「第１期間」という）と、ビット線電位差ΔＶＢが負となっている期間（以下、第２期間という）とが同じ長さ（時間長）であり、かつそれぞれを規定時間Ｔｗと同じにしているが、第１期間の長さ、第２期間の長さ及び規定時間Ｔｗの関係は、これに限定されない。例えば、第１期間の長さと規定時間とを同じにし、これらと第２期間の長さとを異なるものとしてもよく、第２期間の長さと規定時間とを同じにし、これらと第１期間の長さとを異なるものとしてもよい。また、第１期間と第２期間の長さを同じにして、これらと規定時間Ｔｗとを異なるものとしてもよく、第１期間の長さ、第２期間の長さ及び規定時間Ｔｗを互いに異なるものとしてもよい。

【0106】

上記の例では、１個のシナプス回路内において遅延時間が異なる遅延プレスパイクパルスが入力される荷重記憶部の個数をそれぞれ１個としているが、一部または全部を複数個としてもよい。また、遅延プレスパイクパルスの遅延時間ごとに、その遅延プレスパイクパルスが入力される荷重記憶部の個数や遅延時間を変えることによって、パルス時間差ΔＴに基づく結合荷重の変化量を異なるもとのすることもできる。この場合、例えば、１個のシナプス回路内の荷重記憶部の個数を、遅延時間が小さい遅延プレスパイクパルスが入力されるものほど個数を多くする。各遅延時間の遅延プレスパイクパルスが入力される荷重記憶部の個数や遅延時間を任意に設定可能（プログラマブル）としておき、予めこれらを適宜設定してニューラルネットワーク回路装置を作動させることも好ましい。

【0107】

マトリクス状に配列された複数のシナプス回路の各行に、上記と同様に第１プレスパイクパルスを任意に設定される遅延時間で遅延させて遅延プレスパイクパルスを生成する遅延回路を設けるとともに、１つの入力回路に割り付ける行（遅延回路）を任意に設定できるようにした回路構成とすれば、各シナプス回路の荷重記憶部の個数、遅延時間を任意に調整でき、ＳＴＤＰに基づく多様なシナプス回路の駆動を実現できる。

【0108】

上記各実施形態では、１回の結合荷重の書き込み動作において、一対のビット線間で荷重記憶部に対してパルス状に書き込み電流を１回流しているが、１回の結合荷重の書き込み動作において、パルス状に書き込み電流を複数回流してもよい。結合荷重を記憶するＭＴＪ素子では、書き込み電流を流しても希に正しく書き込みがなされない場合があるが、このように書き込み電流を複数回流することにより、確実に結合荷重の書き込みを行うことができる。この場合、シナプス回路に入力されて第１書き込みパルス、第２書き込みパルス、共通書き込みパルスとなるパルス（第１プレスパイクパルス、第１ポストスパイクパルス、ビット線の電位のパルス状の変化）を複数のパルスとなるようにすればよい。

【0109】

上記各例の荷重記憶部の構成は、一例であり、これらに特に限定されない。上記各例の荷重記憶部は、それぞれがＭＴＪ素子を含む一対のインバータをクロスカップルした構成であるが、例えばＭＴＪ素子を１個だけ用いた回路構成とすることもできる。また、スピン注入磁化反転（spin transfer torque：STT）方式の二端子型のＭＴＪ素子を用いて荷重記憶部を構成しているが、ＭＴＪ素子の磁化反転の方式、端子数などは、これに限定されない。例えば、スピン軌道トルク反転（ＳＯＴ:Spin Orbital Torque）方式の三端子型のＭＴＪ素子を用いることができる。

【0110】

図１６に示す荷重記憶部７０は、１個のＭＴＪ素子７１を用いた構成例である。この荷重記憶部７０では、ＭＴＪ素子７１、Ｎ型ＭＯＳＦＥＴであるＭＯＳトランジスタ７２、７３が設けられている。ＭＴＪ素子７１は、第１実施形態のＭＴＪ素子と同じく、磁化固定層７１ａと磁化自由層７１ｂが絶縁膜７１ｃを挟んで積層された構造を有する。荷重記憶部７０は、このＭＴＪ素子７１の抵抗の高低（磁化自由層７１ｂの磁化の向き）によって結合荷重の大小を記憶する。この例では、ＭＴＪ素子７１の反平行状態が第１結合荷重であり、平行状態が第２結合荷重である。

【0111】

ＭＴＪ素子７１は、磁化固定層７１ａがＭＯＳトランジスタ７２を介して電源線ＰＬに、磁化自由層７１ｂがソース線ＳＬにそれぞれ接続されている。ＭＯＳトランジスタ７２のゲートは、プレスパイク線ＰｒＬに接続され、ＭＴＪ素子７１とＭＯＳトランジスタ７２との接続ノードがＭＯＳトランジスタ７３を介して接地されている。ＭＯＳトランジスタ７３のゲートは、第２ポストスパイク線ＰＯＬｂに接続されている。コンデンサ３６は、一方の電極がＭＴＪ素子７１とＭＯＳトランジスタ７２との接続ノードに接続されている。これにより、ＭＴＪ素子７１の抵抗値に応じた電位（電圧）が、コンデンサ３６を介して電圧信号Ｖｐｒｅとして出力線ＯＬに出力される。

【0112】

この例では、第１プレスパイクパルスは、ハイアクティブである。また、ソース線ＳＬは、その電位が入力回路２０ａよって制御される。ソース線ＳＬの電位は、認知モードでは接地レベル（０Ｖ）とされている。また、学習モードにおいては、ソース線ＳＬの電位は、通常は接地レベルとされているが、第１プレスパイクパルスが出力されることに同期して変化される。具体的には、第１プレスパイクパルスが立ち下がった時点から時間Ｔｗの期間においてソース線ＳＬの電位が正、すなわち接地レベルよりも高くされ、続く時間Ｔｗの期間において、ソース線ＳＬの電位が負、すなわち接地レベルよりも低くされる。このときの接地レベルに対するソース線ＳＬの電位の大きさ（絶対値）は、ＭＴＪ素子７１の磁化状態を変化させるのに必要な書き込み電流をＭＴＪ素子７１に流すことができるように決められている。

【0113】

第２ポストスパイク線ＰＯＬｂには、ニューロン回路１７からの第２ポストスパイクパルスが供給される。第２ポストスパイクパルスは、第１ポストスパイクパルスよりも時間Ｔｗだけ遅延し、例えば第１ポストスパイクパルスと同じパルス幅を有するものとして、ニューロン回路１７で生成される。なお、この例では、第１ポストスパイクパルスは、シナプス回路１１には供給されない。

【0114】

学習モードの際に、入力回路２０ａは、第１プレスパイクパルスを出力した直後に、時間Ｔｗだけソース線ＳＬの電位を正とし、続く時間Ｔｗの期間にソース線ＳＬの電位を負とする。一方で、ニューロン回路１７は、第１ポストスパイクパルスを出力すると、この第１ポストスパイクパルスから時間Ｔｗだけ遅延して第２ポストスパイクパルスを出力する。この第２ポストスパイクパルスによってＭＯＳトランジスタ７３がオンとなり、ＭＴＪ素子７１がソース線ＳＬと接地との間に接続された状態になる。このため、ソース線ＳＬの電位が正または負となっている期間中に、第２ポストスパイクパルスが出力されてＭＯＳトランジスタ７３がオンとなると、ＭＴＪ素子７１にソース線ＳＬの電位に応じた向きの書き込み電流が流れる。

【0115】

例えば、第１プレスパイクパルスが第１ポストスパイクパルスに先行し、これらのパルス時間差ΔＴが時間Ｔｗ以下である場合には、ソース線ＳＬの電位が正となっているときに、第２ポストスパイクパルスが荷重記憶部７０に入力される。このため、ＭＯＳトランジスタ７３がオンになると、ソース線ＳＬからＭＴＪ素子７１に向けて書き込み電流が流れＭＴＪ素子７１が反平行状態になる。したがって、荷重記憶部７０に第１結合荷重が書き込まれる。

【0116】

一方、第１ポストスパイクパルスが第１プレスパイクパルスに先行し、これらのパルス時間差ΔＴが時間Ｔｗ以下である場合には、ソース線の電位が負になっているときに、第２ポストスパイクパルスが荷重記憶部７０に入力される。このため、ＭＯＳトランジスタ７３がオンになると、ＭＴＪ素子７１からソース線ＳＬに向けて書き込み電流が流れて、ＭＴＪ素子７１が平行状態になる。したがって、荷重記憶部７０に第２結合荷重が書き込まれる。

【0117】

なお、第１ポストスパイクパルスと第１プレスパイクパルスとのいずれか一方が他方に対して時間Ｔｗを超えて先行している場合では、ソース線ＳＬの電位が接地レベルとなっているときに、ＭＯＳトランジスタ７３がオンになるので、結合荷重の書き込み動作は行われない。

【0118】

図１７に示す荷重記憶部８０は、三端子型のＭＴＪ素子８１を用いた構成である。ＭＴＪ素子８１は、磁化固定層８１ａと磁化自由層８１ｂとを絶縁膜８１ｃを挟んで積層した積層体をチャネル層８１ｄ上に設けた構造である。積層体は、チャネル層８１ｄ側から磁化自由層８１ｂ、絶縁膜８１ｃ、磁化固定層８１ａの順番で積層されている。磁化固定層８１ａ、磁化自由層８１ｂは、強磁性体で形成されている。絶縁膜８１ｃは、非磁性の絶縁体で形成されている。チャネル層８１ｄは、反強磁性体を含む導電層であり、一方向に延びた板状に形成されている。このチャネル層８１ｄの一方の面の中央部に積層体が設けられている。

【0119】

磁化固定層８１ａは、例えばその膜面に垂直な方向（図１７の上下方向）の一方の向きに磁化の向きが固定され、磁化自由層８１ｂは、その膜面に垂直な方向に磁化容易軸を有し、磁化の向きが磁化固定層８１ａと同じ向きの平行状態と逆向きの反平行状態とのいずれかに変えることができる。このＭＴＪ素子８１は、チャネル層８１ｄの延びた方向に書き込み電流を流すことで生じるスピン軌道トルクの作用によって磁化自由層８１ｂの磁化方向を変えることができ、磁化自由層８１ｂの磁化方向を書き込み電流の向きに応じたものとすることができる。なお、磁化固定層８１ａ、磁化自由層８１ｂの磁化方向は、膜面に平行な方向であってもよい。

【0120】

磁化固定層８１ａの上面（絶縁膜８１ｃが形成された面とは反対側の面）と、チャネル層８１ｄの延びた方向の一端及び他端とをそれぞれ端子として、ＭＴＪ素子８１が各部に接続されている。ＭＴＪ素子８１は、磁化固定層８１ａの上面がＭＯＳトランジスタ８２を介して電源線ＰＬに接続され、チャネル層８１ｄの一端がＭＯＳトランジスタ８３を介して接地され、他端がソース線ＳＬに接続されている。

【0121】

ＭＯＳトランジスタ８２、８３は、図１６の例のＭＯＳトランジスタ７２、７３と同様に、プレスパイク線ＰｒＬ、第２ポストスパイク線ＰＯＬｂに接続されている。また、ソース線ＳＬの電位の制御及び第２ポストスパイクパルスの発生タイミングについては、図１６の例と同じである。

【0122】

ＭＴＪ素子８１は、積層体に読み出し電圧を印加して、それを貫通する方向の読み出し電流を流し、読み出し電圧と読み出し電流とからＭＴＪ素子８１（積層体）の抵抗の高低を判別することができる。この例では、上述の各例と同様に、ＭＴＪ素子８１の磁化状態（抵抗値）に応じた電圧の電圧信号Ｖｐｒｅとして取り出す。具体的には、ＭＯＳトランジスタ８２がオンした際の磁化固定層８１ａの上面の電位を、コンデンサ３６を介して電圧信号Ｖｐｒｅとして出力線ＯＬに出力する。

【0123】

この図１７の例においても、図１６の例と同様に、ソース線ＳＬの電位が制御されて正または負となっている期間中に、第２ポストスパイクパルスが荷重記憶部８０に入力されることで、チャネル層８１ｄに流れる書き込み電流の向きが変わる。これにより、第１ポストスパイクパルスと第１プレスパイクパルスとのいずれか一方が他方に対して先行し、これらのパルス時間差が規定時間Ｔｗ以下である場合に、ＭＴＪ素子８１は、第１ポストスパイクパルスと第１プレスパイクパルスの先後関係に応じた磁化状態になる。この結果、第１ポストスパイクパルスと第１プレスパイクパルスとの先後に応じて、シナプス回路１１に結合荷重を書き込むことができる。

【0124】

上記、図１６、図１７に示す各例では、いずれも接地レベルよりも高くパルス状に変化するソース線の電位の変化が第１時間窓パルスであり、接地レベルよりも低くパルス状に変化するソース線の電位の変化が第２時間窓パルスである。また、第２ポストスパイクパルスが共通書き込みパルスである。

【0125】

不揮発的に結合荷重を記憶する記憶素子としては、ＭＴＪ素子に限定されない。このような記憶素子としては、電気抵抗の違いを利用してデータを記憶するものを好ましく用いることができる。例えば、相変化メモリ（ＰＣＲＡＭ：Phase Change Random Access Memory）に用いられ、相変化材料層に電流を流した際に発生するジュール熱によって相変化材料の相状態を変化させてデータの書き換えを行う相変化素子、ＲｅＲＡＭ（Resistive RAM, Resistive Random Access Memory）に用いられ、電圧パルスの印加によって荷重記憶部の酸化物層の抵抗値を変化させる抵抗変化素子等が挙げられる。また、不揮発的に結合荷重を記憶する記憶素子として、強誘電体メモリ(Ferroelectric Random Access Memory)に用いられる強誘電体キャパシタを有する強誘電体メモリ素子を用いることもできる。また、その他のバイナリ不揮発記憶素子、例えば、ＮＡＮＤ／ＮＯＲ型フラッシュメモリ素子を用いることもできる。

【0126】

また、上記では、荷重記憶部として、不揮発的に結合荷重を記憶する例について説明しているが、ＳＲＡＭやＤＲＡＭ等のように電力を供給している間だけ結合荷重を記憶する揮発性の回路構成に利用できる。

【0127】

図１８に示す荷重記憶部９０Ａは、直列に接続されたＭＯＳトランジスタ９１ａ及びＭＯＳトランジスタ９１ｂからなるインバータ２１Ａと、直列に接続されたＭＯＳトランジスタ９２ａ及びＭＯＳトランジスタ９２ｂからなるインバータ２２ＡとをクロスカップルさせてＳＲＡＭと同様な回路構成としたものである。なお、以下に詳細を説明する他は、第２実施形態または第３実施形態と同じである。

【0128】

ドライブトランジスタとしてのＭＯＳトランジスタ９１ａ、９２ａは、Ｎ型ＭＯＳＦＥＴであり、ロードトランジスタとしてのＭＯＳトランジスタ９１ｂ、９２ｂは、Ｐ型ＭＯＳＦＥＴである。ＭＯＳトランジスタ９１ｂ、９２ｂの各ソースが電源線ＰＬに直接に接続され、ＭＯＳトランジスタ９１ａ、９２ａの各ソースがソース線ＳＬに接続されている。これにより、インバータ２１Ａ、２２Ａに継続的に電力供給を行って、結合荷重を保持する。結合荷重は、ＭＯＳトランジスタ９１ａ、９１ｂ（またはＭＯＳトランジスタ９１ｂ、９２ｂ）のオン、オフの組み合わせとして保持される。

【0129】

ＭＯＳトランジスタ９１ａ、９１ｂのドレイン同士が接続された接続ノードＳＮは、ＭＯＳトランジスタ２３を介してビット線ＢＬに接続されるとともに、インバータ２２Ａの各ＭＯＳトランジスタ９２ａ、９２ｂのゲートに接続されている。ＭＯＳトランジスタ９２ａ、９２ｂのドレイン同士が接続された接続ノードＳＮＢは、ＭＯＳトランジスタ２４を介してビット線ＢＬＢに接続されるとともに、インバータ２１Ａの各ＭＯＳトランジスタ９１ａ、９２ａのゲートに接続されている。

【0130】

この荷重記憶部９０Ａでは、出力回路部として、コンデンサ３６とともにスイッチ部９３が設けられている。コンデンサ３６とスイッチ部９３とは、直列に接続されており、コンデンサ３６の一端がスイッチ部９３を介して接続ノードＳＮＢに接続されている。スイッチ部９３は、第１プレスパイクパルスが入力されているときにオンとなるものであり、プレスパイク線ＰｒＬに接続されている。これにより、第１プレスパイクパルスに応答して、荷重記憶部９０Ａに記憶されている結合荷重に応じた電圧信号Ｖｐｒｅがコンデンサ３６の他端から出力される。なお、スイッチ部９３は、オンのときのオン抵抗が０Ω、オフの時のオフ抵抗が無限大となる理想スイッチに近い特性を有する回路、例えばＣＭＯＳを用いた回路構成とすることが好ましい。

【0131】

例えば、ＭＯＳトランジスタ９１ａがオフ（ＭＯＳトランジスタ９１ｂがオン）、ＭＯＳトランジスタ９２ａがオン（ＭＯＳトランジスタ９２ｂがオフ）である場合には、接続ノードＳＮＢがＬレベル（０Ｖ）となり、０Ｖの電圧信号が出力される。一方、ＭＯＳトランジスタ９１ａがオン（ＭＯＳトランジスタ９１ｂがオフ）、ＭＯＳトランジスタ９２ａがオフ（ＭＯＳトランジスタ９２ｂがオン）である場合には、接続ノードＳＮＢがＨレベルとなり、相対的に高い電圧信号が出力される。

【0132】

荷重記憶部９０Ａでは、学習モードの際に、第２実施形態または第３実施形態と同様に第２ポストスパイクパルスを発生させ、またビット線ＢＬ、ＢＬＢの電位を切り替えることによって第１結合荷重または第２結合荷重の書き込みを制御する。ビット線ＢＬ、ＢＬＢの電位は、ビット線電位差ΔＶＢの正負に代えて、ビット線ＢＬがＨレベル、ビット線ＢＬＢがＬレベルの状態と、ビット線ＢＬがＬレベル、ビット線ＢＬＢがＨレベルの状態とに変化させる。例えば、第１結合荷重を書き込む場合には、ビット線ＢＬをＬレベル、ビット線ＢＬＢをＨレベルとし、第２結合荷重を書き込む場合には、ビット線ＢＬをＨレベル、ビット線ＢＬＢをＬレベルとする。

【0133】

なお、図１８の例では、ロードトランジスタを用いているが、各ロードトランジスタに代えて、図１９に示す荷重記憶部９０Ｂのように、抵抗素子９６を用いてもよい。

【0134】

上記の各例では、重み付けプレスパイクパルスとして電圧信号を出力する例について説明しているが、結合荷重に応じて電流が増減される電流信号を重み付けプレスパイクパルスとして出力してもよい。図２０に示す例は、荷重記憶部６４の出力回路部を重み付けプレスパイクパルスとして電流信号を出力するように構成したものである。

【0135】

出力回路部は、Ｐ型ＭＯＳＦＥＴからなるＭＯＳトランジスタ９８で構成される。したがって、コンデンサ３６（図９参照）に代えてＭＯＳトランジスタ９８を設けてある。ＭＯＳトランジスタ９８は、ソースが接続ノードＳＮＢに接続され、ドレインが出力線ＯＬに接続されている。ＭＯＳトランジスタ９８のゲートは、プレスパイク線ＰｒＬに接続されている。これにより、第１プレスパイクパルスに応答して、ＭＯＳトランジスタ２５、９８がそれぞれオンすることで、荷重記憶部９７が記憶している結合荷重に応じた電流信号Ｉｐｒｅを出力することができる。なお、電流信号を用いる場合には、ニューロン回路には、電流を積分する回路を設ければよい。

【0136】

他の荷重記憶についても同様に、重み付けプレスパイクパルスとして電流信号を出力するようにすることができる。図２１に示す例は、上述の荷重記憶部１４の出力回路部を電流信号Ｉｐｒｅを出力する構成としたものである。同様に、図２２に示す例は、荷重記憶部７０の出力回路部を、図２３に示す例は、荷重記憶部８０の出力回路部を、それぞれ電流信号Ｉｐｒｅを出力する構成としたものである。これらの荷重記憶部７０、８０の出力回路部では、第１プレスパイクパルスがハイアクティブであるため、Ｎ型ＭＯＳＦＥＴであるＭＯＳトランジスタ９８Ａを出力回路部として用いている。また、図２４に示す例は、荷重記憶部９０Ａの出力回路部を、図２５に示す例は、荷重記憶部９０Ｂの出力回路部を、それぞれ電流信号Ｉｐｒｅを出力する構成としたものである。なお、出力回路部の構成は、適宜に変更することができる。

【符号の説明】

【0137】

１０、６０ ニューラルネットワーク回路装置
１１ シナプス回路
１４、６４、６４Ａ～６４Ｄ、７０、８０、９０Ａ、９０Ｂ 荷重記憶部
１７ ニューロン回路
２０ａ 入力回路
３１、３３、７１、８１ ＭＴＪ素子
６６ａ～６６ｄ 遅延回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】