特許 7599247 時間遅延積分（ＴＤＩ）に基づく画像センサ及びそのイメージング方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-05

(45)【発行日】2024-12-13

(54)【発明の名称】時間遅延積分（ＴＤＩ）に基づく画像センサ及びそのイメージング方法

(51)【国際特許分類】

   H04N 25/768 20230101AFI20241206BHJP

   H04N 25/773 20230101ALI20241206BHJP

【ＦＩ】

H04N25/768

H04N25/773

【請求項の数】 19

(21)【出願番号】P 2023517763

(86)(22)【出願日】2021-09-15

(65)【公表番号】

(43)【公表日】2023-10-18

(86)【国際出願番号】 CN2021118533

(87)【国際公開番号】W WO2022057831

(87)【国際公開日】2022-03-24

【審査請求日】2023-05-16

(31)【優先権主張番号】202010971985.8

(32)【優先日】2020-09-16

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】521119197

【氏名又は名称】ナンジン・ユニバーシティ

【住所又は居所原語表記】Ｎｏ．１６３ Ｘｉａｎｌｉｎ Ａｖｅｎｕｅ， Ｑｉｘｉａ Ｄｉｓｔｒｉｃｔ， Ｎａｎｊｉｎｇ， Ｊｉａｎｇｓｕ ２１００２３， Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】毛 成

(72)【発明者】

【氏名】孔 祥▲順▼

(72)【発明者】

【氏名】▲ヤン▼ 峰

【審査官】越河 勉

(56)【参考文献】

【文献】米国特許出願公開第２０１２／００８７４７２（ＵＳ，Ａ１）

【文献】特開２０１８－０６１０７９（ＪＰ，Ａ）

【文献】特開２０１４－０９３６１６（ＪＰ，Ａ）

【文献】特開２０１９－１９３０４３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０３２７４２４（ＵＳ，Ａ１）

【文献】特開２０１２－００４７２７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／０３０４７５５（ＵＳ，Ａ１）

【文献】KONG XIANGSHUN ET AL，SPAD Sensors with 256x2 Linear Array for Time Delay Integration Demonstration，2018 IEEE SENSORS,IEEE，米国，2018年，1-5

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ２５／７６８

Ｈ０４Ｎ ２５／７７３

(57)【特許請求の範囲】

【請求項1】

時間遅延積分ＴＤＩに基づく画像センサであって、
画像センサのスキャン方向に沿って配置される複数の単一段のリニアを含む多段のリニアアレイを含み、画像センサのスキャン方向を段数方向にし、各単一段のリニアは、リニア方向に沿って並べられる複数の画素を含み、リニア方向は、段数方向に垂直であり、
各段の単一段のリニアは、第１制御信号に応じてカウントモードに入り、第２制御信号に応じて転送モードに入り、前記カウントモードで、各段の単一段のリニアは、画素に入射された光信号をカウントしてカウント値を取得する一方、前記転送モードで、各段の単一段のリニアは、カウントを停止し、最終段の単一段のリニア以外の他の各段の単一段のリニアは、取得した現在のカウント値を次段の単一段のリニアに出力し、最終段の単一段のリニアは、取得した現在のカウント値を出力し、
前記時間遅延積分ＴＤＩに基づく画像センサは、
前記第２制御信号に応じて、最終段の単一段のリニアにより出力されたカウント値をラッチするラッチ回路と、
後段の処理回路がカウント値に基づいて画像情報を生成するように、ラッチ回路がラッチしたカウント値を読み取るアドレス選択回路とをさらに含み、
前記画素は、画素ユニットとカウンタとを含み、
前記カウンタは、多段カスケード接続されるトリガーユニットを含み、多段カスケード接続されるトリガーユニットでは、各段のトリガーユニットは、フリップフロップ、フリップフロップに接続される第１データセレクタ及び第２データセレクタを含み、各段のフリップフロップは、
第１データセレクタの出力端に接続されるデータ入力端と、
第２データセレクタの出力端に接続されるクロック入力端と、
カウントパルスを出力する第１出力端と、
第１データセレクタの第２入力端に接続される第２出力端とを含み、
１段目のトリガーユニット以外の他の各段のトリガーユニットにおける第２データセレクタの第１入力端は、前段のトリガーユニットにおけるフリップフロップの第２出力端に接続され、１段目のトリガーユニットにおける第２データセレクタの第１入力端は、パルス整形回路の出力端に接続され、
各段のトリガーユニットにおける第２データセレクタの第２入力端は、第２制御信号を受信する、時間遅延積分ＴＤＩに基づく画像センサ。

【請求項2】

前記光信号は、光子であり、
前記画素ユニットは、前記光子を検出して、数が光子の数に関連するパルス信号を出力し、
前記カウンタは、画素ユニットにより出力されたパルス信号を受信し、前記第１制御信号に応じてパルス信号の数をカウントすることで前記カウント値を取得し、前記第２制御信号に応じて、カウントを停止するとともに、取得した現在のカウント値を出力する、請求項１に記載の画像センサ。

【請求項3】

画素ユニットは、単一光子アバランシェダイオードＳＰＡＤを含み、ＳＰＡＤを逆バイアス電圧に接続することで、該ＳＰＡＤをガイガーモードで作動させる、請求項２に記載の画像センサ。

【請求項4】

各画素は、
ＳＰＡＤに接続され、ＳＰＡＤが単一光子を受信してアバランシェ増倍が生じると、ＳＰＡＤの逆バイアス電圧を低下させることでアバランシェをクエンチし、パルス信号を出力するクエンチ回路をさらに含む、請求項３に記載の画像センサ。

【請求項5】

各画素は、
クエンチ回路に接続され、クエンチ回路により出力されたパルス信号を整形し、且つカウンタにデジタルパルス信号を出力するパルス整形回路をさらに含む、請求項４に記載の画像センサ。

【請求項6】

前記第１制御信号と前記第２制御信号を生成し、多段のリニアアレイにおける各段に提供するタイミング制御回路をさらに含む、請求項１～５のいずれか１項に記載の画像センサ。

【請求項7】

各単一段のリニアでは、画素ユニットとカウンタは、それぞれに、アレイ方向に沿って画素ユニットリニアとカウンタリニアを形成する、請求項２～５のいずれか１項に記載の画像センサ。

【請求項8】

画素ユニットリニアとカウンタリニアは、多段のリニアアレイで互いに交互に配列され、且つ同一層に配置され、又は
画素ユニットリニアとカウンタリニアは、それぞれに画素ユニットアレイとカウンタアレイを形成し、且つ画素ユニットアレイとカウンタアレイは、同一層に配置され、画素ユニットアレイにおける画素ユニットは、カウンタアレイにおける対応するカウンタに電気的に接続される、請求項７に記載の画像センサ。

【請求項9】

画素ユニットリニアとカウンタリニアは、それぞれに画素ユニットアレイとカウンタアレイを形成し、且つ画素ユニットアレイとカウンタアレイは、異なる層に配置される、請求項７に記載の画像センサ。

【請求項10】

画素ユニットアレイとカウンタアレイは、３Ｄスタックプロセスに従って異なる層に配置され、且つ画素ユニットアレイにおける画素ユニットは、カウンタアレイにおける対応するカウンタに電気的に接続される、請求項９に記載の画像センサ。

【請求項11】

前記クエンチ回路と前記パルス整形回路のうちの少なくとも一方は、前記画素ユニットに集積される、請求項５に記載の画像センサ。

【請求項12】

１段目の単一段のリニア以外の他の各段の単一段のリニアの画素における第１データセレクタの第２入力端は、前段の単一段のリニアの対応するフリップフロップの第１出力端に接続され、
１段目の単一段のリニアの画素における第１データセレクタの第２入力端は、第１レベル信号を受信し、
最終段の単一段のリニアの画素におけるフリップフロップの第１出力端は、ラッチ回路に接続される、請求項１に記載の画像センサ。

【請求項13】

トリガーユニットにおける第１データセレクタと第２データセレクタの制御端は、第１制御信号を受信する、請求項１に記載の画像センサ。

【請求項14】

フリップフロップは、Ｄフリップフロップである、請求項１に記載の画像センサ。

【請求項15】

フリップフロップは、ＪＫフリップフロップ、ＲＳフリップフロップ及びＴフリップフロップのうちの１つであり、トリガーユニットは、ＪＫフリップフロップ、ＲＳフリップフロップ又はＴフリップフロップを利用してＤフリップフロップの機能を実現するように、前記フリップフロップに接続される論理ゲート回路をさらに含む、請求項１に記載の画像センサ。

【請求項16】

時間遅延積分ＴＤＩに基づくイメージング方法であって、
画像センサのスキャン方向に沿って配置される複数の単一段のリニアを利用してイメージングすべき対象をスキャンすることを含み、画像センサのスキャン方向を段数方向にし、各単一段のリニアは、リニア方向に沿って並べられる複数の画素を含み、リニア方向は、段数方向に垂直であり、
第１制御信号に応じて、各単一段のリニアがカウントモードに入るようにし、第２制御信号に応じて、各単一段のリニアが転送モードに入るようにし、
前記カウントモードで、各段の単一段のリニアを利用して、画素に入射された光信号をカウントしてカウント値を取得する一方、前記転送モードで、各段の単一段のリニアがカウントを停止するようにし、最終段の単一段のリニア以外の他の各段の単一段のリニアの取得した現在のカウント値を次段の単一段のリニアに転送し、最終段の単一段のリニアの取得した現在のカウント値を出力し、
前記時間遅延積分ＴＤＩに基づく画像センサは、
前記第２制御信号に応じて、最終段の単一段のリニアにより出力されたカウント値をラッチするラッチ回路と、
後段の処理回路がカウント値に基づいて画像情報を生成するように、ラッチ回路がラッチしたカウント値を読み取るアドレス選択回路とをさらに含み、
前記画素は、画素ユニットとカウンタとを含み、
前記カウンタは、多段カスケード接続されるトリガーユニットを含み、多段カスケード接続されるトリガーユニットでは、各段のトリガーユニットは、フリップフロップ、フリップフロップに接続される第１データセレクタ及び第２データセレクタを含み、各段のフリップフロップは、
第１データセレクタの出力端に接続されるデータ入力端と、
第２データセレクタの出力端に接続されるクロック入力端と、
カウントパルスを出力する第１出力端と、
第１データセレクタの第２入力端に接続される第２出力端とを含み、
１段目のトリガーユニット以外の他の各段のトリガーユニットにおける第２データセレクタの第１入力端は、前段のトリガーユニットにおけるフリップフロップの第２出力端に接続され、１段目のトリガーユニットにおける第２データセレクタの第１入力端は、パルス整形回路の出力端に接続され、
各段のトリガーユニットにおける第２データセレクタの第２入力端は、第２制御信号を受信する、時間遅延積分ＴＤＩに基づくイメージング方法。

【請求項17】

前記光信号は、光子であり、前記イメージング方法は、
前記画素ユニットを利用して光子を検出して、数が光子の数に関連するパルス信号を出力することと、
前記カウンタを利用して、画素ユニットにより出力されたパルス信号を受信し、前記第１制御信号に応じてパルス信号の数をカウントすることで前記カウント値を取得し、前記第２制御信号に応じて、カウントを停止するとともに、取得した現在のカウント値を出力することとをさらに含む、請求項１６に記載のイメージング方法。

【請求項18】

単一光子アバランシェダイオードＳＰＡＤを採用して光子を検出してパルス信号を出力し、ＳＰＡＤを逆バイアス電圧に接続することで、該ＳＰＡＤをガイガーモードで作動させる、請求項１７に記載のイメージング方法。

【請求項19】

前記第２制御信号に応じて、最終段の単一段のリニアにより出力されたカウント値をラッチすることと、
カウント値に基づいて画像情報を生成するように、ラッチのカウント値を読み取ることとをさらに含む、請求項１６～１８のいずれか１項に記載のイメージング方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、２０２０年９月１６日に提出された２０２０１０９７１９８５．８の中国特許出願の優先権を主張しており、上記中国特許出願に開示された内容のすべては、本出願の一部として取り込まれる。

【0002】

本開示は、時間遅延積分（Ｔｉｍｅ ｄｅｌａｙ ｉｎｔｅｇｒａｔｉｏｎ、ＴＤＩ）に基づく画像センサ及びそのイメージング方法に関し、具体的に、単一光子アバランシェダイオード（ＳＰＡＤ、ｓｉｎｇｌｅ ｐｈｏｔｏｎ ａｖａｌａｎｃｈｅ ｄｉｏｄｅ）を採用して時間遅延積分を実現する画像センサ及び対応するイメージング方法に関する。

【背景技術】

【0003】

時間遅延積分は、高速スキャンイメージングモードで画像の信号対雑音比を高めるイメージング方法であり、一般的には、ＣＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）技術、即ちＴＤＩ－ＣＣＤ画像センサに用いられる。図１は、ＴＤＩ画像センサをイメージングに用いる概略図を示す。リニアスキャンシステムでは、ＴＤＩ画像センサの段数の増加方向は、カメラのスキャン方向であり、異なる段のリニアアレイにより同じ場所のシーンに対して複数回の露光イメージングを行うことで、イメージングの等価積分時間を延長させることができ、信号対雑音比を高めることにより有利となる。信号対雑音比とＴＤＩセンサの段数との間には正の相関関係があり、ＴＤＩ画像センサの段数が多いほど、同じイメージング条件下で実現できる画像の信号対雑音比が高くなる。一般的には、ＴＤＩ技術は、リニアスキャンの応用、例えば工業パイプラインのスキャン、中低軌道衛星のスキャンなどの応用に広く用いられており、特に低照度且つ高速のイメージングシステムに適しており、短い時間で高い信号対雑音比の画像を取得することができる。

【0004】

しかしながら、ＴＤＩ－ＣＣＤ画像センサは、製造コストが高く、作動電圧が高いなどのいくつかの劣勢があり、最近、業界では、ＣＭＯＳプロセスに基づくＴＤＩ画像センサが提案されている。ＴＤＩ－ＣＭＯＳ技術は、ＣＭＯＳプロセスと互換性があり、コストが低いが、その変換方式は、通常、行列を読み出した後にアナログドメインの累算又はデジタルドメインの累算を行い、ノイズが入りやすく、複雑な制御タイミングを必要とする。全体的に、ＴＤＩ－ＣＭＯＳ画像センサのノイズレベルとイメージング品質は、いずれもＴＤＩ－ＣＣＤに比べて一定の差がある。

【発明の概要】

【課題を解決するための手段】

【0005】

そのため、本開示の時間遅延積分に基づく画像センサ及びそのイメージング方法は、具体的に単一光子アバランシェダイオードを採用して時間遅延積分を実現する画像センサ及び対応するイメージング方法に関し、特に低照度且つ高速のスキャンイメージングシステムに適している。

【0006】

本開示の一側面によれば、時間遅延積分ＴＤＩに基づく画像センサを提案し、時間遅延積分ＴＤＩに基づく画像センサは、
画像センサのスキャン方向に沿って配置される複数の単一段のリニアを含む多段のリニアアレイを含み、画像センサのスキャン方向を段数方向にし、各単一段のリニアは、リニア方向に沿って並べられる複数の画素を含み、リニア方向は、段数方向に垂直であり、
各段の単一段のリニアは、第１制御信号に応じてカウントモードに入り、第２制御信号に応じて転送モードに入り、前記カウントモードで、各段の単一段のリニアは、画素に入射された光信号をカウントしてカウント値を取得する一方、前記転送モードで、各段の単一段のリニアは、カウントを停止し、最終段の単一段のリニア以外の他の各段の単一段のリニアは、取得した現在のカウント値を次段の単一段のリニアに出力し、最終段の単一段のリニアは、取得した現在のカウント値を出力する。

【0007】

本開示の一例によれば、前記光信号は、光子であり、各画素は、前記光子を検出して、数が光子の数に関連するパルス信号を出力する画素ユニットと、画素ユニットにより出力されたパルス信号を受信し、前記第１制御信号に応じてパルス信号の数をカウントすることで前記カウント値を取得し、前記第２制御信号に応じて、カウントを停止するとともに、取得した現在のカウント値を出力するカウンタとを含む。

【0008】

本開示の一例によれば、画素ユニットは、単一光子アバランシェダイオードＳＰＡＤを含み、ＳＰＡＤを逆バイアス電圧に接続することで、該ＳＰＡＤをガイガーモードで作動させる。

【0009】

本開示の一例によれば、各画素は、
ＳＰＡＤに接続され、ＳＰＡＤが単一光子を受信してアバランシェ増倍が生じると、ＳＰＡＤの逆バイアス電圧を低下させることでアバランシェをクエンチし、パルス信号を出力するクエンチ回路をさらに含む。

【0010】

本開示の一例によれば、各画素は、クエンチ回路に接続され、クエンチ回路により出力されたパルス信号を整形し、且つカウンタにデジタルパルス信号を出力するパルス整形回路をさらに含む。

【0011】

本開示の一例によれば、画像センサは、前記第２制御信号に応じて、最終段の単一段のリニアにより出力されたカウント値をラッチするラッチ回路と、後段の処理回路がカウント値に基づいて画像情報を生成するように、ラッチ回路がラッチしたカウント値を読み取るアドレス選択回路とをさらに含む。

【0012】

本開示の一例によれば、画像センサは、前記第１制御信号と前記第２制御信号を生成し、多段のリニアアレイにおける各段に提供するタイミング制御回路をさらに含む。

【0013】

本開示の一例によれば、各単一段のリニアでは、画素ユニットとカウンタは、それぞれにアレイ方向に沿って画素ユニットリニアとカウンタリニアを形成する。

【0014】

本開示の一例によれば、画素ユニットリニアとカウンタリニアは、多段のリニアアレイで互いに交互に配列され、且つ同一層に配置され、又は画素ユニットリニアとカウンタリニアは、それぞれに画素ユニットアレイとカウンタアレイを形成し、且つ画素ユニットアレイとカウンタアレイは、同一層に配置され、画素ユニットアレイにおける画素ユニットは、カウンタアレイにおける対応するカウンタに電気的に接続される。

【0015】

本開示の一例によれば、画素ユニットリニアとカウンタリニアは、それぞれに画素ユニットアレイとカウンタアレイを形成し、且つ画素ユニットアレイとカウンタアレイは、異なる層に配置される。

【0016】

本開示の一例によれば、画素ユニットアレイとカウンタアレイは、３Ｄスタックプロセスに従って異なる層に配置され、且つ画素ユニットアレイにおける画素ユニットは、カウンタアレイにおける対応するカウンタに電気的に接続される。

【0017】

本開示の一例によれば、前記クエンチ回路と前記パルス整形回路のうちの少なくとも一方は、前記画素ユニットに集積される。

【0018】

本開示の一例によれば、カウンタは、多段カスケード接続されるトリガーユニットを含み、多段カスケード接続されるトリガーユニットでは、各段のトリガーユニットは、フリップフロップ、フリップフロップに接続される第１データセレクタ及び第２データセレクタを含み、各段のフリップフロップは、
第１データセレクタの出力端に接続されるデータ入力端と、
第２データセレクタの出力端に接続されるクロック入力端と、
カウントパルスを出力する第１出力端と、
第１データセレクタの第１入力端に接続される第２出力端とを含み、
１段目のトリガーユニット以外の他の各段のトリガーユニットにおける第２データセレクタの第１入力端は、前段のトリガーユニットにおけるフリップフロップの第２出力端に接続され、１段目のトリガーユニットにおける第２データセレクタの第１入力端は、パルス整形回路の出力端に接続され、
各段のトリガーユニットにおける第２データセレクタの第２入力端は、第２制御信号を受信する。

【0019】

本開示の一例によれば、１段目の単一段のリニア以外の他の各段の単一段のリニアの画素における第１データセレクタの第２入力端は、前段の単一段のリニアの対応するフリップフロップの第１出力端に接続され、
１段目の単一段のリニアの画素における第１データセレクタの第２入力端は、第１レベル信号を受信し、
最終段の単一段のリニアの画素におけるフリップフロップの第１出力端は、ラッチ回路に接続される。

【0020】

本開示の一例によれば、トリガーユニットにおける第１データセレクタと第２データセレクタの制御端は、第１制御信号を受信する。

【0021】

本開示の一例によれば、フリップフロップは、Ｄフリップフロップである。

【0022】

本開示の一例によれば、フリップフロップは、ＪＫフリップフロップ、ＲＳフリップフロップ及びＴフリップフロップのうちの１つであり、トリガーユニットは、ＪＫフリップフロップ、ＲＳフリップフロップ又はＴフリップフロップを利用してＤフリップフロップの機能を実現するように、前記フリップフロップに接続される論理ゲート回路をさらに含む。

【0023】

本開示の別の側面によれば、時間遅延積分ＴＤＩに基づくイメージング方法を提供し、時間遅延積分ＴＤＩに基づくイメージング方法は、画像センサのスキャン方向に沿って配置される複数の単一段のリニアを利用してイメージングすべき対象をスキャンすることを含み、画像センサのスキャン方向を段数方向にし、各単一段のリニアは、リニア方向に沿って並べられる複数の画素を含み、リニア方向は、段数方向に垂直であり、第１制御信号に応じて、各単一段のリニアがカウントモードに入るようにし、第２制御信号に応じて、各単一段のリニアが転送モードに入るようにし、前記カウントモードで、各段の単一段のリニアを利用して、画素に入射された光信号をカウントしてカウント値を取得する一方、前記転送モードで、各段の単一段のリニアがカウントを停止するようにし、最終段の単一段のリニア以外の他の各段の単一段のリニアの取得した現在のカウント値を次段の単一段のリニアに転送し、最終段の単一段のリニアの取得した現在のカウント値を出力する。

【0024】

本開示の一例によれば、前記光信号は、光子であり、前記イメージング方法は、
画素ユニットを利用して光子を検出して、数が光子の数に関連するパルス信号を出力することと、カウンタを利用して、画素ユニットにより出力されたパルス信号を受信し、前記第１制御信号に応じてパルス信号の数をカウントすることで前記カウント値を取得し、前記第２制御信号に応じて、カウントを停止するとともに、取得した現在のカウント値を出力することとをさらに含む。

【0025】

本開示の一例によれば、単一光子アバランシェダイオードＳＰＡＤを採用して光子を検出してパルス信号を出力し、ＳＰＡＤを逆バイアス電圧に接続することで、該ＳＰＡＤをガイガーモードで作動させる。

【0026】

本開示の一例によれば、イメージング方法は、前記第２制御信号に応じて、最終段の単一段のリニアにより出力されたカウント値をラッチすることと、カウント値に基づいて画像情報を生成するように、ラッチのカウント値を読み取ることとをさらに含む。

【発明の効果】

【0027】

本開示で提案される時間遅延積分型ＳＰＡＤ画像センサは、そのイメージング過程と転送過程がいずれも完全なデジタル化過程であり、ノイズ導入レベルが低く、ＭＴＦに対する転送回数の影響が小さいため、従来のＴＤＩ－ＣＣＤ画像センサの技術に比べて、読み出しノイズが低く、転送ノイズが低く、ＴＤＩ段数に対するＭＴＦの限制が小さく、コストが低いなどの優位性がある。

【図面の簡単な説明】

【0028】

【図1】リニアスキャンシステムに基づく、時間遅延積分型画像センサを利用してイメージングする概略図である。

【図2】本開示の原理に基づいて提案される時間遅延積分型画像センサのリニアアレイ配列態様の概略図である。

【図3】本開示の原理に基づいて提案される時間遅延積分型画像センサに含まれる単一画素の回路構造概略図である。

【図4】本開示の原理に基づいて提案される転送可能カウンタの回路構造概略図である。

【図5】本開示の原理に基づいて提案される転送可能カウンタの作動タイミング概略図である。

【図6】本開示の原理に基づいて、転送可能カウンタ内でＪＫフリップフロップを採用してトリガーユニットを実現する概略図である。

【図7】本開示の原理に基づく時間遅延積分型画像センサの別のリニアアレイ配列態様の概略図である。

【図8】本開示の原理に基づく時間遅延積分型画像センサの別のリニアアレイ配列態様の概略図である。

【図9】本開示の原理に基づいて提案される時間遅延積分（ＴＤＩ）に基づく画像センサがイメージングする方法である。

【図10】本開示の原理に基づく画像センサと従来のＴＤＩ－ＣＣＤがイメージングする時の転送効率とＴＤＩ段数との関係の比較を示す。

【発明を実施するための形態】

【0029】

以下、添付図面及び具体的な実施例を結合して、本開示を詳細に記述する。記述された具体的な実施例は、本開示の原理を解釈説明するためにのみ使用され、本開示の技術案の範囲を制限することを意図していない。本明細書では、第１及び第２等の用語を用いて様々な要素を記述することができるが、これらの要素はこれらの用語によって制限されるべきではないことを理解すべきである。これらの用語は、１つの要素を別の要素と区別するためにのみ使用される。

【0030】

図１は、リニアスキャンシステムに基づく、時間遅延積分型画像センサを利用してイメージングする概略図である。図１に示すように、リニアスキャンシステムに基づいてイメージングする時、時間遅延積分型画像センサは、リニアアレイからなり、段数方向は、相対運動方向、即ちカメラのスキャン方向であり、段数方向に垂直な方向は、リニア方向であり、該方向に並べられた画素が単一段のリニアを形成する。スキャン中に、異なる単一段のリニアは、順に同じシーンに対して露光イメージングを行い、得られた光電信号を後段に伝送し、後段に伝送された信号と、次段の露光により得られた光電信号とを重畳した後、再び後段に伝送する。そのため、異なる単一段のリニアにより同じ場所のシーンに対して複数回の露光イメージングと重畳を行い、実際にイメージングの等価積分時間を延長させ、信号対雑音比を高めることにより有利となる。信号対雑音比とラインアレイの段数との間には正の相関関係があり、ＴＤＩセンサに含まれるリニアアレイの段数が多いほど、同じイメージング条件下で取得した対応する画像の信号対雑音比が高くなる。

【0031】

上記したように、現在存在している２つのタイプのＴＤＩ画像センサについて、一方は、ＴＤＩ－ＣＣＤ画像センサであり、製造コストが高く、作動電圧が高いなどのいくつかの劣勢があり、他方は、ＣＭＯＳプロセスに基づくＴＤＩ画像センサであるが、リニアアレイの各段間でのＴＤＩ－ＣＭＯＳ画像センサの転送方式は、通常、行列を読み出してからアナログドメインの累算又はデジタルドメインの累算を行い、ノイズが入りやすく、複雑な制御タイミングを必要とするため、ＴＤＩ－ＣＭＯＳ画像センサは、ノイズレベルとイメージング品質などにはＴＤＩ－ＣＣＤと一定の差がある。

【0032】

本開示は、転送可能カウンタを採用することで、自段により出力されたデジタル信号を後段に転送する機能を実現し、累算機能がカウンタのカウントにより実現されることを提案する。本開示に提案される、各単一段のリニア間に転送可能カウンタに基づく画像センサを採用すると、アナログ・デジタル変換過程がなく、フルデジタル回路を採用するため、読み出しノイズが低く、転送ノイズが低く、ＴＤＩ段数に対する変調伝達関数（Ｍｏｄｕｌａｔｉｏｎ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ、ＭＴＦ）の限制が小さく、コストが低いなどの優位性がある。

【0033】

図２は、本開示の原理に基づいて提案する時間遅延積分型画像センサのリニアアレイ配列態様の概略図である。図２に示すように、時間遅延積分型画像センサは、複数の単一ラインのリニアアレイ２００と、例えば、タイミング制御回路２０４、ラッチ及びアドレス選択回路２０５などの関連する機能回路とを含む。多段のリニアアレイ２００は、画像センサのスキャン方向に沿って配置される複数の単一段のリニア、例えば１段目の単一段のリニア、２段目の単一段のリニア、…Ｎ段目の単一段のリニアを含み、画像センサのスキャン方向は、多段の単一ラインリニアの段数の方向である。各段の単一段のリニアは、段数方向に垂直なリニア方向に沿って並べられる複数の画素２０１を含み、各画素２０１は、画素ユニット２０２及び対応する転送可能カウンタ２０３を含む。

【0034】

各段の単一段のリニアは、第１制御信号に応じてカウントモードに入り、第２制御信号に応じて転送モードに入る。前記カウントモードで、各段の単一段のリニアは、画素に入射された光信号をカウントしてカウント値を取得する一方、前記転送モードで、各段の単一段のリニアは、カウントを停止し、最終段の単一段のリニア以外の他の各段の単一段のリニアは、取得した現在のカウント値を次段の単一段のリニアに出力し、最終段の単一段のリニアは、取得した現在のカウント値を出力する。

【0035】

図２に示すように、タイミング制御回路２０４は、第１制御信号と第２制御信号を生成して、多段のリニアアレイ２００の各段に第１制御信号と第２制御信号を提供する。

【0036】

なお、図２において、最終段である単一段のリニアの出力がラッチ及びアドレス選択回路に接続されることが模式的に示されている。例として、多段のリニアアレイ２００の最終段の単一段のリニアの出力は、ラッチ回路に接続され、且つラッチ回路は、アドレス選択回路に接続される。例として、ラッチ回路は、第２制御信号に応じて、最終段の単一段のリニアにより出力されたカウント値をラッチする。アドレス選択回路は、後段の処理回路がカウント値に基づいて画像情報を生成するように、ラッチ回路にラッチされたカウント値を読み取る。

【0037】

実際には、本開示の原理に基づいて、タイミング制御回路、ラッチ回路及びアドレス選択回路は、それぞれ、転送タイミングの制御、最終段の単一段のリニアのカウント値のキャッシュ及びカウント値の読み出し制御を実現するために用いられる。

【0038】

本開示の一実施例によれば、画素ユニットでは、単一光子アバランシェダイオード（ＳＰＡＤ、ｓｉｎｇｌｅ ｐｈｏｔｏｎ ａｖａｌａｎｃｈｅ ｄｉｏｄｅ）を採用して、ＴＤＩに基づくイメージングを実現し、即ちＴＤＩ－ＳＰＡＤ技術を採用してイメージングを実現する。具体的には、ＳＰＡＤは、ガイガーモードで作動するアバランシェフォトダイオードである。単一の光子がＳＰＡＤアクティブ領域に入射すると、一定の確率で持続的なアバランシェ増倍が発生する。アバランシェ増倍がクエンチ回路によりクエンチされた後、パルス整形回路により整形されて、外へデジタルパルス信号が出力される。そのため、一連の光子がＳＰＡＤに入射することに応答して出力される信号は、時間軸上で離散した１つ１つのパルス信号として表れる。カウンタによりパルスの数を統計することで、入射光の強さを反映でき、それによって、画像階調情報を復元することができる。複数のＳＰＡＤ画素ユニットとカウンタを利用して単一段のリニアを構成してスキャンする時、露光時間が長くない場合、単一段のリニアに取得される信号は限られ、信号対雑音比の向上を実現するように、単一段のリニアで多段のリニアアレイを構成する必要がある。そのため、本開示は、各単一段のリニアの間に転送可能カウンタを採用して転送累算機能を実現することで、信号対雑音比を高めることを提案する。

【0039】

具体的には、図３は、本開示の原理に基づいて提案される時間遅延積分型画像センサに含まれる単一の画素の回路構造の概略図を示す。図３に示すように、画素ユニットは、単一光子アバランシェダイオード（ＳＰＡＤ）３０１を含み、ＳＰＡＤ３０１は、対応するクエンチ回路３０２及びパルス整形回路３０３に接続される。単一光子アバランシェダイオード３０１は、逆バイアス電圧Ｖｂｉａｓに接続されることで、ガイガーモードで作動する。単一光子が単一光子アバランシェダイオード３０１のアクティブ領域に入射すると、一定の確率で持続的なアバランシェ増倍が発生する。アバランシェ増倍がクエンチ回路３０２によりクエンチされた後、パルス整形回路３０３により整形されて、外へデジタルパルス信号が出力される。これにより、一連の光子が単一光子アバランシェダイオード３０１に入射すると、パルス整形回路を介して出力された信号は、時間軸上で離散した１つ１つのパルス信号として表れる。カウンタを利用してパルスの数を統計することで、入射光の強さを反映でき、それによって、画像情報を復元することができる。

【0040】

本開示の一例によれば、各画素は、光子を検出して、数が光子の数に関連するパルス信号を出力する画素ユニットと、画素ユニットにより出力されたパルス信号を受信し、前記第１制御信号に応じてパルス信号の数をカウントして前記カウント値を取得し、前記第２制御信号に応じて、カウントを停止するとともに、取得した現在のカウント値を出力するカウンタとを含む。

【0041】

例として、画素ユニットは、単一光子アバランシェダイオードＳＰＡＤを含み、ＳＰＡＤを逆バイアス電圧に接続することで、該ＳＰＡＤをガイガーモードで作動させる。

【0042】

例として、各画素は、ＳＰＡＤに接続され、ＳＰＡＤが単一光子を受信してアバランシェ増倍が生じると、ＳＰＡＤの逆バイアス電圧を低下させることでアバランシェをクエンチし、パルス信号を出力するクエンチ回路をさらに含む。

【0043】

例として、各画素は、クエンチ回路に接続され、クエンチ回路により出力されたパルス信号を整形し、カウンタにデジタルパルス信号を出力するパルス整形回路をさらに含む。

【0044】

本開示の上記例によれば、画素ユニットは、主に単一光子アバランシェダイオードを含み、画素ユニットは、カウンタに対応して接続され、カウンタは、デジタルパルス信号を出力する。本開示では、カウンタは、転送可能カウンタ、即ちパルスカウント能力とデジタル転送能力を有するカウンタであり、対応する画素ユニットにより出力されたデジタルパルス信号を受信してパルスの数を記録し、特定のタイミング制御下で自段の転送可能カウンタの現在のカウント値を後段の転送可能カウンタに伝送するために用いられる。

【0045】

具体的には、本開示は、Ｎビットの転送可能カウンタを各画素におけるカウンタとして光子の数をカウントすることを提案し、その具体的な構造及び作動原理は、図４及び図５を参照して説明される。

【0046】

図４は、Ｄフリップフロップを採用して転送可能カウンタを構成する回路構造の概略図を示す。図４に示すように、水平方向において、ある画素ユニットに対応する、Ｄフリップフロップで形成されるＮビットの転送可能カウンタを示し、左から右への方向は、カウント値の下位から上位への方向であり、垂直方向において、リニアアレイの段数が増加する方向に隣接する画素に対応するＮビットの転送可能カウンタを示す。図４を例にして、１行目は、１段目の単一段のリニアの画素ユニットに対応するＮビットの転送可能カウンタを表し、２行目は、２段目の単一段のリニアの画素ユニットに対応するＮビットの転送可能カウンタを表す。例として、この２つの画素ユニットは、図２に示すリニアアレイの配列態様において、同一行の隣接する２段の画素ユニットに属する。

【0047】

具体的には、図４に示すように、異なる段数の単一段のリニアにおける同じ位置を有する画素ユニットに対して、各段の画素ユニットの出力は、いずれも１つの転送可能カウンタに接続される。例えば、図４に示すように、転送可能カウンタ４０１の入力端は、１段目の画素ユニットに対応する入力端と呼ばれ、転送可能カウンタ４０２の入力端は、２段目の画素ユニットに対応する入力端と呼ばれ、このように類推する。転送可能カウンタ４０１を例にして、多段のトリガーユニットを含み、各段のトリガーユニットは、フリップフロップ及び対応する論理ゲートユニットを含み、各段のトリガーユニットは、カウント値の１ビット（ｂｉｔ）に対応し、カウンタの入力端に近いトリガーユニットは、カウント値の下位を出力し、カウンタの入力端から離れるトリガーユニットは、カウント値の上位を出力し、左から右へ、カウント値のビット数は、順に高まる。図４に示すように、各段のトリガーユニットは、１つのＤフリップフロップ４０３と論理ゲートユニットである２つのデータセレクタ４０４、４０５を含む。図４に示す回路では、二者択一デュアルラインセレクタをデータセレクタの例として採用する。具体的には、Ｄフリップフロップ４０３のデータ入力端のＤ端は、第１二者択一デュアルラインセレクタ４０４の出力端に接続され、Ｄフリップフロップ４０３のクロック入力端のｃｌｋ端は、第２二者択一デュアルラインセレクタ４０５の出力端に接続され、Ｄフリップフロップ４０３のＱ端は、データ出力端として外へカウント値の１ビット（１ｂｉｔ）を出力するとともに、次段の単一段のリニアにおける同様の位置でのトリガーユニットの第１二者択一デュアルラインセレクタ４０４の第１入力端１に接続される。Ｄフリップフロップ４０３のＱｎ端は、位置する位置でのトリガーユニットの第１二者択一デュアルラインセレクタ４０４の第２入力端２に接続されるとともに、次段のトリガーユニットの第２二者択一デュアルラインセレクタ４０５の第１入力端１’に接続される。

【0048】

本開示の例によれば、１段目の単一段のリニアにおける画素ユニットに対応する１段目の転送可能カウンタの第１二者択一デュアルラインセレクタ４０４の第１入力端１は、いずれも第１レベルに接続される。例として、第１レベルがゼロレベルであることで、転送中のカウンタに対するリセット操作を実現しやすい。

【0049】

図４では、各段のトリガーユニットにおける第２二者択一デュアルラインセレクタ４０５の第２入力端２’は、各段の単一段のリニア間でのカウント値の転送過程をトリガーするための第２制御信号ｔｒａｎｓ＿ｓｉｇを受信する。第１二者択一デュアルラインセレクタ４０４と第２二者択一デュアルラインセレクタ４０５のゲーティング制御端３は、第１制御信号ｔｒａｎｓ＿ｓｅｌを受信する。一例によれば、第１制御信号ｔｒａｎｓ＿ｓｅｌ信号が「０」である場合に、転送可能カウンタのカウントモードをトリガーし、ｔｒａｎｓ＿ｓｅｌ信号が「１」である場合に、転送可能カウンタの転送モードをトリガーする。具体的には、第１制御信号ｔｒａｎｓ＿ｓｅｌが「０」である場合に、第１二者択一デュアルラインセレクタ４０４の第２入力端２に入力された信号をＤフリップフロップのＤ端に接続するようにゲーティングし、且つ第２二者択一デュアルラインセレクタ４０５の第１入力端１’に入力された信号をＤフリップフロップのクロック入力端ｃｌｋに接続するようにゲーティングし、即ち４本のデータ線のうち中間にある２本のデータ線をゲーティングし、この時、転送可能カウンタは、正常の「カウントモード」で作動する。第１制御信号ｔｒａｎｓ＿ｓｅｌ信号のレベルが「１」である場合に、第１二者択一デュアルラインセレクタ４０４の第１入力端１に入力された信号をＤフリップフロップのＤ端に接続するようにゲーティングし、且つ第２二者択一デュアルラインセレクタ４０５の第２入力端２’に入力された信号をＤフリップフロップのクロック入力端ｃｌｋに接続するようにゲーティングし、即ち４本のデータ線のうち外側にある２本のデータ線をゲーティングし、この時、転送可能カウンタは、「転送モード」で作動する。

【0050】

以下、図５に示す転送可能カウンタの作動タイミング図を結合して、図４に示す転送可能カウンタの作動原理を説明する。図５に示すように、信号ｐｕｌｓｅは、各段の単一段のリニアの画素ユニットが対応する転送可能カウンタに入力する信号を表し、第１制御信号ｔｒａｎｓ＿ｓｅｌのレベルが「０」である場合に、転送可能カウンタは、「カウントモード」で作動する。この時、信号ｐｕｌｓｅの１つのパルスの立ち上がりエッジが転送可能カウンタの１段目のトリガーユニットの入力端に到達すると、カウンタのカウント値はインクリメントされ、Ｓｔａｇｅ Ｎ－２、Ｓｔａｇｅ Ｎ－１、Ｓｔａｇｅ Ｎは、それぞれにＮ－２段目、Ｎ－１段目、Ｎ段目の転送可能カウンタのカウント値を表す。第１制御信号ｔｒａｎｓ＿ｓｅｌのレベルが「１」である場合に、転送可能カウンタが「転送モード」で作動するようにトリガーする。上記したように、２つの二者択一デュアルラインセレクタは、４本のデータ線のうち外側にある２本のデータ線をゲーティングし、即ち、第１二者択一デュアルラインセレクタ４０４の第１入力端１に入力された信号をＤフリップフロップのＤ端に接続するようにゲーティングし、且つ第２二者択一デュアルラインセレクタ４０５の第２入力端２’に入力された信号をＤフリップフロップのクロック入力端ｃｌｋに接続するようにゲーティングする。この時、第２制御信号ｔｒａｎｓ＿ｓｉｇの立ち上がりエッジが到達すると、すべてのＤフリップフロップをトリガーすることで、そのＱ端に、第１二者択一デュアルラインセレクタ４０４の第１入力端１から入力された信号を出力させ、よって、前段のカウンタのカウント値を次段のカウンタに転送し、それにより、カウント値の全面的な転送を完了する。特に説明すべきものとして、１段目の転送可能カウンタのすべてのＱ端は、リセット信号「０」を出力し、最終段の転送可能カウンタの値は、ラッチに転送される。その後、第１制御信号ｔｒａｎｓ＿ｓｅｌのレベルが「０」に再び変わることで、転送可能カウンタは、「転送モード」から「カウントモード」に切り替わる。

【0051】

なお、図４では、Ｄフリップフロップを例にして、転送可能カウンタの実現形態が記述される。例えば、図４に示す転送可能カウンタの基本的な構成ユニットは、Ｄフリップフロップと二者択一デュアルラインセレクタを含むが、実際の回路の設計ではこれに限定されない。当業者によく知られているように、他のタイプのフリップフロップを採用して転送可能カウンタを実現してもよい。例えば、ＪＫフリップフロップ、ＳＲフリップフロップ、Ｔフリップフロップなどのフリップフロップを採用し、必要な論理ゲート回路と組み合わせると、同様の機能を実現することもできる。

【0052】

図６は、ＪＫフリップフロップをベースとして必要な論理ゲート回路と組み合わせて、Ｄフリップフロップに変換する概略図を示す。ＪＫフリップフロップ６０１の２つの入力端ＪとＫの変換式：

【数1】

に基づいて、ＪＫフリップフロップのＪ端をインバータによりレベル反転した後、ＪＫフリップフロップのＫ端に接続し、ＪＫフリップフロップのＪ端をフリップフロップのデータ入力端とし、ＪＫフリップフロップ２つの出力端ＱとＱＮは、それぞれにＤフリップフロップの２つの出力端ＱとＱＮに対応し、ＪＫフリップフロップのクロック信号端ＣＬＫは、Ｄフリップフロップのクロック信号端ＣＬＫに対応する。これにより、論理ゲート回路の「ＮＯＴゲート」によりＪＫフリップフロップをＤフリップフロップに変換することができる。なお、上記ＪＫフリップフロップとインバータからなる回路を一体回路としてパッケージングして、Ｄフリップフロップ回路とすることができる。該ＪＫフリップフロップを使用して形成されたＤフリップフロップの機能は、一般的なＤフリップフロップの機能と同様であり、構成されるトリガーユニット及び転送型カウンタと回路の他の部分との接続関係は、前に図４を併せて記述された方式と同様である。

【0053】

同様に、Ｔフリップフロップ、ＳＲフリップフロップなどの回路により、同様のトリガーユニット及び対応する転送型カウンタ回路を構成してもよく、ここではこれ以上説明しない。

【0054】

上記したように、本開示の原理に基づいて、カウンタは、多段カスケード接続されるトリガーユニットを含み、多段カスケード接続されるトリガーユニットでは、各段のトリガーユニットは、フリップフロップ、フリップフロップに接続される第１データセレクタ及び第２データセレクタを含み、各段のフリップフロップは、第１データセレクタの出力端に接続されるデータ入力端と、第２データセレクタの出力端に接続されるクロック入力端と、カウントパルスを出力する第１出力端と、第１データセレクタの第１入力端に接続される第２出力端とを含み、１段目のトリガーユニット以外の他の各段のトリガーユニットにおける第２データセレクタの第１入力端は、前段のトリガーユニットにおけるフリップフロップの第２出力端に接続され、１段目のトリガーユニットにおける第２データセレクタの第１入力端は、パルス整形回路の出力端に接続され、各段のトリガーユニットにおける第２データセレクタの第２入力端は、第２制御信号を受信する。

【0055】

本開示の一例によれば、１段目の単一段のリニア以外の他の各段の単一段のリニアの画素における第１データセレクタの第２入力端は、前段の単一段のリニアの対応する画素におけるフリップフロップの第１出力端に接続され、１段目の単一段のリニアの画素における第１データセレクタの第２入力端は、第１レベル信号を受信し、最終段の単一段のリニアの画素におけるフリップフロップの第１出力端は、ラッチ回路に接続される。

【0056】

本開示の一例によれば、トリガーユニットにおける第１データセレクタと第２データセレクタの制御端は、第１制御信号を受信する。

【0057】

本開示の一例によれば、フリップフロップは、Ｄフリップフロップであってもよい。

【0058】

本開示の一例によれば、フリップフロップは、ＪＫフリップフロップ、ＲＳフリップフロップ及びＴフリップフロップのうちの１つであってもよく、トリガーユニットは、ＪＫフリップフロップ、ＲＳフリップフロップ又はＴフリップフロップを利用してＤフリップフロップの機能を実現するように、前記フリップフロップに接続される論理ゲート回路をさらに含む。

【0059】

本開示の原理に基づいて、ＴＤＩ画像センサは、図２に示す画素ユニットリニアとカウンタリニアが多段のリニアアレイで互いに交互に配列され且つ同一層に配置される配列態様以外に、さらに他の形式のリニアアレイの配列態様を採用してもよい。

【0060】

例えば、本開示の別の実施例によれば、画素ユニットリニアとカウンタリニアは、それぞれに画素ユニットアレイとカウンタアレイを形成し、且つ画素ユニットアレイとカウンタアレイは、同一層に配置され、画素ユニットアレイにおける画素ユニットは、カウンタアレイにおける対応するカウンタに電気的に接続される。例えば、図７に示すように、画素ユニットアレイとカウンタアレイは、それぞれに、２つの独立したアレイの形式で単独に設計されて配列され、金属ラインによりその画素ユニットとカウンタが一対一対応するように接続され、タイミング制御回路、ラッチ回路及びアドレス選択回路などの関連する機能回路は、周辺に配列される。

【0061】

本開示の他の実施例によれば、さらに以下のリニアアレイの配列態様を採用してもよい。画素ユニットリニアとカウンタリニアは、それぞれに画素ユニットアレイとカウンタアレイを形成し、且つ画素ユニットアレイとカウンタアレイは、異なる層に配置される。例えば、画素ユニットアレイとカウンタアレイは、３Ｄスタックプロセスに従って異なる層に配置され、画素ユニットアレイにおける画素ユニットは、カウンタアレイにおける対応するカウンタに電気的に接続される。例えば、シリコン貫通ビアＴＳＶ方式により電気的に接続されてもよい。具体的には、図８に示すように、３Ｄスタックプロセスを採用することにより、画素ユニットアレイとカウンタアレイ及び関連する機能回路を異なる層に設計し、２層間は、画素ユニットとカウンタが一対一対応するように電気的に接続される。例として、シリコン貫通ビア（ＴＳＶ）技術を採用して、画素ユニットとカウンタとを一対一対応するように電気的に接続することを実現してもよい。

【0062】

リニアアレイの配列では、クエンチ回路及び／又は整形回路を単一光子アバランシェダイオードＳＰＡＤとともに画素ユニットに集積してもよく、需要に応じて、クエンチ回路及び／又は整形回路をＳＰＡＤとともに画素ユニットに集積せず、画素ユニットの外部に配置し、さらに画素ユニットアレイとそれぞれ異なる層に配置してもよい。

【0063】

本開示の別の態様によれば、時間遅延積分ＴＤＩに基づくイメージング方法をさらに提供する。図９に示すように、該方法は、Ｓ９１０、画像センサのスキャン方向に沿って配置される複数の単一段のリニアを利用して、イメージングすべき対象をスキャンすることを含み、画像センサのスキャン方向を段数方向にし、各単一段のリニアは、リニア方向に沿って並べられる複数の画素を含み、リニア方向は、段数方向に垂直であり、第１制御信号に応じて、各単一段のリニアがカウントモードに入るようにし、第２制御信号に応じて、各単一段のリニアが転送モードに入るようにし、前記カウントモードで、各段の単一段のリニアを利用して、画素に入射された光信号をカウントし、カウント値を取得する一方、前記転送モードで、各段の単一段のリニアがカウントを停止するようにし、最終段の単一段のリニア以外の他の各段の単一段のリニアの取得した現在のカウント値を次段の単一段のリニアに転送し、最終段の単一段のリニアの取得した現在のカウント値を出力する。

【0064】

例として、該方法では、前記光信号は、光子であり、該方法は、画素ユニットを利用して光子を検出し、数が光子の数に関連するパルス信号を出力することと、カウンタを利用して、画素ユニットにより出力されたパルス信号を受信し、前記第１制御信号に応じてパルス信号の数をカウントし、前記カウント値を取得し、前記第２制御信号に応じて、カウントを停止するとともに、取得した現在のカウント値を出力することとを含む。

【0065】

例として、該方法では、単一光子アバランシェダイオードＳＰＡＤを採用して光子を検出してパルス信号を出力し、ＳＰＡＤを逆バイアス電圧に接続することで、該ＳＰＡＤをガイガーモードで作動させる。

【0066】

例として、該方法は、前記第２制御信号に応じて、最終段の単一段のリニアにより出力されたカウント値をラッチすることと、カウント値に基づいて画像情報を生成するように、ラッチのカウント値を読み取ることとをさらに含む。

【0067】

本開示に基づいて提案された時間遅延積分型画像センサは、そのイメージング過程と転送過程がいずれもフルデジタル化過程であり、ノイズ導入レベルが低く、ＭＴＦに対する転送回数の影響が小さい。図１０に示すように、ＭＴＦは、転送効率及びアレイの段数に関連し、従来のＴＤＩ－ＣＣＤ転送中に電荷の残留が存在し、転送効率が１よりも小さいため、段数の増加に伴い、ＭＴＦは低下する。逆に、本開示で採用される転送可能カウンタの時間積分型画像センサは、転送効率ｐ＝１を実現することができ、段数により制限されないため、従来のＴＤＩ－ＣＣＤ画像センサの技術に比べて読み出しノイズが低く、転送ノイズが低く、ＴＤＩ段数に対するＭＴＦの限制が小さく、コストが低いなどの優位性がある。

【0068】

本明細書で説明される実施形態は、例えば方法又は過程、装置、ソフトウェアプログラム、データストリーム又は信号で実施することができる。単一の実施形態の環境においてのみ議論されていても（例えば、方法又は機器としてのみ議論されている）、議論された特徴の実施形態は、他の形態（例えば、プログラム）で実施されてもよい。装置は、例えば適切なハードウェア、ソフトウェアとファームウェアを用いて実施することができる。これらの方法は、例えばプロセッサの装置で実施されてもよく、それらは、一般的に、例えばコンピュータ、マイクロプロセッサ、集積回路又はプログラマブル論理デバイスを含む処理機器を意味する。プロセッサは、通信機器、例えばコンピュータ、携帯電話、携帯型／パーソナルデジタルアシスタント及び端末ユーザ間の情報通信を容易にする他の機器をさらに含む。

【0069】

多数の実施形態を説明したが、様々な修正が可能であることは理解されるべきである。例えば、異なる実施形態の構成要素を組み合わせ、補足、修正、または除去して、他の実施形態を生成することができる。さらに、当業者は、開示されている構造及びプロセスを他の構造及びプロセスで置き換えることができ、生成された実施形態は、開示されている実施形態と実質的に同じ結果を少なくとも実現するために、少なくとも実質的に同じ方法で少なくとも実質的に同じ機能を実行することができることを理解するであろう。そこで、本願は、これら及び他の実施形態を考慮している。

【符号の説明】

【0070】

２００ リニアアレイ
２０１ 画素
２０２ 画素ユニット
２０３ 転送可能カウンタ
２０４ タイミング制御回路
２０５ ラッチ及びアドレス選択回路
３０１ 単一光子アバランシェダイオード
３０２ クエンチ回路
３０３ パルス整形回路
４０１ 転送可能カウンタ
４０２ 転送可能カウンタ
４０３ Ｄフリップフロップ
４０４ 第１二者択一デュアルラインセレクタ
４０５ 第２二者択一デュアルラインセレクタ
６０１ ＪＫフリップフロップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】