特許 7599396 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-05

(45)【発行日】2024-12-13

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20241206BHJP

   H01L 21/768 20060101ALI20241206BHJP

   H01L 23/522 20060101ALI20241206BHJP

   H01L 21/822 20060101ALI20241206BHJP

   H01L 27/04 20060101ALI20241206BHJP

【ＦＩ】

H01L21/88 S

H01L21/88 Z

H01L27/04 D

【請求項の数】 17

(21)【出願番号】P 2021144539

(22)【出願日】2021-09-06

(65)【公開番号】P2023037770

(43)【公開日】2023-03-16

【審査請求日】2024-01-10

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】村山 友基

(72)【発明者】

【氏名】小清水 亮

(72)【発明者】

【氏名】森 隆弘

(72)【発明者】

【氏名】坂井 淳二郎

(72)【発明者】

【氏名】飯田 里志

【審査官】早川 朋一

(56)【参考文献】

【文献】特開平０９－２７０４２５（ＪＰ，Ａ）

【文献】特開２００３－２９７９１８（ＪＰ，Ａ）

【文献】特開２００８－２２７０７６（ＪＰ，Ａ）

【文献】特開２００３－２８２５６９（ＪＰ，Ａ）

【文献】特開２０１６－１６７６３１（ＪＰ，Ａ）

【文献】特開２００３－０５１５４７（ＪＰ，Ａ）

【文献】特開２０１６－０７２４０１（ＪＰ，Ａ）

【文献】米国特許第０６３８４４６４（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２０５－２１／３２１５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／８２－２１／８２２

Ｈ０１Ｌ ２３／５２

Ｈ０１Ｌ ２３／５２２－２３／５３２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

（ａ）基板上に、複数の素子と層間絶縁膜とを順に形成する工程、
（ｂ）前記層間絶縁膜上に、複数の第１配線、第２配線、複数の第１ダミー配線および第２ダミー配線を形成する工程、
（ｃ）前記層間絶縁膜の上面、複数の前記第１配線、前記第２配線、複数の前記第１ダミー配線および前記第２ダミー配線のそれぞれを覆う絶縁膜を形成する工程、
（ｄ）前記絶縁膜上に、スピンコート法によりフォトレジスト膜を塗布する工程、
（ｅ）前記フォトレジスト膜からなるレジストパターンを形成する工程、
（ｆ）前記レジストパターンをマスクとして用いてエッチングを行うことで前記絶縁膜の一部を除去し、これにより複数の前記第１配線の一部の上面を露出させる工程、
を有し、
複数の前記第１配線は、平面視において前記第２配線を囲むように配置され、
複数の前記第１ダミー配線は、複数の前記第１配線のそれぞれの近傍に配置され、
前記複数の素子の一部は、アナログ回路部を構成し、
前記第２配線および前記第２ダミー配線は、前記アナログ回路部と平面視で重なる位置に配置され、
前記第２ダミー配線は、前記第２配線の近傍において前記第２配線の周囲に配置され、
前記第２ダミー配線と複数の前記第１配線との最短の距離は、隣り合う前記第１配線同士の最短の距離よりも大きい、半導体装置の製造方法。

【請求項2】

請求項１記載の半導体装置の製造方法において、
前記複数の素子の一部は、バイアス回路部を構成し、
前記アナログ回路部は、第１回路部を有し、
前記第１回路部は、前記バイアス回路部よりも動作が頻繁に行われる、半導体装置の製造方法。

【請求項3】

請求項２記載の半導体装置の製造方法において、
前記第１回路部は、発振器、高圧アナログ回路部またはエラーアンプ回路部である、半導体装置の製造方法。

【請求項4】

請求項１記載の半導体装置の製造方法において、
前記第２ダミー配線と複数の前記第１ダミー配線との最短の距離は、隣り合う前記第１配線同士の最短の距離よりも大きい、半導体装置の製造方法。

【請求項5】

請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程で前記上面が露出した前記第１配線と前記第２配線とは、互いに離間している、半導体装置の製造方法。

【請求項6】

請求項１記載の半導体装置の製造方法において、
複数の前記第１配線、前記第２配線、複数の前記第１ダミー配線および前記第２ダミー配線のそれぞれは、同一の層に形成されている、半導体装置の製造方法。

【請求項7】

請求項１記載の半導体装置の製造方法において、
平面視において、前記第２ダミー配線の最長の辺の長さは、前記第１ダミー配線の最長の辺の長さより小さい、半導体装置の製造方法。

【請求項8】

請求項１記載の半導体装置の製造方法において、
前記（ａ）工程では、前記層間絶縁膜内に複数の配線を含む積層配線を形成し、
前記積層配線と、複数の前記第１配線、前記第２配線、複数の前記第１ダミー配線および前記第２ダミー配線とは、多層配線層を構成し、
複数の前記第１配線、前記第２配線、複数の前記第１ダミー配線および前記第２ダミー配線のそれぞれは、前記多層配線層のうち、最上配線層を構成している、半導体装置の製造方法。

【請求項9】

請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程において、複数の前記第１配線、前記第２配線、複数の前記第１ダミー配線および前記第２ダミー配線のそれぞれの直上に形成された前記絶縁膜の膜厚は、複数の前記第１配線、前記第２配線、複数の前記第１ダミー配線および前記第２ダミー配線のそれぞれの両端部の直上に比べ、複数の前記第１配線、前記第２配線、複数の前記第１ダミー配線および前記第２ダミー配線のそれぞれの中央部の直上の方が大きい、半導体装置の製造方法。

【請求項10】

請求項１記載の半導体装置の製造方法において、
前記第２ダミー配線は、平面視において、前記第２配線の周囲を連続的に囲む環状パターンを有している、半導体装置の製造方法。

【請求項11】

請求項１記載の半導体装置の製造方法において、
前記第２ダミー配線は、複数形成されており、
前記複数の第２ダミー配線は、平面視において、前記第２配線の周囲を離散的に囲んでいる、半導体装置の製造方法。

【請求項12】

請求項１記載の半導体装置の製造方法において、
前記第２ダミー配線は、複数形成されており、
平面視において、前記第２ダミー配線の周囲を囲むように、他の前記第２ダミー配線が形成されている、半導体装置の製造方法。

【請求項13】

（ａ）主面と、前記主面上に形成された複数の第１素子と、前記主面上に形成された複数の第２素子と、前記主面上に形成された複数の第３素子と、前記複数の第１素子、前記複数の第２素子および前記複数の第３素子を覆うように前記主面上に形成された層間絶縁膜と、を備えた半導体基板を準備する工程、
ここで、
前記半導体基板は、
前記複数の第１素子で構成される第１回路が形成される第１回路形成領域と、
前記複数の第２素子で構成される第２回路が形成される第２回路形成領域と、
前記複数の第３素子で構成される第３回路が形成される第３回路形成領域と、
を有し、
（ｂ）前記（ａ）工程の後、前記第１回路形成領域に位置する前記層間絶縁膜上に複数の第１配線パターンを、前記第２回路形成領域に位置する前記層間絶縁膜上に複数の第２配線パターンを、前記第３回路形成領域に位置する前記層間絶縁膜上に複数の第３配線パターンを、それぞれ形成する工程、
（ｃ）前記（ｂ）工程の後、前記複数の第１配線パターン、前記複数の第２配線パターンおよび前記複数の第３配線パターンを覆うように、前記層間絶縁膜上に絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程の後、スピンコート法を用いて、前記第１回路形成領域、前記第２回路形成領域および前記第３回路形成領域のそれぞれに位置する前記絶縁膜上にフォトレジスト膜を塗布する工程、
（ｅ）前記（ｄ）工程の後、前記フォトレジスト膜をマスクとしてエッチング処理を施すことにより、前記絶縁膜に第１開口部を形成し、前記第１開口部内において前記複数の第１配線の一部を露出させる工程、
を有し、
前記第２回路形成領域における前記複数の第２配線パターンの占有率は、前記第１回路形成領域における前記複数の第１配線パターンの占有率よりも小さく、
前記第３回路形成領域における前記複数の第３配線パターンの占有率は、前記第２回路形成領域における前記複数の第２配線パターンの占有率よりも小さく、
前記第１回路は、デジタル回路であり、
前記第２回路および前記第３回路のそれぞれは、アナログ回路であり、
前記第３回路が動作する頻度は、前記第２回路が動作する頻度よりも多く、
前記（ｂ）工程では、さらに、前記第３回路形成領域に位置する前記層間絶縁膜上において、前記複数の第３配線パターンの隣に、複数のダミー配線パターンを形成する、半導体装置の製造方法。

【請求項14】

請求項１３に記載の半導体装置の製造方法において、
前記半導体基板は、前記主面上に形成された複数の第４素子を備え、前記複数の第４素子で構成される第４回路が形成される第４回路形成領域を有し、
前記層間絶縁膜は、前記複数の第４素子を覆うように前記主面上に形成され、
前記（ｂ）工程では、前記第４回路形成領域に位置する前記層間絶縁膜上に複数の第４配線パターンを形成し、
前記（ｃ）工程では、前記複数の第４配線パターンを覆うように、前記層間絶縁膜上に前記絶縁膜を形成し、
前記（ｄ）工程では、前記第４回路形成領域に位置する前記絶縁膜上に前記フォトレジスト膜を塗布し、
前記第４回路は、デジタル回路であり、
前記第４回路形成領域における前記複数の第４配線パターンの占有率は、前記第１回路形成領域における前記複数の第１配線パターンの占有率よりも小さく、
前記第４回路が動作する頻度は、前記第１回路が動作する頻度よりも多い、半導体装置の製造方法。

【請求項15】

請求項１４に記載の半導体装置の製造方法において、
前記第３回路形成領域は、平面視において、前記第４回路形成領域の隣に位置しており、
前記第３回路形成領域は、平面視において、前記第１回路形成領域および前記第２回路形成領域のそれぞれよりも前記第４回路形成領域の近くに位置しており、
前記第４回路形成領域に位置する前記層間絶縁膜上には、ダミー配線パターンを形成しない、半導体装置の製造方法。

【請求項16】

基板と、
前記基板上に形成された複数の素子と、
前記複数の素子上に形成された多層配線層と、
前記多層配線層の最上配線層を構成する複数の第１配線、第２配線、複数の第１ダミー配線および第２ダミー配線と、
複数の前記第１配線、前記第２配線、複数の前記第１ダミー配線および前記第２ダミー配線のそれぞれを覆う絶縁膜と、
を有し、
複数の前記第１ダミー配線は、複数の前記第１配線のそれぞれの近傍に配置され、
前記複数の素子の一部は、アナログ回路部を構成し、
前記第２配線および前記第２ダミー配線は、前記アナログ回路部と平面視で重なる位置に配置され、
前記第２ダミー配線は、前記第２配線の近傍において前記第２配線の周囲に配置され、
前記第２ダミー配線と複数の前記第１配線との最短の距離は、隣り合う前記第１配線同士の最短の距離よりも大きい、半導体装置。

【請求項17】

請求項１６記載の半導体装置において、
前記複数の素子の一部は、バイアス回路部を構成し、
前記アナログ回路部は、第１回路部を有し、
前記第１回路部は、前記バイアス回路部よりも動作が頻繁に行われる、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、例えば、多層配線の最上層の配線と隣り合うダミー配線を備えた半導体装置およびその製造方法に適用して有効な技術に関するものである。

【背景技術】

【0002】

半導体チップを構成する多層配線のうち、最上層の配線を覆い保護する膜として、パッシベーション膜を用いることが知られている。

【0003】

特許文献１（特開２０１６－１６７６３１号公報）には、半導体装置の高周波配線近傍領域にダミーメタルを複数形成することが記載されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１６－１６７６３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

近年ではパッシベーション膜が厚膜化する傾向がある。これに伴い、パッシベーション膜上にレジストパターンを形成してパッシベーション膜を加工する際のエッチング時間が長くなっている。最上層配線が疎に形成された領域ではレジストパターンの膜厚が薄い場合があり、この場合、パッシベーション膜を構成する最上層の絶縁膜が当該エッチングにより削れることがある。このため、半導体装置の信頼性が低下する問題がある。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0008】

一実施の形態である半導体装置の製造方法は、多層配線層の最上層配線として、第１配線、第２配線、第１ダミー配線および第２ダミー配線を有し、それらの配線を覆うパッシベーション膜を有する半導体装置を形成するものである。パッシベーション膜は、フォトレジスト膜を用いたエッチングによりパターニングされ、第１配線とその近傍の複数の第１ダミー配線とは密に形成され、第２ダミー配線は、アナログ回路部の直上に疎に形成された第２配線の周囲を囲むように形成される。

【発明の効果】

【0009】

一実施の形態によれば、半導体装置の信頼性を向上できる。

【図面の簡単な説明】

【0010】

【図1】実施の形態である半導体装置の製造工程を示す断面図である。

【図2】図１に続く半導体装置の製造工程を示す断面図である。

【図3】図２に続く半導体装置の製造工程を示す断面図である。

【図4】図３に続く半導体装置の製造工程を示す断面図である。

【図5】図４に続く半導体装置の製造工程を示す断面図である。

【図6】図５に続く半導体装置の製造工程を示す断面図である。

【図7】図６に続く半導体装置の製造工程を示す断面図である。

【図8】図７に続く半導体装置の製造工程を示す断面図である。

【図9】実施の形態である半導体装置を示す平面レイアウトである。

【図10】実施の形態である半導体装置を示す平面レイアウトである。

【図11】実施の形態である半導体装置を示す拡大平面レイアウトである。

【図12】実施の形態である半導体装置を示す拡大平面レイアウトである。

【図13】実施の形態である半導体装置を示す断面図である。

【図14】実施の形態の変形例１である半導体装置を示す拡大平面レイアウトである。

【図15】実施の形態の変形例１である半導体装置を示す拡大平面レイアウトである。

【図16】実施の形態の変形例２である半導体装置を示す拡大平面レイアウトである。

【図17】実施の形態の変形例２である半導体装置を示す拡大平面レイアウトである。

【図18】比較例である半導体装置の製造工程を示す断面図である。

【図19】比較例である半導体装置の製造工程を示す断面図である。

【発明を実施するための形態】

【0011】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。

【0012】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0013】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0014】

本願でいう幅とは、半導体基板の主面に沿う方向（水平方向、横方向）における物体（パターン）の長さを指す。また、本願でいう厚さとは、半導体基板の主面に対して垂直な方向（厚さ方向、高さ方向）における物体の長さを指す。

【0015】

＜半導体装置の製造方法＞
以下に、図１～図８を用いて、本実施の形態の半導体装置の製造方法について説明する。

【0016】

ここでは、まず、図１に示すように、半導体基板ＳＢ上に複数の配線からなる積層構造を有する積層配線を形成する。具体的には、最初に単結晶Ｓｉ（シリコン）などからなる半導体基板を用意する。続いて、半導体基板ＳＢの主面上に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのトランジスタ、ダイオード、抵抗素子、容量素子または記憶素子などの、複数の半導体素子を形成する。それらの素子のうち、図１では、半導体基板ＳＢの主面に形成されたソース・ドレイン領域と、当該主面上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタＱ１、Ｑ２を示している。トランジスタＱ１、Ｑ２は、後述するアナログ回路またはデジタル回路を構成する。

【0017】

続いて、上記半導体素子の上に、積層配線層を形成する。すなわち、トランジスタＱ１、Ｑ２などの複数の半導体素子を層間絶縁膜ＣＬで覆い、層間絶縁膜ＣＬを貫通するコンタクトプラグ（接続部）を形成することで、コンタクトプラグを基板上素子に接続する。続いて、層間絶縁膜ＣＬ上に、層間絶縁膜ＩＬ１と、層間絶縁膜ＩＬ１を貫通してコンタクトプラグに電気的に接続された配線Ｍ１とを形成する。層間絶縁膜ＩＬ１および配線Ｍ１は、第１配線層を構成している。続いて、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２と、層間絶縁膜ＩＬ２の上面の溝内を埋め込む配線Ｍ２と、層間絶縁膜ＩＬ２を貫通して配線Ｍ２およびＭ１を電気的に接続するビア（接続部）とを形成する。層間絶縁膜ＩＬ２、配線Ｍ２および当該ビアは、第２配線層を構成している。

【0018】

続いて、第２配線層と同様の製造工程を行うことで、第２配線層上に、第３配線層、第４配線層および第５配線層を順に積層する。なお、第５配線層の底部には拡散防止膜（キャップ絶縁膜）である絶縁膜ＤＰ５が形成されており、図示は省略しているが、第２～第４配線層のそれぞれの底部にも拡散防止膜である絶縁膜が形成されている。拡散防止膜とは、各配線を構成する金属（例えばＣｕ（銅））が当該配線上の層間絶縁膜内に拡散することを防ぐために設けられるものである。絶縁膜ＤＰ５、層間絶縁膜ＩＬ５および配線ＷＲＧと、配線ＷＲＧの底部に形成され、絶縁膜ＤＰ５および層間絶縁膜ＩＬ５を貫通するビアＶ５とは、第５配線層を構成している。

【0019】

続いて、第５配線層を構成する層間絶縁膜ＩＬ５上に、拡散防止膜である絶縁膜ＤＰ６と、層間絶縁膜ＩＬ６とを順に形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ６の上面に、フォトリソグラフィ技術およびドライエッチング法を用いて、配線ＷＲＧの上面を露出するコンタクトホール（接続孔）を形成する。続いて、当該コンタクトホール内に例えば主にＡｌ（アルミニウム）からなる導体膜を埋め込むことで、コンタクトホール内のプラグ（接続部）ＰＧを形成する。以上により、積層配線を形成する。

【0020】

次に、図２に示すように、層間絶縁膜ＩＬ６上に、第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２を形成する。すなわち、後述する複数の回路形成領域のそれぞれに位置する層間絶縁膜上に、複数の配線パターンを形成する。なお、図２～図８では、層間絶縁膜ＩＬ６より下の構造と、プラグＰＧとの図示を省略する。ここでは、層間絶縁膜ＩＬ６上に、例えばスパッタリング法によりアルミニウム膜（金属膜）を形成し、当該アルミニウム膜をフォトリソグラフィ技術およびドライエッチング法を用いてパターニングする。これにより、当該アルミニウム膜からなる第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２を形成する。ダミー配線Ｄ１は、第１配線ＷＲ１の隣に形成され、ダミー配線Ｄ２は、第２配線ＷＲ２の隣に形成される。このように、第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２は、同一のアルミニウム膜から形成され、半導体基板の主面に対して垂直な方向（厚さ方向、高さ方向）において同じ高さに形成された膜、つまり同層の膜である。言い換えれば、第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２は、同一の層に形成された配線である。

【0021】

第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２は、多層配線層を構成し、多層配線層の最上層の配線である。ダミー配線Ｄ１およびＤ２は擬似的な配線であり、回路を構成しない。第１配線ＷＲ１の平面視における最も長い辺（長辺）の長さは、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２のそれぞれの平面視における最も長い辺（長辺）の長さよりも長い。図示はしていないが、第１配線ＷＲ１、第２配線ＷＲ２のそれぞれは、その底面にプラグＰＧが接続されることで、トランジスタＱ１、Ｑ２などの半導体素子に電気的に接続されており、回路を構成するものである。第１配線ＷＲ１は、その底面が少なくとも１つのプラグＰＧに接続されている。第２配線ＷＲ２は、その底面が少なくとも１つのプラグＰＧに接続されている。ダミー配線Ｄ１およびＤ２の底面は、例えば、いずれのプラグＰＧとも接続されていない。

【0022】

次に、図３に示すように、層間絶縁膜ＩＬ６、第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２のそれぞれの上に、薄い絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成され、酸化シリコン膜からなる。絶縁膜ＩＦ１は、例えばＰＴＥＯＳ（Plasma Tetra Ethyl Ortho Silicate）膜からなるライナー膜である。絶縁膜ＩＦ１の膜厚は、第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２（以下、最上層配線と呼ぶ場合がある）のうち、互いに隣り合う２つの間の最短距離の１/２よりも小さい。このため、絶縁膜ＩＦ１により、互いに隣り合う最上層配線同士の間が完全に埋め込まれることはない。

【0023】

次に、図４に示すように、絶縁膜ＩＦ１上に、絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えば高密度プラズマＣＶＤ法により形成され、酸化シリコン膜からなる。絶縁膜ＩＦ１と絶縁膜ＩＦ２とからなる積層膜の膜厚は、最上層配線の膜厚よりも小さい。このため、最上層配線同士の間は、絶縁膜ＩＦ１、ＩＦ２により完全に埋め込まれない場合がある。すなわち、最上層配線同士の間では、絶縁膜ＩＦ２の上面の位置が、最上層配線の上面の位置よりも低い場合がある。

【0024】

次に、図５に示すように、絶縁膜ＩＦ２上に、絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えばＣＶＤ法により形成され、酸化シリコン膜からなる。絶縁膜ＩＦ３は、例えばＴＥＯＳ膜からなるキャップ膜である。

【0025】

続いて、絶縁膜ＩＦ３上に、絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４は、例えばＣＶＤ法により形成される。絶縁膜ＩＦ４は、ＳｉＮ（窒化シリコン）膜またはＳｉＯＮ（酸窒化シリコン）膜からなる。絶縁膜ＩＦ１～ＩＦ４からなる積層絶縁膜は、パッシベーション膜と呼ばれる。パッシベーション膜は、層間絶縁膜ＩＬ６の上面、第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２のそれぞれを覆っている。

【0026】

次に、図６に示すように、絶縁膜ＩＦ４上に、スピンコート法によりフォトレジスト膜ＰＲを塗布（供給）する。フォトレジスト膜ＰＲは、後述する回路形成領域のそれぞれに位置するパッシベーション膜上に塗布される。フォトレジスト膜ＰＲは、第１配線ＷＲ１から第２配線ＷＲ２に向かう方向に流れるように塗布される。このとき、長辺の長さが比較的大きい第１配線ＷＲ１上のフォトレジスト膜ＰＲの厚さは、比較的幅が小さい第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２のそれぞれの上のフォトレジスト膜ＰＲの厚さよりも大きい。

【0027】

次に、図７に示すように、フォトレジスト膜ＰＲを露光・現像することで、一部の第１配線ＷＲ１の直上のフォトレジスト膜ＰＲを除去する。これにより、一部の第１配線ＷＲ１の直上のパッシベーション膜（絶縁膜、保護膜）を露出する開口部ＯＰ１を備えたフォトレジスト膜ＰＲからなるレジストパターンを形成する。ここでは、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２のそれぞれはレジストパターンにより覆われている。

【0028】

次に、図８に示すように、レジストパターンをエッチング阻止マスクとして用いてドライエッチングを行うことにより、一部の第１配線ＷＲ１の直上のパッシベーション膜を除去する。これにより、パッシベーション膜を貫通する開口部ＯＰ２が形成され、開口部ＯＰ２の底面では、第１配線ＷＲ１の上面が露出する。上面が露出した第１配線ＷＲ１は、当該上面にボンディングワイヤが接続されるパッド（ボンディングパッド）ＰＡＤを構成する。以上により、本実施の形態の半導体装置が略完成する。半導体基板（半導体ウェハ）をダイシングにより個片化することで、次に説明する半導体チップを複数得られる。

【0029】

＜半導体装置の平面レイアウト＞
以下に、図９～図１２を用いて、上記製造方法により形成した半導体装置の平面レイアウトについて説明する。本実施の形態の半導体装置は、半導体チップＣＨＰ（図９および図１０参照）である。

【0030】

図９に示すように、第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２のそれぞれは、平面視で互いに離間している。第１配線ＷＲ１の平面視における最も長い辺（長辺）の長さは、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２のそれぞれの平面視における最も長い辺（長辺）の長さに比べて長い。図９では、複数の第１配線ＷＲ１と、１つの第２配線ＷＲ２を示しているが、第２配線ＷＲ２は複数形成されていてもよい。第１配線ＷＲ１の一部は、パッドＰＡＤを構成している。第２配線ＷＲ２は、パッドＰＡＤを構成しておらず、パッドＰＡＤには接続されていない。つまり、第２配線ＷＲ２は、パッドＰＡＤと離間している。なお、図９ではパッシベーション膜の図示を省略している。

【0031】

複数のダミー配線Ｄ１のそれぞれの平面視における形状は矩形であり、互いに同様の面積を有している。複数のダミー配線Ｄ１は、等間隔で行列状に並んでおり、第１配線ＷＲ１と共に密に配置されている。すなわち、ダミー配線Ｄ１は第１配線ＷＲ１の近傍に配置されている。これに対し、ダミー配線Ｄ２は、第２配線ＷＲ２の近傍において、第２配線ＷＲ２の周囲に配置されている。言い換えれば、ダミー配線Ｄ２は、第２配線ＷＲ２を囲むように、第２配線ＷＲ２に近接して配置されている。なお、第２配線ＷＲ２は必ずしもダミー配線Ｄ２に囲まれている必要はない。第２配線ＷＲ２およびダミー配線Ｄ２からなる群において、第２配線ＷＲ２が最も外側に位置していてもよい。すなわち、ダミー配線Ｄ２は、第２配線ＷＲ２の隣に配置されていればよい。

【0032】

複数の第１配線ＷＲ１は、平面視において第２配線ＷＲ２を囲むように配置されている。第２配線ＷＲ２およびダミー配線Ｄ２は、第１配線ＷＲ１およびダミー配線Ｄ１に比べて疎に配置されており、第１配線ＷＲ１およびダミー配線Ｄ１に対して比較的離れた位置に形成されている。つまり、平面視において、ダミー配線Ｄ２と第１配線ＷＲ１との最短の距離ａは、互いに隣り合う第１配線ＷＲ１同士の最短の距離ｂよりも大きい。また、ダミー配線Ｄ２とダミー配線Ｄ１との最短の距離は、互いに隣り合うダミー配線Ｄ１同士の最短の距離よりも大きい。また、距離ａは、互いに隣り合うダミー配線Ｄ１と第１配線ＷＲ１との最短の距離よりも大きい。また、第２配線ＷＲ２とダミー配線Ｄ２との最短の距離は、距離ａよりも小さい。

【0033】

ダミー配線Ｄ２は、第２配線ＷＲ２を囲むように環状に形成されている。つまり、ダミー配線Ｄ２は平面視に置いて第２配線ＷＲ２を内包している。ダミー配線Ｄ２の平面視における形状は矩形である。つまり、ダミー配線Ｄ２は、平面視において枠状の環状構造を有している。平面視におけるダミー配線Ｄ２の最長の辺（長辺）の長さは、平面視において矩形のダミー配線Ｄ１の長辺の長さよりも小さい。

【0034】

半導体チップＣＨＰは、複数の回路形成領域を有する。複数の回路形成領域のそれぞれには、回路が形成されている。図１０に示すように、半導体チップＣＨＰは、平面視で互いに並ぶ複数の回路部（デジタル回路部ＤＧＣおよびアナログ回路部ＡＮＣ）を有している。図１０では、各回路部の輪郭を破線で示している。各回路部を構成する半導体素子は、図１に示すように多層配線層の下部に主に形成されている。

【0035】

第１デジタル回路形成領域には、第１デジタル回路部ＤＧＣ１が形成されている。第１デジタル回路部ＤＧＣ１は、ハイサイドパワーＭＯＳＦＥＴにより構成されるスイッチングレギュレータ用の回路、およびハイサイドパワーＭＯＳＦＥＴのオン時間を決定する回路を含む。第１デジタル回路部ＤＧＣ１は、半導体基板の主面上に形成された複数の素子により構成される。第１デジタル回路形成領域に位置する層間絶縁膜上には、複数の配線パターンが形成されている。

【0036】

第２デジタル回路形成領域には、第２デジタル回路部ＤＧＣ２が形成されている。第２デジタル回路部ＤＧＣ２は、ハイサイドパワーＭＯＳＦＥＴの駆動回路を含む。第２デジタル回路部ＤＧＣ２は、半導体基板の主面上に形成された複数の素子により構成される。第２デジタル回路形成領域に位置する層間絶縁膜上には、複数の配線パターンが形成されている。第２デジタル回路部ＤＧＣ２に含まれる回路が動作する頻度は、第１デジタル回路部ＤＧＣ１に含まれる回路が動作する頻度よりも多い。第２デジタル回路形成領域に位置する層間絶縁膜上には、ダミー配線パターンは形成されていない。

【0037】

第１アナログ回路形成領域には、第１アナログ回路部ＡＮＣ１が形成されている。第１アナログ回路部ＡＮＣ１は、バイアス回路部を含む。第１アナログ回路部ＡＮＣ１は、半導体基板の主面上に形成された複数の素子により構成される。第１アナログ回路形成領域に位置する層間絶縁膜上には、複数の配線パターンが形成されている。

【0038】

バイアス回路部は、ＩＣ（Integrated Circuit）内部の基準電源、基準電流を生成する回路として使用され、動作が比較的頻繁でない回路部である。

【0039】

第２アナログ回路形成領域には、第２アナログ回路部ＡＮＣ２が形成されている。第２アナログ回路部ＡＮＣ２は、互いに並ぶ発振器、高圧アナログ回路部およびエラーアンプ回路部を含む。第２アナログ回路部ＡＮＣ２は、半導体基板の主面上に形成された複数の素子により構成される。第２アナログ回路形成領域に位置する層間絶縁膜上には、複数の配線パターンが形成されている。第２アナログ回路部ＡＮＣ２に含まれる回路が動作する頻度は、第１アナログ回路部ＡＮＣ１に含まれる回路が動作する頻度よりも多い。なお、図示しないが、第２アナログ回路部ＡＮＣ２がデジタル回路の電流検出用回路である場合、第２アナログ回路部ＡＮＣ２は平面視において第２デジタル回路部ＤＧＣ２の隣に位置してもよい。その場合、第２アナログ回路部ＡＮＣ２は、第１デジタル回路部ＤＧＣ１および第１アナログ回路部ＡＮＣ１のそれぞれよりも、第２デジタル回路部ＤＧＣ２の近くに位置している。

【0040】

発振器は、スイッチングレギュレータのスイッチング周波数を決定するためのアナログ回路部であり、動作が比較的頻繁な回路部である。

【0041】

高圧アナログ回路部は、ハイサイドパワーＭＯＳＦＥＴの電流検出回路として使用され、動作が比較的頻繁な回路部である。

【0042】

エラーアンプ回路部は、スイッチングレギュレータの出力電圧が目標電圧になるように制御するための誤差増幅器として使用され、動作が比較的頻繁な回路部である。

【0043】

第２デジタル回路形成領域における複数の配線パターンの占有率は、第１デジタル回路形成領域における複数の配線パターンの占有率よりも小さい。第１アナログ回路形成領域における複数の配線パターンの占有率は、第２デジタル回路形成領域における複数の配線パターンの占有率よりも小さい。第２アナログ回路形成領域における複数の配線パターンの占有率は、第１アナログ回路形成領域における複数の配線パターンの占有率よりも小さい。なお、占有率とは、複数の配線パターンの総面積を回路形成領域のサイズで割った値である。平面視において、第１デジタル回路形成領域および第１アナログ回路形成領域のそれぞれのサイズが４０μｍ^２の場合に、これらの領域のそれぞれにおける配線パターンの占有率は、３０％以上である。また、平面視において、第２デジタル回路形成領域および第２アナログ回路形成領域のそれぞれのサイズが７０μｍ^２の場合に、これらの領域のそれぞれにおける配線パターンの占有率は、１％未満である。

【0044】

上記の各回路部のうち、第１デジタル回路部ＤＧＣ１は、その直上にダミー配線を密に配置することによるノイズ発生が特に問題とならない回路部である。また、第１アナログ回路部ＡＮＣ１は、アナログ回路部ＡＮＣの一部ではあるが、動作が比較的頻繁でないため、その直上にダミー配線を密に配置することによるノイズ発生が特に問題とならない。したがって、第１デジタル回路部ＤＧＣ１と第１アナログ回路部ＡＮＣ１とには、平面視で重なるようにダミー配線Ｄ１および第１配線ＷＲ１が密に形成されている。

【0045】

これに対し、第２デジタル回路部ＤＧＣ２と、上記のアナログ回路部ＡＮＣのうちの動作が頻繁な第２アナログ回路部ＡＮＣ２（発振器、高圧アナログ回路部およびエラーアンプ回路部）とは、それらの直上にダミー配線を密に配置することによるノイズ発生が問題となる回路部である。つまり、これらの回路部上にダミー配線が密に配置されていると、ダミー配線の下に形成されている配線とダミー配線との間に寄生容量が発生する。この寄生容量がノイズの発生源である。比較的動作が頻繁な回路や、例えば微小な信号を扱うエラーアンプ回路部などは、ノイズによる影響を受けやすい。よって、ダミー配線によるノイズの影響を避けるため、そのような回路部の直上には、平面視で重なるようなダミー配線Ｄ１および第１配線ＷＲ１を密に形成していない。例えば、発振器、高圧アナログ回路部およびエラーアンプ回路部のいずれの直上においても、ダミー配線Ｄ１および第１配線ＷＲ１を密に形成していない。

【0046】

また、ＭＯＳドライバ回路部はデジタル回路部だが、比較的頻繁に動作するため、ダミー配線によるノイズによる影響を受けやすい。そのため、ＭＯＳドライバ回路部の直上にダミー配線を密に配置すべきではない。ＭＯＳドライバ回路部の近くにアナログ回路が配置されているので、ＭＯＳドライバ回路部からアナログ回路部ＡＮＣ２にノイズが伝搬することを避けるためにも、ＭＯＳドライバ回路部の直上にダミー配線を密に配置すべきではない。また、ＭＯＳドライバ回路部の近くにアナログ回路が形成されているので、アナログ回路部ＡＮＣ２からＭＯＳドライバ回路部にノイズが伝搬することを避けるために、アナログ回路部ＡＮＣ２の直上にダミー配線を密に配置すべきではない。

【0047】

ただし、ノイズの発生を防ぐべき上記のような回路部の直上の領域であっても、配線（第２配線ＷＲ２）を形成しなければならない場合がある。この場合、ノイズの発生を防ぐため第２配線ＷＲ２は第１配線ＷＲ１に比べ小さい面積で低密度に形成される。

【0048】

図１１および図１２に、第２配線ＷＲ２およびその周囲のダミー配線Ｄ２を拡大して示す。第２配線ＷＲ２の平面視における形状は、図１１に示すように矩形であってもよく、図１２に示すように１以上の曲がり角を有する形状であってもよい。図１１では、第２配線ＷＲ２は１方向に延在しており、図１２では、第２配線ＷＲ２はＭ字型に延在している。ダミー配線Ｄ２は、第２配線ＷＲ２の辺に沿って連続的に形成されており、第２配線ＷＲ２の周囲を囲む閉ループ構造を有している。言い換えれば、ダミー配線Ｄ２は、第２配線ＷＲ２を連続的に囲む環状パターンを有している。図１１および図１２では、下層の配線ＷＲＧを示している。図１１および図１２では、第２配線ＷＲ２およびダミー配線Ｄ２のそれぞれの直下の配線ＷＲＧを破線で示している。第２配線ＷＲ２は、プラグＰＧを介して配線ＷＲＧに電気的に接続されている。

【0049】

図１３に、多層配線層の最上層配線である第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２を並べた断面図を示す。図１３では、左から順にダミー配線Ｄ１、ダミー配線Ｄ２および第２配線ＷＲ２、第１配線ＷＲ１、並びにパッドＰＡＤ（第１配線ＷＲ１）を示している。図１３に示すように、第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２のそれぞれは、層間絶縁膜ＩＬ６の平坦な上面に接して互いに同等の厚さで形成された金属膜からなる。つまり、第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２のそれぞれは、同一の層に形成された配線である。

【0050】

ここで、第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２の各配線の直上に形成されたパッシベーション膜の膜厚は、各配線の両端部の直上に比べ、各配線の中央部の直上の方が大きい。つまり、第１配線ＷＲ１、第２配線ＷＲ２、ダミー配線Ｄ１およびＤ２のそれぞれの直上において、パッシベーション膜は山なりに形成されている。

【0051】

また、図１３に示すように、第２配線ＷＲ２の短手方向の幅は、第２配線ＷＲ２の短手方向の幅より小さくてもよい。つまり、平面視において、ダミー配線Ｄ２の長辺に対して直交する方向におけるダミー配線Ｄ２の最短の幅は、第２配線ＷＲ２の長辺に対して直交する方向における最短の幅より小さくてもよい。

【0052】

（本実施の形態の効果）
第２配線ＷＲ２を第１配線ＷＲ１に比べ小さい面積で低密度に形成した場合、以下のような問題が生じ得る。すなわち、半導体装置の製造工程で最上層配線およびパッシベーション膜を形成した後にスピンコート法によりフォトレジスト膜を塗布すると、図１８に比較例として示すように、疎に形成された第２配線ＷＲ２の直上のフォトレジスト膜ＰＲの膜厚Ｌ２が小さくなる。すなわち、フォトレジスト膜ＰＲを塗布する際には、半導体基板上に、フォトレジスト液を一定量滴下する。このとき、高密度で第１配線ＷＲ１およびダミー配線Ｄ１が配置された領域が上流に位置し、第２配線ＷＲ２が配置された領域が下流に位置していると、前者の領域が防波堤として働き、フォトレジスト膜ＰＲが流れる先のレジスト供給量が減少する。このようにして、第２配線ＷＲ２の直上のフォトレジスト膜ＰＲの膜厚Ｌ２が小さくなると推定される。

【0053】

このような状態でレジストパターンを形成し、パッドを露出させるためのエッチングを行うと、図１９に比較例として示すように、そのエッチング中に第２配線ＷＲ２の直上の薄いフォトレジスト膜ＰＲが除去される。このため、第２配線ＷＲ２の直上のパッシベーション膜の一部（絶縁膜ＩＦ４など）がエッチングにより除去される。このような半導体装置では、パッシベーション膜の信頼性が低下するため、半導体装置の信頼性が低下する。パッシベーション膜の膜厚が大きい場合には、当該エッチングに要する時間も長くなるため、上記のように第２配線ＷＲ２の直上のパッシベーション膜の一部が除去される問題が生じ易くなる。

【0054】

これに対し、第２配線ＷＲ２のように、第１配線ＷＲ１に比べ疎に形成され面積が小さい配線であっても、近傍に高い密度で複数のダミー配線Ｄ１を配置することが考えられる。しかし、頻繁に動作するようなアナログ回路部の直上では、平面視における長辺の長さが比較的大きいダミー配線Ｄ１を密に配置すると、ノイズが発生し回路に悪影響を及ぼす虞がある。

【0055】

そこで、図７に示すように、本実施の形態では、第２配線ＷＲ２のように疎に形成された配線の周囲の近傍に、ダミー配線Ｄ１の長辺よりも長辺の長さが小さいダミー配線Ｄ２を局所的に配置している。つまり、フォトレジスト膜ＰＲの厚さが薄くなり易い領域に局所的にダミー配線Ｄ２を形成している。これにより、ダミー配線Ｄ２の直上にもパッシベーション膜が形成され、その結果、第２配線ＷＲ２の近傍のフォトレジスト膜ＰＲの膜厚を局所的に厚くできる。

【0056】

頻繁に動作するようなアナログ回路部の直上にこのようなダミー配線Ｄ２を形成したとしても、ダミー配線Ｄ２の長辺はダミー配線Ｄ１の長辺より小さく、ダミー配線Ｄ２を形成する領域は局所的である。このため、ダミー配線Ｄ２を形成することによるノイズ発生に起因して回路が受ける影響を抑えられる。

【0057】

ダミー配線Ｄ２の形成範囲を小さい範囲内に抑えるため、例えば、平面視において第２配線ＷＲ２の所定の辺に沿う方向の端部から、外側に向かって配置するダミー配線Ｄ２の数は２つまでとする。図１１および図１２に示す本実施の形態では、ダミー配線Ｄ２の当該数は１つである。当該数を２つとする場合については、変形例２において図１６および図１７を用いて後述する。

【0058】

本実施の形態では、上記のようにダミー配線Ｄ２を形成することで第２配線ＷＲ２上に形成されるフォトレジスト膜ＰＲを厚膜化できる。これにより、パッシベーション膜の開口のためのエッチング工程などで、第２配線ＷＲ２の直上のパッシベーション膜の一部が除去されることを防げる。これにより、パッシベーション膜の信頼性を向上できる。すなわち、ノイズによる悪影響の発生を抑え、かつ、半導体装置の製造工程を増やさず、製造容易性を確保しつつ低コストで半導体装置の信頼性を向上できる。

【0059】

ここで、半導体チップが有する各回路部のうち、動作が頻繁な回路部の直上の領域ではダミー配線を密に配置するべきではない。このため、そのような領域の第２配線ＷＲ２の周囲にダミー配線Ｄ２を配置することで、ノイズ発生に起因する半導体装置の性能低下を防ぎつつ、半導体装置の信頼性を向上できる。ただし、ダミー配線を密に形成することによるノイズ発生が特に問題とならない回路部の直上に第２配線ＷＲ２が疎に形成されている場合においても、第２配線ＷＲ２の周囲にダミー配線Ｄ２を形成することで、上記と同様に半導体装置の信頼性を向上できる。つまり、本実施の形態の第２配線ＷＲ２およびダミー配線Ｄ２は、比較的動作が頻繁である回路部に限らず、比較的動作が頻繁でない回路部の直上に形成されていてもよい。比較的動作が頻繁である回路部とは、例えばハイサイドパワーＭＯＳＦＥＴの駆動回路、発振器、高圧アナログ回路部またはエラーアンプ回路部である。また、比較的動作が頻繁でない回路部とは、例えばハイサイドパワーＭＯＳＦＥＴにより構成される回路部またはバイアス回路部である。本願でいう動作が頻繁である回路部とは、例えばバイアス回路部よりも動作が頻繁な回路部を指す。

【0060】

＜変形例１＞
図１４および図１５に示すように、第２配線ＷＲ２の周囲のダミー配線Ｄ２は、第２配線ＷＲ２の辺に沿って離散的に並んで複数配置されていてもよい。ここで、複数のダミー配線Ｄ２のそれぞれの平面視における形状は矩形である。そのようなダミー配線Ｄ２を、第２配線ＷＲ２の辺に沿って等間隔で並べることで、第２配線ＷＲ２を囲んでいる。つまり、第２配線ＷＲ２の近傍で第２配線ＷＲ２の周囲を囲むダミー配線Ｄ２は、不連続で形成されていてもよい。

【0061】

ここでは、平面視において第２配線ＷＲ２の所定の辺に沿う方向の端部から、外側に向かって配置するダミー配線Ｄ２の数は１つである。

【0062】

＜変形例２＞
図１６および図１７に示すように、ダミー配線Ｄ２は第２配線ＷＲ２の周囲に二重に配置されていてもよい。ここでは、ダミー配線Ｄ２は上記変形例１と同様に離散的に並んで第２配線ＷＲ２を囲んでいる。ここで、第２配線ＷＲ２に近い位置で第２配線ＷＲ２を囲んでいる内側のダミー配線Ｄ２の他に、当該内側のダミー配線Ｄ２の周囲を平面視で囲む外側のダミー配線Ｄ２が設けられていてもよい。

【0063】

ここでは、平面視において第２配線ＷＲ２の所定の辺に沿う方向の端部から、外側に向かって配置するダミー配線Ｄ２の数は２つである。第２配線ＷＲ２の周囲のダミー配線Ｄ２は、内側のダミー配線Ｄ２および外側のダミー配線Ｄ２を含め、平面視で行列状に並んで配置されている。

【0064】

本変形例では、第２配線ＷＲ２の周囲を囲むダミー配線Ｄ２が不連続で形成されている場合について説明した。これに対し、図１１および図１２と同様に、内側のダミー配線Ｄ２および外側のダミー配線Ｄ２の両方または一方が環状構造を有し、連続的に形成されたパターンにより第２配線ＷＲ２を囲んでいてもよい。

【0065】

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0066】

ＡＮＣ アナログ回路部
ＡＮＣ１ 第１アナログ回路部
ＡＮＣ２ 第２アナログ回路部
Ｄ１、Ｄ２ ダミー配線
ＤＧＣ デジタル回路部
ＤＧＣ１ 第１デジタル回路部
ＤＧＣ２ 第２デジタル回路部
ＩＦ１～ＩＦ４ 絶縁膜
ＩＬ１～ＩＬ６ 層間絶縁膜
ＰＡＤ パッド
ＰＲ フォトレジスト膜
ＷＲ１ 第１配線
ＷＲ２ 第２配線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】