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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-05
(45)【発行日】2024-12-13
(54)【発明の名称】記憶装置の作製方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20241206BHJP
H10B 41/70 20230101ALI20241206BHJP
H10B 99/00 20230101ALI20241206BHJP
H01L 29/786 20060101ALI20241206BHJP
【ＦＩ】
H10B12/00 801
H10B12/00 671A
H10B12/00 671Z
H10B41/70
H10B99/00 441
H01L29/78 613B
H01L29/78 618B
H01L29/78 626A
【請求項の数】
6
(21)【出願番号】P 2021558027
(86)(22)【出願日】2020-11-09
(86)【国際出願番号】 IB2020060502
(87)【国際公開番号】W WO2021099878
(87)【国際公開日】2021-05-27
【審査請求日】2023-11-07
(31)【優先権主張番号】P 2019211787
(32)【優先日】2019-11-22
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2019220150
(32)【優先日】2019-12-05
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】澤井 寛美
(72)【発明者】
【氏名】村川 努
(72)【発明者】
【氏名】國武 寛司
【審査官】宮本 博司
(56)【参考文献】
【文献】特開２０１１－２４９８０３（ＪＰ，Ａ）
【文献】特開２０１６－６３０２７（ＪＰ，Ａ）
【文献】特開２０１９－２４０８７（ＪＰ，Ａ）
【文献】国際公開第２０１９／００３０６０（ＷＯ，Ａ１）
【文献】特開２０１８－２０７０３８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １２／００
Ｈ１０Ｂ ４１／７０
Ｈ１０Ｂ ９９／００
Ｈ０１Ｌ ２９／７８６
(57)【特許請求の範囲】
【請求項1】
第１の絶縁体と、前記第１の絶縁体上の第１の開口を有する第１の導電体と、
前記第１の導電体上の第２の開口を有する第２の絶縁体と、
前記第２の絶縁体上の第３の開口を有する第２の導電体と、
前記第２の導電体上の第３の絶縁体と、
前記第１の開口乃至前記第３の開口内に設けられた半導体と、
を有する記憶装置の作製方法において、
前記第１の絶縁体を形成し、
前記第１の絶縁体上に前記第１の導電体を形成し、
前記第１の導電体上に前記第２の絶縁体を形成し、
前記第２の絶縁体上に第４の絶縁体を形成し、
前記第４の絶縁体上に前記第３の絶縁体を形成し、
前記第４の絶縁体に前記第３の開口を形成し、
前記第２の絶縁体に前記第２の開口を形成し、
前記第１の導電体に前記第１の開口を形成し、
前記第１の開口乃至前記第３の開口内に前記半導体を形成し、
前記第４の絶縁体を除去し、
前記第２の絶縁体と、前記第３の絶縁体の間に前記第２の導電体を形成し、
前記第１の開口の径は、前記第２の開口の径、および前記第３の開口の径より大きい、記憶装置の作製方法。
【請求項2】
請求項１において、前記第２の導電体は、前記第１の導電体が有する材料を有する、記憶装置の作製方法。
【請求項3】
請求項１において、前記第２の導電体は、前記第１の導電体が有する材料と異なる材料を有する、記憶装置の作製方法。
【請求項4】
請求項１乃至３において、前記半導体は、酸化物半導体を含む、記憶装置の作製方法。
【請求項5】
請求項１乃至４において、前記半導体は、結晶性を有する、記憶装置の作製方法。
【請求項6】
請求項５において、前記半導体は、前記第３の開口において、前記第２の導電体の側面の法線方向にｃ軸が配向する領域を有する、記憶装置の作製方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一態様は、半導体装置およびその作製方法に関する。
【0002】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【0003】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタやダイオードなどの半導体素子や、半導体素子を含む回路は半導体装置である。また、表示装置、発光装置、照明装置、電気光学装置、記憶装置、撮像装置、通信装置、情報処理装置および電子機器などは、半導体素子や半導体回路を含む場合がある。また、表示装置、発光装置、照明装置、電気光学装置、記憶装置、撮像装置、通信装置および電子機器なども、半導体装置と呼ばれる場合がある。
【背景技術】
【0004】
近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献１、特許文献２参照。）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。特許文献３および特許文献４では、酸化物半導体を用いた記憶装置が開示されている。特許文献５では、電荷格納層として酸化物半導体を用いた半導体メモリが開示されている。
【0005】
また、非特許文献１では、結晶性酸化物半導体として、ＣＡＡＣ－ＩＧＺＯが開示されている。また、非特許文献１では、ＣＡＡＣ－ＩＧＺＯの成長メカニズムなども開示されている。
【先行技術文献】
【特許文献】
【0006】
【文献】米国特許公開２０１１／００６５２７０Ａ１公報
【文献】米国特許第９６３４０９７Ｂ２公報
【文献】特開２０１８－２０７０３８号公報
【文献】特開２０１９－８８６２号公報
【文献】特開２０１８－１５７２０５号公報
【非特許文献】
【0007】
【文献】Ｎｏｂｏｒｕ Ｋｉｍｉｚｕｋａ ａｎｄ Ｓｈｕｎｐｅｉ Ｙａｍａｚａｋｉ、「ＰＨＹＳＩＣＳ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹ ＯＦ ＣＲＹＳＴＡＬＬＩＮＥ ＯＸＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＡＡＣ－ＩＧＺＯ」ＦＵＮＤＡＭＥＮＴＡＬＳ（米国）、Ｗｉｌｅｙ－ＳＩＤ Ｓｅｒｉｅｓ ｉｎ Ｄｉｓｐｌａｙ Ｔｅｃｈｎｏｌｏｇｙ、２０１７、ｐ．９４－９７
【発明の概要】
【発明が解決しようとする課題】
【0008】
特許文献１、および特許文献２においては、記憶素子（メモリセルともいう）が複数積層しており、これらが直列に接続することで、三次元構造のメモリセルアレイ（メモリストリングともいう）を構成している。
【0009】
特許文献１においては、柱状に設けられた半導体が、電荷蓄積層を有する絶縁体と接している。特許文献２においては、柱状に設けられた半導体が、トンネル誘電体として機能する絶縁体と接している。特許文献１および特許文献２ともに、メモリセルへの情報の書き込みは、絶縁体を介して電荷の引き抜きおよび注入によって行われる。この場合、半導体と絶縁体が接する界面に、トラップセンターが形成される場合がある。トラップセンターは、電子を捕獲し、トランジスタのしきい値電圧を変動させる場合がある。また、電荷の引き抜きおよび注入により、絶縁体内部および半導体と絶縁体が接する界面の一方、または両方が劣化し、電荷蓄積層に保持された電荷がリークして消失する場合がある。よって、記憶装置の信頼性に悪影響を及ぼす恐れがある。
【0010】
本発明の一形態は、信頼性の高い記憶装置を提供することを課題の一とする。また、本発明の一形態は、記憶容量の大きい記憶装置を提供することを課題の一とする。また、本発明の一形態は、占有面積が小さい記憶装置を提供することを課題の一とする。また、本発明の一形態は、製造コストの低い記憶装置を提供することを課題の一とする。また、本発明の一形態は、信頼性の高い半導体装置を提供することを課題の一とする。また、本発明の一形態は、製造コストの低い半導体装置を提供することを課題の一とする。また、本発明の一形態は、新規な半導体装置を提供することを課題の一とする。
【0011】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【0012】
本発明の一態様は、第１の絶縁体と、第１の絶縁体上の第１の開口を有する第１の導電体と、第１の導電体上の第２の開口を有する第２の絶縁体と、第２の絶縁体上の第３の開口を有する第２の導電体と、第２の導電体上の第３の絶縁体と、第１の開口乃至第３の開口内に設けられた半導体と、を有する記憶装置の作製方法において、第１の絶縁体を形成し、第１の絶縁体上に第１の導電体を形成し、第１の導電体上に第２の絶縁体を形成し、第２の絶縁体上に第４の絶縁体を形成し、第４の絶縁体上に第３の絶縁体を形成し、第４の絶縁体に第３の開口を形成し、第２の絶縁体に第２の開口を形成し、第１の導電体に第１の開口を形成し、第１の開口乃至第３の開口内に半導体を形成し、第４の絶縁体を除去し、第２の絶縁体と、第３の絶縁体の間に第２の導電体を形成する記憶装置の作製方法である。
【0013】
上記において、第２の導電体は、第１の導電体が有する材料を有することが好ましい。
【0014】
上記において、第２の導電体は、第１の導電体が有する材料と異なる材料を有することが好ましい。
【0015】
上記において、第１の開口の径は、第２の開口の径、および第３の開口の径より大きいことが好ましい。
【0016】
上記において、半導体の形成前に、第１の開口の径を、第２の開口の径、および第３の開口の径より大きくせしめることが好ましい。
【0017】
上記において、半導体は、酸化物半導体を含むことが好ましい。
【0018】
上記において、半導体は、結晶性を有することが好ましい。
【0019】
上記において、半導体は、第３の開口において、第２の導電体の側面の法線方向にｃ軸が配向する領域を有することが好ましい。
【発明の効果】
【0020】
記憶素子を複数積層し、これらが直列に接続する三次元構造のメモリセルアレイの作製において、総工程数は、積層する記憶素子の数と、１つの記憶素子を作製する工程数の積より少なくできるため好ましい。つまり、上記メモリセルアレイの作製工程は、積層する記憶素子の数に比例しない。例えば、記憶素子を４層有するメモリセルアレイＡの作製工程数と、記憶素子を３２層有するメモリセルアレイＢの作製工程数を比較した場合、記憶素子の積層数は８倍であるにもかかわらず、メモリセルアレイＢの作製工程数は、メモリセルアレイＡの作製工程数の８倍より大幅に少なくできる。
【0021】
本発明の一形態により、信頼性の高い記憶装置を提供することができる。また、本発明の一形態により、記憶容量の大きい記憶装置を提供することができる。本発明の一形態により、占有面積が小さい記憶装置を提供することができる。また、本発明の一形態により、製造コストの低い記憶装置を提供することができる。また、本発明の一形態により、信頼性の高い半導体装置を提供することができる。また、本発明の一形態により、製造コストの低い半導体装置を提供することができる。また、本発明の一形態により、新規な半導体装置を提供することができる。
【0022】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【0023】
図１は、記憶装置の斜視図である。
図２は、記憶装置の断面図である。
図３は、メモリストリングの断面図である。
図４Ａおよび図４Ｂは、メモリストリングの断面図である。
図５は、記憶素子の断面図である。
図６Ａは結晶構造の分類を説明する図である。図６ＢはＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図６ＣはＣＡＡＣ－ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図７は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図８は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図９は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１０は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１１は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１２は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１３は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１４は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１５は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１６は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１７Ａは、本発明の一態様に係る成膜装置を説明する上面図である。図１７Ｂは、本発明の一態様に係る成膜装置を説明する断面図である。
図１８Ａ乃至図１８Ｃは、本発明の一態様に係る成膜装置を説明する断面図である。
図１９は、メモリストリングの回路構成例を説明する図である。
図２０は、メモリストリングの回路構成例を説明する図である。
図２１は、メモリストリングの回路構成例を説明する図である。
図２２は、メモリストリングの回路構成例を説明する図である。
図２３は、メモリストリングの回路構成例を説明する図である。
図２４は、メモリストリングの書き込み動作例を説明するタイミングチャートである。
図２５Ａおよび図２５Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図２６Ａおよび図２６Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図２７Ａおよび図２７Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図２８Ａおよび図２８Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図２９Ａおよび図２９Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図３０Ａおよび図３０Ｂは、メモリストリングの読み出し動作例を説明するタイミングチャートである。
図３１Ａおよび図３１Ｂは、メモリストリングの読み出し動作例を説明する回路図である。
図３２Ａおよび図３２Ｂは、メモリストリングの読み出し動作例を説明する回路図である。
図３３Ａおよび図３３Ｂは、トランジスタのＩｄ－Ｖｇ特性を説明する図である。
図３４は、メモリストリングの回路構成例を説明する図である。
図３５は、メモリストリングの回路構成例を説明する図である。
図３６は、メモリストリングの回路構成例を説明する図である。
図３７は、半導体装置の構成例を説明するブロック図である。
図３８Ａ乃至図３８Ｃは、半導体装置の構成例を説明する斜視図である。
図３９は、本発明の一態様に係る半導体装置を説明する断面図である。
図４０Ａはコンピュータの構成例を説明する斜視図であり、図４０ＢはモノリシックＩＣを説明する斜視図である。
図４１Ａ、及び図４１Ｂのそれぞれは、コンピュータ、およびモノリシックＩＣの記憶階層を説明する図である。
図４２Ａは、半導体装置の模式図である。図４２Ｂは、半導体装置の斜視図である。
図４３Ａ乃至図４３Ｅは、記憶装置の一例を説明するための図である。
図４４Ａ乃至図４４Ｇは、電子機器の一例を説明するための図である。
図２は、記憶装置の断面図である。
図３は、メモリストリングの断面図である。
図４Ａおよび図４Ｂは、メモリストリングの断面図である。
図５は、記憶素子の断面図である。
図６Ａは結晶構造の分類を説明する図である。図６ＢはＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図６ＣはＣＡＡＣ－ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図７は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図８は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図９は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１０は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１１は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１２は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１３は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１４は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１５は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１６は、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１７Ａは、本発明の一態様に係る成膜装置を説明する上面図である。図１７Ｂは、本発明の一態様に係る成膜装置を説明する断面図である。
図１８Ａ乃至図１８Ｃは、本発明の一態様に係る成膜装置を説明する断面図である。
図１９は、メモリストリングの回路構成例を説明する図である。
図２０は、メモリストリングの回路構成例を説明する図である。
図２１は、メモリストリングの回路構成例を説明する図である。
図２２は、メモリストリングの回路構成例を説明する図である。
図２３は、メモリストリングの回路構成例を説明する図である。
図２４は、メモリストリングの書き込み動作例を説明するタイミングチャートである。
図２５Ａおよび図２５Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図２６Ａおよび図２６Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図２７Ａおよび図２７Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図２８Ａおよび図２８Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図２９Ａおよび図２９Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図３０Ａおよび図３０Ｂは、メモリストリングの読み出し動作例を説明するタイミングチャートである。
図３１Ａおよび図３１Ｂは、メモリストリングの読み出し動作例を説明する回路図である。
図３２Ａおよび図３２Ｂは、メモリストリングの読み出し動作例を説明する回路図である。
図３３Ａおよび図３３Ｂは、トランジスタのＩｄ－Ｖｇ特性を説明する図である。
図３４は、メモリストリングの回路構成例を説明する図である。
図３５は、メモリストリングの回路構成例を説明する図である。
図３６は、メモリストリングの回路構成例を説明する図である。
図３７は、半導体装置の構成例を説明するブロック図である。
図３８Ａ乃至図３８Ｃは、半導体装置の構成例を説明する斜視図である。
図３９は、本発明の一態様に係る半導体装置を説明する断面図である。
図４０Ａはコンピュータの構成例を説明する斜視図であり、図４０ＢはモノリシックＩＣを説明する斜視図である。
図４１Ａ、及び図４１Ｂのそれぞれは、コンピュータ、およびモノリシックＩＣの記憶階層を説明する図である。
図４２Ａは、半導体装置の模式図である。図４２Ｂは、半導体装置の斜視図である。
図４３Ａ乃至図４３Ｅは、記憶装置の一例を説明するための図である。
図４４Ａ乃至図４４Ｇは、電子機器の一例を説明するための図である。
【発明を実施するための形態】
【0024】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その説明の繰り返しは省略する。
【0025】
また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため図に反映しないことがある。
【0026】
また、図面などにおいて、説明を理解しやすくするために、一部の構成要素の記載を省略する場合がある。
【0027】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【0028】
また、本明細書等において、電気回路における「端子」とは、電流の入力または出力、電圧の入力または出力、もしくは、信号の受信または送信が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
【0029】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【0030】
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
【0031】
また、本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
【0032】
また、本明細書などにおいて、「平行」とは、例えば、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂直」および「直交」とは、例えば、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【0033】
なお、本明細書などにおいて、計数値および計量値に関して、または、計数値もしくは計量値に換算可能な物、方法、および事象などに関して、「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
【0034】
また、電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。
【0035】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。
【0036】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。
【0037】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
【0038】
なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。
【0039】
また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
【0040】
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」、「Ｈ電位」、または「Ｈ」ともいう）とは、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」、「Ｌ電位」、または「Ｌ」ともいう）よりも高い電位の電源電位を示す。また、ＶＳＳとは、ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（以下、単に「ＧＮＤ」、または「ＧＮＤ電位」ともいう）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
【0041】
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）のｎチャネル型電界効果トランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、０Ｖより大きいものとする。また、明示されている場合を除き、「トランジスタのゲートにＨ電位を供給する。」とは、「トランジスタをオン状態にする。」と同義の場合がある。また、明示されている場合を除き、「トランジスタのゲートにＬ電位を供給する。」とは、「トランジスタをオフ状態にする。」と同義の場合がある。
【0042】
また、本明細書等において、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
【0043】
また、本明細書等において、ソースとは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
【0044】
また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
【0045】
また、図面などにおいて、配線および電極などの電位をわかりやすくするため、配線および電極などに隣接してＨ電位を示す“Ｈ”、またはＬ電位を示す“Ｌ”を付記する場合がある。また、電位変化が生じた配線および電極などには、“Ｈ”または“Ｌ”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
【0046】
また、一般に、「容量」は、２つの電極が絶縁体（誘電体）を介して向かい合う構成を有する。本明細書等において、「容量素子」とは、前述の「容量」である場合が含まれる。すなわち、本明細書等において、「容量素子」とは、２つの電極が絶縁体を介して向かい合う構成を有したもの、２本の配線が絶縁体を介して向かい合う構成を有したもの、または、２本の配線が絶縁体を介して配置されたもの、である場合が含まれる。
【0047】
また、本明細書等において、複数の要素に同じ符号を用いる場合、特にそれらを区別する必要があるときは、符号に、「＿１」、「＿２」、「［ｎ］」、「［ｍ，ｎ］」等、識別用の符号を付して記載する場合がある。例えば、２番目の導電体ＷＷＬを、導電体ＷＷＬ［２］と記載する場合がある。
【0048】
（実施の形態１）
図１に、本発明の一態様に係る記憶装置１００の斜視図を示す。記憶装置１００は、三次元積層構造を有する記憶装置である。図２は、図１に一点鎖線で示した部位Ａ１－Ａ２、および導電体ＳＥＬと配線の接続部の断面図である。なお、図１などにおいて、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書などでは、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。なお、本実施の形態などでは、後述する導電体１３０が延在する方向をＺ方向としている。
図１に、本発明の一態様に係る記憶装置１００の斜視図を示す。記憶装置１００は、三次元積層構造を有する記憶装置である。図２は、図１に一点鎖線で示した部位Ａ１－Ａ２、および導電体ＳＥＬと配線の接続部の断面図である。なお、図１などにおいて、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書などでは、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。なお、本実施の形態などでは、後述する導電体１３０が延在する方向をＺ方向としている。
【0049】
【0050】
＜記憶装置の構成例＞
本発明の一態様に係る記憶装置１００は、メモリセルアレイ１１０を有する。メモリセルアレイ１１０は複数のメモリストリング１２０を有する。メモリストリング１２０はＺ方向に延在し、ＸＹ平面上でマトリクス状に配置されている。
本発明の一態様に係る記憶装置１００は、メモリセルアレイ１１０を有する。メモリセルアレイ１１０は複数のメモリストリング１２０を有する。メモリストリング１２０はＺ方向に延在し、ＸＹ平面上でマトリクス状に配置されている。
【0051】
図３に、本発明の一態様に係るメモリストリング１２０の断面構成例を示す。メモリストリング１２０は複数の記憶素子ＭＣ（「メモリセル」ともいう。）が直列に接続された構成を有する。本実施の形態では、記憶素子ＭＣが５つ直列に接続する場合を示しているが、メモリストリング１２０が備える記憶素子ＭＣの数は５に限定されるものではない。メモリストリング１２０が備える記憶素子ＭＣの数をｎとすると、ｎは２以上の整数であればよい。
【0052】
また、メモリストリング１２０は、複数の導電体ＷＷＬと、複数の導電体ＲＷＬと、導電体ＳＧと、導電体ＳＥＬと、を有する。複数の導電体ＷＷＬと複数の導電体ＲＷＬは、絶縁体１２３を介して交互に積層して設けられている。導電体ＳＧは、複数の導電体ＷＷＬおよび複数の導電体ＲＷＬよりも下層に設けられている。導電体ＳＥＬは、複数の導電体ＷＷＬおよび複数の導電体ＲＷＬよりも上層に設けられている。
【0053】
図３では、５つの記憶素子ＭＣを記憶素子ＭＣ［１］乃至記憶素子ＭＣ［５］と示している。なお、記憶素子ＭＣ［１］乃至記憶素子ＭＣ［５］に共通の事柄を説明する場合は単に「記憶素子ＭＣ」と示す。導電体ＷＷＬ、導電体ＲＷＬ、および絶縁体１２３などの他の構成要素も同様である。
【0054】
メモリストリング１２０は、記憶素子ＭＣ［１］と接続するトランジスタＳＴｒ１と、記憶素子ＭＣ［５］と接続するトランジスタＳＴｒ２と、を有する。
【0055】
導電体ＷＷＬ、導電体ＲＷＬ、導電体ＳＧ、および導電体ＳＥＬは、メモリセルアレイ１１０を越えて延在する。また、導電体ＷＷＬ、導電体ＲＷＬ、導電体ＳＧ、および導電体ＳＥＬは、メモリセルアレイ１１０の外側で、階段状に積層している（図１および図２参照。）。
【0056】
図３に一点鎖線で示した部位Ｂ１－Ｂ２をＺ方向から見た断面を図４Ａに示す。図３に一点鎖線で示した部位Ｃ１－Ｃ２をＺ方向から見た断面を図４Ｂに示す。図３に二点鎖線で示した領域１０５の拡大図を図５に示す。図５は、記憶素子ＭＣの断面図に相当する。
【0057】
メモリストリング１２０は、基体１２１上に導電体１２２を有する。基体１２１としては、例えば絶縁体を用いればよい。また、導電体１２２上に絶縁体１２３［１］、導電体ＳＧ、絶縁体１２３［２］、導電体ＲＷＬ［１］、絶縁体１２３［３］、導電体ＷＷＬ［１］、絶縁体１２３［４］、導電体ＲＷＬ［２］、絶縁体１２３［５］、導電体ＷＷＬ［２］、絶縁体１２３［６］、導電体ＲＷＬ［３］、絶縁体１２３［７］、導電体ＷＷＬ［３］、絶縁体１２３［８］、導電体ＲＷＬ［４］、絶縁体１２３［９］、導電体ＷＷＬ［４］、絶縁体１２３［１０］、導電体ＲＷＬ［５］、絶縁体１２３［１１］、導電体ＷＷＬ［５］、絶縁体１２３［１２］、および導電体ＳＥＬを有する（図３参照。）。
【0058】
また、メモリストリング１２０は、絶縁体１２３［１］、導電体ＳＧ、絶縁体１２３［２］、導電体ＲＷＬ［１］、絶縁体１２３［３］、導電体ＷＷＬ［１］、絶縁体１２３［４］、導電体ＲＷＬ［２］、絶縁体１２３［５］、導電体ＷＷＬ［２］、絶縁体１２３［６］、導電体ＲＷＬ［３］、絶縁体１２３［７］、導電体ＷＷＬ［３］、絶縁体１２３［８］、導電体ＲＷＬ［４］、絶縁体１２３［９］、導電体ＷＷＬ［４］、絶縁体１２３［１０］、導電体ＲＷＬ［５］、絶縁体１２３［１１］、導電体ＷＷＬ［５］、絶縁体１２３［１２］、および導電体ＳＥＬの、それぞれの一部を除去した開口１４１を有する。
【0059】
開口１４１はＺ方向に延在し、導電体１２２に達する。また、開口１４１において、導電体ＲＷＬと重なる領域１４２の径は、導電体ＷＷＬと重なる領域１４３の径よりも大きい。よって、開口１４１の側面は凹凸形状を有する。
【0060】
また、開口１４１の側面に沿って、絶縁体１２４、および半導体１２５が設けられている。また、開口１４１において、導電体ＲＷＬと重なる領域において、絶縁体１２４と半導体１２５の間に導電体１２８が設けられている。半導体１２５は絶縁体１２４を介して開口１４１の側面と重なる領域を有する。
【0061】
また、メモリストリング１２０は、Ｚ方向に延在する導電体１３０を有する。導電体１３０は開口１４１の中心もしくは中心付近に設けられている。また、導電体１３０の開口１４１の側面と重なる領域に絶縁体１２９、半導体１２７、および絶縁体１２６が設けられている。半導体１２７は、絶縁体１２９を介して、導電体１３０の側面と重なる領域を有する。絶縁体１２６は、絶縁体１２９、および半導体１２７を介して、導電体１３０の側面と重なる領域を有する。また、開口１４１の底部において、半導体１２５、および半導体１２７は導電体１２２と電気的に接続する領域を有する。また、開口１４１の底部において、導電体１３０は、絶縁体１２９、および半導体１２７を介して導電体１２２と重なる領域を有する。
【0062】
導電体ＷＷＬと導電体１３０との間には、導電体ＷＷＬ側から、絶縁体１８１、絶縁体１２４、半導体１２５、絶縁体１２６、半導体１２７、絶縁体１２９が順に設けられる（図４Ａ参照。）。導電体ＲＷＬと導電体１３０との間には、導電体ＲＷＬ側から、絶縁体１２４、導電体１２８、半導体１２５、絶縁体１２６、半導体１２７、および絶縁体１２９が順に設けられる（図４Ｂ参照。）。
【0063】
記憶素子ＭＣは、トランジスタＷＴｒとトランジスタＲＴｒを有する（図５参照。）。導電体ＷＷＬと導電体１３０が重なる領域がトランジスタＷＴｒとして機能する。導電体ＷＷＬがトランジスタＷＴｒのゲート電極として機能し、導電体１３０がトランジスタＷＴｒのバックゲート電極として機能する。また、半導体１２５の一部が、トランジスタＷＴｒのチャネルが形成される半導体層として機能する。トランジスタＷＴｒのチャネルが形成される半導体層は、絶縁体１２４の一部を介してゲート電極（導電体ＷＷＬ）と重なる。なお、本実施の形態などでは、導電体ＷＷＬの一部がゲート電極として機能する例を示しているが、ゲート電極および導電体ＷＷＬをそれぞれ独立して設け、両者を電気的に接続してもよい。
【0064】
導電体１２８、導電体ＲＷＬ、および導電体１３０が重なる領域がトランジスタＲＴｒとして機能する。導電体ＲＷＬがトランジスタＲＴｒのゲート電極として機能する。また、導電体１３０がトランジスタＲＴｒのバックゲート電極として機能する。半導体１２７の一部が、トランジスタＲＴｒのチャネルが形成される半導体層として機能する。トランジスタＲＴｒのチャネルが形成される半導体層は、絶縁体１２６、半導体１２５、導電体１２８、および絶縁体１２４それぞれの一部を介してゲート電極（導電体ＲＷＬ）と重なる。トランジスタＲＴｒのチャネルが形成される半導体層は、絶縁体１２９の一部を介してバックゲート電極（導電体１３０）と重なる。
【0065】
トランジスタＳＴｒ１は、導電体ＳＧ、半導体１２５、および半導体１２７を有する。また、トランジスタＳＴｒ２は、導電体ＳＥＬ、半導体１２５、および半導体１２７を有する。
【0066】
ここで、バックゲートについて説明しておく。ゲートとバックゲートは、半導体層のチャネル形成領域を介して重なるように配置される。バックゲートはゲートと同様に機能させることができる。また、バックゲートの電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。ゲートまたはバックゲートの一方を「第１ゲート」または「第１のゲート」と呼び、他方を「第２ゲート」または「第２のゲート」と呼ぶ場合がある。
【0067】
ゲートとバックゲートは、導電層または抵抗率が小さい半導体層などで形成されるため、トランジスタの外部で生じる電場が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気に対する静電遮蔽機能）を有する。すなわち、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。
【0068】
また、バックゲートの電位を制御することで、トランジスタのしきい値電圧を制御することができる。バックゲートの電位は、ゲートと同じ電位にしてもよく、接地電位（ＧＮＤ電位）や任意の電位としてもよい。
【0069】
トランジスタＷＴｒおよびトランジスタＲＴｒのチャネルが形成される半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。トランジスタＳＴｒ１およびトランジスタＳＴｒ２も同様である。
【0070】
なお、トランジスタに用いる半導体層は積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
【0071】
トランジスタＷＴｒ、トランジスタＲＴｒ、トランジスタＳＴｒ１、およびトランジスタＳＴｒ２に用いられる半導体層は、金属酸化物を有する酸化物半導体であることが好ましい。金属酸化物を半導体層に用いたトランジスタは、アモルファスシリコンを半導体層に用いたトランジスタと比べ、高い電界効果移動度が得られる。また、多結晶シリコンを半導体層に用いたトランジスタでは、半導体層に結晶粒界が生じる恐れがある。結晶粒界では、キャリアが捕獲され、トランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。一方、詳細は後述するが、酸化物半導体では、明確な結晶粒界が確認されない結晶構造、または結晶粒界が極めて少ない結晶構造を実現することができる。このような酸化物半導体を半導体層に用いることは、高いオン電流および電界効果移動度など、良好な電気特性を有するトランジスタが実現できるため、好適である。
【0072】
また、酸化物半導体、特に結晶性の酸化物半導体であるＣＡＡＣ－ＩＧＺＯにおいては、被形成面に垂直な方向にｃ軸が配向する、数ｎｍ（例えば、１～３ｎｍ）のナノクラスター同士が連結した特徴的な構造を持つ。そのため、Ｚ方向に延在した開口内においても、明確な結晶粒界が確認されない結晶構造を形成することが可能となる。
【0073】
特に、トランジスタＷＴｒは、チャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）であることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。トランジスタＷＴｒにＯＳトランジスタを用いると、後述するノードＮＤに書き込まれた電荷を長期間保持することができる。記憶素子ＭＣを構成するトランジスタにＯＳトランジスタを用いた場合、記憶素子ＭＣを「ＯＳメモリ」と呼ぶことができる。また、当該記憶素子ＭＣを含むメモリストリング１２０も「ＯＳメモリ」と呼ぶことができる。また、記憶装置１００も「ＯＳメモリ」と呼ぶことができる。
【0074】
ＯＳメモリは、電力の供給を停止しても、１年以上、さらには１０年以上の期間で書き込まれた情報を保持することができる。よって、ＯＳメモリを不揮発性メモリと見なすこともできる。
【0075】
また、ＯＳメモリは書き込まれた電荷量が長期間変化しにくいため、ＯＳメモリは２値（１ビット）に限らず、多値（マルチビット）の情報を保持可能である。
【0076】
また、ＯＳメモリはトランジスタを介してノードに電荷を書き込む方式であるため、従来のフラッシュメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、フラッシュメモリで行われるデータ書き換え前の消去動作が、ＯＳメモリでは不要である。また、フローティングゲートまたは電荷捕獲層への電荷注入および引き抜きも行われないため、ＯＳメモリは実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳメモリは、従来のフラッシュメモリと比較して劣化が少なく、高い信頼性が得られる。
【0077】
また、ＯＳメモリは磁気抵抗メモリ（ＭＲＡＭ）あるいは抵抗変化型メモリ（ＲｅＲＡＭ）などのように、メモリの書き換え時に原子レベルでの構造変化を伴わない。よって、ＯＳメモリは、磁気抵抗メモリおよび抵抗変化型メモリよりも書き換え耐性に優れている。
【0078】
また、ＯＳトランジスタは高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。ＯＳメモリを含む記憶装置は、高温環境下においても動作が安定し、高い信頼性が得られる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。半導体装置を構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好な半導体装置が実現できる。
【0079】
半導体１２７はｎ型の半導体であることが好ましい。また、半導体１２５の導電体ＷＷＬと重なる領域はｉ型または実質的にｉ型の半導体であることが好ましい。この場合、トランジスタＷＴｒはエンハンスメント型（ノーマリーオフ型）のトランジスタ、トランジスタＲＴｒはデプレッション型（ノーマリーオン型）のトランジスタになる。
【0080】
なお、半導体１２５と半導体１２７は、同じ材料を有していてもよいし、異なる材料を有していてもよい。例えば、半導体１２５および半導体１２７は、それぞれ酸化物半導体でもよい。また、半導体１２５および半導体１２７は、それぞれシリコンを有する半導体でもよい。また、半導体１２５を酸化物半導体とし、半導体１２７をシリコンを有する半導体としてもよい。また、半導体１２５をシリコンを有する半導体とし、半導体１２７を酸化物半導体としてもよい。
【0081】
なお、図４Ａは、トランジスタＷＴｒの中心または中心付近のＸ－Ｙ平面に相当し、図４Ｂは、トランジスタＲＴｒの中心または中心付近のＸ－Ｙ平面に相当する。図４Ａおよび図４Ｂにおいて、導電体１３０の断面形状が円形である場合、絶縁体１２９は導電体１３０の外側に同心円状に設けられ、半導体１２７は絶縁体１２９の外側に同心円状に設けられ、絶縁体１２６は半導体１２７の外側に同心円状に設けられ、半導体１２５は絶縁体１２６の外側に同心円状に設けられ、絶縁体１２４は半導体１２５の外側に同心円状に設けられている。また、導電体１２８は、半導体１２５と絶縁体１２４の間に同心円状に設けられている。
【0082】
また、導電体１３０の断面形状は円形に限らない。導電体１３０の断面形状は矩形でもよい。また、導電体１３０の断面形状は三角形でもよい。
【0083】
なお、メモリストリング１２０を記憶装置ということもできるし、記憶素子ＭＣを記憶装置ということもできる。
【0084】
〔半導体装置の構成材料〕
続いて、記憶装置１００に用いることができる構成材料について説明する。
続いて、記憶装置１００に用いることができる構成材料について説明する。
【0085】
［基板］
記憶装置１００は基板上に設けることができる。基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
記憶装置１００は基板上に設けることができる。基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【0086】
［絶縁体］
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
【0087】
なお、本明細書等において、「酸化窒化物」とは、主成分として窒素よりも酸素の含有量が多い材料を指す。例えば「酸化窒化シリコン」とは、窒素よりも酸素の含有量が多い、シリコンと、窒素と、酸素と、を含む材料を指す。また、本明細書等において、「窒化酸化物」とは、主成分として酸素よりも窒素の含有量が多い材料を指す。例えば「窒化酸化アルミニウム」とは、酸素よりも窒素の含有量が多い、アルミニウムと、窒素と、酸素と、を含む材料を示す。
【0088】
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ－ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
【0089】
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
【0090】
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
【0091】
また、ＯＳトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
【0092】
また、半導体１２５および／または半導体１２７に酸化物半導体を用いる場合、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを半導体１２５および／または半導体１２７と接する構造とすることで、半導体１２５および／または半導体１２７が有する酸素欠損を補償することができる。
【0093】
また、導電体ＷＷＬとして機能する導電体１８２、および導電体ＳＥＬとして機能する導電体１８３の酸化を抑制するために絶縁体１８１を設けることが好ましい。絶縁体１８１として、酸素や水素に対するバリア性を有する上記材料を用いることが好ましい。絶縁体１８１は、導電体１８２、および導電体１８３の下面、上面、および側面に接するように設けられることが好ましい。
【0094】
［導電体］
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【0095】
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【0096】
なお、トランジスタのチャネル形成領域に金属酸化物の一種である酸化物半導体を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
【0097】
特に、ゲート電極として機能する導電体として、チャネルが形成される酸化物半導体に含まれる金属元素と、酸素と、を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される酸化物半導体に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
【0098】
［酸化物半導体］
半導体１２５および半導体１２７として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、半導体１２５および半導体１２７に適用可能な酸化物半導体について説明する。
半導体１２５および半導体１２７として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、半導体１２５および半導体１２７に適用可能な酸化物半導体について説明する。
【0099】
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
【0100】
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、及び錫の中から選ばれる一または複数とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【0101】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【0102】
〔結晶構造の分類〕
まず、酸化物半導体における、結晶構造の分類について、図６Ａを用いて説明を行う。図６Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
まず、酸化物半導体における、結晶構造の分類について、図６Ａを用いて説明を行う。図６Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
【0103】
図６Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる（ｅｘｃｌｕｄｉｎｇ ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ａｎｄ ｐｏｌｙ ｃｒｙｓｔａｌ）。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
【0104】
なお、図６Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
【0105】
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図６Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図６Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図６Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図６Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
【0106】
図６Ｂに示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図６Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
【0107】
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図６Ｃに示す。図６Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図６Ｃに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
【0108】
図６Ｃに示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
【0109】
［酸化物半導体の構造］
なお、酸化物半導体は、結晶構造に着目した場合、図６Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
なお、酸化物半導体は、結晶構造に着目した場合、図６Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
【0110】
続いて、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
【0111】
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
【0112】
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
【0113】
また、Ｉｎ－Ｍ－Ｚｎ酸化物において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
【0114】
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
【0115】
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
【0116】
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【0117】
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
【0118】
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
【0119】
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
【0120】
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
【0121】
［酸化物半導体の構成］
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
【0122】
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【0123】
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
【0124】
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
【0125】
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
【0126】
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
【0127】
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
【0128】
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
【0129】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
【0130】
〔酸化物半導体を有するトランジスタ〕
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【0131】
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【0132】
トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。また、高純度真性又は実質的に高純度真性であることをｉ型または実質的にｉ型と呼ぶ場合がある。
【0133】
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【0134】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【0135】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【0136】
〔不純物〕
ここで、酸化物半導体中における各不純物の影響について説明する。
ここで、酸化物半導体中における各不純物の影響について説明する。
【0137】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコンや炭素の濃度と、酸化物半導体のチャネル形成領域との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【0138】
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【0139】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
【0140】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
【0141】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【0142】
〔その他の半導体材料〕
半導体１２５および半導体１２７に用いることができる半導体材料は、上述の酸化物半導体に限られない。半導体１２５および半導体１２７として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いてもよい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
半導体１２５および半導体１２７に用いることができる半導体材料は、上述の酸化物半導体に限られない。半導体１２５および半導体１２７として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いてもよい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
【0143】
本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
【0144】
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
【0145】
半導体１２５および半導体１２７として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。半導体１２５および半導体１２７として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
【0146】
＜記憶装置の作製方法例＞
次に、本発明に係る記憶装置の作製方法例を図７乃至図１６を参照して説明する。なお、図７乃至図１６の各図は、Ｘ－Ｚ平面の断面を示しており、Ｙ方向から見た断面図である。なお、本作製方法では、５つ（「５段」ともいう。）の記憶素子ＭＣを有するメモリストリング１２０を３つ作製する例を示すが、本実施の形態はこれに限らない。メモリストリング１２０は、２段以上の記憶素子ＭＣを有していればよい。例えば、メモリストリング１２０は、４段の記憶素子ＭＣを有していてもよい。また、３２段以上、好ましくは６４段以上、より好ましくは１２８段以上、さらに好ましくは２５６段以上の記憶素子ＭＣを有していることが好ましい。また、本実施の形態の一態様を用いることで、メモリストリング１２０を同時に２以上作製することができる。
次に、本発明に係る記憶装置の作製方法例を図７乃至図１６を参照して説明する。なお、図７乃至図１６の各図は、Ｘ－Ｚ平面の断面を示しており、Ｙ方向から見た断面図である。なお、本作製方法では、５つ（「５段」ともいう。）の記憶素子ＭＣを有するメモリストリング１２０を３つ作製する例を示すが、本実施の形態はこれに限らない。メモリストリング１２０は、２段以上の記憶素子ＭＣを有していればよい。例えば、メモリストリング１２０は、４段の記憶素子ＭＣを有していてもよい。また、３２段以上、好ましくは６４段以上、より好ましくは１２８段以上、さらに好ましくは２５６段以上の記憶素子ＭＣを有していることが好ましい。また、本実施の形態の一態様を用いることで、メモリストリング１２０を同時に２以上作製することができる。
【0147】
まず、絶縁表面を有する基体１２１上に導電体１２２を形成し、導電体１２２の周囲に、絶縁体１３２を形成する（図７参照。）。
【0148】
具体的には、導電膜を形成し、リソグラフィー法を用いて該導電膜を加工し、導電体１２２を形成する。次に、導電体１２２を覆うように基体１２１上に絶縁膜を形成する。次に該絶縁膜に対して平坦化処理を行うことが好ましい。該平坦化処理では、導電体１２２の表面が露出するまで、該絶縁膜を研磨することが好ましい。上記方法により、絶縁体１３２を形成することができる。ただし、導電体１２２、および絶縁体１３２の形成方法はこれに限らない。基体１２１上に絶縁体１３２を形成し、絶縁体１３２の不要な部分を除去することで、溝や開口を形成し、該溝や該開口部に導電体１２２を埋め込むように形成してもよい。このような導電体の形成方法をダマシン法（シングルダマシン法、デュアルダマシン法）と呼ぶ場合がある。上記方法により、図７に示す構造を得ることができる。
【0149】
導電体１２２や、絶縁体１３２の形成は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
【0150】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
【0151】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【0152】
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【0153】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【0154】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【0155】
なお、リソグラフィー法では、まず、フォトマスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、極端紫外線（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
【0156】
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。
【0157】
上記加工は、ドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
【0158】
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
【0159】
導電膜のエッチングにハードマスクを用いる場合、当該エッチング処理は、ハードマスクの形成に用いたレジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
【0160】
導電体１２２となる導電膜は、スパッタリング法を用いて、金属元素を含む導電膜を形成することが好ましい。また、ＣＶＤ法を用いて形成することもできる。
【0161】
絶縁体１３２の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平坦化処理には、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法やリフロー法を用いることができる。
【0162】
導電体１２２、および絶縁体１３２上に絶縁膜１２３Ａ、絶縁膜１３５Ａ、および導電膜１３６Ａを交互に積層する。本実施の形態では、絶縁体１３２上に絶縁膜１２３Ａを形成し、絶縁膜１２３Ａ上に絶縁膜１３５Ａを形成し、絶縁膜１３５Ａ上に絶縁膜１２３Ａを形成し、絶縁膜１２３Ａ上に導電膜１３６Ａを形成する例を示す（図７参照。）。絶縁膜１３５Ａ、導電膜１３６Ａ、および絶縁膜１２３Ａの形成には、ＣＶＤ法を用いることができる。また、スパッタリング法を用いてもよい。
【0163】
導電体１２２、および導電膜１３６Ａとして、不純物が添加されたシリコンや、金属など、導電性を有する材料を用いることができる。導電膜１３６Ａは、後工程において、導電体１２２、および絶縁膜１３５Ａに対して選択的にエッチングを行う必要があるため、導電体１２２、および絶縁膜１３５Ａに対する選択エッチングが可能な材料であることが好ましい。導電体１２２、または導電膜１３６Ａとして、シリコンを用いる場合、アモルファスシリコンや、ポリシリコンを用いることができる。また、シリコンに導電性を持たせるため、ｐ型不純物やｎ型不純物を添加してもよい。また、シリコンを含む導電性材料として、チタン、コバルト、またはニッケルを含むシリサイドを導電体１２２、または導電膜１３６Ａとして用いることができる。また、金属材料を導電体１２２、または導電膜１３６Ａに用いる場合、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。
【0164】
絶縁体１３２、絶縁膜１３５Ａ、および絶縁膜１２３Ａとして、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などを用いることができる。酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを用いること用いることができる。
【0165】
絶縁膜１３５Ａは、後工程において、絶縁体１３２、および絶縁膜１２３Ａに対して選択的にエッチングを行う必要があるため、絶縁体１３２、および絶縁膜１２３Ａに対する選択エッチングが可能な材料であることが好ましい。例えば、絶縁体１３２、および絶縁膜１２３Ａを酸化シリコン、または酸化窒化シリコンとし、絶縁膜１３５Ａを窒化シリコン、または窒化酸化シリコンとすることが好ましい。
【0166】
また、本実施の形態では、絶縁膜１２３Ａを１２層、絶縁膜１３５Ａを６層、および導電膜１３６Ａを５層形成する例を示したが、積層数は、これに限らない。求められる半導体装置の性能に応じて、それぞれ形成することができる。ここで、絶縁膜１３５Ａの積層数をｍ（ｍは２以上の整数）とすると、絶縁膜１２３Ａの積層数は、２×ｍ、導電膜１３６Ａの積層数は、ｍ－１となる。例えば、ｍは、３３以上、好ましくは６５以上、より好ましくは１２９以上、さらに好ましくは、２５７以上とすることができる。
【0167】
最上層の絶縁膜１２３Ａの上に絶縁膜１３７Ａを形成し、絶縁膜１３７Ａ上に絶縁膜１３８Ａを形成する。絶縁膜１３７Ａは、絶縁膜１３５Ａと同様な方法を用い、同様の材料で形成することができる。また絶縁膜１３８Ａは、絶縁膜１２３Ａと同様な方法を用い、同様の材料で形成することができる。また、絶縁膜１３８Ａ上にマスク１４０Ａを形成する。
【0168】
次に、マスク１４０Ａを用いて、絶縁膜１３８Ａ、絶縁膜１３７Ａ、絶縁膜１２３Ａ、絶縁膜１３５Ａ、および導電膜１３６Ａを加工し、導電体１２２を露出するように第１の開口を形成する（図８参照。）。該加工により、マスク１４０Ａがエッチングされ、マスク１４０Ｂとなる場合がある。
【0169】
次に、導電膜１３６Ａに対して等方性エッチングを行い、導電膜１３６Ａの開口の径を拡げる（図９参照。）。この処理により、導電膜１３６Ａの開口の径は、絶縁膜１３８Ａ、絶縁膜１３７Ａ、絶縁膜１２３Ａ、および絶縁膜１３５Ａの開口の径より大きくなる。また、導電膜１３６Ａは、上部または下部に位置する絶縁膜１３８Ａ、絶縁膜１３７Ａ、絶縁膜１２３Ａ、または絶縁膜１３５Ａの側面に対して、凹部を有しているといえる。このような加工には、ガス、ラジカル、プラズマなどを用いたドライエッチングによる等方性エッチングや、液体を用いたウェットエッチングによる等方性エッチングを用いることができる。ウェットエッチングに用いる液体をエッチャントと呼ぶことがある。ドライエッチングを用いて等方性エッチングを行う場合、塩素、臭素、およびフッ素の少なくとも一を含むガス、ラジカル、プラズマなどを用いることができる。等方性エッチングは、第１の開口の形成に用いたマスクを除去せずに行うことが好ましい。上記処理により得られた第１の開口は、図３に示した開口１４１に相当する。
【0170】
次に、絶縁膜１３８Ａ、およびマスク１４０Ｂ上、および第１の開口内部に、絶縁膜１２４Ａ、および導電膜１２８Ａを形成する（図９参照。）。なお、図示しないが、絶縁膜１２４Ａは、積層構造を有していてもよい。絶縁膜１２４Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜１２４Ａを形成してもよい。絶縁膜１２４Ａが積層構造を有する場合、各絶縁膜は、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
【0171】
上記の方法で形成された絶縁膜１２４Ａは、被覆性が良く、導電膜１３６Ａが有する凹部に対しても絶縁膜１２４Ａを形成することができる。すなわち、絶縁膜１２３Ａ、絶縁膜１３５Ａ、および導電膜１３６Ａの側面だけでなく、絶縁膜１２３Ａの上面の一部、および下面の一部とも接するように絶縁膜１２４Ａを形成することができる。
【0172】
導電膜１２８Ａは、少なくとも、絶縁膜１２４Ａを介して、導電膜１３６Ａの凹部を充填するように形成されていればよく、必ずしも第１の開口内部全てを充填する必要は無い。導電膜１２８Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて導電膜１２８Ａを形成してもよい。
【0173】
次に、導電膜１２８Ａを加工して、導電体１２８を形成する（図１０参照。）。導電膜１２８Ａの加工には、等方性エッチング、または異方性エッチングを用いることができる。導電膜１２８Ａの形成において、図９に示すように、導電膜１２８Ａが凹部を充填し、第１の開口は完全に充填されていない場合は、導電膜１２８Ａの加工には、等方性エッチングを用いることが好ましい。一方、凹部および第１の開口を充填するように導電膜１２８Ａが形成されている場合は、異方性エッチングを用いることが好ましい。上記のような加工により、凹部の内部に、導電体１２８を形成することができる。
【0174】
次に、第１の開口底部に形成された絶縁膜１２４Ａを除去し、絶縁体１２４を得る。絶縁膜１２４Ａの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁膜１３８Ａおよびマスク１４０Ｂ上の絶縁膜１２４Ａも除去されるため、絶縁体１２４は、第１の開口の側壁のみに設けられる（図１０参照。）。第１の開口底部の絶縁膜１２４Ａを除去することで、再び導電体１２２が露出する。
【0175】
次に、第１の開口内部に、導電体１２２と接するように半導体膜１２５Ａを形成する（図１０参照。）。半導体膜１２５Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて半導体膜１２５Ａを形成してもよい。半導体膜１２５Ａは、ＣＡＡＣ構造を有する酸化物半導体であることが好ましい。半導体膜１２５ＡがＣＡＡＣ構造を有する酸化物半導体である場合、半導体膜１２５Ａのｃ軸は、第１の開口内部において、被形成面の法線方向に配向する。このとき、絶縁体１２４を介して、絶縁膜１３８Ａ、絶縁膜１３７Ａ、絶縁膜１２３Ａ、絶縁膜１３５Ａ、および導電膜１３６Ａの側面に位置する半導体膜１２５Ａのｃ軸は、被形成面から図１０に示す軸１８５に向かって配向する。なお、軸１８５は、第１の開口の中心軸と呼ぶことができる。これにより、上記に位置する半導体１２５のｃ軸は、被形成面から軸１８５に向かって配向する。
【0176】
ここで、半導体膜１２５Ａとして、ＡＬＤ法を用いて金属酸化物を形成する場合、インジウムを含むプリカーサ、ガリウムを含むプリカーサ、および亜鉛を含むプリカーサを用いてＩｎ－Ｇａ－Ｚｎ酸化物を形成することが好ましい。
【0177】
インジウムを含むプリカーサとして、トリエチルインジウム、トリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、塩化インジウム（ＩＩＩ）などを用いることができる。また、ガリウムを含むプリカーサとして、トリメチルガリウム、トリエチルガリウム、三塩化ガリウム、トリス（ジメチルアミド）ガリウム、ガリウム（ＩＩＩ）アセチルアセトナート、トリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオン酸）ガリウム、ジメチルクロロガリウム、ジエチルクロロガリウム、塩化ガリウム（ＩＩＩ）などを用いることができる。また、亜鉛を含むプリカーサとして、ジメチル亜鉛、ジエチル亜鉛、ビス（２，２，６，６－テトラメチル－３，５－ヘプタンジオン酸）亜鉛、塩化亜鉛などを用いることができる。
【0178】
次に、半導体膜１２５Ａの内側に、絶縁膜１２６Ａを形成する（図１０参照。）。
【0179】
絶縁膜１２６Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜１２６Ａを形成してもよい。
【0180】
次に、絶縁膜１２６Ａの上面に絶縁体１３１Ａを形成する。絶縁体１３１Ａは、第１の開口内部に形成されないよう、選択的に形成されることが好ましい。または、絶縁体１３１Ａを絶縁膜１２６Ａの上面、および第１の開口内部に形成し、絶縁体１３１Ａを介して絶縁膜１２６Ａの上面の上にマスクを形成し、第１の開口内部の絶縁体１３１Ａを選択的に除去してもよい。絶縁体１３１Ａとして、窒化シリコンを用いることが好ましい。絶縁体１３１Ａを絶縁膜１２６Ａの上面に選択的に形成するには、ＰＥＣＶＤ法を用いることが好ましい。また、成膜ガスに、ＳｉＨ４とＮ２を含む混合ガスを用いることで、第１の開口内部への絶縁体１３１Ａの形成が抑制されるため好ましい。また、該混合ガスにＮＨ３が含まれると、第１の開口内部に絶縁体１３１Ａが形成されやすくなるため、該混合ガスにＮＨ３が含まれないことが好ましい。また、該混合ガスにＮ２およびＮＨ３が含まれる場合、ＮＨ３の混合比は、Ｎ２の混合比の１０％以下、好ましくは５％以下、より好ましくは１％以下とすることが好ましい。また、該混合ガスにおいて、ＳｉＨ４に対するＮ２の比率（流量比）が低いと、絶縁体１３１Ａに含まれる窒素の量が少なくなり、アモルファスシリコンが形成される場合がある。そのため、ＳｉＨ４に対するＮ２の比率（流量比）を１００以上にすることが好ましい。
【0181】
次に、半導体膜１２５Ａの一部を高抵抗化し、高抵抗領域（ｉ型領域）を形成する。高抵抗領域の形成方法として、半導体膜１２５Ａをマイクロ波で照射し、半導体膜１２５Ａに含まれる水素を除去すればよい。また、マイクロ波の照射を、酸素を含む雰囲気で行うことで、半導体膜１２５Ａに酸素が供給されるため、好ましい。本実施の形態では、酸素、およびアルゴンを含む雰囲気下において半導体膜１２５Ａをマイクロ波で照射し、半導体膜１２５Ａを高抵抗化する。このとき、半導体膜１２５Ａの導電体１２８と接する領域においては、その抵抗値は低いままである場合がある。
【0182】
ここで、加熱処理を行ってもよい。加熱処理は、窒素を含む雰囲気で、２００℃以上５００℃以下、このましくは、３００℃以上４００℃以下で行うことが好ましい。加熱処理を行う雰囲気は、上記に限らず、窒素、酸素、およびアルゴンの少なくとも一を含む雰囲気で行えばよい。また、加熱処理は、減圧雰囲気で行われてもよいし、大気圧雰囲気で行われてもよい。
【0183】
加熱処理により、導電体１２８と接する半導体膜１２５Ａが低抵抗化し、低抵抗領域（Ｎ型領域）を形成することができる。半導体膜１２５Ａと、導電体１２８が接する状態で、加熱処理を行うことで、導電体１２８と半導体膜１２５Ａの界面には、導電体１２８が有する金属元素と、半導体膜１２５Ａの成分とを含む金属化合物層が形成される場合がある。該金属化合物層が形成されることで、導電体１２８と接する領域において、半導体膜１２５Ａの抵抗が低減するため好ましい。また、半導体膜１２５Ａに含まれる酸素を、導電体１２８が吸収する場合がある。半導体膜１２５Ａと、導電体１２８が接する状態で、加熱処理を行うことで、半導体膜１２５Ａは、より低抵抗化する。また、加熱処理により、半導体膜１２５ＡがＣＡＡＣ－ＯＳ、またはｎｃ－ＯＳとなる場合がある。また、半導体膜１２５Ａの結晶性が向上する場合がある。該加熱処理は、マイクロ波処理前に行ってもよい。
【0184】
上記マイクロ波処理、および加熱処理後の半導体膜１２５Ａのキャリア濃度は、１×１０１８／ｃｍ３未満、好ましくは、１×１０１７／ｃｍ３以下、より好ましくは、１×１０１６／ｃｍ３以下であることが好ましい。また、半導体膜１２５Ａの導電体１２８と接する領域のキャリア濃度は、１×１０１８／ｃｍ３以上、好ましくは、１×１０１９／ｃｍ３以上、より好ましくは、１×１０２０／ｃｍ３以上であることが好ましい。
【0185】
なお、上記では、半導体膜１２５Ａの高抵抗化処理を絶縁膜１２６Ａの形成後に行う例を示したが、本実施の形態はこれに限らない。絶縁膜１２６Ａの形成前に高抵抗化処理を行っても構わない。
【0186】
次に、第１の開口底部に形成された半導体膜１２５Ａ、および絶縁膜１２６Ａを除去し、半導体１２５Ｂ、および絶縁体１２６Ｂを得る。半導体膜１２５Ａ、および絶縁膜１２６Ａの除去には、絶縁体１３１Ａをマスクに用いて、異方性エッチングを用いることが好ましい。このとき、絶縁膜１３８Ａ、およびマスク１４０Ｂ上の半導体膜１２５Ａ、および絶縁膜１２６Ａは、絶縁体１３１Ａに覆われているため、除去されない（図１１参照。）。第１の開口底部の半導体膜１２５Ａ、および絶縁膜１２６Ａを除去することで、再び導電体１２２が露出する。
【0187】
次に、第１の開口内部に、導電体１２２と接するように半導体膜１２７Ａを形成する（図１１参照。）。このとき、半導体膜１２７Ａは、第１の開口底部で半導体１２５Ｂと接するように形成することが好ましい。半導体膜１２７Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて半導体膜１２７Ａを形成してもよい。また、半導体膜１２７Ａは、ＣＡＡＣ構造を有する酸化物半導体であることが好ましい。半導体膜１２７ＡがＣＡＡＣ構造を有する酸化物半導体である場合、半導体膜１２７Ａのｃ軸は、第１の開口内部において、被形成面の法線方向に配向する。このとき、第１の開口の側面に位置する半導体膜１２７Ａのｃ軸は、被形成面から図１１に示す軸１８５に向かって配向する。これにより、上記に位置する半導体１２７のｃ軸は、被形成面から軸１８５に向かって配向する。
【0188】
ここで、半導体膜１２７Ａとして、ＡＬＤ法を用いて金属酸化物を形成する場合、インジウムを含むプリカーサ、ガリウムを含むプリカーサ、および亜鉛を含むプリカーサを用いてＩｎ－Ｇａ－Ｚｎ酸化物を形成することが好ましい。
【0189】
インジウムを含むプリカーサとして、トリエチルインジウム、トリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、塩化インジウム（ＩＩＩ）などを用いることができる。また、ガリウムを含むプリカーサとして、トリメチルガリウム、トリエチルガリウム、三塩化ガリウム、トリス（ジメチルアミド）ガリウム、ガリウム（ＩＩＩ）アセチルアセトナート、トリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオン酸）ガリウム、ジメチルクロロガリウム、ジエチルクロロガリウム、塩化ガリウム（ＩＩＩ）などを用いることができる。また、亜鉛を含むプリカーサとして、ジメチル亜鉛、ジエチル亜鉛、ビス（２，２，６，６－テトラメチル－３，５－ヘプタンジオン酸）亜鉛、塩化亜鉛などを用いることができる。
【0190】
次に、半導体膜１２７Ａの内側に、絶縁膜１２９Ａを形成し、絶縁膜１２９Ａの内側に、導電膜１３０Ａを形成する（図１１参照。）。半導体膜１２７Ａ、絶縁膜１２９Ａ、および導電膜１３０Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。ＣＶＤ法やＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて形成してもよい。また、形成する膜ごとに、異なる成膜方法や成膜装置を用いてもよい。例えば、半導体膜１２７Ａの形成には、ＡＬＤ法を用いることが好ましい。
【0191】
ここで、半導体膜１２７Ａに対して、半導体膜１２５Ａに行ったような高抵抗化処理を行ってもよい。半導体膜１２７Ａに対して高抵抗化処理を行う場合、該高抵抗化処理は、導電膜１３０Ａの形成前、または絶縁膜１２９Ａの形成前に行うことが好ましい。また、半導体膜１２７Ａに対して高抵抗化処理を行うことで、半導体膜１２５Ａの高抵抗化も行える場合、先の工程の高抵抗化処理は省略してもよい。
【0192】
次に、加熱処理を行う。加熱処理は、窒素を含む雰囲気で、２００℃以上５００℃以下、このましくは、３００℃以上４００℃以下で行うことが好ましい。加熱処理を行う雰囲気は、上記に限らず、窒素、酸素、およびアルゴンの少なくとも一を含む雰囲気で行えばよい。また、加熱処理は、減圧雰囲気で行われてもよいし、大気圧雰囲気で行われてもよい。また、加熱処理により、半導体膜１２７ＡがＣＡＡＣ－ＯＳ、またはｎｃ－ＯＳとなる場合がある。また、半導体膜１２７Ａの結晶性が向上する場合がある。
【0193】
次に、導電膜１３０Ａ、絶縁膜１２９Ａ、半導体膜１２７Ａ、絶縁体１３１Ａ、絶縁体１２６Ｂ、半導体１２５Ｂ、およびマスク１４０Ｂを加工し、導電体１３０、絶縁体１２９、半導体１２７、絶縁体１３１、絶縁体１２６、半導体１２５、およびマスク１４０を得る（図１２参照。）。該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。該加工において、導電膜１３０Ａの加工を行い、導電膜１３０Ａの加工後に絶縁膜１２９Ａ、および半導体膜１２７Ａの加工を行い、絶縁膜１２９Ａ、および半導体膜１２７Ａの加工後に、絶縁体１３１Ａ、絶縁体１２６Ｂ、半導体１２５Ｂ、およびマスク１４０Ｂの加工を行ってもよい。このような加工工程においては、各加工工程で異なるマスクを形成すればよい。また、第１の加工として、導電膜１３０Ａ、絶縁膜１２９Ａ、半導体膜１２７Ａ、絶縁体１３１Ａ、絶縁体１２６Ｂ、半導体１２５Ｂ、およびマスク１４０Ｂを、マスクを用いて加工した後、第２の加工として、導電膜１３０Ａ、絶縁膜１２９Ａ、および半導体膜１２７Ａの加工を再度行い、さらに第３の加工として、導電膜１３０Ａの加工を再度行ってもよい。第２の加工、および第３の加工に用いるマスクは、第１の加工で用いたマスクを加工して用いてもよいし、異なるマスクを形成してもよい。
【0194】
次に、絶縁膜１３８Ａ上に、導電体１３０、絶縁体１２９、半導体１２７、絶縁体１３１、絶縁体１２６、半導体１２５、およびマスク１４０を覆うように絶縁体１３９を形成する。絶縁体１３９は、絶縁体１３２の形成に用いることができる方法にて形成することができ、絶縁体１３２に用いることができる材料を用いることができる。
【0195】
次に、絶縁体１３９、絶縁膜１３８Ａ、絶縁膜１３７Ａ、絶縁膜１２３Ａ、絶縁膜１３５Ａ、および導電膜１３６Ａを加工し、図１３に示すような階段状の絶縁体１３９、絶縁体１３８、絶縁体１３７、絶縁体１２３、絶縁体１３５、および導電体１３６を形成する。絶縁体１３９、絶縁膜１３８Ａ、絶縁膜１３７Ａ、絶縁膜１２３Ａ、絶縁膜１３５Ａ、および導電膜１３６Ａの加工において、絶縁体１３９、絶縁膜１３８Ａ、絶縁膜１３７Ａ、絶縁膜１２３Ａ、絶縁膜１３５Ａ、および導電膜１３６Ａのエッチングと、マスクのスリミングを交互に行うことで、階段状の絶縁体１３９、絶縁体１３８、絶縁体１３７、絶縁体１２３、絶縁体１３５、および導電体１３６を形成することができる。
【0196】
次に、絶縁体１５０を形成する（図１３参照。）。絶縁体１５０は、ＣＶＤ法を用いて形成することができる。絶縁体１５０は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。
【0197】
次に、Ｙ方向に配置されるメモリストリング１２０を分離するため、絶縁体１５０、絶縁体１３９、絶縁体１３８、絶縁体１３７、絶縁体１２３、絶縁体１３５、および導電体１３６を加工しスリットを形成する。なお、スリットは、図１３に示す断面のＹ方向に形成されるため図示していない。また、スリットは、Ｘ方向に延伸するように形成される。また、スリットは、Ｙ方向に配置された各メモリストリング１２０の間に形成されることが好ましい。
【0198】
次に、絶縁体１３７、および絶縁体１３５を除去する（図１４参照。）。絶縁体１３７、および絶縁体１３５の除去には、ウェットエッチング、またはドライエッチングを用いることができる。ウェットエッチングに用いられるエッチャント、またはドライエッチングに用いられるガスは、スリットから導入され、絶縁体１３７、および絶縁体１３５は等方性エッチングにより除去される。絶縁体１３７、および絶縁体１３５のエッチングガスとして、ＣＨ３Ｆ、ＣＨ２Ｆ２、およびＣＨＦ３の少なくとも１を用いることができる。また、上記ガスの少なくとも１を含む混合ガスを用いることができる。混合ガスの例としては、上記ガスの少なくとも１と、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、およびＲｎから選ばれた１のガスを含む混合ガス等がある。また、絶縁体１３７、および絶縁体１３５のエッチャントとして、リン酸を用いることができる。なお、絶縁体１３７、および絶縁体１３５の除去にウェットエッチングを用いる場合、エッチャントの温度を調整することで、絶縁体１３７、および絶縁体１３５のエッチングレートを制御することができる。リン酸を加熱して絶縁体１３７、および絶縁体１３５をエッチングすることが好ましい。
【0199】
絶縁体１３７、および絶縁体１３５の除去により、上下に位置する絶縁体１２３の間は空洞となる層が生じる。
【0200】
絶縁体１３７、および絶縁体１３５を除去した領域に導電体１８２、および導電体１８３となる導電体を形成する（図１５参照。）。該導電体は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。また、該導電体として、導電体１２２、または導電膜１３６Ａに用いることができる材料を用いることができる。該導電体は、導電体１２２、または導電膜１３６Ａと同じ材料を含んでいてもよいし、異なる材料でもよい。また、該導電体の酸化を抑制するため、該導電体の形成前に、絶縁体１８１を形成することが好ましい。絶縁体１８１は酸素に対するバリア性を有することが好ましい。絶縁体１８１はＡＬＤ法を用いて形成することができる。ＡＬＤ法を用いることで、絶縁体１２３の上面、絶縁体１２３の下面、絶縁体１２４の側面、および絶縁体１５０の側面に絶縁体１８１を形成することができる。
【0201】
次に、前工程で形成したスリット内に位置する該導電体に対して異方性エッチングすることで、導電体１８２、および導電体１８３を得る（図１５参照。）。ここで、絶縁体１３５が設けられていた領域に形成された導電体を導電体１８２とし、絶縁体１３７が設けられていた領域に形成された導電体を導電体１８３とする。導電体１８２、および導電体１８３は、スリット側に位置する面、すなわちＹ方向に直交する面を除き、周囲が絶縁体１８１に覆われる。
【0202】
次に、上記加工により除去された部分、すなわちスリット部を埋め込むように絶縁体を形成する。該絶縁体は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁体を形成してもよい。絶縁体は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。
【0203】
次に、絶縁体１５０、絶縁体１３９、絶縁体１２９、絶縁体１３１、絶縁体１２６、絶縁体１３８、絶縁体１８１を、リソグラフィー法を用いて加工し、導電体１８２、導電体１３６、導電体１３０、導電体１８３、半導体１２５、および半導体１２７を露出するように第２の開口を形成する。第２の開口は、階段状に形成された導電体１８２、および導電体１３６それぞれに対して形成する（図１６参照。）。
【0204】
次に、第２の開口に埋め込むように、導電体１８２と電気的に接続する導電体１６１、導電体１３６と電気的に接続する導電体１６２、導電体１８３と電気的に接続する導電体１６４、半導体１２５と電気的に接続する導電体１６５、および半導体１２７と電気的に接続する導電体１６６を形成する（図１６参照。）。導電体１６１、導電体１６２、導電体１６４、導電体１６５、および導電体１６６は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて上記導電体を形成してもよい。また、導電体１６１、導電体１６２、導電体１６４、導電体１６５、および導電体１６６は、複数の層からなる積層構造を有していてもよい。導電体１６１、導電体１６２、導電体１６４、導電体１６５、および導電体１６６は、絶縁体１５０上、および第２の開口内部に導電膜を形成し、ＣＭＰなどを用いて不要な導電膜を除去することで、形成することができる。
【0205】
次に、導電体１６１と電気的に接続する導電体１７１、導電体１６２と電気的に接続する導電体１７２、導電体１６４と電気的に接続する導電体１７４、導電体１６５と電気的に接続する導電体１７５、および導電体１６６と電気的に接続する導電体１７６を形成する（図１６参照。）。導電体１７１、導電体１７２、導電体１７４、導電体１７５、および導電体１７６は、絶縁体１５０上に導電膜を形成し、リソグラフィー法を用いて加工することで形成できる。該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
【0206】
導電体１７１、導電体１６１、および導電体１８２は、導電体ＳＧ、または導電体ＷＷＬとして機能する。導電体１７２、導電体１６２、および導電体１３６は導電体ＲＷＬとして機能する。導電体１７４、導電体１６４、および導電体１８３は、導電体ＳＥＬとして機能する。導電体１７５、導電体１６５は、導電体ＷＢＬとして機能する。導電体１７６、導電体１６６は、導電体ＲＢＬとして機能する。
【0207】
次に、絶縁体１５０、スリットを埋め込むように形成された絶縁体、導電体１７１、導電体１７２、導電体１７４、導電体１７５、および導電体１７６を覆うように絶縁体１５６を形成する（図１６参照。）。絶縁体１５６は、ＣＶＤ法、ＡＬＤ法、スパッタリング法等を用いて形成することができる。
【0208】
次に、絶縁体１５６、絶縁体１５０、および絶縁体１３９を、リソグラフィー法を用いて加工し、導電体１３０を露出するように第３の開口を形成する（図１６参照。）。
【0209】
次に、第３の開口に埋め込むように、導電体１３０と電気的に接続する導電体１６３を形成する（図１６参照。）。導電体１６３は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて上記導電体を形成してもよい。また、導電体１６３は、複数の層からなる積層構造を有していてもよい。導電体１６３は、絶縁体１５６上、および第３の開口内部に導電膜を形成し、ＣＭＰなどを用いて不要な導電膜を除去することで、形成することができる。
【0210】
次に、導電体１６３と電気的に接続する導電体１７３を形成する（図１６参照。）。導電体１７３は、絶縁体１５６上に導電膜を形成し、リソグラフィー法を用いて加工することで形成できる。該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
【0211】
導電体１７３、導電体１６３、および導電体１３０は、導電体ＢＧとして機能する。以上の工程により、チャネル形成領域として機能する半導体１２７と、ゲートとして機能する導電体１８２とを有するトランジスタＳＴｒ１、チャネル形成領域として機能する半導体１２５、および半導体１２７と、ゲートとして機能する導電体１８３とを有するトランジスタＳＴｒ２、チャネル形成領域として機能する半導体１２５と、ゲートとして機能する導電体１８２とを有するトランジスタＷＴｒ、およびチャネル形成領域として機能する半導体１２７と、ゲートとして機能する導電体１３６と、バックゲートとして機能する導電体１３０と、半導体１２７と導電体１３６の間の導電体１２８とを有するトランジスタＲＴｒを作製することができる。また、トランジスタＳＴｒ１、トランジスタＳＴｒ２、トランジスタＷＴｒ、およびトランジスタＲＴｒを有する記憶装置を作製することができる。
【0212】
＜成膜装置の構成例＞
ここで、ＡＬＤ法を用いて成膜することが可能な装置の一例として、成膜装置４０００の構成について、図１７Ａ及び図１７Ｂを用いて説明する。図１７Ａは、マルチチャンバー型の成膜装置４０００の模式図であり、図１７Ｂは、成膜装置４０００に用いることができるＡＬＤ装置の断面図である。
ここで、ＡＬＤ法を用いて成膜することが可能な装置の一例として、成膜装置４０００の構成について、図１７Ａ及び図１７Ｂを用いて説明する。図１７Ａは、マルチチャンバー型の成膜装置４０００の模式図であり、図１７Ｂは、成膜装置４０００に用いることができるＡＬＤ装置の断面図である。
【0213】
成膜装置４０００は、搬入搬出室４００２と、搬入搬出室４００４と、搬送室４００６と、成膜室４００８と、成膜室４００９と、成膜室４０１０と、搬送アーム４０１４と、を有する。ここで、搬入搬出室４００２、搬入搬出室４００４、及び成膜室４００８乃至４０１０は、搬送室４００６とそれぞれ独立に接続されている。これにより、成膜室４００８乃至４０１０において大気に曝すことなく、連続成膜を行うことができ、膜中に不純物が混入するのを防ぐことができる。また、基板と膜の界面、および各膜の界面の汚染は低減され、清浄な界面が得られる。
【0214】
なお、搬入搬出室４００２、搬入搬出室４００４、搬送室４００６、及び成膜室４００８乃至４０１０は、水分の付着などを防ぐため、露点が管理された不活性ガス（窒素ガス等）を充填させておくことが好ましく、減圧を維持させることが望ましい。
【0215】
また、成膜室４００８乃至４０１０には、ＡＬＤ装置を用いることができる。また、成膜室４００８乃至４０１０のいずれかにＡＬＤ装置以外の成膜装置を用いる構成としてもよい。成膜室４００８乃至４０１０に用いることができる成膜装置としては、例えば、スパッタリング装置、プラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）装置、熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）装置、光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）装置、金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）装置、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）装置などがある。また、成膜室４００８乃至４０１０のいずれか１つまたは複数に、成膜装置以外の機能を有する装置を設けても構わない。当該装置としては、例えば、加熱装置（代表的には、真空加熱装置）、プラズマ発生装置（代表的には、μ波プラズマ発生装置）などが挙げられる。
【0216】
例えば、成膜室４００８をＡＬＤ装置とし、成膜室４００９をＰＥＣＶＤ装置とし、成膜室４０１０を金属ＣＶＤ装置とした場合、成膜室４００８で金属酸化物、成膜室４００９でゲート絶縁膜として機能する絶縁膜、成膜室４０１０でゲート電極として機能する導電膜を形成することができる。このとき、金属酸化物と、その上の絶縁膜と、その上の導電膜を、大気に曝すことなく、連続で形成することができる。
【0217】
また、成膜装置４０００は、搬入搬出室４００２、搬入搬出室４００４、成膜室４００８乃至４０１０を有する構成としているが、本発明はこれに限られるものではない。成膜装置４０００の成膜室を４個以上にする構成としてもよい。また、成膜装置４０００は枚葉式としてもよいし、複数の基板を一括で成膜するバッチ式にしてもよい。
【0218】
＜ＡＬＤ装置＞
次に、成膜装置４０００に用いることができるＡＬＤ装置の構成について、図１７Ｂを用いて説明する。ＡＬＤ装置は、成膜室（チャンバー４０２０）と、原料供給部４０２１（原料供給部４０２１ａ、および４０２１ｂ）、原料供給部４０３１と、導入量制御器である高速バルブ４０２２ａ、４０２２ｂと、原料導入口４０２３（原料導入口４０２３ａ、および４０２３ｂ）、原料導入口４０３３と、原料排出口４０２４と、排気装置４０２５を有する。チャンバー４０２０内に設置される原料導入口４０２３ａ、４０２３ｂ、および４０３３は供給管やバルブを介して原料供給部４０２１ａ、４０２１ｂ、および４０３１とそれぞれ接続されており、原料排出口４０２４は、排出管やバルブや圧力調整器を介して排気装置４０２５と接続されている。
次に、成膜装置４０００に用いることができるＡＬＤ装置の構成について、図１７Ｂを用いて説明する。ＡＬＤ装置は、成膜室（チャンバー４０２０）と、原料供給部４０２１（原料供給部４０２１ａ、および４０２１ｂ）、原料供給部４０３１と、導入量制御器である高速バルブ４０２２ａ、４０２２ｂと、原料導入口４０２３（原料導入口４０２３ａ、および４０２３ｂ）、原料導入口４０３３と、原料排出口４０２４と、排気装置４０２５を有する。チャンバー４０２０内に設置される原料導入口４０２３ａ、４０２３ｂ、および４０３３は供給管やバルブを介して原料供給部４０２１ａ、４０２１ｂ、および４０３１とそれぞれ接続されており、原料排出口４０２４は、排出管やバルブや圧力調整器を介して排気装置４０２５と接続されている。
【0219】
また、図１７Ｂに示すようにチャンバー４０２０にプラズマ発生装置４０２８を接続することにより、熱ＡＬＤ法に加えて、プラズマＡＬＤ法で成膜を行うことができる。プラズマ発生装置４０２８は、高周波電源に接続されたコイル４０２９を用いるＩＣＰ型のプラズマ発生装置とするのが好ましい。高周波電源は、１０ｋＨｚ以上１００ＭＨｚ以下、好ましくは１ＭＨｚ以上６０ＭＨｚ以下、より好ましくは１０ＭＨｚ以上６０ＭＨｚ以下の周波数を持った電力を出力することができる。例えば、１３．５６ＭＨｚ、６０ＭＨｚの周波数を持った電力を出力することができる。プラズマＡＬＤ法では、低温でも成膜レートを落とさず成膜ができるので、成膜効率の低い枚葉式の成膜装置で用いるとよい。
【0220】
チャンバー内部には基板ホルダ４０２６があり、その基板ホルダ４０２６上に基板４０３０を配置する。基板ホルダ４０２６には、一定の電位、または高周波が印加される機構が設けられていてもよい。あるいは、基板ホルダ４０２６は、フローティングでもよいし、接地されていてもよい。また、チャンバー外壁には、ヒータ４０２７が設けられており、チャンバー４０２０内部、基板ホルダ４０２６、および基板４０３０表面などの温度を制御することができる。ヒータ４０２７は、基板４０３０表面の温度を１００℃以上５００℃以下、好ましくは、２００℃以上４００℃以下に制御できることが好ましく、ヒータ４０２７自体の温度は１００℃以上５００℃以下に設定できることが好ましい。
【0221】
原料供給部４０２１ａ、４０２１ｂ、および４０３１では、気化器や加熱手段などによって固体の原料や液体の原料から原料ガスを形成する。または、原料供給部４０２１ａ、４０２１ｂ、および４０３１は、気体の原料ガスを供給する構成としてもよい。
【0222】
また、図１７Ｂでは、原料供給部４０２１を２つ、原料供給部４０３１を１つ設けている例を示しているが本実施の形態はこれに限定されない。原料供給部４０２１を１つ、または３つ以上設けてもよい。また原料供給部４０３１を２つ以上設けてもよい。また、高速バルブ４０２２ａ、４０２２ｂは時間で精密に制御することができ、原料供給部４０２１ａから供給される原料ガスと原料供給部４０２１ｂから供給される原料ガスの供給を制御する構成となっている。
【0223】
図１７Ｂに示す成膜装置では、基板４０３０を基板ホルダ４０２６上に搬入し、チャンバー４０２０を密閉状態とした後、ヒータ４０２７により基板４０３０を所望の温度（例えば、１００℃以上５００℃以下、好ましくは２００℃以上４００℃以下）とし、原料供給部４０２１ａから供給される原料ガスの供給と、排気装置４０２５による排気と、原料供給部４０３１から供給される原料ガスの供給と、排気装置４０２５による排気とを繰り返すことで薄膜を基板表面に形成する。また、該薄膜の形成において、さらに原料供給部４０２１ｂから供給される原料ガスの供給と、排気装置４０２５による排気を行ってもよい。ヒータ４０２７の温度は、形成される膜種、原料ガス、所望の膜質、基板や、そこの設けられている膜や素子の耐熱性に応じて適宜決定すればよい。例えば、ヒータ４０２７の温度を２００℃以上３００℃以下に設定して成膜してもよいし、３００℃以上５００℃以下に設定して成膜してもよい。
【0224】
ヒータ４０２７を用いて基板４０３０を加熱しながら成膜することで、後工程で必要な基板４０３０の加熱処理を省略することができる。すなわち、ヒータ４０２７が設けられたチャンバー４０２０、または成膜装置４０００を用いることで、基板４０３０上の膜の形成と、基板４０３０の加熱処理を兼ねることができる。
【0225】
図１７Ｂに示す成膜装置では、原料供給部４０２１、および原料供給部４０３１で用いる原料（揮発性有機金属化合物など）を適宜選択することにより、金属酸化物を形成することができる。
【0226】
金属酸化物として、インジウム、ガリウム、亜鉛を含むＩｎ－Ｇａ－Ｚｎ酸化物を形成する場合、原料供給部４０３１以外に少なくとも３つの原料供給部４０２１が設けられた成膜装置を用いることが好ましい。すなわち、第１の原料供給部４０２１からインジウムを含むプリカーサが供給され、第２の原料供給部４０２１からガリウムを含むプリカーサが供給され、第３の原料供給部４０２１から亜鉛を含むプリカーサが供給されることが好ましい。
【0227】
金属酸化物の形成に、ガリウムおよび亜鉛を含むプリカーサを用いる場合、原料供給部４０２１は、少なくとも２つ設けられればよい。インジウムを含むプリカーサ、ガリウムを含むプリカーサ、および亜鉛を含むプリカーサとして、それぞれ前述したプリカーサを用いることができる。
【0228】
また、原料供給部４０３１からは、リアクタントが供給される。リアクタントとして、オゾン、酸素、水の少なくとも１つを含む酸化剤を用いることができる。
【0229】
また、原料供給部４０２１ａ、４０２１ｂ、および４０３１で用いる原料（揮発性有機金属化合物など）を適宜選択することにより、ハフニウム、アルミニウム、タンタル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層を成膜することができる。具体的には、酸化ハフニウムを含んで構成される絶縁層、酸化アルミニウムを含んで構成される絶縁層、ハフニウムシリケートを含んで構成される絶縁層、またはアルミニウムシリケートを含んで構成される絶縁層などを成膜することができる。また、原料供給部４０２１ａ、４０２１ｂ、および４０３１で用いる原料（揮発性有機金属化合物など）を適宜選択することにより、タングステン層、チタン層などの金属層や、窒化チタン層などの窒化物層などの薄膜を成膜することもできる。
【0230】
例えば、ＡＬＤ装置により酸化ハフニウム層を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨｆ）などのハフニウムアミド）を気化させた第１の原料ガスと、酸化剤としてオゾン（Ｏ３）および酸素（Ｏ２）の第２の原料ガスを用いる。この場合、原料供給部４０２１ａから供給する第１の原料ガスがＴＤＭＡＨｆであり、原料供給部４０３１から供給する第２の原料ガスがオゾンおよび酸素となる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。また、第２の原料ガスとして、水を用いることができる。
【0231】
ＡＬＤ装置により酸化アルミニウム層を形成する場合には、溶媒とアルミニウム前駆体化合物（ＴＭＡ：トリメチルアルミニウムなど）を含む液体を気化させた第１の原料ガスと、酸化剤としてオゾン（Ｏ３）および酸素（Ｏ２）を含む第２の原料ガスを用いる。この場合、原料供給部４０２１ａから供給する第１の原料ガスがＴＭＡであり、原料供給部４０３１から供給する第２の原料ガスがオゾンおよび酸素となる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオナート）などがある。また、第２の原料ガスとして、水を用いることができる。
【0232】
【0233】
図１８ＡはプラズマＡＬＤ装置の一態様を示す模式図である。プラズマＡＬＤ装置４１００は、反応室４１２０と反応室４１２０上部に、プラズマ生成室４１１１が設けられている。反応室４１２０は、チャンバーと呼ぶことができる。または、反応室４１２０とプラズマ生成室４１１１を合わせてチャンバーと呼ぶことができる。反応室４１２０は、原料導入口４１２３と、原料排出口４１２４を有し、プラズマ生成室４１１１は、原料導入口４１３３を有する。また、プラズマ生成装置４１２８によりＲＦ等の高周波や、マイクロ波をプラズマ生成室４１１１に導入されたガスに印加し、プラズマ生成室４１１１内にプラズマ４１３１を生成することができる。マイクロ波を用いてプラズマ４１３１を生成する場合、代表的には周波数２．４５ＧＨｚのマイクロ波が用いられる。このようなマイクロ波を用いて生成されたプラズマをＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマと呼ぶ場合がある。また、反応室４１２０は、基板ホルダ４１２６を有し、その上に基板４１３０が配置される。原料導入口４１２３から導入された原料ガスは、反応室４１２０に設けられたヒータからの熱により分解され、基板４１３０上に堆積する。また、原料導入口４１３３から導入された原料ガスは、プラズマ生成装置４１２８によりプラズマ状態となる。プラズマ状態となった原料ガスは、基板４１３０表面に到達するまでに電子や他の分子と再結合し、ラジカル状態となり基板４１３０に到達する。このように、ラジカルを利用して成膜を行うＡＬＤ装置を、ラジカルＡＬＤ（Ｒａｄｉｃａｌ－Ｅｎｈａｎｃｅｄ ＡＬＤ）装置と呼ぶ場合もある。また、プラズマＡＬＤ装置４１００では、プラズマ生成室４１１１を反応室４１２０の上部に設ける構成を示しているが、本実施の形態はこれに限定されない。プラズマ生成室４１１１を反応室４１２０の側面に隣接して設けてもよい。
【0234】
図１８ＢはプラズマＡＬＤ装置の一態様を示す模式図である。プラズマＡＬＤ装置４２００は、チャンバー４２２０を有している。チャンバー４２２０は、電極４２１３、原料排出口４２２４、基板ホルダ４２２６を有し、その上に基板４２３０が配置される。電極４２１３は、原料導入口４２２３と、導入された原料ガスをチャンバー４２２０内に供給するシャワーヘッド４２１４を有している。また、電極４２１３には、コンデンサ４２１７を介して高周波を印加できる電源４２１５が接続されている。基板ホルダ４２２６には、一定の電位、または高周波が印加される機構が設けられていてもよい。あるいは、基板ホルダ４２２６は、フローティングでもよいし、接地されていてもよい。電極４２１３、および基板ホルダ４２２６は、それぞれプラズマ４２３１を生成するための上部電極、および下部電極として機能する。原料導入口４２２３から導入された原料ガスは、チャンバー４２２０に設けられたヒータからの熱により分解され、基板４２３０上に堆積する。または、原料導入口４２２３から導入された原料ガスは、電極４２１３、および基板ホルダ４２２６の間でプラズマ状態となる。プラズマ状態となった原料ガスは、プラズマ４２３１と基板４２３０の間に生じる電位差（イオンシースともいう）により基板４２３０に入射する。
【0235】
図１８Ｃは、図１８Ｂとは異なるプラズマＡＬＤ装置の一態様を示す模式図である。プラズマＡＬＤ装置４３００は、チャンバー４３２０を有している。チャンバー４３２０は、電極４３１３、原料排出口４３２４、基板ホルダ４３２６を有し、その上に基板４３３０が配置される。電極４３１３は、原料導入口４３２３と、導入された原料ガスをチャンバー４３２０内に供給するシャワーヘッド４３１４を有している。また、電極４３１３には、コンデンサ４３１７を介して高周波を印加できる電源４３１５が接続されている。基板ホルダ４３２６には、一定の電位、または高周波が印加される機構が設けられていてもよい。あるいは、基板ホルダ４３２６は、フローティングでもよいし、接地されていてもよい。電極４３１３、および基板ホルダ４３２６は、それぞれプラズマ４３３１を生成するための上部電極、および下部電極として機能する。プラズマＡＬＤ装置４３００は、電極４３１３と基板ホルダ４３２６の間に、コンデンサ４３２２を介して高周波を印加できる電源４３２１が接続されたメッシュ４３１９を有している点で、プラズマＡＬＤ装置４２００と異なる。メッシュ４３１９を設けることで、基板４１３０からプラズマ４２３１を離すことができる。原料導入口４３２３から導入された原料ガスは、チャンバー４３２０に設けられたヒータからの熱により分解され、基板４３３０上に堆積する。または、原料導入口４３２３から導入された原料ガスは、電極４３１３、および基板ホルダ４３２６の間でプラズマ状態となる。プラズマ状態となった原料ガスは、メッシュ４３１９により電荷が除去され、ラジカルなどの電気的に中性な状態で基板４１３０に到達する。このため、イオンの入射やプラズマによる損傷が抑制された成膜を行うことができる。
【0236】
ＡＬＤ法を用いて半導体１２５、または半導体１２７を形成することで、被成膜面の法線方向と概略平行にｃ軸が配向したＣＡＡＣ構造の金属酸化物を形成することができる場合がある。
【0237】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0238】
（実施の形態２）
本実施の形態では、記憶装置であるメモリストリング１２０の回路構成と動作について説明する。図１９にメモリストリング１２０の回路構成例を示す。また、図２０に記憶素子ＭＣの等価回路図を示す。
本実施の形態では、記憶装置であるメモリストリング１２０の回路構成と動作について説明する。図１９にメモリストリング１２０の回路構成例を示す。また、図２０に記憶素子ＭＣの等価回路図を示す。
【0239】
また、図面などにおいて、配線、電極または導電体などの電位をわかりやすくするため、配線、電極または導電体などに隣接してＨ電位を示す“Ｈ”、またはＬ電位を示す“Ｌ”を付記する場合がある。また、電位変化が生じた配線、電極または導電体などには、“Ｈ”または“Ｌ”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
【0240】
＜メモリストリングの回路構成例＞
図１９では、５つの記憶素子ＭＣを備えるメモリストリング１２０の回路構成例を示している。記憶素子ＭＣはトランジスタＷＴｒおよびトランジスタＲＴｒを有する。図１９では、記憶素子ＭＣ［１］に含まれるトランジスタＷＴｒをトランジスタＷＴｒ［１］と示し、記憶素子ＭＣ［１］に含まれるトランジスタＲＴｒをトランジスタＲＴｒ［１］と示している。よって、図１９に示すメモリストリング１２０は、トランジスタＷＴｒ［１］乃至トランジスタＷＴｒ［５］、およびトランジスタＲＴｒ［１］乃至トランジスタＲＴｒ［５］を有する。また、図１９に示すメモリストリング１２０は、トランジスタＳＴｒ１、トランジスタＳＴｒ２、およびトランジスタＳＴｒ３を有する。メモリストリング１２０は、ＮＡＮＤ型の記憶装置である。
図１９では、５つの記憶素子ＭＣを備えるメモリストリング１２０の回路構成例を示している。記憶素子ＭＣはトランジスタＷＴｒおよびトランジスタＲＴｒを有する。図１９では、記憶素子ＭＣ［１］に含まれるトランジスタＷＴｒをトランジスタＷＴｒ［１］と示し、記憶素子ＭＣ［１］に含まれるトランジスタＲＴｒをトランジスタＲＴｒ［１］と示している。よって、図１９に示すメモリストリング１２０は、トランジスタＷＴｒ［１］乃至トランジスタＷＴｒ［５］、およびトランジスタＲＴｒ［１］乃至トランジスタＲＴｒ［５］を有する。また、図１９に示すメモリストリング１２０は、トランジスタＳＴｒ１、トランジスタＳＴｒ２、およびトランジスタＳＴｒ３を有する。メモリストリング１２０は、ＮＡＮＤ型の記憶装置である。
【0241】
なお、等価回路図などにおいて、トランジスタがＯＳトランジスタであることを明示するために、トランジスタの回路記号に「ＯＳ」を付記する場合がある。同様に、トランジスタがＳｉトランジスタ（チャネルが形成される半導体層にシリコンを用いたトランジスタ）であることを明示するために、トランジスタの回路記号に「Ｓｉ」を付記する場合がある。図１９では、トランジスタＷＴｒおよびトランジスタＲＴｒがＯＳトランジスタであることを示している。
【0242】
ＯＳメモリを含むＮＡＮＤ型の記憶装置を「ＯＳ ＮＡＮＤ型」または「ＯＳ ＮＡＮＤ型の記憶装置」ともいう。また、複数のＯＳメモリがＺ方向に積層された構成を有するＯＳ ＮＡＮＤ型の記憶装置を「３Ｄ ＯＳ ＮＡＮＤ型」または「３Ｄ ＯＳ ＮＡＮＤ型の記憶装置」ともいう。
【0243】
トランジスタＷＴｒはノーマリーオフ型のトランジスタである。トランジスタＲＴｒはノーマリーオン型のトランジスタである。また、上記実施の形態で説明した通り、トランジスタＲＴｒは、ゲートと半導体層の間に導電体１２８を備える。導電体１２８は、トランジスタＲＴｒのフローティングゲートとして機能できる。例えば、トランジスタＲＴｒ［１］に含まれる導電体１２８を導電体１２８［１］と呼ぶ。
【0244】
また、導電体１２８と、トランジスタＷＴｒのソースまたはドレインの一方が電気的に接続する接点をノードＮＤとする。例えば、導電体１２８［１］と、トランジスタＷＴｒ［１］のソースまたはドレインの一方が電気的に接続する接点をノードＮＤ［１］と呼ぶ。
【0245】
トランジスタＲＴｒ［１］のソースまたはドレインの一方は、トランジスタＳＴｒ１のソースまたはドレインの一方と電気的に接続され、他方はトランジスタＲＴｒ［２］のソースまたはドレインの一方と電気的に接続される。トランジスタＲＴｒ［１］のゲートは導電体ＲＷＬ［１］と電気的に接続される。トランジスタＲＴｒ［１］のバックゲートは導電体ＢＧと電気的に接続される。トランジスタＷＴｒ［１］のソースまたはドレインの一方は導電体１２８［１］と電気的に接続され、他方は導電体１２８［２］と電気的に接続される。トランジスタＷＴｒ［１］のゲートは導電体ＷＷＬ［１］と電気的に接続される。また、トランジスタＳＴｒ１のソースまたはドレインの他方は導電体１２２と電気的に接続され、ゲートは導電体ＳＧと電気的に接続される。
【0246】
ここで、図２０に示すように、トランジスタＲＴｒは、容量ＣｓとトランジスタＴｒに置き換えて表すことができる。トランジスタＴｒのゲートは、容量Ｃｓを介して導電体ＲＷＬと電気的に接続される。
【0247】
また、トランジスタＲＴｒ［５］のソースまたはドレインの一方は、トランジスタＲＴｒ［４］のソースまたはドレインの他方と電気的に接続され、他方はトランジスタＳＴｒ２のソースまたはドレインの一方と電気的に接続される。トランジスタＲＴｒ［５］のゲートは、導電体ＲＷＬ［５］と電気的に接続される。トランジスタＲＴｒ［５］のバックゲートは導電体ＢＧと電気的に接続される。トランジスタＷＴｒ［５］のソースまたはドレインの一方は導電体１２８［５］と電気的に接続され、他方はトランジスタＳＴｒ３のソースまたはドレインの一方と電気的に接続される。トランジスタＷＴｒ［５］のゲートは導電体ＷＷＬ［５］と電気的に接続される。また、トランジスタＳＴｒ２のソースまたはドレインの他方は導電体ＲＢＬと電気的に接続され、ゲートは導電体ＲＳＥＬと電気的に接続される。また、トランジスタＳＴｒ３のソースまたはドレインの他方は導電体ＷＢＬと電気的に接続され、ゲートは導電体ＷＳＥＬと電気的に接続される。
【0248】
メモリストリング１２０がｎ個（ｎは１以上の整数）の記憶素子ＭＣを備える場合、１番目とｎ番目の記憶素子ＭＣを除くｉ番目（ｉは１以上ｎ以下の整数）の記憶素子ＭＣ［ｉ］において、トランジスタＲＴｒ［ｉ］のソースまたはドレインの一方は、トランジスタＲＴｒ［ｉ－１］のソースまたはドレインの他方と電気的に接続され、他方はトランジスタＲＴｒ［ｉ＋１］のソースまたはドレインの一方と電気的に接続される。トランジスタＲＴｒ［ｉ］のゲートは、導電体ＲＷＬ［ｉ］と電気的に接続される。トランジスタＲＴｒ［ｉ］のバックゲートは導電体ＢＧと電気的に接続される。トランジスタＷＴｒ［ｉ］のソースまたはドレインの一方は導電体１２８［ｉ］と電気的に接続され、他方は、導電体１２８［ｉ－１］と電気的に接続される。トランジスタＷＴｒ［ｉ］のゲートは導電体ＷＷＬ［ｉ］と電気的に接続される。
【0249】
トランジスタＳＴｒ１およびトランジスタＳＴｒ２は、例えば、ＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。トランジスタＳＴｒ１およびトランジスタＳＴｒ２の一方がＯＳトランジスタで、他方がＳｉトランジスタであってもよい。なお、トランジスタＷＴｒおよびトランジスタＲＴｒの双方をＯＳトランジスタで形成する場合は、トランジスタＳＴｒ１およびトランジスタＳＴｒ２もＯＳトランジスタで形成することが好ましい。トランジスタに用いる半導体材料を揃えることで、半導体装置の生産性を高めることができる。
【0250】
また、トランジスタＷＴｒにＯＳトランジスタを用い、トランジスタＲＴｒにＳｉトランジスタを用いてもよい。トランジスタＷＴｒとしてＯＳトランジスタを用い、トランジスタＲＴｒとしてＳｉトランジスタを用いる場合のメモリストリング１２０の等価回路図を図２１に示す。
【0251】
トランジスタＲＴｒをＳｉトランジスタで形成する場合は、半導体１２５に例えば多結晶シリコンを用いればよい。トランジスタＷＴｒをＯＳトランジスタで形成する場合は、半導体１２７に例えばＣＡＡＣ－ＩＧＺＯを用いればよい。
【0252】
なお、図２２に示すように、目的または用途などによっては、トランジスタＷＴｒとしてＳｉトランジスタを用い、トランジスタＲＴｒとしてＯＳトランジスタを用いてもよい。また、図２３に示すように、目的または用途などによっては、トランジスタＷＴｒおよびトランジスタＲＴｒの双方にＳｉトランジスタを用いてもよい。トランジスタＷＴｒおよびトランジスタＲＴｒの双方にＳｉトランジスタを用いる場合は、トランジスタＳＴｒ１およびトランジスタＳＴｒ２にもＳｉトランジスタを用いることが好ましい。
【0253】
＜メモリストリングの動作例＞
続いて、図１９に示したメモリストリング１２０の動作例を説明する。
続いて、図１９に示したメモリストリング１２０の動作例を説明する。
【0254】
〔書き込み動作〕
本実施の形態では、記憶素子ＭＣ［１］および記憶素子ＭＣ［３］にＨ電位を書き込み、他の記憶素子ＭＣにＬ電位を書き込む場合の動作例を説明する。図２４は書き込み動作を説明するタイミングチャートである。図２５Ａ乃至図２９Ｂは、書き込み動作を説明するための回路図である。
本実施の形態では、記憶素子ＭＣ［１］および記憶素子ＭＣ［３］にＨ電位を書き込み、他の記憶素子ＭＣにＬ電位を書き込む場合の動作例を説明する。図２４は書き込み動作を説明するタイミングチャートである。図２５Ａ乃至図２９Ｂは、書き込み動作を説明するための回路図である。
【0255】
初期状態として、記憶素子ＭＣ［１］乃至記憶素子ＭＣ［５］にＬ電位が書き込まれているものとする。また、導電体ＷＷＬ［１］乃至導電体ＷＷＬ［５］、導電体ＲＷＬ［１］乃至導電体ＲＷＬ［５］、導電体ＷＳＥＬ、導電体ＲＳＥＬ、導電体ＢＧ、導電体ＷＢＬ、導電体ＲＢＬ、導電体ＳＧ、および導電体１２２にＬ電位が供給されているものとする。なお、導電体ＢＧは、トランジスタＲＴｒの閾値を制御することができる。トランジスタＲＴｒが所望のノーマリーオン型のトランジスタとなるよう、導電体ＢＧに供給する電位を適宜調整してもよい。なお導電体ＷＳＥＬおよび導電体ＲＳＥＬは共通の導電体であるとして説明するが、異なる導電体としてもよい。
【0256】
［期間Ｔ１］
期間Ｔ１において、導電体ＷＷＬ［１］乃至導電体ＷＷＬ［５］、導電体ＷＢＬ、および導電体ＷＳＥＬ（および導電体ＲＳＥＬ）にＨ電位を供給する（図２５Ａ参照。）。すると、ノードＮＤ［１］乃至ノードＮＤ［５］の電位がＨ電位になる。
期間Ｔ１において、導電体ＷＷＬ［１］乃至導電体ＷＷＬ［５］、導電体ＷＢＬ、および導電体ＷＳＥＬ（および導電体ＲＳＥＬ）にＨ電位を供給する（図２５Ａ参照。）。すると、ノードＮＤ［１］乃至ノードＮＤ［５］の電位がＨ電位になる。
【0257】
［期間Ｔ２］
期間Ｔ２において、導電体ＷＷＬ［１］にＬ電位を供給する（図２５Ｂ参照。）。すると、トランジスタＷＴｒ［１］がオフ状態になり、ノードＮＤ［１］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
期間Ｔ２において、導電体ＷＷＬ［１］にＬ電位を供給する（図２５Ｂ参照。）。すると、トランジスタＷＴｒ［１］がオフ状態になり、ノードＮＤ［１］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
【0258】
［期間Ｔ３］
期間Ｔ３において、導電体ＷＢＬにＬ電位を供給する（図２６Ａ参照。）。すると、ノードＮＤ［２］乃至ノードＮＤ［５］の電位がＬ電位になる。この時、導電体１２８［２］乃至導電体１２８［５］もＬ電位になるが、トランジスタＲＴｒはノーマリーオン型のトランジスタであるため、トランジスタＲＴｒ［２］乃至トランジスタＲＴｒ［５］はオフ状態にならない。
期間Ｔ３において、導電体ＷＢＬにＬ電位を供給する（図２６Ａ参照。）。すると、ノードＮＤ［２］乃至ノードＮＤ［５］の電位がＬ電位になる。この時、導電体１２８［２］乃至導電体１２８［５］もＬ電位になるが、トランジスタＲＴｒはノーマリーオン型のトランジスタであるため、トランジスタＲＴｒ［２］乃至トランジスタＲＴｒ［５］はオフ状態にならない。
【0259】
［期間Ｔ４］
期間Ｔ４において、導電体ＷＷＬ［２］にＬ電位を供給する（図２６Ｂ参照。）。すると、トランジスタＷＴｒ［２］がオフ状態になり、ノードＮＤ［２］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。
期間Ｔ４において、導電体ＷＷＬ［２］にＬ電位を供給する（図２６Ｂ参照。）。すると、トランジスタＷＴｒ［２］がオフ状態になり、ノードＮＤ［２］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。
【0260】
［期間Ｔ５］
期間Ｔ５において、導電体ＷＢＬにＨ電位を供給する（図２７Ａ参照。）。すると、ノードＮＤ［３］乃至ノードＮＤ［５］の電位がＨ電位になる。
期間Ｔ５において、導電体ＷＢＬにＨ電位を供給する（図２７Ａ参照。）。すると、ノードＮＤ［３］乃至ノードＮＤ［５］の電位がＨ電位になる。
【0261】
［期間Ｔ６］
期間Ｔ６において、導電体ＷＷＬ［３］にＬ電位を供給する（図２７Ｂ参照。）。すると、トランジスタＷＴｒ［３］がオフ状態になり、ノードＮＤ［３］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
期間Ｔ６において、導電体ＷＷＬ［３］にＬ電位を供給する（図２７Ｂ参照。）。すると、トランジスタＷＴｒ［３］がオフ状態になり、ノードＮＤ［３］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
【0262】
［期間Ｔ７］
期間Ｔ７において、導電体ＷＢＬにＬ電位を供給する（図２８Ａ参照。）。すると、ノードＮＤ［４］およびノードＮＤ［５］の電位がＬ電位になる。
期間Ｔ７において、導電体ＷＢＬにＬ電位を供給する（図２８Ａ参照。）。すると、ノードＮＤ［４］およびノードＮＤ［５］の電位がＬ電位になる。
【0263】
［期間Ｔ８］
期間Ｔ８において、導電体ＷＷＬ［４］にＬ電位を供給する（図２８Ｂ参照。）。すると、トランジスタＷＴｒ［４］がオフ状態になり、ノードＮＤ［４］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。
期間Ｔ８において、導電体ＷＷＬ［４］にＬ電位を供給する（図２８Ｂ参照。）。すると、トランジスタＷＴｒ［４］がオフ状態になり、ノードＮＤ［４］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。
【0264】
［期間Ｔ９］
期間Ｔ９において、導電体ＷＢＬをＬ電位のままとする（図２９Ａ参照。）。よって、ノードＮＤ［５］の電位もＬ電位のままである。
期間Ｔ９において、導電体ＷＢＬをＬ電位のままとする（図２９Ａ参照。）。よって、ノードＮＤ［５］の電位もＬ電位のままである。
【0265】
［期間Ｔ１０］
期間Ｔ１０において、導電体ＷＷＬ［５］にＬ電位を供給する（図２９Ｂ参照。）。すると、トランジスタＷＴｒ［５］がオフ状態になり、ノードＮＤ［５］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。また、導電体ＷＳＥＬ（および導電体ＲＳＥＬ）にＬ電位を供給する。
期間Ｔ１０において、導電体ＷＷＬ［５］にＬ電位を供給する（図２９Ｂ参照。）。すると、トランジスタＷＴｒ［５］がオフ状態になり、ノードＮＤ［５］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。また、導電体ＷＳＥＬ（および導電体ＲＳＥＬ）にＬ電位を供給する。
【0266】
このようにして、記憶素子ＭＣに情報を書き込むことができる。
【0267】
なお、複数の記憶素子ＭＣのうち、ｉ番目（ｉ＝１を除く）の記憶素子ＭＣに情報を書き込む場合は、ｉ－１番目までの記憶素子ＭＣに対する情報の書き込み動作を省略することができる。例えば、記憶素子ＭＣ［４］に情報を書き込みたい場合は、記憶素子ＭＣ［１］乃至記憶素子ＭＣ［３］に対する情報の書き込み動作を行わなくてもよい。言い換えると、本実施の形態に示した期間Ｔ１乃至期間Ｔ６までの書き込み動作を省略することができる。よって、記憶装置の書き込み動作に係る時間と、消費電力を低減できる。
【0268】
〔読み出し動作〕
上記回路構成のメモリストリング１２０の読み出し動作例を説明する。初期状態として、記憶素子ＭＣ［１］および記憶素子ＭＣ［３］にＨ電位が保持されているものとする。また、導電体ＷＷＬ［１］乃至導電体ＷＷＬ［５］、導電体ＲＷＬ［１］乃至導電体ＲＷＬ［５］、導電体ＷＳＥＬ、導電体ＲＳＥＬ、導電体ＢＧ、導電体ＷＢＬ、導電体ＲＢＬ、導電体ＳＧ、および導電体１２２にＬ電位が供給されているものとする。図３０Ａおよび図３０Ｂは読み出し動作を説明するタイミングチャートである。図３１Ａ乃至図３２Ｂは読み出し動作を説明するための回路図である。
上記回路構成のメモリストリング１２０の読み出し動作例を説明する。初期状態として、記憶素子ＭＣ［１］および記憶素子ＭＣ［３］にＨ電位が保持されているものとする。また、導電体ＷＷＬ［１］乃至導電体ＷＷＬ［５］、導電体ＲＷＬ［１］乃至導電体ＲＷＬ［５］、導電体ＷＳＥＬ、導電体ＲＳＥＬ、導電体ＢＧ、導電体ＷＢＬ、導電体ＲＢＬ、導電体ＳＧ、および導電体１２２にＬ電位が供給されているものとする。図３０Ａおよび図３０Ｂは読み出し動作を説明するタイミングチャートである。図３１Ａ乃至図３２Ｂは読み出し動作を説明するための回路図である。
【0269】
＜保持電位がＨ電位の場合＞
まず、Ｈ電位が保持されている記憶素子ＭＣ［３］の読み出し動作について説明する。
まず、Ｈ電位が保持されている記憶素子ＭＣ［３］の読み出し動作について説明する。
【0270】
［期間Ｔ１１］
期間Ｔ１１において、導電体ＲＷＬ［１］乃至導電体ＲＷＬ［５］、および導電体ＲＳＥＬ（および導電体ＷＳＥＬ）にＨ電位を供給する（図３１Ａ参照。）。すると、トランジスタＳＴｒ２（およびトランジスタＳＴｒ３）がオン状態になり、トランジスタＲＴｒが備える半導体１２７と導電体ＲＢＬが導通する。この状態で、導電体ＲＢＬと半導体１２７にＨ電位をプリチャージし、両者をフローティング状態にする。
期間Ｔ１１において、導電体ＲＷＬ［１］乃至導電体ＲＷＬ［５］、および導電体ＲＳＥＬ（および導電体ＷＳＥＬ）にＨ電位を供給する（図３１Ａ参照。）。すると、トランジスタＳＴｒ２（およびトランジスタＳＴｒ３）がオン状態になり、トランジスタＲＴｒが備える半導体１２７と導電体ＲＢＬが導通する。この状態で、導電体ＲＢＬと半導体１２７にＨ電位をプリチャージし、両者をフローティング状態にする。
【0271】
ここで、トランジスタのＩｄ－Ｖｇ特性について説明しておく。図３３Ａおよび図３３Ｂは、トランジスタのＩｄ－Ｖｇ特性を説明する図である。図３３Ａおよび図３３Ｂの横軸はゲート電圧（Ｖｇ）、縦軸はドレイン電流（Ｉｄ）を示している。図３３Ａはノーマリーオフ型トランジスタのＩｄ－Ｖｇ特性を示し、図３３Ｂはノーマリーオン型トランジスタのＩｄ－Ｖｇ特性を示している。
【0272】
Ｈ電位はＬ電位よりも高い電位である。Ｌ電位を０Ｖとすると、Ｈ電位は正の電圧である。ノーマリーオフ型トランジスタでは、ＶｇがＬ電位（０Ｖ）の時のチャネル抵抗値（ソースとドレイン間の抵抗値）が極めて大きくＩｄがほとんど流れない。また、ＶｇがＨ電位になるとチャネル抵抗値が低下し、Ｉｄが増加する（図３３Ａ参照。）。
【0273】
ノーマリーオン型トランジスタでは、ＶｇがＬ電位の時でもチャネル抵抗値が小さく、ノーマリーオフ型トランジスタと比較して多くのＩｄが流れる。また、ＶｇがＨ電位になるとチャネル抵抗値がさらに小さくなり、Ｉｄがさらに増加する（図３３Ｂ参照。）。
【0274】
トランジスタＲＴｒはノーマリーオン型のトランジスタであるため、導電体ＲＷＬの電位がＬ電位のままでも半導体１２７へのプリチャージは可能である。しかしながら、導電体ＲＷＬにＨ電位を供給することで、トランジスタＲＴｒのオン抵抗が下がるため、プリチャージに必要な時間と消費電力を低減できる。
【0275】
［期間Ｔ１２］
期間Ｔ１２において、導電体ＲＷＬ［３］にＬ電位を供給する（図３１Ｂ参照。）。ノードＮＤ［３］にはＨ電位が保持されているため、導電体ＲＷＬ［３］の電位がＬ電位になってもトランジスタＲＴｒ［３］のチャネル抵抗値が小さいままとなる。
期間Ｔ１２において、導電体ＲＷＬ［３］にＬ電位を供給する（図３１Ｂ参照。）。ノードＮＤ［３］にはＨ電位が保持されているため、導電体ＲＷＬ［３］の電位がＬ電位になってもトランジスタＲＴｒ［３］のチャネル抵抗値が小さいままとなる。
【0276】
［期間Ｔ１３］
期間Ｔ１３において、導電体ＳＧにＨ電位を供給し、トランジスタＳＴｒ１をオン状態にする（図３２Ａ参照。）。すると、導電体ＲＢＬと導電体１２２が導通する。この時、導電体ＲＷＬ［１］、導電体ＲＷＬ［２］、導電体ＲＷＬ［４］、および導電体ＲＷＬ［５］にＨ電位が供給されているため、トランジスタＲＴｒ［１］、トランジスタＲＴｒ［２］、トランジスタＲＴｒ［４］、およびトランジスタＲＴｒ［５］のチャネル抵抗値は、ノードＮＤの電位にかかわらず小さくなっている。導電体ＲＷＬ［３］にはＬ電位が供給されているが、ノードＮＤ［３］にＨ電位が保持されているため、トランジスタＲＴｒ［３］のチャネル抵抗値も小さくなっている。このため、フローティング状態である導電体ＲＢＬの電位が、Ｈ電位からＬ電位へ急激に変化する（図３０Ａ参照。）。
期間Ｔ１３において、導電体ＳＧにＨ電位を供給し、トランジスタＳＴｒ１をオン状態にする（図３２Ａ参照。）。すると、導電体ＲＢＬと導電体１２２が導通する。この時、導電体ＲＷＬ［１］、導電体ＲＷＬ［２］、導電体ＲＷＬ［４］、および導電体ＲＷＬ［５］にＨ電位が供給されているため、トランジスタＲＴｒ［１］、トランジスタＲＴｒ［２］、トランジスタＲＴｒ［４］、およびトランジスタＲＴｒ［５］のチャネル抵抗値は、ノードＮＤの電位にかかわらず小さくなっている。導電体ＲＷＬ［３］にはＬ電位が供給されているが、ノードＮＤ［３］にＨ電位が保持されているため、トランジスタＲＴｒ［３］のチャネル抵抗値も小さくなっている。このため、フローティング状態である導電体ＲＢＬの電位が、Ｈ電位からＬ電位へ急激に変化する（図３０Ａ参照。）。
【0277】
［期間Ｔ１４］
期間Ｔ１４において、導電体ＲＳＥＬ（および導電体ＷＳＥＬ）、導電体ＲＷＬ、および導電体ＳＧにＬ電位を供給する（図３２Ｂ参照。）。
期間Ｔ１４において、導電体ＲＳＥＬ（および導電体ＷＳＥＬ）、導電体ＲＷＬ、および導電体ＳＧにＬ電位を供給する（図３２Ｂ参照。）。
【0278】
＜保持電位がＬ電位の場合＞
次に、Ｌ電位が保持されている記憶素子ＭＣ［２］の読み出し動作について説明する。記憶素子ＭＣ［２］に保持されている情報（電位）を読み出す場合は、期間Ｔ１２において、導電体ＲＷＬ［２］の電位をＬ電位にする（図３０Ｂ参照。）。この時、ノードＮＤ［２］にはＬ電位が保持されているため、トランジスタＲＴｒ［２］のチャネル抵抗値は大きいままである。
次に、Ｌ電位が保持されている記憶素子ＭＣ［２］の読み出し動作について説明する。記憶素子ＭＣ［２］に保持されている情報（電位）を読み出す場合は、期間Ｔ１２において、導電体ＲＷＬ［２］の電位をＬ電位にする（図３０Ｂ参照。）。この時、ノードＮＤ［２］にはＬ電位が保持されているため、トランジスタＲＴｒ［２］のチャネル抵抗値は大きいままである。
【0279】
続いて、期間Ｔ１３において導電体ＳＧにＨ電位を供給し、導電体ＲＢＬと導電体１２２を導通させる。この時、トランジスタＲＴｒ［２］のチャネル抵抗値が大きいため、導電体ＲＢＬのＨ電位からＬ電位への電位変化が緩やかになる。
【0280】
このように、期間Ｔ１３において、読み出したい記憶素子ＭＣに対応する導電体ＲＷＬの電位をＬ電位にすることで、当該記憶素子ＭＣに保持されている情報を知ることができる。
【0281】
＜変形例＞
図３４に、メモリストリング１２０の変形例であるメモリストリング１２０Ａの回路構成例を示す。メモリストリング１２０Ａは、メモリストリング１２０にトランジスタＳＴｒ３を追加した回路構成を有する。
図３４に、メモリストリング１２０の変形例であるメモリストリング１２０Ａの回路構成例を示す。メモリストリング１２０Ａは、メモリストリング１２０にトランジスタＳＴｒ３を追加した回路構成を有する。
【0282】
図３４に示すメモリストリング１２０Ａでは、トランジスタＷＴｒ［５］のソースまたはドレインの他方はトランジスタＳＴｒ２のソースまたはドレインの一方ではなく、トランジスタＳＴｒ３のソースまたはドレインの一方と電気的に接続する。また、トランジスタＳＴｒ３のソースまたはドレインの他方は、導電体ＢＬと電気的に接続される。また、トランジスタＳＴｒ２のゲートは導電体ＲＳＥＬと電気的に接続され、トランジスタＳＴｒ３のゲートは導電体ＷＳＥＬと電気的に接続される。
【0283】
書き込み動作時はトランジスタＳＴｒ３をオン状態にし、トランジスタＳＴｒ２をオフ状態にする。読み出し動作時はトランジスタＳＴｒ３をオフ状態にし、トランジスタＳＴｒ２をオン状態にする。導電体ＢＬを介して情報の書き込みまたは読み出しを行う際に、それぞれ専用のトランジスタで情報伝達経路の切り替えを行うことができる。よって、記憶装置の動作が安定し、記憶装置の信頼性を高めることができる。
【0284】
また、図３５に示すメモリストリング１２０Ｂのように、トランジスタＳＴｒ２とトランジスタＳＴｒ３とを共通にしてよい。この場合、トランジスタＳＴｒ２のソースまたはドレインの他方を導電体ＢＬと電気的に接続すればよい。書き込み動作および読み出し動作は導電体ＢＬを介して情報の書き込みおよび読み出しを行う。書き込み動作と読み出し動作のそれぞれで共通の導電体ＢＬを設けることで、配線数の削減を図ることができる。
【0285】
図３６に示すメモリストリング１２０Ｃは、メモリストリング１２０にトランジスタＳＴｒ４を追加した回路構成を有する。トランジスタＳＴｒ４のソースまたはドレインの一方は、トランジスタＷＴｒ［１］のソースまたはドレインの一方と電気的に接続され、他方は導電体ＷＢＬ［２］と電気的に接続される。トランジスタＳＴｒ４のゲートは導電体ＷＳＥＬ［２］と電気的に接続される。
【0286】
また、メモリストリング１２０Ｂでは、トランジスタＳＴｒ３のゲートが導電体ＷＳＥＬ［１］と電気的に接続され、トランジスタＳＴｒ３のソースまたはドレインの他方が導電体ＷＢＬ［１］と電気的に接続される。なお、図３４に示したように、トランジスタＳＴｒ２およびトランジスタＳＴｒ３を導電体ＢＬと電気的に接続する回路構成としてもよい。
【0287】
メモリストリング１２０Ｂは、情報の書き込みを導電体ＷＢＬ［１］および導電体ＷＢＬ［２］の双方から行うことができる。よって、情報の書き込み速度を高めることができる。また、書き込む情報に相当する電荷の供給をより確実に行うことができる。
【0288】
また、ｉ番目の記憶素子ＭＣに情報を書き込む場合、ｉがｎに近い場合は導電体ＷＢＬ［１］側から情報を書き込むことで、１番目乃至ｉ－１番目までの記憶素子ＭＣの情報の書き込み動作を省略することができる。また、ｉが１に近い場合は導電体ＷＢＬ［２］側から情報を書き込むことで、ｉ＋１番目乃至ｎ番目までの記憶素子ＭＣの情報の書き込み動作を省略することができる。メモリストリング１２０Ｂでは、書き込み動作に係る時間と、消費電力をさらに低減できる。
【0289】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0290】
（実施の形態３）
本実施の形態では、記憶装置１００を含む半導体装置２００の構成例について説明する。
本実施の形態では、記憶装置１００を含む半導体装置２００の構成例について説明する。
【0291】
図３７に、本発明の一態様である半導体装置２００の構成例を示すブロック図を示す。図３７に示す半導体装置２００は、駆動回路２１０と、メモリアレイ２２０と、を有する。メモリアレイ２２０は、１以上の記憶装置１００を有する。図３７では、メモリアレイ２２０がマトリクス状に配置された複数の記憶装置１００を有する例を示している。
【0292】
駆動回路２１０は、ＰＳＷ２４１（パワースイッチ）、ＰＳＷ２４２、および周辺回路２１５を有する。周辺回路２１５は、周辺回路２１１、コントロール回路２１２（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）、および電圧生成回路２２８を有する。なお、半導体装置２００は、メモリアレイ２２０、ＰＳＷ２４１、ＰＳＷ２４２、周辺回路２１１、コントロール回路２１２、電圧生成回路２２８などの様々な機能を有する素子または回路などを有する。そのため、半導体装置２００をシステム、またはサブシステムと呼称してもよい。
【0293】
半導体装置２００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
【0294】
また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路２１２で生成してもよい。
【0295】
コントロール回路２１２は、半導体装置２００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、半導体装置２００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路２１２は、この動作モードが実行されるように、周辺回路２１１の制御信号を生成する。
【0296】
電圧生成回路２２８は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路２２８への入力を制御する機能を有する。例えば、信号ＷＡＫＥとしてＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路２２８へ入力され、電圧生成回路２２８は負電圧を生成する。
【0297】
周辺回路２１１は、記憶装置１００に対するデータの書き込みおよび読み出しをするための回路である。周辺回路２１１は、行デコーダ２２１（Ｒｏｗ Ｄｅｃｏｄｅｒ）、列デコーダ２２２（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）、行ドライバ２２３（Ｒｏｗ Ｄｒｉｖｅｒ）、列ドライバ２２４（Ｃｏｌｕｍｎ Ｄｒｉｖｅｒ）、入力回路２２５（Ｉｎｐｕｔ Ｃｉｒ．）、出力回路２２６（Ｏｕｔｐｕｔ Ｃｉｒ．）、センスアンプ２２７（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）を有する。
【0298】
行デコーダ２２１および列デコーダ２２２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ２２１は、アクセスする行を指定するための回路であり、列デコーダ２２２は、アクセスする列を指定するための回路である。行ドライバ２２３は、行デコーダ２２１が指定する配線を選択する機能を有する。列ドライバ２２４は、データを記憶装置１００に書き込む機能、記憶装置１００からデータを読み出す機能、読み出したデータを保持する機能等を有する。
【0299】
入力回路２２５は、信号ＷＤＡを保持する機能を有する。入力回路２２５が保持するデータは、列ドライバ２２４に出力される。入力回路２２５の出力データが、記憶装置１００に書き込むデータ（Ｄｉｎ）である。列ドライバ２２４が記憶装置１００から読み出したデータ（Ｄｏｕｔ）は、出力回路２２６に出力される。出力回路２２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路２２６は、Ｄｏｕｔを半導体装置２００の外部に出力する機能を有する。出力回路２２６から出力されるデータが信号ＲＤＡである。
【0300】
ＰＳＷ２４１は周辺回路２１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２４２は、行ドライバ２２３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置２００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２４２のオン・オフが制御される。図３７では、周辺回路２１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
【0301】
駆動回路２１０とメモリアレイ２２０は同一平面上に設けてもよい。また、図３８Ａに示すように、駆動回路２１０とメモリアレイ２２０を重ねて設けてもよい。駆動回路２１０とメモリアレイ２２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図３８Ｂに示すように、駆動回路２１０上にメモリアレイ２２０を複数層重ねて設けてもよい。
【0302】
また、図３８Ｃに示すように、駆動回路２１０の上層および下層に、メモリアレイ２２０を設けてもよい。図３８Ｃでは、駆動回路２１０の上層および下層にそれぞれ１層のメモリアレイ２２０を設ける例を示している。複数のメモリアレイ２２０で駆動回路２１０を挟むように配置することで、信号伝搬距離をさらに短くすることができる。なお、駆動回路２１０の上層に積層されるメモリアレイ２２０と、駆動回路２１０の下層に積層されるメモリアレイ２２０の層数は、それぞれ１層以上であればよい。駆動回路２１０の上層に積層されるメモリアレイ２２０の数と、駆動回路２１０の下層に積層されるメモリアレイ２２０の数は等しいことが好ましい。
【0303】
【0304】
図３９では、駆動回路２１０に含まれる、トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３を示している。なお、トランジスタ３０１、およびトランジスタ３０２は、センスアンプ２２７の一部として機能する。また、トランジスタ３０３は列選択スイッチとして機能する。具体的には、メモリアレイ２２０に含まれる導電体ＲＢＬは、トランジスタ３０１のソースおよびドレインの一方と電気的に接続し、トランジスタ３０１のゲートは、トランジスタ３０２のソースおよびドレインの一方と電気的に接続し、トランジスタ３０２のゲートは、トランジスタ３０１のソースおよびドレインの他方と電気的に接続する。また、トランジスタ３０１のソースおよびドレインの一方と、トランジスタ３０２のソースおよびドレインの他方は、列選択スイッチとして機能する、トランジスタ３０３のソースおよびドレインの一方と電気的に接続する。これにより半導体装置２００のレイアウト面積を縮小することができる。なお、図３９には、１つのメモリストリングあたり、７個の記憶素子ＭＣを設けた例を示している。ただし、１つのメモリストリングに設ける記憶素子ＭＣの数はこれに限らない。例えば、１つのメモリストリングに設ける記憶素子ＭＣの数は、３２、６４、１２８または、２００以上でもよい。
【0305】
メモリアレイ２２０の導電体ＲＢＬは、導電体７１５、導電体７１４、導電体７０５、および絶縁体７２６、絶縁体７２２などに、埋め込まれるように形成された導電体７５２を介して、センスアンプ２２７や、列選択スイッチとして機能するトランジスタ３０３と電気的に接続している。なお、駆動回路２１０が有する回路やトランジスタは、一例であり、その回路構成や、トランジスタ構造に限定されない。上記以外にも、制御回路、行デコーダ、行ドライバ、ソース線ドライバ、入出力回路など、半導体装置２００の構成や、その駆動方法に応じて適切な回路やトランジスタを設けることができる。
【0306】
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、基板３１１上に設けられ、それぞれ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。なお、図３９に示すように、一つの低抵抗領域を、トランジスタ３０１およびトランジスタ３０２の、一方のソース領域またはドレイン領域、かつ他方のソース領域またはドレイン領域として共有する場合がある。
【0307】
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、チャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
【0308】
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、それぞれｐチャネル型、あるいはｎチャネル型のいずれでもよいが、トランジスタ３０１とトランジスタ３０２は、それぞれ異なる極性を有するトランジスタであることが好ましい。
【0309】
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【0310】
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
【0311】
絶縁体３１５は、トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３のゲート絶縁膜として機能する。
【0312】
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
【0313】
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することでしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
【0314】
また、導電体３１６の上方には、エッチストッパーとして機能する絶縁体３１７が設けられていることが好ましい。また、絶縁体３１５の側面には、スペーサーとして機能する絶縁体３１８が設けられていることが好ましい。絶縁体３１７および絶縁体３１８を設けることで、低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８が電気的に接続する領域が自己整合的に定めることができる。よって、低抵抗領域３１４ａ、および低抵抗領域３１４ｂの一部を露出するための開口を形成する際に、アライメントずれが生じたとしても、意図した領域を露出するための開口を形成することができる。このようにして形成された開口に、導電体３２８を形成することで、低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８の間で、コンタクト抵抗が低減した良好なコンタクトが得られる。このようにして形成された低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８とのコンタクトを、セルフアラインコンタクトと呼ぶ場合がある。また、絶縁体３１７、および絶縁体３２２に埋め込まれるように、導電体３１６と電気的に接続する導電体３２９を設けてもよい。
【0315】
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７が順に積層して設けられている。
【0316】
絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【0317】
絶縁体３２２は、その下方に設けられるトランジスタ３０１などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
【0318】
また、絶縁体３２４には、基板３１１、またはトランジスタ３０１などから、メモリアレイ２２０が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
【0319】
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、記憶素子ＭＣ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、記憶素子ＭＣと、トランジスタ３０１などとの間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【0320】
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
【0321】
なお、絶縁体３２６、および絶縁体３２７は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６、および絶縁体３２７の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６、および絶縁体３２７の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【0322】
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７にはメモリアレイ２２０と電気的に接続する導電体３２８、導電体３２９、および導電体３３０等が埋め込まれている。なお、導電体３２８、導電体３２９、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
【0323】
各プラグ、および配線（導電体３２８、導電体３２９、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【0324】
絶縁体３２７、および導電体３３０上に、配線層を設けてもよい。例えば、図３９において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることができる。
【0325】
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３０１などと、記憶素子ＭＣとは、バリア層により分離することができ、トランジスタ３０１などから記憶素子ＭＣへの水素の拡散を抑制することができる。
【0326】
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３０１などからの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
【0327】
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図３９において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、導電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることができる。
【0328】
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３０１などと、記憶素子ＭＣとは、バリア層により分離することができ、トランジスタ３０１などから記憶素子ＭＣへの水素の拡散を抑制することができる。
【0329】
絶縁体３６４、および導電体３６６上には絶縁体７２２が設けられ、さらに絶縁体７２２の上方には、メモリアレイ２２０が設けられている。絶縁体３６４と絶縁体７２２の間に、絶縁体３２４と同様の材料を用いたバリア膜を設けてもよい。
【0330】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0331】
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置の一例として、情報処理装置への応用例について説明する。
本実施の形態では、本発明の一態様に係る半導体装置の一例として、情報処理装置への応用例について説明する。
【0332】
一般に、コンピュータは、構成要素として、マザーボード上にプロセッサ、メインメモリ、ストレージなどを有し、それぞれの構成要素は、一例として、バス配線によって、電気的に接続されている。このため、バス配線が長くなるほど寄生抵抗が大きくなるため、信号の送信に必要な消費電力も高くなる。
【0333】
具体的には、コンピュータとしては、例えば、図４０Ａに示すような構成となる。コンピュータは、マザーボードＢＤを有し、またマザーボードＢＤ上には、演算処理装置（プロセッサ、ＣＰＵなど）１０、メインメモリ（ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）など）３０、ストレージ（三次元構造のＮＡＮＤ型の記憶装置、３Ｄ ＯＳ ＮＡＮＤ型の記憶装置など）４０、インターフェース６０などが設けられている。なお、図４０Ａには、メインメモリとしても機能するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２０も図示しているが、マザーボードＢＤ上に必ずしも設けなくてもよい。
【0334】
なお、図４０Ａには、演算処理装置１０がレジスタ１１を有する構成を図示している。
【0335】
図４０Ａにおいて、演算処理装置１０は、ＳＲＡＭ２０と、メインメモリ３０と、ストレージ４０と、インターフェース６０と、に電気的に接続されている。また、メインメモリ３０は、ＳＲＡＭ２０と、ストレージ４０と、に電気的に接続されている。
【0336】
なお、図４０Ａのコンピュータの各構成要素は、バス配線ＢＳＨによって電気的に接続されている。つまり、コンピュータの構成要素が増えるほど、又は、マザーボードＢＤが大きくなるほど、引き回されるバス配線ＢＳＨが長くなるため、信号の送信に必要な消費電力が高くなる。
【0337】
ところで、図４０Ａのコンピュータは、当該コンピュータの各構成要素を１個のチップにまとめて、モノリシックＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）にまとめてもよい。また、このとき、上記の実施の形態で説明した、情報処理装置をメインメモリ３０及びストレージ４０として適用することができる。このように、図４０ＡのコンピュータをモノリシックＩＣとしたものを図４０Ｂに示す。
【0338】
図４０ＢのモノリシックＩＣは、Ｓｉを有する半導体基板上に、回路層ＬＧＣを有する。また、回路層ＬＧＣの上部に記憶層ＳＴＲを有し、記憶層ＳＴＲの上部に回路層ＯＳＣを有する。
【0339】
回路層ＬＧＣは、例えば、Ｓｉを有する半導体基板ＳＢＴに形成されるＳｉトランジスタを含む複数の回路を有する。当該複数の回路の一部としては、例えば、図４０Ａにおける、演算処理装置１０、ＳＲＡＭ２０などとすることができる。また、情報処理装置をメインメモリ３０及びストレージ４０として適用した場合、当該複数の回路の一部としては、後述する情報処理装置５０に含まれているコントローラ１１９７とすることができる。
【0340】
特に、ＳＲＡＭ２０は、一例として、Ｓｉトランジスタを用いることによって、ＳＲＡＭの駆動周波数を高くすることができる。
【0341】
記憶層ＳＴＲは、Ｓｉトランジスタ、及び／又はＯＳトランジスタを有する記憶部として機能する。記憶層ＳＴＲとしては、例えば、三次元構造のＮＡＮＤ型の記憶回路、３Ｄ ＯＳ ＮＡＮＤ型の記憶回路などとすることができる。そのため、記憶層ＳＴＲは、情報処理装置における記憶部、図４０Ａにおけるストレージ４０などを有する。
【0342】
なお、３Ｄ ＯＳ ＮＡＮＤ型の記憶回路を用いることによって、図４０ＢのモノリシックＩＣの消費電力を低減することができる。
【0343】
回路層ＯＳＣは、例えば、ＯＳトランジスタを含む複数の回路を有する。当該複数の回路の一部としては、例えば、演算処理装置１０、ＳＲＡＭ２０など回路層ＬＧＣに含まれている回路とは異なる、回路とすることができる。
【0344】
図４０ＢのモノリシックＩＣでは、マザーボード上に引き回すためのバス配線ＢＳＨを設けていないため、それぞれの構成要素同士を電気的に接続する配線が短くなる。このため、信号の送信に必要な消費電力を低くすることができる。
【0345】
また、図４０ＢのモノリシックＩＣは、情報処理装置５０を有している。このため、情報処理装置５０は、図４０Ａにおけるストレージ４０と、メインメモリ３０と、の役割として機能する。このため、図４０ＢのモノリシックＩＣにおいて、記憶層ＳＴＲの記憶部が、メインメモリ３０の機能を有することができる。
【0346】
【0347】
【0348】
一般に、記憶階層は、上層に位置する記憶装置ほど速い動作速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図４１Ａでは、一例として、最上層から順にＣＰＵ（演算処理装置１０）に含まれているレジスタと、ＳＲＡＭと、メインメモリ３０に含まれているＤＲＡＭと、ストレージ４０に含まれている三次元構造のＮＡＮＤ型の記憶回路と、を示している。
【0349】
演算処理装置１０に含まれているレジスタと、ＳＲＡＭと、は、演算結果の一時保存などに用いられるため、演算処理装置１０からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
【0350】
メインメモリ３０に含まれているＤＲＡＭは、一例として、ストレージ４０から読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１Ｇｂｉｔ／ｍｍ２乃至０．３Ｇｂｉｔ／ｍｍ２である。
【0351】
ストレージ４０は、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージ４０には動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージ４０に用いられる記憶装置の記録密度は、おおよそ０．６Ｇｂｉｔ／ｍｍ２乃至６．０Ｇｂｉｔ／ｍｍ２である。このため、ストレージ４０としては、三次元構造のＮＡＮＤ型の記憶回路、ハードディスクドライブ（ＨＤＤ）などが用いられる。
【0352】
【0353】
つまり、図４０ＢのモノリシックＩＣにおいて、情報処理装置５０の記憶部に含まれているメモリセルは、記憶部のキャッシュメモリだけでなく、図４０Ａのコンピュータにおけるメインメモリ３０として扱うことができる。このため、図４０ＢのモノリシックＩＣでは、ＤＲＡＭなどのメインメモリ３０を設ける必要がなくなるため、図４０ＢのモノリシックＩＣの回路面積を低減することができ、また、ＤＲＡＭなどのメインメモリ３０を動作させることに必要な消費電力を低減することができる。
【0354】
なお、図４０Ｂに示したモノリシックＩＣの構成は、一例であり、本発明の一態様に限定されない。図４０Ｂに示したモノリシックＩＣは、状況に応じて、構成を変更してもよい。例えば、図４０ＢのモノリシックＩＣにおいて、例えば、ＳＲＡＭとして１ＧＨｚ以上の高速なメモリが求められる場合には、ＳＲＡＭは、演算処理装置に混載されてもよい。
【0355】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0356】
（実施の形態５）
本実施の形態では、図４２Ａおよび図４２Ｂを用いて、本発明の記憶装置が実装された半導体装置の一種であるチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
本実施の形態では、図４２Ａおよび図４２Ｂを用いて、本発明の記憶装置が実装された半導体装置の一種であるチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
【0357】
図４２Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
【0358】
チップ１２００には、バンプ（図示しない）が設けられ、図４２Ｂに示すように、プリント基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
【0359】
マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。フラッシュメモリ１２２２として、先の実施の形態に示す半導体装置を用いることが好ましい。先の実施の形態に示す半導体装置をフラッシュメモリ１２２２に用いることで、フラッシュメモリ１２２２の記憶容量を大きくすることができる。
【0360】
ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
【0361】
また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
【0362】
アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
【0363】
メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
【0364】
インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ－Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
【0365】
ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）などと接続するためのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
【0366】
チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
【0367】
ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
【0368】
ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
【0369】
本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
【0370】
（実施の形態６）
本実施の形態では、先の実施の形態に示す記憶装置を用いた半導体装置の応用例について説明する。先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用することができる。図４３Ａ乃至図４３Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
本実施の形態では、先の実施の形態に示す記憶装置を用いた半導体装置の応用例について説明する。先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用することができる。図４３Ａ乃至図４３Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
【0371】
図４３ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
【0372】
図４３ＢはＳＤカードの外観の模式図であり、図４３Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
【0373】
図４３ＤはＳＳＤの外観の模式図であり、図４３Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
【0374】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0375】
【0376】
＜電子機器・システム＞
本発明の一態様に係る記憶装置または半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、テレビジョン装置、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、録画再生装置、ナビゲーションシステム、音響再生装置、などが挙げられる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様に係る記憶装置または半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、テレビジョン装置、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、録画再生装置、ナビゲーションシステム、音響再生装置、などが挙げられる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
【0377】
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
【0378】
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
【0379】
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
【0380】
［情報端末］
本発明の一態様に係る記憶装置または半導体装置を用いて、マイクロコントローラのプログラム保持用記憶装置を形成することができる。よって、本発明の一態様によれば、マイクロコントローラチップを小型にすることができる。
本発明の一態様に係る記憶装置または半導体装置を用いて、マイクロコントローラのプログラム保持用記憶装置を形成することができる。よって、本発明の一態様によれば、マイクロコントローラチップを小型にすることができる。
【0381】
図４４Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、携帯電話内部の限られた空間を有効に利用することができる。また、携帯電話のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
【0382】
図４４Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ノート型情報端末内部の限られた空間を有効に利用することができる。また、ノート型情報端末のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
【0383】
なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図４４Ａ、図４４Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
【0384】
［ゲーム機］
図４４Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに本発明の一態様に係る記憶装置または半導体装置などを組み込むことができる。
図４４Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに本発明の一態様に係る記憶装置または半導体装置などを組み込むことができる。
【0385】
また、図４４Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
【0386】
携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ゲーム機内部の限られた空間を有効に利用することができる。また、携帯ゲーム機のストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
【0387】
図４４Ｃ、図４４Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のマイクロコントローラを適用するゲーム機はこれに限定されない。本発明の一態様のマイクロコントローラを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
【0388】
［大型コンピュータ］
本発明の一態様の記憶装置または半導体装置などは、大型コンピュータに適用することができる。
本発明の一態様の記憶装置または半導体装置などは、大型コンピュータに適用することができる。
【0389】
【0390】
スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に本発明の一態様に係るマイクロコントローラを搭載することができる。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、大型コンピュータの限られた空間を有効に利用することができる。また、大型コンピュータのストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
【0391】
図４４Ｅ、図４４Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様に係るマイクロコントローラを適用する大型コンピュータはこれに限定されない。本発明の一態様に係るマイクロコントローラを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
【0392】
［電化製品］
図４４Ｇは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
図４４Ｇは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
【0393】
本発明の一態様に係る記憶装置または半導体装置などは、電気冷凍冷蔵庫５８００に適用することもできる。例えば、電気冷凍冷蔵庫５８００に本発明の一態様に係る小型化されたマイクロコントローラを適用することによって、電気冷凍冷蔵庫の限られた空間を有効に利用することができる。
【0394】
電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
【0395】
本実施の形態で説明した電子機器、その電子機器の機能、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
【0396】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【0397】
１０：演算処理装置、１１：レジスタ、２０：ＳＲＡＭ、３０：メインメモリ、４０：ストレージ、５０：情報処理装置、６０：インターフェース、１００：記憶装置、１０５：領域、１１０：メモリセルアレイ、１２０：メモリストリング、１２０Ａ：メモリストリング、１２０Ｂ：メモリストリング、１２０Ｃ：メモリストリング、１２１：基体、１２２：導電体、１２３：絶縁体、１２３Ａ：絶縁膜、１２４：絶縁体、１２４Ａ：絶縁膜、１２５：半導体、１２５Ａ：半導体膜、１２５Ｂ：半導体、１２６：絶縁体、１２６Ａ：絶縁膜、１２６Ｂ：絶縁体、１２７：半導体、１２７Ａ：半導体膜、１２８：導電体、１２８［１］：導電体、１２８［２］：導電体、１２８［３］：導電体、１２８［４］：導電体、１２８［５］：導電体、１２８Ａ：導電膜、１２９：絶縁体、１２９Ａ：絶縁膜、１３０：導電体、１３０Ａ：導電膜、１３１：絶縁体、１３１Ａ：絶縁体、１３２：絶縁体、１３５：絶縁体、１３５Ａ：絶縁膜、１３６：導電体、１３６Ａ：導電膜、１３７：絶縁体、１３７Ａ：絶縁膜、１３８：絶縁体、１３８Ａ：絶縁膜、１３９：絶縁体、１４０：マスク、１４０Ａ：マスク、１４０Ｂ：マスク、１４１：開口、１４２：領域、１４３：領域、１５０：絶縁体、１５６：絶縁体、１６１：導電体、１６２：導電体、１６３：導電体、１６４：導電体、１６５：導電体、１６６：導電体、１７１：導電体、１７２：導電体、１７３：導電体、１７４：導電体、１７５：導電体、１７６：導電体、１８１：絶縁体、１８２：導電体、１８３：導電体、１８５：軸、２００：半導体装置、２１０：駆動回路、２１１：周辺回路、２１２：コントロール回路、２１５：周辺回路、２２０：メモリアレイ、２２１：行デコーダ、２２２：列デコーダ、２２３：行ドライバ、２２４：列ドライバ、２２５：入力回路、２２６：出力回路、２２７：センスアンプ、２２８：電圧生成回路、２４１：ＰＳＷ（パワースイッチ）、２４２：ＰＳＷ（パワースイッチ）、３０１：トランジスタ、３０２：トランジスタ、３０３：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３１７：絶縁体、３１８：絶縁体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２７：絶縁体、３２８：導電体、３２９：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、７０５：導電体、７１４：導電体、７１５：導電体、７２２：絶縁体、７２６：絶縁体、７５２：導電体、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１１９７：コントローラ、１２００：チップ、１２０１：ＰＣＢ、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、４０００：成膜装置、４００２：搬入搬出室、４００４：搬入搬出室、４００６：搬送室、４００８：成膜室、４００９：成膜室、４０１０：成膜室、４０１４：搬送アーム、４０２０：チャンバー、４０２１：原料供給部、４０２１ａ：原料供給部、４０２１ｂ：原料供給部、４０２２ａ：高速バルブ、４０２２ｂ：高速バルブ、４０２３：原料導入口、４０２３ａ：原料導入口、４０２３ｂ：原料導入口、４０２４：原料排出口、４０２５：排気装置、４０２６：基板ホルダ、４０２７：ヒータ、４０２８：プラズマ発生装置、４０２９：コイル、４０３０：基板、４０３１：原料供給部、４０３３：原料導入口、４１００：プラズマＡＬＤ装置、４１１１：プラズマ生成室、４１２０：反応室、４１２３：原料導入口、４１２４：原料排出口、４１２６：基板ホルダ、４１２８：プラズマ生成装置、４１３０：基板、４１３１：プラズマ、４１３３：原料導入口、４２００：プラズマＡＬＤ装置、４２１３：電極、４２１４：シャワーヘッド、４２１５：電源、４２１７：コンデンサ、４２２０：チャンバー、４２２３：原料導入口、４２２４：原料排出口、４２２６：基板ホルダ、４２３０：基板、４２３１：プラズマ、４３００：プラズマＡＬＤ装置、４３１３：電極、４３１４：シャワーヘッド、４３１５：電源、４３１７：コンデンサ、４３１９：メッシュ、４３２０：チャンバー、４３２１：電源、４３２２：コンデンサ、４３２３：原料導入口、４３２４：原料排出口、４３２６：基板ホルダ、４３３０：基板、４３３１：プラズマ、５１００：情報端末、５１０１：筐体、５１０２：表示部、５２００：ノート型情報端末、５２０１：本体、５２０２：表示部、５２０３：キーボード、５３００：携帯ゲーム機、５３０１：筐体、５３０２：筐体、５３０３：筐体、５３０４：表示部、５３０５：接続部、５３０６：操作キー、５４００：据え置き型ゲーム機、５４０２：コントローラ、５５００：スーパーコンピュータ、５５０１：ラック、５５０２：計算機、５５０４：基板、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、ＡＤＤＲ：信号、ＢＤ：マザーボード、ＢＧ：導電体、ＢＬ：導電体、ＢＳＨ：バス配線、ＢＷ：信号、ＣＥ：信号、ＣＬＫ：信号、Ｃｓ：容量、Ｄｉｎ：書き込むデータ、Ｄｏｕｔ：読み出したデータ、ＧＷ：信号、ＧＮＤ：接地電位、ＬＧＣ：回路層、ＭＣ：記憶素子、ＭＣ［１］：記憶素子、ＭＣ［２］：記憶素子、ＭＣ［３］：記憶素子、ＭＣ［４］：記憶素子、ＭＣ［５］：記憶素子、ＮＤ：ノード、ＮＤ［１］：ノード、ＮＤ［２］：ノード、ＮＤ［３］：ノード、ＮＤ［４］：ノード、ＮＤ［５］：ノード、ＯＳＣ：回路層、ＰＯＮ１：信号、ＰＯＮ２：信号、ＲＢＬ：導電体、ＲＤＡ：信号、ＲＳＥＬ：導電体、ＲＴｒ：トランジスタ、ＲＴｒ［１］：トランジスタ、ＲＴｒ［２］：トランジスタ、ＲＴｒ［３］：トランジスタ、ＲＴｒ［４］：トランジスタ、ＲＴｒ［５］：トランジスタ、ＲＷＬ：導電体、ＲＷＬ［１］：導電体、ＲＷＬ［２］：導電体、ＲＷＬ［３］：導電体、ＲＷＬ［４］：導電体、ＲＷＬ［５］：導電体、ＳＢＴ：半導体基板、ＳＥＬ：導電体、ＳＧ：導電体、ＳＴｒ１：トランジスタ、ＳＴｒ２：トランジスタ、ＳＴｒ３：トランジスタ、ＳＴｒ４：トランジスタ、ＳＴＲ：記憶層、Ｔ１：期間、Ｔ２：期間、Ｔ３：期間、Ｔ４：期間、Ｔ５：期間、Ｔ６：期間、Ｔ７：期間、Ｔ８：期間、Ｔ９：期間、Ｔ１０：期間、Ｔ１１：期間、Ｔ１２：期間、Ｔ１３：期間、Ｔ１４：期間、Ｔｒ：トランジスタ、ＶＤＤ：高電源電位、ＶＨＭ：高電源電圧、ＷＡＫＥ：信号、ＷＢＬ：導電体、ＷＤＡ：信号、ＷＳＥＬ：導電体、ＷＴｒ：トランジスタ、ＷＴｒ［１］：トランジスタ、ＷＴｒ［２］：トランジスタ、ＷＴｒ［３］：トランジスタ、ＷＴｒ［４］：トランジスタ、ＷＴｒ［５］：トランジスタ、ＷＷＬ：導電体、ＷＷＬ［１］：導電体、ＷＷＬ［２］：導電体、ＷＷＬ［３］：導電体、ＷＷＬ［４］：導電体、ＷＷＬ［５］：導電体
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17A】
【図17B】
【図18A】
【図18B】
【図18C】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25A】
【図25B】
【図26A】
【図26B】
【図27A】
【図27B】
【図28A】
【図28B】
【図29A】
【図29B】
【図30A】
【図30B】
【図31A】
【図31B】
【図32A】
【図32B】
【図33A】
【図33B】
【図34】
【図35】
【図36】
【図37】
【図38A】
【図38B】
【図38C】
【図39】
【図40A】
【図40B】
【図41A】
【図41B】
【図42A】
【図42B】
【図43A】
【図43B】
【図43C】
【図43D】
【図43E】
【図44A】
【図44B】
【図44C】
【図44D】
【図44E】
【図44F】
【図44G】