特許 7599588 発振回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-05

(45)【発行日】2024-12-13

(54)【発明の名称】発振回路

(51)【国際特許分類】

   H03K 3/017 20060101AFI20241206BHJP

   H03K 3/03 20060101ALI20241206BHJP

   H03K 3/354 20060101ALI20241206BHJP

【ＦＩ】

H03K3/017

H03K3/03

H03K3/354 C

【請求項の数】 17

(21)【出願番号】P 2023576662

(86)(22)【出願日】2022-11-29

(86)【国際出願番号】 JP2022043959

(87)【国際公開番号】W WO2023145242

(87)【国際公開日】2023-08-03

【審査請求日】2024-01-15

(31)【優先権主張番号】P 2022013080

(32)【優先日】2022-01-31

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】石原 貴大

(72)【発明者】

【氏名】小島 友和

(72)【発明者】

【氏名】上村井 明夫

【審査官】石田 昌敏

(56)【参考文献】

【文献】特開平０７－２０２６８７（ＪＰ，Ａ）

【文献】特開平０８－１１６２３９（ＪＰ，Ａ）

【文献】特開２００５－０５１６７３（ＪＰ，Ａ）

【文献】特開２００１－２２３５６４（ＪＰ，Ａ）

【文献】米国特許第５５８５７６５（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ ３／００－ ３／８６

Ｈ０３Ｌ ７／００－ ７／２６

(57)【特許請求の範囲】

【請求項1】

入力ノードの電圧と反転しきい値電圧との比較結果に従って第１論理レベル又は第２論理レベルに設定される出力信号を生成する第１論理反転回路を各々が経由する様に構成された複数の信号経路と、
前記複数の信号経路のうちの１つの信号経路を選択して、前記出力信号を第１ノードへ伝達する選択部と、
第２ノードと前記第１ノードとの間に直列接続された、少なくとも１個の第２論理反転回路と、
前記第２論理反転回路のいずれかの入力側又は出力側である第３ノードと、前記入力ノードとの間に接続された帰還抵抗と、
前記第２論理反転回路のいずれかの入力側又は出力側であり、かつ、前記第３ノードとは異なる第４ノードと、前記入力ノードとの間に接続された帰還容量とを備え、
前記複数の信号経路は、当該信号経路に含まれる前記第１論理反転回路の前記反転しきい値電圧、及び、当該信号経路における前記出力信号のエッジ伝達遅延差の少なくとも一方が互いに異なる様に形成され、
前記エッジ伝達遅延差は、前記第１論理レベルから前記第２論理レベルへの第１遷移の際に生じる第１遅延時間と、前記第２論理レベルから前記第１論理レベルへの第２遷移の際に生じる第２遅延時間との差分に相当する、発振回路。

【請求項2】

前記複数の信号経路は、入力側が前記入力ノードと共通接続される一方で前記反転しきい値電圧が互いに異なる複数の前記第１論理反転回路をそれぞれ含み、
前記選択部は、前記複数の信号経路の各々において、前記入力ノード及び前記第１ノードの間に前記第１論理反転回路と直列に接続されたスイッチ回路を含み、
前記選択部は、制御信号に基づいて、選択された前記１つの信号経路において前記スイッチ回路をオンする、請求項１記載の発振回路。

【請求項3】

前記発振回路は、
選択された前記１つの信号経路において、前記出力信号の前記第１遷移及び前記第２遷移の各々に対して同等の遅延時間を付与するための第１遅延調整回路を更に含み、
前記第１遅延調整回路によって付与される前記遅延時間は、前記複数の信号経路の間で異なる、請求項２記載の発振回路。

【請求項4】

前記第１遅延調整回路は、前記複数の信号経路の各々において、前記第１論理反転回路及び前記第１ノードの間に前記スイッチ回路と直列接続された第１ダミースイッチ回路を含み、
前記第１ダミースイッチ回路は、直列接続された前記スイッチ回路とは相補にオンオフ動作することを伴って、前記出力信号の前記第１遷移及び前記第２遷移の各々に対して同等の前記遅延時間を付与する様に構成され、
前記複数の信号経路の間で、前記第１ダミースイッチ回路が付与する前記遅延時間は異なる、請求項３記載の発振回路。

【請求項5】

前記複数の信号経路は、共通の前記第１論理反転回路の前記出力信号を複数に分岐する様に構成され、
前記選択部は、前記複数の信号経路の各々において、前記入力ノード及び前記第１ノードの間に前記第１論理反転回路と直列接続されたスイッチ回路を含むとともに、制御信号に基づいて選択された前記１つの信号経路において前記スイッチ回路をオンする様に構成され、
前記発振回路は、
前記第１論理反転回路の出力側と前記第１ノードとの間に接続された第２遅延調整回路を更に備え、
前記第２遅延調整回路は、選択された前記１つの信号経路において、前記出力信号の前記第１遷移及び前記第２遷移に対して前記第１遅延時間及び前記第２遅延時間をそれぞれ付与し、
前記第２遅延調整回路によって付与される前記第１遅延時間及び前記第２遅延時間の差分は、前記複数の信号経路の間で異なる、請求項１記載の発振回路。

【請求項6】

前記複数の信号経路は、入力側が前記入力ノードと共通接続される一方で前記反転しきい値電圧が互いに異なる第１複数個の前記第１論理反転回路の出力の各々を第２複数個に分岐することによって構成され、
前記選択部は、前記複数の信号経路の各々において、前記第１複数個の第１反転論理回路のうちの１個の出力側と前記第１ノードとの間に接続されたスイッチ回路を含み、
前記選択部は、制御信号に基づいて、選択された前記１つの信号経路において前記スイッチ回路をオンし、
前記発振回路は、
選択された前記１つの信号経路において、前記出力信号の前記第１遷移及び前記第２遷移に対して前記第１遅延時間及び前記第２遅延時間を付与するための第２遅延調整回路を更に備え、
前記第２遅延調整回路によって付与される前記第１遅延時間及び前記第２遅延時間の差分は、前記複数の信号経路の間で異なる、請求項１記載の発振回路。

【請求項7】

前記第２遅延調整回路は、前記複数の信号経路の各々において、前記第１論理反転回路及び前記第１ノードの間に前記スイッチ回路と直列接続された第２ダミースイッチ回路を含み、
前記第２ダミースイッチ回路は、直列接続された前記スイッチ回路とは相補にオンオフ動作することを伴って、前記出力信号の前記第１遷移及び前記第２遷移に対して前記第１遅延時間及び前記第２遅延時間をそれぞれ付与する様に構成され、
前記複数の信号経路の間で、前記第２ダミースイッチ回路が付与する前記第１遅延時間及び前記第２遅延時間の差分は異なる、請求項５記載の発振回路。

【請求項8】

前記第１論理反転回路は、前記入力ノードに対してゲートが共通接続されたＰ型電界効果トランジスタ及びＮ型電界効果トランジスタを有し、
前記Ｎ型電界効果トランジスタは、前記第１論理レベルに対応する第１電圧を供給する第１配線と、前記出力信号が生成される出力ノードとの間に接続され、
前記Ｐ型電界効果トランジスタは、前記第２論理レベルに対応する第２電圧を供給する第２配線と、前記出力ノードとの間に接続され、
前記反転しきい値電圧が異なる前記第１論理反転回路の間では、
前記Ｐ型電界効果トランジスタのトランジスタサイズと、前記Ｎ型電界効果トランジスタのトランジスタサイズとの比が異なる、請求項１記載の発振回路。

【請求項9】

前記複数の信号経路は、入力側が前記入力ノードと共通接続される一方で前記反転しきい値電圧が互いに異なる複数のクロックドインバータを前記第１論理反転回路としてそれぞれ含み、
前記選択部は、制御信号に基づいて、前記複数のクロックドインバータの各々の動作及び停止を制御し、前記複数のクロックドインバータのうちの１個のクロックドインバータを動作させることで、前記１つの信号経路を選択する、請求項１記載の発振回路。

【請求項10】

前記発振回路は、
前記複数のクロックドインバータと前記第１ノードとの間に配置された第１遅延調整回路を更に含み、
前記第１遅延調整回路は、選択された前記１つの信号経路において、前記出力信号の前記第１遷移及び前記第２遷移の各々に対して同等の遅延時間を付与する様に構成され、
前記第１遅延調整回路によって付与される前記遅延時間は、前記複数の信号経路の間で異なる、請求項９記載の発振回路。

【請求項11】

前記第１遅延調整回路は、前記複数の信号経路の各々において、各前記クロックドインバータ及び前記第１ノードの間に接続された第１ダミースイッチ回路を含み、
前記第１ダミースイッチ回路は、オフ状態への固定を伴って、選択された前記１つの信号経路において前記出力信号の前記第１遷移及び前記第２遷移の各々に対して同等の前記遅延時間を付与する様に構成され、
前記複数の信号経路の間で、前記第１ダミースイッチ回路が付与する前記遅延時間は異なる、請求項１０記載の発振回路。

【請求項12】

前記第１論理反転回路は、複数ビットずつの第１制御信号及び第２制御信号に応じて、前記入力ノード及び前記第１ノードとの間に、前記反転しきい値電圧が異なる複数のインバータのうちの１つのインバータが選択的に形成される様に構成され、
前記複数の信号経路は、前記複数のインバータをそれぞれ含み、
前記選択部は、前記第１制御信号及び前記第２制御信号に基づいて、前記複数のインバータから前記１つのインバータを選択することによって、選択された前記１つの信号経路を選択する、請求項１記載の発振回路。

【請求項13】

前記第１論理反転回路は、
前記第１論理レベルに対応する第１電圧を供給する第１配線と前記第２論理レベルに対応する第２電圧を供給する第２配線との間に並列接続された複数のクロックドインバータを含み、
前記複数のクロックドインバータの各々は、
前記第１配線と前記出力信号が生成される出力ノードとの間に直列接続されたＮ型電界効果トランジスタ及び第１スイッチトランジスタと、
前記第２配線と前記出力ノードとの間に直列接続されたＰ型電界効果トランジスタ及び第２スイッチトランジスタとを有し、
各前記クロックドインバータの前記Ｎ型電界効果トランジスタ及び前記Ｐ型電界効果トランジスタのゲートは、前記入力ノードと共通接続され、
前記複数のクロックドインバータにおいて、各前記第１スイッチトランジスタは前記第１制御信号の異なるビットに応じてオンオフされるともに、各前記第２スイッチトランジスタは前記第２制御信号の異なるビットに応じてオンオフされ、
前記第１論理反転回路において、前記第１制御信号に応じて、前記第１スイッチトランジスタのオンによって前記出力ノードと前記第１配線との間に並列接続される少なくとも１つの前記Ｎ型電界効果トランジスタ全体での第１トランジスタサイズが段階的に変化するとともに、前記第２制御信号に応じて、前記第２スイッチトランジスタのオンによって前記出力ノードと前記第２配線との間に並列接続される少なくとも１つの前記Ｐ型電界効果トランジスタ全体での第２トランジスタサイズが段階的に変化し、
前記複数の信号経路の間で、前記第１トランジスタサイズ及び前記第２トランジスタサイズの比は異なる、請求項１２記載の発振回路。

【請求項14】

前記第２遅延調整回路は、前記複数の信号経路の各々において、前記第１論理反転回路及び前記第１ノードの間に前記スイッチ回路と直列接続された第２ダミースイッチ回路を含み、
前記第２ダミースイッチ回路は、直列接続された前記スイッチ回路とは相補にオンオフ動作することを伴って、前記出力信号の前記第１遷移及び前記第２遷移に対して前記第１遅延時間及び前記第２遅延時間をそれぞれ付与する様に構成され、
前記複数の信号経路の間で、前記第２ダミースイッチ回路が付与する前記第１遅延時間及び前記第２遅延時間の差分は異なる、請求項６記載の発振回路。

【請求項15】

前記第１論理反転回路及び前記第２論理反転回路の少なくとも一方は、イネーブル信号に応じて、イネーブルオフ期間には出力信号が前記第１論理レベル又は前記第２論理レベルのいずれか一方に固定される様に構成され、
前記発振回路は、
前記帰還容量の両側電極の少なくとも一方の電極に対応して設けられた、前記イネーブル信号に応じてオンオフする少なくとも１つの制御スイッチを更に備え、
前記少なくとも１つの制御スイッチは、前記イネーブルオフ期間の解除時には、前記帰還容量が前記第４ノード及び前記入力ノードとの間に接続される様に動作する一方で、前記イネーブルオフ期間には、前記両側電極の電圧差がゼロになる様に、前記少なくとも一方の電極の接続先を前記イネーブルオフ期間の解除時から変化させる、請求項１～１４のいずれか１項に記載の発振回路。

【請求項16】

前記少なくとも１つの制御スイッチは、前記イネーブルオフ期間において、前記帰還容量の一方又は両方の電極がグランドと接続される様に動作する、請求項１５記載の発振回路。

【請求項17】

前記少なくとも１つの制御スイッチは、前記イネーブルオフ期間において、前記帰還容量が前記第１ノード及び前記入力ノードの間に接続される様に動作する、請求項１５記載の発振回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、発振回路に関する。

【背景技術】

【0002】

近年、コスト削減の目的で、水晶発振器よりも基板面積を削減できるオンチップ発振回路のニーズが高まってきている。一般的に、オンチップ型の発振回路としては、位相雑音が小さく、周波数可変性に優れるＲＣ型発振回路が良く知られている。

【0003】

例えば、非特許文献１には、ＲＣ型発振回路の代表的な回路構成が記載されている。具体的には、複数段のインバータに対して、信号遅延を付与するための帰還抵抗及び帰還容量による帰還経路が付与された循環ループを形成する回路構成が開示される。当該回路構成では、初段のインバータと最終段のインバータとの間で、出力信号の反転タイミングに上記信号遅延による時間差を設けることで、発振信号を生成することができる。

【0004】

ＲＣ型の発振回路は、帰還抵抗の抵抗値（Ｒ）及び帰還容量の容量値（Ｃ）の積によって発振周波数を設計できるので、発振信号の周波数調整が比較的容易である。例えば、特開２０１９－１２９４４号公報（特許文献１）には、出力信号をモニタリングした結果に基づいて抵抗素子をトリミングすることによって、発振周波数を調整する技術が記載されている。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１９－１２９４４号公報

【非特許文献】

【0006】

【文献】Junsoo Ko and Minjae、"A 1.8 V 18.13 MHz Inverter-Based On-Chip RC Oscillator with Flicker Noise Suppression Using Logic Transition Voltage Feedback”、２０１９年１１月１５日、MDPI (Multidisciplinary Digital Publishing Institute)、Electronics 2019, 8, 1353。

【発明の概要】

【発明が解決しようとする課題】

【0007】

通常、発振信号は、論理ハイレベル（以下、単に「Ｈレベル」と称する）期間及び論理ローレベル期間（以下、単に「Ｌレベル」と称する）期間との比率であるデューティ比が５０（％）：５０（％）に設計される。特に、発振信号がシステムの基準クロックとして用いられる場合には、当該発振信号の立上がりエッジ及び立下りエッジの両方が内部回路の動作トリガに用いられるアプリケーションも多いため、デューティ比が５０（％）：５０（％）に近いことが求められる。

【0008】

一方で、ＲＣ型発振回路では、初段のインバータの特性、代表的には、反転しきい値電圧が製造ばらつき（プロセスばらつき）によって変動すると、発振信号のデューティ比が５０（％）：５０（％）から外れてしまうことが懸念される。

【0009】

しかしながら、特許文献１に記載された抵抗素子のトリミングでは、発振周波数は簡易な構成で調整できる一方で、デューティ比を調整することはできない。

【0010】

又、非特許文献１には、初段のインバータの反転しきい値電圧を一定値に制御するために、当該インバータを構成するＮ型トランジスタのバックゲート電位を自動的にフィードバック制御する回路構成が記載されている。しかしながら、この様なフィードバック制御の導入により、回路構成の大規模化及び消費電力の増大が懸念される。

【0011】

本開示は、このような問題点を解決するためになされたものであって、本開示の目的は、発振信号のデューティ比を簡易な構成で調整することが可能なＲＣ型の発振回路を提供することである。

【課題を解決するための手段】

【0012】

本開示のある局面によれば、発振回路が提供される。発振回路は、第１論理反転回路を各々が経由する様に構成された複数の信号経路と、選択部と、少なくとも１個の第２論理反転回路と、帰還抵抗と、帰還容量とを備える。第１論理反転回路は、入力ノードの電圧と反転しきい値電圧との比較結果に従って第１論理レベル又は第２論理レベルに設定される出力信号を生成する第１論理反転回路を各々が経由する様に構成される。選択部は、複数の信号経路のうちの１つの信号経路を選択して、出力信号を第１ノードへ伝達する。少なくとも１個の第２論理反転回路は、第２ノードと第１ノードとの間に直列接続される。帰還抵抗は、第２論理反転回路のいずれかの入力側又は出力側である第３ノードと、入力ノードとの間に接続される。帰還容量は、第４ノードと、入力ノードとの間に接続される。第４のノードは、第２論理反転回路のいずれかの入力側又は出力側であり、かつ、第３ノードとは異なる。複数の信号経路は、反転しきい値電圧、及び、出力信号のエッジ伝達遅延差の少なくとも一方が互いに異なる様に形成される。エッジ伝達遅延差は、第１論理レベルから第２論理レベルへの第１遷移の際に生じる第１遅延時間と、第２論理レベルから第１論理レベルへの第２遷移の際に生じる第２遅延時間との差分に相当する。

【発明の効果】

【0013】

本開示によれば、第１論理反転回路の特性が製造ばらつきによって変動しても複数の信号経路の選択によって、第２論理反転回路から出力される発振信号のデューティ比を所望の値とすることができるので、発振信号のデューティ比を簡易な構成で調整可能なＲＣ型の発振回路を提供することができる。

【図面の簡単な説明】

【0014】

【図1】本実施の形態に係る発振回路の基本的な構成を説明するブロック図である。

【図2】実施の形態１に係る発振回路の構成例を説明する回路図である。

【図3】各インバータの構成を説明する回路図である。

【図4】比較例に係る発振回路の回路図である。

【図5】図４に示された発振回路の動作波形図である。

【図6】実施の形態１に係る発振回路における抵抗制御部の動作を説明する図表である。

【図7】初段インバータの反転しきい値電圧と発振信号のデューティ比との関係を説明する動作波形図である。

【図8】実施の形態１に係る発振回路における選択部の動作を説明する図表である。

【図9】実施の形態１に係る発振回路におけるデューティ比調整のための制御処理のフローチャートである。

【図10】実施の形態２に係る発振回路の構成例を説明する回路図である。

【図11】ダミースイッチの動作を説明するための概念図である。

【図12】実施の形態２の変形例１に係る発振回路の構成例を説明する回路図である。

【図13】実施の形態２の変形例１に係る発振回路でのデューティ調整を説明する動作波形図である。

【図14】実施の形態２の変形例２に係る発振回路の構成例を説明する回路図である。

【図15】実施の形態３に係る発振回路の構成例を説明する回路図である。

【図16】図１５に示された各クロックドインバータの構成を説明する回路図である。

【図17】実施の形態３の変形例に係る発振回路の構成例を説明する回路図である。

【図18】図１７に示されたクロックドインバータの構成を説明する回路図である。

【図19】実施の形態３の変形例に係る発振回路におけるデューティ比調整のための制御信号の設定例を説明する図表である。

【図20】実施の形態４に係る発振回路の構成例を説明する回路図である。

【図21】図２０に示された発振回路の動作波形図である。

【図22】実施の形態４の変形例１に係る発振回路の構成例を説明する回路図である。

【図23】実施の形態４の変形例２に係る発振回路の構成例を説明する回路図である。

【発明を実施するための形態】

【0015】

以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

【0016】

実施の形態１．
図１は、本実施の形態に係る発振回路１００の基本的な構成を説明するブロック図である。

【0017】

図１を参照して、発振回路１００は、第１論理回路１０と、選択部２０と、第２論理回路３０と、帰還抵抗４０と、抵抗制御部４５と、帰還容量５０と、制御回路９０とを備える。

【0018】

第１論理回路１０は、１個の論理反転回路（代表的には、インバータ）で構成されて、入力ノードＮａの電圧の反転論理に相当する出力電圧を生成する。第２論理回路３０は、ノードＮｂ及びノードＮｄの間に直列接続された少なくとも１個の論理反転回路（代表的には、インバータ）によって構成される。これにより、第２論理回路３０は、ノードＮｂの電圧と同相又は逆相の論理レベルのパルス信号を、発振信号Ｖｏｓｃとして生成する。

【0019】

尚、本実施の形態では、各論理反転回路がインバータで構成される例を説明するので、論理反転回路を単にインバータとも称し、特に、第１論理回路１０を構成するインバータについては、初段インバータとも称する。

【0020】

本実施の形態では、入力ノードＮａ及びノードＮｂの間には、第１論理回路１０を含む信号経路ＩＰＴが、複数個並列に設けられる。以下では、当該信号経路を「初段インバータ経路ＩＰＴ」とも称する。図１では、Ｍ個（Ｍ：２以上の整数）の初段インバータ経路ＩＰＴ１～ＩＰＴＭが並列に設けられる。

【0021】

尚、以下の説明で明らかになる様に、初段インバータ経路ＩＰＴ１～ＩＰＴＭは、反転しきい値電圧がそれぞれ異なる初段インバータが含まれる信号経路を並列配置することで構成されてもよく、共通の初段インバータの出力を分岐することで構成されてもよい。

【0022】

後述する様に、複数個の初段インバータ経路ＩＰＴは、当該経路に含まれる初段インバータの反転しきい値電圧、及び、初段インバータの出力信号のエッジ伝達遅延特性の少なくとも一方が互いに異なる様に構成されている。このエッジ伝達遅延特性については、実施の形態２の変形例で詳細に説明する。

【0023】

選択部２０は、制御信号ＣＮＴ１に従って、初段インバータ経路ＩＰＴ１～ＩＰＴＭのうちの１個を選択して、初段インバータの出力信号をノードＮｂへ伝達する。これにより、選択された初段インバータ経路に含まれる１個のインバータと、第２論理回路３０に含まれる少なくとも１個のインバータとによる複数段のインバータが直列接続される。

【0024】

帰還抵抗４０及び帰還容量５０は、第２論理回路３０と入力ノードＮａとの間に、複数段のインバータからの信号帰還経路をそれぞれ形成する様に接続される。これにより、帰還抵抗４０（抵抗値Ｒｏｃ）及び帰還容量５０（容量値Ｃｏｃ）による信号遅延を伴う、複数段のインバータによるパルス信号の循環ループが形成されることで、ＲＣ型発振回路が構成される。

【0025】

発振信号Ｖｏｓｃの周波数（発振周波数）は、帰還容量５０の容量値Ｃｏｃ及び帰還抵抗４０の抵抗値Ｒｏｃの積（ＲＣ時定数）に依存して変化するので、発振回路１００では、制御信号ＣＮＴ２に基づく抵抗値Ｒｏｃの可変制御によって、発振周波数を調整することができる。

【0026】

更に、後程詳細に説明する様に、発振回路１００は、制御信号ＣＮＴ１に基づく、初段インバータ経路ＩＰＴ１～ＩＰＴＭの選択制御によって、発振信号のデューティ比を調整することができる。制御回路９０は、発振回路１００の外部からの指示に従って、或いは、発振信号Ｖｏｓｃの周波数及びデューティ比の実績値に従って、制御信号ＣＮＴ１，ＣＮＴ２を生成する。尚、発振信号Ｖｏｓｃの周波数及びデューティ比の実績値について、発振回路１００の外部から測定結果が与えられてもよい。又、制御回路９０の機能は、発振回路１００の外部に設けられてもよい。即ち、制御信号ＣＮＴ１，ＣＮＴ２は、発振回路１００の外部で生成されて、選択部２０及び抵抗制御部４５に入力されてもよい。

【0027】

次に、発振回路の実施の形態１に係る具体的な構成例を説明する。
図２には、実施の形態１に係る発振回路１００ａの構成例を説明する回路図が示される。

【0028】

図２に示される様に、発振回路１００ａでは、図１におけるＭ＝３であり、第１論理回路１０は、入力ノードＮａに対して並列接続される、インバータＩＮＶ１１～ＩＮＶ１３を有する。又、第２論理回路３０は、直列接続された２個のインバータＩＮＶ２及びＩＮＶ３を有する。インバータＩＮＶ１１～ＩＮＶ１３の各々は、「第１論理反転回路」の一実施例に対応し、インバータＩＮＶ２及びＩＮＶ３の各々は、「第２論理反転回路」の一実施例に対応する。又、初段インバータ経路ＩＰＴ１～ＩＰＴ３は、「複数の信号経路」の一実施例に対応する。

【0029】

図３は、各インバータの構成を説明する回路図である。図３には、第１論理回路１０及び第２論理回路３０を構成する論理反転回路の代表例として示されるインバータＩＮＶ１１～ＩＮＶ１３、ＩＮＶ２、及び、ＩＮＶ３を総称するインバータＩＮＶの回路構成が示される。

【0030】

図３に示される様に、インバータＩＮＶは、電源ラインＰＬと接地ラインＮＬの間に直列接続された、Ｐ型トランジスタＭＰ０及びＮ型トランジスタＭＮ０を有する。電源ラインＰＬは、Ｈレベルに相当する電源電圧ＶＤＤを供給し、接地ラインＮＬはＬレベルに相当する接地電圧ＧＮＤを供給する。本実施の形態において、各トランジスタは、電界効果トランジスタ、例えば、ＭＯＳ（Metal Oxide Semiconductor）トランジスタによって構成することができる。

【0031】

Ｐ型トランジスタＭＰ０は、ゲート幅Ｗｐ及びゲート長Ｌｐを有し、Ｎ型トランジスタＭＮ０は、ゲート幅Ｗｎ及びゲート長Ｌｎを有するものとする。Ｐ型トランジスタＭＰ０及びＮ型トランジスタＭＮ０のゲートには、ゲート容量及び配線容量を含む寄生容量Ｃｐｐ及びＣｐｎがそれぞれ存在するので、ゲート電圧は、当該寄生容量Ｃｐｐ，Ｃｐｎの充放電を伴って変化する。

【0032】

Ｐ型トランジスタＭＰ０及びＮ型トランジスタＭＮ０のゲートには、共通の入力電圧Ｖｉｎが入力される。例えば、初段インバータでは、Ｐ型トランジスタＭＰ０及びＮ型トランジスタＭＮ０のゲートは、入力ノードＮａと共通接続される。

【0033】

Ｐ型トランジスタＭＰ０及びＮ型トランジスタＭＮ０のドレイン同士の接続点に相当する出力ノードＮｏには、出力電圧Ｖｏｕｔが生成される。インバータＩＮＶは、反転しきい値電圧Ｖｉｎｖを基準とした入力電圧Ｖｉｎの論理レベルを反転して、出力電圧Ｖｏｕｔを設定する。具体的には、Ｖｉｎ＜Ｖｉｎｖのときには、Ｐ型トランジスタＭＰ０のオンによりＶｏｕｔ＝Ｈレベルに設定する一方で、Ｖｉｎ≧Ｖｉｎｖのときには、Ｎ型トランジスタＭＮ０のオンによりＶｏｕｔ＝Ｌレベルに設定する。

【0034】

本実施の形態では、Ｌレベル及び接地電圧ＧＮＤは「第１論理レベル」及び「第１電圧」の一実施例であり、Ｈレベル及び電源電圧ＶＤＤは「第２論理レベル」及び「第２電圧」の一実施例である。従って、接地ラインＮＬは「第１配線」の一実施例に相当し、電源ラインＰＬは「第２配線」の一実施例に相当する。又、インバータＩＮＶにおいて、Ｐ型トランジスタＭＰ０は「Ｐ型電界効果トランジスタ」に対応し、Ｎ型トランジスタＭＮ０は「Ｎ型電界効果トランジスタ」に対応する。

【0035】

ここで、Ｎ型トランジスタＭＮ０のしきい電圧Ｖｔｎ及び移動度μｎと、Ｐ型トランジスタＭＰ０のしきい電圧Ｖｔｐ及び移動度μｐを更に用いると、インバータＩＮＶの反転しきい値電圧Ｖｉｎｖは、概略的には、下記の式（１）及び（２）によって示されることが公知である。

【0036】

Ｖｉｎｖ＝（ＶＤＤ－Ｖｔｐ＋Ｖｔｎ・Ｋ）／（１＋Ｋ） …（１）
Ｋ＝√（Ｋｎ／Ｋｐ） …（２）
但し、式（２）中において、Ｋｎ＝μｎ・（Ｗｎ／Ｌｎ）、Ｋｐ＝μｐ・（Ｗｐ／Ｌｐ）である。

【0037】

従って、インバータＩＮＶの反転しきい値電圧Ｖｉｎｖは、Ｐ型トランジスタＭＰ０のトランジスタサイズ（Ｗｐ／Ｌｐ）及びＮ型トランジスタＭＮ０のトランジスタサイズ（Ｗｎ／Ｌｎ）の比を変えることで異なる値に作り分け可能であることが理解される。即ち、図２中のインバータＩＮＶ１１～ＩＮＶ１３は、上述したトランジスタサイズ（Ｗｎ／Ｌｎ）と（Ｗｐ／Ｌｐ）との比が異なる値を有する様に設計されており、この結果、式（２）のパラメータ値Ｋが互いに異なる。これにより、インバータＩＮＶ１１～ＩＮＶ１３は、互いに異なる反転しきい値電圧Ｖｉｎｖを有する様に構成される。

【0038】

尚、本明細書では、第１論理回路１０及び第２論理回路３０を構成する各論理反転回路をインバータとして説明するが、図３に示されたインバータＩＮＶと同様に、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの間の論理反転動作が実現可能であれば、図３に示されたインバータＩＮＶ以外、例えば、一部の入力端子の電圧が固定されたＮＡＮＤゲート又はＮＯＲゲート等を用いて、第１論理回路１０及び第２論理回路３０を構成することも可能である。ＮＡＮＤゲート又はＮＯＲゲートを用いる場合には、入力電圧Ｖｉｎが入力されない上記一部の入力端子にイネーブル信号を入力することも可能である。ここで、イネーブル信号とは、ある機能の有効化及び無効化を制御する信号であり、イネーブル信号のオフ時には、当該機能が停止される。発振回路１００ａに対しては、上記イネーブル信号のオフ時には、インバータの出力がＬレベル又はＨレベルに固定されることで、発振が停止されて、発振信号Ｖｏｓｃも一定の論理レベルに固定されることになる。

【0039】

再び図２を参照して、インバータＩＮＶ１１～ＩＮＶ１３の入力電圧Ｖｉｎ（図２）は共通であり、入力ノードＮａの電圧ＶＡである。インバータＩＮＶ１１～ＩＮＶ１３は、それぞれ異なる反転しきい値電圧Ｖｉｎｖを有しており、それぞれの出力電圧Ｖｏｕｔ（図２）は、電圧Ｖ１～Ｖ３で示される。

【0040】

再び図２を参照して、選択部２０は、入力ノードＮａと、インバータＩＮＶ２の入力ノードに相当するノードＮｂとの間に、インバータＩＮＶ１１～ＩＮＶ１３とそれぞれ直列に配置されたスイッチ回路ＩＳＷ１～ＩＳＷ３を有する。スイッチ回路ＩＳＷ１～ＩＳＷ３の各々は、Ｐ型トランジスタ及びＮ型トランジスタの少なくとも一方によるトランスファゲートによって構成することができる。

【0041】

これにより、入力ノードＮａとノードＮｂとの間には、３個（Ｍ＝３）の初段インバータ経路ＩＰＴ１～ＩＰＴ３が並列に接続される。図２では、初段インバータ経路ＩＰＴ１～ＩＰＴ３は、反転しきい値電圧が異なるインバータＩＮＶ１１～ＩＮＶ１３をそれぞれ含んで構成されている。

【0042】

例えば、スイッチ回路ＩＳＷ１は、ゲートに制御信号ＶＩＳＷ１を受けるＮ型トランジスタＭＮ４と、ゲートに制御信号ＶＩＳＷ１Ｂ（ＶＩＳＷ１の反転信号）を受けるＰ型トランジスタＭＰ４との並列接続によって構成することができる。ＶＩＳＷ１＝Ｈレベル（ＶＩＳＷ１Ｂ＝Ｌレベル）に設定することでスイッチ回路ＩＳＷ１はオンされる。反対に、ＶＩＳＷ１＝Ｌレベル（ＶＩＳＷ１Ｂ＝Ｈレベル）に設定することでスイッチ回路ＩＳＷ１はオフされる。

【0043】

同様に、スイッチ回路ＩＳＷ２は、ゲートに制御信号ＶＩＳＷ２を受けるＮ型トランジスタＭＮ５と、ゲートに制御信号ＶＩＳＷ２Ｂ（ＶＩＳＷ２の反転信号）を受けるＰ型トランジスタＭＰ５との並列接続によって構成される。スイッチ回路ＩＳＷ３は、ゲートに制御信号ＶＩＳＷ３を受けるＮ型トランジスタＭＮ６と、ゲートに制御信号ＶＩＳＷ３Ｂ（ＶＩＳＷ３の反転信号）を受けるＰ型トランジスタＭＰ６との並列接続によって構成される。

【0044】

スイッチ回路ＩＳＷ２及びＩＳＷ３についても、制御信号ＶＩＳＷ２（ＶＩＳＷ２Ｂ）及びＶＩＳＷ３（ＶＩＳＷ３Ｂ）によってオンオフがそれぞれ制御される。図２に示された制御信号ＶＩＳＷ１～ＶＩＳＷ３（ＶＩＳＷ１Ｂ～ＶＩＳＷ３Ｂ）によって、図１に示された、選択部２０の制御信号ＣＮＴ１が構成される。

【0045】

選択部２０は、制御信号ＣＮＴ１によって、スイッチ回路ＩＳＷ１～ＩＳＷ３の１個を選択的にオンする一方で、残りの２個をオフする様に制御される。これにより、複数の初段インバータ経路ＩＰＴ１～ＩＰＴ３のうちの１個が選択されて、共通の入力電圧ＶＡに対して、反転しきい値電圧が異なるインバータＩＮＶ１１～ＩＮＶ１３の出力電圧Ｖ１～Ｖ３のうちの１つが、選択的にノードＮｂに伝達される。ノードＮｂの電圧ＶＢは、インバータＩＮＶ２の入力電圧Ｖｉｎ（図３）となる。

【0046】

インバータＩＮＶ２及びＩＮＶ３は、ノードＮｃを介して、ノードＮｂ及びノードＮｄの間に直列接続される。インバータＩＮＶ２は、インバータＩＮＶ２の反転しきい値電圧を基準として、ノードＮｂの電圧ＶＢの論理レベルを反転した電圧ＶＣをノードＮｃに生成する。インバータＩＮＶ３は、インバータＩＮＶ３の反転しきい値電圧を基準として、ノードＮｃの電圧ＶＣの論理レベルを反転した電圧を、発振信号ＶｏｓｃとしてノードＮｄに生成する。

【0047】

帰還容量５０は、ノードＮｃ及び入力ノードＮａの間に接続されたキャパシタＣ１（容量値Ｃｏｃ）を含む。帰還抵抗４０は、ノードＮｄ及び入力ノードＮａの間に接続されたＩ個（Ｉ：自然数）の抵抗素子を含む。図２の例では、Ｉ＝３であり、帰還抵抗４０は、直列接続された抵抗素子Ｒ１～Ｒ３を有する。以下では、抵抗素子Ｒ１～Ｒ３の抵抗値についても、Ｒ１～Ｒ３でそれぞれ表記するものとする。帰還抵抗４０の抵抗値Ｒｏｃは、抵抗制御部４５によって可変制御される。

【0048】

抵抗制御部４５は、Ｉ個（Ｉ＝３）の抵抗素子Ｒ１～Ｒ３のそれぞれと並列接続されたトランジスタスイッチＭＮ１～ＭＮ３を有する。トランジスタスイッチＭＮ１～ＭＮ３のゲートには、図１中の制御信号ＣＮＴ２を構成する制御信号ＶＲＳＷ１～ＶＲＳＷ３がそれぞれ入力される。

【0049】

トランジスタスイッチＭＮ１～ＭＮ３の各々は、オン時には、並列接続された抵抗素子Ｒ１～Ｒ３のバイパス経路を形成する。従って、トランジスタスイッチＭＮ１～ＭＮ３の全てをオフすると、帰還抵抗４０の抵抗値Ｒｏｃ＝Ｒ１＋Ｒ２＋Ｒ３となる一方で、トランジスタスイッチＭＮ１～ＭＮ３のいずれかをオンすることで、抵抗値ＲｏｃはＲ１＋Ｒ２＋Ｒ３から低下する。

【0050】

この様に、制御信号ＶＲＳＷ１～ＶＲＳＷ３によるトランジスタスイッチＭＮ１～ＭＮ３のオンオフ制御によって、帰還抵抗４０の抵抗値Ｒｏｃを可変制御することができる。例えば、２の階乗に従って、Ｒ１＝Ｒｕ、Ｒ２＝２・Ｒｕ、Ｒ３＝４・Ｒｕに設定すると、３ビットの制御信号ＶＲＳＷ１～ＶＲＳＷ３によって、帰還抵抗４０の抵抗値Ｒｏｃを２^３＝８段階に可変制御することができる。

【0051】

次に、発振回路の動作について詳細に説明する。
図４は、比較例に係る発振回路１００♯の回路図である。

【0052】

図４に示された発振回路１００♯は、図２に示された発振回路１００ａにおいて、選択部２０の省略を配置して、第１論理回路１０が単一のインバータＩＮＶ１によって構成されており、初段インバータの反転しきい値電圧Ｖｉｎｖが固定された回路構成を有する。逆に言うと、実施の形態１に係る発振回路１００ａは、発振回路１００♯において、初段のインバータＩＮＶ１の反転しきい値電圧ＶｉｎｖをＭ段階に切換可能な構成を有しているものである。

【0053】

発振回路１００♯では、直列接続された複数のインバータＩＮＶ１～ＩＮＶ３による複数段のインバータに対して、発振回路１００ａと同様に、ノードＮｃ及び入力ノードＮａの間に帰還容量５０が接続されるとともに、ノードＮｄ及び入力ノードＮａの間に帰還抵抗４０が接続される。即ち、帰還容量５０は、偶数段直列接続されたインバータ（論理反転回路）が間に存在する２個のノードの間に接続されており、帰還抵抗４０は、奇数段直列接続されたインバータ（論理反転回路）が間に存在する２個のノードの間に接続されている。発振回路１００♯では、帰還容量５０の容量値Ｃｏｃと、帰還抵抗４０の抵抗値Ｒｏｃとの両方が固定値であるものとする。

【0054】

図５は、図４に示された発振回路１００♯の動作波形図である。図５には、入力ノードＮａの電圧ＶＡ、即ち、初段インバータ（ＩＮＶ１）の入力電圧ＶＡと、ノードＮｄに生成される発振信号Ｖｏｓｃ、即ち、最終段のインバータ（ＩＮＶ３）の出力電圧との波形が示される。

【0055】

図５に示される様に、時刻ｔａでは、出力電圧である発振信号Ｖｏｓｃ＝Ｈレベルであるので、入力電圧ＶＡは、帰還抵抗４０の抵抗値Ｒｏｃ及び帰還容量５０の容量値Ｃｏｃの積で示されるＲＣ時定数（Ｒｏｃ・Ｃｏｃ）による遅延を伴って、電源電圧ＶＤＤに向かって上昇している。

【0056】

時刻ｔｂにおいて、入力電圧ＶＡがインバータＩＮＶ１の反転しきい値電圧Ｖｉｎｖに達すると、インバータＩＮＶ１の出力（電圧ＶＢ）がＨレベルからＬレベルに変化するのに応じて、インバータＩＮＶ１３の出力である発振信号Ｖｏｓｃは、Ｈレベル（ＶＤＤ）からＬレベル（ＧＮＤ）に変化する。このとき、帰還容量５０の接続先であるノードＮｃの電圧ＶＣは、Ｌレベル（ＧＮＤ）からＨレベル（ＶＤＤ）に変化するので、入力電圧ＶＡは、容量結合によって、反転しきい値電圧ＶｉｎｖからＶＤＤ上昇する。これにより、時刻ｔｂにおいて、ＶＡ＝Ｖｉｎｖ＋ＶＤＤとなる。

【0057】

時刻ｔｂ以降では、発振信号Ｖｏｓｃ＝Ｌレベルであるので、電圧ＶＡは、上記ＲＣ時定数（Ｒｏｃ・Ｃｏｃ）による遅延を伴って、ＧＮＤに向けて低下する。そして、時刻ｔｃにおいて、入力電圧ＶＡが反転しきい値電圧Ｖｉｎｖまで低下すると、インバータＩＮＶ１の出力（電圧ＶＢ）がＬレベルからＨレベルに変化するのに応じて、インバータＩＮＶ１３の出力である発振信号Ｖｏｓｃは、Ｌレベル（ＧＮＤ）からＨレベル（ＶＤＤ）に変化する。このとき、電圧ＶＣはＨレベル（ＶＤＤ）からＬレベル（ＧＮＤ）に変化するので、入力電圧ＶＡは、容量結合によって反転しきい値電圧ＶｉｎｖからＶＤＤ低下する。これにより、時刻ｔｂにおいて、ＶＡ＝Ｖｉｎｖ－ＶＤＤとなる。

【0058】

時刻ｔｃ以降では、時刻ｔａと同様に、入力電圧ＶＡは、上記ＲＣ時定数（Ｒｏｃ・Ｃｏｃ）による遅延を伴って上昇し、入力電圧ＶＡが反転しきい値電圧Ｖｉｎｖまで上昇した時刻ｔｄでは、時刻ｔｂと同様の電圧変化が、入力電圧ＶＡ及び発振信号Ｖｏｓｃに生じる。又、時刻ｔｄ～ｔｅ間での入力電圧ＶＡ及び発振信号Ｖｏｓｃの挙動は、時刻ｔｂ～ｔｃ間と同様であり、時刻ｔｅ以降の入力電圧ＶＡ及び発振信号Ｖｏｓｃの挙動は、時刻ｔｃ以降と同様である。この様な複数のインバータ段での周期的な電圧変化によって発振が生じることで、Ｈレベル及びＬレベル間の遷移が周期的に生じる発振信号Ｖｏｓｃが生成される。

【0059】

発振信号ＶｏｓｃのＨレベル期間長をＴ１、Ｌレベル期間長をＴ２とすると、非特許文献１にも示される様に、発振信号Ｖｏｓｃの周期長である発振周期Ｔｏｓｃは、下記の式（３）で示される。但し、式（３）において、ＲＣ＝Ｒｏｃ・Ｃｏｃである。又、式（３）中のＶＸ及びＶＹは、式（４）及び式（５）でそれぞれ示される。

【0060】

Ｔｏｓｃ＝Ｔ１＋Ｔ２＝ＲＣ・（ｌｎ（ＶＸ）＋ｌｎ（ＶＹ）） …（３）
ＶＸ＝（ＶＤＤ＋Ｖｉｎｖ）／Ｖｉｎｖ …（４）
ＶＹ＝（Ｖｉｎｖ－２・ＶＤＤ）／（Ｖｉｎｖ－ＶＤＤ） …（５）
式（３）～（５）から理解されるように、発振周波数ｆｏｓｃの逆数である発振周期Ｔｏｓｃは、電源電圧ＶＤＤ、初段インバータの反転しきい値電圧Ｖｉｎｖ、及び、時定数ＲＣに依存して決まる。オンチップでの抵抗値及び容量値は、プロセスばらつき及び温度による変動を含むため、ＲＣ時定数が設計値からずれることによって、発振周波数が所望の値から外れる虞がある。

【0061】

図２に示された発振回路１００ａでは、帰還抵抗４０の抵抗値Ｒｏｃを、抵抗制御部４５への制御信号ＣＮＴ２（ＶＲＳＷ１～ＶＲＳＷ３）によって可変に調整することができる。これにより、式（３）中のＲＣ＝Ｒｏｃ・Ｃｏｃを変化させることによって、発振周期Ｔｏｓｃを所望の値に維持することが可能となる。

【0062】

図６は、実施の形態１に係る発振回路１００ａにおける抵抗制御部４５の動作を説明する図表である。図６には、図２に例示した、Ｉ＝３のときの抵抗制御部４５の動作が示される。

【0063】

図６に示される様に、制御信号ＶＲＳＷ１～ＶＲＳＷ３の“０”（Ｌレベル）及び“１”（Ｈレベル）の組み合わせによって、帰還抵抗４０の抵抗値Ｒｏｃは、０～７・Ｒｕまで、Ｒｕ刻みで８段階に調整可能である。

【0064】

例えば、Ｒｏｃ＝４・Ｒｕを基準値として、発振周波数が所望の値となる様に各回路定数を初期設定した場合には、（ＶＲＳＷ１，ＶＲＳＷ２，ＶＲＳＷ３）＝（０，０，１）の状態で発振回路１００ａを動作させて発振周期Ｔｏｓｃをモニタした結果に応じて、制御信号ＶＲＳＷ１～ＶＲＳＷ３を設定することで、発振周波数の調整が可能となる。

【0065】

具体的には、モニタされた発振周期Ｔｏｓｃが設計値よりも長い場合、即ち、発振周波数ｆｏｓｃが所望の値よりも低い場合には、帰還抵抗４０の抵抗値Ｒｏｃが４・Ｒｕから低下する様に、制御信号ＶＲＳＷ１～ＶＲＳＷ３を決定することで、発振周波数ｆｏｓｃを上昇することができる。

【0066】

反対に、モニタされた発振周期Ｔｏｓｃが設計値よりも短い場合、即ち、発振周波数ｆｏｓｃが所望の値よりも高い場合には、帰還抵抗４０の抵抗値Ｒｏｃが４・Ｒｕから上昇する様に、制御信号ＶＲＳＷ１～ＶＲＳＷ３を決定することで、発振周波数ｆｏｓｃを低下することができる。

【0067】

図２では、Ｉ＝３の例を説明したが、Ｉの値は任意である。同様にして、帰還抵抗４０を構成するＩ個の抵抗素子の抵抗値を２の階乗に従って設定することで、Ｉビットの制御信号によって抵抗値Ｒｏｃを２^Ｉ段階に可変制御することができる。

【0068】

次に、初段インバータの反転しきい値電圧Ｖｉｎｖの影響による発振信号Ｖｏｓｃのデューティ比の変動について説明する。以下に説明する様に、帰還抵抗４０の抵抗値Ｒｏｃの調整では、このデューティ比の変動には対応することができない。

【0069】

初段インバータの反転しきい値電圧Ｖｉｎｖ＝ＶＤＤ／２とすると、上述の式（４），（５）において、ＶＸ＝（ＶＤＤ＋Ｖｉｎｖ）／Ｖｉｎｖ＝３，ＶＹ＝（Ｖｉｎｖ－２・ＶＤＤ）・（Ｖｉｎｖ－ＶＤＤ）＝３となる。従って、式（３）中において、Ｔ１／ＲＣに相当するｌｎ（ＶＸ）と、Ｔ２／ＲＣに相当するｌｎ（ＶＹ）との間には、ｌｎ（ＶＸ）＝ｌｎ（ＶＹ）が成立する。又、Ｔｏｓｃ＝ＲＣ・２ｌｎ（３）≒２．２ＲＣとなる。

【0070】

従って、反転しきい値電圧Ｖｉｎｖ＝ＶＤＤ／２とすると、図５に示される様に、Ｔ１＝Ｔ２、即ち、発振信号Ｖｏｓｃのデューティ比は５０（％）：５０（％）となる。

【0071】

例えば、ＶＤＤ＝１．８（Ｖ）、Ｖｔｐ＝０．７（Ｖ）、Ｖｔｎ＝０．７（Ｖ）のときには、式（１）において、Ｋ＝１とすれば、Ｖｉｎｖ＝ＶＤＤ／２＝０．９（Ｖ）とすることができる。Ｋ＝１とするためには、式（２）より、初段インバータを構成するＰ型及びＮ型のトランジスタの間で、（Ｗｐ／Ｌｐ）及び（Ｗｎ／Ｌｎ）との比を、移動度μｐ及びμｎの逆比に従って設定すればよい。μｎ＝２μｐと仮定すると、（Ｗｐ／Ｌｐ）＝２・（Ｗｎ／Ｌｎ）とすることでＫ＝１とすることができる。

【0072】

尚、本実施の形態では、（μｎ／μｐ）＝２に固定して、トランジスタサイズの設計例を以下に適宜説明するが、実際の（μｎ／μｐ）の値は、プロセスパラメータに依存して変化し得る。従って、本実施の形態の説明において、μｐ及びμｎの比を、実際のプロセスでの値に読み替えることにより、任意のプロセスパラメータに適合させて本実施の形態に係る発振回路を構成することが可能である。

【0073】

Ｖｉｎｖ＝ＶＤＤ／２とすると、図５に示される様に、発振信号Ｖｏｓｃのデューティ比を理想的な状態、即ち、５０（％）：５０（％）とすることができる。この状態から、反転しきい値電圧ＶｉｎｖがＶＤＤ／２からずれると、Ｔ１及びＴ２に時間差が発生して、デューティ比が５０（％）：５０（％）から崩れることになる。

【0074】

図７には、初段インバータの反転しきい値電圧と発振信号のデューティ比との関係を説明する動作波形図として、Ｖｉｎｖ＝ＶＤＤ／３のときの発振回路１００♯の動作波形図が示される。

【0075】

Ｖｉｎｖ＝ＶＤＤ／３のとき、上述の式（４），（５）において、ＶＸ＝（ＶＤＤ＋Ｖｉｎｖ）／Ｖｉｎｖ＝４，ＶＹ＝（Ｖｉｎｖ－２・ＶＤＤ）・（Ｖｉｎｖ－ＶＤＤ）＝２．５となる。従って、式（３）中において、Ｔ１／ＲＣに相当するｌｎ（ＶＸ）と、Ｔ２／ＲＣに相当するｌｎ（ＶＹ）は、ｌｎ（ＶＸ）＝ｌｎ（４）、ｌｎ（ＶＹ）＝ｌｎ（２．５）となる。又、Ｔｏｓｃ＝ＲＣ・（ｌｎ（４）＋ｌｎ（２．５））≒２．３０２ＲＣとなる。

【0076】

又、Ｔ１及びＴ２の比は、ｌｎ（４）：ｌｎ（２．５）≒１．３８６：０．９１６となる。このとき、図７に示される様に、発振信号Ｖｏｓｃのデューティ比は、約６０（％）：４０（％）となって、５０（％）：５０（％）から外れてしまう。例えば、発振信号Ｖｏｓｃをクロック信号として使用するシステムにおいて、当該クロック信号の立上がりエッジ及び立下りエッジの両方をトリガとして回路群を動作させるアプリケーションでは、デューティ比が崩れることによって、回路動作に不具合が発生する虞がある。

【0077】

この点に対して、実施の形態１に係る発振回路１００ａでは、Ｍ個の初段インバータ経路ＩＰＴの選択によって、反転しきい値電圧Ｖｉｎｖが異なるインバータＩＮＶ１１～ＩＮＶ１３のうちの１個を初段インバータとすることで、反転しきい値電圧Ｖｉｎｖを通じたデューティ比の調整を図るものである。

【0078】

例えば、Ｍ＝３のときには、式（２）のパラメータ値Ｋについて、Ｋ＝１，√８，√（１／８）にそれぞれ設計されたインバータＩＮＶ１１～ＩＮＶ１３を設けることができる。これにより、初段インバータを構成するＰ型及びＭ型トランジスタのしきい値電圧Ｖｔｐ，Ｖｔｎが、上述の設計値０．７（Ｖ）に対して、プロセスばらつきによって０．６（Ｖ）～０．８（Ｖ）の範囲で変動した場合にも、初段インバータの反転しきい値電圧ＶｉｎｖをＶＤＤ／２近傍に調整することが可能となる。

【0079】

まず、Ｖｔｐ＝０．８（Ｖ）、Ｖｔｎ＝０．６（Ｖ）のプロセスばらつきが発生した場合には、上述の式（１）においてＫ＝１のときには、Ｖｉｎｖ＝０．８（Ｖ）≒０．４４４ＶＤＤとなってしまう。これにより、図７と同様に、Ｔ１がＴ２よりも長くなる態様で、デューティ比のずれが発生することが懸念される。具体的には、式（３）～（５）にＶｉｎｖ＝０．４４４ＶＤＤを代入すると、Ｔ１：Ｔ２＝５３．４（％）：４６．６（％）が得られる。即ち、Ｌレベル期間のデューティ比が上昇する。

【0080】

これに対して、初段インバータのＰ型及びＮ型のトランジスタにおいて、（Ｗｐ／Ｌｐ）及び（Ｗｎ／Ｌｎ）の比を、式（２）において、Ｋ＝√（１／８）となる様に設計することができる。これにより、式（１）において、Ｖｔｐ＝０．８（Ｖ）、Ｖｔｎ＝０．６（Ｖ）の場合にも、ＶＤＤ＝１．８（Ｖ）に対して、Ｖｉｎｖ≒０．９（Ｖ）＝ＶＤＤ／２とすることができる。

【0081】

反対に、Ｖｔｐ＝０．６（Ｖ）、Ｖｔｎ＝０．８（Ｖ）のプロセスばらつきが発生した場合には、上述の式（１）においてＫ＝１のときには、Ｖｉｎｖ＝１．０（Ｖ）≒０．５５６ＶＤＤとなってしまう。これにより、図７とは反対に、Ｔ２がＴ１よりも長くなる態様で、デューティ比のずれが発生することが懸念される。具体的には、式（３）～（５）にＶｉｎｖ＝０．５５６ＶＤＤを代入すると、Ｔ１：Ｔ２＝４６．６（％）：５３．４（％）が得られる。即ち、Ｌレベル期間のデューティ比が低下する。

【0082】

これに対して、初段インバータのＰ型及びＮ型のトランジスタにおいて、（Ｗｐ／Ｌｐ）及び（Ｗｎ／Ｌｎ）の比を、式（２）において、Ｋ＝√８とすると、式（１）において、Ｖｔｐ＝０．６（Ｖ）、Ｖｔｎ＝０．８（Ｖ）の場合にも、ＶＤＤ＝１．８（Ｖ）に対して、Ｖｉｎｖ≒０．９（Ｖ）＝ＶＤＤ／２とすることができる。

【0083】

一例として、Ｋ＝１、Ｋ＝√８、Ｋ＝√（１／８）となる様に、第１論理回路１０のインバータＩＮＶ１１～ＩＮＶ１３は、下位の様に設計することができる。

【0084】

基準となるインバータＩＮＶ１１については、Ｗｎ／Ｌｎ＝Ｗｍｉｎ／Ｌｍｉｎ、Ｗｐ／Ｌｐ＝２×Ｗｍｉｎ／Ｌｍｉｎとすることで、式（２）のＫ＝１となる初段インバータを構成することができる。

【0085】

又、インバータＩＮＶ１２については、Ｗｎ／Ｌｎ＝Ｗｍｉｎ／Ｌｍｉｎ、Ｗｐ／Ｌｐ＝１６×Ｗｍｉｎ／Ｌｍｉｎとすることで、式（２）において、Ｋ＝√（１／８）となる初段インバータを構成することができる。更に、インバータＩＮＶ１３については、Ｗｎ／Ｌｎ＝４×Ｗｍｉｎ／Ｌｍｉｎ、Ｗｐ／Ｌｐ＝Ｗｍｉｎ／Ｌｍｉｎとすることで、式（２）において、Ｋ＝√８となる初段インバータを構成することができる。

【0086】

図８に示される様に、選択部２０は、図２に示された制御信号ＶＩＳＷ１～ＶＩＳＷ３に従って、初段インバータ経路ＩＰＴ１～ＩＰＴ３が異なるパターンＰＴ１～ＰＴ３を選択する。これにより、パラメータ値Ｋ＝１，√（１／８），√８に対応して反転しきい値電圧Ｖｉｎｖがそれぞれ異なるインバータＩＮＶ１１～ＩＮＶ１３を選択的に初段インバータとすることができる。

【0087】

具体的には、パターンＰＴ１では、（ＶＩＳＷ１，ＶＩＳＷ２，ＶＩＳＷ３）＝（１，０，０）とすることで、Ｋ＝１のインバータＩＮＶ１１を初段インバータとして用いることができる。これに対して、パターンＰＴ２では、（ＶＩＳＷ１，ＶＩＳＷ２，ＶＩＳＷ３）＝（０，１，０）とすることで、Ｋ＝√（１／８）のインバータＩＮＶ１２が初段インバータとして用いられる。パターンＰＴ２の適用により、パターンＰＴ１と比較してＨレベル期間の比率を低下することができる。

【0088】

パターンＰＴ３では、（ＶＩＳＷ１，ＶＩＳＷ２，ＶＩＳＷ３）＝（０，０，１）とすることで、Ｋ＝√８のインバータＩＮＶ１３が初段インバータとして用いられる。パターンＰＴ３の適用により、パターンＰＴ１と比較してＨレベル期間の比率を上昇することができる。

【0089】

図９には、実施の形態１に係る発振回路におけるデューティ比調整のための制御処理のフローチャートが示される。

【0090】

図９を参照して、制御回路９０は、ステップ（以下、単に「Ｓ」と表記する）Ｓ１１０により、図８のパターンＰＴ１で発振回路１００ａを動作させたときの発振信号Ｖｏｓｃのデューティ比ＤＴ１を取得する。デューティ比ＤＴ１は、発振周期に対するＬレベル期間の比、即ち、Ｔ１／（Ｔ１＋Ｔ２）を示すものとする。

【0091】

上述の様に、デューティ比ＤＴ１の測定は、制御回路９０で実行されても良く、発振回路１００ａの外部の発振信号Ｖｏｓｃをモニタすることで実行されてもよい。この場合には、発振回路１００ａの外部で得られたデューティ比ＤＴ１の測定値が、制御回路９０に入力される。

【0092】

制御回路９０は、Ｓ１２０では、Ｓ１１０で取得されたデューティ比ＤＴ１が、５０（％）を含む基準範囲内であるか否かを判定する。基準範囲は、例えば、５０±ＤＴｒ（％）に設定することができる。４６．６（％）～５３．４（％）の範囲の変動を想定した上述の例では、ＤＴｒ＝２（％）程度に設定することができる。

【0093】

制御回路９０は、デューティ比ＤＴ１が基準範囲内であるとき（Ｓ１２０のＮＯ判定時）には、Ｓ１４０に処理を進めて、パターンＰＴ１を適用して発振回路１００ａを動作させる。

【0094】

これに対して、デューティ比ＤＴ１が基準範囲外であるとき（Ｓ１２０のＹＥＳ判定時）には、制御回路９０は、Ｓ１３０により、デューティ比ＤＴ１が５０（％）より小さいか否かを判定する。

【0095】

制御回路９０は、ＤＴ１＞５０（％）のときには（Ｓ１３０のＹＥＳ判定時）には、Ｓ１５０に処理を進める。Ｓ１５０では、デューティ比を低下させるために、初段インバータのパラメータ値ＫがパターンＰＴ１（Ｋ＝１）よりも小さくなる、パターンＰＴ２を適用して、発振回路１００ａが動作する。

【0096】

反対に、制御回路９０は、ＤＴ１＜５０（％）のときには（Ｓ１３０のＮＯ判定時）には、Ｓ１６０に処理を進める。Ｓ１５０では、デューティ比を上昇させるために、初段インバータのパラメータ値ＫがパターンＰＴ１（Ｋ＝１）よりも大きくなる、パターンＰＴ３を適用して、発振回路１００ａが動作する。

【0097】

この様に実施の形態１に係る発振回路１００ａでは、反転しきい値電圧Ｖｉｎｖが異なる複数個のインバータを選択して初段インバータを構成することにより、簡易な構成によってＲＣ型発振回路の発振信号のデューティ比を調整することができる。

【0098】

尚、実施の形態１では、インバータＩＮＶ１１～ＩＮＶ１３を構成するＰ型及びＮ型のトランジスタのトランジスタサイズ（Ｗｐ／Ｌｐ），（Ｗｎ／Ｌｎ）の設計によって、パラメータ値Ｋを通じて反転しきい値電圧Ｖｉｎｖを異なるものとしている。

【0099】

このため、図２において、インバータＩＮＶ１１～ＩＮＶ１３とそれぞれ直列に接続されるスイッチ回路ＩＳＷ１～ＩＳＷ３を構成する、Ｎ型トランジスタＭＮ４～ＭＮ６及びＰ型トランジスタＭＰ４～ＭＰ６のトランジスタサイズについても、インバータＩＮＶ１１～ＩＮＶ１３と協調的に設計することが好ましい。

【0100】

ここで、各インバータＩＮＶ１１～ＩＮＶ１３の各々、式（２）に示された（Ｋｎ／Ｋｐ）の逆数（Ｋｐ／Ｋｎ）をインバータサイズＫｉｎｖと定義する。インバータＩＮＶ１１、ＩＮＶ１２及びＩＮＶ１３の間において、インバータサイズＫｉｎｖの比は、１：８：（１／８）である。

【0101】

スイッチ回路ＩＳＷ１～ＩＳＷ３の各々において、Ｎ型トランジスタ（ＭＮ４～ＭＮ６）のトランジスタサイズ（Ｗｎ／Ｌｎ）と、及びＰ型トランジスタ（ＭＰ４～ＭＰ６）のトランジスタサイズ（Ｗｐ／Ｌｐ）との比は同等に設計される。例えば、式（２）で説明した移動度μｐ及びμｎの逆比に従って、（Ｗｐ／Ｌｐ）＝２×（Ｗｎ／Ｌｎ）とすることができる。

【0102】

一方で、スイッチ回路ＩＳＷ１～ＩＳＷ３の間でのトランジスタサイズの比については、直列接続されるインバータＩＮＶ１１～ＩＮＶ１３のインバータサイズＫｉｎｖと同等に、１：８：（１／８）とすることが好ましい。

【0103】

例えば、インバータＩＮＶ１３と直列接続されるスイッチ回路ＩＳＷ３では、ＭＮ６のトランジスタサイズをＷｍｉｎ／Ｌｍｉｎ（＝Ｗｎｍｉｎ／Ｌｍｉｎ）とする一方で、ＭＰ６のトランジスタサイズを２×Ｗｍｉｎ／Ｌｍｉｎ（＝Ｗｐｍｉｎ／Ｌｍｉｎ）とすることができる。即ち、Ｗｐｍｉｎ＝２×Ｗｍｉｎである。

【0104】

一方で、インバータＩＮＶ１１と直列接続されるスイッチ回路ＩＳＷ１では、ＭＮ４のトランジスタサイズを８×Ｗｍｉｎ／Ｌｍｉｎ（＝８×Ｗｎｍｉｎ／Ｌｍｉｎ）とする一方で、ＭＰ４のトランジスタサイズを１６×Ｗｍｉｎ／Ｌｍｉｎ（＝８×Ｗｐｍｉｎ／Ｌｍｉｎ）とすることで、スイッチ回路ＩＳＷ１とＩＳＷ３との間でトランジスタサイズの比を、インバータＩＮＶ１１及びＩＮＶ１３のインバータサイズの比である、１：（１／８）＝８：１と揃えることができる。

【0105】

更に、インバータＩＮＶ１２と直列接続されるスイッチ回路ＩＳＷ２では、ＭＮ５のトランジスタサイズを６４×Ｗｍｉｎ／Ｌｍｉｎ（＝６４×Ｗｎｍｉｎ／Ｌｍｉｎ）とする一方で、ＭＰ５のトランジスタサイズを１２８×Ｗｍｉｎ／Ｌｍｉｎ（＝６４×Ｗｐｍｉｎ／Ｌｍｉｎ）とすることで、スイッチ回路ＩＳＷ１とＩＳＷ２との間でトランジスタサイズの比を、インバータＩＮＶ１１及びＩＮＶ１２のインバータサイズの比１：８と揃えることができる。

【0106】

又、第２論理回路３０を構成するインバータＩＮＶ２及びＩＮＶ３についても、Ｐ型トランジスタＭＰ０（図３）のトランジスタサイズ（Ｗｐ／Ｌｐ）及びＮ型トランジスタＭＮ０（図３）のトランジスタサイズ（Ｗｎ／Ｌｎ）の間の比は、上述した移動度μｐ及びμｎの逆比に従って設定される。インバータＩＮＶ２では、第１論理回路１０を構成するインバータＩＮＶ１１～ＩＮＶ１３よりも大きい駆動力を有する様に、Ｐ型トランジスタＭＰ０及びＮ型トランジスタＭＮ０のトランジスタサイズを設計することが好ましい。

【0107】

更に、インバータＩＮＶ３は、帰還抵抗４０及び帰還容量５０、並びに、発振信号Ｖｏｓｃの供給先を負荷として発振信号Ｖｏｓｃを生成する必要があるので、インバータＩＮＶ２よりも更に大きい駆動力を有する様に、Ｐ型トランジスタＭＰ０及びＮ型トランジスタＭＮ０のトランジスタサイズを設計することが必要である。

【0108】

実施の形態２．
図１０は、実施の形態２に係る発振回路１００ｂの構成例を説明する回路図である。

【0109】

図１０に示される様に、発振回路１００ｂは、実施の形態１に係る発振回路１００ａ（図２）と比較して、遅延調整回路２５を更に備える点で異なる。

【0110】

遅延調整回路２５は、各初段インバータ経路ＩＰＴ１～ＩＰＴ３において、選択部２０を構成するスイッチ回路ＩＳＷ１～ＩＳＷ３とそれぞれ直列接続されたダミースイッチ回路ＤＳＷ１～ＤＳＷ３を含む。ダミースイッチ回路ＤＳＷ１１～ＤＳＷ１３の各々は、並列接続されたＰ型トランジスタ及びＮ型トランジスタを有する。当該Ｐ型トランジスタ及びＮ型トランジスタの各々は、ソース及びドレイン間が接続される。ダミースイッチ回路ＤＳＷ１１～ＤＳＷ１３は、初段インバータ経路ＩＰＴ１～ＩＰＴ３のそれぞれに、信号遅延のための調整容量を付加するために配置される。

【0111】

ダミースイッチ回路ＤＳＷ１は、並列接続された、Ｎ型トランジスタＭＮ４Ｄ及びＰ型トランジスタＭＰ４Ｄを有する。Ｎ型トランジスタＭＮ４Ｄのゲートには、ダミースイッチ回路ＤＳＷ１と直列接続されたスイッチ回路ＩＳＷ１のＰ型トランジスタＭＰ４と共通の制御信号ＶＩＳＷ１Ｂが入力される。同様に、Ｐ型トランジスタＭＰ４Ｄのゲートには、スイッチ回路ＩＳＷ１のＮ型トランジスタＭＮ４と共通の制御信号ＶＩＳＷ１が入力される。即ち、ダミースイッチ回路ＤＳＷ１では、スイッチ回路ＩＳＷ１と共通の制御信号ＶＩＳＷ１，ＶＩＳＷ１Ｂが、スイッチ回路ＩＳＷ１とは反対導電型のトランジスタのゲートに入力される。これにより、ダミースイッチ回路ＤＳＷ１は、スイッチ回路ＩＳＷ１とは相補にオンオフ動作する。

【0112】

同様に、スイッチ回路ＩＳＷ２と直列接続されるダミースイッチ回路ＤＳＷ２は、並列接続された、Ｎ型トランジスタＭＮ５Ｄ及びＰ型トランジスタＭＰ５Ｄを有する。Ｎ型トランジスタＭＮ５Ｄ及びＰ型トランジスタＭＰ５Ｄのゲートには、スイッチ回路ＩＳＷ２と共通の制御信号ＶＩＳＷ２，ＶＩＳＷ２Ｂが、スイッチ回路ＩＳＷ２とは反対導電型のトランジスタのゲートに入力される。即ち、ダミースイッチ回路ＤＳＷ２は、スイッチ回路ＩＳＷ２とは相補にオンオフ動作する。

【0113】

又、スイッチ回路ＩＳＷ３と直列接続されるダミースイッチ回路ＤＳＷ３は、並列接続された、Ｎ型トランジスタＭＮ６Ｄ及びＰ型トランジスタＭＰ６Ｄを有する。Ｎ型トランジスタＭＮ６Ｄ及びＰ型トランジスタＭＰ６Ｄのゲートには、スイッチ回路ＩＳＷ３と共通の制御信号ＶＩＳＷ３，ＶＩＳＷ３Ｂが、スイッチ回路ＩＳＷ３とは反対導電型のトランジスタのゲートに入力される。即ち、ダミースイッチ回路ＤＳＷ３は、スイッチ回路ＩＳＷ３とは相補にオンオフ動作する。

【0114】

従って、ダミースイッチ回路ＤＳＷ１～ＤＳＷ３の各々において、直列接続されたスイッチ（ＩＳＷ１～ＩＳＷ３）のオン時には、Ｎ型トランジスタＭＮＤ（ＭＮ４Ｄ～ＭＮ６Ｄを包括的に表記するもの）のゲートにはＬレベル（ＧＮＤ）が入力される一方で、Ｐ型トランジスタＭＰＤ（ＭＰ４Ｄ～ＭＰ６Ｄを包括的に表記するもの）のゲートにはＨレベル（ＶＤＤ）が入力される。

【0115】

図１１は、ダミースイッチの動作を説明するための概念図である。
図１１に示されるダミースイッチ回路ＤＳＷは、図１０に示されたダミースイッチ回路ＤＳＷ１～ＤＳＷ３を包括的に表記するものであり、並列接続されたＮ型トランジスタＭＮＤ及びＰ型トランジスタＭＰＤを有する。

【0116】

ここで、ダミースイッチ回路ＤＳＷにおいて、Ｎ型トランジスタＭＮＤのゲートにＬレベル（ＧＮＤ）が入力され、かつ、Ｐ型トランジスタＭＰＤのゲートにＨレベル（ＶＤＤ）が入力された状態で、図中左側、即ち、Ｎ型トランジスタＭＮＤのドレイン及びＰ型トランジスタＭＰＤのソースにパルス信号Ｓｐｌが入力されるときの動作を考える。

【0117】

パルス信号Ｓｐｌが、ＬレベルからＨレベルに遷移する立上がりエッジでは、Ｎ型トランジスタＭＮＤのゲート容量Ｃｇｄｎ（ゲートドレイン間の寄生容量）が充電されると、Ｎ型トランジスタＭＮＤのソース電圧が上昇する。これにより、パルス信号Ｓｐｌの立上がりエッジが、ダミースイッチ回路ＤＳＷによって伝達される。

【0118】

これに対して、パルス信号Ｓｐｌが、ＨレベルからＬレベルに遷移する立下りエッジでは、Ｐ型トランジスタＭＰＤのゲート容量Ｃｇｓｐ（ゲートソース間の寄生容量）が充電されると、Ｐ型トランジスタＭＰＤのドレイン電圧が低下する。これにより、パルス信号Ｓｐｌの立下がりエッジが、ダミースイッチ回路ＤＳＷによって伝達される。

【0119】

従って、ダミースイッチ回路ＤＳＷは、パルス信号Ｓｐｌの通過時に、立上がりエッジに対してはゲート容量Ｃｇｄｎに依存した第１遅延時間を付与するとともに、立下がりエッジに対してはゲート容量Ｃｇｓｐに依存した第２遅延時間を付与することができる。本実施の形態では、立上がりエッジでのＬレベルからＨレベルへの遷移は「第１遷移」に対応し、立下りエッジでのＨレベルからＬレベルへの遷移は「第２遷移」に対応する。

【0120】

遅延調整回路２５（図１０）に含まれるダミースイッチ回路ＤＳＷ１～ＤＳＷ３の各々では、上記第１遅延時間及び第２遅延時間が同等になる様に、ゲート容量Ｃｇｓｐ，Ｃｇｄｎが設計される。この場合には、基本的に、ダミースイッチ回路ＤＳＷ１～ＤＳＷ３で付与された遅延時間は、後段のインバータＩＮＶ２，ＩＮＶ３（第２論理回路３０）において、デューティ比に影響を及ぼすことがない。即ち、遅延調整回路２５は、「第１遅延調整回路」の一実施例に対応する。

【0121】

一方で、ダミースイッチ回路ＤＳＷ１～ＤＳＷ３の間でＰ型トランジスタＭＰＤ及びＮ型トランジスタＭＮＤのトランジスタサイズは、初段インバータ経路ＩＰＴ１～ＩＰＴ３の間で異なる遅延時間が付与される様に設計される。具体的には、初段インバータ経路ＩＰＴ１～ＩＰＴ３の間で、スイッチ回路ＩＳＷ１～ＩＳＷ３とダミースイッチ回路ＤＳＷ１～ＤＳＷ３とのそれぞれによって付与される遅延時間の合計が均等となる様に、ダミースイッチ回路ＤＳＷ１～ＤＳＷ３によって付与される遅延時間が設定される。

【0122】

例えば、上述の様に、インバータＩＮＶ１１～ＩＮＶ１３のインバータサイズの比に対応させて、スイッチ回路ＩＳＷ１～ＩＳＷ３のトランジスタサイズの間に、１：８：（１／８）の比を設けた場合には、ダミースイッチ回路ＤＳＷ１～ＤＳＷ３のトランジスタサイズの間には、その逆比である、１：（１／８）：８を付与することができる。

【0123】

この場合には、スイッチ回路ＩＳＷ２と直列接続されるダミースイッチ回路ＤＳＷ２を構成するＮ型トランジスタＭＮ５Ｄ及びＰ型トランジスタＭＰ５Ｄのそれぞれのトランジスタサイズを、実施の形態１で説明した、Ｗｎｍｉｎ／Ｌｍｉｎ及びＷｐｍｉｎ／Ｌｍｉｎとすることができる。

【0124】

更に、スイッチ回路ＩＳＷ１と直列接続されるダミースイッチ回路ＤＳＷ１を構成するＮ型トランジスタＭＮ４Ｄ及びＰ型トランジスタＭＰ４Ｄのトランジスタサイズを、それぞれ８×Ｗｎｍｉｎ／Ｌｍｉｎ及び８×Ｗｐｍｉｎ／Ｌｍｉｎとすることができる。これにより、ダミースイッチ回路ＤＳＷ１とＤＳＷ２との間のトランジスタサイズの比を、スイッチ回路ＩＳＷ１及びＩＳＷ２の間のトランジスタサイズの比（１：８）の逆比（１：（１／８）＝８：１とすることができる。

【0125】

同様に、スイッチ回路ＩＳＷ３と直列接続されるダミースイッチ回路ＤＳＷ３を構成するＮ型トランジスタＭＮ６Ｄ及びＰ型トランジスタＭＰ６Ｄのトランジスタサイズを、それぞれ６４×Ｗｎｍｉｎ／Ｌｍｉｎ及び６４×Ｗｐｍｉｎ／Ｌｍｉｎとすることができる。これにより、ダミースイッチ回路ＤＳＷ１とＤＳＷ３との間のトランジスタサイズの比を、スイッチ回路ＩＳＷ１及びＩＳＷ３の間のトランジスタサイズの比（１：（１／８））の逆比（１：８）とすることができる。

【0126】

これにより、発振信号Ｖｏｓｃのデューティ比調整のために選択される初段インバータ経路ＩＰＴ１～ＩＰＴ３の間で、インバータＩＮＶ１１～ＩＮＶ１３の出力信号経路に対して付与される遅延容量の差を抑制することができる。言い換えると、スイッチ回路ＩＳＷ１～ＩＳＷ３のトランジスタサイズの差が大きい場合には、実施の形態１に係る発振回路１００ａでは、初段インバータ経路ＩＰＴ１～ＩＰＴ３のいずれが選択されるかに応じて、発振信号Ｖｏｓｃの周波数が異なる虞がある。

【0127】

これに対して、実施の形態２に係る発振回路１００ｂでは、ダミースイッチ回路ＤＳＷ１～ＤＳＷ３を含む遅延調整回路２５の配置によって、発振信号Ｖｏｓｃのデューティ比調整のための初段インバータ経路ＩＰＴ１～ＩＰＴ３の選択に依存した発振周波数の変動を抑制することができる。この結果、実施の形態１と同等の効果に加えて、発振周波数の設定精度を高めることができる。

【0128】

尚、初段インバータ経路ＩＰＴ１～ＩＰＴ３に対しては、直列接続されたスイッチ及びキャパシタを用いて、当該スイッチのオンオフによって容量を付加する構成を採用することも可能である。しかしながら、この様な構成では、スイッチ及びキャパシタの合成容量が選択された初段インバータ経路に付与されるため、線形性の確保が困難となる。これに対して、ダミースイッチ回路ＤＳＷを用いることで、初段インバータ経路ＩＰＴ１～ＩＰＴ３に付加される遅延容量の容量値の調整が容易となる。

【0129】

実施の形態２の変形例１．
実施の形態２では、各ダミースイッチ回路ＤＳＷによる第１遅延時間（立上がりエッジ）及び第２遅延時間（立下りエッジ）を同等とする例を説明したが、両者に意図的な差を設けることにより、ダミースイッチ回路ＤＳＷをデューティ比調整に用いることも可能である。

【0130】

再び図１１を参照して、ダミースイッチ回路ＤＳＷを構成するＰ型トランジスタＭＰＤ及びＮ型トランジスタＭＮＤのゲート容量を調整することで、第１及び第２遅延時間に意図的に差異を設けることができる。

【0131】

例えば、トランジスタのゲート容量はゲート表面積に比例して変化する特性があるので、Ｐ型トランジスタＭＰＤ及びＮ型トランジスタＭＮＤのトランジスタサイズ（Ｗｐ／Ｌｐ）及び（Ｗｎ／Ｌｎ）の設計により、立上がりエッジの第１遅延時間及び立下りエッジの第２遅延時間の間に意図的な差分が生じる様に、ゲート容量Ｃｇｓｐ及びＣｇｄｎを調整することができる。

【0132】

図１２は、実施の形態２の変形例１に係る発振回路１００ｃの構成例を説明する回路図である。

【0133】

図１２を参照して、発振回路１００ｃは、実施の形態１に係る発振回路１００ａ（図２）と比較して、第１論理回路１０が１個のインバータＩＮＶ１で構成される点、及び、遅延調整回路２６を更に備える点で異なる。

【0134】

インバータＩＮＶ１の出力信号は、複数個（Ｍ＝３）の初段インバータ経路ＩＰＴ１～ＩＰＴ３に分岐される。発振回路１００ｃでは、初段インバータとなるインバータＩＮＶ１は、初段インバータ経路ＩＰＴ１～ＩＰＴ３で共通であり、遅延調整回路２６によってデューティ比が調整される。例えば、初段インバータであるインバータＩＮＶ１のＰ型トランジスタＭＰ０及びＮ型トランジスタＭＮ０については、最小のトランジスタサイズ（上述した、Ｗｐｍｉｎ／Ｌｍｉｎ、及び、Ｗｎｍｉｎ／Ｌｍｉｎ）に設計することができる。

【0135】

選択部２０は、図２と同様に、初段インバータ経路ＩＰＴ１～ＩＰＴ３にそれぞれ配置されたスイッチ回路ＩＳＷ１～ＩＳＷ３を含む。スイッチ回路ＩＳＷ１～ＩＳＷ３の構成は、図２と同様であるので繰り返さない。

【0136】

遅延調整回路２６は、各初段インバータ経路ＩＰＴ１～ＩＰＴ３において、選択部２０を構成するスイッチ回路ＩＳＷ１～ＩＳＷ３とそれぞれ直列接続されたダミースイッチ回路ＤＤＳＷ１～ＤＤＳＷ３を含む。ダミースイッチ回路ＤＤＳＷ１～ＤＤＳＷ３は、遅延調整回路２５のダミースイッチ回路ＤＳＷ１～ＤＳＷ３（図１０）と同様に、Ｎ型トランジスタＭＮ４Ｄ～ＭＮ６Ｄ及びＰ型トランジスタＭＰ４Ｄ～ＭＰ６Ｄによって構成されており、図１１に示された回路構成を有する。

【0137】

遅延調整回路２６のダミースイッチ回路ＤＤＳＷ１～ＤＤＳＷ３の少なくとも一部では、第１遅延時間（立上がりエッジ）及び第２遅延時間（立下りエッジ）に差が生じる様に、ゲート容量Ｃｇｄｎ（ＭＮＤ）及びゲート容量Ｃｇｓｐ（ＭＰＤ）が設計される。この点で、遅延調整回路２６（ダミースイッチ回路ＤＤＳＷ１～ＤＤＳＷ３）は、遅延調整回路２５（ダミースイッチ回路ＤＳＷ１～ＤＳＷ３）と異なる。

【0138】

例えば、初段インバータ経路ＩＰＴ１に配置されたダミースイッチ回路ＤＤＳＷ１では、Ｎ型トランジスタＭＮＤ及びＰ型トランジスタＭＰＤのトランジスタサイズを、それぞれＷｎｍｉｎ／Ｌｍｉｎ及びＷｐｍｉｎ／Ｌｍｉｎとする。これにより、ダミースイッチ回路ＤＤＳＷ１では、パルス信号Ｓｐｌの立上がりエッジに作用する第１遅延時間と、立下りエッジに作用する第２遅延時間とが同等になる様に、初段インバータ経路ＩＰＴ１に付加される遅延容量（ゲート容量Ｃｇｄｎ，Ｃｇｓｐ）が調整される。

【0139】

これに対して、初段インバータ経路ＩＰＴ２に配置されたダミースイッチ回路ＤＤＳＷ２では、例えば、Ｎ型トランジスタＭＮＤ及びＰ型トランジスタＭＰＤのトランジスタサイズを、それぞれＷｎｍｉｎ／Ｌｍｉｎ及び２×Ｗｐｍｉｎ／Ｌｍｉｎとする。これにより、ダミースイッチ回路ＤＤＳＷ２では、ダミースイッチ回路ＤＤＳＷ１と比較すると、ゲート容量Ｃｇｄｎ（ＭＮＤ）に対するゲート容量Ｃｇｓｐ（ＭＰＤ）の比が増加する。これにより、ダミースイッチ回路ＤＤＳＷ２では、立下りエッジに作用する第２遅延時間が、立上がりエッジに作用する第１遅延時間よりも大きくなる様に、初段インバータ経路ＩＰＴ２に付加される遅延容量（ゲート容量Ｃｇｄｎ，Ｃｇｓｐ）が調整される。

【0140】

更に、初段インバータ経路ＩＰＴ３に配置されたダミースイッチ回路ＤＤＳＷ３では、Ｎ型トランジスタＭＮＤ及びＰ型トランジスタＭＰＤのトランジスタサイズを、それぞれＷｎｍｉｎ／Ｌｍｉｎ、及び（１／２）×Ｗｐｍｉｎ／Ｌｍｉｎとする。これにより、ダミースイッチ回路ＤＤＳＷ２では、ダミースイッチ回路ＤＤＳＷ１と比較すると、ゲート容量Ｃｇｄｎ（ＭＮＤ）に対するゲート容量Ｃｇｓｐ（ＭＮＰ）の比が減少する。これにより、ダミースイッチ回路ＤＤＳＷ３では、立上がりエッジに作用する第１遅延時間が、立下りエッジに作用する第２遅延時間よりも大きくなる様に、初段インバータ経路ＩＰＴ３に付加される遅延容量（ゲート容量Ｃｇｄｎ，Ｃｇｓｐ）が調整される。

【0141】

発振回路１００ｃでは、インバータＩＮＶ１及びスイッチ回路ＩＳＷ１～ＩＳＷ３を構成する、各Ｐ型トランジスタＭＰ０，ＭＰ４～ＭＰ６及び各Ｎ型トランジスタＭＮ０，ＭＮ４～ＭＮ６については、最小のトランジスタサイズである、Ｗｐｍｉｎ／Ｌｍｉｎ及びＷｎｍｉｎ／Ｌｍｉｎで設計することができる。一方で、遅延調整回路２６を構成するダミースイッチ回路ＤＤＳＷ１～ＤＤＳＷ３を構成するＰ型トランジスタＭＰ４Ｄ～ＭＰ６Ｄ及びＮ型トランジスタＭＮ４Ｄ～ＭＮ６Ｄについては、上述した様にゲート寸法（トランジスタサイズ）を任意に設計する。これにより、初段インバータ経路ＩＰＴ１～ＩＰＴ３の間で、第１遅延時間及び第２遅延時間の大小関係（差分）を任意に設けることができる。即ち、遅延調整回路２６は「第２遅延調整回路」の一実施例に対応する。

【0142】

図１３には、実施の形態２の変形例１に係る発振回路でのデューティ調整を説明する動作波形図が示される。

【0143】

図１３の例では、初段のインバータＩＮＶ１の出力電圧Ｖ１は、反転しきい値電圧Ｖｉｎｖの変動により、Ｌレベル期間及びＨレベル期間の比が６０（％）：４０（％）となっており、デューティ比ＤＴ１（図９）は、５０（％）から上昇している。

【0144】

具体的には、時刻ｔｂにおいて、入力電圧ＶＡがインバータＩＮＶ１の反転しきい値電圧Ｖｉｎｖまで上昇すると、インバータＩＮＶ１の出力電圧Ｖ１には、Ｈレベル（ＶＤＤ）からＬレベル（ＧＮＤ）へ遷移する立下りエッジが生じる。第２論理回路３０への入力電圧ＶＢは、時刻ｔｂから、初段インバータ経路ＩＰＴ１～ＩＰＴ３のいずれかによって付与された第２遅延時間Ｔｄｐ遅れた時刻ｔｘにおいて、第２論理回路３０のインバータＩＮＶ２の反転しきい値電圧Ｖｉｎｖまで低下する。

【0145】

一方で、時刻ｔｂ以降で低下する入力電圧ＶＡが、インバータＩＮＶ１の反転しきい値電圧Ｖｉｎｖまで低下した時刻ｔｃにおいて、インバータＩＮＶ１の出力電圧Ｖ１には、Ｌレベル（ＧＮＤ）からＨレベル（ＶＤＤ）へ遷移する立上がりエッジが生じる。第２論理回路３０への入力電圧ＶＢは、時刻ｔｃから、初段インバータ経路ＩＰＴ２によって付与された第１遅延時間Ｔｄｎ遅れた時刻ｔｙにおいて、第２論理回路３０のインバータＩＮＶ２の反転しきい値電圧Ｖｉｎｖまで上昇する。

【0146】

従って、デューティ比が５０（％）より大きい（Ｔ１＞Ｔ２）図１３の例では、第２遅延時間Ｔｄｐが、第１遅延時間Ｔｄｎよりも大きい初段インバータ経路ＩＰＴ２を選択することで、第２論理回路３０への入力電圧ＶＢのデューティ比を５０（％）に近付けることができる。

【0147】

反対に、デューティ比が５０（％）より小さいケース（Ｔ１＜Ｔ２）では、第１遅延時間Ｔｄｎが、第２遅延時間Ｔｄｐよりも大きい初段インバータ経路ＩＰＴ３を選択することで、第２論理回路３０への入力電圧ＶＢのデューティ比を５０（％）に近付けることが可能である。この様に、第１遅延時間Ｔｄｎ及び第２遅延時間Ｔｄｐの差分である（Ｔｄｎ－Ｔｄｐ）が異なる複数（Ｍ個）の初段インバータ経路の選択によっても、発振信号Ｖｏｓｃのデューティ比調整が可能であることが理解される。

【0148】

従って、実施の形態２の変形例１に係る発振回路１００ｃにおいても、実施の形態１で説明した図８及び図９と同様の手法により、発振信号Ｖｏｓｃのデューティ比を調整することができる。具体的には、図８のパターンＰＴ１と同様に制御信号ＶＩＳＷ１～ＶＩＳＷ３を設定すると、第１遅延時間Ｔｄｎ及び第２遅延時間Ｔｄｐが同等である初段インバータ経路ＩＰＴ１を選択したときのデューティ比ＤＴ１を取得することができる（図９のＳ１１０）。そして、取得されたデューティ比ＤＴ１を用いて、図８のＳ１２０～Ｓ１６０の処理を実行することで、実施の形態１と同様に、簡易な構成によってＲＣ型発振回路の発振信号のデューティ比を調整することができる。

【0149】

尚、実施の形態２の変形例１では、ダミースイッチ回路ＤＤＳＷの配置個数、即ち、第１及び第２遅延時間の差が異なる初段インバータ経路の個数をＭ＝３としたが、当該Ｍについても任意とすることができる。

【0150】

実施の形態２の変形例１においても、ダミースイッチ回路ＤＤＳＷを用いて容量を付加することで、直列接続されたスイッチ及びキャパシタを用いる構成と比較して、初段インバータ経路ＩＰＴ１～ＩＰＴ３のそれぞれでの第１遅延時間Ｔｄｎ及び第２遅延時間Ｔｄｐの調整が容易となる。

【0151】

実施の形態２の変形例２．
図１４は、実施の形態２の変形例２に係る発振回路１００ｄの構成例を説明する回路図である。

【0152】

図１４を参照して、発振回路１００ｄは、実施の形態１に係る発振回路１００ａ（図２）と比較して、第１論理回路１０に含まれるインバータＩＮＶ１１～ＩＮＶ１３の各々に対して、図１２に示された選択部２０及び遅延調整回路２６を含む回路ブロックが配置された構成を有する。

【0153】

具体的には、インバータＩＮＶ１１と、第２論理回路３０のインバータＩＮＶ２の入力ノードに相当するノードＮｂの間には、選択部２０及び遅延調整回路２６を含む回路ブロック２０１が配置される。選択部２０及び遅延調整回路２６の構成及び動作は、実施の形態２の変形例１と同様であるので、詳細な説明は繰り返さない。これにより、インバータＩＮＶ１１を含む初段インバータ経路ＩＰＴ１（図２）は、ダミースイッチ回路ＤＤＳＷ１～ＤＤＳＷ３をそれぞれ通過する初段インバータ経路ＩＰＴ１１～ＩＰＴ１３に細分化される。

【0154】

初段インバータ経路ＩＰＴ１１～ＩＰＴ１３のそれぞれに付与される遅延時間Ｔｄｎ及びＴｄｐの組み合わせは、図１２での初段インバータ経路ＩＰＴ１～ＩＰＴ３のそれぞれと同様に設定することができる。即ち、図１４においても、ダミースイッチ回路ＤＤＳＷの配置数を３とする例が示されている。

【0155】

同様に、インバータＩＮＶ１２及びノードＮｂの間には回路ブロック２０２が配置され、インバータＩＮＶ１３及びノードＮｂの間には回路ブロック２０３が配置される。図示を省略しているが、回路ブロック２０２及び２０３の各々は、回路ブロック２０１と同様の選択部２０及び遅延調整回路２６を有する。

【0156】

従って、回路ブロック２０２により、インバータＩＮＶ１２を含む初段インバータ経路ＩＰＴ２（図２）は、初段インバータ経路ＩＰＴ２１～ＩＰＴ２３に細分化される。同様に、回路ブロック２０３により、インバータＩＮＶ１３を含む初段インバータ経路ＩＰＴ３（図２）は、初段インバータ経路ＩＰＴ３１～ＩＰＴ３３に細分化される。初段インバータ経路ＩＰＴ２１～ＩＰＴ２３及び初段インバータ経路ＩＰＴ３１～ＩＰＴ３３の各々に対しては、初段インバータ経路ＩＰＴ１～ＩＰＴ３のそれぞれと同様に設定された遅延時間Ｔｄｎ及びＴｄｐの組み合わせを付与することができる。

【0157】

発振回路１００ｄでは、入力ノードＮａ及びノードＮｂ（インバータＩＮＶ２の入力ノード）の間で、初段インバータの並列配置個数Ｍ１（Ｍ１：２以上の整数）、及び、各初段バータの出力信号の分岐数Ｍ２（Ｍ２：２以上の整数）の乗算値に従う（Ｍ１×Ｍ２）個の初段インバータ経路が設けられる。そして、（Ｍ１×Ｍ２）個（図１４では、Ｍ１×Ｍ２＝３×３＝９）の初段インバータ経路のうちの１個の初段インバータ経路が選択される。

【0158】

即ち、回路ブロック２０１～２０３の間で、選択部２０のスイッチ回路ＩＳＷ１～ＩＳＷ３を選択的にオンするための制御信号ＶＩＳＷ１～ＶＩＳＷ３は個別に設定される。これにより、全体では（Ｍ１×Ｍ２）個の制御信号を用いて、上述の（Ｍ１×Ｍ２）個の初段インバータ経路のうちの１個の初段インバータ経路が、当該経路中のスイッチ回路ＩＳＷがオンすることで選択される。

【0159】

一例として、発振回路１００ｄでは、インバータＩＮＶ１１～ＩＮＶ１３の反転しきい値電圧Ｖｉｎｖの選択によるデューティ比調整量に対して、遅延調整回路２６で遅延時間Ｔｄｐ及びＴｄｎの差分によるデューティ比調整量を小さくする様に、遅延調整回路２６を構成することができる。

【0160】

これにより、実施の形態２の変形例２に係る発振回路１００ｄによれば、実施の形態１に係る発振回路１００ａの効果に加えて、デューティ比の更に細密な調整が可能となる。

【0161】

実施の形態３．
実施の形態３では、クロックドインバータを用いた回路構成例について説明する。

【0162】

図１５は、実施の形態３に係る発振回路１００ｅの構成例を説明する回路図である。
図１５に示される様に、発振回路１００ｅは、実施の形態２に係る発振回路１００ｂ（図１０）と比較して、第１論理回路１０が、並列接続されたＭ個（図１５の例では、Ｍ＝３）のクロックドインバータＣＩＮＶ１１～ＣＩＮＶ１３によって構成される点で異なる。即ち、発振回路１００ｅでは、入力ノードＮａ及びノードＮｂ（第２論理回路３０の入力ノード）の間に、クロックドインバータＣＩＮＶ１１～ＣＩＮＶ１３をそれぞれ含む初段インバータ経路ＩＰＴ１～ＩＰＴ３が並列に形成される。

【0163】

図１６は、クロックドインバータの構成を説明する回路図である。図１６には、図１５に示されたクロックドインバータＣＩＮＶ１１～ＣＩＮＶ１３を総称するクロックドインバータＣＩＮＶ１の回路構成が示される。

【0164】

図１６に示される様に、クロックドインバータＣＩＮＶ１は、図３に示されたインバータＩＮＶの回路構成に加えて、Ｐ型のスイッチトランジスタＭＰＳＷ及びＮ型のスイッチトランジスタＭＮＳＷを更に有する。スイッチトランジスタＭＰＳＷは、出力電圧Ｖｏｕｔが生成される出力ノードＮｏと、電源ラインＰＬとの間に、Ｐ型トランジスタＭＰ０と直列に接続される。同様に、スイッチトランジスタＭＮＳＷは、出力ノードＮｏと接地ラインＮＬとの間に、Ｎ型トランジスタＭＮ０と直列に接続される。スイッチトランジスタＭＰＳＷ及びＭＮＳＷのトランジスタサイズは、Ｐ型トランジスタＭＰ０及びＮ型トランジスタＭＮ０のそれぞれと同様とすることができる。

【0165】

スイッチトランジスタＭＰＳＷのゲートには、制御信号ＶＩＳＷ１～ＶＩＳＷ３を総称する制御信号ＶＩＳＷが入力される。一方で、スイッチトランジスタＭＮＳＷのゲートには、制御信号ＶＩＳＷ１Ｂ～ＶＩＳＷ３Ｂを総称する制御信号ＶＩＳＷＢが入力される。

【0166】

制御信号ＶＩＳＷがＨレベル（即ち、制御信号ＶＩＳＷＢはＬレベル）に設定されると、スイッチトランジスタＭＮＳＷ及びＭＰＳＷがオンすることにより、クロックドインバータＣＩＮＶは、図３に示されたインバータＩＮＶ１と同様に動作する。即ち、クロックドインバータＣＩＮＶは、入力電圧Ｖｉｎが反転しきい値電圧Ｖｉｎｖよりも低いときには、Ｖｏｕｔ＝Ｈレベル（ＶＤＤ）に設定する一方で、Ｖｉｎ≧Ｖｉｎｖのときには、Ｖｏｕｔ＝Ｌレベル（ＧＮＤ）に設定する。

【0167】

これに対して、制御信号ＶＩＳＷがＬレベル（即ち、制御信号ＶＩＳＷＢはＨレベル）に設定されると、スイッチトランジスタＭＮＳＷ及びＭＰＳＷがオフされるので、出力ノードＮｏは、電源ラインＰＬ及び接地ラインＮＬのいずれとも切り離される。従って、クロックドインバータＣＩＮＶからは、電源電圧ＶＤＤ及び接地電圧ＧＮＤのいずれも出力されない。

【0168】

再び図１５を参照して、クロックドインバータＣＩＮＶ１１～ＣＩＮＶ１３は、実施の形態１で説明したＰ型トランジスタＭＰ０及びＮ型トランジスタＭＮ０のトランジスタサイズの調整により、インバータＩＮＶ１１～ＩＮＶ１３のそれぞれと同様の反転しきい値電圧Ｖｉｎを有する様に構成される。

【0169】

上述の様に、制御信号ＶＩＳＷ１～ＶＩＳＷ３（ＶＩＳＷ１Ｂ～ＶＩＳＷ３Ｂ）によって、クロックドインバータＣＩＮＶ１～ＣＩＮＶ３の動作及び停止を制御することにより、発振回路１００ｅでは、図２の様なスイッチ回路ＩＳＷ１～ＩＳＷ３を配置することなく、選択部２０の機能を実現することができる。

【0170】

更に、発振回路１００ｅでは、クロックドインバータＣＩＮＶ１１～ＣＩＮＶ１３の出力側と、ノードＮｂとの間に、図１０と同様の遅延調整回路２５が配置される。遅延調整回路２５は、図１０と同様のダミースイッチ回路ＤＳＷ１～ＤＳＷ３を有する。ダミースイッチ回路ＤＳＷ１～ＤＳＷ３は、クロックドインバータＣＩＮＶ１１～ＣＩＮＶ１３の出力ノードと、第２論理回路３０の入力ノードに相当するノードＮｂとの間にそれぞれ接続される。発振回路１００ｅのその他の部分の構成は、図１０の発振回路１００ｂと同様であるので詳細な説明は繰り返さない。

【0171】

従って、発振回路１００ｅでは、クロックドインバータＣＩＮＶ１１及びダミースイッチ回路ＤＳＷ１が直列接続された初段インバータ経路ＩＰＴ１と、クロックドインバータＣＩＮＶ１２及びダミースイッチ回路ＤＳＷ２が直列接続された初段インバータ経路ＩＰＴ２と、クロックドインバータＣＩＮＶ１３及びダミースイッチ回路ＤＳＷ３が直列接続された初段インバータ経路ＩＰＴ３が、入力ノードＮａ及びノードＮｂの間に並列に設けられる。

【0172】

そして、制御信号ＶＩＳＷ１～ＶＩＳＷ３（制御信号ＶＩＳＷ１Ｂ～ＶＩＳＷ３Ｂ）に応じて、クロックドインバータＣＩＮＶ１１～ＣＩＮＶ１３のうちの１個が選択的に動作することで、初段インバータ経路ＩＰＴ１～ＩＰＴ３のうちの１個が、入力ノードＮａ及びノードＮｂの間に選択的に形成される。更に、初段インバータ経路ＩＰＴ１～ＩＰＴ３での、インバータの反転しきい値電圧Ｖｉｎｖ及び遅延調整回路２５によって付加される調整容量は、実施の形態２に係る発振回路１００ｂと同様である。

【0173】

従って、実施の形態３に係る発振回路１００ｅによっても、実施の形態２に係る発振回路１００ｂと同様に、発振信号Ｖｏｓｃのデューティ比を調整するとともに、発振周波数の精度を高めることが可能である。

【0174】

更に、実施の形態３に係る発振回路１００ｅでは、インバータに代えてクロックドインバータを用いることで、回路面積及び消費電流の削減を図ることができる。

【0175】

まず、クロックドインバータＣＩＮＶ１１～ＣＩＮＶ１３では、図１０（実施の形態２）でのインバータＩＮＶ１１～ＩＮＶ１３と、ＣＭＯＳ（Complementary MOS）スイッチであるスイッチ回路ＩＳＷ１～ＩＳＷ３の組み合わせと比較して、配線接続数が減少する。このため、レイアウト面から回路面積の削減を図ることができる。

【0176】

又、入力ノードＮａの入力電圧ＶＡが反転しきい値電圧Ｖｉｎｖの近傍であるときには、図２等のインバータＩＮＶ１１～ＩＮＶ１３の各々において、Ｐ型トランジスタＭＰ０及びＮ型トランジスタＭＮ０に貫通電流が生じる。一方で、図５等に例示した様に、帰還抵抗４０（Ｒｏｃ）及び帰還容量５０（Ｃｏｃ）による時定数によって、反転しきい値電圧Ｖｉｎｖの近傍での入力電圧ＶＡの変化は比較的緩やかである。この結果、Ｍ個のインバータが並列配置される実施の形態１，２等の回路構成では、上述の貫通電流によってＭ個のインバータの消費電流が増大することが懸念される。

【0177】

これに対して、実施の形態３に係る発振回路１００ｅでは、並列接続されたＭ個のクロックドインバータのうち、制御信号ＶＩＳＷ（ＶＩＳＷＢ）によって停止されるクロックドインバータでは、スイッチトランジスタＭＰＳＷ，ＭＮＳＷ（図１６）がオフされることで貫通電流は発生しない。この結果、クロックドインバータの適用によって、実施の形態１，２と比較して、消費電流の削減を図ることができる。

【0178】

尚、実施の形態１及び２においても、入力ノードＮａと、インバータＩＮＶ１１～ＩＮＶ１３の入力ノードとの間に、初段インバータ経路ＩＰＴ１～ＩＰＴ３の選択と連動してオンオフ制御されるトランジスタスイッチを追加配置することで、貫通電流を抑制することは可能である。しかしながら、この様なトランジスタスイッチの追加は、回路面積の増大、並びに、無駄な寄生容量及びオン抵抗の増加による周波数補正精度の劣化を招くことが懸念される。実施の形態３に係る発振回路１００ｅでは、クロックドインバータの適用によって、この様な問題点を生じることなく、消費電流の削減を図ることができる。

【0179】

又、実施の形態３に係る発振回路１００ｅにおいて、図１５の例では、図１０と同様に遅延調整回路２５を配置する構成例を説明したが、クロックドインバータＣＩＮＶ１１～ＣＩＮＶ１３の選択に伴う発振周波数の変動が小さい場合には、実施の形態１に係る発振回路１００ａ（図２）と同様に、遅延調整回路２５の配置を省略することが可能である。

【0180】

或いは、実施の形態３に係る発振回路１００ｅでは、図１５の構成例において、遅延調整回路２５に代えて、遅延調整回路２６（図１２）を配置することも可能である。この場合には、図１４で説明した、実施の形態２の変形例２に係る発振回路１００ｄと同様に、デューティ比の調整を細密化することが可能である。

【0181】

実施の形態３の変形例．
図１７は、実施の形態３の変形例に係る発振回路１００ｆの構成例を説明する回路図である。

【0182】

図１７を参照して、発振回路１００ｆは、実施の形態１に係る発振回路１００ａと比較して、複数のインバータＩＮＶ１１～ＩＮＶ１３及び選択部２０に代えて、Ｎビット（Ｎ：２以上の整数）の制御信号ＶＩＳＷＮ［Ｎ：１］及びＶＩＳＷＰ［Ｎ：１］によって制御されるクロックドインバータＶＣＩＮＶが配置される点で異なる。発振回路１００ｆは、実施の形態３に係る発振回路１００ｅ（図１５）と比較すると、複数のクロックドインバータＣＩＮＶ１１～ＣＩＮＶ１３に代えて、クロックドインバータＶＣＩＮＶが配置されるとともに、遅延調整回路２５の配置は省略された回路構成を有する。

【0183】

図１８には、図１７に示されたクロックドインバータＶＣＩＮＶの構成を説明する回路図が示される。

【0184】

図１８を参照して、クロックドインバータＶＣＩＮＶは、並列接続されたＮ個のクロックドインバータＣＩＮＶ１～ＣＩＮＶＮを有する。クロックドインバータＣＩＮＶ１～ＣＩＮＶＮの各々は、図１６に示されたクロックドインバータＣＩＮＶ１と同様の回路構成を有する。

【0185】

具体的には、クロックドインバータＣＩＮＶ１～ＣＩＮＶＮは、Ｐ型トランジスタＭＰＣ１～ＭＰＣＮ、Ｎ型トランジスタＭＮＣ１～ＭＮＣＮ、Ｐ型のスイッチトランジスタＭＰＣＳＷ１～ＭＰＣＳＷＮ、及び、Ｎ型のスイッチトランジスタＭＮＣＳＷ１～ＭＰＣＳＷＮをそれぞれ有する。

【0186】

クロックドインバータＣＩＮＶ１～ＣＩＮＶＮの間で、Ｐ型トランジスタＭＰＣ１～ＭＰＣＮ、及び、Ｎ型トランジスタＭＮＣ１～ＭＮＣＮは、トランジスタサイズが異なる。例えば、Ｐ型トランジスタＭＰＣ１～ＭＰＣＮ、及び、Ｎ型トランジスタＭＮＣ１～ＭＮＣＮの各々のゲート長は、共通（Ｌｉｍｎ）である。一方で、Ｐ型トランジスタＭＰＣ１～ＭＰＣＮのゲート幅、及び、Ｎ型トランジスタＭＮＣ１～ＭＮＣＮのゲート幅は、それぞれ２の階乗に従って段階的に異なる値に設計される。

【0187】

具体的には、Ｎ型トランジスタＭＮＣ１のゲート幅は、最小値Ｗｍｉｎ、Ｎ型トランジスタＭＮＣ２のゲート幅は、Ｗ２Ｎ＝２・Ｗｍｉｎ、Ｎ番目のＮ型トランジスタＭＮＣＮのゲート幅は、Ｗｎ２＝２^{（Ｎ－１）}・Ｗｍｉｎとされる。Ｎ型のスイッチトランジスタＭＮＣＳＷ１～ＭＮＣＳＷＮのトランジスタサイズは、Ｎ型トランジスタＭＮＣ１～ＭＮＣＮのそれぞれと同等とされる。

【0188】

同様に、Ｐ型トランジスタＭＰＣ１のゲート幅は、Ｗｍｉｎ、Ｐ型トランジスタＭＰＣ２のゲート幅は、Ｗｐ２＝２・Ｗｍｉｎ、Ｎ番目のＰ型トランジスタＭＰＣＮのゲート幅は、ＷｐＮ＝２^{（Ｎ－１）}・Ｗｍｉｎとされる。Ｐ型のスイッチトランジスタＭＰＣＳＷ１～ＭＰＣＳＷＮのトランジスタサイズは、Ｐ型トランジスタＭＰＣ１～ＭＰＣＮのそれぞれと同等とされる。

【0189】

Ｎ型のスイッチトランジスタＭＮＣＳＷ１～ＭＮＣＳＷＮのゲートには、制御信号ＶＩＳＷＮ［１］～ＶＩＳＷＮ［Ｎ］が入力される。これにより、クロックドインバータＶＣＩＮＶでは、Ｎ型トランジスタＭＮＣ１～ＭＮＣＮのうちの、制御信号ＶＩＳＷＮ［１］～ＶＩＳＷＮ［Ｎ］によって選択された少なくとも１個のＮ型トランジスタが、接地ラインＮＬと、クロックドインバータＶＣＩＮＶの出力ノードＮｏ（図１７でのノードＮｂに相当）との間に並列接続される。

【0190】

例えば、制御信号ＶＩＳＷＮ［１］～ＶＩＳＷＮ［Ｎ］のすべてが「１」である場合には、Ｎ型トランジスタＭＮＣ１～ＭＮＣＮの全てが接地ラインＮＬ及びクロックドインバータＶＣＩＮＶの出力ノードの間に接続される。この状態は、図３のインバータにおいて、Ｎ型トランジスタＭＮ０のゲート幅が（２^Ｎ－１）・Ｗｍｉｎである状態と等価である。

【0191】

同様に、Ｐ型のスイッチトランジスタＭＰＣＳＷ１～ＭＰＣＳＷＮのゲートには、反転された制御信号ＶＩＳＷＰ［１］～ＶＩＳＷＰ［Ｎ］が入力される。これにより、クロックドインバータＶＣＩＮＶでは、Ｐ型トランジスタＭＰＣ１～ＭＰＣＮのうちの、制御信号ＶＩＳＷＰ［１］～ＶＩＳＷＰ［Ｎ］によって選択された少なくとも１個のＰ型トランジスタが、電源ラインＰＬと、クロックドインバータＶＣＩＮＶの出力ノードＮｏとの間に並列接続される。

【0192】

例えば、制御信号ＶＩＳＷＰ［１］～ＶＩＳＷＰ［Ｎ］のすべてが「１」である場合には、Ｐ型トランジスタＭＰＣ１～ＭＰＣＮの全てが電源ラインＰＬ及びクロックドインバータＶＣＩＮＶの出力ノードの間に接続される。この状態は、図３のインバータにおいて、Ｎ型トランジスタＭＮ０のゲート幅が（２^Ｎ－１）・Ｗｍｉｎである状態と等価である。

【0193】

この様に、図１８に示されたクロックドインバータＶＣＩＮＶでは、制御信号ＶＩＳＷＮ［１］～ＶＩＳＷＮ［Ｎ］に応じて、接地ラインＮＬ及び出力ノードＮｏの間に並列接続される少なくとも１個のＮ型トランジスタ全体でのトランジスタサイズ（図３のインバータＩＮＶ１でのＮ型トランジスタＭＮ０のトランジスタサイズに相当）を、段階的に変化することができる。

【0194】

同様に、制御信号ＶＩＳＷＰ［１］～ＶＩＳＷＰ［Ｎ］に応じて、電源ラインＰＬ及び出力ノードＮｏの間に並列接続される少なくとも１個のＰ型トランジスタ全体でのトランジスタサイズ（図３のインバータＩＮＶ１でのＰ型トランジスタＭＰ０のトランジスタサイズに相当）を、段階的に変化することができる。

【0195】

この結果、クロックドインバータＶＣＩＮＶでは、Ｎ型トランジスタＭＮ０のトランジスタサイズ（Ｗｎ／Ｌｎ）と、Ｐ型トランジスタＭＰ０のトランジスタサイズ（Ｗｐ／Ｌｐ）との比を可変制御することで、上述の式（２）中のＫｎ，Ｋｐを変化させることができる。

【0196】

これにより、クロックドインバータＶＣＩＮＶは、制御信号ＶＩＳＷＮ［１］～ＶＩＳＷＮ［Ｎ］，ＶＩＳＷＰ［１］～ＶＩＳＷＰ［Ｎ］に応じて、反転しきい値電圧Ｖｉｎｖが異なる複数のインバータ（図３のインバータＩＮＶ相当）のうちの１つのインバータを、初段インバータとして、入力ノードＮａ及びノードＮｂとの間に選択的に形成することが可能となる。これにより、上記複数のインバータをそれぞれ通過する複数のインバータ経路の選択を等価的に実行することができる。

【0197】

図１９には、クロックドインバータＶＣＩＮＶの制御信号の設定例が示される。図１９には、Ｎ＝５のときの例が示される。

【0198】

図１９を参照して、制御信号ＶＩＳＷＰ［１］＝「１」とし、制御信号ＶＩＳＷＰ［２］～ＶＩＳＷＰ［５］＝「０」とすることで、Ｐ型トランジスタのトランジスタサイズ（Ｗｐ／Ｌｐ）は最小値（１）となる。この状態下で、制御信号ＶＩＳＷＮ［１］～ＶＩＳＷｎ［５］の５ビットの「０」及び「１」の組み合わせによって、Ｎ型トランジスタのトランジスタサイズ（Ｗｎ／Ｌｎ）は最小値（１）から最大値（２^Ｎ－１＝３１）の間で段階的に設定することができる。（Ｗｐ／Ｌｐ）を固定した下で、（Ｗｎ／Ｌｎ）を段階的に上昇させると、式（２）のパラメータ値Ｋが上昇するのに応じて、クロックドインバータＶＣＩＮＶの反転しきい値電圧Ｖｉｎｖを段階的に低下させることができる。

【0199】

同様に、制御信号ＶＩＳＷＮ［１］＝「１」とし、制御信号ＶＩＳＷＮ［２］～ＶＩＳＷＮ［５］＝「０」とすることで、Ｎ型トランジスタのトランジスタサイズ（Ｗｎ／Ｌｎ）は最小値（１）となる。この状態下で、制御信号ＶＩＳＷＰ［１］～ＶＩＳＷＰ［５］の５ビットの「０」及び「１」の組み合わせによって、Ｐ型トランジスタのトランジスタサイズ（Ｗｐ／Ｌｐ）は、最小値（１）から最大値（例えば、２^Ｎ－１＝３１）の間で段階的に設定することができる。（Ｗｎ／Ｌｎ）を固定した下で、（Ｗｐ／Ｌｐ）を段階的に上昇させると、式（２）のパラメータ値Ｋが低下するのに応じて、クロックドインバータＶＣＩＮＶの反転しきい値電圧Ｖｉｎｖを段階的に上昇させることができる。

【0200】

例えば、ＶＩＳＷＰ［２］＝「１」，ＶＩＳＷＰ［１］＝ＶＩＳＷＰ［３］～ＶＩＳＷ［５］＝「０」、かつ、ＶＩＳＷＮ［１］＝「１」，ＶＩＳＷＮ［２］～ＶＩＳＷＮ［５］＝「０」とすると、（Ｗｐ／Ｌｐ）＝２、かつ、（Ｗｎ／Ｌｎ）＝１となる。従って、クロックドインバータＶＣＩＮＶは、実施の形態１（図２）でのインバータＩＮＶ１１（Ｋ＝１）と同等の反転しきい値電圧Ｖｉｎｖを有するインバータを、入力ノードＮａ及びノードＮｂの間に形成した状態となる。即ち、実施の形態１（図２）でのインバータＩＮＶ１１を含む初段インバータ経路ＩＰＴ１が選択されたのと等価な状態が形成される。

【0201】

同様に、ＶＩＳＷＰ［５］＝「１」，ＶＩＳＷＰ［１］～ＶＩＳＷＰ［４］＝「０」、かつ、ＶＩＳＷＮ［１］＝「１」，ＶＩＳＷＮ［２］～ＶＩＳＷＮ［５］＝「０」とすると、（Ｗｐ／Ｌｐ）＝１６、かつ、（Ｗｎ／Ｌｎ）＝１となる。従って、クロックドインバータＶＣＩＮＶは、実施の形態１（図２）でのインバータＩＮＶ１２（Ｋ＝√（１／８））と同等の反転しきい値電圧Ｖｉｎｖを有するインバータを、入力ノードＮａ及びノードＮｂの間に形成した状態となる。即ち、実施の形態１（図２）でのインバータＩＮＶ１２を含む初段インバータ経路ＩＰＴ２が選択されたのと等価な状態が形成される。

【0202】

又、ＶＩＳＷＰ［１］＝「１」，ＶＩＳＷＰ［２］～ＶＩＳＷＰ［５］＝「０」、かつ、ＶＩＳＷＮ［３］＝「１」，ＶＩＳＷＮ［１］＝ＶＩＳＷＮ［２］＝ＶＩＳＷＮ［４］＝ＶＩＳＷＮ［５］＝「０」とすると、（Ｗｐ／Ｌｐ）＝１、かつ、（Ｗｎ／Ｌｎ）＝４となる。従って、クロックドインバータＶＣＩＮＶは、実施の形態１（図２）でのインバータＩＮＶ１３（Ｋ＝√８）と同等の反転しきい値電圧Ｖｉｎｖを有するインバータを、入力ノードＮａ及びノードＮｂの間に形成した状態となる。即ち、実施の形態１（図２）でのインバータＩＮＶ１３を含む初段インバータ経路ＩＰＴ３が選択されたのと等価な状態が形成される。

【0203】

この様に、クロックドインバータＶＣＩＮＶでは、制御信号ＶＩＳＷＮ［１］～ＶＩＳＷＮ［Ｎ］，ＶＩＳＷＰ［１］～ＶＩＳＷＰ［Ｎ］に応じて、初段インバータのＰ型トランジスタのトランジスタサイズ及びＮ型トランジスタのトランジスタサイズの間の比を変えることで、反転しきい値電圧Ｖｉｎｖを可変に設定することが可能である。

【0204】

この結果、クロックドインバータＶＣＩＮＶによっても、実施の形態１でのインバータＩＮＶ１１～ＩＮＶ１３及び選択部２０と同様に、反転しきい値電圧Ｖｉｎｖが異なる複数の初段インバータ経路を選択することができる。具体的には、制御信号ＶＩＳＷＮ［Ｎ：１］，ＶＩＳＷＰ［Ｎ：１］の組み合わせによって形成される、反転しきい値電圧Ｖｉｎｖがそれぞれ異なる複数のインバータを初段インバータとする複数の初段インバータ経路の選択が等価的に可能となる。特に、Ｎビットの制御信号ＶＩＳＷＮ［Ｎ：１］，ＶＩＳＷＰ［Ｎ：１］の組み合わせ毎に反転しきい値電圧Ｖｉｎｖは異なるので、選択可能な初段インバータ経路の数が多くなる。

【0205】

又、制御信号ＶＩＳＷＮ［１］～ＶＩＳＷＮ［Ｎ］，ＶＩＳＷＰ［１］～ＶＩＳＷＰ［Ｎ］の全てを「０」に設定すると、クロックドインバータＶＣＩＮＶの出力ノードと、電源ラインＰＬ（ＶＤＤ）及び接地ラインＮＬ（ＧＮＤ）との経路が遮断されることで、クロックドインバータＶＣＩＮＶは停止される。この際には、貫通電流の発生が回避される。

【0206】

再び図１７を参照して、発振回路１００ｆでは、クロックドインバータＣＩＮＶの出力電圧ＶＢが第２論理回路３０の入力とされることで、実施の形態１に係る発振回路１００ａ（図２）と同様に、帰還抵抗４０の抵抗値Ｒｏｃ及び帰還容量５０の容量値Ｃｏｃに依存した周波数の発振信号Ｖｏｓｃが生成される。

【0207】

更に、発振回路１００ｆにおいても、実施の形態１と同様に、Ｋ＝１に対応する反転しきい値電圧Ｖｉｎｖが設定される様に制御信号ＶＩＳＷＮ［Ｎ：１］，ＶＩＳＷＰ［Ｎ：１］を設定した状態で発振回路１００ｆを動作させたときのデューティ比ＤＴ１（図９のＳ１１０）を取得することができる。

【0208】

そして、取得されたデューティ比ＤＴ１が５０（％）より大きいときはパラメータ値Ｋを低下させる一方で、デューティ比ＤＴ１が５０（％）より小さいときはパラメータ値Ｋを上昇させる様に、制御信号ＶＩＳＷＮ［Ｎ：１］，ＶＩＳＷＰ［Ｎ：１］を変更することで、実施の形態１と同様に、ＲＣ型発振回路の発振信号のデューティ比を調整することができる。

【0209】

この様に、実施の形態３の変形例に係る発振回路によれば、トランジスタサイズを可変制御可能なクロックドインバータＶＣＩＮＶの適用により、等価的に、反転しきい値電圧が異なる複数の初段インバータ経路の選択による発振信号Ｖｏｓｃのデューティ調整が可能となる。クロックドインバータＶＣＩＮＶを用いることで、実施の形態３と同様に回路面積及び消費電流の削減を図ることができるとともに、デューティ比の調整を細密化することが容易になる。

【0210】

又、クロックドインバータＣＩＮＶでの複数の初段インバータ経路の選択に応じて、当該経路の容量値が変化することで発振周波数が変動する場合には、実施の形態２で説明した遅延調整回路２５を、クロックドインバータＶＣＩＮＶの出力ノードに対して接続する構成とすることが可能である。但し、この場合には、制御信号ＶＩＳＷＮ［Ｎ：１］，ＶＩＳＷＰ［Ｎ：１］に応じて、当該出力ノードに付加される遅延容量を段階的に変化させる機構を設けることが必要となる。

【0211】

実施の形態４．
実施の形態４では、上述した、イネーブル信号の入力が可能な発振回路の構成例について説明する。

【0212】

図２０は、実施の形態４に係る発振回路１００ｇの構成例を説明する回路図である。
図２０に示される様に、発振回路１００ｇは、実施の形態１に係る発振回路１００ａ（図２）と比較して、帰還容量５０に代えて、帰還容量５０ｇを備える点で異なる。更に、第１論理回路１０が、インバータＩＮＶ１１～ＩＮＶ１３（図２）に代えて、ＮＡＮＤゲートで構成された等価的なインバータＩＮＶ１１Ｘ～ＩＮＶ１３Ｘを含む点で異なる。発振回路１００ｇのこれら以外の構成は、発振回路１００ａ（図２）と同様である。

【0213】

インバータＩＮＶ１１Ｘ～ＩＮＶ１３Ｘの各々を構成するＮＡＮＤゲートの入力の一方は、イネーブル信号ＥＮ１であり、入力の他方は、インバータＩＮＶ１１～ＩＮＶ１３の入力と同様の電圧ＶＡ（入力ノードＮａ）である。

【0214】

イネーブル信号ＥＮ１のＬレベル期間（「イネーブルオフ期間」とも称する）では、発振回路１００ｇの機能は停止されてインバータＩＮＶ１１Ｘ～ＩＮＶ１３Ｘの各出力、及び、発振信号ＶｏｓｃはＨレベルに固定される。これに対して、イネーブルオフが解除されて、イネーブル信号ＥＮ１がＬレベルからＨレベルに変化すると、発振回路１００ｇの動作が開始されて、発振信号Ｖｏｓｃが一定周波数でＨレベル及びＬレベルを繰り返す様になる。尚、インバータＩＮＶ１１Ｘ～ＩＮＶ１３Ｘの各々は、ＮＡＮＤゲートに代えて、ＮＯＲゲートによって構成されてもよい。ＮＯＲゲートを用いる場合には、イネーブル信号ＥＮ１に代えて、イネーブル信号ＥＮ１の反転信号（イネーブルオフ期間においてＨレベル）が、ＮＯＲゲートの入力の一方とされる。

【0215】

通常、発振回路は、電源起動による自動的な起動方法と、イネーブル信号により制御された高速起動方法とのアプリケーションに分かれており、実施の形態１～３は、前者の電源起動のアプリケーションに適している。これに対して、実施の形態４は、近年要求の高まる後者のアプリケーションに適している。後述する様に、実施の形態４を適用することにより、イネーブルオフ解除時における入力ノードＮａの瞬時的な電圧上昇を抑制することが可能となり、イネーブル信号により急速に起動するアプリケーションに好適となる。

【0216】

帰還容量５０ｇは、帰還容量５０と同様のキャパシタＣ１（容量値Ｃｏｃ）に加えて、イネーブル信号ＥＮ１に応じてオンオフされる制御スイッチＩＳＷｇ１を更に含む。制御スイッチＩＳＷｇは、入力ノードＮａと接続されるキャパシタＣ１の片側の電極と、接地ラインＮＬ（図３等）に相当するグランド（ＧＮＤ）との間に接続される。

【0217】

制御スイッチＩＳＷｇは、イネーブル信号ＥＮ１に応じてオンオフされるＰ型トランジスタ及びＮ型トランジスタの少なくとも一方によるトランスファゲートによって構成することができる。図２０の例では、制御スイッチＩＳＷｇは、イネーブル信号ＥＮ１をゲートに入力されるＰ型トランジスタＭＰｇ１と、イネーブル信号ＥＮ１の反転信号ＥＮ１Ｂをゲートに入力されるＮ型トランジスタＭＮｇ１とを並列接続することによって構成される。

【0218】

尚、実施の形態４及びその変形例では、キャパシタＣ１の極性は、入力ノードＮａ側を寄生容量の小さいトッププレート、逆側（ノードＮｃ側）を寄生容量の大きいボトムプレートとして構成される例を示しているが、同様の構成を、実施の形態１～３及びそれらの変形例に適用することも可能である。或いは、各実施の形態及びその変形例において、キャパシタＣ１の極性は任意である場合もある。又、キャパシタＣ１については、代表的には、ＭＩＭ（Metal Insulator Metal）構造を用いることができるが、それ以外にも、ＰＩＰ（Poly-Insulator Poly）構造、ＭＯＭ(Metal Oxide Metal)構造、或いは、電界効果トランジスタのゲート酸化膜容量を用いて構成することも可能である。

【0219】

ここで、図２１を用いて、発振回路１００ｇにおいて、制御スイッチＩＳＷｇ１を非配置とした場合における入力ノードＮａの電圧波形の比較例を説明する。図２３中には、当該比較例での電圧波形（入力電圧ＶＡ♯）が点線で示されるとともに、制御スイッチＩＳＷｇ１が配置された発振回路１００ｇにおける電圧波形（入力電圧ＶＡ）が実線で示される。

【0220】

イネーブルオフ解除時において、入力ノードＮａの初期電圧をＶＡＤＥとし、ノードＮｃの初期電圧ＶＣＤＥとすると、キャパシタＣ１には、電圧差（ＶＡＤＥ－ＶＣＤＥ）と容量値Ｃｏｃとの積に従う電荷量が蓄積されている。ここで、インバータＩＮＶ１１Ｘ～ＩＮＶ１３Ｘの出力ノードとノードＮｃとの間には１個のインバータＩＮＶ２が接続され、ノードＮｃと入力ノードＮａとの間にも１個のインバータＩＮＶが接続される。従って、イネーブルオフ期間では、インバータＩＮＶ１１Ｘ～ＩＮＶ１３Ｘの出力がＨレベルに固定されるため、ノードＮｃはＬレベルに固定され、ノードＮｄ及び入力ノードＮａはＨレベルに固定される。

【0221】

図２１に示される様に、時刻ｔｘにおいて、イネーブル信号ＥＮ１がＬレベルからＨレベル（ＶＤＤ）に変化するとイネーブルオフが解除される。上述の様に、イネーブルオフ期間である時刻ｔｘ前において、ＶＡ♯＝ＶＤＤである。又、キャパシタＣ１の両端間には、（ＶＡＤＥ－ＶＣＤＥ）＝ＶＤＤの電圧差が保持されている。

【0222】

時刻ｔｘにおいて、イネーブルオフが解除されたとき、イネーブル信号ＥＮ１がＨレベルに設定されるのに応じて、インバータＩＮＶ１１Ｘ～ＩＮＶ１３Ｘの出力がＨレベルからＬレベルに変化する。これに応じて、ノードＮｃの電圧ＶＣはＬレベルからＨレベルに変化し、ノードＮｄの電圧はＨレベルからＬレベルに変化する。しかしながら、帰還抵抗４０の抵抗値Ｒｏｃ及び帰還容量５０ｇの容量値ＣｏｃによるＲＣ時定数（Ｒｏｃ・Ｃｏｃ）の影響で、入力ノードＮａの入力電圧ＶＡ♯は、ＨレベルからＬレベルには即座に変化しない。

【0223】

この結果、時刻ｔｘでは、入力電圧ＶＡ♯は、キャパシタＣ１を介した容量結合によって、キャパシタＣ１に保持されていた電圧差（ＶＡＤＥ－ＶＣＤＥ）＝ＶＤＤだけ上昇する。この結果、時刻ｔｘにおいて、入力電圧ＶＡ♯は、瞬間的にＶＤＤの２倍まで上昇する。以降では、上述のＲＣ時定数に従って、入力電圧ＶＡ♯がインバータの反転しきい値電圧Ｖｉｎｖまで低下すると、図５の時刻ｔｃと同様の変化が入力電圧ＶＡ♯に生じて、ＶＡ♯＝Ｖｉｎｖ－ＶＤＤとなる。その後は、図５における時刻ｔｃ以降の入力電圧ＶＡと同様に、比較例の入力電圧ＶＡ♯は変化する。

【0224】

この様に、イネーブル信号に応じて動作する機能を有する発振回路１００ｅでは、制御スイッチＩＳＷｇ１を非配置とすると、イネーブルオフ期間（ＥＮ１＝Ｌレベル）が、上述のＲＣ時定数による遅延時間よりも長い場合に、イネーブルオフ解除時（図２１中の時刻ｔｘ）において、入力ノードＮａに瞬時的に過電圧が発生することが懸念される。

【0225】

非特許文献１には、インバータに供給される電源電圧（ＶＤＤ相当）をレギュレータによって制御可能とする構成が記載されており、この様なレギュレータを用いてイネーブルオフ期間にＶＤＤを低く制御すれば、上述した時刻ｔｘでの過電圧を抑制することが可能である。一方で、レギュレータ及びレベルシフタ等の追加配置が必要となる。又、第１論理回路１０中の論理反転回路を高耐圧素子で構成することで、過電圧に対処することも可能であるが、動作速度の低下、及び、回路面積の増加が懸念される。

【0226】

これに対して、実施の形態４に係る発振回路１００ｇでは、イネーブルオフ期間（ＥＮ１＝Ｌレベル）において、制御スイッチＩＳＷｇ１がオンすることによって、入力ノードＮａはグランドと接続される。このため、図２１中において、実線で示される様に、入力電圧ＶＡ＝０に固定される。これにより、キャパシタＣ１の両側電極の電圧差がゼロになるので、キャパシタＣ１の初期電荷はリセットされて、時刻ｔｘ時点においてもＶＡ＝０に維持される。

【0227】

時刻ｔｘ以降では、イネーブル信号ＥＮ１＝Ｈレベルに設定されて、制御スイッチＩＳＷｇ１がオフされるので、発振回路１００ｅは、実施の形態１に係る発振回路１００ａ（図２）と同様に動作する。従って、時刻ｔｘ以降での入力電圧ＶＡの波形は、図５での時刻ｔａ以降の入力電圧ＶＡの波形と同様となる。

【0228】

この様に、実施の形態４に係る発振回路では、第１論理回路１０がイネーブル信号ＥＮ１に応じて動作する構成下において、イネーブルオフ期間でのキャパシタＣ１の保持電荷の影響による、イネーブルオフ解除時における過電圧の発生を防止することができる。

【0229】

尚、図２０では、第１論理回路１０がイネーブル信号ＥＮ１に応じて動作する構成を例示したが、第２論理回路３０、又は、第１論理回路１０及び第２論理回路３０の両方が、イネーブル信号ＥＮ１に応じて動作する構成としても、キャパシタＣ１の入力ノードＮａ側に制御スイッチＩＳＷｇ１を配置することで、同様に過電圧を抑制することが可能である。

【0230】

実施の形態４の変形例．
図２２には、実施の形態４の変形例１に係る発振回路１００ｈの構成例を説明する回路図が示される。

【0231】

図２２に示される様に、発振回路１００ｈは、図２０の発振回路１００ｇと比較して、キャパシタＣ１の入力ノードＮａ側に設けられた制御スイッチＩＳＷｇ１に代えて、キャパシタＣ１のノードＮｃ側に設けられた制御スイッチＩＳＷｈ０及びＩＳＷｈ１を備える点で異なる。

【0232】

制御スイッチＩＳＷｈ１は、キャパシタＣ１のノードＮｃ側の片側の電極と、ノードＮｂとの間に接続されて、イネーブル信号ＥＮ１に応じてオンオフする。制御スイッチＩＳＷｈ１は、イネーブルオフ期間（ＥＮ１＝Ｌレベル）にオンする一方で、イネーブルオフの解除期間（ＥＮ１＝Ｈレベル）にオフされる。

【0233】

制御スイッチＩＳＷｈ０は、キャパシタＣ１のノードＮｃ側の片側の電極と、ノードＮｃとの間に接続されて、イネーブル信号ＥＮ０に応じてオンオフする。イネーブル信号ＥＮ０は、イネーブル信号ＥＮ１と同様に、イネーブルオフ期間にＬレベルに設定される一方で、イネーブルオフの解除期間にはＨレベルに設定される。制御スイッチＩＳＷｈ０は、イネーブルオフ期間（ＥＮ１＝Ｌレベル）にオフする一方で、イネーブルオフの解除期間（ＥＮ１＝Ｈレベル）にオンされる。但し、イネーブル信号ＥＮ０及びＥＮ１の間には、制御スイッチＩＳＷｈ０及びＩＳＷｈ１の両方がオンする期間が発生しないためのタイミング調整（デッドタイムの付与）が行われている。

【0234】

制御スイッチＩＳＷｈ１及びＩＳＷｈ０の各々は、イネーブル信号ＥＮ０又はＥＮ１に応じてオンオフされるＰ型トランジスタ及びＮ型トランジスタの少なくとも一方によるトランスファゲートによって構成することができる。図２０の例では、制御スイッチＩＳＷｈ１は、イネーブル信号ＥＮ１をゲートに入力されるＰ型トランジスタＭＰｈ１と、イネーブル信号ＥＮ１の反転信号ＥＮ１Ｂをゲートに入力されるＮ型トランジスタＭＮｈ１とを並列接続することによって構成される。又、制御スイッチＩＳＷｈ０は、イネーブル信号ＥＮ０をゲートに入力されるＮ型トランジスタＭＮｈ０と、イネーブル信号ＥＮ０の反転信号ＥＮ０Ｂをゲートに入力されるＰ型トランジスタＭＰｈ０とを並列接続することによって構成される。

【0235】

従って、発振回路１００ｈでは、イネーブルオフ期間（ＥＮ１＝Ｌレベル）において、キャパシタＣ１は、いずれもＨレベル（ＶＤＤ）に固定されている入力ノードＮａ及びノードＮｂの間に接続される。この結果、キャパシタＣ１の両側電極の電圧差がゼロになるので、イネーブルオフ期間におけるキャパシタＣ１の保持電荷（初期電荷）を、実施の形態４の発振回路１００ｅと同様にリセットすることができる。これにより、実施の形態４と同様に、イネーブルオフの解除時において、入力ノードＮａにＶＤＤを超える過電圧が発生することを防止できる。

【0236】

発振回路１００ｈにおいても、イネーブル信号ＥＮ０＝ＥＮ１＝Ｈレベルに設定されると、制御スイッチＩＳＷｈ１がオフされるとともに、制御スイッチＩＳＷｈ０がオンされることで、回路状態は、実施の形態１に係る発振回路１００ａ（図２）と同様となる。従って、イネーブルオフ期間の解除後には、発振回路１００ｈは、発振回路１００ａと同様に動作して、発振信号Ｖｏｓｃを生成することができる。

【0237】

実施の形態４の変形例１に係る発振回路１００ｈでは、実施の形態４に係る発振回路１００ｅと同様に、イネーブルオフ解除時における入力ノードＮａの過電圧を抑制することができる。更に、発振回路１００ｉでは、発振信号Ｖｏｓｃの生成時（ＥＮ１＝Ｈレベル期間）において、入力ノードＮａに接続されるオフ状態の制御スイッチを非配置とすることができる。この結果、発振回路１００ｉは、発振回路１００ｇ（図２０）と比較すると、発振周波数を定める入力ノードＮａに付加される寄生容量を抑制することで、発振信号Ｖｏｓｃの周波数精度を高めることができる。

【0238】

尚、図２２中では、制御スイッチＩＳＷｈ１は、キャパシタＣ１のノードＮｃ側の電極（入力ノードＮａと反対側の電極）と、ノードＮｂとの間に接続される例を示したが、ノードＮｂに代えて、イネーブルオフ期間において入力ノードＮａと同レベル（Ｈ／Ｌレベル）の電圧を保持する他のノードと接続されてもよい。同様に、制御スイッチＩＳＷｈ０についても、ノードＮｃに代えて、イネーブルオフの解除後において入力ノードＮａと逆レベル（Ｈ／Ｌレベル）の電圧が現れる他のノードと、キャパシタＣ１のノードＮｃ側の電極との間に接続されてもよい。

【0239】

実施の形態４の変形例２．
図２３には、実施の形態４の変形例２に係る発振回路１００ｉの構成例を説明する回路図が示される。

【0240】

図２２に示される様に、発振回路１００ｉは、図２０の発振回路１００ｇと比較して、制御スイッチＩＳＷｇ１に代えて、キャパシタＣ１の両端に設けられた制御スイッチＩＳＷｉ０，ＩＳＷｉ１、及び、制御スイッチＩＳＷｉ２，ＩＳＷｉ３を備える点で異なる。

【0241】

制御スイッチＩＳＷｉ０は、キャパシタＣ１の入力ノードＮａ側の電極と、入力ノードＮａとの間に接続されて、イネーブル信号ＥＮ０に応じてオンオフする。制御スイッチＩＳＷｉ１は、キャパシタＣ１の入力ノードＮａ側の電極と、グランド（ＧＮＤ）との間に接続されて、イネーブル信号ＥＮ１に応じてオンオフする。

【0242】

制御スイッチＩＳＷｉ０は、イネーブルオフ期間（ＥＮ０＝Ｌレベル）にオフする一方で、イネーブルオフの解除期間（ＥＮ０＝Ｈレベル）にオンする。反対に、制御スイッチＩＳＷｉ１は、イネーブルオフ期間（ＥＮ１＝Ｌレベル）にオンする一方で、イネーブルオフの解除期間（ＥＮ１＝Ｈレベル）にオフされる。

【0243】

制御スイッチＩＳＷｉ２は、キャパシタＣ１のノードＮｃ側の片側電極と、ノードＮｃとの間に接続されて、イネーブル信号ＥＮ２に応じてオンオフする。制御スイッチＩＳＷｉ３は、キャパシタＣ１のノードＮｃ側の片側の電極と、グランド（ＧＮＤ）との間に接続されて、イネーブル信号ＥＮ３に応じてオンオフする。

【0244】

制御スイッチＩＳＷｉ２は、イネーブルオフ期間（ＥＮ２＝Ｌレベル）にオフする一方で、イネーブルオフの解除期間（ＥＮ２＝Ｈレベル）にオンする。反対に、制御スイッチＩＳＷｉ３は、イネーブルオフ期間（ＥＮ３＝Ｌレベル）にオンする一方で、イネーブルオフの解除期間（ＥＮ３＝Ｈレベル）にオフされる。

【0245】

尚、イネーブル信号ＥＮ０～ＥＮ３の間には、制御スイッチＩＳＷｉ０及びＩＳＷｉ１の両方がオンする期間、制御スイッチＩＳＷｉ２及びＩＳＷｉ３の両方がオンする期間、制御スイッチＩＳＷｉ０及びＩＳＷｉ３の両方がオンする期間、及び、制御スイッチＩＳＷｉ１及びＩＳＷｉ２の両方がオンする期間のいずれもが発生しないためのタイミング調整（デッドタイム付与）が適宜行われる。

【0246】

制御スイッチＩＳＷｉ０～ＩＳＷｉ３の各々は、イネーブル信号ＥＮ０～ＥＮ３に応じてオンオフされるＰ型トランジスタ及びＮ型トランジスタの少なくとも一方によるトランスファゲートによって構成することができる。図２３の例では、制御スイッチＩＳＷｉ０は、イネーブル信号ＥＮ０をゲートに入力されるＮ型トランジスタＭＮｉ１０と、イネーブル信号ＥＮ０の反転信号ＥＮ０Ｂをゲートに入力されるＰ型トランジスタＭＰｉ１０とを並列接続することによって構成される。又、制御スイッチＩＳＷｉ１は、イネーブル信号ＥＮ１をゲートに入力されるＰ型トランジスタＭＰｉ１１と、イネーブル信号ＥＮ１の反転信号ＥＮ１Ｂをゲートに入力されるＮ型トランジスタＭＮｉ１１とを並列接続することによって構成される。

【0247】

同様に、図２３の例では、制御スイッチＩＳＷｉ３は、イネーブル信号ＥＮ３をゲートに入力されるＰ型トランジスタＭＰｈｉ１３と、イネーブル信号ＥＮ３の反転信号ＥＮ３Ｂをゲートに入力されるＮ型トランジスタＭＮｉ１３とを並列接続することによって構成される。又、制御スイッチＩＳＷｉ２は、イネーブル信号ＥＮ２をゲートに入力されるＮ型トランジスタＭＮｉ１２と、イネーブル信号ＥＮ２の反転信号ＥＮ２Ｂをゲートに入力されるＰ型トランジスタＭＰｉ１２とを並列接続することによって構成される。

【0248】

従って、発振回路１００ｉでは、イネーブルオフ期間（ＥＮ０～ＥＮ３＝Ｌレベル）において、キャパシタＣ１の両端はグランド（ＧＮＤ）と接続されるので、キャパシタＣ１の両側電極の電圧差がゼロになる。この結果、イネーブルオフ期間におけるキャパシタＣ１の保持電荷（初期電荷）を、実施の形態４の発振回路１００ｅと同様にリセットすることができる。これにより、実施の形態４と同様に、イネーブルオフの解除時において、入力ノードＮａにＶＤＤを超える過電圧が発生することを防止できる。

【0249】

発振回路１００ｉにおいても、イネーブル信号ＥＮ０～ＥＮ３がＨレベルに設定されると、制御スイッチＩＳＷｉ１，ＩＳＷｉ３がオフされるとともに、制御スイッチＩＳＷｈ０，ＩＳＷｉ２がオンされることで、回路状態は、実施の形態１に係る発振回路１００ａ（図２）と同様となる。従って、イネーブルオフ期間の解除後には、発振回路１００ｉは、発振回路１００ａと同様に動作して、発振信号Ｖｏｓｃを生成することができる。

【0250】

実施の形態４の変形例２に係る発振回路１００ｉでは、先に説明した発振回路１００ｇ，１００ｈと比較して、イネーブルオフ解除時におけるキャパシタＣ１の保持電荷（初期電荷）をより確実にリセットすることができる。

【0251】

尚、実施の形態４及びその変形例において、制御スイッチの個数は任意に調整することが可能である。又、本実施の形態１～４及びそれらの変形例において、ノードＮｂは「第１ノード」に対応し、ノードＮｄは「第２ノード」に対応し、ノードＮｃは「第４ノード」に対応する。尚、本実施の形態では、第２論理回路３０が２個のインバータ（ＩＮＶ２，ＩＮＶ３）で構成される例を示したので、ノードＮｄは帰還抵抗４０が接続される「第３ノード」にも対応している。

【0252】

尚、実施の形態１～４及びそれらの変形例において、第２論理回路３０が２個のインバータ（論理反転回路）で構成される例を示したが、当該個数は任意である。この際に、帰還容量５０は、入力ノードＮａと、偶数段直列接続されたインバータ（論理反転回路）が入力ノードＮａとの間に存在している、任意の論理反転回路（インバータ）の出力ノードとの間に接続することができる。同様に、帰還抵抗４０は、入力ノードＮａと、奇数段直列接続されたインバータ（論理反転回路）が入力ノードＮａとの間に存在している、任意の論理反転回路（インバータ）の出力ノードとの間に接続することができる。

【0253】

又、発振信号Ｖｏｓｃについても、第２論理回路３０の最終段のインバータの出力とする必要はなく、第２論理回路３０を構成する少なくとも１個のインバータの任意の出力信号を、発振信号Ｖｏｓｃとすることが可能である。

【0254】

又、実施の形態１～４及びそれらの変形例では、抵抗又はインバータの接続を制御するトランジスタ（選択部２０及び抵抗制御部４５を構成するトランジスタ）を電界効果トランジスタで例示したが、スイッチ制御するトランジスタは、バイポーラトランジスタへ置換することも可能である。即ち、Ｐ型のスイッチトランジスタは、ｐｎｐ型のバイポーラトランジスタによっても構成することが可能であり、Ｎ型のスイッチトランジスタは、ｎｐｎ型のバイポーラトランジスタによって構成することも可能である。

【0255】

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示による技術的範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0256】

１０ 第１論理回路、２０ 選択部、２５，２６ 遅延調整回路、３０ 第２論理回路、４０ 帰還抵抗、４５ 抵抗制御部、５０ 帰還容量、９０ 制御回路、１００ａ～１００ｉ 発振回路、２０１～２０３ 回路ブロック、Ｃ１ キャパシタ、ＣＩＮＶ，ＣＩＮＶ１～ＣＩＮＶＮ，ＣＩＮＶ１１～ＣＩＮＶ１３，ＶＣＩＮＶ クロックドインバータ、ＣＮＴ１，ＣＮＴ２，ＶＩＳＷ，ＶＩＳＷ１～ＶＩＳＷ３，ＶＩＳＷ１Ｂ，ＶＩＳＷ１Ｂ～ＶＩＳＷ３Ｂ，ＶＩＳＷＮ［Ｎ：１］，ＶＩＳＷＰ［Ｎ：１］，ＶＲＳＷ１～ＶＲＳＷ３ 制御信号、ＥＮ０～ＥＮ３ イネーブル信号、ＥＮ０Ｂ～ＥＮ３Ｂ 反転信号（イネーブル信号）、Ｃｇｄｎ，Ｃｇｓｐ ゲート容量、Ｃｐｎ，Ｃｐｐ 寄生容量、Ｃｏｃ 容量値（帰還容量）、ＤＤＳＷ，ＤＤＳＷ１～ＤＤＳＷ３，ＤＳＷ，ＤＳＷ１～ＤＳＷ３，ＤＳＷ１１～ＤＳＷ１３ ダミースイッチ回路、ＧＮＤ 接地電圧、ＩＮＶ，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ１１～ＩＮＶ１３，ＩＮＶ１１Ｘ～ＩＮＶ１３Ｘ インバータ、ＩＳＷｇ１，ＩＳＷｈ０～ＩＳＷｈ１，ＩＳＷｉ０～ＩＳＷｉ２ 制御スイッチ、ＩＰＴ１～ＩＰＴ３，ＩＰＴ１１～ＩＰＴ１３，ＩＰＴ２１～ＩＰＴ２３，ＩＰＴ３１～ＩＰＴ３３，ＩＰＴＭ 初段インバータ経路、ＩＳＷ，ＩＳＷ１～ＩＳＷ３，ＩＳＷ１１～ＩＳＷ１３ スイッチ回路、ＮＬ 接地ライン、Ｎａ 入力ノード、Ｎｂ～Ｎｄ ノード、Ｎｏ 出力ノード（インバータ）、ＰＬ 電源ライン、Ｓｐｌ パルス信号、Ｒ１～Ｒ３ 抵抗素子、Ｒｏｃ 抵抗値（帰還抵抗）、Ｔｄｎ 第１遅延時間（立上がりエッジ）、Ｔｄｐ 第２遅延時間（立下りエッジ）、Ｔｏｓｃ 発振周期、ＶＤＤ 電源電圧、Ｖｉｎｖ 反転しきい値電圧、Ｖｏｓｃ 発振信号。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】