特許 7599999 バンドギャップ型基準電圧発生回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-06

(45)【発行日】2024-12-16

(54)【発明の名称】バンドギャップ型基準電圧発生回路

(51)【国際特許分類】

   G05F 3/30 20060101AFI20241209BHJP

【ＦＩ】

G05F3/30

【請求項の数】 3

(21)【出願番号】P 2021040181

(22)【出願日】2021-03-12

(65)【公開番号】P2022139688

(43)【公開日】2022-09-26

【審査請求日】2023-01-26

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】池内 克之

【審査官】白井 孝治

(56)【参考文献】

【文献】米国特許第０６４６２５２６（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ ３／００～ ３／３０

(57)【特許請求の範囲】

【請求項1】

出力端に接続された第１のノードと、
第１の電流源に接続された第２のノードと、
第２の電流源に接続された第３のノードと、
第４のノードと、
前記第１のノードにベースが接続された第１のバイポーラ接合トランジスタと、
前記第１のノードにベースが接続された第２のバイポーラ接合トランジスタと、
前記第２のノードと前記第４のノードとの間にエミッタ・コレクタ路が接続され、前記第１のバイポーラ接合トランジスタの出力電流を増幅する第３のバイポーラ接合トランジスタと、
前記第３のノードと前記第４のノードとの間にエミッタ・コレクタ路が接続され、前記第２のバイポーラ接合トランジスタの出力電流を増幅する第４のバイポーラ接合トランジスタと、
前記第１の電流源を構成する第１の抵抗と、
前記第２の電流源を構成する第２の抵抗と、
一端が前記第２のバイポーラ接合トランジスタのエミッタに接続され、他端が第４のバイポーラ接合トランジスタのベースに接続された第３の抵抗と、
一端が前記第４のノードに接続され、他端が接地される第４の抵抗と、
を具備することを特徴とするバンドギャップ型基準電圧発生回路。

【請求項2】

前記第１と第３のバイポーラ接合トランジスタは、第１のダーリントンペアを構成し、前記第２と第４のバイポーラ接合トランジスタは、第２のダーリントンペアを構成することを特徴とする請求項１に記載のバンドギャップ型基準電圧発生回路。

【請求項3】

前記第１の抵抗と前記第２の抵抗に生じた電圧降下の差分に応じた出力信号を前記第１のノードに供給する差動増幅回路と、
を備えることを特徴とする請求項１または２に記載のバンドギャップ型基準電圧発生回路。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、バンドギャップ型基準電圧発生回路に関する。

【背景技術】

【0002】

従来、バンドギャップ電圧（半導体の固有電圧で、シリコンの場合は約１．２Ｖ）を利用したバンドギャップ型基準電圧発生回路が知られている。従来のバンドギャップ型基準電圧発生回路を、図６を用いて説明する。

【0003】

図６に示すバンドギャップ型基準電圧発生回路は、Ｂｒｏｋａｗセルを構成するＮＰＮ型バイポーラ接合トランジスタ５０と６０、及び抵抗Ｒ３とＲ４を有する。以降、バイポーラ接合トランジスタをＢＪＴと表記する場合が有る。ＮＰＮ型ＢＪＴ５０のエミッタは、抵抗Ｒ３、Ｒ４の接続点Ｎ０１に接続される。

【0004】

ＮＰＮ型ＢＪＴ５０のコレクタには定電流源３０が接続される。定電流源３０は電流Ｉ１を供給する。ＮＰＮ型ＢＪＴ６０のコレクタには定電流源４０が接続される。定電流源４０は電流Ｉ２を供給する。電流Ｉ１と電流Ｉ２は同じ値に設定される。抵抗Ｒ４は、基準電圧Ｖ_ＲＥＦの温度係数を調整する抵抗であり、抵抗Ｒ３との抵抗値の比の設定により基準電圧Ｖ_ＲＥＦの温度係数を調整する。

【0005】

ＮＰＮ型ＢＪＴ５０とＮＰＮ型ＢＪＴ６０のエミッタ面積比は、１対Ｎに設定される。Ｎは、１より大きい任意の正数である。抵抗ＲＢ１は、ＮＰＮ型ＢＪＴ５０のベース抵抗を示す。抵抗ＲＢ２は、ＮＰＮ型ＢＪＴ６０のベース抵抗を示す。ＮＰＮ型ＢＪＴ５０と６０のエミッタ面積の比Ｎに応じて、抵抗ＲＢ１と抵抗ＲＢ２の抵抗値の比は１対（１／Ｎ）となる。すなわち、ＮＰＮ型ＢＪＴ５０のベース抵抗をＲＢとすると、ＮＰＮ型ＢＪＴ６０のベース抵抗は、ＲＢ／Ｎとなる。抵抗Ｒ３の両端に、ＮＰＮ型ＢＪＴ５０と６０のベース・エミッタ間電圧の差電圧ΔＶ_ＢＥが生じる。差電圧ΔＶ_ＢＥは、ボルツマン係数ｋ、絶対温度Ｔ、電子の電荷ｑ、ＮＰＮ型ＢＪＴ５０と６０のエミッタ面積の比Ｎを用いて、（ｋＴ／ｑ）・ｌｎＮで示される。

【0006】

電流Ｉ１とＩ２を同じ値、すなわち、ＮＰＮ型ＢＪＴ５０と６０のコレクタ電流を同じ値Ｉ_Ｃに設定すると、ＮＰＮ型ＢＪＴ５０のベース・エミッタ間電圧Ｖ_{ＢＥ１ｒｅａｌ}とＮＰＮ型ＢＪＴ６０のベース・エミッタ間電圧Ｖ_{ＢＥ２ｒｅａｌ}は、式（１）、式（２）で示される。

【0007】

【数1】

【数2】

ここで、βは、ＮＰＮ型ＢＪＴ５０と６０の電流利得を示し、両方のＮＰＮ型ＢＪＴ５０と６０の電流利得は同じであると仮定している。Ｖ_{ＢＥ１ｉｄｅａｌ}は、電流利得を無限大とした時のＮＰＮ型ＢＪＴ５０のベース・エミッタ間電圧であり、同様に、Ｖ_{ＢＥ２ｉｄｅａｌ}は、電流利得を無限大とした時のＮＰＮ型ＢＪＴ６０のベース・エミッタ間電圧である。尚、電流利得を無限大とした時のベース・エミッタ間電圧は、ボルツマン係数ｋ、絶対温度Ｔ、電子の電荷ｑ、コレクタ電流Ｉ_Ｃ、飽和電流Ｉ_Ｓを用いて、（ｋＴ／ｑ）・ｌｎ（Ｉ_Ｃ／Ｉ_Ｓ）で示される。

【0008】

抵抗Ｒ４に生じる電圧降下Ｖ_{Ｒ４ｒｅａｌ}は、ＮＰＮ型ＢＪＴ５０と６０に流れるコレクタ電流とエミッタ電流の和の電流によって生じる為、式（３）で示される。

【0009】

【数3】

ここで、Ｒ４は、抵抗Ｒ４の抵抗値を示す。

【0010】

ＮＰＮ型ＢＪＴ５０とＮＰＮ型ＢＪＴ６０のベースが共通に接続されたノードＮ００の基準電圧Ｖ_ＲＥＦは、式（４）で示される。尚、ノードＮ００にベース電流を供給する構成は、省略している。

【0011】

【数4】

ここで、Ｖ_{ＲＥＦｉｄｅａｌ}は、Ｖ_{ＢＥ１ｉｄｅａｌ}＋２・Ｉ_Ｃ・Ｒ４である。

【0012】

式（４）に示す様に、基準電圧Ｖ_ＲＥＦには、ベース抵抗ＲＢに起因する電圧成分が存在することが分かる。

【0013】

ベース抵抗ＲＢの温度係数は、Ｓｉ半導体の場合、正の値となる。従って、基準電圧Ｖ_ＲＥＦは、正の温度係数を持つ電圧成分を含むことになる。また、ベース抵抗ＲＢのばらつきにより、基準電圧Ｖ_ＲＥＦの値が変動する。発明者は、このバンドギャップ型基準電圧発生回路の基準電圧Ｖ_ＲＥＦの特性に着目し、ベース抵抗ＲＢの影響を低減することが出来るバンドギャップ型基準電圧発生回路を提案する。

【先行技術文献】

【特許文献】

【0014】

【文献】特許第６１３６４８０号公報

【発明の概要】

【発明が解決しようとする課題】

【0015】

一つの実施形態は、ベース抵抗の影響を低減して安定した基準電圧を出力することが出来るバンドギャップ型基準電圧発生回路を提供することを目的とする。

【課題を解決するための手段】

【0016】

一つの実施形態によれば、バンドギャップ型基準電圧発生回路は、出力端に接続された第１のノードと、第１の電流源に接続された第２のノードと、第２の電流源に接続された第３のノードと、第４のノードと、前記第１のノードにベースが接続された第１のバイポーラ接合トランジスタと、前記第１のノードにベースが接続された第２のバイポーラ接合トランジスタと、前記第２のノードと前記第４のノードとの間にエミッタ・コレクタ路が接続され、前記第１のバイポーラ接合トランジスタの出力電流を増幅する第３のバイポーラ接合トランジスタと、前記第３のノードと前記第４のノードとの間にエミッタ・コレクタ路が接続され、前記第２のバイポーラ接合トランジスタの出力電流を増幅する第４のバイポーラ接合トランジスタと、前記第１の電流源を構成する第１の抵抗と、前記第２の電流源を構成する第２の抵抗と、一端が前記第２のバイポーラ接合トランジスタのエミッタに接続され、他端が第４のバイポーラ接合トランジスタのベースに接続された第３の抵抗と、一端が前記第４のノードに接続され、他端が接地される第４の抵抗と、を具備する。

【図面の簡単な説明】

【0017】

【図1】第１の実施形態のバンドギャップ型基準電圧発生回路の構成を示す図。

【図2】第１の実施形態のバンドギャップ型基準電圧発生回路の効果を説明する為の図。

【図3】第２の実施形態のバンドギャップ型基準電圧発生回路の構成を示す図。

【図4】第３の実施形態のバンドギャップ型基準電圧発生回路の構成を示す図。

【図5】第４の実施形態のバンドギャップ型基準電圧発生回路の構成を示す図。

【図6】従来のバンドギャップ型基準電圧発生回路の構成を示す図。

【発明を実施するための形態】

【0018】

以下に添付図面を参照して、実施形態にかかるバンドギャップ型基準電圧発生回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

【0019】

（第１の実施形態）
図１は、第１の実施形態のバンドギャップ型基準電圧発生回路の構成を示す図である。本実施形態は、ノードＮ１乃至Ｎ４を有する。ノードＮ１は出力端３に接続される。ノードＮ２は、抵抗Ｒ１を介して、電源電圧Ｖ_ＤＤが印加される電源ライン１に接続される。ノードＮ３は、抵抗Ｒ２を介して、電源ライン１に接続される。抵抗Ｒ１、Ｒ２は電流源を構成する。

【0020】

本実施形態は、ダーリントンペア１０Ａを有する。ダーリントンペア１０Ａは、ノードＮ１にベースが接続されたＮＰＮ型ＢＪＴ１１と、ＮＰＮ型ＢＪＴ１２を有する。ＮＰＮ型ＢＪＴ１１と１２のコレクタは、ノードＮ２に接続される。ＮＰＮ型ＢＪＴ１２のエミッタ・コレクタ路は、ノードＮ２とノードＮ４との間に接続される。ＮＰＮ型ＢＪＴ１２のベースはＮＰＮ型ＢＪＴ１１のエミッタに接続され、ＮＰＮ型ＢＪＴ１２はＮＰＮ型ＢＪＴ１１の出力電流を増幅する。ＮＰＮ型ＢＪＴ１２のベース抵抗は、便宜上、省略している。

【0021】

本実施形態は、ダーリントンペア１０Ｂを有する。ダーリントンペア１０Ｂは、ノードＮ１にベースが接続されたＮＰＮ型ＢＪＴ２１と、ＮＰＮ型ＢＪＴ２２を有する。ＮＰＮ型ＢＪＴ２１と２２のコレクタは、ノードＮ３に接続される。ＮＰＮ型ＢＪＴ２１のエミッタは、抵抗Ｒ３を介してノードＮ４に接続される。ＮＰＮ型ＢＪＴ２２のエミッタ・コレクタ路は、ノードＮ３とノードＮ４との間に接続される。ＮＰＮ型ＢＪＴ２２のベースはＮＰＮ型ＢＪＴ２１のエミッタに接続され、ＮＰＮ型ＢＪＴ２２はＮＰＮ型ＢＪＴ２１の出力電流を増幅する。ＮＰＮ型ＢＪＴ２２のベース抵抗は、便宜上、省略している。

【0022】

本実施形態は、ノードＮ２と電源ライン１との間に接続される抵抗Ｒ１を有する。抵抗Ｒ１は、ダーリントンペア１０Ａと電源ライン１との間に接続され、電流源を構成する。同様に、抵抗Ｒ２は、ダーリントンペア１０Ｂと電源ライン１との間に接続され電流源を構成する。抵抗Ｒ１と抵抗Ｒ２の抵抗値は同じ値に設定される。

【0023】

本実施形態は、電流源を構成する抵抗Ｒ１と抵抗Ｒ２に生じた電圧降下の差分に応じた出力信号をノードＮ１に供給する差動増幅回路２を有する。差動増幅回路２の反転入力端（－）には、ノードＮ２の電圧が供給され、非反転入力端（＋）には、ノードＮ３の電圧が供給される。

【0024】

差動増幅回路２は、ノードＮ２とＮ３の電圧を比較し、抵抗Ｒ１と抵抗Ｒ２における電圧降下が同じになるようにノードＮ１の電圧を制御する。従って、抵抗Ｒ１と抵抗Ｒ２の抵抗値を同じ値に設定した場合には、ダーリントンペア１０Ａと１０Ｂに供給される電流Ｉ１とＩ２が同じ値になる様に制御される。

【0025】

ノードＮ１は、出力端３に接続される。出力端３は、基準電圧Ｖ_ＲＥＦを出力する。

【0026】

本実施形態のバンドギャップ型基準電圧発生回路においては、Ｂｒｏｋｏｗａセルを構成するセルはダーリントンペア１０Ａ、１０Ｂを有する。すなわち、ノードＮ１にベースが接続されたＮＰＮ型ＢＪＴ１１、２１の出力電流を夫々増幅するＮＰＮ型ＢＪＴ１２、２２を有する。この為、ＮＰＮ型ＢＪＴ１１、２１の電流利得をβ１、ＮＰＮ型ＢＪＴ１２、２２の電流利得をβ２とすると、ダーリントンペア１０Ａ、１０Ｂの電流利得βは、β１・β２＋β１＋β２となる。

【0027】

従って、基準電圧Ｖ_ＲＥＦは、既述した式（４）に示すβに代えて、電流利得β１・β２＋β１＋β２を代入した式で示すことが出来る。すなわち、ダーリントンペア１０Ａ、１０Ｂを備えた構成とすることで、式（４）に示す第２項の分母の値を大きくすることが出来る為、ベース抵抗ＲＢの影響を低減することが出来る。これにより、ベース抵抗ＲＢに起因する基準電圧Ｖ_ＲＥＦの温度係数の変化を抑制し、また、ベース抵抗ＲＢの抵抗値のばらつきに起因する基準電圧Ｖ_ＲＥＦのばらつきを抑制することが出来る。

【0028】

図２は、第１の実施形態の効果を説明する為の図である。従来のバンドギャップ型基準電圧生成回路との比較結果を示す。

【0029】

図２の上段は、本実施形態のバンドギャップ型基準電圧発生回路が生成する基準電圧Ｖ_ＲＥＦを縦軸に示し、横軸は温度を示す。－５０℃から１９０℃まで変化させた場合のシミュレーション結果を示す。実線１００は、ベース抵抗ＲＢを１３０Ωに設定した場合のシミュレーション結果を示し、実線１０１は、ベース抵抗ＲＢを３３０Ωに設定した場合のシミュレーション結果を示す。

【0030】

下段は、図６の従来の構成のバンドギャップ型基準電圧発生回路の基準電圧Ｖ_ＲＥＦを示す。同様に－５０℃から１９０℃まで変化させた場合のシミュレーション結果を示す。実線２００は、ベース抵抗ＲＢを１３０Ωに設定した場合のシミュレーション結果を示し、実線２０１は、ベース抵抗ＲＢを３３０Ωに設定した場合のシミュレーション結果を示す。

【0031】

尚、シミュレーションにおいては、ダーリントンペア１０ＡのＮＰＮ型ＢＪＴ１１、１２のチップ面積に対して、ダーリントンペア１０ＢのＮＰＮ型ＢＪＴ２１、２２のチップ面積を４倍に設定し、従来構成においては、ＮＰＮ型ＢＪＴ５０に対してＮＰＮ型ＢＪＴ６０のチップ面積を８倍に設定した。すなわち、全体の素子の面積比は、本実施形態が１０（＝２×４＋２×１）で、従来の構成が９（＝８＋１）とし、バンドギャップ型基準電圧発生回路を略同じチップ面積で構成してシミュレーションを行った。

【0032】

下段に示す従来の構成のバンドギャップ型基準電圧発生回路に比べ、本実施形態においては、温度特性が改善されていることが分かる。特にベース抵抗ＲＢが高い値の場合に、改善の効果が顕著となる。基準電圧Ｖ_ＲＥＦの温度係数の一次近似した値を２７℃における基準電圧Ｖ_ＲＥＦで割った値は、従来の構成においては、ベース抵抗ＲＢを１３０Ωに設定したシミュレーションにおいては、－０．０５ｐｐｍ／℃、ベース抵抗ＲＢを３３０Ωに設定したシミュレーションにおいては１．３３ｐｐｍ／℃であるのに対し、本実施形態においては、ベース抵抗ＲＢを１３０Ωに設定したシミュレーションにおいては、－０．１４ｐｐｍ／℃、ベース抵抗ＲＢを３３０Ωに設定したシミュレーションにおいては０．１７ｐｐｍ／℃であった。本実施形態によれば、ベース抵抗ＲＢの影響が低減される為、基準電圧Ｖ_ＲＥＦの温度特性を改善し、ベース抵抗ＲＢのばらつきの影響を低減して安定した基準電圧Ｖ_ＲＥＦを提供することが出来る。

【0033】

本実施形態によれば、基準電圧Ｖ_ＲＥＦにおけるベース抵抗ＲＢの影響が低減され、温度変化に伴う変動が抑制された安定した基準電圧Ｖ_ＲＥＦを得ることが出来る。例えば、ＣＭＯＳプロセスでバイポーラ接合型トランジスタを生成した場合には、電流利得が小さくなる傾向が有る。本実施形態によれば、電流利得を高めることが出来るバンドギャップ型基準電圧発生回路を提供することが出来る為、製造工程等で制約が有る場合でも、ベース抵抗ＲＢの影響が低減されたバンドギャップ型基準電圧発生回路を提供することが出来る。

【0034】

尚、本実施形態によれば、基準電圧Ｖ_ＲＥＦは、ダーリントンペア１０Ａを構成するＮＰＮ型ＢＪＴ１１、１２のベース・エミッタ間電圧と抵抗Ｒ４における電圧降下の和の値になる。従って、例えば、２Ｖ以上の基準電圧Ｖ_ＲＥＦを得る場合に好適する。

【0035】

（第２の実施形態）
図３は、第２の実施形態のバンドギャップ型基準電圧発生回路の構成を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複する記載は必要な場合にのみ行う。以降、同様である。

【0036】

本実施形態は、インバーテッドダーリントンペア２０Ａ、２０Ｂを有する。インバーテッドダーリントンペア２０Ａは、ノードＮ１にベースが接続されたＮＰＮ型ＢＪＴ１１と、ＰＮＰ型ＢＪＴ１３を有する。ＰＮＰ型ＢＪＴ１３のエミッタは、ノードＮ２に接続される。ＰＮＰ型ＢＪＴ１３のコレクタとＮＰＮ型ＢＪＴ１１のエミッタは、ノードＮ４に接続される。ＰＮＰ型ＢＪＴ１３のエミッタ・コレクタ路は、ノードＮ２とノードＮ４との間に接続される。ＰＮＰ型ＢＪＴ１３のベースはＮＰＮ型ＢＪＴ１１のエミッタに接続され、ＰＮＰ型ＢＪＴ１３はＮＰＮ型ＢＪＴ１１の出力電流を増幅する。ＰＮＰ型ＢＪＴ１３のベース抵抗は、便宜上、省略している。尚、インバーテッドダーリントンペアは、Ｓｚｉｋｌａｉペアと呼ばれる場合が有る。

【0037】

インバーテッドダーリントンペア２０Ｂは、ノードＮ１にベースが接続されたＮＰＮ型ＢＪＴ２１と、ＰＮＰ型ＢＪＴ２３を有する。ＰＮＰ型ＢＪＴ２３のエミッタは、ノードＮ３に接続される。ＮＰＮ型ＢＪＴ２１のエミッタとＰＮＰ型ＢＪＴ２３のコレクタは、抵抗Ｒ３を介してノードＮ４に接続される。ＰＮＰ型ＢＪＴ２３のエミッタ・コレクタ路は、ノードＮ３とノードＮ４との間に接続される。ＰＮＰ型ＢＪＴ２３のベースはＮＰＮ型ＢＪＴ２１のコレクタに接続され、ＰＮＰ型ＢＪＴ２３はＮＰＮ型ＢＪＴ２１の出力電流を増幅する。ＰＮＰ型ＢＪＴ２３のベース抵抗は、便宜上、省略している。

【0038】

インバーテッドダーリントンペア２０Ａの電流利得は、ＮＰＮ型ＢＪＴ１１の電流利得をβ１、ＰＮＰ型ＢＪＴ１３の電流利得をβ２とすると、β１・β２＋β１で示される。同様に、インバーテッドダーリントンペア２０Ｂの電流利得は、ＮＰＮ型ＢＪＴ２１の電流利得をβ１、ＰＮＰ型ＢＪＴ２３の電流利得をβ２とすると、β１・β２＋β１で示される。従って、基準電圧Ｖ_ＲＥＦは、既述した式（４）において、βにβ１・β２＋β１を代入した式で示される。この為、ベース抵抗ＲＢの影響を低減することが出来る為、基準電圧Ｖ_ＲＥＦの温度特性を改善し、広範囲の温度帯域において安定した基準電圧Ｖ_ＲＥＦを供給することが出来る。

【0039】

本実施形態によれば、インバーテッドダーリントンペア２０Ａ、２０Ｂを有する構成とすることにより、ベース抵抗ＲＢの影響を低減して、安定した基準電圧Ｖ_ＲＥＦを出力するバンドギャップ型基準電圧発生回路を提供することが出来る。尚、本実施形態によれば、基準電圧Ｖ_ＲＥＦは、インバーテッドダーリントンペア２０Ａを構成するＮＰＮ型ＢＪＴ１１のベース・エミッタ間電圧と抵抗Ｒ４における電圧降下の和の値となる。従って、例えば、基準電圧Ｖ_ＲＥＦとして、１．２Ｖを得る場合に好適する。ダーリントンペアを有する第１の実施形態に比べて電流利得βが多少低下する為、ベース抵抗ＲＢの影響を低減する効果は多少低下するが、低い電圧の基準電圧Ｖ_ＲＥＦを得る場合に好適する。

【0040】

（第３の実施形態）
図４は、第３の実施形態のバンドギャップ型基準電圧発生回路の構成を示す図である。本実施形態は、ダーリントンペア１０Ａを有する。

【0041】

本実施形態は、ダーリントンペア１０Ｃを構成するＮＰＮ型ＢＪＴ２１のエミッタとＮＰＮ型ＢＪＴ２４のベースとの間に接続された抵抗Ｒ３を有する。ＮＰＮ型ＢＪＴ２４のエミッタ・コレクタ路は、ノードＮ３とノードＮ４との間に接続される。ＮＰＮ型ＢＪＴ２４のベースは、抵抗Ｒ３を介してＮＰＮ型ＢＪＴ２１のエミッタに接続され、ＮＰＮ型ＢＪＴ２４はＮＰＮ型ＢＪＴ２１の出力電流を増幅する。ＮＰＮ型ＢＪＴ２４のベース抵抗は、便宜上、省略している。

【0042】

ＮＰＮ型ＢＪＴ２１と２４は、ＮＰＮ型ＢＪＴ１１と１２に対してＮ倍のエミッタ面積を有する。

【0043】

本実施形態においては、ＮＰＮ型ＢＪＴ１１と１２は、ダーリントンペア１０Ａを構成し、ＮＰＮ型ＢＪＴ１２は、ＮＰＮ型ＢＪＴ１１の出力電流を増幅する。また、ＮＰＮ型ＢＪＴ２１と２４は、ダーリントンペア１０Ｃを構成し、ＮＰＮ型ＢＪＴ２４は、ＮＰＮ型ＢＪＴ２１の出力電流を増幅する。従って、既述した第１の実施形態と同様に、ダーリントンペア１０Ａ、１０Ｃの電流利得βは、β１・β２＋β１＋β２となり、ベース抵抗ＲＢの影響を低減することが出来る。また、抵抗Ｒ３と抵抗Ｒ４の比の調整によって、基準電圧Ｖ_ＲＥＦの温度係数を調整することが出来る。

【0044】

（第４の実施形態）
図５は、第４の実施形態のバンドギャップ型基準電圧発生回路の構成を示す図である。本実施形態は、インバーテッドダーリントンペア２０Ａを有する。

【0045】

本実施形態は、インバーテッドダーリントンペア２０Ｃを構成するＮＰＮ型ＢＪＴ２１のエミッタとノードＮ４との間に接続された抵抗Ｒ３を有する。ＰＮＰ型ＢＪＴ２５のエミッタ・コレクタ路は、ノードＮ３とノードＮ４との間に接続される。ＰＮＰ型ＢＪＴ２５のベースは、ＮＰＮ型ＢＪＴ２１のコレクタに接続され、ＰＮＰ型ＢＪＴ２５はＮＰＮ型ＢＪＴ２１の出力電流を増幅する。ＰＮＰ型ＢＪＴ２５のベース抵抗は、便宜上、省略している。

【0046】

ＰＮＰ型ＢＪＴ２５とＮＰＮ型ＢＪＴ２１は、夫々、ＰＮＰ型ＢＪＴ１３とＮＰＮ型ＢＪＴ１１に対してＮ倍のエミッタ面積を有する。

【0047】

本実施形態においては、ＮＰＮ型ＢＪＴ１１とＰＮＰ型ＢＪＴ１３は、インバーテッドダーリントンペア２０Ａを構成し、ＰＮＰ型ＢＪＴ１３は、ＮＰＮ型ＢＪＴ１１の出力電流を増幅する。また、ＮＰＮ型ＢＪＴ２１とＰＮＰ型ＢＪＴ２５は、インバーテッドダーリントンペア２０Ｃを構成し、ＰＮＰ型ＢＪＴ２５は、ＮＰＮ型ＢＪＴ２１の出力電流を増幅する。従って、既述した第２の実施形態と同様に、インバーテッドダーリントンペア２０Ａ、２０Ｃの電流利得βは、β１・β２＋β１となり、ベース抵抗ＲＢの影響を低減することが出来る。また、抵抗Ｒ３と抵抗Ｒ４の抵抗値の比の調整によって、基準電圧Ｖ_ＲＥＦの温度係数を調整することが出来る。

【0048】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0049】

１ 電源ライン、２ 差動増幅回路、３ 出力端、１０Ａ、１０Ｂ、１０Ｃ ダーリントンペア、２０Ａ、２０Ｂ、２０Ｃ インバーテッドダーリントンペア、Ｒ１乃至Ｒ４ 抵抗、Ｎ１乃至Ｎ４ ノード。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】