特許 7600008 演算装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-06

(45)【発行日】2024-12-16

(54)【発明の名称】演算装置

(51)【国際特許分類】

   H03M 7/30 20060101AFI20241209BHJP

【ＦＩ】

H03M7/30 Z

【請求項の数】 11

(21)【出願番号】P 2021047658

(22)【出願日】2021-03-22

(65)【公開番号】P2022146609

(43)【公開日】2022-10-05

【審査請求日】2023-09-11

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】井上 万輝

【審査官】川口 貴裕

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０３１９７８２（ＵＳ，Ａ１）

【文献】米国特許第０６８２９３５５（ＵＳ，Ｂ２）

【文献】特開２００４－０５３７１６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ ３／００－９／００

(57)【特許請求の範囲】

【請求項1】

第１ハッシュ関数と、前記第１ハッシュ関数より入力データ幅が大きい第２ハッシュ関数とを実行可能な演算装置であって、
前記第１ハッシュ関数を示す選択信号に対して、第１入力データを前記第２ハッシュ関数の入力データ幅に合わせて変換し第２入力データを生成する入力データ編集回路と、
前記選択信号が前記第１ハッシュ関数を示す場合に前記入力データ編集回路により前記変換された第２入力データを選択して出力し、前記選択信号が前記第２ハッシュ関数を示す場合に前記第１入力データを選択して出力する選択回路と、
前記選択回路から出力された第２入力データ又は第１入力データに対して、前記選択信号に基づいて、前記第１ハッシュ関数のロジック関数および前記第２ハッシュ関数のロジック関数のいずれかを実行し、前記第２ハッシュ関数の出力データ幅に沿った出力データを生成するハッシュ演算回路と、
前記選択信号が前記第１ハッシュ関数を示す場合に、前記第２ハッシュ関数による出力データ幅より小さい前記第１ハッシュ関数による出力データ幅に合わせて、前記出力データを変換する出力データ編集回路と、
前記選択信号が前記第１ハッシュ関数を示す場合に前記出力データ編集回路により変換された出力データを出力し、前記選択信号が前記第２ハッシュ関数を示す場合に前記ハッシュ演算回路により生成された出力データを出力するハッシュ値出力回路と、
を備える演算装置。

【請求項2】

前記ハッシュ演算回路は、前記第１ハッシュ関数のロジック関数および前記第２ハッシュ関数のロジック関数のいずれかを実行する回路を選択する
請求項１に記載の演算装置。

【請求項3】

前記ハッシュ演算回路は、
前記ハッシュ演算回路に入力された入力データのビット数を増やす拡張処理回路と、
前記拡張処理回路から入力された入力データを圧縮する圧縮処理回路と、
を備える、
請求項１に記載の演算装置。

【請求項4】

前記圧縮処理回路は、６４ビット幅で演算するモジュールを有し、前記第１ハッシュ関数のロジック関数および前記第２ハッシュ関数のロジック関数を選択可能である、
請求項３に記載の演算装置。

【請求項5】

前記圧縮処理回路は、複数ラウンド分の前記ロジック関数を含む論理演算および加算演算を１度に実行する、
請求項３に記載の演算装置。

【請求項6】

前記拡張処理回路は、６４ビット幅で演算するモジュールを有し、前記第１ハッシュ関数のロジック関数および前記第２ハッシュ関数のロジック関数を選択可能である、
請求項３に記載の演算装置。

【請求項7】

前記拡張処理回路は、複数ラウンド分の前記ロジック関数を含む論理演算および加算演算を１度に実行する、
請求項３に記載の演算装置。

【請求項8】

前記ハッシュ値出力回路により出力されたハッシュ値を用いた署名処理をする署名処理部をさらに備える、
請求項１に記載の演算装置。

【請求項9】

前記第１ハッシュ関数は、ＳＨＡ－２５６の関数であり、前記第２ハッシュ関数は、ＳＨＡ－５１２の関数である、
請求項１に記載の演算装置。

【請求項10】

前記入力データ編集回路は、前記第１入力データにダミーデータを追加することにより前記第１入力データを変換する
請求項１に記載の演算装置。

【請求項11】

前記第１入力データのサイズが３２ビット×１６である場合、前記ダミーデータが追加された第２入力データのサイズは、６４ビット×１６である
請求項１０に記載の演算装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、演算装置に関する。

【背景技術】

【0002】

従来から、デジタル署名処理の際、ハッシュ関数が用いられる。

【先行技術文献】

【特許文献】

【0003】

【文献】米国特許出願公開第２０２０／３４９８６６号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、複数のハッシュ関数を実行するにあたり、より小さな回路規模のハッシュ関数回路を有する演算装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、演算装置は、第１ハッシュ関数と、前記第１ハッシュ関数より入力データ幅が大きい第２ハッシュ関数とを実行可能な演算装置であって、前記第１ハッシュ関数を示す選択信号に対して、第１入力データを前記第２ハッシュ関数の入力データ幅に合わせて変換し第２入力データを生成する入力データ編集回路と、前記選択信号が前記第１ハッシュ関数を示す場合に前記入力データ編集回路により前記変換された第２入力データを選択して出力し、前記選択信号が前記第２ハッシュ関数を示す場合に前記第１入力データを選択して出力する選択回路と、前記選択回路から出力された第２入力データ又は第１入力データに対して、前記選択信号に基づいて、前記第１ハッシュ関数のロジック関数および前記第２ハッシュ関数のロジック関数のいずれかを実行し、前記第２ハッシュ関数の出力データ幅に沿った出力データを生成するハッシュ演算回路と、前記選択信号が前記第１ハッシュ関数を示す場合に、前記第２ハッシュ関数による出力データ幅より小さい前記第１ハッシュ関数による出力データ幅に合わせて、前記出力データを変換する出力データ編集回路と、前記選択信号が前記第１ハッシュ関数を示す場合に前記出力データ編集回路により変換された出力データを出力し、前記選択信号が前記第２ハッシュ関数を示す場合に前記ハッシュ演算回路により生成された出力データを出力するハッシュ値出力回路と、を備える。

【図面の簡単な説明】

【0006】

【図1】図１は、本実施形態にかかる演算装置が適用されたメモリシステムの構成の一例を示す図である。

【図2】図２は、本実施形態にかかるメモリシステムの機能構成の一例を示すブロック図である。

【図3】図３は、比較例に係る演算装置によるハッシュ値算出手順を示すフローチャートである。

【図4】図４は、比較例に係る演算装置の拡張処理を実行する回路である拡張処理回路の例を示す図である。

【図5】図５は、比較例に係る演算装置の圧縮処理を実行する回路である圧縮処理回路の例を示す図である。

【図6】図６は、ＳＨＡ－２５６およびＳＨＡ－５１２の内容を示す図である。

【図7】図７は、本実施形態にかかるハッシュ値算出部を実現する回路図である。

【図8】図８は、本実施形態にかかるブロックデータの編集例を説明する図である。

【図9】図９は、本実施形態にかかる拡張処理回路の例を示す図である。

【図10】図１０は、本実施形態にかかる圧縮処理回路の例を示す図である。

【図11】図１１は、本実施形態にかかるハッシュ値算出処理手順を示すフローチャートである。

【図12】図１２は、本実施形態にかかる署名生成処理手順を示すフローチャートである。

【図13】図１３は、本実施形態にかかる署名検証処理手順を示すフローチャートである。

【図14】図１４は、第２実施形態にかかる拡張圧縮回路の拡張処理回路を示す図である。

【図15】図１５は、第２実施形態にかかる拡張圧縮回路の圧縮処理回路を示す図である。

【図16】図１６は、第３実施形態にかかる拡張圧縮回路の圧縮処理回路を示す図である。

【図17】図１７は、第４実施形態にかかる圧縮処理回路の例を示す図である。

【発明を実施するための形態】

【0007】

以下では、一例として、実施形態にかかる演算装置が適用されたメモリシステムについて説明する。なお、実施形態にかかる演算装置を適用できる装置はメモリシステムだけに限定されない。実施形態にかかる演算装置は、コンピュータプログラムが格納されるメモリと、当該コンピュータプログラムを実行するプロセッサと、を備えた任意の装置に適用され得る。以下に添付図面を参照して、実施形態にかかる演算装置が適用されたメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

【0008】

（第１実施形態）
図１は、本実施形態にかかる演算装置が適用されたメモリシステムの構成の一例を示す図である。このメモリシステム１は、例えば、ＳＳＤ（Solid State Drive）である。以下では、不揮発性メモリとしてＮＡＮＤ型のフラッシュメモリ（以下、ＮＡＮＤメモリという）を用いる場合を例に挙げる。

【0009】

メモリシステム１は、ホスト２と接続可能に構成されている。例えばＣＰＵ（Central Processing Unit）、パーソナルコンピュータ、携帯用情報機器、サーバ、等がホスト２に該当する。メモリシステム１とホスト２との間の通信のインタフェース規格としては、任意のインタフェース規格が採用可能である。２以上のホスト２がメモリシステム１に同時に接続されてもよい。ホスト２とメモリシステム１とは、ネットワークを介して接続されてもよい。

【0010】

メモリシステム１は、ホスト２からのアクセスコマンドに応じてホスト２との間でデータの送受信を実行する。

【0011】

メモリシステム１は、ＮＡＮＤメモリ１２とメモリコントローラ１０を含む。メモリコントローラ１０は、例えば、ホストインタフェース部１１、ＮＡＮＤメモリ１２、ＮＡＮＤコントローラ１３、ＲＡＭ（Random Access Memory）１４、および制御部１５を備える。

【0012】

制御部１５は、例えば、１以上のプロセッサを含んで構成される。制御部１５は、予めメモリシステム１内の所定の位置に格納されているプログラムを実行することによって、メモリシステム１の制御を実行する。プログラムの格納位置は任意に設計される。例えば、プログラムは、予めＮＡＮＤメモリ１２に格納され、起動時にＲＡＭ１４にロードされる。制御部１５は、ＲＡＭ１４にロードされたプログラムを実行する。メモリシステム１の制御は、複数の処理によって構成される。制御部１５が実行する複数の処理のうちの一部または全部はハードウェア回路によって実現されてもよい。また、制御部１５を、ハードウェア回路である制御回路（Control Circuit）によって構成してもよい。制御部１５が実行する各処理については後述する。

【0013】

ホストインタフェース部１１は、メモリシステム１がホスト２と通信を行うためのインタフェース装置である。例えばホストインタフェース部１１は、制御部１５の制御下で、ホスト２とＲＡＭ１４との間のユーザデータの転送を実行する。

【0014】

ＮＡＮＤコントローラ１３は、ＮＡＮＤメモリ１２に対するアクセスのためのインタフェース装置である。ＮＡＮＤコントローラ１３は、制御部１５による制御下で、ＲＡＭ１４とＮＡＮＤメモリ１２との間のユーザデータまたは管理情報の転送を実行する。詳細を省略するが、ＮＡＮＤコントローラ１３は、誤り訂正処理行うことができる。

【0015】

ＮＡＮＤメモリ１２は、ストレージとして機能する不揮発性の記憶媒体である。ＮＡＮＤメモリ１２は、１以上のチップによって構成される。

【0016】

ＲＡＭ１４は、データを一時的に記憶するための記憶媒体である。ＲＡＭ１４は、メモリコントローラ１０に内蔵されてもよいし、メモリコントローラ１０の外部に搭載されてもよい。ＲＡＭ１４としては、例えば、ＮＡＮＤメモリ１２よりも高速な種類の記憶媒体が採用可能である。ＲＡＭ１４としては、例えば、揮発性または不揮発性の記憶媒体が採用可能である。ＲＡＭ１４としては、例えば、ＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ（Static RAM）、ＦｅＲＡＭ（Ferroelectric RAM）、ＭＲＡＭ（Magnetoresistive RAM）、ＰＲＡＭ（Phase change RAM）などが採用可能である。

【0017】

図２は、本実施形態にかかるメモリシステム１の機能構成の一例を示すブロック図である。図２に示すように、メモリシステム１は、記憶部３０と、署名処理部３１と、ハッシュ値算出部３２と、公開鍵暗号処理部３３とを備える。

【0018】

記憶部３０は、各種情報を記憶する。記憶部３０は、例えば、秘密鍵、公開鍵、メッセージ、および署名情報を記憶する。記憶部３０は、ＲＡＭ１４、ＮＡＮＤメモリ１２により実現する。

【0019】

署名処理部３１は、署名処理をする。署名処理部３１は、制御部１５により実現する。署名処理部３１は、ハッシュ値に基づいて署名生成したり、署名検証したりする。

【0020】

ハッシュ値算出部３２は、ハッシュ値を算出する回路である。ハッシュ値算出部３２は、例えば、メモリコントローラ１０に含まれる。ハッシュ値算出部３２の詳細は後述する。公開鍵暗号処理部３３は、公開鍵暗号処理をする。公開鍵暗号処理部３３は、例えば、メモリコントローラ１０に含まれる。

【0021】

（比較例に係る演算装置によるハッシュ値算出方法）
ハッシュ値算出部３２の詳細を説明する前に、図３を用いて、本実施形態の演算装置と比較される技術（比較例）に係る演算装置によるハッシュ値算出手順の説明をする。図３は、比較例に係る演算装置によるハッシュ値算出手順を示すフローチャートである。まず、演算装置は、入力データを取得する（ステップＳ１）。演算装置は、入力データを５１２ビットまたは１０２４ビット毎にブロック分割する（ステップＳ２）。続いて、演算装置は、ブロックのデータを拡張する処理である拡張処理をする（ステップＳ３）。例えば、演算装置は、入力データが５１２ビットの場合、２０４８ビットにする。

【0022】

続いて、演算装置は、拡張したデータを圧縮する圧縮処理をする（ステップＳ４）。例えば、演算装置は、拡張処理により２０４８ビットに拡張したデータを２５６ビットに圧縮する。

【0023】

続いて、演算装置は、圧縮したデータを１つ前に処理した結果と加算して保持する（ステップＳ５）。全ブロックについて演算を完了しているか否かを判断し（ステップＳ６）。全ブロックについて演算を完了していない場合（ステップＳ６：Ｎｏ）、ステップＳ２へ進む。全ブロックについて演算を完了している場合（ステップＳ６：Ｙｅｓ）、演算装置は、ハッシュ値を出力する（ステップＳ７）。

【0024】

上述のように、演算装置は、拡張処理を実行する回路および圧縮処理を実行する回路を有する。ここで、拡張処理を実行する回路の例を図４に示す。

【0025】

図４は、比較例に係る演算装置の拡張処理を実行する回路である拡張処理回路の例を示す図である。図４に示すように、拡張処理回路は、レジスタｗ０～ｗ１５と、ロジック関数演算器５１、ロジック関数演算器５２、加算演算器５３～５６を有する。

【0026】

なお、ロジック関数演算器５１およびロジック関数演算器５２は、ハッシュ関数の種類によって処理内容が異なる。すなわち、ＳＨＡ－２５６のハッシュ関数を実行する場合と、ＳＨＡ－５１２のハッシュ関数実行する場合で、ロジック関数演算器の処理内容が異なる。

【0027】

続いて、圧縮処理を実行する回路の例を図５に示す。図５は、比較例に係る演算装置の圧縮処理を実行する回路である圧縮処理回路の例を示す図である。図５に示すように、圧縮処理回路は、レジスタｒ０～ｒ８と、加算演算器７１と、ロジック関数演算器７２と、ロジック関数演算器７３と、ロジック関数演算器７４と、ロジック関数演算器７５と、加算演算器７６～８０と、加算演算器８８とを有する。

【0028】

なお、ロジック関数演算器７２およびロジック関数演算器７４は、ハッシュ関数の種類によって処理内容が異なる。すなわち、ＳＨＡ－２５６のハッシュ関数を実行する場合と、ＳＨＡ－５１２のハッシュ関数を実行する場合で、ロジック関数演算器の処理内容が異なる。

【0029】

ここで、ロジック関数演算器７２におけるＳＨＡ－２５６の場合の実行内容を、次の数式１に示す。

【数1】

【0030】

続いて、ロジック関数演算器７３における実行内容を、次の数式２に示す。

【数2】

【0031】

続いて、ロジック関数演算器７４における実行内容を、次の数式３に示す。

【数3】

【0032】

ここで、ロジック関数演算器７５におけるＳＨＡ－２５６の場合の実行内容を、次の数式４に示す。

【数4】

【0033】

圧縮処理回路では、拡張後の入力データと、定数とが加算演算器７６に入力されることをトリガとして、圧縮処理を実行する。

【0034】

ここで、本実施形態では、ＳＨＡ－２５６のハッシュ関数およびＳＨＡ－５１２のハッシュ関数を実行することを検討する。ここで、図６に、ＳＨＡ－２５６およびＳＨＡ－５１２についての違いを示す。図６は、ＳＨＡ－２５６およびＳＨＡ－５１２の内容を示す図である。

【0035】

図６に示すように、ＳＨＡ２５６の方が、出力データ幅、入力データ幅、演算幅、およびｒｏｕｎｄ回数がＳＨＡ５１２より少ない。また、ＳＨＡ５１２は、ＳＨＡ２５６より入力データ幅や出力データ幅が大きいので、セキュリティレベルが高い。使用性・安全性を考慮すると、ＳＨＡ２５６およびＳＨＡ５１２の双方を適用できることが望ましい。

【0036】

ＳＨＡ－２５６のハッシュ関数を実行するための回路とＳＨＡ５１２のハッシュ関数を実行するための回路を単に組み合わせてしまうと、回路面積が広くなってしまう。そこで、本実施形態では、より小さな回路規模のハッシュ関数回路を有するメモリシステム１について説明する。

【0037】

まず、図７を用いて、ハッシュ値算出部３２を示す回路を説明する。図７は、本実施形態にかかるハッシュ値算出部３２を実現する回路図である。図７に示すように、ハッシュ値算出部３２は、入力バッファ３２１と、並び替え回路３２２と、選択器３２３と、拡張圧縮回路３２４と、並び替え回路３２５と、出力バッファ３２６とを有する。

【0038】

入力バッファ３２１は、署名処理部３１から入力データを取得する。また、入力バッファ３２１は、適用するハッシュ関数を示す選択信号を取得する。なお、当該選択信号は、選択器３２３、拡張圧縮回路３２４、出力バッファ３２６へも出力する。署名処理部３１が、選択信号をハッシュ値算出部３２へ出力するようにしてもよい。

【0039】

入力バッファ３２１は、入力データを選択信号に基づいて入力データを分割したブロックデータを出力する。例えば、選択信号がＳＨＡ－２５６のハッシュ関数を実行することを示す場合、入力バッファ３２１は、並び替え回路３２２へブロックデータを並び替え回路３２２へ出力する。また、選択信号がＳＨＡ－５１２のハッシュ関数を実行することを示す場合、入力バッファ３２１は、選択器３２３へブロックデータを出力する。

【0040】

並び替え回路３２２は、入力バッファ３２１から取得したブロックデータを編集する。ここで、並び替え回路３２２が、ブロックデータを編集する例について、図８を用いて説明する。図８は、本実施形態にかかるブロックデータの編集例を説明する図である。並び替え回路３２２は、３２ビット×１６のブロックデータを取得する。並び替え回路３２２は、６４ビット×１６のブロックデータに編集する。ここで、並び替え回路３２２は、６４ビットの内半分のデータをダミーデータとする。例えば、図８に示すように、６４ビット×１６のブロックデータにおける、斜線部に編集前の３２ビット×１６のデータを配置し、白抜き部分にダミーデータを配置する。

【0041】

並び替え回路３２２は、編集したブロックデータを選択器３２３へ出力する。選択器３２３は、選択信号に基づいてブロックデータを拡張圧縮回路３２４へ出力する。選択信号がＳＨＡ－２５６のハッシュ関数を実行することを示す場合、選択器３２３は、並び替え回路３２２から出力されたブロックデータを拡張圧縮回路３２４へ出力する。また、選択器３２３は、選択信号がＳＨＡ－５１２のハッシュ関数を実行することを示す場合、入力バッファ３２１から出力されたブロックデータを拡張圧縮回路３２４へ出力する。

【0042】

拡張圧縮回路３２４は、拡張処理および圧縮処理をする回路である。拡張圧縮回路３２４は、レジスタサイズは６４ビットとする。ここで、拡張圧縮回路３２４の内、拡張処理回路部分を図９に示す。図９は、本実施形態にかかる拡張処理回路の例を示す図である。図９に示すように、拡張処理回路４１は、レジスタｗ０～ｗ１５と、ロジック関数演算器５１ａと、ロジック関数演算器５１ｂと、ロジック関数演算器５２ａと、ロジック関数演算器５２ｂと、加算演算器５３～５５と、選択器５７と、選択器５８とを有する。

【0043】

ロジック関数演算器５１ａは、ＳＨＡ－２５６に対応する演算器であり、ロジック関数演算器５１ｂは、ＳＨＡ－５１２に対応する演算器である。ロジック関数演算器５１ａおよびロジック関数演算器５１ｂは、演算結果を選択器５７へ出力する。

【0044】

また、ロジック関数演算器５２ａは、ＳＨＡ－２５６に対応する演算器であり、ロジック関数演算器５２ｂは、ＳＨＡ－５１２に対応する演算器である。ロジック関数演算器５２ａおよびロジック関数演算器５２ｂは、演算結果を選択器５８へ出力する。

【0045】

選択器５７は、選択信号がＳＨＡ－２５６のハッシュ関数を実行することを示す場合、ロジック関数演算器５１ａから出力された演算結果を加算演算器５３へ出力する。また、選択器５７は、選択信号がＳＨＡ－５１２のハッシュ関数を実行することを示す場合、ロジック関数演算器５１ｂから出力された演算結果を加算演算器５３へ出力する。

【0046】

選択器５８は、選択信号がＳＨＡ－２５６のハッシュ関数を実行することを示す場合、ロジック関数演算器５２ａから出力された演算結果を加算演算器５５へ出力する。また、選択器５８は、選択信号がＳＨＡ－５１２のハッシュ関数を実行することを示す場合、ロジック関数演算器５２ｂから出力された演算結果を加算演算器５５へ出力する。

【0047】

このように、拡張圧縮回路３２４の拡張処理部分の回路である拡張処理回路４１は、レジスタの部分や加算演算器を共通化して、ＳＨＡ２５６およびＳＨＡ５１２で処理内容が異なるロジック関数演算器５１およびロジック関数演算器５２のみ備えておくことで、拡張処理回路全体を複数備える場合と比較して、回路面積を小さくすることができる。

【0048】

続いて、拡張圧縮回路３２４の内、圧縮処理回路部分を図１０に示す。図１０は、本実施形態にかかる圧縮処理回路の例を示す図である。図１０に示すように、圧縮処理回路４２は、レジスタｒ０～ｒ８と、加算演算器７１と、ロジック関数演算器７２ａと、ロジック関数演算器７２ｂと、ロジック関数演算器７３と、ロジック関数演算器７４ａと、ロジック関数演算器７４ｂと、ロジック関数演算器７５と、加算演算器７６～８０と、選択器８１と、選択器８２と、加算演算器８８とを有する。

【0049】

ロジック関数演算器７２ａは、ＳＨＡ－２５６に対応する演算器であり、ロジック関数演算器７２ｂは、ＳＨＡ－５１２に対応する演算器である。ロジック関数演算器７２ａおよびロジック関数演算器７２ｂは、演算結果を選択器８１へ出力する。

【0050】

また、ロジック関数演算器７４ａは、ＳＨＡ－２５６に対応する演算器であり、ロジック関数演算器７４ｂは、ＳＨＡ－５１２に対応する演算器である。ロジック関数演算器７４ａおよびロジック関数演算器７４ｂは、演算結果を選択器８２へ出力する。

【0051】

選択器８１は、選択信号がＳＨＡ－２５６のハッシュ関数を実行することを示す場合、ロジック関数演算器７２ａから出力された演算結果を加算演算器８０へ出力する。また、選択器８１は、選択信号がＳＨＡ－５１２のハッシュ関数を実行することを示す場合、ロジック関数演算器７２ｂから出力された演算結果を加算演算器８０へ出力する。

【0052】

選択器８２は、選択信号がＳＨＡ－２５６のハッシュ関数を実行することを示す場合、ロジック関数演算器７４ａから出力された演算結果を加算演算器７８へ出力する。また、選択器８２は、選択信号がＳＨＡ－５１２のハッシュ関数を実行することを示す場合、ロジック関数演算器７４ｂから出力された演算結果を加算演算器７８へ出力する。

【0053】

このように、拡張圧縮回路３２４の圧縮処理部分の回路である圧縮処理回路４２は、レジスタの部分や加算演算器を共通化して、ＳＨＡ２５６およびＳＨＡ５１２で処理内容が異なるロジック関数演算器７２およびロジック関数演算器７４のみ備えておくことで、圧縮処理回路全体を複数備える場合と比較して、回路面積を小さくすることができる。

【0054】

図７に戻り、拡張圧縮回路３２４は、選択信号がＳＨＡ－２５６のハッシュ関数を実行することを示す場合、演算した結果である５１２ビットの値を並び替え回路３２５へ出力する。また、選択信号がＳＨＡ－５１２のハッシュ関数を実行することを示す場合、演算した結果である５１２ビットの値を出力バッファ３２６へ出力する。並び替え回路３２５は、５１２ビットのブロックデータを３２ビット×８のデータに変換する。すなわち、並び替え回路３２５は、ＳＨＡ－２５６のハッシュ関数を実行した場合を想定して、有効なデータ部分のみ抽出するようにする。並び替え回路３２５は、変換した３２ビット×８のデータを出力バッファ３２６へ出力する。

【0055】

出力バッファ３２６は、並び替え回路３２５および拡張圧縮回路３２４からハッシュ値を取得する。出力バッファ３２６は、選択信号がＳＨＡ－２５６のハッシュ関数を実行することを示す場合、並び替え回路３２５から取得したハッシュ値を署名処理部３１に出力する。また、出力バッファ３２６は、選択信号がＳＨＡ－５１２のハッシュ関数を実行することを示す場合、拡張圧縮回路３２４から取得したハッシュ値を署名処理部３１に出力する。

【0056】

続いて、ハッシュ値算出部３２が実行するハッシュ値算出処理手順について、図１１を用いて説明する。図１１は、本実施形態にかかるハッシュ値算出処理手順を示すフローチャートである。まず、入力バッファ３２１は、入力データを取得する（ステップＳ１１）。ここで、選択信号がＳＨＡ－５１２のハッシュ関数を実行することを示す場合（ステップＳ１２：Ｙｅｓ）、入力バッファ３２１は、１０２４ビットのブロックを拡張圧縮回路３２４へ出力する（ステップＳ１５）。

【0057】

選択信号がＳＨＡ－５１２のハッシュ関数を実行することを示さない場合（ステップＳ１２：Ｎｏ）、入力バッファ３２１は、５１２ビットのブロックデータを並び替え回路３２２へ出力する（ステップＳ１３）。そして、並び替え回路３２２は、１０２４ビットのブロックを生成して、拡張圧縮回路３２４へ出力する（ステップＳ１４）。

【0058】

拡張圧縮回路３２４は、選択信号に基づいて拡張処理を実行し（ステップＳ１６）、圧縮処理を実行する（ステップＳ１７）。

【0059】

選択信号がＳＨＡ－５１２のハッシュ関数を実行することを示す場合（ステップＳ１８：Ｙｅｓ）、５１２ビットのハッシュ値を出力バッファ３２６へ出力する（ステップＳ２１）。また、ステップＳ１８において、選択信号がＳＨＡ－５１２のハッシュ関数を実行することを示さない場合（ステップＳ１８：Ｎｏ）、並び替え回路３２５は、変換した３２ビット×８のデータを生成し（ステップＳ１９）、出力バッファ３２６へ出力する（ステップＳ２０）。

【0060】

（署名生成処理の説明）
続いて、図１２を用いて、署名生成処理の手順を説明する。図１２は、本実施形態にかかる署名生成処理手順を示すフローチャートである。

【0061】

まず、署名処理部３１は、記憶部３０からメッセージを読み出す（ステップＳ３１）。当該メッセージとは、署名処理対象をいい、例えば、コンピュータプログラムコードである。

【0062】

署名処理部３１は、当該メッセージをハッシュ値算出部３２へ入力する。ハッシュ値算出部３２は、当該メッセージを入力データとしてハッシュ値を出力する（ステップＳ３２）。

【0063】

続いて、署名処理部３１は、秘密鍵を記憶部３０から読み出す（ステップＳ３３）。

【0064】

署名処理部３１は、ハッシュ値および秘密鍵を公開鍵暗号処理部３３に入力し、公開鍵暗号処理部３３により出力されたデータに基づいて、公知技術を適用して署名データを生成し（ステップＳ３４）、当該署名データを記憶部３０に出力する（ステップＳ３５）。

【0065】

（署名検証の説明）
続いて、図１３を用いて署名検証の手順を説明する。図１３は、本実施形態にかかる署名検証処理手順を示すフローチャートである。

【0066】

まず、署名処理部３１は、記憶部３０からメッセージを読み出す（ステップＳ４１）。

【0067】

続いて、署名処理部３１は、当該メッセージをハッシュ値算出部３２へ入力する。ハッシュ値算出部３２は、当該メッセージを入力データとしてハッシュ値を出力する（ステップＳ４２）。

【0068】

続いて、署名処理部３１は、署名データ、公開鍵を記憶部３０から読み出す（ステップＳ４３）。

【0069】

続いて、署名処理部３１は、署名検証をする。例えば、署名処理部３１は、署名データおよび公開鍵を公開鍵暗号処理部３３へ入力し、公開鍵暗号処理部３３により出力されたデータおよびハッシュ値に基づいて、公知技術を適用して署名検証する（ステップＳ４４）。署名処理部３１は、署名が一致したか否かを示す結果を出力する（ステップＳ４５）。

【0070】

上述の実施形態では、ハッシュ値算出部３２は、ＳＨＡ－２５６のハッシュ関数を実行する場合、入力データをＳＨＡ－５１２の入力データ幅に合わせて編集する並び替え回路３２２と、ＳＨＡ－２５６のロジック関数およびＳＨＡ－５１２のロジック関数を選択可能な拡張圧縮回路３２４と、拡張圧縮回路３２４から出力された出力値がＳＨＡ－２５６のハッシュ関数による出力値である場合、当該出力値をＳＨＡ－２５６による出力データ幅に合わせて編集する並び替え回路３２５を有する。

【0071】

この場合、ハッシュ値算出部３２は、ＳＨＡ－２５６のハッシュ関数を実行する場合、入力データをＳＨＡ－５１２の入力データ幅に合わせて編集し、拡張圧縮回路３２４において、ＳＨＡ－２５６のロジック関数およびＳＨＡ－５１２のロジック関数を選択して処理するので、拡張圧縮回路３２４におけるレジスタの部分や加算演算器を共通化することができ、この結果、回路面積を小さくすることができる。

【0072】

（第２実施形態）
第１実施形態では、拡張圧縮回路３２４が、レジスタサイズを６４ビットとする場合について述べたが、第２実施形態における拡張圧縮回路３２４は、レジスタサイズを３２ビットとするモジュールを２つ有する。ここで、第２実施形態にかかる拡張圧縮回路３２４の拡張処理回路を図１４に示す。

【0073】

図１４に示すように、拡張処理回路４１ａおよび拡張処理回路４１ｂを有する。すなわち、第２実施形態にかかる拡張処理回路は、図９に示した拡張処理回路を２つ有する。拡張処理回路４１ａは、下位３２ビットのモジュールであり、拡張処理回路４１ｂは、上位３２ビットのモジュールである。

【0074】

また、図１４に示すように、第２実施形態における拡張圧縮回路３２４は、下位３２ビット側と上位ビット側とをデータ共有するためのインタフェースＬ１、インタフェースＬ２、インタフェースＬ４、およびインタフェースＬ５を有する。また、第２実施形態における拡張圧縮回路３２４は、加算結果をキャリーするためのインタフェースＬ３を有する。

【0075】

続いて、第２実施形態における拡張圧縮回路３２４の圧縮処理回路を図１５に示す。図１５に示すように、圧縮処理回路４２ａおよび圧縮処理回路４２ｂを有する。すなわち、第２実施形態にかかる圧縮処理回路は、図１０に示した圧縮処理回路を２つ有する。圧縮処理回路４２ａは、下位３２ビットのモジュールであり、圧縮処理回路４２ｂは、上位３２ビットのモジュールである。

【0076】

また、図１５に示すように、第２実施形態における圧縮処理回路は、下位３２ビット側と上位ビット側とをデータ共有するためのインタフェースＬ１２、インタフェースＬ１３、インタフェースＬ１５、およびインタフェースＬ１６を有する。また、第２実施形態における圧縮処理回路は、加算結果をキャリーするためのインタフェースＬ１１およびインタフェースＬ１４を有する。

【0077】

このように、第２実施形態における拡張圧縮回路３２４では、レジスタサイズ３２ビットの回路を複数備えておき、情報共有や加算結果をキャリーするためのインタフェースを備えておくことにより、レジスタサイズ３２ビットのハッシュ関数だけでなく、レジスタサイズ６４ビットのハッシュ関数も実行可能となる。

【0078】

また、第２実施形態における拡張圧縮回路３２４は、選択信号として、ＳＨＡ－２５６のハッシュ関数を並列して実行することを示すものをさらに含めるようにしてもよい。このように、第２実施形態における拡張圧縮回路３２４は、３２ビットのハッシュ関数を実行する回路を複数有する構成であるので、ＳＨＡ－２５６のハッシュ関数を並列して実行することができる。

【0079】

（第３実施形態）
第２実施形態における圧縮処理回路は、加算結果をキャリーするためのインタフェースＬ１１およびインタフェースＬ１４を有するが、第３実施形態における圧縮回路では、図１６に示すように、保持機構８５を有するインタフェースＬ２１、保持機構８３を有するインタフェースＬ２２を有する。また、インタフェースＬ２１およびインタフェースＬ２２は、それぞれ加算演算器８６および加算演算器８４に接続する。

【0080】

このように、インタフェースＬ２１およびインタフェースＬ２２は、保持機構８５や保持機構８３を介して加算結果をキャリーするので、加算結果をキャリーするタイミングを１サイクル遅らせることができ、クリティカルパスを短くすることができる。

【0081】

（第４実施形態）
第４実施形態における圧縮処理回路では、複数のラウンド処理をまとめて実行するものである。ここで、図１７に、第４実施形態にかかる圧縮処理回路の例を示す。図１７に示すように、レジスタｒ１～レジスタｒ８と、第１のラウンド処理回路９０と第２のラウンド処理回路９１とを有する。

【0082】

ここで、第１のラウンド処理回路９０および第２のラウンド処理回路９１のそれぞれは、図１０に示したロジック関数演算器７２ａと、ロジック関数演算器７２ｂと、ロジック関数演算器７３と、ロジック関数演算器７４ａと、ロジック関数演算器７４ｂと、ロジック関数演算器７５と、加算演算器７６～８０と、選択器８１と、選択器８２、加算演算器８８とを有する。

【0083】

このように、第４実施形態における圧縮処理回路では、第１のラウンド処理回路９０と第２のラウンド処理回路９１とを有するので、複数ラウンド分の論理演算および加算をまとめて実行することができ、処理効率を上げることができる。

【0084】

なお、拡張処理回路も、複数のラウンド処理をまとめて実行するようにしてもよい。例えば、図９に示したレジスタｗ１～レジスタｗ１５と、第１のラウンド処理回路と、第２のラウンド処理回路とを有するようにして、第１のラウンド処理回路および第２のラウンド処理回路は、ロジック関数演算器５１ａと、ロジック関数演算器５１ｂと、ロジック関数演算器５２ａと、ロジック関数演算器５２ｂと、加算演算器５３～５５と、選択器５７と、選択器５８とを有するようにしてもよい。

【0085】

なお、上述の実施形態では、拡張圧縮回路３２４の拡張処理部分の回路は、レジスタの部分や加算演算器を共通化して、ＳＨＡ２５６およびＳＨＡ５１２で処理内容が異なるロジック関数演算器５１およびロジック関数演算器５２のみＳＨＡ２５６およびＳＨＡ５１２のそれぞれのロジック関数演算器を有する場合について述べたが、図４に示したような、比較例に係る演算装置のＳＨＡ２５６用の拡張回路やＳＨＡ５１２用の拡張回路を単に接続するような構成としてもよい。

【0086】

また、上述の実施形態では、ハッシュ値算出部３２が、ＳＨＡ２５６のハッシュ関数およびＳＨＡ５１２のハッシュ関数を実行する場合について述べたが、ハッシュ値算出部３２が、ＳＨＡ２５６のハッシュ関数およびＳＨＡ３８４のハッシュ関数を実行するようにしてもよい。

【0087】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0088】

１ メモリシステム、２ ホスト、１０ メモリコントローラ、１１ ホストインタフェース部、１２ ＮＡＮＤメモリ、１３ ＮＡＮＤコントローラ、１４ ＲＡＭ、１５ 制御部、３０ 記憶部、３１ 署名処理部、３２ ハッシュ値算出部、３３ 公開鍵暗号処理部、４１ 拡張処理回路、４２ 圧縮処理回路、３２１ 入力バッファ、３２２ 並び替え回路、３２４ 拡張圧縮回路、３２５ 並び替え回路、３２６ 出力バッファ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】