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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-09
(45)【発行日】2024-12-17
(54)【発明の名称】多層構造体、多層構造体の製造方法及び半導体装置の製造方法
(51)【国際特許分類】
C30B 29/36 20060101AFI20241210BHJP
C30B 25/20 20060101ALI20241210BHJP
H01L 21/20 20060101ALI20241210BHJP
H01L 21/322 20060101ALI20241210BHJP
H01L 29/861 20060101ALI20241210BHJP
H01L 29/868 20060101ALI20241210BHJP
H01L 21/329 20060101ALI20241210BHJP
【ＦＩ】
C30B29/36 A
C30B25/20
H01L21/20
H01L21/322 J
H01L29/91 F
H01L29/91 C
H01L29/91 A
【請求項の数】
18
(21)【出願番号】P 2019129267
(22)【出願日】2019-07-11
(65)【公開番号】P2021014378
(43)【公開日】2021-02-12
【審査請求日】2022-06-14
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】斎藤 明
(72)【発明者】
【氏名】寺西 秀明
【審査官】宮崎 園子
(56)【参考文献】
【文献】特開２０１５－００２２７７（ＪＰ，Ａ）
【文献】特開２０１３－１８３０６４（ＪＰ，Ａ）
【文献】特開２０１３－１０７７８８（ＪＰ，Ａ）
【文献】特開２０１８－０２９１０４（ＪＰ，Ａ）
【文献】特開２０１８－１６６１９６（ＪＰ，Ａ）
【文献】特開２０１１－１０９０１８（ＪＰ，Ａ）
【文献】特開２０１６－０６３１１１（ＪＰ，Ａ）
【文献】特開２０１６－１６６１０１（ＪＰ，Ａ）
【文献】特開２０１８－１１７０８４（ＪＰ，Ａ）
【文献】国際公開第２０１６／０９２８８７（ＷＯ，Ａ１）
【文献】特開２０１７－１９５３３３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｃ３０Ｂ ２９／３６
Ｃ３０Ｂ ２５／２０
Ｈ０１Ｌ ２１／２０
Ｈ０１Ｌ ２１／３２２
Ｈ０１Ｌ ２９／８６１
Ｈ０１Ｌ ２１／３２９
(57)【特許請求の範囲】
【請求項1】
第１導電型の炭化珪素の基板と、前記基板の上に設けられた、前記基板よりも低不純物密度の第１導電型の緩衝層と、
前記緩衝層の上に設けられた、前記緩衝層よりも低不純物密度の第１導電型のエピタキシャル成長層と、を備え、
前記緩衝層の内部において、前記基板との界面から前記エピタキシャル成長層との界面まで前記緩衝層の厚さ方向に延在して設けられた、前記基板の内部に存在する基底面転位から連続して前記エピタキシャル成長層の内部に発生する基底面転位を不動化する第１不動化層を備え、
前記基板は、表面が（０００１）面で［０００１］軸方向に対して［１１－２０］方向に０°より大きく８°より小さいオフ角を有し、
前記第１不動化層は［１１－２０］方向に直交する方向に互いに平行に延伸するストライプ状の複数の第２導電型半導体領域であり、
複数の前記第２導電型半導体領域の間の間隔ｄは、前記緩衝層の膜厚をｈ、前記基板のオフ角をθとしたとき、ｈ／ｄ＞ｔａｎθを満たし、
前記緩衝層と前記基板との界面の下の前記基板の表面側に、基底面転位を結晶欠陥により不動化する第２不動化層を更に備え、
前記第２不動化層は、基底面転位を不動化する原子を含み、かつ前記基板の面内方向の全面に設けられることを特徴とする多層構造体。
【請求項2】
前記第１不動化層と前記第２不動化層とが前記緩衝層と前記基板との界面で接することを特徴とする請求項１に記載の多層構造体。
【請求項3】
前記第２不動化層に含まれる前記基底面転位を不動化する原子が、アルゴン、マグネシウム、カルシウム、バリウム、チタン、バナジウム、クロム、マンガン、及び鉄のいずれかから選ばれる少なくとも１種類の原子であることを特徴とする請求項１又は２に記載の多層構造体。
【請求項4】
前記第２不動化層に含まれる前記基底面転位を不動化する原子の不純物密度が、１×１０14ｃｍ-3以上、１×１０18ｃｍ-3以下であることを特徴とする請求項１～３のいずれか１項に記載の多層構造体。
【請求項5】
前記第２不動化層に含まれる前記基底面転位を不動化する原子の不純物密度が、３×１０15ｃｍ-3以上、３×１０16ｃｍ-3以下であることを特徴とする請求項１～３のいずれか１項に記載の多層構造体。
【請求項6】
第１導電型の炭化珪素の基板の上に該基板よりも低不純物密度で第１導電型の緩衝層をエピタキシャル成長するステップと、
前記緩衝層の上に、前記緩衝層よりも低不純物密度で第１導電型のエピタキシャル成長層をエピタキシャル成長するステップと、
前記緩衝層の内部において、前記基板との界面から前記エピタキシャル成長層との界面まで前記緩衝層の厚さ方向に延在し、前記基板の内部に存在する基底面転位から連続して前記エピタキシャル成長層の内部に発生する基底面転位を不動化する第１不動化層を形成するステップと、
前記緩衝層と前記基板との界面の下の前記基板の表面側に、基底面転位を結晶欠陥により不動化する第２不動化層を形成するステップと、
を含み、
前記基板は、表面が（０００１）面で［０００１］軸方向に対して［１１－２０］方向に０°より大きく８°より小さいオフ角を有し、
前記第１不動化層は［１１－２０］方向に直交する方向に互いに平行に延伸するストライプ状の複数の第２導電型半導体領域であり、
複数の前記第２導電型半導体領域の間の間隔ｄは、前記緩衝層の膜厚をｈ、前記基板のオフ角をθとしたとき、ｈ／ｄ＞ｔａｎθを満たし、
前記第２不動化層は、基底面転位を不動化する原子を含み、かつ前記基板の面内方向の全面に形成されることを特徴とする多層構造体の製造方法。
【請求項7】
前記第２不動化層を形成するステップでは、前記緩衝層と前記基板との界面から１μｍの間の前記基板の内部となる射影飛程で、前記基板の上面から、前記基底面転位を不動化する原子を注入する段階を含むことを特徴とする請求項６に記載の多層構造体の製造方法。
【請求項8】
前記第１不動化層と前記第２不動化層とは、前記緩衝層と前記基板との界面で接するように形成することを特徴とする請求項６又は７に記載の多層構造体の製造方法。
【請求項9】
前記第２不動化層に注入される前記基底面転位を不動化する原子が、アルゴン、マグネシウム、カルシウム、バリウム、チタン、バナジウム、クロム、マンガン、及び鉄のいずれかから選ばれる少なくとも１種類の原子であることを特徴とする請求項７に記載の多層構造体の製造方法。
【請求項10】
第１導電型の炭化珪素の基板の上に、該基板よりも低不純物密度で第１導電型の緩衝層をエピタキシャル成長するステップと、前記基板と前記緩衝層との界面から５０ｎｍの間となる前記緩衝層の内部に基底面転位を不動化する原子の濃度分布のピークを有し、前記基板の内部に存在する基底面転位から連続して前記緩衝層の内部に発生する基底面転位を結晶欠陥により不動化する第１不動化層を、前記緩衝層の面内方向の全面に形成するステップと、
前記緩衝層の上に、前記緩衝層よりも低不純物密度で第１導電型の走行層をエピタキシャル成長するステップと、
前記走行層の表面に、前記走行層にキャリアを注入する第２導電型の担体注入領域を形成するステップと、
を含み、
前記緩衝層をエピタキシャル成長するステップは、
前記基板の上に基底面転位を貫通転位に変換する欠陥変換層をエピタキシャル成長する段階と、
該欠陥変換層の上に、前記欠陥変換層よりも高不純物密度で、注入された少数キャリアを再結合により減少させる再結合促進層をエピタキシャル成長させる段階と、
を含み、
前記再結合促進層の内部の、前記欠陥変換層と前記再結合促進層との界面から５０ｎｍの間に基底面転位を不動化する原子の濃度分布のピークを有し、前記再結合促進層に存在する基底面転位を結晶欠陥により不動化する第３不動化層を、前記再結合促進層の面内方向の全面に形成するステップを更に備えることを特徴とする半導体装置の製造方法。
【請求項11】
前記第１不動化層を形成するステップでは、前記緩衝層の上面から、前記基板と前記緩衝層との界面から５０ｎｍの間の前記緩衝層の内部となる射影飛程で、前記基底面転位を不動化する原子を注入する段階を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項12】
前記基板の上面から１μｍの間の前記基板の内部に基底面転位を不動化する原子の濃度分布のピークを有し、前記基板の内部から上面に向かって存在する基底面転位を結晶欠陥により不動化する第２不動化層を、前記基板の面内方向の全面に形成するステップを更に含むことを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項13】
前記第２不動化層を形成するステップでは、前記基板の上面から１μｍの間の前記基板の内部となる射影飛程で、前記基底面転位を不動化する原子を前記基板に注入する段階を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項14】
前記第１不動化層と前記第２不動化層とは、前記基板と前記緩衝層との界面で接するように形成することを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項15】
前記走行層の、前記緩衝層と前記走行層との界面から５０ｎｍの間に基底面転位を不動化する原子の濃度分布のピークを有し、前記走行層に存在する基底面転位を結晶欠陥により不動化する第４不動化層を、前記走行層の面内方向の全面に形成するステップを更に含むことを特徴とする請求項１０～１４のいずれか１項に記載の半導体装置の製造方法。
【請求項16】
前記第１不動化層に注入される前記基底面転位を不動化する原子が、アルゴン、マグネシウム、カルシウム、バリウム、チタン、バナジウム、クロム、マンガン、及び鉄のいずれかから選ばれる少なくとも１種類の原子であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項17】
前記第２不動化層に注入される前記基底面転位を不動化する原子が、アルゴン、マグネシウム、カルシウム、バリウム、チタン、バナジウム、クロム、マンガン、及び鉄のいずれかから選ばれる少なくとも１種類の原子であることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項18】
第１導電型の炭化珪素の基板の上に、該基板よりも低不純物密度で第１導電型の緩衝層をエピタキシャル成長するステップと、前記基板と前記緩衝層との界面から５０ｎｍの間となる前記緩衝層の内部に基底面転位を不動化する原子の濃度分布のピークを有し、前記基板の内部に存在する基底面転位から連続して前記緩衝層の内部に発生する基底面転位を結晶欠陥により不動化する第１不動化層を、前記緩衝層の面内方向の全面に形成するステップと、
前記緩衝層の上に、前記緩衝層よりも低不純物密度で第１導電型の走行層をエピタキシャル成長するステップと、
前記走行層の表面に、前記走行層にキャリアを注入する第２導電型の担体注入領域を形成するステップと
を含み、
前記緩衝層をエピタキシャル成長するステップの前に、前記基板の上面から１μｍの間の前記基板の内部に基底面転位を不動化する原子の濃度分布のピークを有し、前記基板の内部から上面に向かって存在する基底面転位を結晶欠陥により不動化する第２不動化層を、前記基板の面内方向の全面に形成するステップを更に含み、
前記第１不動化層と前記第２不動化層はともに、前記基底面転位を不動化する原子の濃度分布のピーク位置が、前記緩衝層と前記基板との界面から離間するよう形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、下地の基板となる単結晶等の上に、炭化珪素（ＳｉＣ）単結晶をエピタキシャル成長させた複合構造である多層構造体（ＳｉＣエピタキシャル成長基板）、多層構造体の製造方法及び半導体装置の製造方法に関する。
【背景技術】
【0002】
ＳｉＣのエピタキシャル成長層を含む多層構造体には、多くの積層欠陥が含まれ、半導体装置の特性に悪影響を与えることが知られている。市販のＳｉＣ基板には、ｃ軸方向に伝播する貫通型のらせん転位や刃状転位、及び基底面内を伝播する基底面転位（ＢＰＤ）が内包されている。また、らせん転位と刃状転位が混合した混合転位（転位ループ）も多数存在する。これらの多層構造体内の転位は、エピタキシャル成長時にエピタキシャル層内に伝播して引き継がれる。らせん転位や刃状転位などの貫通転位は、ＳｉＣ単結晶を用いた半導体装置（以下において「ＳｉＣ半導体装置」という。）のリーク電流を増加させることが知られている。特許文献１には、多層構造体を構成する基板の主面にイオン注入して結晶性を低下させた後、熱処理を行って結晶性を回復させることにより、基板表層部の貫通混合転位から、らせん転位を消滅させることが記載されている。
【0003】
一方、基底面転位は、ＳｉＣ単結晶を用いた電力用半導体装置（以下において「ＳｉＣパワーデバイス」という。）の特性の劣化、特に順方向特性の劣化の原因となる。例えば、ＳｉＣ多層構造体を用いたｐｉｎダイオードに順方向電流を流したときに、順方向抵抗が増大する現象が知られている。ｐｉｎダイオードの順方向抵抗の増大は、ｎ型エピタキシャル層のドリフト領域に存在する基底面転位を起点として積層欠陥が拡大することによって起こる。基底面転位は基板からエピタキシャル層まで続いており、エピタキシャル層を貫通して表面に至る。ドリフト領域の基底面転位は、通電によりｐ型アノード領域から少数キャリア（ｎ型エピタキシャル層では正孔）がドリフト領域に注入されることにより、積層欠陥の起点となり得る。
【0004】
基板内の転位がエピタキシャル層へと伝播する過程では、転位の変換がなされることが知られている。基板内の基底面転位の大部分は、エピタキシャル成長時に貫通転位に変換され、残りの少数は、そのまま基底面転位としてエピタキシャル層を伝播する。貫通転位は積層欠陥に拡大しないので、ドリフト領域における基底面転位から貫通転位への変換率を１００％に近くして、更に、基底面転位に注入される正孔密度を減らすことで、積層欠陥の発生を抑制することが可能となる。
【0005】
基底面転位から貫通転位への変換率は９５％程度であり、エピタキシャル層中には５％程度残存することになる。非特許文献１には、アルゴン（Ａｒ）イオンを基板の上面近傍にイオン注入することにより、ＢＰＤからＴＥＤへの変換率が上がることが報告されている。しかし、無害な貫通転位に変換されてはいるが、貫通転位の根元の基底面転位がエピタキシャル層内の基板界面付近に残るため、積層欠陥拡大の原因欠陥を完全に防止することが困難である。更に、ｐ型アノード領域から注入される正孔密度を緩衝層により減少させる方法に関しても、基底面転位が積層欠陥に拡大を開始する正孔密度の閾値は、基板内の応力などによって大きくばらつく。そのため、小さな閾値を持つ基底面転位の積層欠陥への拡大を防止するためには、通電電流を大きくできず、デバイスの限界性能で使用することを難しくしている。
【先行技術文献】
【特許文献】
【0006】
【文献】特開２０１１－１６８４５３号公報
【非特許文献】
【0007】
【文献】Ｃ．ハイドルン（Heidorn）他、「ウェハ基板へのイオン注入による4H-SiCホモ・エピタキシャル層中の基底面転位の増大（Basal Plane Dislocation Enhancement in 4H-SiC homo-epitaxial Layers by Ion Implantation into the Wafer Substrate）、第１２回炭化珪素及び関連材料に関する欧州会議（12th European Conference on Silicon Carbide and Related Materials）、２０１８年、プロシディングID:１２２８
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、上記問題点を鑑み、積層欠陥の拡大を防止し、ＳｉＣを用いた半導体装置の順方向特性の劣化を抑制することが可能な多層構造体、多層構造体の製造方法及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成するために、本発明の一態様は、（ａ）第１導電型の炭化珪素の基板と、（ｂ）基板の上に設けられた、基板よりも低不純物密度の第１導電型の緩衝層と、（ｃ）緩衝層の上に設けられた、緩衝層よりも低不純物密度の第１導電型のエピタキシャル成長層と、を備え、緩衝層の内部において、基板との界面からエピタキシャル成長層との界面まで緩衝層の厚さ方向に延在して設けられた、基板の内部に存在する基底面転位から連続してエピタキシャル成長層の内部に発生する基底面転位を不動化する第１不動化層を備え、基板は、表面が（０００１）面で［０００１］軸方向に対して［１１－２０］方向に０°より大きく８°より小さいオフ角を有し、第１不動化層は［１１－２０］方向に直交する方向に互いに平行に延伸するストライプ状の複数の第２導電型半導体領域であり、複数の第２導電型半導体領域の間の間隔ｄは、緩衝層の膜厚をｈ、基板のオフ角をθとしたとき、ｈ／ｄ＞ｔａｎθを満たし、緩衝層と基板との界面の下の基板の表面側に、基底面転位を結晶欠陥により不動化する第２不動化層を更に備え、第２不動化層は、基底面転位を不動化する原子を含み、かつ基板の面内方向の全面に設けられる多層構造体であることを要旨とする。
【0010】
本発明の他の態様は、（ａ）第１導電型の炭化珪素の基板の上に該基板よりも低不純物密度で第１導電型の緩衝層をエピタキシャル成長するステップと、（ｂ）緩衝層の上に、緩衝層よりも低不純物密度で第１導電型のエピタキシャル成長層をエピタキシャル成長するステップと、（ｃ）緩衝層の内部において、基板との界面からエピタキシャル成長層との界面まで緩衝層の厚さ方向に延在し、基板の内部に存在する基底面転位から連続してエピタキシャル成長層の内部に発生する基底面転位を不動化する第１不動化層を形成するステップと、（ｄ）緩衝層と基板との界面の下の基板の表面側に、基底面転位を結晶欠陥により不動化する第２不動化層を形成するステップと、を含み、基板は、表面が（０００１）面で［０００１］軸方向に対して［１１－２０］方向に０°より大きく８°より小さいオフ角を有し、
第１不動化層は［１１－２０］方向に直交する方向に互いに平行に延伸するストライプ状の複数の第２導電型半導体領域であり、複数の第２導電型半導体領域の間の間隔ｄは、緩衝層の膜厚をｈ、基板のオフ角をθとしたとき、ｈ／ｄ＞ｔａｎθを満たし、第２不動化層は、基底面転位を不動化する原子を含み、かつ基板の面内方向の全面に形成される多層構造体の製造方法であることを要旨とする。
第１不動化層は［１１－２０］方向に直交する方向に互いに平行に延伸するストライプ状の複数の第２導電型半導体領域であり、複数の第２導電型半導体領域の間の間隔ｄは、緩衝層の膜厚をｈ、基板のオフ角をθとしたとき、ｈ／ｄ＞ｔａｎθを満たし、第２不動化層は、基底面転位を不動化する原子を含み、かつ基板の面内方向の全面に形成される多層構造体の製造方法であることを要旨とする。
【0011】
本発明の他の態様は、（ａ）第１導電型の炭化珪素の基板の上に、基板よりも低不純物密度で第１導電型の緩衝層をエピタキシャル成長するステップと、（ｂ）基板と緩衝層との界面から５０ｎｍの間となる緩衝層の内部に基底面転位を不動化する原子の濃度分布のピークを有し、基板の内部に存在する基底面転位から連続して緩衝層の内部に発生する基底面転位を結晶欠陥により不動化する第１不動化層を、緩衝層の面内方向の全面に形成するステップと、（ｃ）緩衝層の上に、緩衝層よりも低不純物密度で第１導電型の走行層をエピタキシャル成長するステップと、（ｄ）走行層の表面に、走行層にキャリアを注入する第２導電型の担体注入領域を形成するステップと、を含み、緩衝層をエピタキシャル成長するステップは、基板の上に基底面転位を貫通転位に変換する欠陥変換層をエピタキシャル成長する段階と、欠陥変換層の上に、欠陥変換層よりも高不純物密度で、注入された少数キャリアを再結合により減少させる再結合促進層をエピタキシャル成長させる段階と、を含み、再結合促進層の内部の、欠陥変換層と再結合促進層との界面から５０ｎｍの間に基底面転位を不動化する原子の濃度分布のピークを有し、再結合促進層に存在する基底面転位を結晶欠陥により不動化する第３不動化層を、再結合促進層の面内方向の全面に形成するステップを更に備える半導体装置の製造方法であることを要旨とする。
【発明の効果】
【0012】
本発明によれば、積層欠陥の拡大を防止し、ＳｉＣを用いた半導体装置の順方向特性の劣化を抑制することが可能な多層構造体、多層構造体の製造方法及び半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【0013】
【図1】本発明の第１実施形態の説明に係る半導体装置の一例を示す断面概略図である。
【図4】ＳｉＣ基板における部分転位の間隔の拡大を説明する上面概略図である。
【図5】ＳｉＣ基板の上部にイオン注入による副不純物原子の導入位置の一例を示す断面概略図である。
【図10】図１０（ａ）は、第１実施形態に係る多層構造体に対して、ＳＩＭＳで測定したｎ型不純物分布の一例、図１０（ｂ）は対応する基底面転位を不動化する原子の不純物分布の一例、図１０（ｃ）は対応する基底面転位を不動化する原子の不純物分布の他の例を示す図である。
【図11】第１実施形態に係る多層構造体を用いる半導体装置の製造方法の工程の一例を説明する断面概略図である。
【図18】第１実施形態の変形例に係る多層構造体を用いる半導体装置の製造方法の工程の一例を説明する断面概略図である。
【図20】第１実施形態の変形例に係る多層構造体に対して、ＳＩＭＳで測定した（ａ）ｎ型不純物分布の一例、（ｂ）基底面転位を不動化する原子の不純物分布の一例を示す図である。
【図21】本発明の第２実施形態の説明に用いる半導体装置の一例を示す断面概略図である。
【図22】第２実施形態に係る多層構造体の製造方法の工程の一例を説明する断面概略図である。
【図25】第２実施形態に係る多層構造体の製造方法の工程の他の例を説明する断面概略図である。
【図27】第２実施形態の変形例の説明に用いる半導体装置の一例を示す断面概略図である。
【図28】第２実施形態の変形例に係る半導体装置の他の例を説明する断面概略図である。
【図29】第２実施形態の変形例に係る半導体装置の他の例を説明する断面概略図である。
【図30】第２実施形態の変形例に係る半導体装置の他の例を説明する断面概略図である。
【図31】第２実施形態の変形例に係る多層構造体の製造方法の工程の一例を説明する断面概略図である。
【図35】その他の実施形態の説明に用いる半導体装置の一例を示す断面概略図である。
【図38】その他の実施形態に係る多層構造体の製造方法の工程の一例を説明する断面概略図である。
【図40】その他の実施形態に係る半導体装置に用いる多層構造体の他の例を示す断面概略図である。
【図41】その他の実施形態に係る半導体装置に用いる多層構造体の他の例を示す断面概略図である。
【発明を実施するための形態】
【0014】
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【0015】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
【0016】
また、以下の説明において、半導体装置の代表例としてｐｉｎダイオードを用いて説明するが、本発明の半導体装置はｐｉｎダイオードに限定されない。例えば、ｐｎ接合に順方向の電流が通電される絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフ（ＧＴＯ）サイリスタ等のバイポーラデバイスであってもよい。また、基板上にエピタキシャル成長したドレイン領域を有するボディダイオードが寄生する構造のＭＯＳ電界効果トランジスタ（ＦＥＴ）、ＭＩＳＦＥＴや静電誘導トランジスタ（ＳＩＴ）等であってもよい。
【0017】
（第１実施形態）
本発明の第１実施形態に係る半導体装置は、図１に示すように、上方から走行してきた担体（キャリア）を収集する第１導電型（ｎ+型）の半導体領域からなる担体収集層１を下部に備える縦型構造を有する。第１実施形態に係る半導体装置は更に、担体収集層１によって収集されるキャリアがドリフト電界で縦方向に走行するｎ－型の走行層３、及び走行層にキャリアを注入する第２導電型（ｐ+型）の担体注入領域５を備える。走行層３には、担体収集層１と走行層３との界面近傍に第１不動化層２１が設けられている。ｐ+型の担体注入領域５がｎ型の走行層３の上部に局所的に埋め込まれることにより、走行層３へのキャリアの注入を制御する電位障壁を構成するｐ+‐ｎ－接合が形成されている。図１に示す縦型の２端子構造において担体収集層１は「カソード領域」として機能し、担体注入領域５は「アノード領域」として機能している。図１に示す多層構造は、ＳｉＣ結晶からなる基板を担体収集層１とし、基板の上にＳｉＣ結晶を縦方向にエピタキシャル成長したエピタキシャル成長層を走行層３とする構造である。走行層３は、主電流となる担体（キャリア）がドリフト走行する「ドリフト領域」として機能する。２端子構造を構成するように、担体収集層１の下面にはカソード電極９がオーミック電極として設けられ、担体注入領域５の上面にはアノード電極７がオーミック電極として設けられている。外部回路からの電流がアノード電極７を介して担体注入領域５に供給され、担体収集層１に供給されたキャリアがカソード電極９を介した電流として外部回路に供給される。走行層３の不純物密度は真性半導体に近い低不純物密度であることが望ましい。走行層３の不純物密度が真性半導体に近い場合は、「ｉ層」と見なすことが可能であり、この場合はｐ+型の担体注入領域５、ｉ型の走行層３及びｎ+型の担体収集層１で「ｐｉｎダイオード」が構成できる。
本発明の第１実施形態に係る半導体装置は、図１に示すように、上方から走行してきた担体（キャリア）を収集する第１導電型（ｎ+型）の半導体領域からなる担体収集層１を下部に備える縦型構造を有する。第１実施形態に係る半導体装置は更に、担体収集層１によって収集されるキャリアがドリフト電界で縦方向に走行するｎ－型の走行層３、及び走行層にキャリアを注入する第２導電型（ｐ+型）の担体注入領域５を備える。走行層３には、担体収集層１と走行層３との界面近傍に第１不動化層２１が設けられている。ｐ+型の担体注入領域５がｎ型の走行層３の上部に局所的に埋め込まれることにより、走行層３へのキャリアの注入を制御する電位障壁を構成するｐ+‐ｎ－接合が形成されている。図１に示す縦型の２端子構造において担体収集層１は「カソード領域」として機能し、担体注入領域５は「アノード領域」として機能している。図１に示す多層構造は、ＳｉＣ結晶からなる基板を担体収集層１とし、基板の上にＳｉＣ結晶を縦方向にエピタキシャル成長したエピタキシャル成長層を走行層３とする構造である。走行層３は、主電流となる担体（キャリア）がドリフト走行する「ドリフト領域」として機能する。２端子構造を構成するように、担体収集層１の下面にはカソード電極９がオーミック電極として設けられ、担体注入領域５の上面にはアノード電極７がオーミック電極として設けられている。外部回路からの電流がアノード電極７を介して担体注入領域５に供給され、担体収集層１に供給されたキャリアがカソード電極９を介した電流として外部回路に供給される。走行層３の不純物密度は真性半導体に近い低不純物密度であることが望ましい。走行層３の不純物密度が真性半導体に近い場合は、「ｉ層」と見なすことが可能であり、この場合はｐ+型の担体注入領域５、ｉ型の走行層３及びｎ+型の担体収集層１で「ｐｉｎダイオード」が構成できる。
【0018】
担体注入領域５もＳｉＣ結晶からなる半導体領域である。担体収集層１のｎ型（第１導電型）不純物元素は、例えば窒素（Ｎ）であり、不純物密度は５×１０17ｃｍ-3～１×１０18ｃｍ-3程度の範囲で、担体収集層１の厚さは１００μｍ～６００μｍ程度である。担体収集層１の表面は、（０００１）Ｓｉ面であり、＜０００１＞（ｃ軸）方向に対して＜１１－２０＞方向に０°～８°程度のオフ角を有する。担体収集層１の上にエピタキシャル成長された走行層３及び担体注入領域５も担体収集層１と同じオフ角を有する。走行層３のｎ型不純物は、例えばＮであり、不純物密度は１×１０14ｃｍ-3～１×１０17ｃｍ-3程度の範囲である。走行層３の厚さは、１０μｍ～数１００μｍ程度の範囲であり、ｐｉｎダイオードの耐圧仕様に応じて最適な厚さと不純物密度が選ばれる。例えば、耐圧１０００Ｖで１０μｍ程度、耐圧１０ｋＶで１００μｍ程度が選ばれる。担体注入領域５は、走行層３の上部に、走行層３の不純物とは反対導電型であるｐ型（第２導電型）の不純物元素を選択的に添加してｐ+‐ｎ-接合を形成している。アノード電極７は、コンタクト層、バリアメタル層及び表面電極層等を含んでよい。例えば、コンタクト層がニッケルシリサイド（ＮｉＳｉx）膜、バリアメタル層が窒化チタン（ＴｉＮ）膜、表面電極層がアルミニウム（Ａｌ）膜で構成できる。カソード電極９は、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能である。
【0019】
ＳｉＣ結晶には結晶多形が存在し、主なものは立方晶の３Ｃ、及び六方晶の４Ｈ、６Ｈである。室温における禁制帯幅は３Ｃ－ＳｉＣでは２．２３ｅＶ、４Ｈ－ＳｉＣでは３．２６ｅＶ、６Ｈ－ＳｉＣでは３．０２ｅＶの値が報告されている。本発明では、４Ｈ－ＳｉＣを用いて説明する。
【0020】
基板が構成する担体収集層１と走行層３との界面に設けられる第１不動化層２１は、走行層３内の下部において、界面から５０ｎｍ程度の間に設けられた領域である。この第１不動化層２１は、走行層３の下部に基底面転位を不動化する原子となる不純物イオンが注入されて構成されている。基底面転位を不動化する原子となる、シリコン（Ｓｉ）、炭素（Ｃ）、水素（Ｈ）、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、バリウム（Ｂａ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、及び鉄（Ｆｅ）の中のいずれか１種類の原子、又は複数種類の原子が採用可能である。基底面転位を不動化する原子の不純物密度は、イオン注入によって過剰な欠陥による抵抗の増大を避けるため、１×１０14ｃｍ-3以上、１×１０18ｃｍ-3以下の範囲であることが好ましい。さらに好ましくは、不純物密度が３×１０15ｃｍ-3以上、３×１０16ｃｍ-3以下の範囲である。このようにすることで、不純物密度と同程度の数の結晶欠陥を形成することができる。ＳｉＣ結晶の構成原子であるＳｉとＣ以外の基底面転位を不動化する原子は、２次イオン質量分析（ＳＩＭＳ）により検知することができる。
【0021】
図２（ａ）及び（ｂ）に示すように、担体収集層１として用いる基板であるｎ+型の４Ｈ－ＳｉＣ基板１ｓには多数の基底面転位（ＢＰＤ）が存在する。図２（ａ）に示す２点鎖線は、基板１ｓの表面と、図２（ｂ）に示す基板側基底面転位１２が含まれる基底面との交線Ｌｂである。基板側基底面転位１２は、基底面内で２本の部分転移、珪素（Ｓｉ）芯１２ｓと炭素（Ｃ）芯１２ｃに分解して、交線Ｌｂに達している。基板側Ｓｉ芯１２ｓと基板側Ｃ芯１２ｃとの間隔は、３０ｎｍ～７０ｎｍ程度である。
【0022】
基板１ｓの上に基板１ｓよりも低不純物密度のエピタキシャル成長層（中間成長層）３ｅを、例えば１μｍ程度の厚さで成長する。図３（ａ）及び（ｂ）に示すように、基板１ｓの基板側基底面転位１２は、中間成長層３ｅ内にまで延伸し成長層側基底面転位２２に続いている。図３（ｂ）に示すように、大部分の成長層側基底面転位２２は成膜中に基板１ｓと中間成長層３ｅの界面近傍で貫通転位（ＴＥＤ）１４に変換される。この場合、図３（ａ）に示すように、エピタキシャル成長の過程で、基板１ｓ内で２つに分解していた基板側基底面転位１２の基板側Ｓｉ芯１２ｓと基板側Ｃ芯１２ｃは、中間成長層３ｅ内で成長層側基底面転位２２の成長層側Ｓｉ芯２２ｓと成長層側Ｃ芯２２ｃに引き継がれる。ここで、基板側Ｓｉ芯１２ｓはＳｉ‐Ｓｉ結合であり、基板側Ｃ芯１２ｃはＣ‐Ｃ結合である。Ｓｉ‐Ｓｉ結合のエネルギがＣ‐Ｃ結合のエネルギより小さいため、加熱や通電等で与えられるエネルギでＳｉ芯を有する部分転位は可動であるが、Ｃ芯を有する部分転位は可動ではない。そのため、図３（ａ）に示すように、成長層側Ｓｉ芯２２ｓが成長層側Ｃ芯２２ｃに近づき１つの貫通転位１４に変換される。ただし、成長層側基底面転位２２の一部は、中間成長層３ｅの内部でも貫通転位１４に変換されずに成長層側基底面転位２２ｚとして引き継がれ、交線Ｌｓにおいて中間成長層３ｅの表面に達する。
【0023】
ｐｉｎダイオードの順方向抵抗の増大は、図３（ａ）及び（ｂ）に示す中間成長層３ｅに存在する成長層側基底面転位２２ｚを起点として、積層欠陥が拡大することによって起こる。より詳しくは、ｎ型の中間成長層３ｅ内の積層欠陥がつくる電子準位に、図１に示したｐ型の担体注入領域５から少数キャリアが注入されることにより起こる。図１に示したｎ型走行層３では「少数担体（少数キャリア）」として正孔が担体注入領域５から注入される。この積層欠陥の電子準位は、４Ｈ－ＳｉＣ結晶の伝導帯の下端から０．２ｅＶ～０．３ｅＶ低い位置にあることが知られている。通電または光励起により生成された伝導帯の電子が積層欠陥の電子準位で正孔と再結合することにより、積層欠陥の拡大が起こる。基板１ｓ中の基板側基底面転位１２は、基板製造段階の温度の不均一に起因する結晶内部の応力を緩和するために発生し、基板１ｓ中に１０００個／ｃｍ2台で存在している。図３（ｂ）に示すように、成長層側基底面転位２２ｚは、基板１ｓの基板側基底面転位１２から中間成長層３ｅに延伸した部分であり、成長層側基底面転位２２ｚは中間成長層３ｅを貫通して表面に至っている。このような中間生成物としての多層構造体（１ｓ,３ｅ）を用い、その上に主成長層（上部成長層）を成長してｐｉｎダイオードを製造する場合、通電により、中間成長層３ｅ中の成長層側基底面転位２２ｚが積層欠陥の拡大の起点となり得る。即ち、アノード領域を構成しているｐ型の担体注入領域から正孔が少数担体として中間成長層３ｅの上に成長される主成長層（上部成長層）が構成する走行層に注入されることにより、成長層側基底面転位２２ｚが積層欠陥の拡大の起点となり得る。
【0024】
一方、成長層側基底面転位２２は、図３（ｂ）に示すように、基板１ｓの基板側基底面転位１２から中間成長層３ｅに続いている部分に対応するが、中間成長層３ｅ内でＳｉＣ結晶のｃ軸に平行な貫通転位１４に変換している。貫通転位１４は積層欠陥に拡大しない。しかし、図１に示した構造において、ｐ型の担体注入領域５から注入された正孔が、中間成長層３ｅの上に成長される主成長層（上部成長層）が構成する走行層３の中を走行して担体収集層１と走行層３との界面付近まで到達すると、積層欠陥の拡大が起こり得る。図３（ｂ）に示すように、注入された正孔が基板１ｓと中間成長層３ｅとの界面付近まで到達すると、成長層側基底面転位２２を起点とする積層欠陥の電子準位に正孔が注入される。成長層側基底面転位２２を起点とする積層欠陥は、基板１ｓと中間成長層３ｅとの界面付近の正孔密度が閾値の１×１０15ｃｍ-3以上で拡大が始まるといわれている。
【0025】
なお、基板１ｓに中間成長層３ｅをエピタキシャル成長した場合，基板１ｓの周辺部の成長層側基底面転位２２の貫通転位１４への変換率が他の部分よりも低いことが知られている．この原因として，基板１ｓの周辺の温度分布が大きいことが推定されている。図４は、基板１ｓの周辺部で転位変換率が低い原因のメカニズムを説明するものである。図４に示すように、基板１ｓ中の基板側基底面転位１２は、基板側Ｃ芯１２ｃと基板側Ｓｉ芯１２ｓからなる部分転位に分解している。基板１ｓ上に第１中間成長層及び上部成長層を成膜する場合の温度は１６００℃程度であるが、１６００℃まで昇温する前に９００℃～１０００℃まで昇温し，一定時間保つ。この一定時間保つ間の基板１ｓ面内の温度分布が大きい場合、温度差により基板側基底面転位１２にせん断応力が加わる。そのため，図４に示すように、基板１ｓの表面近傍で基板側Ｓｉ芯１２ｓと基板側Ｃ芯１２ｃの間隔が拡大する。図４では、基板側Ｃ芯１２ｃよりも可動性の高い基板側Ｓｉ芯１２ｓが表面近傍で移動して、基板側Ｓｉ芯１２ｂと基板側Ｃ芯１２ｃからなる部分転位の間隔Ｄｂが、元の基板側Ｓｉ芯１２ｓと基板側Ｃ芯１２ｃからなる部分転位の間隔Ｄｓから拡大した状態を表している。このように、第１中間成長層及び上部成長層のエピタキシャル成長前に基板側Ｓｉ芯１２ｂと基板側Ｃ芯１２ｃとの部分転位の間隔Ｄｂが大きく広がった場合、エピタキシャル成長中に基板側基底面転位１２が貫通転位１４に変換され難くなる。
【0026】
図５に示すように、基板１ｓの表面にイオン注入により結晶欠陥が導入された第２不動化層１１を設けることにより、エピタキシャル成長での昇温中に部分転位の間隔が拡大することを防止することができる。即ち、結晶欠陥を導入することにより部分転位の移動を抑制する効果があることが知られている。例えば、非特許文献１には、アルゴン（Ａｒ）イオンを基板表面にイオン注入することにより基板側基底面転位から貫通転位への変換率が上がることが報告されている。エピタキシャル成長前に基板１ｓの表面にイオン注入により第２不動化層１１を設けて部分転位の運動を抑制する。その結果、図６（ａ）及び（ｂ）に示すように、基板１ｓ上へのエピタキシャル成長中に中間成長層３ｅにおいて成長層側基底面転位２２から貫通転位１４への変換率が向上する。
【0027】
ｐ‐ｎ接合への順方向通電による積層欠陥の拡大は貫通転位１４を起点としては発生しないため、基板１ｓ中の基板側基底面転位１２を貫通転位１４へ変換することは積層欠陥の拡大防止に一定の効果がある。しかし、通電量を増大または通電時間を長くしていくと、積層欠陥の拡大は中間成長層３ｅと基板１ｓの界面付近を起点として発生し、完全な防止とはならない。この原因は、図６（ａ）に示すように、基板１ｓと中間成長層３ｅの界面で成長層側基底面転位２２から貫通転位１４に変換される部分に成長層側Ｓｉ芯２２ｓの部分転位が残存していることによる。この成長層側Ｓｉ芯２２ｓの部分転位は，イオン注入によって基板側基底面転位１２が不動な状態になっている基板１ｓ中ではなく、中間成長層３ｅ中にある。そのため、成長層側Ｓｉ芯２２ｓは可動な状態にあり，通電で移動に必要なエネルギを得ることにより移動して積層欠陥の起点になる。基板１ｓ表面に第２不動化層１１を設けることにより、基板１ｓ中の基板側基底面転位１２の貫通転位１４への変換率は９９%程度と高くすることができる。しかし、成長層側基底面転位２２が貫通転位１４に変換される基板１ｓと中間成長層３ｅの界面の位置の成長層側Ｓｉ芯２２ｓに対する対策が打たれていないため、積層欠陥の拡大の完全な防止はできていない。
【0028】
図１に示したように、第１実施形態に係る半導体装置では、担体収集層１と走行層３との界面近傍の走行層３内に第１不動化層２１を設ける。具体的には、図７（ａ）及び（ｂ）に示すように、基板１ｓと中間成長層３ｅの界面近傍の中間成長層３ｅ内に、成長層側基底面転位２２を不動化する結晶欠陥が導入された第１不動化層２１を設ける。結晶欠陥は、結晶欠陥を不動化する原子をイオン注入して形成する。第１不動化層２１は、成長層側基底面転位２２が基板１ｓと中間成長層３ｅの界面で貫通転位１４に変換された後に中間成長層３ｅ内に残る、図７（ａ）に示した成長層側Ｓｉ芯２２ｓを不動な転位にすることができる。図７（ｂ）に示すように、例えば１μｍ程度の厚さでエピタキシャル成長した中間成長層３ｅに残存する成長層側基底面転位２２の成長層側Ｓｉ芯２２ｓの位置に対して、中間成長層３ｅ表面から成長層側基底面転位２２を不動化する原子となる不純物イオンを注入して第１不動化層２１を形成する。第１不動化層２１において、成長層側基底面転位２２を不動化する原子を注入することで誘起された欠陥は、成長層側基底面転位２２の成長層側Ｓｉ芯２２ｓを不動な転位にする。成長層側基底面転位２２の大部分は、基板１ｓと中間成長層３ｅの界面から５０ｎｍ程度の範囲内で貫通転位１４に変換される。したがって、第１不動化層２１は、基板１ｓと中間成長層３ｅの界面から５０ｎｍ程度の範囲の中間成長層３ｅ内に設ければよい。その結果、第１実施形態に係る半導体装置に順方向電流を流したときに、成長層側基底面転位２２に起因する積層欠陥の拡大を防止し、半導体装置の順方向特性の劣化を抑制することができる。
【0029】
また、図１に示した第１実施形態に係る半導体装置の構造において、ｐ型の担体注入領域５から注入された正孔の密度はｎ+型の基板１ｓ内では電子と再結合して急激に減少する。しかし、基板１ｓと中間成長層３ｅの界面近傍の基板１ｓ側では正孔密度の減少も小さく、基板側基底面転位１２のＳｉ芯の部分転位は不動化されていない。そのため、基板１ｓ表面近傍に存在する基板側基底面転位１２は順方向通電による積層欠陥の拡大の起点となり得る。したがって、図８（ａ）及び（ｂ）に示すように、基板１ｓと中間成長層３ｅの界面近傍の基板１ｓ側及び成長層３ｅ側それぞれに第２不動化層１１及び第１不動化層２１を設けることが望ましい。例えば、１μｍ以下の厚さの中間成長層３ｅの表面からイオン注入の加速電圧を変化させて基底面転位を不動化する原子の注入ドーズ量分布のピーク位置を調整すればよい。第２不動化層１１は、基板１ｓと中間成長層３ｅとの界面から１μｍの基板１ｓ内、すなわち基板１ｓの中間成長層３ｅ側の表面１μｍの領域に設けられることが好ましい。
【0030】
また、上述の説明では、平面視で第１不動化層２１は基板１ｓと中間成長層３ｅの界面近傍の全面に亘るように設けられているが、限定されない。例えば、図９（ａ）及び（ｂ）に示すように、平面パターンにおいて、複数の第１不動化層２１ａを［１１－２０］方向に直交する方向に互いに平行なストライプ状に設けてもよい。基板側基底面転位１２は［１１－２０］方向に伝搬しやすい。例えば基板１ｓが４°オフであれば、第１不動化層２１ａの間隔ｓを２μｍ程度とすれば、高さｈを０．１４μｍ以上程度にすることにより、成長層側基底面転位２２の伸展を防止することができる。
【0031】
‐半導体装置の製造方法‐
次に、図１０に示す不純物プロファイル、及び図１１～図１５に示す工程図を用いて、本発明の第１実施形態に係る半導体装置の製造方法を、ｐｉｎダイオードの場合を一例に説明する。なお、以下に述べるｐｉｎダイオードの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、図１０に示す不純物プロファイル、及び図１１～図１５に示す工程図を用いて、本発明の第１実施形態に係る半導体装置の製造方法を、ｐｉｎダイオードの場合を一例に説明する。なお、以下に述べるｐｉｎダイオードの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0032】
図１１に示すように、４Ｈ‐ＳｉＣ結晶のｎ+型の基板１ｓを準備する。基板１ｓは、主面が＜１１－２０＞方向に４°オフした（０００１）Ｓｉ面で、厚さが１００μｍ～６００μｍ程度である。基板１ｓは、例えば窒素（Ｎ）等のｎ型の不純物元素が５×１０17ｃｍ-3～１×１０18ｃｍ-3程度の不純物密度で添加されている。基板１ｓには多数の基板側基底面転位１２が含まれるが、図１１では１つの基板側基底面転位１２を模式的に図示している。
【0033】
図１２に示すように、気相エピタキシャル成長技術等により、基板１ｓの上にｎ型の中間成長層３ｅをエピタキシャル成長させて、中間生成物としての多層構造体（１ｓ,３ｅ）を作製する。中間成長層３ｅには、図１０（ａ）に示すように、例えばＮ等のｎ型の不純物元素が基板１ｓより低不純物密度の１×１０14ｃｍ-3～１×１０17ｃｍ-3程度で添加されている。中間成長層３ｅの厚さは、１μｍ程度である。基板１ｓに存在する基板側基底面転位１２は、中間成長層３ｅ内に成長層側基底面転位２２として伝播する。基板１ｓと中間成長層３ｅの界面から５０ｎｍ以下の範囲の中間成長層３ｅ内において、成長層側基底面転位２２は変換率９５％程度で貫通転位１４に変換される。
【0034】
図１３に示すように、イオン注入技術により、基板１ｓと中間成長層３ｅの界面近傍が射影飛程となるように中間成長層３ｅ内に基底面転位を不動化する原子となる、例えばＡｒ原子２２１をイオン注入する。図７（ａ）に示したように成長層側基底面転位２２の成長層側Ｓｉ芯２２ｓは、成長層側基底面転位２２が基底面から貫通転位１４に立ち上がる位置に残存する。そのため、図１０（ｂ）に示すように、Ａｒ原子２２１のイオンの注入のドーズ量のピークＰ２が貫通転位１４に立ち上がり位置の近傍となるように調整する。実際には、エピタキシャル成長中に成長層側基底面転位２２が貫通転位１４に変換する立ち上がりの位置はエピタキシャル成長中でばらつきがある。そのため、イオン注入の加速電圧を変化させる多段イオン注入によって、注入されたＡｒイオンのドーズ量のピークが中間成長層３ｅと基板１ｓの界面付近、例えば界面から５０ｎｍ程度の中間成長層３ｅ内に分布するようにすることが望ましい。なお、基底面転位を不動化する原子となるＡｒを用いたが、Ｈ、Ｈｅ、Ａｒ、Ｍｇ、Ｃａ、Ｂａ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅのいずれか１種類の原子、あるいは複数種類の原子を用いてもよい。
【0035】
その後、図１４に示すように、イオン注入で導入された欠陥の状態を制御するため、９００℃～１４００℃程度で３０分～２時間程度で熱処理を行い、第１不動化層２１を形成する。中間成長層３ｅの上に更にｎ型の主成長層（上部成長層）をエピタキシャル成長させ、基板１ｓ上に第１中間成長層と上部成長層からなる走行層３を形成する。走行層３には、例えばＮ等のｎ型の不純物元素が基板１ｓより低不純物密度の１×１０14ｃｍ-3～１×１０17ｃｍ-3程度で添加されている。走行層３の厚さは１０μｍ～数１００μｍ程度の範囲であり、ｐｉｎダイオードの耐圧仕様に応じて最適な厚さと不純物密度が選ばれる。例えば、耐圧１０００Ｖで１０μｍ程度、耐圧１０ｋＶで１００μｍ程度が選ばれる。中間成長層３ｅに存在する貫通転位１４は、走行層３の上部成長層内に伝播する。なお、イオン注入層の熱処理は、走行層３の追加のエピタキシャル成長の際に実施してもよい。
【0036】
次いで、図１５に示すように、走行層３の上部にＡｌ等のｐ型の担体注入領域５を選択的に形成する。例えば、フォトリソグラフィによって、イオン注入用マスクを形成して、走行層３の上部にＡｌ等のｐ型を呈する不純物イオンを高不純物密度で注入すればよい。引き続き、化学機械研磨（ＣＭＰ）等により、基板１ｓの下面を研磨して厚み調整をして、担体収集層１を半導体装置の電気的特性が要求する仕様の厚さに仕上げる。スパッタリングあるいは真空蒸着などにより、担体収集層１の下面にＡｕ等からなる裏面電極（カソード電極）９を形成する。更に、スパッタリングあるいは真空蒸着などにより、Ａｌ等の金属膜を堆積し、表面電極（アノード電極）７を形成する。このようにして、図１に示した第１実施形態に係る半導体装置が完成する。
【0037】
図１に示した構造において、ｐ型の担体注入領域５から注入された正孔の密度はｎ+型の担体収集層１内では電子と再結合して急激に減少する。しかし、担体収集層１と走行層３の界面近傍では担体収集層１内の正孔密度の減少も小さく、基板側基底面転位１２のＳｉ芯の部分転位は不動化されていない。そのため、担体収集層１表面近傍に存在する基板側基底面転位１２は順方向通電による積層欠陥の拡大の起点となり得る。このため、Ａｒ原子２２１のイオン注入により第１不動化層２１を形成する際に、第２不動化層１１を同時に形成してもよい。ここで、第２不動化層１１は、基板１ｓと中間成長層３ｅとの界面から１μｍ以内の基板１ｓ内に形成することが好ましい。また、担体収集層１と走行層３の界面にもＡｒ原子２２１をイオン注入することで、第１不動化層２１と第２不動化層１１とが接するように形成してもよい。
【0038】
例えば、図１６に示すように、基板１ｓと中間成長層３ｅの界面近傍において、中間成長層３ｅ内にＡｒ原子２２１ａを、界面にＡｒ原子２２１ｂを、そして基板側にはＡｒ原子２２１ｃを、それぞれイオン注入する。その後、図１７に示すように、中間成長層３ｅの上に更にｎ型の主成長層（上部成長層）をエピタキシャル成長させ、基板１ｓ上に走行層３を形成する。基板１ｓと走行層３の界面近傍において、基板１ｓ側に第２不動化層１１、走行層側に第１不動化層２１がそれぞれ形成される。第１不動化層２１及び第２不動化層１１は、例えば図１０（ｃ）に示すように、イオン注入されたＡｒ原子２２１ａ、２２１ｂ、２２１ｃのそれぞれに対応したドーズ量分布のピークＰ２ａ、Ｐ２ｂ、Ｐ２ｃが互いに重なり合ってほぼ平坦な分布にすることができる。その結果、第１不動化層２１と第２不動化層１１とが基板１ｓと中間成長層３ｅとの界面で接する。これにより、基板１ｓと走行層３の界面近傍の基板１ｓ側に存在する成長層側基底面転位２２の成長層側Ｓｉ芯２２ｓを不動化することができ、順方向通電による積層欠陥の拡大を防止することが可能となる。
【0039】
第１実施形態に係る半導体装置の製造方法では、基板１ｓの上に中間成長層３ｅをエピタキシャル成長し、中間成長層３ｅの上面からＡｒ原子２２１をイオン注入して第１不動化層２１を形成する。これにより、Ａｒ原子２２１のイオン注入で導入される結晶欠陥の位置を、貫通転位１４が立ち上がる位置となる担体収集層１と走行層３の界面近傍の走行層３内に、高精度で制御することができる。したがって、担体収集層１と走行層３の界面近傍の走行層３内に残存する成長層側基底面転位２２の成長層側Ｓｉ芯２２ｓの部分転位を不動化することが可能となる。また、イオン注入により第２不動化層１１を、基板１ｓと中間成長層３ｅとの界面から１μｍ以内の基板１ｓ内に形成する。これにより基板１ｓ中の部分転位を不動化し、基板側基底面転位１２の貫通転位１４への変換率を上げることができる。その結果、第１実施形態に係る半導体装置に順方向電流を流したときに、成長層側基底面転位２２に起因する積層欠陥の拡大を防止し、半導体装置の順方向特性の劣化を抑制することができる。
【0040】
（第１実施形態の変形例）
上述のように、本発明の第１実施形態に係る半導体装置では、中間成長層３ｅによって成長層側基底面転位２２を９５％程度貫通転位１４に変換するが、５％程度は、中間成長層３ｅ上にエピタキシャル成長した上部成長層内を伝播し、積層欠陥の拡大の起点となり得る。第１実施形態の変形例では、図１８に示すように、予め基板１ｓの上面近傍にイオン注入により結晶欠陥が導入された第２不動化層１１を設ける。第２不動化層１１により、基板側基底面転位１２の貫通転位１４への変換効率を向上することができる。第１実施形態の変形例に係る半導体装置は、中間成長層３ｅのエピタキシャル成長の前に予め基板１ｓの表面にイオン注入による第２不動化層１１を設ける点が第１実施形態とは異なる。他の構成は第１実施形態と同様であるので、重複する記載は省略する。
上述のように、本発明の第１実施形態に係る半導体装置では、中間成長層３ｅによって成長層側基底面転位２２を９５％程度貫通転位１４に変換するが、５％程度は、中間成長層３ｅ上にエピタキシャル成長した上部成長層内を伝播し、積層欠陥の拡大の起点となり得る。第１実施形態の変形例では、図１８に示すように、予め基板１ｓの上面近傍にイオン注入により結晶欠陥が導入された第２不動化層１１を設ける。第２不動化層１１により、基板側基底面転位１２の貫通転位１４への変換効率を向上することができる。第１実施形態の変形例に係る半導体装置は、中間成長層３ｅのエピタキシャル成長の前に予め基板１ｓの表面にイオン注入による第２不動化層１１を設ける点が第１実施形態とは異なる。他の構成は第１実施形態と同様であるので、重複する記載は省略する。
【0041】
‐中間生成物の製造方法‐
図１８及び図１９に示す工程図及び図２０に示す不純物プロファイルを用いて、本発明の第１実施形態の変形例に係る中間生成物としての多層構造体（１ｓ,３ｅ）の製造方法を説明する。なお、以下に述べる中間生成物としての多層構造体（１ｓ,３ｅ）の製造方法は上部成長層を成長する前の一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
図１８及び図１９に示す工程図及び図２０に示す不純物プロファイルを用いて、本発明の第１実施形態の変形例に係る中間生成物としての多層構造体（１ｓ,３ｅ）の製造方法を説明する。なお、以下に述べる中間生成物としての多層構造体（１ｓ,３ｅ）の製造方法は上部成長層を成長する前の一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0042】
まず、図１８に示すように、エピタキシャル成長の前に、Ｎ等のｎ型の不純物元素が５×１０17ｃｍ-3～１×１０18ｃｍ-3程度の不純物密度に添加された基板１ｓの上面からＡｒ等の基板側基底面転位１２を不動化する原子となる不純物イオンを注入して第２不動化層１１を設ける。第２不動化層１１は、基板１ｓの上面から１μｍ程度の範囲内に基底面転位を不動化する原子が分布するように射影飛程を調整してイオン注入することにより形成する。
【0043】
その後、図１９に示すように、基板１ｓの上にｎ型の中間成長層３ｅをエピタキシャル成長させて、中間生成物としての多層構造体（１ｓ,３ｅ）を作製する。中間成長層３ｅには、図２０（ａ）に示すように、例えばＮ等のｎ型の不純物元素が基板１ｓより低不純物密度の１×１０14ｃｍ-3～１×１０17ｃｍ-3程度で添加されている。中間成長層３ｅの厚さは、１μｍ程度である。基板１ｓに存在する基板側基底面転位１２は、中間成長層３ｅ内に成長層側基底面転位２２として伝播する。基板側基底面転位１２の基板側Ｓｉ芯１２ｓの部分転位は、図６（ａ）及び（ｂ）で説明したように、第２不動化層１１によって不動化されている。そのため、基板１ｓから伝播した成長層側基底面転位２２は、基板１ｓと中間成長層３ｅの界面から５０ｎｍ以下の範囲の中間成長層３ｅ内において、９９％程度と高い変換率で貫通転位１４に変換される。
【0044】
更に、中間成長層３ｅのエピタキシャル成長後、基板１ｓと中間成長層３ｅの界面近傍の中間成長層３ｅ内に成長層側基底面転位を不動化する原子となる、例えばＡｒ原子のイオンを注入する。イオン注入後に９００℃～１４００℃程度で３０分～２時間程度で熱処理を行い、イオン注入で導入された欠陥の状態を制御する熱処理を実施し、図１９に示すように、第１不動化層２１を形成する。図２０（ａ）及び（ｂ）に示すように、第２不動化層１１にはドーズ量分布のピークＰ１が界面から基板１ｓ側の１μｍ以内に位置し、第１不動化層２１にはドーズ量分布のピークＰ２が界面から中間成長層３ｅ側の５０ｎｍ以内に位置するようにＡｒ原子が分布する。このようにして、Ｎが高濃度に添加された基板１ｓ側に第２不動化層１１、及びＮが基板１ｓよりも低不純物密度で添加された中間成長層３ｅ側に第１不動化層２１を有する中間生成物としての多層構造体（１ｓ,３ｅ）が作製される。
【0045】
第１実施形態の変形例では、予め基板１ｓの表面近傍に基板側基底面転位１２を不動化する原子となる不純物イオンを注入して第２不動化層１１を形成した後、基板１ｓ上に１μｍ程度の中間成長層３ｅをエピタキシャル成長させる。更に、中間成長層３ｅの上面から成長層側基底面転位２２を不動化する原子となる不純物イオンを注入して第１不動化層２１を形成する。基板１ｓに第２不動化層１１が設けられているので、中間成長層３ｅのエピタキシャル成長の際に基板１ｓに存在する基板側基底面転位１２の部分転位を不動化することができる。そのため、中間生成物としての多層構造体（１ｓ,３ｅ）の上に主成長層をエピタキシャル成長する場合、エピタキシャル成長中に中間成長層３ｅに伝播する成長層側基底面転位２２の貫通転位１４への変換率を大きくすることができる。この結果、中間成長層３ｅの上面の主成長層（上部成長層）に伝播する成長層側基底面転位２２を低減することが可能となる。また、基板１ｓの上に１μｍ程度の中間成長層３ｅをエピタキシャル成長し、中間成長層３ｅの上面からＡｒ原子２２１を基板１ｓと中間成長層３ｅの界面近傍にイオン注入して第１不動化層２１を設ける。そのため、成長層側基底面転位２２が貫通転位１４に変換した後に基板１ｓと中間成長層３ｅの界面近傍の中間成長層３ｅ内に残存する成長層側Ｓｉ芯２２ｓの部分転位を不動化することが可能となる。その結果、中間生成物としての多層構造体（１ｓ,３ｅ）の上に主成長層（上部成長層）をエピタキシャル成長した構造の半導体装置に順方向電流を流したときに、成長層側基底面転位２２に起因する積層欠陥の拡大を防止し、半導体装置の順方向特性の劣化を抑制することが可能となる。
【0046】
（第２実施形態）
本発明の第２実施形態に係る半導体装置は、図２１に示すように、ｎ+型の担体収集層１、ｎ型の緩衝層２、ｎ-型の走行層３、ｐ+型の担体注入領域５、アノード電極７、及びカソード電極９を備える。担体収集層１には、Ｎ等のｎ型の不純物元素が５×１０17ｃｍ-3～１×１０18ｃｍ-3程度の不純物密度で添加されている。第１中間成長層としての緩衝層２には、Ｎ等のｎ型の不純物元素が担体収集層１よりも低不純物密度、且つ走行層３よりも高不純物密度の、例えば１×１０17ｃｍ-3～５×１０17ｃｍ-3程度で添加される。緩衝層２は、担体収集層１と走行層３との間に設けられ、成長層側基底面転位２２（図示省略）を貫通転位１４（図示省略）に変換する。更に、緩衝層２内では電子密度が走行層３より高く、通電時に走行層３から注入される正孔と再結合して正孔密度を低減することができる。第２実施形態は、緩衝層２が担体収集層１と上部成長層である走行層３との間に、走行層３よりも高不純物密度の緩衝層２を設ける点が、第１実施形態とは異なる。他の構成は第１実施形態と同様であるので、重複する記載は省略する。
本発明の第２実施形態に係る半導体装置は、図２１に示すように、ｎ+型の担体収集層１、ｎ型の緩衝層２、ｎ-型の走行層３、ｐ+型の担体注入領域５、アノード電極７、及びカソード電極９を備える。担体収集層１には、Ｎ等のｎ型の不純物元素が５×１０17ｃｍ-3～１×１０18ｃｍ-3程度の不純物密度で添加されている。第１中間成長層としての緩衝層２には、Ｎ等のｎ型の不純物元素が担体収集層１よりも低不純物密度、且つ走行層３よりも高不純物密度の、例えば１×１０17ｃｍ-3～５×１０17ｃｍ-3程度で添加される。緩衝層２は、担体収集層１と走行層３との間に設けられ、成長層側基底面転位２２（図示省略）を貫通転位１４（図示省略）に変換する。更に、緩衝層２内では電子密度が走行層３より高く、通電時に走行層３から注入される正孔と再結合して正孔密度を低減することができる。第２実施形態は、緩衝層２が担体収集層１と上部成長層である走行層３との間に、走行層３よりも高不純物密度の緩衝層２を設ける点が、第１実施形態とは異なる。他の構成は第１実施形態と同様であるので、重複する記載は省略する。
【0047】
第２実施形態に係る半導体装置では、担体収集層１上に成長した緩衝層２において、成長層側基底面転位２２は９５％程度貫通転位１４に変換される。このように、緩衝層２には、担体収集層１から伝播して貫通転位１４に変化した後の成長層側基底面転位２２が存在することになる。緩衝層２は走行層３よりも高不純物密度でｎ型の不純物元素が添加されているので電子密度が走行層３よりも高く、担体注入領域５から走行層３に少数キャリアとして注入された正孔の密度を緩衝層２内で大きく減少させることができる。その結果、緩衝層２に残存する成長層側基底面転位２２に注入される正孔密度を低減でき、通電による積層欠陥の拡大を防止することが可能となる。また、担体収集層１と緩衝層２の界面近傍の緩衝層２内には成長層側基底面転位２２を不動化する原子となる不純物イオンが注入されて第１不動化層２１が設けられる。イオン注入された基底面転位を不動化する原子は、第１不動化層２１に結晶欠陥を誘起して成長層側基底面転位２２の部分転位を不動化する。更に、イオン注入された基底面転位を不動化する原子は正孔捕獲準位を形成することができ、正孔密度の減少にも効果を有する。その結果、半導体装置に順方向電流を流したときに、成長層側基底面転位２２に起因する積層欠陥の拡大を防止し、半導体装置の順方向特性の劣化を抑制することができる。
【0048】
‐半導体装置の製造方法‐
次に、図２２及び図２４に示す工程図を用いて、本発明の第２実施形態に係る半導体装置の製造方法を、ｐｉｎダイオードの場合を一例に説明する。まず、図２２に示すように、４Ｈ‐ＳｉＣ結晶のｎ+型の基板１ｓを準備する。基板１ｓは、主面が＜１１－２０＞方向に４°オフした（０００１）Ｓｉ面である。基板１ｓは、例えば窒素（Ｎ）等のｎ型の不純物元素が５×１０17ｃｍ-3～１×１０18ｃｍ-3程度の不純物密度で添加されている。図示を省略したが、基板１ｓには多数の基板側基底面転位１２が含まれる。
次に、図２２及び図２４に示す工程図を用いて、本発明の第２実施形態に係る半導体装置の製造方法を、ｐｉｎダイオードの場合を一例に説明する。まず、図２２に示すように、４Ｈ‐ＳｉＣ結晶のｎ+型の基板１ｓを準備する。基板１ｓは、主面が＜１１－２０＞方向に４°オフした（０００１）Ｓｉ面である。基板１ｓは、例えば窒素（Ｎ）等のｎ型の不純物元素が５×１０17ｃｍ-3～１×１０18ｃｍ-3程度の不純物密度で添加されている。図示を省略したが、基板１ｓには多数の基板側基底面転位１２が含まれる。
【0049】
図２３に示すように、気相エピタキシャル成長技術等により、基板１ｓの上にｎ型の緩衝層２を１μｍ～１０μｍ程度の厚さでエピタキシャル成長させる。第１中間成長層としての緩衝層２は、例えば窒素（Ｎ）等のｎ型の不純物元素が１×１０17ｃｍ-3～５×１０17ｃｍ-3程度の不純物密度で添加されている。その後、イオン注入技術により、基板１ｓと緩衝層２の界面近傍の緩衝層２内に成長層側基底面転位２２を不動化する原子となる、例えばＡｒ原子のイオンを１×１０14ｃｍ-3～１×１０18ｃｍ-3程度の注入量でイオン注入する。引き続き、図２４に示すように、イオン注入で導入された欠陥の状態を制御するため、９００℃～１４００℃程度で３０分～２時間程度で熱処理を行い、第１不動化層２１を形成する。
【0050】
その後、気相エピタキシャル成長技術等により、緩衝層２の上にｎ型の主成長層（上部成長層）をエピタキシャル成長させ、図２１に示した走行層３を形成する。走行層３には、例えばＮ等のｎ型の不純物元素が基板１ｓより低不純物密度の１×１０14ｃｍ-3～１×１０17ｃｍ-3程度で添加されている。走行層３の厚さは１０μｍ～数１００μｍ程度の範囲であり、ｐｉｎダイオードの耐圧仕様に応じて最適な厚さと不純物密度が選ばれる。例えば、耐圧１０００Ｖで１０μｍ程度、耐圧１０ｋＶで１００μｍ程度が選ばれる。
【0051】
次いで、フォトリソグラフィ及びイオン注入技術等により、走行層３の上部にＡｌ等のｐ型の不純物元素をイオン注入することで、ｐ型の担体注入領域５を選択的に形成する。引き続き、化学機械研磨（ＣＭＰ）等により、基板１ｓの下面を研磨して厚み調整をして、担体収集層１をカソード領域としての仕様に仕上げる。スパッタリングあるいは真空蒸着等により、担体収集層１の下面にＡｕ等からなる裏面電極（カソード電極）９を形成する。更に、スパッタリングあるいは真空蒸着等により、Ａｌ等の金属膜を堆積し、表面電極（アノード電極）７を形成する。このようにして、図２１に示した第２実施形態に係る半導体装置が完成する。
【0052】
第２実施形態に係る半導体装置では、基板１ｓ上にｎ型の緩衝層２を第１中間成長層としてエピタキシャル成長させている。そのため、基板１ｓから伝播する成長層側基底面転位２２は緩衝層２内で貫通転位に変換される。また、緩衝層２は上部成長層である走行層３よりも高不純物密度のｎ型の不純物元素が添加されている。したがって、基板１ｓと緩衝層２との界面に存在する成長層側基底面転位２２に走行層３を介して注入される正孔密度を減少させることができる。その結果、基底面転位が積層欠陥に拡大することを防止することができる。
【0053】
また、図２５に示すように、緩衝層２のエピタキシャル成長の際に、基板１ｓから緩衝層２に伝播する成長層側基底面転位２２の貫通転位１４への変換率を向上させるため、基板１ｓの上面近傍に第２不動化層１１を設けてもよい。例えば、予め基板１ｓの上面近傍に基板側基底面転位１２を不動化する原子となる不純物イオンを注入して、結晶欠陥が導入された第２不動化層１１を形成する。その後、図２６に示すように、気相エピタキシャル成長技術等により、基板１ｓの上にｎ型の緩衝層２を１μｍ程度の厚さでエピタキシャル成長させる。次に、イオン注入技術により、基板１ｓと緩衝層２の界面近傍の緩衝層２内に成長層側基底面転位２２を不動化する原子となる不純物イオンを注入して、第１不動化層２１を形成する。基板１ｓの上面近傍に設けた第２不動化層１１により、基板側基底面転位１２の貫通転位１４への変換効率を向上することができる。
【0054】
（第２実施形態の変形例）
本発明の第２実施形態の変形例に係る半導体装置は、図２７に示すように、ｎ+型の担体収集層１、ｎ型の緩衝層２、ｎ-型の走行層３、ｐ+型の担体注入領域５、アノード電極７、及びカソード電極９を備える。緩衝層２は、担体収集層１と走行層３との間に設けられ、基底面転位を貫通転位に変換する欠陥変換層２ａ、及び走行層３側から担体収集層１側に注入される少数キャリアを減少させる再結合促進層２ｂを備える。担体収集層１と欠陥変換層２ａの界面近傍の欠陥変換層２ａ内、例えば界面から５０ｎｍ程度の範囲内に第１不動化層２１を有する。第２実施形態の変形例に係る半導体装置は、担体収集層１と走行層３との間に設ける緩衝層２が欠陥変換層２ａ及び再結合促進層２ｂを有する点が、第１及び第２実施形態に係る半導体装置とは異なる。他の構成は第１及び第２実施形態に係る半導体装置と同様であるので、重複する記載は省略する。
本発明の第２実施形態の変形例に係る半導体装置は、図２７に示すように、ｎ+型の担体収集層１、ｎ型の緩衝層２、ｎ-型の走行層３、ｐ+型の担体注入領域５、アノード電極７、及びカソード電極９を備える。緩衝層２は、担体収集層１と走行層３との間に設けられ、基底面転位を貫通転位に変換する欠陥変換層２ａ、及び走行層３側から担体収集層１側に注入される少数キャリアを減少させる再結合促進層２ｂを備える。担体収集層１と欠陥変換層２ａの界面近傍の欠陥変換層２ａ内、例えば界面から５０ｎｍ程度の範囲内に第１不動化層２１を有する。第２実施形態の変形例に係る半導体装置は、担体収集層１と走行層３との間に設ける緩衝層２が欠陥変換層２ａ及び再結合促進層２ｂを有する点が、第１及び第２実施形態に係る半導体装置とは異なる。他の構成は第１及び第２実施形態に係る半導体装置と同様であるので、重複する記載は省略する。
【0055】
第２実施形態の変形例に係る半導体装置では、担体収集層１上に第１中間成長層として成長した欠陥変換層２ａにおいて、基底面転位が９５％程度貫通転位に変換される。欠陥変換層２ａ内で貫通転位に変化された後に欠陥変換層２ａに残存する基底面欠陥は、第１不動化層２１により、担体収集層１との界面近傍で不動化される。更に、欠陥変換層２ａ上に第２及び第３中間成長層として成長した再結合促進層２ｂにおいて、通電によりｐ+型の担体注入領域５から注入された正孔を電子と再結合させる。このように、第２実施形態の変形例に係る半導体装置では、担体収集層１から伝播した基底面転位は欠陥変換層２ａ内に存在することになる。欠陥変換層２ａは厚いほど、積層欠陥の発生頻度を低減できるが、厚くするとエピタキシャル成長のスループットの低下を招くので、１μｍ程度に薄くするのが望ましい。また、欠陥変換層２ａに存在する基底面転位に注入される正孔密度を減少させるため、欠陥変換層２ａは走行層３よりも高不純物密度のｎ型エピタキシャル層を用いることが望ましい。更に、正孔密度を閾値である１×１０15ｃｍ-3台以下に減少させるために、欠陥変換層２ａよりも高不純物密度のｎ型の再結合促進層２ｂを追加する。
【0056】
例えば、担体収集層１には、Ｎ等のｎ型の不純物元素が５×１０17ｃｍ-3～１×１０18ｃｍ-3程度の不純物密度で添加されている。第１中間成長層としての欠陥変換層２ａは、厚さが１μｍ程度で、Ｎ等のｎ型の不純物元素が担体収集層１よりも低不純物密度、且つ走行層３よりも高不純物密度の、例えば１×１０17ｃｍ-3程度で添加されている。第２及び第３中間成長層としての再結合促進層２ｂは、厚さが５μｍ～１０μｍ程度で、Ｎ等のｎ型の不純物元素が欠陥変換層２ａよりも２倍～３倍程度高不純物密度の、例えば２×１０17ｃｍ-3～５×１０17ｃｍ-3程度で添加されている。第４中間成長層として走行層３は、厚さが１０μｍ～１００μｍ程度で、Ｎ等のｎ型の不純物元素が１×１０14ｃｍ-3～１×１０17ｃｍ-3程度で添加されている。第１不動化層２１は、担体収集層１と欠陥変換層２ａの界面近傍の欠陥変換層２ａ内、例えば界面から５０ｎｍ程度の範囲内に設けられる。第１不動化層２１には、成長層側基底面転位２２を不動化する原子となる不純物イオンが、不純物密度が１×１０14ｃｍ-3～１×１０18ｃｍ-3程度になるような不純物密度でイオン注入されている。より好ましくは、不純物密度が３×１０15ｃｍ-3以上、３×１０16ｃｍ-3以下の範囲である。なお、再結合促進層２ｂには、ｎ型の不純物元素に加えて正孔捕獲準位を形成する不純物元素として、例えばＢ、Ｖ、Ｔｉ、Ｆｅ及びＣｒ等を添加してもよい。
【0057】
第２実施形態の変形例に係る半導体装置では、担体収集層１の上に第１中間成長層としての欠陥変換層２ａ及び第２及び第３中間成長層としての再結合促進層２ｂを有する緩衝層２をエピタキシャル成長させている。更に、欠陥変換層２ａには、担体収集層１との界面近傍に第１不動化層２１をイオン注入して設けている。そのため、基板１ｓから伝播する成長層側基底面転位２２は欠陥変換層２ａ内で貫通転位に変換される。また、再結合促進層２ｂは走行層３及び欠陥変換層２ａよりも高不純物密度のｎ型の不純物元素が添加されている。したがって、担体収集層１と欠陥変換層２ａとの界面に存在する成長層側基底面転位２２に、第４中間成長層としての走行層３を介して欠陥変換層２ａから注入される正孔密度を閾値の１×１０15ｃｍ-3台以下に減少させることができる。その結果、半導体装置に順方向電流を流したときに、成長層側基底面転位２２が積層欠陥に拡大することを防止し、半導体装置の順方向特性の劣化を抑制することができる。
【0058】
また、図２８に示すように、欠陥変換層２ａにおいて成長層側基底面転位２２の貫通転位への変換率を向上させるため、担体収集層１の上面近傍に第２不動化層１１を設けてもよい。また、図２９に示すように、欠陥変換層２ａと再結合促進層２ｂの界面近傍で、第２及び第３中間成長層としての再結合促進層２ｂ内に第３不動化層２１ｄを設けてもよい。第３不動化層２１ｄにより、欠陥変換層２ａから再結合促進層２ｂへ伝播する成長層側基底面転位２２を不動化させ、再結合促進層２ｂ内での成長層側基底面転位２２の貫通転位への変換率を向上させることができる。更に、図３０に示すように、再結合促進層２ｂと走行層３の界面近傍で、第４中間成長層としての走行層３内に第４不動化層２１ｅを設けてもよい。第４不動化層２１ｅにより、再結合促進層２ｂから走行層３へ伝播する成長層側基底面転位２２を不動化させ、走行層３内での成長層側基底面転位２２の貫通転位への変換率を向上させることができる。
【0059】
‐半導体装置の製造方法‐
次に、図３１及至図３４に示す工程図を用いて、第２実施形態の変形例に係る半導体装置の製造方法を、図３０に示したｐｉｎダイオードの場合を一例に説明する。まず、図３１に示すように、気相エピタキシャル成長技術等により、第２不動化層１１が形成された４Ｈ‐ＳｉＣ結晶のｎ+型の基板１ｓの上にｎ型の欠陥変換層（第１中間成長層）２ａをエピタキシャル成長させる。基板１ｓは、主面が＜１１－２０＞方向に４°オフした（０００１）Ｓｉ面である。欠陥変換層２ａは、例えば、厚さが１μｍ程度で、Ｎ等のｎ型の不純物元素が１×１０17ｃｍ-3程度の不純物密度で添加されている。そして、イオン注入技術により、基板１ｓと欠陥変換層２ａの界面近傍の欠陥変換層２ａ内に成長層側基底面転位２２を不動化する原子となる、例えばＡｒ原子のイオンを１×１０14ｃｍ-3～１×１０18ｃｍ-3程度の注入量でイオン注入する。引き続き、イオン注入で導入された欠陥の状態を制御するため、９００℃～１４００℃程度で３０分～２時間程度で熱処理を行い、第１不動化層２１を形成する。
次に、図３１及至図３４に示す工程図を用いて、第２実施形態の変形例に係る半導体装置の製造方法を、図３０に示したｐｉｎダイオードの場合を一例に説明する。まず、図３１に示すように、気相エピタキシャル成長技術等により、第２不動化層１１が形成された４Ｈ‐ＳｉＣ結晶のｎ+型の基板１ｓの上にｎ型の欠陥変換層（第１中間成長層）２ａをエピタキシャル成長させる。基板１ｓは、主面が＜１１－２０＞方向に４°オフした（０００１）Ｓｉ面である。欠陥変換層２ａは、例えば、厚さが１μｍ程度で、Ｎ等のｎ型の不純物元素が１×１０17ｃｍ-3程度の不純物密度で添加されている。そして、イオン注入技術により、基板１ｓと欠陥変換層２ａの界面近傍の欠陥変換層２ａ内に成長層側基底面転位２２を不動化する原子となる、例えばＡｒ原子のイオンを１×１０14ｃｍ-3～１×１０18ｃｍ-3程度の注入量でイオン注入する。引き続き、イオン注入で導入された欠陥の状態を制御するため、９００℃～１４００℃程度で３０分～２時間程度で熱処理を行い、第１不動化層２１を形成する。
【0060】
図３２に示すように、気相エピタキシャル成長技術等により、欠陥変換層２ａの上にｎ型の第２中間成長層２ｂｓをエピタキシャル成長させる。第２中間成長層２ｂｓは、例えば、厚さが１μｍ程度で、Ｎ等のｎ型の不純物元素が２×１０17ｃｍ-3～５×１０17ｃｍ-3程度の不純物密度で添加されている。そして、イオン注入技術により、第１中間成長層（欠陥変換層）２ａと第２中間成長層２ｂｓの界面近傍の第２中間成長層２ｂｓ内に成長層側基底面転位２２を不動化する原子となる、例えばＡｒ原子のイオンを不純物密度が１×１０14ｃｍ-3～１×１０18ｃｍ-3程度となる注入量でイオン注入する。より好ましくは、不純物密度が３×１０15ｃｍ-3以上、３×１０16ｃｍ-3以下の範囲である。引き続き、９００℃～１４００℃程度で３０分～２時間程度で熱処理を行い、第３不動化層２１ｄを形成する。
【0061】
その後、図３３に示すように、気相エピタキシャル成長技術等により、第２中間成長層２ｂｓの上に第３中間成長層を更にエピタキシャル成長をし、第２中間成長層２ｂｓと第３中間成長層からなる再結合促進層２ｂを、欠陥変換層２ａの上に形成する。再結合促進層２ｂは、例えば、厚さが５μｍ～１０μｍ程度で、窒素（Ｎ）等のｎ型の不純物元素が２×１０17ｃｍ-3～５×１０17ｃｍ-3程度の不純物密度で添加されている。
【0062】
図３４に示すように、気相エピタキシャル成長技術等により、再結合促進層２ｂの上に中間成長層３ｅを第４中間成長層としてエピタキシャル成長させる。中間成長層（第４中間成長層）３ｅは、例えば、厚さが１μｍ程度で、Ｎ等のｎ型の不純物元素が１×１０14ｃｍ-3～１×１０17ｃｍ-3程度の不純物密度で添加されている。そして、イオン注入技術により、再結合促進層２ｂと中間成長層３ｅの界面近傍の中間成長層３ｅ内に成長層側基底面転位２２を不動化する原子となる、例えばＡｒ原子のイオンを１×１０14ｃｍ-3～１×１０18ｃｍ-3程度の注入量でイオン注入する。引き続き、９００℃～１４００℃程度で３０分～２時間程度で熱処理を行い、第４不動化層２１ｅを形成する。
【0063】
その後、気相エピタキシャル成長技術等により、中間成長層（第４中間成長層）３ｅの上に、主エピタキシャル成長層となるｎ型の上部成長層をエピタキシャル成長させ、図３０に示した走行層３を形成する。走行層３には、例えばＮ等のｎ型の不純物元素が欠陥変換層２ａ及び再結合促進層２ｂより低不純物密度の１×１０14ｃｍ-3～１×１０17ｃｍ-3程度で添加されている。走行層３の厚さは１０μｍ～数１００μｍ程度の範囲であり、ｐｉｎダイオードの耐圧仕様に応じて最適な厚さと不純物密度が選ばれる。例えば、耐圧１０００Ｖで１０μｍ程度、耐圧１０ｋＶで１００μｍ程度が選ばれる。
【0064】
次いで、フォトリソグラフィ及びイオン注入技術等により、図２７に示したように、走行層３の上部にＡｌ等のｐ型の担体注入領域５を選択的に形成する。引き続き、化学機械研磨（ＣＭＰ）等により、基板１ｓの下面を研磨して厚み調整をして、担体収集層１をカソード領域としての仕様に仕上げる。スパッタリングあるいは真空蒸着等により、担体収集層１の下面にＡｕ等からなる裏面電極（カソード電極）９を形成する。更に、スパッタリングあるいは真空蒸着等により、Ａｌ等の金属膜を堆積し、表面電極（アノード電極）７を形成する。このようにして、第２実施形態の変形例に係る半導体装置が完成する。
【0065】
第２実施形態の変形例に係る半導体装置の製造方法では、上面に第２不動化層１１が設けられた基板１ｓを用いている。基板１ｓ上の欠陥変換層２ａ、欠陥変換層２ａ上の再結合促進層２ｂ、及び再結合促進層２ｂ上の走行層３のそれぞれの界面近傍に、第１不動化層２１、第３不動化層２１ｄ、第４不動化層２１ｅを設けている。そのため、それぞれのエピタキシャル成長中に伝播する成長層側基底面転位２２の貫通転位への変換効率を向上させることができる。また、走行層３よりも高不純物密度の欠陥変換層２ａの上には欠陥変換層２ａよりも高不純物密度の再結合促進層２ｂをエピタキシャル成長している。したがって、担体収集層１と欠陥変換層２ａとの界面に存在する成長層側基底面転位２２に走行層３から注入される正孔密度を閾値の１×１０15ｃｍ-3台以下に減少させることができる。その結果、半導体装置に順方向電流を流したときに、成長層側基底面転位２２に起因する積層欠陥の拡大を防止し、半導体装置の順方向特性の劣化を抑制することができる。
【0066】
また、第２実施形態の変形例に係る半導体装置では、基板１ｓ上に欠陥変換層２ａをエピタキシャル成長させている。そのため、基板１ｓから伝播する成長層側基底面転位２２は欠陥変換層２ａ内で貫通転位に変換される。また、再結合促進層２ｂは中間成長層（第４中間成長層）３ｅよりも高不純物密度のｎ型の不純物元素が添加されている。したがって、基板１ｓと緩衝層２との界面に存在する成長層側基底面転位２２に中間成長層３ｅから注入される正孔密度を閾値の１×１０15ｃｍ-3台以下に減少させることができる。その結果、成長層側基底面転位２２が積層欠陥に拡大することを防止することができる。
【0067】
（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0068】
上述のように、基底面転位を不動化する原子となる不純物イオン注入の際に導入される結晶欠陥によって成長層側基底面転位を不動化しているが限定されない。例えば、基底面転位は、ｐ型半導体領域によっても伝播が阻止される。そこで、図３５に示すように、担体収集層１の上の緩衝層２にｐ型の複数の半導体領域３０を選択的に設けて成長層側基底面転位２２を不動化する層としてもよい。半導体領域３０は、担体収集層１と緩衝層２の界面から緩衝層２内に延伸するように設けられる。担体収集層１の表面は、（０００１）Ｓｉ面であり、［０００１］（ｃ軸）方向に対して［１１－２０］方向に０°～８°程度のオフ角を有する。図３６に示すように、担体収集層１の上にエピタキシャル成長された緩衝層２の上面に［１１－２０］方向に直交する方向に互いに平行に延伸するストライプ状の複数の半導体領域３０を設ける。図３７に示すように、複数の半導体領域３０は、それぞれ高さｈで、隣接する半導体領域３０の間隔ｄで配置されている。半導体領域３０の幅は５μｍ以下が好ましい。例えば、オフ角をθとすれば、ｈ／ｄ＞ｔａｎθとすれば、隣接する半導体領域３０の間に存在する基底面転位は半導体領域に伝播を阻止され、緩衝層２内に閉じ込められる。その結果、［１１－２０］方向への基底面転位の移動が防止され、積層欠陥の拡大を防止することができる。
【0069】
図３８及び図３９に示す工程図を用いて、その他の実施形態に係る多層構造体の製造方法における半導体領域３０の作製工程を説明する。図３８に示すように、基板１ｓの上にエピタキシャル成長した緩衝層２の上面に、フォトリソグラフィ等を用いて、レジスト等の複数のマスク３５を選択的に形成する。隣接するマスク３５の間の開口部を介して緩衝層２にＡｌ等のｐ型不純物のイオンの注入を行う。ｐ型不純物のイオンの注入深さが基板１ｓと緩衝層２の界面に達するように加速電圧を調整して多段イオン注入を行う。イオン注入後にマスク３５を除去し、ｐ型不純物の活性化熱処理を行う。このようにして、図３９に示すように、基板１ｓと緩衝層２の界面から緩衝層２内に延伸する複数の半導体領域３０が形成される。
【0070】
なお、図４０に示すように、緩衝層２のエピタキシャル成長前に基板１ｓの上面近傍に第２不動化層１１を設けてもよい。基板１ｓに存在する基板側基底面転位１２を不動化し、貫通転位への変換率を高くすることができる。また、図４１に示すように、複数の半導体領域３０のそれぞれを、基板１ｓとの界面から走行層３との界面まで緩衝層２の厚さ方向に延在させてもよい。
【0071】
このように、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0072】
１…担体収集層（カソード領域）
１ｓ…基板
（１ｓ，３ｅ）…中間複合体
２…緩衝層
２ａ…欠陥変換層
２ｂ…再結合促進層
３…走行層
３ｅ…中間成長層（エピタキシャル成長層）
５…担体注入領域（アノード領域）
７…アノード電極（表面電極）
９…カソード電極（裏面電極）
１１…第２不動化層
２１…第１不動化層
２１ｄ…第３不動化層
２１ｅ…第４不動化層
１２，１２ａ、２２…基底面転位
１２ｃ、２２ｃ…炭素芯
１２ｓ、２２ｓ…シリコン芯
１４…貫通転位
３０…半導体領域
２２１、２２１ａ、２２１ｂ、２２１ｃ…基底面転位を不動化する原子
１ｓ…基板
（１ｓ，３ｅ）…中間複合体
２…緩衝層
２ａ…欠陥変換層
２ｂ…再結合促進層
３…走行層
３ｅ…中間成長層（エピタキシャル成長層）
５…担体注入領域（アノード領域）
７…アノード電極（表面電極）
９…カソード電極（裏面電極）
１１…第２不動化層
２１…第１不動化層
２１ｄ…第３不動化層
２１ｅ…第４不動化層
１２，１２ａ、２２…基底面転位
１２ｃ、２２ｃ…炭素芯
１２ｓ、２２ｓ…シリコン芯
１４…貫通転位
３０…半導体領域
２２１、２２１ａ、２２１ｂ、２２１ｃ…基底面転位を不動化する原子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】