特許 7600862 コンパレータ回路、及び駆動回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-09

(45)【発行日】2024-12-17

(54)【発明の名称】コンパレータ回路、及び駆動回路

(51)【国際特許分類】

   H03K 5/19 20060101AFI20241210BHJP

   G09G 3/36 20060101ALI20241210BHJP

   G09G 3/20 20060101ALI20241210BHJP

【ＦＩ】

H03K5/19

G09G3/36

G09G3/20 623G

G09G3/20 623R

【請求項の数】 5

(21)【出願番号】P 2021087341

(22)【出願日】2021-05-25

(65)【公開番号】P2022180708

(43)【公開日】2022-12-07

【審査請求日】2023-12-28

(73)【特許権者】

【識別番号】308036402

【氏名又は名称】株式会社ＪＶＣケンウッド

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】マルタ ディナタ アンワル

【審査官】柳下 勝幸

(56)【参考文献】

【文献】特開２０１５－１１５９０７（ＪＰ，Ａ）

【文献】特開２０１３－１０５１６６（ＪＰ，Ａ）

【文献】特開平７－３２１７７２（ＪＰ，Ａ）

【文献】特開昭５２－１２０６６５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ ５／１９

Ｇ０９Ｇ ３／３６

Ｇ０９Ｇ ３／２０

(57)【特許請求の範囲】

【請求項1】

第１入力信号の値と第２入力信号の値とが一致している否かを示す一致信号を出力するコンパレータ素子と、
一定電位が供給されるデータ入力端子とクロック入力端子とを備え、前記クロック入力端子への自己クロック信号に応じて、前記データ入力端子の値を保持するフリップフロップ回路と、
前記フリップフロップ回路からの出力信号と前記一致信号とに基づいて、前記自己クロック信号を生成するクロック生成回路とを備えたコンパレータ回路。

【請求項2】

前記フリップフロップ回路に出力をリセットするリセット信号が入力された後、前記一致信号の立ち下がりエッジで前記フリップフロップ回路の出力が変化する請求項１に記載のコンパレータ回路。

【請求項3】

前記フリップフロップ回路が、反転出力信号を出力する反転出力端子を備え、
前記フリップフロップ回路からの前記出力信号が前記反転出力信号である請求項１、又は２に記載のコンパレータ回路。

【請求項4】

前記クロック生成回路が、ＮＡＮＤ回路を備え、
前記ＮＡＮＤ回路には、前記コンパレータ素子からの前記一致信号と前記フリップフロップ回路からの前記反転出力信号とが入力される請求項３に記載のコンパレータ回路。

【請求項5】

請求項１～４のいずれか１項に記載のコンパレータ回路と、
画像データを保持して、前記画像データを前記第１入力信号として前記コンパレータ素子に出力するラッチ回路と、
カウンタクロック信号に応じてカウント動作を行い、カウント値を前記第２入力信号として前記コンパレータ素子に出力するカウンタと、を備えた液晶表示装置の駆動回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、コンパレータ回路、及び駆動回路に関する。

【背景技術】

【0002】

特許文献１には、液晶表示装置の水平駆動回路が開示されている。特許文献１の図２では、コンパレータがカウンタ出力とデジタル画像データの画素値とを比較している。コンパレータは、両者が一致したことを示す一致パルスを、Ｄ型フリップフロップ回路に出力している。そして、正極性スイッチと負極性スイッチがＤ型フリップフロップの出力に連動して切り替わっている。

【0003】

さらに、特許文献１の水平駆動回路は、コンパレータクロック・カウンタクロック生成回路部を備えている。コンパレータクロック・カウンタクロック生成回路部は外部クロックに基づいて、コンパレータクロックと、カウンタクロックとを生成する。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１３－１０５１６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１では、外部からのクロック信号に基づいてコンパレータクロックが生成されている。従って、外部からのクロック信号の伝送に大きなバッファが数多く必要となり、消費電力の低減が困難であった。

【0006】

本開示は上記の点に鑑みなされたものであり、低消費電力のコンパレータ回路、及び駆動回路を提供することを目的とする。

【課題を解決するための手段】

【0007】

本実施の形態にかかるコンパレータ回路は、第１入力信号の値と第２入力信号の値とが一致している否かを示す一致信号を出力するコンパレータ素子と、一定電位が供給されるデータ入力端子とクロック入力端子とを備え、前記クロック入力端子への自己クロック信号に応じて、前記データ入力端子の値を保持するフリップフロップ回路と、前記フリップフロップ回路からの出力信号と前記一致信号とに基づいて、前記自己クロック信号を生成するクロック生成回路とを備えている。

【発明の効果】

【0008】

本開示によれば、低消費電力のコンパレータ回路、及び駆動回路を提供することができる。

【図面の簡単な説明】

【0009】

【図1】コンパレータ回路を用いた駆動回路の構成を示す回路図である。

【図2】コンパレータ回路の動作を示すタイミングチャートである。

【図3】比較例にかかるコンパレータ回路を備えた駆動回路を示す回路図である。

【図4】駆動回路を用いた液晶表示装置の構成を示す図である。

【発明を実施するための形態】

【0010】

以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。ただし、本開示が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載および図面は、適宜、簡略化されている。

【0011】

以下、本実施の形態にかかるコンパレータ回路とそれを用いた駆動回路について説明する。図１は、コンパレータ回路３０を備えた駆動回路１００を示す回路図である。具体的には、図１に示す駆動回路は、液晶表示装置の画素１列分の水平駆動回路である。図２は、コンパレータ回路３０の動作を示すタイミングチャートである。

【0012】

駆動回路１００は、ラッチ回路１０と、カウンタ２０と、コンパレータ回路３０と、を備えている。ここでは、１０ビットの画像データＤＡＴＡが駆動回路１００に入力されている。つまり、１画素が１０２４階調（＝１０ビット）で表現される。もちろん、画像データのビット数は特に限定されるものではない。

【0013】

ラッチ回路１０には、ラッチ信号ＬＡＴＣＨと画像データＤＡＴＡとが入力されている。ラッチ回路１０は、ラッチ信号ＬＡＴＣＨに応じて、１０ビットの画像データＤＡＴＡをラッチする。ラッチ回路１０は、ラッチした画像データＤＡＴＡをコンパレータ回路３０にパラレルに出力する。ラッチ回路１０から出力される画像データＤＡＴＡをラッチ出力Ａとする。ラッチ出力Ａは、１０ビットのパラレルデータとなっている。図２では、ラッチ出力Ａの値がαとなっている。

【0014】

カウンタ２０には、カウンタクロック信号ＣＮＴ＿ＣＬＯＣＫと、カウンタリセット信号ＣＮＴ＿ＲＳＴとが入力されている。カウンタ２０は、カウンタクロック信号ＣＮＴ＿ＣＬＯＣＫに同期して、カウント動作を行う。例えば、カウンタ２０は、カウンタクロック信号ＣＮＴ＿ＣＬＯＣＫのクロック周波数で、カウント値をカウントアップする。カウンタ２０は、カウント動作によるカウント値をコンパレータ回路３０に出力する。

【0015】

また、カウンタ２０は、カウンタリセット信号ＣＮＴ＿ＲＳＴに応じて、カウント値を初期値にリセットする。なお、カウンタリセット信号ＣＮＴ＿ＲＳＴは、水平走査周波数に対応している。カウンタ２０の出力は、１０ビットとなっている。よって、カウンタ２０は、０～１０２３までカウント値をカウントアップする。カウンタ２０は、１０ビットのカウント値を、コンパレータ回路３０に出力する。カウンタ２０から出力されるカウント値をカウンタ出力Ｂとする。カウンタ出力Ｂは、１０ビットのパラレルデータとなっている。図２に示すように、カウンタ出力Ｂが、α－１、α、α＋１の順にカウントアップしている。

【0016】

コンパレータ回路３０は、コンパレータ素子３１と、クロック生成回路３２と、ＦＦ（フリップフロップ）回路３３とを備えている。コンパレータ回路３０は、自身の出力に基づいて、自己クロック信号を生成する自己クロックコンパレータ回路である。したがって、コンパレータ回路３０には外部からのクロック信号が入力されていない。

【0017】

コンパレータ素子３１は、ラッチ出力Ａと、カウンタ出力Ｂとを比較する。コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂとが一致したことを示す一致信号Ｚを生成する。コンパレータ素子３１は一致信号Ｚをクロック生成回路３２に出力する。ラッチ出力Ａとカウンタ出力Ｂはそれぞれ１０ビットのパラレルデータとなっている。コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂの各ビットを比較する。コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂの全ビットが一致した時に、ラッチ出力Ａとカウンタ出力Ｂとが一致したと判定する。

【0018】

ラッチ出力Ａとカウンタ出力Ｂとが一致している場合、コンパレータ素子３１は一致信号Ｚをアサートする。ラッチ出力Ａとカウンタ出力Ｂとが異なる場合、コンパレータ素子３１は一致信号Ｚをディアサートする。したがって、一致信号Ｚは、図２に示すような正のパルス信号となる。カウンタ出力Ｂの値がαの時に、一致信号Ｚがハイレベルとなる。カウンタ出力Ｂの値がαでない時に、一致信号Ｚがローレベルとなる。

【0019】

クロック生成回路３２は、コンパレータ回路３０から一致信号Ｚと、クロック生成回路３２の出力信号とに基づいて、自己クロック信号を生成する。クロック生成回路３２は、自己クロック信号をＦＦ回路３３に出力する。

【0020】

例えば、クロック生成回路３２は、ＮＡＮＤ回路を備えている。具体的には、クロック生成回路３２には、コンパレータ素子３１の出力端子と、ＦＦ回路３３の反転出力端子ＱＢとが接続されている。したがって、クロック生成回路３２には、コンパレータ素子３１からの一致信号Ｚと、ＦＦ回路３３の反転出力信号が入力されている。クロック生成回路３２は、一致信号Ｚと反転出力信号とのＮＡＮＤ（否定論理積）を出力する。クロック生成回路３２からの出力信号を内部信号Ｚ１とする。クロック生成回路３２は、内部信号Ｚ１をＦＦ回路３３に出力する。

【0021】

ＦＦ回路３３はＤ型フリップフロップ回路である。ＦＦ回路３３は、データ入力端子Ｄ、クロック入力端子ＣＫ、非反転出力端子Ｑ、反転出力端子ＱＢを備えている。クロック生成回路３２の出力は、クロック入力端子ＣＫに接続されている。クロック入力端子ＣＫには、内部信号Ｚ１が入力される。ＦＦ回路３３は、内部信号Ｚ１に応じて、データ入力端子Ｄのデータ値をサンプリングして、保持する。ＦＦ回路３３は１ビットの値を保持する。

【0022】

ＦＦ回路３３が保持したデータ値に応じた非反転出力信号を非反転出力端子Ｑから出力する。ＦＦ回路３３は、非反転出力信号を反転した反転出力信号を反転出力端子ＱＢから出力する。反転出力信号がコンパレータ回路３０からの出力信号ＯＵＴとなる。ＦＦ回路３３が保持した入力データの値が１の場合、非反転出力信号がハイレベルとなり、反転出力信号がローレベルとなる。ＦＦ回路３３が保持した入力データの値が０の場合、非反転出力信号がローレベルとなり、反転出力信号がハイレベルとなる。

【0023】

ＦＦ回路３３にはコンパレータリセット信号ＣＭＰ＿ＲＳＴが入力されている。ＦＦ回路３３は、コンパレータリセット信号ＣＭＰ＿ＲＳＴに応じて、保持したデータをリセットする。これにより、ＦＦ回路３３に保持されているデータ値が０となる。ＦＦ回路３３はコンパレータリセット信号ＣＭＰ＿ＲＳＴでリセットされると、反転出力信号がハイレベル、非反転出力信号がローレベルとなる。

【0024】

データ入力端子Ｄには、一定の電源電圧ＶＤＤが入力データとして、入力されている。したがって、データ入力端子Ｄには常時、一定電位が供給されている。クロック入力端子ＣＫは、クロック生成回路３２の出力と接続されている。よって、クロック生成回路３２からの内部信号Ｚ１がＦＦ回路３３のクロック入力端子ＣＫに入力される。

【0025】

ＦＦ回路３３はコンパレータリセット信号ＣＭＰ＿ＲＳＴでリセットされた後、内部信号Ｚ１に応じて、一定の電源電圧ＶＤＤをサンプリングする。ＦＦ回路３３は、内部信号Ｚ１のエッジを検出して、データ入力端子Ｄへの入力データを保持する。よって、内部信号Ｚ１のエッジで、非反転出力信号はハイレベルとなり、反転出力信号はローレベルとなる。

【0026】

したがって、図２に示すように、反転出力信号は負のステップ信号となる。コンパレータ回路３０の出力信号ＯＵＴは、一致信号Ｚの立ち下がりエッジより前まではハイレベルとなり、一致信号Ｚの立ち下がりエッジでローレベルに変化する。このように、負のステップ信号がＦＦ回路３３の反転出力端子ＱＢから出力される。一致信号Ｚの立ち下がりエッジに応じて、出力信号ＯＵＴのレベルが変化する。

【0027】

コンパレータ回路３０は、自己クロック信号を生成するクロック生成回路３２を備えている．クロック生成回路３２は、一致信号Ｚと、出力信号ＯＵＴと基づいて、自己クロック信号となる内部信号Ｚ１を生成する。つまり、コンパレータ回路３０は、コンパレータ回路３０自身が生成した自己クロック信号で動作する自己クロックコンパレータとなる。ＦＦ回路３３が自己クロック信号である内部信号Ｚ１に応じて、データを保持する。したがって、外部クロックのためのバッファが不要となるため、消費電力を低減することができる。

【0028】

図３は、比較例にかかるコンパレータ回路３０を有する駆動回路を示す。なお、ラッチ回路１０、カウンタ２０、コンパレータ素子３１の基本的な動作については、図１と同様であるため、詳細な説明を省略する。例えば、コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂが一致したことを示す一致信号Ｚを出力する。一致信号Ｚは、正のパルスとなっている。

【0029】

図３に示すコンパレータ回路３０では、ＦＦ回路３３のクロック入力端子ＣＫに外部からのコンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫが入力されている。コンパレータ回路３０は、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫに応じて動作するクロックコンパレータである。

【0030】

ＦＦ回路３３の反転出力信号は、インバータ３４を介して、ＯＲ回路３５に入力される。また、コンパレータ素子３１からの一致信号ＺがＯＲ回路３５に入力されている。ＯＲ回路３５から出力される内部信号Ｚ１がＦＦ回路３３のデータ入力端子Ｄに入力されている。つまり、内部信号Ｚ１がＦＦ回路３３に入力される入力データとなる。ＦＦ回路３３は、コンパレータリセット信号ＣＭＰ＿ＲＳＴでリセットされる。リセット後、ＦＦ回路３３は、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫに応じて、入力データの値を保持する。

【0031】

理想的には、ＦＦ回路３３は、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫに応じて、入力データを中心時点でサンプリングする。例えば、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫにジッタがある場合、図３に示すコンパレータ回路３０では、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫと入力データとの間にタイミングエラーが発生してしまうおそれがある。

【0032】

これに対して、本実施の形態にかかるコンパレータ回路３０では、データ入力端子Ｄに常時、一定の電位が供給されている。つまり、データ入力端子Ｄに電源電圧ＶＤＤが供給されている。したがって、図１のＦＦ回路３３では、自己クロック信号である内部信号Ｚ１と入力データとの間にタイミングエラーが発生することを防ぐことができる。これにより、信頼性を向上することができる。

【0033】

さらに、駆動回路が図１のコンパレータ回路３０を複数備えることで，複数のバッファを省略できるため、消費電力の削減が可能となる。例えば、１２０Ｈｚのフレームレートで、ＷＵＸＧＡのＬＣＯＳ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｏｎ－Ｓｉｌｉｃｏｎ）デバイスに駆動回路１００を適用したとする。この場合、デバイスの消費電力を１１８８ｍＷから１０８７ｍＷに削減することができる。つまり、８．５％（＝１０１ｍＷ）の消費電力を削減することが可能となる。

【0034】

図４を用いて、コンパレータ回路３０を駆動回路に適用した液晶表示装置２００の構成について説明する。液晶表示装置２００は、ＬＣＯＳディスプレイである。図４は、ＬＣＯＳディスプレイのバックプレーンを示すブロック図である。

【0035】

液晶表示装置２００は、画素表示部５０と、垂直駆動回路２と、水平駆動回路３とを備えている。水平駆動回路３は、図１で示した駆動回路１００を有している。具体的には、水平駆動回路３は、１ライン分の画素数に応じたｍ（ｍは２以上の整数）個の駆動回路１００を有している。

【0036】

画素表示部５０には、複数本のデータ線６と、複数本のゲート線８と、複数の画素４２とが設けられている。複数本のデータ線６は互いに平行に配置されている。複数本のゲート線８は、互いに平行に配置されている。複数本のデータ線６と、複数本のゲート線８とは互いに交差するように配置されている。ゲート線８は行走査線となる。

【0037】

液晶表示装置２００は、２本を１組として、複数組のデータ線６を備えている。液晶表示装置２００は、１組のデータ線６を用いて画素４２を反転駆動する。以下、１組のデータ線６のうち、正極側のデータ線６をデータ線６ａとして、負極側のデータ線６をデータ線６ｂとする。また、スイッチ１及び映像信号線５についても、同様にスイッチ１ａ、スイッチ１ｂ、及び映像信号線５ａ、５ｂとして、極性を識別する。極性反転するために、２系統のデータ線６、スイッチ１、及び映像信号線５が設けられている。

【0038】

データ線６とゲート線８との交差部に画素４２が配置されている。画素４２はマトリクス状（行列状）に配置されている。各画素４２は、１組のデータ線６と１本のゲート線８とによって駆動される。例えば、ゲート線８がｎ本、データ線６が２ｍ本とすると、画素４２はｎ行×ｍ列のマトリクス状に配列されている。なお、ｍ、ｎはそれぞれ２以上の整数である。画素４２は、液晶を駆動するための画素駆動回路や画素電極などを備えている。

【0039】

垂直駆動回路２は、複数本のゲート線８を水平走査期間毎に選択する垂直方向駆動を行う。垂直駆動回路２は、複数本のゲート線８に走査信号を供給する。つまり、垂直駆動回路２は、１行目からｎ行目のゲート線８を順次選択するように、走査信号を供給する。これにより、１行毎に画素４２が順次選択されていく。１垂直走査期間内に全てのゲート線８が選択される。選択された１行の画素４２では、映像信号の書き込みが可能となる。

【0040】

水平駆動回路３は、複数のスイッチ１を水平走査期間内で駆動する水平方向駆動を行う。これにより、複数本のデータ線６に映像信号が供給される。上記のように、２本のデータ線６ａ、６ｂが１組として、画素４２に接続されている。よって、１行の画素４２に対して、２本のデータ線６ａ、６ｂが共通に接続されている。

【0041】

データ線６ａは、スイッチ１ａを介して、映像信号線５ａに接続されている。データ線６ｂは、スイッチ１ｂを介して、映像信号線５ｂに接続されている。映像信号線５ａには、正極側の映像信号ＲＡＭＰ＋が供給されている。映像信号線５ｂには、負極側の映像信号ＲＡＭＰ－が供給されている。水平駆動回路３は、スイッチ１ａ、スイッチ１ｂを制御する。

【0042】

よって、１組のデータ線６ａ、６ｂの一方のデータ線６ａには、正極性の映像信号ＲＡＭＰ＋が供給され、他方のデータ線６ｂには、負極性の映像信号ＲＡＭＰ－が供給される。正極性の映像信号ＲＡＭＰ＋は、共通電極線の共通電位に対して正電圧となり、負極性の映像信号ＲＡＭＰ－は、共通電極線の共通電位に対して負電圧となる。水平駆動回路３は、選択された１行の画素４２に対して、それぞれ正極性の映像信号ＲＡＭＰ＋、負極性の映像信号ＲＡＭＰ－を供給することができる。水平駆動回路３は、それぞれのスイッチ１を水平走査期間内で複数回オンオフする。よって、正極性の映像信号ＲＡＭＰ＋と負極性の映像信号ＲＡＭＰ－とが画素４２に交互に供給される。

【0043】

具体的には、水平駆動回路３は、ラッチ回路３１０と、カウンタ３２０と、コンパレータ回路３３０と、シフトレジスタ３６０と、バッファ３７０と、を備えている。ラッチ回路３１０は、図１のラッチ回路１０に対応している。つまり、ラッチ回路３１０は、ｍ列分のラッチ回路１０を備えている。ラッチ回路３１０は、１～ｍ列目の画素４２の画像データＤＡＴＡを保持する。

【0044】

コンパレータ回路３３０は、図１のコンパレータ回路３０に対応している。つまり、コンパレータ回路３３０は、ｍ列分のコンパレータ回路３０を有している。図１に示すコンパレータ回路３０からの出力信号ＯＵＴがスイッチ１を制御する。カウンタ３２０は、図１のカウンタ２０に対応している。したがって、カウンタ３２０はカウンタクロック信号ＣＮＴ＿ＣＬＯＣＫに応じたカウント動作を行う。

【0045】

シフトレジスタ３６０は水平クロックＨＣＬＯＣＫに応じて、ｍ列分の画像データＤＡＴＡを順次伝送する。シフトレジスタ３６０は、ｍ列分の画像データＤＡＴＡを保持したら、ラッチ回路３１０に出力する。ラッチ回路３１０は、ラッチ信号ＬＡＴＣＨに応じて、各列の画像データＤＡＴＡを保持する。

【0046】

コンパレータ回路３３０は、図１で示したように、ラッチ出力Ａとカウンタ出力Ｂとを比較する。コンパレータ回路３３０は、スイッチ１ａ、スイッチ１ｂのペアを制御する。コンパレータ回路３３０の出力信号に応じてスイッチ１ａ、スイッチ１ｂのペアが開閉する。最初は、全てのスイッチ１のペアは閉じているため、映像信号が画素４２に供給されない。コンパレータ回路３３０の出力信号がアサートされると、対応するスイッチ１が開く。これにより、正極性の映像信号ＲＡＭＰ＋と負極性の映像信号ＲＡＭＰ－とが画素４２に交互に印加される。液晶表示装置２００が、画像データＤＡＴＡに応じた階調表示を行うことができる。

【0047】

バッファ３７０は、外部コントローラから出力される各種信号をバッファする。画素表示部５０の列数が多いため、バッファ３７０は重い負荷を駆動するために使用される。例えば、水平クロック信号ＨＣＬＯＣＫは、バッファ３７０を介してシフトレジスタ３６０に入力される。同様に、ラッチ信号ＬＡＴＣＨは、バッファ３７０を介して、ラッチ回路３１０に入力されている。カウンタ３２０からのカウンタ出力は、バッファ３７０を介してコンパレータ回路３３０に入力されている。

【0048】

本実施の形態では、コンパレータ回路３３０が図１に示すコンパレータ回路３０を備えている。よって、コンパレータ回路３３０に入力されるコンパレータクロック信号に対するバッファを省略することができる。つまり、列数に応じてバッファ数を削減することができるため、消費電力を削減することができる。さらに、タイミングエラーを抑制することができるため、信頼性を向上することができる。

【0049】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限られたものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

【符号の説明】

【0050】

１ スイッチ
２ 垂直駆動回路
３ 水平駆動回路
６ データ線
８ ゲート線
４２ 画素
５０ 画素表示部
１００ 駆動回路
１０ ラッチ回路
２０ カウンタ
３０ コンパレータ回路
３１ コンパレータ素子
３２ クロック生成回路
３３ ＦＦ回路
２００ 液晶表示装置
３１０ ラッチ回路
３２０ カウンタ
３３０ コンパレータ回路
３６０ シフトレジスタ
３７０ バッファ

【図1】

【図2】

【図3】

【図4】