特許 7601424 柱状半導体装置と、その製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-09

(45)【発行日】2024-12-17

(54)【発明の名称】柱状半導体装置と、その製造方法

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20241210BHJP

   H01L 27/092 20060101ALI20241210BHJP

   H01L 21/336 20060101ALI20241210BHJP

   H01L 29/78 20060101ALI20241210BHJP

   H01L 21/768 20060101ALI20241210BHJP

   H01L 23/532 20060101ALI20241210BHJP

【ＦＩ】

H01L27/092 G

H01L29/78 301X

H01L21/90 N

【請求項の数】 16

(21)【出願番号】P 2022558701

(86)(22)【出願日】2020-10-29

(86)【国際出願番号】 JP2020040575

(87)【国際公開番号】W WO2022091282

(87)【国際公開日】2022-05-05

【審査請求日】2023-04-12

(73)【特許権者】

【識別番号】311014428

【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド

【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【氏名又は名称】上杉 浩

(74)【代理人】

【識別番号】100141553

【弁理士】

【氏名又は名称】鈴木 信彦

(72)【発明者】

【氏名】原田 望

【審査官】市川 武宜

(56)【参考文献】

【文献】国際公開第２０１９／０８７３２８（ＷＯ，Ａ１）

【文献】国際公開第２０１７／１０４３９６（ＷＯ，Ａ１）

【文献】国際公開第２０１４／１８４９３３（ＷＯ，Ａ１）

【文献】国際公開第２０１８／０３３９８１（ＷＯ，Ａ１）

【文献】国際公開第２０２０／０７０７６７（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２３／５３２

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

基板に対して垂直方向に立つ第１の半導体柱の底部にある第１の不純物領域と、前記半導体柱の頂部にある第２の不純物領域とをソースまたはドレインとし、前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱をチャネルとし、前記第１の不純物領域と、前記第２の不純物領域との間にある前記第１の半導体柱を囲んだ第１のゲート絶縁層と、前記ゲート絶縁層を囲んだ第１のゲート導体層とを有する柱状半導体装置の製造方法であって、
前記第１の不純物領域を、平面視において、第１の方向に帯状に伸延して形成する工程と、
平面視において、前記第１の不純物領域に重なる前記第１の半導体柱を形成する工程と、
平面視において、前記第１の半導体柱と、前記第１の不純物領域と、を含み、前記第１の方向に帯状に延びた第１の半導体台を前記第１の半導体柱の底部に繋がって形成する工程と、
前記第１の半導体柱を囲んで、前記第１のゲート絶縁層と、前記第１のゲート導体層と、を形成する工程と、
前記第１のゲート導体層の外周部に第１の絶縁層を形成する工程と、
平面視において、前記第１の半導体台にある前記第１の不純物領域と重なり、且つその底部が前記第１の不純物領域と接して、前記第１の方向に帯状に延びたコンタクトホールを前記第１の絶縁層に形成する工程と、
前記コンタクトホールの底部に、前記第１の不純物領域に接して、前記第１の方向に帯状に延びた第１の導体層を形成する工程と、
前記第１の導体層上の前記コンタクトホール内に、空孔を含むか、または低誘電率材料よりなる第２の絶縁層を形成する工程と、
前記第２の絶縁層の上面位置を、前記第１のゲート導体層の上端より低くする工程と、
前記第１のゲート導体層に接し、且つ、平面視において、前記第１の方向と直交する第２の方向に帯状に伸延する第２の導体層を形成する工程と、
を有することを特徴とする柱状半導体装置の製造方法。

【請求項2】

第１のマスク材料層をエッチングマスクにして、前記第１の半導体柱を形成する工程と、
前記第１の半導体柱を囲み、且つその上面位置が、基板に垂直な方向において、前記第１のマスク材料層の底部位置、または前記第１の半導体柱の頂部位置にある第３の絶縁層を形成する工程と、
前記第３の絶縁層上にあって、露出している前記第１のマスク材料層と、前記第１の半導体柱の頂部を、平面視において、等幅で囲んだ第２のマスク材料層を形成する工程と、
前記第３の絶縁層上に、平面視において、前記第２のマスク材料層に一部重なり、前記第１の方向に帯状に伸延した第３のマスク材料層を形成する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層と、をマスクにして、前記第３の絶縁層と、前記第１の不純物領域と、をエッチングして、前記第1の半導体台を形成する工程と、
をさらに有することを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項3】

平面視における、前記第１の方向において、前記第２の導体層の幅が、前記第１のゲート導体層の外周線と前記第１の方向に延びた直線が交差する２点間距離の内、最も長い線分より小さく形成される、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項4】

基板に垂直な方向において、前記第１の導体層の上端位置は、前記ゲート導体層の下端位置より低く形成される、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項5】

基板に垂直な方向において、前記空孔の上端位置は、前記ゲート導体層の上端位置より低く形成される、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項6】

平面視において、前記第２の方向に、前記第１の導体層に対して、前記第１の半導体柱と反対方向の前記第１の半導体台上に第２の半導体柱を形成する工程と、
前記第２の半導体柱を囲んで第２のゲート絶縁層を形成する工程と、
前記第２のゲート絶縁層を囲んで、第２のゲート導体層を形成する工程と、
平面視において、前記第２の方向に伸延して、前記第２のゲート導体層の上端部に接続する前記第２の導体層を形成する工程と、
をさらに有することを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項7】

平面視において、前記第１の半導体台にあって、且つ前記第１の不純物領域と、前記第１の方向において隣接した第３の不純物領域を形成する工程と、
前記第３の不純物領域上に第３の半導体柱を形成する工程と、
前記第３の半導体柱を囲んで、第３のゲート絶縁層を形成する工程と、
前記第３のゲート絶縁層を囲んで、第３のゲート導体層を形成する工程と、
平面視において、前記第２の導体層を、前記第１の方向に伸延して、前記第３の不純物領域に接して形成する工程と、
平面視において、前記第２の方向に伸延して、前記第１のゲート導体層と、前記第３のゲート導体層の上部と繋がる第３の導体層を形成する工程と、
をさらに有することを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項8】

前記基板上に、前記第１の不純物領域の母体となる第１の不純物層を形成する工程と、
前記第１の不純物層上に前記第１の半導体柱の母体の一部になる第１の半導体層を形成する工程と、
前記第１の半導体層上に、前記第１の半導体柱の母体の一部となり、且つ前記第２の不純物領域の少なくとも一部となる第２の不純物層を形成する工程と、
をさらに有することを特徴にする請求項１に記載の柱状半導体装置の製造方法。

【請求項9】

前記第２の不純物領域上に、同じ極性の第３の不純物層、または合金または金属よりなる導電層を形成する工程、
をさらに有することを特徴とする請求項８に記載の柱状半導体装置の製造方法。

【請求項10】

基板に対して垂直に立つ第１の半導体柱と、
前記第１の半導体柱の底部に繋がり、第１の方向に帯状に伸延する第１の不純物領域と、
前記第１の半導体柱の頂部にある第２の不純物領域と、
前記第１の不純物領域と前記第２の不純物領域との間にある前記第１の半導体柱を囲んだ第１のゲート絶縁層と、
前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、
平面視において、前記第１の半導体柱の底部に繋がり、前記第１の不純物領域を含み、前記第１の方向に帯状に延びた半導体台と、
前記第１のゲート導体層の外周部にある第１の絶縁層と、
前記第１の絶縁層の中にある、平面視において、前記半導体台にある前記第１の不純物領域と重なり、且つその底部が前記第１の不純物領域と接して、前記第１の方向に帯状に延び、且つ垂直方向に繋がった第１の材料層と、
前記第１の材料層の底部に、前記第１の不純物領域に接して、前記第１の方向に帯状に延びた第１の導体層と、
前記第１の導体層上の前記第１の材料層がその上面位置が前記第１のゲート導体層の上端より低い、空孔を含むか、または低誘電率材料よりなる第２の絶縁層と、
前記第１のゲート導体層に繋がり、且つ、平面視において、前記第１の方向と直交する第２の方向に帯状に伸延する第２の導体層と、を有し、
平面視において、前記第１の導体層と、前記第２の導体層とが交差部で重なっていることを特徴とする柱状半導体装置。

【請求項11】

前記第２の導体層が前記第１のゲート導体層に接して繋がり、
平面視における、前記第１の方向において、前記第２の導体層の幅が、前記第１のゲート導体層の外周線と前記第１の方向に延びた直線が交差する２点間距離の内、最も長い線分より小さく形成される、
ことを特徴とする請求項１０に記載の柱状半導体装置。

【請求項12】

基板と垂直な方向において、前記第１の導体層の上端位置は、前記第１のゲート導体層の下端位置より低い、
ことを特徴とする請求項１０に記載の柱状半導体装置。

【請求項13】

平面視において、前記第２の方向に、前記第１の導体層に対して、前記第１の半導体柱と反対方向の前記半導体台上にある第２の半導体柱と、
前記第２の半導体柱を囲んだ第２のゲート絶縁層と、
前記第２のゲート絶縁層を囲んだ第２のゲート導体層と、
平面視において、前記第２の方向に伸延して、前記第２のゲート導体層の上端部に接続する前記第２の導体層と、
を有することを特徴とする、請求項１０に記載の柱状半導体装置。

【請求項14】

平面視において、前記半導体台にあって、且つ前記第１の不純物領域と、前記第１の方向において、隣接した第３の不純物領域と、
前記第３の不純物領域上にある第３の半導体柱と、
前記第３の半導体柱を囲んだ第３のゲート絶縁層と、
前記第３のゲート絶縁層を囲んだ第３のゲート導体層と、を有し、
平面視において、前記第１の導体層は、前記第１の方向に伸延して前記第３の半導体柱に隣接してあり、
平面視において、前記第１の方向に伸延して、前記第１のゲート導体層と、前記第３のゲート導体層の上部と繋がる第３の導体層と、
をさらに有することを特徴とする請求項１０に記載の柱状半導体装置。

【請求項15】

前記第３の導体層上の第２の絶縁層と、
前記第３の導体層上の前記第２の絶縁層にある第１のコンタクトホールと、
前記第２の絶縁層上にあって、前記第１のコンタクトホールを介して前記第３の導体層と繋がる前記第２の導体層と、
をさらに有することを特徴とする請求項１４に記載の柱状半導体装置。

【請求項16】

前記第２の不純物領域上に、同じ極性の第３の不純物層、または合金または金属よりなる導電層を、をさらに有することを特徴とする請求項１０に記載の柱状半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、柱状半導体装置と、その製造方法に関する。

【背景技術】

【0002】

近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体素子であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。

【0003】

通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。

【0004】

図４に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ⁺層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ⁺層」と称する。）が形成されている。このソース、ドレインとなるＮ⁺層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成されている。このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ⁺層１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、全体として柱状に形成される。ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。

【0005】

図４のＳＧＴでは、ソース、ドレインとなるＮ⁺層１０１ａ、１０１ｂ、ゲート導体層１０４は、それぞれ、ソース接続配線ＳＬ，ドレイン接続配線ＤＬ、ゲート接続配線ＧＬにより、同じ基板上に形成されているＳＧＴ回路に接続される。この場合、ソース接続配線ＳＬ、ドレイン接続配線ＤＬ、ゲート接続配線ＧＬの間の結合容量を小さくさせることが、ＳＧＴを用いた回路の高性能化に繋がる。

【先行技術文献】

【特許文献】

【0006】

【文献】特開平２－１８８９６６号公報

【非特許文献】

【0007】

【文献】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)

【発明の概要】

【発明が解決しようとする課題】

【0008】

各ＳＧＴの電極間の寄生容量を減らすことが、ＳＧＴ回路形成の高性能化、高集積化に対して求められている。

【課題を解決するための手段】

【0009】

上記の課題を解決するために、本発明の柱状半導体装置の製造方法は、
基板に対して垂直方向に立つ第１の半導体柱の底部にある第１の不純物領域と、前記半導体柱の頂部にある第２の不純物領域とをソースまたはドレインとし、前記第１の不純物領域と記第２の不純物領域との間の前記第１の半導体柱をチャネルとし、前記第１の不純物領域と、前記第２の不純物領域との間にある前記第１の半導体柱を囲んだ第１のゲート絶縁層と、前記ゲート絶縁層を囲んだ第１のゲート導体層とを有する柱状半導体装置の製造方法であって、
前記第１の不純物領域を、平面視において、第１の方向に帯状に伸延して形成する工程と、
平面視において、前記第１の不純物領域に重なる前記第１の半導体柱を形成する工程と、
平面視において、前記第１の半導体柱と、前記第１の不純物領域と、を含み、前記第１の方向に帯状に延びた第１の半導体台を前記第１の半導体柱の底部に繋がって形成する工程と、
前記第１の半導体柱を囲んで、前記第１のゲート絶縁層と、前記第１のゲート導体層と、を形成する工程と、
前記第１のゲート導体層の外周部に第１の絶縁層を形成する工程と、
平面視において、前記第１の半導体台にある前記第１の不純物領域と重なり、且つその底部が前記第１の不純物領域と接して、前記第１の方向に帯状に延びたコンタクトホールを前記第１の絶縁層に形成する工程と、
前記コンタクトホールの底部に、前記第１の不純物領域に接して、前記第１の方向に帯状に延びた第１の導体層を形成する工程と、
前記第１の導体層上の前記コンタクトホール内に、空孔を含むか、または低誘電率材料よりなる第２の絶縁層を形成する工程と、
前記第２の絶縁層の上面位置を、前記第１のゲート導体層の上端より低くする工程と、
前記第１のゲート導体層に接し、且つ、平面視において、前記第１の方向と直交する第２の方向に帯状に伸延する第２の導体層を形成する工程と、
を有することを特徴とする。

【0010】

本発明はさらに、
第１のマスク材料層をエッチングマスクにして、前記第１の半導体柱を形成する工程と、
前記第１の半導体柱を囲み、且つその上面位置が、基板に垂直な方向において、前記第１のマスク材料層の底部位置、または前記半導体柱の頂部位置にある第３の絶縁層を形成する工程と、
前記第３の絶縁層上にあって、露出している前記第１のマスク材料層と、前記第１の半導体柱の頂部を、平面視において、等幅で囲んだ第２のマスク材料層を形成する工程と、
前記第３の絶縁層上に、平面視において、前記第２のマスク材料層に一部重なり、前記第１の方向に帯状に伸延した第３のマスク材料層を形成する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層と、をマスクにして、前記第３の絶縁層と、前記第１の不純物層と、をエッチングして、前記半導体台を形成する工程と、
をさらに有することを特徴とする。

【0011】

本発明は、さらに、
平面視における、前記第１の方向において、前記第２の導体層の幅が、前記第１のゲート導体層の外周線と前記第１の方向に延びた直線が交差する２点間距離の内、最も長い線分より小さく形成される、
ことを特徴とする。

【0012】

本発明は、さらに、基板に垂直な方向において、前記第１の導電層の上端位置は、前記ゲート導体層の下端位置より低く形成されることを特徴とする。

【0013】

本発明は、さらに、基板に垂直な方向において、前記空孔の上端位置は前記ゲート導体層の上端位置より低く形成される、ことを特徴とする。

【0014】

本発明は、さらに、平面視において、前記第２の方向に、前記第１の導体層に対して、前記第１の半導体柱と反対方向の前記半導体台上に第２の半導体柱を形成する工程と、
前記第２の半導体柱を囲んで第２のゲート絶縁層を形成する工程と、
前記第２のゲート絶縁層を囲んで、第２のゲート導体層を形成する工程と、
平面視において、前記第２の方向に伸延して、前記第２のゲート導体層の上端部に接続する前記第２の導体層を形成する工程と、
をさらに有することを特徴とする。

【0015】

本発明は、さらに、平面視において、前記第１の半導体台にあって、且つ前記第１の不純物領域と、前記第１の方向において隣接した第３の不純物領域を形成する工程と、
前記第３の不純物領域上に第３の半導体柱を形成する工程と、
前記第３の半導体柱を囲んで、第３のゲート絶縁層を形成する工程と、
前記第３のゲート絶縁層を囲んで、第３のゲート導体層を形成する工程と、
平面視において、前記第２の導体層を、前記第１の方向に伸延して、前記第３の不純物領域に接して形成する工程と、
平面視において、前記第２の方向に伸延して、前記第１のゲート導体層と、前記第３のゲート導体層の上部と繋がる第３の導体層を形成する工程と、
をさらに有することを特徴とする。

【0016】

本発明は、さらに、前記基板上に、前記第１の不純物領域の母体となる第１の不純物層を形成する工程と、
前記第１の不純物層上に前記第１の半導体柱の母体の一部になる第１の半導体層を形成する工程と、
前記第１の半導体層上に、前記第１の半導体柱の母体の一部となり、且つ前記第２の半導体領域の少なくとも一部となる第２の不純物層を形成する工程と、
をさらに有することを特徴にする。

【0017】

本発明は、さらに、前記第２の不純物領域上に、同じ極性の第３の不純物層、または合金または金属よりなる導電層を形成する工程をさらに有することを特徴とする。

【0018】

上記の課題を解決するために、本発明の柱状半導体装置は、
前記第１の半導体柱の底部に繋がり、第１の方向に帯状に伸延する第１の不純物領域と、
前記第１の半導体柱の頂部にある第２の不純物領域と、
前記第１の不純物領域と前記第２の不純物領域との間にある前記第１の半導体柱を囲んだ第１のゲート絶縁層と、
前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、
平面視において、前記第１の半導体柱の底部に繋がり、前記第１の不純物領域を含み、前記第１の方向に帯状に延びた半導体台と、
前記第１のゲート導体層の外周部にある第１の絶縁層と、
前記第１の絶縁層の中にある、平面視において、前記半導体台にある前記第１の不純物領域と重なり、且つその底部が前記第１の不純物領域と接して、前記第１の方向に帯状に延び、且つ垂直方向に繋がった第１の材料層と、
前記第１の材料層の底部に、前記第１の不純物領域に接して、前記第１の方向に帯状に延びた第１の導体層と、
前記第１の導体層上の前記第１の材料層がその上面位置が前記ゲート導体層の上端より低い、空孔を含むか、または低誘電率材料よりなる第２の絶縁層と、
前記第１のゲート導体層に繋がり、且つ、平面視において、前記第１の方向と直交する第２の方向に帯状に伸延する第２の導体層と、を有し、
平面視において、前記第１の導体層と、前記第２の導体層とが交差部で重なっている、ことを特徴とする。

【0019】

本発明は、さらに、前記第２の導体層が前記ゲート導体層に接して繋がり、平面視における、前記第１の方向において、前記第２の導体層の幅が、前記第１のゲート導体層の外周線と前記第１の方向に延びた直線が交差する２点間距離の内、最も長い線分より小さく形成されることを特徴とする。

【0020】

本発明は、さらに、基板と垂直な方向において、前記第１の導電層の上端位置は、前記第１のゲート導体層の下端位置より低いことを特徴とする。

【0021】

本発明は、さらに、平面視において、前記第２の方向に、前記第１の導体層に対して、前記第１の半導体柱と反対方向の前記半導体台上にある第２の半導体柱と、
前記第２の半導体柱を囲んだ第２のゲート絶縁層と、
前記第２のゲート絶縁層を囲んだ第２のゲート導体層と、
平面視において、前記第２の方向に伸延して、前記第２のゲート導体層の上端部に接続する前記第２の導体層と、
を有することを特徴とする。

【0022】

本発明は、さらに、平面視において、前記第１の半導体台にあって、且つ前記第１の不純物領域と、前記第１の方向において、隣接した第３の不純物領域と、
前記第３の不純物領域上にある第３の半導体柱と、
前記第３の半導体柱を囲んだ第３のゲート絶縁層と、
前記第３のゲート絶縁層を囲んだ第３のゲート導体層と、を有し、
平面視において、前記第１の導体層は、前記第１の方向に伸延して前記第３の半導体柱に隣接してあり、
平面視において、前記第１の方向に伸延して、前記第１のゲート導体層と、前記第３のゲート導体層の上部と繋がる第３の導体層と、
をさらに有することを特徴とする。

【0023】

本発明は、さらに、前記第３の導体層上の第２の絶縁層と、
前記第３の導体層上の前記第２の絶縁層にある第１のコンタクトホールと、
前記第２の絶縁層上にあって、前記第１のコンタクトホールを介して前記第３の導体層と繋がる前記第２の導体層と、
をさらに有することを特徴とする。

【0024】

本発明は、さらに、前記第２の不純物領域上に、同じ極性の第３の不純物層、または合金または金属よりなる導電層をさらに有することを特徴とする。

【図面の簡単な説明】

【0025】

【図1A】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1B】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1C】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1D】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1E】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1F】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1G】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1H】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1I】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1J】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1K】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1L】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図2】第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図3】第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図4】従来例を説明するための立体構造図である。

【発明を実施するための形態】

【0026】

以下、本発明に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。

【0027】

（第１実施形態）
以下、図１Ａ～図１Ｊを参照して、本発明の第１実施形態に係るＤＲＡＭ回路の製造方法を説明する。それぞれの図におといて、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線方向（特許請求の範囲の「第２の方向」の一例である。以下同様。）に沿う断面構造図である。

【0028】

図１Ａに示すように、Ｐ層基板１（特許請求範囲の「基板」の一例である）の上にＮ層２を形成する。そして、Ｎ層２の上に、平面視において、Ｘ－Ｘ’線方向に直交する方向（特許請求の範囲の「第１の方向」の一例である。以下同様。）に帯状に延びたＮ⁺層３ａ、Ｐ⁺層３ｂを形成する。

【0029】

次に、図１Ｂに示すように、エピタキシャル成長法によりＰ層４を形成する。そして、Ｐ層４上に、平面視において矩形状のマスク材料層５ａ、５ｂ（特許請求範囲の「第１のマスク材料層」の一例である）を、平面視において、Ｎ⁺層３ａ、Ｐ⁺層３ｂ上に形成する。

【0030】

次に、図１Ｃに示すように、マスク材料層５ａ、５ｂをマスクにして、Ｐ層４と、Ｐ層基板１、Ｎ⁺層３ａ、Ｐ⁺層３ｂの上層部をエッチングして、Ｎ⁺層３ａ上にＳｉ柱７ａ、Ｐ⁺層３ｂ上にＳｉ柱７ｂ（特許請求範囲の「半導体柱」の一例である）を形成する。

【0031】

次に、図１Ｄに示すように、Ｓｉ柱７ａ、７ｂの外周に、その上面位置がＳｉ柱７ａ、７ｂの頂部になるように、シリコン窒化（ＳｉＮ）層９（特許請求範囲の「第３の絶縁層」の一例である）を形成する。そして、Ｓｉ柱７ａ、７ｂの頂部と、マスク材料層５ａ、５ｂの側面を、平面視において等幅で囲んだ、シリコン酸化（ＳｉＯ₂）層１０ａ、１０ｂ（特許請求範囲の「第２のマスク材料層」の一例である）を形成する。そして、平面視において、マスク材料層５ａ、５ｂ、ＳｉＯ₂層１０ａ、１０ｂの一部と重なり、Ｘ－Ｘ’線方向と直交する方向に帯状に延びたマスク材料層１１（特許請求範囲の「第３のマスク材料層」の一例である）を形成する。なお、ＳｉＯ₂層１０ａ、１０ｂは、マスク材料層５ａ、５ｂを覆って、ＳｉＯ₂層（図示せず）を被覆した後に、例えばＲＩＥ（Reactive Ion Etching）法によりエッチングして、形成してもよい。これにより、平面視において、ＳｉＯ₂層１０ａ、１０ｂは、マスク材料層５ａ、５ｂの周りに等幅で形成される。マスク材料層５ａ、５ｂはＳｉ柱７ａ、７ｂに対して、自己整合されて形成されているので、ＳｉＯ₂層１０ａ、１０ｂは、Ｓｉ柱７ａ、７ｂに対して、自己整合されて形成される。なお、ＳｉＮ層９の形成は、Ｓｉ柱７ａ、７ｂの側面に薄いＳｉＯ₂層（図示せず）を形成した後に行ってもよい。

【0032】

次に、図１Ｅに示すように、マスク材料層５ａ、５ｂ、マスク材料層１１、ＳｉＯ₂層１０ａ、１０ｂをマスクにして、ＳｉＮ層９、Ｎ⁺層３ａ、Ｐ⁺層３ｂ、Ｎ層２、Ｐ層基板１をエッチングして、Ｎ⁺層３ａａ、Ｐ⁺層３ｂｂ、Ｎ層２ａとＰ層基板１ａよりなるＰ層台１２（特許請求範囲の「半導体台」の一例である）を形成する。平面視において、Ｐ層台１２は、Ｘ－Ｘ’線方向と直交する方向に帯状に延びたＮ⁺層３ａａ、Ｐ⁺層３ｂｂと、Ｓｉ柱７ａ、７ｂ外周の一部がマスク材料層１１から突き出た形状になる。このＳｉ柱７ａ、７ｂ外周の一部が突き出た部分のＰ層台１２は、Ｓｉ柱７ａ、７ｂと自己整合で形成されたＳｉＮ層９ａをエッチングマスクにして形成されるので、Ｓｉ柱７ａ、７ｂと自己整合で形成される。

【0033】

次に、図１Ｆに示すように、マスク材料層１１、ＳｉＯ₂層１０ａ、１０ｂ、ＳｉＮ層９ａを除去する。そして、Ｐ層台１２を囲み、その上面位置が、Ｐ層台１２上面より上になるようにＳｉＯ₂層１３を形成する。そして、例えばＡＬＤ（Atomic Layer Deposition）法によりゲート絶縁層となるハフニウム酸化（ＨｆＯ₂）層１４（特許請求範囲の「ゲート絶縁層」の一例である）をＳｉ柱７ａ～７ｄを囲んで形成する。そして、ＨｆＯ₂層１４を覆ってゲート導体層となるＴｉＮ層（図示せず）と、ＳｉＯ₂層（図示せず）を形成する。そして、ＣＭＰ（Chemical Mechanical Polishing）法により上面がマスク材料層５ａ、５ｂの上面まで研摩する。そして、ＲＩＥにより、ＳｉＯ₂層とＴｉＮ層とを、上面がＳｉ柱７ａ、７ｂの上部までエッチングして、ＴｉＮ層１５、ＳｉＯ₂層１６を形成する。そして、全体にＳｉＮ層（図示せず）を被覆する。そして、ＲＩＥ法によりＳｉＮ層をエッチングして、マスク材料層５ａ、５ｂと、Ｓｉ柱７ａ、７ｂの頂部との側面を、平面視において、等幅で囲んで、ＳｉＮ層１７ａ、１７ｂを形成する。なお、ＲＩＥエッチング条件によって、平面視において、ＳｉＮ層１７ａ、１７ｂの幅は均一でない場合もある。ＳｉＮ層１７ａ、１７ｂは、マスク材料層５ａ、５ｂと、Ｓｉ柱７ａ、７ｂの頂部との側面を囲んでいればよい。

【0034】

次に、図１Ｇに示すように、ＳｉＯ₂層１６を除去する。そして、ＳｉＮ層１７ａ、１７ｂをマスクにして、ＲＩＥ法によりＴｉＮ層１５をエッチングしてゲート導体層であるＴｉＮ層１５ａ、１５ｂ（特許請求範囲の「ゲート導体層」の一例である）を形成する。この場合、エッチングマスクであるＳｉＮ層１７ａ、１７ｂが、Ｓｉ柱７ａ、７ｂに対して、自己整合で形成されているので、ＴｉＮ層１５ａ、１５ｂも、Ｓｉ柱７ａ、７ｂに対して、自己整合で形成される。

【0035】

次に、図１Ｈに示すように、全体を覆ってＳｉＯ₂層（図示せず）を形成し、ＣＭＰ法により、上面位置がマスク材料層５ａ、５ｂの上面位置になるように研摩してＳｉＯ₂層２０を形成する。そして、平面視において、Ｎ⁺層３ａａ、Ｐ⁺層３ｂｂに一部重なり、Ｘ－Ｘ’線方向に直交する方向に帯状に延び、且つ底部がＮ⁺層３ａａ、Ｐ⁺層３ｂｂに重なってあるコンタクトホール２１（特許請求範囲の「コンタクトホール」の一例である）を形成する。そして、全面にタングステン（Ｗ）層（図示せず）を堆積した後、ＣＭＰにより上面がマスク材料層５ａ、５ｂの上面になるように研摩する。そして、ＲＩＥ法によりコンタクトホール２１内のＷ層をエッチングして、コンタクトホール２１の底部に、Ｎ⁺層３ａａ、Ｐ⁺層３ｂｂに接して、Ｗ層２２（特許請求範囲の「第１の導体層」の一例である）を形成する。Ｗ層２２の上面位置は、ＴｉＮ層１５ａ、１５ｂの下端位置より下になるように形成する。なお、Ｗ層２２を形成する前に、Ｗ層２２と、Ｎ⁺層２ａａ、Ｐ⁺層３ｂｂとの接触抵抗を下げるための、例えばＴａＮなどのバッファ金属層を形成してもよい。

【0036】

次に、図１Ｉに示すように、コンタクトホール２１内に、内部に空孔２５を持つＳｉＯ₂層２４（特許請求範囲の「第２の絶縁層」の一例である）を形成する。空孔２５の上端位置は、ＴｉＮ層１５ａ、１５ｂの上端位置より低く形成する。なお、ＳｉＯ₂層２４は例えば炭化シリコン酸化（ＳｉＯＣ）などの低誘電率材料層で形成してもよい。この場合、空孔２５は形成してもよいし、形成しなくてもよい。

【0037】

次に、図１Ｊに示すように、ＳｉＯ₂層２０、２４をＲＩＥ法により、上面位置がＴｉＮ層１５ａ、１５ｂの上端位置より下方になるようにエッチングしてＳｉＯ₂層２０ａ（特許請求範囲の「第１の絶縁層」の一例である）、２４ａを形成する。そして、ＴｉＮ層１５ａ、１５ｂの外周部に、ＴｉＮ層１５ａ、１５ｄに接続したＷ層（図示せず）を形成する。そして、平面視において、ＴｉＮ層１５ａ、１５ｂの一部に重なり、且つＸ－Ｘ’線方向に帯状に延びたマスク材料層２７を形成する。そして、マスク材料層２７をマスクにしてＷ層をエッチングする。これにより、ＴｉＮ層１５ａ、１５ｂに接続して、且つ平面視において、Ｘ－Ｘ’線方向に延びたＷ層２６（特許請求範囲の「第２の導体層」の一例である）を形成する。平面視における、Ｘ－Ｘ’線方向に直交した方向のＷ層２６の幅は、同方向のＳｉ柱７ａ、７ｂの長さより小さく形成する。そして、マスク材料層２７を除去する。

【0038】

図１Ｋに示すように、Ｗ層２６のＸ－Ｘ’線方向に直交する方向の幅Ｌ１は、ゲートとなるＴｉＮ層１５ａ、１５ｂの最外周の幅Ｌ２より小さく形成される。平面視において、Ｓｉ柱７ａ、７ｂの第１の方向の両端の形状は、通常製造工程により、丸まっている。従って、この場合、Ｌ２は、平面視において、ＴｉＮ層１５ａ、１５ｂの外周線と、第１の方向に延びた直線と交差する２点間距離の内、最も長い線分となる。そして、図１Ｋに示すように、Ｓｉ柱７ａ、７ｂの頂部側面の外周部にＳｉＯ₂層２８を形成する。そして、Ｓｉ柱７ａ、７ｂの頂部を覆って、例えば選択エピタキシャル法によりＮ⁺層２９ａ、Ｐ⁺層２９ｂを形成する。そして、熱拡散によりＳｉ柱７ａ、７ｂの頂部にＮ⁺層３０ａ、Ｐ⁺層３０ｂを形成する。

【0039】

次に、図１Ｌに示すように、Ｎ⁺層２９ａ、Ｐ⁺層２９ｂ上にＷ層３２ａ、３２ｂを形成する。そして、全体を覆ってＳｉＯ₂層３３を形成する。そして、Ｗ層２６上のＳｉＯ₂層２８、３３にコンタクトホールＣ１を形成する。Ｗ層３２ａ上のＳｉＯ₂層３３にコンタクトホールＣ２を形成する。Ｗ層３２ｂ上のＳｉＯ₂層３３にコンタクトホールＣ３を形成する。そして、Ｗ層２２上のＳｉＯ₂層２４、２８、３３上にコンタクトホールＣ４を形成する。そして、コンタクトホールＣ１を介して、Ｗ層２６に繋がった入力配線金属層Ｖｉｎを形成する。そして、コンタクトホールＣ２を介してＷ層３２ａに繋がったアース配線金属層Ｖｓｓを形成する。そして、コンタクトホールＣ３を介してＷ層３２ｂに繋がった電源配線金属層Ｖｄｄを形成する。そして、コンタクトホールＣ４を介して、Ｗ層２２に繋がった出力配線金属層Ｖｏｕｔを形成する。これにより、Ｐ層基板１ａ上にインバータ回路が形成される。

【0040】

なお、本実施形態の説明では、Ｓｉ柱７ａ、７ｂは、平面視において矩形状に形成されている。これに対し、平面視の形状は、Ｘ－Ｘ’線と直交する方向の両端部で丸まっていても、また円形状、楕円状であってもよい。

【0041】

また、図１Ｆでは、ゲート導体層となる、ＴｉＮ層１５の膜厚はＳｉＮ層１７ａ、１７ｂより厚くしている。これに対し、ＴｉＮ層１５の膜厚はＳｉＮ層１７ａ、１７ｂより薄くし、ＴｉＮ層１５の外側にＴａＮなどの導体層、またはＳｉＮ層などの絶縁層などの単層、または複数の導体、又は絶縁材料層をＴｉＮ層１５の保護層として設けてもよい。この場合、図１ＧにおけるゲートＴｉＮ層１５ａ、１５ｂの形成工程では、ゲートＴｉＮ層１５ａ、１５ｂの側面を囲んで、保護層として残される。ＳｉＮ層などの絶縁保護層を形成した場合は、図１ＪにおけるＷ層２６を形成する前に、ゲートＴｉＮ層１５ａ、１５ｂ頂部側面の絶縁保護層を除去する。

【0042】

また、Ｓｉ柱７ａ、７ｂの頂部に形成されるＮ⁺層３０ａ、Ｐ⁺層３０ｂは、例えば、図１ＢにおいてＰ層４を形成した後に、Ｐ層４上にエピタキシャル結晶成長法により形成したＮ⁺層、Ｐ⁺層を用いてもよい。この場合、図１Ｋで示した、熱処理を行って、Ｎ⁺層２９ａ、Ｐ⁺層２９ｂからドナー、又はアクセプタ不純物をＳｉ柱７ａ、７ｂの頂部に熱拡散してＮ⁺層３０ａ、Ｐ⁺層３０ｂを形成する工程が不要になる。ＳｉＯ₂層２８が厚い場合、垂直方向において、Ｎ⁺層３０ａ、Ｐ⁺層３０ｂの下端をゲートＴｉＮ層１５ａ、１５ｂの上端になるように、高温で長い熱処理を行うと、ゲートＴｉＮ層１５ａ、１５ｂ、ゲート絶縁層であるＨｆＯ₂層１４へのダメージが問題になる。これに対し、図１ＢにおいてＰ層４を形成した後であって、かつ、マスク材料層５ａ、５ｂを形成する前の段階において、Ｐ層４の上にＰ⁺層、Ｎ⁺層を形成し、これらのＰ⁺層、Ｎ⁺層によりシリコン柱７ａ、７ｂの頂部にＮ⁺層３０ａ、Ｐ⁺層３０ｂを形成してもよい。こうすることにより、上記のようなゲートＴｉＮ層１５ａ、１５ｂ、ゲート絶縁層であるＨｆＯ₂層１４への熱ダメージを避けることができる。また、図１Ｋの段階でＳｉ柱７ａ、７ｂの頂部上に熱拡散によるＮ⁺層３０ａ、Ｐ⁺層３０ｂを形成する必要がないので、Ｓｉ柱７ａ、７ｂの頂部の不純物領域形成が容易になる。また、この場合、Ｎ⁺層２９ａ、Ｐ⁺層２９ｂは、形成しても、形成しなくてもよい。また、この場合、Ｎ⁺層２９ａ、Ｐ⁺層２９ｂの替りに金属、または合金などの導体層を用いてもよい。
また、Ｗ層２２は、直接Ｎ⁺層３ａａ、Ｐ⁺層３ｂｂ上に形成したが、Ｓｉ柱７ａ、７ｂ間のＮ⁺層３ａａ、Ｐ⁺層３ｂｂの上面に金属、または合金よりなる導体層を形成した後に形成してもよい。また、Ｗ層２２の底部に、例えばＴｉＮなどの、Ｗ層２２とＮ⁺層３ａａ、Ｐ⁺層３ｂｂとの接触抵抗を下げるための導体層を形成してもよい。

【0043】

また、本実施例の説明では、ＮチャネルＳＧＴを形成するＳｉ柱７ａと、ＰチャネルＳＧＴを形成するＳｉ柱７ｂと、の平面視におけるＸ－Ｘ’線と直交する方向の長さが同じであった。これに対し、ＮチャネルＳＧＴを形成するＳｉ柱７ａの平面視におけるＸ－Ｘ’線と直交する方向の長さを、ＰチャネルＳＧＴを形成するＳｉ柱７ｂより短くしてもよい。また、ＮチャネルＳＧＴを形成するＳｉ柱７ａと、ＰチャネルＳＧＴを形成するＳｉ柱７ｂと、の平面視におけるＸ－Ｘ’線方向の長さを違うようにしてもよい。

【0044】

本実施形態は、以下の特徴を供する。
１．本実施形態では、図１Ｈ，１Ｉに示すように、ゲート電極であるＴｉＮ層１５ａ、１５ｂを形成した後、コンタクトホール２１を形成し、そして、コンタクトホール２１の底部にＮ⁺層３ａａ、Ｐ⁺層２ｂｂと繋がる底部接続配線Ｗ層２２を形成する。そして、このＷ層２２上のコンタクトホール２１に、実効的に低誘電率層となる空孔２５を含んだＳｉＯ₂層２４を形成する。その後、図１Ｊに示すように、ＳｉＯ₂層２０ａ、２４ａ上に、ゲート電極ＴｉＮ層１５ａ、１５ｂに接続した入力配線Ｗ層２６を、平面視において底部接続配線Ｗ層２２と直交させて形成する。

【0045】

上記、工程を行うことにより、下記の特徴を有する。
(1) 空孔２５を含むことにより低誘電率層となるＳｉＯ₂層２４ａと底部接続Ｗ層２２と、はコンタクトホール２１内に形成されるので、入力Ｗ層２２と低誘電率層であるＳｉＯ₂層２４ａと、は自己整合で形成される。これにより、回路の高集積化が図れる。そして、図１Ｌに示されているように、平面視において、底部接続Ｗ層２２と入力配線Ｗ層２６との重なり領域において、空孔２５を含んだ実効的に低誘電率層となるＳｉＯ₂層２４がある。これにより、底部接続Ｗ層２２、入力配線Ｗ層２６間容量を下げることができる。これにより、ＳＧＴを用いた回路の、高性能化が図れる。
(2) 入力配線金属層Ｖｉｎに接続している底部接続Ｗ層２６は、高さ方向において、ゲート電極１５ａ、１５ｂの上部だけに接続されている。例えば入力配線金属層Ｖｉｎに接続している底部接続Ｗ層２６ａがゲート電極１５ａ、１５ｂと同じ高さで形成されている構造の場合と比べて、入力配線金属層Ｖｉｎ、入力配線金属層Ｖｉｎ間容量を大幅に小さくすることができる。

【0046】

２．本実施形態では、図１Ｅに示すように、平面視において、Ｐ層台１２は、Ｎ⁺層３ａａ、Ｐ⁺層３ｂｂの外側で、Ｓｉ柱７ａ、７ｂを囲った部分が突き出た形状で形成される。この突き出た部分は、Ｓｉ柱７ａ、７ｂと自己整合により形成される。この自己整合によって、この突き出たＰ層台１２を、高い精度で、小面積で形成することができる。これにより、ＳＧＴを用いた回路の、高集積化を図ることができる。

【0047】

３．本実施形態では、図１Ｆ、図１Ｇに示すように、ゲート電極であるＴｉＮ層１５ａ、１５ｂはＳｉ柱７ａ、７ｂに対して、自己整合により形成されている。そして、図１Ｊに示すように、Ｗ層２６はゲート電極ＴｉＮ層１５ａ、１５ｂの外周の一部と接続して、Ｘ－Ｘ’線方向に帯状に形成される。そして、平面視において、Ｗ層２６のＸ－Ｘ’線と直交する方向の幅は、ＴｉＮ層１５ａ、１５ｂの外周長辺の長さより小さく形成する。

【0048】

上記、工程を行うことにより、下記の特徴を有する。
(1) Ｗ層２６は、マスク材料層２７をエッチングマスクにして、ゲート線ＴｉＮ層１５ａ、１５ｂの形成とは別に形成される。これにより、Ｗ層２６ａのＸ－Ｘ’線と直交する方向の幅は、Ｗ層２６と、ゲート線ＴｉＮ層１５ａ、１５ｂと、が繋がっている条件を満たして製作可能な限り小さくすることができる。これにより、Ｗ層２６、底部接続Ｗ層２２間容量を更に小さくすることができる。そして、ゲートＴｉＮ層１５ａ、１５ｂはＳｉ柱７ａ、７ｂに対して自己整合で形成されている。これにより、ＳＧＴを用いた回路の更なる高集積化を図ることができる。

【0049】

（第２実施形態）
以下、図２を参照して、本発明の第２実施形態に係るインバータ回路の製造方法を説明する。図２において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図を示す。第１実施形態では、ＮチャネルＳＧＴを形成するＳｉ柱７ａと、ＰチャネルＳＧＴを形成するＳｉ柱７ｂを、底部接続配線Ｗ層２２を挟んでＸ－Ｘ’線方向の両側に形成した。本実施形態では、ＮチャネルＳＧＴと、ＰチャネルＳＧＴとの２つのＳｉ柱を、Ｘ－Ｘ’線方向に直交する方向に配置し、平面視において、これら２つのＳｉ柱に隣接して、Ｘ－Ｘ’線方向に直交した方向に伸延した、底部接続配線Ｗ層２２に対応するＷ層を形成する。そして、本実施形態では、ＮチャネルＳＧＴと、ＰチャネルＳＧＴと、がそれぞれ２つ、並列に接続したインバータ回路の製造方法を示している。この製造方法は、第１実施形態と基本的に同じである。

【0050】

図２に示すように、Ｐ層基板１Ａ上に、平面視において、矩形状のＳｉ柱７Ａ、７Ｂ、７Ｃ、７Ｄを形成する。そして、Ｐ層基板１Ａ上に、Ｐ層基板１Ａの上部、Ｎ層２Ａ、Ｐ⁺層３Ａ、Ｎ⁺層３Ｂよりなる半導体台１２ａを形成する。平面視において、Ｐ⁺層３Ａは、Ｓｉ柱７Ａ、７Ｂの下にあり、Ｎ⁺層３Ｂは、Ｓｉ柱７Ｃ、７Ｄの下にある。そして、上面位置が、Ｐ⁺層３Ａ、Ｎ⁺層３Ｂの上面位置になるように、ＳｉＯ₂層１３Ａを形成する。そして、Ｓｉ柱７Ａ～７Ｄを囲んでゲート絶縁層１４ａを形成する。そして、Ｓｉ柱７Ａ～７Ｄ側面のゲート絶縁層１４ａを囲んでゲートＴｉＮ層１５Ａ、１５Ｂ、１５Ｃ、１５Ｄを形成する。そして、上面位置がゲートＴｉＮ層１５Ａ、１５Ｂ、１５Ｃ、１５Ｄの上端より下にあるＳｉＯ₂層２０Ａを、ゲートＴｉＮ層１５Ａ、１５Ｂ、１５Ｃ、１５Ｄを囲んで形成する。そして、平面視において、ゲートＴｉＮ層１５Ｂ、１５Ｄの両側の、Ｐ⁺層３Ａ、Ｎ⁺層３Ｂ上に、Ｘ－Ｘ’線に直交した方向に帯状に伸延したコンタクトホール（図示せず）を形成する。そして、このコンタクトホールの底部にＰ⁺層３Ａ、Ｎ⁺層３Ｂに接続した底部接続配線Ｗ層２２ａ、２２ｂを形成する。なお、底部接続配線Ｗ層２２ａは、平面視において、ゲートＴｉＮ層１５Ａ、１５Ｃと、ゲートＴｉＮ層１５Ａ、１５Ｃとの間に形成される。

【0051】

そして、図２に示すように、底部接続配線Ｗ層２２ａ、２２ｂ上のコンタクトホールを埋めて、空孔２５ａ、２５ｂを有し、且つ上面がゲートＴｉＮ層１５Ａ～１５Ｄの上端面より低い位置にあるＳｉＯ₂層２４ａ、２４ｂを形成する。そして、ゲートＴｉＮ層１５Ａ、１５Ｂに繋がり、且つＸ－Ｘ’線方向に伸延する配線導体Ｗ層２６ａと、ゲートＴｉＮ層１５Ａ、１５Ｃに繋がり、且つＸ－Ｘ’線に直交する方向に伸延する配線導体Ｗ層２６ｂと、同じくゲートＴｉＮ層１５Ｂ、１５Ｄに繋がる配線導体Ｗ層２６ｃとを形成する。そして、Ｓｉ柱７Ａ～７Ｄの頂部を露出させて、その外周部にＳｉＮ層２８ａを形成する。そして、例えば選択エピタキシャル法により、Ｓｉ柱７Ａ、７Ｂの頂部を覆って、Ｐ⁺層２９Ａ、２９Ｂを形成し、Ｓｉ柱７Ｃ、７Ｄの頂部を覆って、Ｎ⁺層２９Ｃ（図示せず）、２９Ｄ（図示せず）を形成する。そして、熱拡散によりＳｉ柱７Ａ～７Ｄの頂部にＮ⁺層３０Ａ、３０Ｂ、Ｐ⁺層３０Ｃ（図示せず）、３０Ｄ（図示せず）を形成する。そして、Ｎ⁺層２９Ａ、２９Ｂ、Ｐ⁺層２９Ｃ、２９Ｄ上にＷ層３２Ａ、３２Ｂ、３２Ｃ（図示せず）、３２Ｄ（図示せず）を形成する。そして、コンタクトホールＣ４を介して、Ｗ層２６ａに繋がった入力配線金属層Ｖｉｎを形成する。そして、コンタクトホールＣ５ａ、Ｃ５ｂを介してＷ層３２Ａ、３２Ｂに繋がった電源配線金属層Ｖｄｄを形成する。そして、コンタクトホールＣ６ａ、Ｃ６ｂを介して、Ｗ層２２ａ、２２ｂに繋がった出力配線金属層Ｖｏｕｔを形成する。そして、コンタクトホールＣ７ａ、Ｃ７ｂを介して、Ｗ層３２Ｃ、３２Ｄに繋がったアース配線金属層Ｖｓｓを形成する。これにより、Ｐ層基板１Ａ上に、ＰチャネルＳＧＴと、ＮチャネルＳＧＴとが、それぞれ２つ並列に接続されたインバータ回路が形成される。

【0052】

上記のように、ＰチャネルＳＧＴと、ＮチャネルＳＧＴとが、それぞれ並列に接続されたインバータ回路は、並列に接続するＰチャネルＳＧＴと、ＮチャネルＳＧＴの数を増やすことによってインバータ回路の駆動電流を大きくすることができる。

【0053】

ゲートＴｉＮ層１５Ａ～１５Ｄは、Ｗ層２６ａ～２６ｃによって電気的に接続されている。これにより、入力配線金属層Ｖｉｎに繋がるＷ層２６ａは、平面視における、Ｘ－Ｘ’線方向に直交する方向において、ゲートＴｉＮ層１５Ａ，１５Ｂ、またはゲートＴｉＮ層１５Ｃ，１５Ｄに接続する限り、どこに設けてもよい。

【0054】

なお、本実施形態の説明では、半導体台１２ａに、平面視において、Ｐ⁺層３ＡとＮ⁺層３Ｂとは、繋がって形成された。これに対し、この半導体台１２ａを、Ｐ⁺層３Ａがある第１の半導体台と、Ｎ⁺層３Ｂがある第２の半導体台との、２つの半導体台に分けて形成してもよい。この場合、Ｗ層２２ａ、２２ｂはＰ⁺層３ＡとＮ⁺層３Ａと、に接続し、且つこの２つの半導体台間のＳｉＯ₂層１３Ａの上面に繋がって形成される。

【0055】

また、Ｗ層２６ａの配線抵抗が、回路性能上、小さくする必要がある場合は、Ｗ層２６ａ上のＳｉＯ₂層３３ａに複数のコンタクトホールを設けて、このコンタクトホールを介して入力配線金属層Ｖｉｎに接続した配線金属層を形成してもよい。

【0056】

本実施形態は、以下の特徴を供する。
１．第１実施形態と同じく、半導体台に形成されたＷ層２２ａ、２２ｂと、平面視において、これらと直交して、且つ重なったＷ層２６ａとが、垂直方向において離れて形成されることにより、入力配線金属層Ｖｉｎ、出力配線金属層Ｖｏｕｔ間容量を下げることができる。更に、第１実施形態と同じく、Ｗ層２２ａ、２２ｂ上に、Ｗ層２２ａ、２２ｂ上に自己整合で形成された空孔２５ａ、２５ｂを有する実効的に低誘電体層であるＳｉＯ₂層２４ａ、２４ｂにより、更に入力配線金属層Ｖｉｎと出力配線金属層Ｖｏｕｔの間の容量を下げることができる。
２． 本実施形態では、ＰチャネルＳＧＴのＳｉ柱７ＡとＮチャネルＳＧＴのＳｉ柱７Ｃを、Ｘ－Ｘ’線方向に直交する方向に並べて第１のインバータ回路を形成した。同じく、ＰチャネルＳＧＴのＳｉ柱７ＢとＮチャネルＳＧＴのＳｉ柱７Ｄを、Ｘ－Ｘ’線方向に直交する方向に並べて第２のインバータ回路を形成した。例えば、この２つのインバータ回路を用いてインバータ・リングオシレータ回路を形成した場合、第１のインバータ回路の入力電極（この場合、ゲートＴｉＮ層１５Ａ、１５Ｃ）と、第２のインバータ回路の入力電極（この場合、ゲートＴｉＮ層１５Ｂ、１５Ｄ）との間の結合容量が問題になる。これに対し、本実施形態のように、ゲートＴｉＮ層１５Ａ、１５ＣとゲートＴｉＮ層１５Ｂ、１５Ｄとの間に実行的に低誘電体層であるＳｉＯ₂層２４ａを設けることにより、この結合容量を減少させることができる。

【0057】

（第３実施形態）
以下、図３を参照して、本発明の第３実施形態に係るインバータ回路の製造方法を説明する。図３において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図を示す。

【0058】

第２実施形態では、図２に示すように、入力配線金属層Ｖｉｎは、平面視において、ゲートＴｉＮ層１５Ａ、１５ＢのＸ－Ｘ’線に直交する方向の長辺と接続したＷ層２６ａと、コンタクトホールＣ４を介して繋がっている。これに対して、本実施形態では、図３に示すように、平面視において、Ｘ－Ｘ’線に直交する方向に並んだゲートＴｉＮ層１５Ａ、１５Ｃを繋ぐＷ層２６ｂと、ゲートＴｉＮ層１５Ｂ、１５Ｄを繋ぐＷ層２６ｃとの上に形成したコンタクトホールＣ４ａ、Ｃ４ｂが形成される。そして、コンタクトホールＣ４ａ、Ｃ４ｂを介して入力配線金属層ＶＩＮがＷ層２６ｂ、２６ｃと接続される。これによりＰ層基板１Ａ上に、ＰチャネルＳＧＴと、ＮチャネルＳＧＴとが、それぞれ２つ並列に接続されたインバータ回路が形成される。上記以外は、本インバータ回路は、図２と同じ工程で形成される。

【0059】

本実施形態は、以下の特徴を供する。
第２実施形態においては、平面視におけるＷ層２２ａ、２２ｂと、Ｗ層２６ａの重なり部では、Ｗ層２２ａ、２２ｂと、Ｗ層２６ａとの間に、空孔２５ａ、２５ｂを含むＳｉＯ₂層２４ａがある。これに対し、第３実施形態では、平面視において、Ｗ層２２ａ、２２ｂは、入力配線金属層ＶＩＮと重なっている。この重なり部では、Ｗ層２２ａ、２２ｂと、入力配線金属層ＶＩＮとの間には、空孔２５ａ、２５ｂを含むＳｉＯ₂層２４ａと、ＳｉＯ₂層２８ａ、３３ａがある。これにより、第３実施形態では、入力配線金属層ＶＩＮ、出力配線金属層Ｖｏｕｔ間容量を小さく出来る。

【0060】

（その他の実施形態）
なお、第１実施形態を例にすると、Ｓｉ柱７ａに形成された１つのＳＧＴの底部にあるソースまたはドレインとなるＮ⁺層３ａａに繋がるＷ層２２と、ゲートＴｉＮ層１５ａに繋がったＷ層２６とが、実効的な低誘電率層であるＳｉＯ₂層２４を介して、平面視において重なっている特徴を有する。同じく、第３実施形態では、ゲートＴｉＮ層１５Ａに繋がったＷ層２６ｂを介して繋がった入力配線金属層ＶＩＮが、平面視において、実効的な低誘電率層であるＳｉＯ₂層２４ａ、ＳｉＯ₂層２８ａ、３３ａを介して、平面視において重なっている特徴を有する。本発明は、上記の特徴を有するものであれば、他のＳＧＴを用いたロジック、またはＤＲＡＭ（Dynamic Random Access Memory）、ＰＣＭ（Phase Change Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＲＲＡＭ（Resistive Random Access Memory）などのセレクタ素子、周辺回路などの他の回路にも適用できる。このことは、第２実施形態においても同様である。

【0061】

また、第１実施形態では、Ｓｉ柱７ａ、７ｂを形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0062】

また、第１実施形態における、Ｎ⁺層３ａａ、Ｐ⁺層３ｂｂは、ドナー不純物、アクセプタ不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、Ｎ⁺層３ａａ、２９ａ、Ｐ⁺層３ｂｂ、２９ｂは異なる半導体材料より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0063】

また、第１実施形態の説明において、Ｓｉ柱７ａ、７ｂの頂部に形成されるＮ⁺層３０ａ、Ｐ⁺層３０ｂは、例えば、図１ＢにおいてＰ層４を形成した後に、Ｐ層４上にエピタキシャル結晶成長法により形成したＮ⁺層、Ｐ⁺層を用いてもよいと述べた。これらＮ⁺層、Ｐ⁺層は、エピタキシャル結晶成長法とは異なる他の方法で形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0064】

また、第１実施形態では、インバータ回路について説明したので、Ｐ⁺層２９ｂ、３０ｂ、Ｎ⁺層２９ａ、３０ａがソースとなり、Ｐ⁺層３ｂｂ、Ｎ⁺層３ａａがドレインとして動作したが、製作される回路によって、各ＳＧＴの上部と下部の不純物層は、ソースまたはドレインとなる。このことは、本発明に係るその他の実施形態においても同様である。

【0065】

また、第１実施形態において用いたマスク材料層５ａ、５ｂ、１１、２７は、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料を用いてもよい。また、エッチングマスクとして用いるＳｉＯ₂層９ａ、ＳｉＮ層１０ａ、１０ｂも、同じく本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0066】

また、第１実施形態における、Ｗ層２２の材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ合金、半導体層などの導電材料であってもよく、そして、それらを単層、または複数層組み合わせて構成させてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0067】

また、第１実施形態では、ゲート導体層として、ＴｉＮ層１５ａ、１５ｂを用いた。このＴｉＮ層１５ａ、１５ｂは、本発明の目的に合う材料であれば、単層または複数層よりなる材料を用いることができる。ＴｉＮ層１５ａ、１５ｂは、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。この外側に、たとえばＷ層などの他の導電層を形成してもよい。Ｗ層以外に単層、または複数層の金属層を用いても良い。

【0068】

また、第１実施形態における、ＴｉＮ層１５ａ、１５ｂに繋がったＷ層２６は他の導体層との積層、または、他の導体層より形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0069】

また、ゲート絶縁層として、ＨｆＯ₂層１４を用いたが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0070】

また、第１実施形態の図１Ｈ、図１Ｉにおいて、空孔２５を有するＳｉＯ₂層２４を形成した。これに対し、コンタクトホール２１の上部を、例えばＣＶＤ（Chemical Vapor Deposition）法によるＳｉＮ層で蓋をして、空孔２５を形成してもよい。また、他の方法により、空孔２５を有する無機、または有機層よりなる絶縁層を形成してもよい。

【0071】

また、第１実施形態において、Ｓｉ柱７ａ、７ｂの平面視における形状は、矩形状であった。これらのＳｉ柱の平面視における形状は、矩形状だけでなく円形、楕円、またはこの字状の形状であってもよい。また、これらの形状が混在して同じＰ層基板１ａ上に形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0072】

また、第１実施形態では、１個のＮチャネルＳＧＴと、１個のＰチャネルＳＧＴと、からなるインバータ回路について説明したが、駆動電流を大きく得るため、または実効ＳＧＴ直列抵抗を小さくするため、Ｎチャネル、ＰチャネルＳＧＴを複数個、並列に接続させてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0073】

また、本実施形態の説明は、インバータ回路について行った。これに対し、ＳＧＴの底部に形成するソース、またはドレインとなる不純物領域（第１実施形態におけるＮ⁺層３ａａ、又はＰ⁺層３ｂｂ）と接続して、第１の方向に帯状に延びた導体層（第１実施形態におけるＷ層２２）と、ゲート導体層（第１実施形態におけるＴｉＮ層１５ａまたはＴｉＮ層１５ｂ）に繋がり、且つ第１の方向と直交する配線導体層（第１実施形態におけるＷ層２６）とが、平面視において重なって形成されているＳＧＴを用いた回路にも本発明は適用される。

【0074】

なお、本発明に係る実施形態では、１つの半導体柱に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。

【0075】

また、第１実施形態では、Ｐ層基板１上にＳＧＴを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いても良い。または、基板としての役割を行うものであれば他の材料基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0076】

また、第１実施形態では、Ｓｉ柱７ａ、７ｂの上下に、同じ極性の導電性を有するＮ⁺層３ａａ、２９ａ、３０ａ、Ｐ⁺層３ｂｂ、２９ｂ、３０ｂを用いて、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。

【0077】

また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。

【産業上の利用可能性】

【0078】

本発明に係る、柱状半導体装置の製造方法によれば、高密度で、かつ高性能の柱状半導体装置が得られる。

【符号の説明】

【0079】

１、１ａ、１Ａ： Ｐ層基板
２ａ、２ｂ、２ａａ、２ｂｂ、２９ａ、２９ｂ、２９ｃ、２９ｄ、３０ａ、３０ｂ、３０ｃ、３０ｄ： Ｎ⁺層
４： Ｐ層
２Ａ： Ｎ層
３Ａ： Ｐ⁺層
５ａ、５ｂ、５ｃ、５ｄ、１１ａ、１１ｂ、２７： マスク材料層
７ａ、７ｂ、７ｃ、７ｄ、７Ａ、７Ｂ、７Ｃ、７Ｄ： Ｓｉ柱
９、９ａ、９ｂ、１７ａ、１７ｂ、１７ｃ、１７ｄ、： ＳｉＮ層
１０ａ、１０ｂ、１０ｃ、１０ｄ、１３、１３Ａ，１６、２０、２０ａ、２０Ａ、２４ａ、２４ｂ、２４ａａ、２４ｂｂ、２８、２８ａ、３３、３３ａ： ＳｉＯ₂層
１２、１２ａ： 半導体台
１４、１４Ａ： ＨｆＯ₂層
１５、１５ａ、１５ｂ、１５Ａ，１５Ｂ、１５Ｃ、１５Ｄ： ＴｉＮ層
２１ａ、２１ｂ、Ｃ１，Ｃ２ａ、Ｃ２ｂ、Ｃ３、Ｃ４、Ｃ４ａ、Ｃ４ｂ、Ｃ５ａ、Ｃ５ｂ、Ｃ６ａ、Ｃ６ｂ、Ｃ７ａ、Ｃ７ｂ： コンタクトホール
２２ａ、２２ｂ、２６ａ、２６ｂ： Ｗ層
２５、２５ａ、２５ｂ： 空孔
Ｖｉｎ、ＶＩＮ： 入力配線金属層
Ｖｏｕｔ： 出力配線金属層
Ｖｄｄ：電源配線金属層
Ｖｓｓ：アース配線金属層

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図1I】

【図1J】

【図1K】

【図1L】

【図2】

【図3】

【図4】