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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-09
(45)【発行日】2024-12-17
(54)【発明の名称】メモリ装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20241210BHJP
H10B 43/40 20230101ALI20241210BHJP
H01L 21/336 20060101ALI20241210BHJP
H01L 29/788 20060101ALI20241210BHJP
H01L 29/792 20060101ALI20241210BHJP
【ＦＩ】
H10B43/27
H10B43/40
H01L29/78 371
【請求項の数】
17
(21)【出願番号】P 2020096719
(22)【出願日】2020-06-03
(65)【公開番号】P2021027329
(43)【公開日】2021-02-22
【審査請求日】2023-05-29
(31)【優先権主張番号】10-2019-0095526
(32)【優先日】2019-08-06
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】尹 敬和
(72)【発明者】
【氏名】郭 判碩
(72)【発明者】
【氏名】金 燦鎬
(72)【発明者】
【氏名】姜 東求
【審査官】柴山 将隆
(56)【参考文献】
【文献】特開２０１０－０３４１０９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／０２１４４０４（ＵＳ，Ａ１）
【文献】特開２０１８－１６４０７０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ１０Ｂ ４３／４０
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
第１基板、及び前記第１基板に形成される回路素子を含み、前記回路素子は、ロウデコーダを提供する周辺回路領域と、前記周辺回路領域の上部の第２基板上に積層されるワードライン、及び前記第２基板の上面と直交する方向に延在され、前記ワードラインを貫通するチャネル構造体を有するセルアレイ領域と、
前記ワードラインに連結されるセルコンタクトを含むセルコンタクト領域であり、当該セルコンタクト領域は、前記第２基板の上面に平行な第１方向において前記セルアレイ領域の両側に配置された第１セルコンタクト領域及び第２セルコンタクト領域を有し、前記第１方向において、前記第１セルコンタクト領域の長さは、前記第２セルコンタクト領域の長さよりも長い、セルコンタクト領域と、を含み、
前記第１セルコンタクト領域及び前記第２セルコンタクト領域はそれぞれ、前記セルコンタクトが前記ワードラインと連結される第１パッドと、前記第１方向において前記第１パッドよりも長い長さに延在される第２パッドと、を含み、前記第１セルコンタクト領域に含まれる前記第２パッドの数は、前記第２セルコンタクト領域に含まれる前記第２パッドの数よりも多く、
前記ロウデコーダは、前記ワードラインに連結される第１パス素子及び第２パス素子を含み、前記第１パス素子はそれぞれ、前記ワードラインのうち一つに連結され、前記第２パス素子はそれぞれ、互いに異なる二つ以上のワードラインに連結される、メモリ装置。
【請求項2】
前記第１セルコンタクト領域に含まれる前記第１パッド及び前記第２パッドの面積の合計は、前記第２セルコンタクト領域に含まれる前記第１パッド及び前記第２パッドの面積の合計よりも大きい、請求項１に記載のメモリ装置。
【請求項3】
前記第２パス素子のうち一つに連結される前記互いに異なる二つ以上のワードラインは、前記第２基板の上面と直交する方向において同一の高さに配置される、請求項１に記載のメモリ装置。
【請求項4】
前記第２パス素子のうち少なくとも一つの面積は、第１パス素子のそれぞれの面積よりも大きい、請求項１に記載のメモリ装置。
【請求項5】
前記第１パス素子と連結されるワードラインの合計数は、前記第２パス素子と連結されるワードラインの合計数よりも多い、請求項１に記載のメモリ装置。
【請求項6】
前記第２パス素子と連結されるワードラインのそれぞれの抵抗は、前記第１パス素子と連結されるワードラインのそれぞれの抵抗よりも小さい、請求項１に記載のメモリ装置。
【請求項7】
前記第２パス素子と連結されるワードラインのそれぞれの厚さは、前記第１パス素子と連結されるワードラインのそれぞれの厚さよりも大きい、請求項５に記載のメモリ装置。
【請求項8】
前記第２パス素子のうち少なくとも一つの面積は、第１パス素子のそれぞれの面積と同一である、請求項７に記載のメモリ装置。
【請求項9】
前記チャネル構造体はそれぞれ、前記第２基板の上面から延在される下部チャネル構造体、及び前記下部チャネル構造体から延在される上部チャネル構造体を含み、前記ワードラインは、前記下部チャネル構造体が貫通する下部ワードライン、及び前記上部チャネル構造体が貫通する上部ワードラインを含み、前記下部ワードラインのうち少なくとも一つが前記第２パス素子のうち少なくとも一つと連結される、請求項１に記載のメモリ装置。
【請求項10】
前記上部ワードラインは前記第１パス素子と連結される、請求項９に記載のメモリ装置。
【請求項11】
前記上部ワードラインのうち少なくとも一部の厚さは、前記下部ワードラインの厚さよりも大きい、請求項９に記載のメモリ装置。
【請求項12】
前記ワードラインは、前記下部ワードラインと前記上部ワードラインとの間に配置され、前記下部チャネル構造体と前記上部チャネル構造体との間の境界に隣接する少なくとも一つのダミーワードラインを含む、請求項９に記載のメモリ装置。
【請求項13】
前記セルコンタクト領域は、前記セルコンタクトに連結される上部配線ライン、及び前記上部配線ラインに連結され、前記第２基板の上面と直交する方向において、前記周辺回路領域まで延在される垂直ビアを含む、請求項１乃至１２のいずれか一項に記載のメモリ装置。
【請求項14】
前記垂直ビアは、前記第２パッドのうち少なくとも一つを貫通する、請求項１３に記載のメモリ装置。
【請求項15】
前記第２基板は互いに分離される複数の第２基板を含み、前記垂直ビアのうち少なくとも一つは前記第２基板の間に配置される、請求項１３に記載のメモリ装置。
【請求項16】
第１基板に形成されるパス素子を含む周辺回路領域と、前記周辺回路領域の上部の第２基板上に配置され、少なくとも一つのメモリブロックをそれぞれ含む複数のセル領域と、を含み、
前記セル領域はそれぞれ、前記パス素子と連結される複数のワードライン及び前記ワードラインを貫通する複数のチャネル構造体が配置されるセルアレイ領域と、前記セルアレイ領域から延長される前記ワードラインが複数のセルコンタクトと連結されるセルコンタクト領域と、を含み、
前記パス素子のうち少なくとも一つは、前記セル領域のうち互いに隣接する一対のセル領域に含まれ且つ前記第２基板の上面から同一の高さに配置される一対のワードラインと共通に連結され、
前記セル領域はそれぞれ、前記セルアレイ領域の第１側に配置される第１セルコンタクト領域と、前記第１側と反対の前記セルアレイ領域の第２側に配置される第２セルコンタクト領域と、を含み、
前記第２基板の上面をカバーする前記第１セルコンタクト領域の面積は、前記第２基板の上面をカバーする前記第２セルコンタクト領域の面積よりも大きい、メモリ装置。
【請求項17】
前記セル領域は、前記第２基板の上面に平行な第１方向において隣接する第１セル領域及び第２セル領域、及び前記第１方向において隣接する第３セル領域及び第４セル領域を含み、前記第１セル領域の前記第１セルコンタクト領域及び前記第２セル領域の前記第１セルコンタクト領域が互いに隣接し、前記第３セル領域の前記第２セルコンタクト領域及び前記第４セル領域の前記第２セルコンタクト領域が互いに隣接し、
前記第１セル領域の前記セルアレイ領域と前記第２セル領域の前記セルアレイ領域との間の間隔は、前記第３セル領域の前記セルアレイ領域と前記第４セル領域の前記セルアレイ領域との間の間隔よりも大きい、請求項１６に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はメモリ装置に関する。
【背景技術】
【0002】
メモリ装置は、データを記録して消去したり、記録されたデータを読み取ることができる機能を提供することができる。メモリ装置は、不揮発性メモリ装置及び揮発性メモリ装置に区分されることができ、不揮発性メモリ装置は、電源が遮断されても記録されたデータがそのまま維持されることができる。メモリ装置に要求されるデータの保存容量は持続的に増加する傾向にある。それに応じて、メモリ装置の集積度を向上させるための様々な方法が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の技術的思想が解決しようとする課題のうちの一つは、メモリ装置に含まれるセル領域を、基板の上面に平行な方向のうち少なくとも一つで非対称に形成することにより、集積度を向上させることができるメモリ装置を提供することである。
【課題を解決するための手段】
【0004】
本発明の一実施形態によるメモリ装置は、第１基板、及び前記第１基板に形成される回路素子を含み、前記回路素子は、ロウデコーダを提供する周辺回路領域と、前記周辺回路領域の上部の第２基板上に積層されるワードライン、及び前記第２基板の上面と直交する方向に延在され、前記ワードラインを貫通するチャネル構造体を有するセルアレイ領域と、前記ワードラインに連結されるセルコンタクトを含み、前記第２基板の上面に平行な第１方向において、前記セルアレイ領域の両側に配置され、前記第１方向において互いに異なる長さを有する第１セルコンタクト領域及び第２セルコンタクト領域を有するセルコンタクト領域と、を含み、前記第１セルコンタクト領域及び前記第２セルコンタクト領域はそれぞれ、前記セルコンタクトが前記ワードラインと連結され、前記第１方向において互いに異なる長さに延在される第１パッド及び第２パッドを含み、前記第１セルコンタクト領域に含まれる前記第２パッドの数は、前記第２セルコンタクト領域に含まれる前記第２パッドの数よりも多い。
【0005】
本発明の一実施形態によるメモリ装置は、第１基板に形成されるパス素子を含む周辺回路領域と、前記周辺回路領域の上部の第２基板上に配置され、少なくとも一つのメモリブロックをそれぞれ含む複数のセル領域と、を含み、前記セル領域はそれぞれ、前記パス素子と連結される複数のワードライン及び前記ワードラインを貫通する複数のチャネル構造体が配置されるセルアレイ領域と、前記セルアレイ領域から延長される前記ワードラインが複数のセルコンタクトと連結されるセルコンタクト領域と、を含み、前記パス素子のうち少なくとも一つは、前記セル領域のうち互いに隣接する一対のセル領域に含まれ且つ前記第２基板の上面から同一の高さに配置される一対のワードラインと共通に連結される。
【0006】
本発明の一実施形態によるメモリ装置は、ロウデコーダを提供するパス素子を含む周辺回路領域と、前記周辺回路領域の上部に配置される第１基板と、前記第１基板の上面と直交する方向に積層されるワードラインをそれぞれ含む複数のセル領域と、を含み、前記複数のセル領域は、前記第１基板の上面に平行な第１方向に互いに隣接する第１セル領域及び第２セル領域を含み、第１セル領域に含まれる前記ワードラインのうち少なくとも一つ、及び前記第２セル領域に含まれる前記ワードラインのうち少なくとも一つは、前記第１方向において前記第１セル領域と前記第２セル領域との間に配置されるパス素子のうち少なくとも一つを共有する。
【発明の効果】
【0007】
本発明の一実施形態によると、メモリ装置は、周辺回路領域と、その上部に配置されるセル領域と、を含み、セル領域は、チャネル構造体が配置されるセルアレイ領域、及びワードラインに連結されるセルコンタクトが配置されるコンタクト領域を有することができる。コンタクト領域は、セル領域が形成される基板の上面に平行な方向に沿ってセルアレイ領域から延長され、基板の上面に平行な方向のうち少なくとも一つにおいて互いに異なる長さを有することができる。また、セルコンタクトのうち少なくとも一部が、周辺回路領域に形成されるパス素子を共有することができる。これにより、メモリ装置の集積度を向上させることができる。
【0008】
本発明の多様でありながら有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより簡単に理解することができる。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態によるメモリ装置を簡単に示すブロック図である。
【図2】本発明の一実施形態によるメモリ装置を簡単に示すブロック図である。
【図3】本発明の一実施形態によるメモリ装置において、メモリセルアレイとパス素子の連結関係を説明するための図である。
【図4】本発明の一実施形態によるメモリ装置において、メモリセルアレイとパス素子の連結関係を説明するための図である。
【図5】本発明の一実施形態によるメモリ装置を概略的に示す平面図である。
【図7a】本発明の一実施形態によるメモリ装置の一部の領域を説明するための図である。
【図7b】本発明の一実施形態によるメモリ装置の一部の領域を説明するための図である。
【図8a】本発明の一実施形態によるメモリ装置の一部の領域を説明するための図である。
【図8b】本発明の一実施形態によるメモリ装置の一部の領域を説明するための図である。
【図9】本発明の一実施形態によるメモリ装置の構成を概略的に説明するための図である。
【図10】本発明の一実施形態によるメモリ装置の構成を概略的に説明するための図である。
【図11】本発明の一実施形態によるメモリ装置を概略的に示す平面図である。
【図12】本発明の一実施形態によるメモリ装置を概略的に示す平面図である。
【図13】本発明の一実施形態によるメモリ装置を概略的に示す平面図である。
【図14】本発明の一実施形態によるメモリ装置を概略的に示す平面図である。
【図19】本発明の一実施形態によるメモリ装置のセルコンタクト領域を示す断面図である。
【図20】本発明の一実施形態によるメモリ装置のセルコンタクト領域を示す断面図である。
【図21】本発明の一実施形態によるメモリ装置のセルアレイ領域を示す断面図である。
【図25】本発明の一実施形態によるメモリ装置のセルアレイ領域を示す断面図である。
【図28】本発明の一実施形態によるメモリ装置を含む電子機器を簡単に示すブロック図である。
【発明を実施するための形態】
【0010】
以下、添付の図面を参照して、本発明の好ましい実施形態を説明する。
【0011】
【0012】
先ず、図１を参照すると、メモリ装置１０は、メモリセルアレイ２０及び周辺回路３０を含むことができる。周辺回路３０は、ロウデコーダ３１、電圧発生器３２、ページバッファ３３、入出力回路３４、及び制御ロジック３５などを含むことができる。
【0013】
メモリセルアレイ２０は、複数のメモリセルを含み、複数のメモリブロックに区分されることができる。複数のメモリセルは、ストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬを介してロウデコーダ３１と連結されることができ、ビットラインＢＬを介してページバッファ３３と連結されることができる。本発明の実施形態において、同一の行に沿って配列される複数のメモリセルは、同一のワードラインＷＬに連結され、同一の列に沿って配列される複数のメモリセルは、同一のビットラインＢＬに連結されることができる。
【0014】
ロウデコーダ３１は、制御ロジック３５などから入力されたアドレスデータＡＤＤＲをデコードして、ワードラインＷＬを駆動するための電圧を生成且つ伝達することができる。ロウデコーダ３１は、制御ロジック３５の制御に応答して、電圧発生器３２が生成したワードラインの電圧をワードラインＷＬに入力することができる。一例として、ロウデコーダ３１は、パス素子部３１Ａを介してワードラインＷＬに連結され、パス素子３１Ａがターンオンされる際に、ワードラインＷＬにワードラインの電圧を入力することができる。
【0015】
ページバッファ３３は、ビットラインＢＬを介してメモリセルアレイ２０と連結され、メモリセルに保存された情報を読み取るか、又はメモリセルにデータを記録することができる。ページバッファ３３は、カラムデコーダ及びセンスアンプを含むことができる。カラムデコーダは、メモリセルアレイ２０のビットラインＢＬのうち少なくとも一部を選択することができ、センスアンプは、読み取りの動作時にカラムデコーダが選択したビットラインＢＬに連結されたメモリセルのデータを読み取ることができる。
【0016】
入出力回路３４は、プログラムの動作時にデータＤＡＴＡの入力を受けてページバッファ３３に伝達することができ、読み取りの動作時におけるページバッファ３３は、メモリセルアレイ２０から読み取ったデータＤＡＴＡを外部に出力することができる。入出力回路３４は、外部のメモリコントローラから入力されるアドレス又はコマンドを制御ロジック３５に伝達することができる。
【0017】
制御ロジック３５は、ロウデコーダ３１、電圧発生器３２、及びページバッファ３３などの動作を制御することができる。一実施形態において、制御ロジック３５は、外部のメモリコントローラなどから伝達される制御信号及び外部電圧に応じて動作することができる。
【0018】
電圧発生器３２は、外部から入力される電源電圧を用いることにより、メモリ装置１０の動作に必要な制御電圧、例えば、プログラム電圧、読み取り電圧、消去電圧、パス電圧などを生成することができる。電圧発生器３２が生成する電圧は、周辺回路３０に供給されるか、又はロウデコーダ３１などを介してメモリセルアレイ２０に入力されることができる。
【0019】
一例として、プログラムの動作中に、データを記録する選択メモリセルに連結される選択ワードラインには、プログラム電圧が入力されることができる。また、選択メモリセルと一つのメモリセルストリングに含まれてチャネル領域を共有する非選択メモリセルに連結される非選択ワードラインには、プログラム電圧よりも小さいパス電圧が入力されることができる。
【0020】
また、一実施形態において、読み取りの動作中に、データを読み取る選択メモリセルに連結された選択ワードラインには読み取り電圧が入力され、選択メモリセルとチャネル領域を共有する非選択メモリセルに連結された非選択ワードラインにはパス電圧が入力されることができる。メモリセルがそれぞれ複数のビットを有するデータを保存する一実施形態において、ロウデコーダ３１は、互いに異なる大きさを有する複数の読み取り電圧を選択ワードラインに入力することもできる。
【0021】
次に、図２を参照すると、メモリセルアレイ２０は、複数のメモリブロックＢＬＫ１～ＢＬＫｎを含むことができる。メモリブロックＢＬＫ１～ＢＬＫｎはそれぞれ、第１方向（Ｘ軸方向）及び第２方向（Ｙ軸方向）によって定義される平面上において、第３方向（Ｚ軸方向）に沿って積層されたワードライン、及び第３方向（Ｚ軸方向）に沿って延在されるチャネル構造体を含むことができる。ワードライン及びチャネル構造体は、３次元的に配列されたメモリセルを提供することができる。また、メモリブロックＢＬＫ１～ＢＬＫｎはそれぞれ、第１方向（Ｘ軸方向）又は第２方向（Ｙ軸方向）に延在され、チャネル構造体と連結されるビットラインを含むことができる。一例として、メモリセルアレイ２０におけるメモリブロックＢＬＫ１～ＢＬＫｎは、第１方向（Ｘ軸方向）及び第２方向（Ｙ軸方向）に沿って配列される。
【0022】
【0023】
図３を参照すると、一つのメモリブロックＢＬＫは、複数のメモリセルストリングＳを含むことができ、少なくとも一部のメモリセルストリングＳは、ワードラインＷＬ１～ＷＬｎ及びビットラインＢＬ１～ＢＬ３を共有することができる。
【0024】
メモリセルストリングＳはそれぞれ、第１及び第２ストリング選択トランジスタＳＳＴ１、ＳＳＴ２と接地選択トランジスタＧＳＴとの間に連結される複数のメモリセルＭＣを含むことができる。第１及び第２ストリング選択トランジスタＳＳＴ１、ＳＳＴ２は互いに直列に連結され、上部に配置される第２ストリング選択トランジスタＳＳＴ２はビットラインＢＬ１～ＢＬ３のうち一つと連結されることができる。接地選択トランジスタＧＳＴは、共通ソースラインＣＳＬに連結されることができる。
【0025】
複数のメモリセルＭＣは、第１及び第２ストリング選択トランジスタＳＳＴ１、ＳＳＴ２と接地選択トランジスタＧＳＴとの間で互いに直列に連結されることができる。実施形態に応じて、ストリング選択トランジスタＳＳＴ１、ＳＳＴ２及び接地選択トランジスタＧＳＴの数は多様に変形されることができ、メモリセルストリングＳはそれぞれ、少なくとも一つのダミーメモリセルをさらに含むことができる。
【0026】
複数のメモリセルＭＣのゲート電極は、ワードラインＷＬ１～ＷＬｎに連結されることができる。また、接地選択トランジスタＧＳＴのゲート電極は、接地選択ラインＧＳＬに連結され、第１及び第２ストリング選択トランジスタＳＳＴ１、ＳＳＴ２のゲート電極は、ストリング選択ラインＳＳＬ１１～ＳＳＬ２３に連結されることができる。
【0027】
ワードラインＷＬ１～ＷＬｎ、接地選択ラインＧＳＬ、及びストリング選択ラインＳＳＬ１１～ＳＳＬ２３は、パス素子ＰＴを含むパス素子部ＰＴＵに連結されることができる。パス素子ＰＴは、ブロック選択信号ＢＳによってターンオン及びターンオフされることができる。パス素子ＰＴがターンオンされた状態で、ワードラインＷＬ１～ＷＬｎ、接地選択ラインＧＳＬ、及びストリング選択ラインＳＳＬ１１～ＳＳＬ２３に入力される電圧ＧＳ、Ｓ１～Ｓｎ、ＳＳ１１～ＳＳ２３を介して複数のメモリセルＭＣに対するプログラム動作、読み取り動作、削除動作などが行われることができる。図３に示された一実施形態において、ブロックＢＬＫに含まれるワードラインＷＬ１～ＷＬｎに連結されるパス素子ＰＴは、他のブロックのワードラインによって共有されなくてもよい。
【0028】
次に、図４を参照すると、第１メモリブロックＢＬＫ１及び第２メモリブロックＢＬＫ２がパス素子のうち少なくとも一つを共有することができる。図４に示された一実施形態において、パス素子部ＰＴＵは、第１パス素子ＰＴ１及び少なくとも一つの第２パス素子ＰＴ２を含むことができ、第２パス素子ＰＴ２は、第１メモリブロックＢＬＫ１及び第２メモリブロックＢＬＫ２とワードラインＷＬ１～ＷＬｎのうち少なくとも一つによって共有されることができる。図４を参照すると、第２パス素子ＰＴ２は、第１メモリブロックＢＬＫ１の最初のワードラインＷＬ１及び第２メモリブロックＢＬＫ２の最初のワードラインＷＬ１と共通に連結されることができる。
【0029】
第１メモリブロックＢＬＫ１のワードラインＷＬ１～ＷＬｎに連結されるパス素子は、第１ブロック選択信号ＢＳ１によってターンオン及びターンオフされることができ、第２メモリブロックＢＬＫ２のワードラインＷＬ１～ＷＬｎに連結されるパス素子は、第２ブロック選択信号ＢＳ２によってターンオン及びターンオフされることができる。実施形態に応じて、第１ブロック選択信号ＢＳ１及び第２ブロック選択信号ＢＳ２は、同一の信号であってもよく、異なる信号であってもよい。第１ブロック選択信号ＢＳ１及び第２ブロック選択信号ＢＳ２が同一の信号である場合には、パス素子部ＰＴＵに含まれるパス素子が同時にターンオンされるか、又はターンオフされることができる。これにより、第１メモリブロックＢＬＫ１及び第２メモリブロックＢＬＫ２が同時に駆動されることができる。
【0030】
図５は本発明の一実施形態によるメモリ装置を概略的に示す平面図である。
【0031】
図５を参照すると、本発明の一実施形態によるメモリ装置４０は、複数のセル領域５０を含むことができる。複数のセル領域５０は、基板４１上に配列されることができる。セル領域５０はそれぞれ、基板４１の上面と直交する方向に積層されるワードライン、基板４１の上面と直交する方向に延在されるチャネル構造体、ワードラインと連結されるセルコンタクトなどを含むことができる。
【0032】
セル領域５０はそれぞれ、チャネル構造体が配置されるセルアレイ領域、及びセルアレイ領域から延長され、ワードラインとセルコンタクトが互いに連結されるセルコンタクト領域を含むことができる。一例として、セルコンタクト領域は、基板４１の上面に平行な方向のセルアレイ領域の周辺に配置されることができる。これにより、セル領域５０間の境界には、セルコンタクト領域が互いに隣接して配置されることができる。
【0033】
図５に示された一実施形態によるメモリ装置４０において、セル領域５０が配置される基板４１の下部には周辺回路領域が配置されることができる。周辺回路領域は、セル領域５０に含まれるメモリセルを駆動するための回路、例えば、ロウデコーダ、電圧発生器、ページバッファ、入出力回路、及び制御ロジックのうち少なくとも一部が配置されることができる。
【0034】
ロウデコーダは、セル領域５０のワードラインに連結されるパス素子を含むことができる。本発明の一実施形態において、互いに異なるセル領域５０に含まれるワードラインのうち少なくとも一つがパス素子を共有することができる。また、互いに隣接するセル領域５０に含まれるワードラインのうち少なくとも一つがパス素子を共有することができるように、セルアレイ領域の周辺に配置されるセルコンタクト領域が非対称構造を有することができる。以下、図６ａ及び図６ｂを参照してより詳細に説明する。
【0035】
図６ａ及び図６ｂは図５に示されたメモリ装置の一部の領域を示す図である。一例として、図６ａは図５のＡ１領域を拡大して示す図であり、図６ｂは図５のＡ２領域を拡大して示す図である。図６ａ及び図６ｂを参照すると、メモリ装置４０は、上下に積層されるセル領域５０及び周辺回路領域６０を含むことができる。一例として、周辺回路領域６０の上部にセル領域５０が配置されることができる。
【0036】
セル領域５０はそれぞれ、第１セルコンタクト領域５１、第２セルコンタクト領域５２、及びその間に配置されるセルアレイ領域５３を含むことができる。セルアレイ領域５３は、互いに積層されるワードライン、及びワードラインを貫通するチャネル構造体などを含むことができる。第１セルコンタクト領域５１及び第２セルコンタクト領域５２はそれぞれ、セルアレイ領域５３から延長されるワードラインとセルコンタクトが互いに連結される領域であることができ、第１方向（Ｘ軸方向）においてセルアレイ領域５３の両側に配置されることができる。
【0037】
一実施形態に応じて、第１セルコンタクト領域５１及び第２セルコンタクト領域５２は、第１方向（Ｘ軸方向）において互いに異なる長さを有することができる。一例として、第１方向（Ｘ軸方向）において、第１セルコンタクト領域５１の長さＬ１は、第２セルコンタクト領域５２の長さＬ２よりも大きいとし得る。
【0038】
図５のＡ１領域を拡大して示す図６ａを参照すると、セル領域５０の間において、第１セルコンタクト領域５１が互いに隣接することができる。また、図５のＡ２領域を拡大して示す図６ｂを参照すると、セル領域５０の間において、第２セルコンタクト領域５２が互いに隣接することができる。これにより、メモリ装置４０において互いに隣接するセル領域５０に含まれるセルアレイ領域５３の間の距離は位置に応じて異なり得る。図６ａに示された一実施形態におけるセルアレイ領域５３の間の第１間隔ＤＣ１は、図６ｂに示された一実施形態におけるセルアレイ領域５３の間の第２間隔ＤＣ２よりも大きいとし得る。
【0039】
一実施形態において、第１セルコンタクト領域５１及び第２セルコンタクト領域５２の下部の周辺回路領域６０にはそれぞれ、ワードラインと連結されるパス素子が配置されることができる。ワードライン及びパス素子は、第１セルコンタクト領域５１及び第２セルコンタクト領域５２に配置されるセルコンタクトを介して互いに連結されることができる。本発明の一実施形態では、第２セルコンタクト領域５２においてワードラインに連結されるセルコンタクトのうち少なくとも一部がパス素子のうち一つと共通に連結されることができる。これにより、周辺回路領域６０に含まれるパス素子の数を減らすことができる。尚、第２セルコンタクト領域５２の面積を減らすことにより、メモリ装置４０の集積度を向上させることができる。
【0040】
【0041】
図７ａは本発明の一実施形態によるメモリ装置の一部の領域を示す断面図であり、図７ｂは図７ａに対応する等価回路図である。一例として、図７ａ及び図７ｂを参照して説明する実施形態は、先に図６ａを参照して説明したように、第１コンタクト領域が互いに隣接する領域に対応することができる。
【0042】
先ず、図７ａを参照すると、メモリ装置は、周辺回路領域２００、及び周辺回路領域２００の上部に配置されるセル領域１００を含むことができる。周辺回路領域２００は、第１基板２１０、第１基板２１０に形成される複数の回路素子２２０、回路素子２２０に連結される下部配線ライン２３０、及び下部層間絶縁層２４０などを含むことができる。下部層間絶縁層２４０は、回路素子２２０及び下部配線ライン２３０をカバーするように第１基板２１０上に配置され、シリコン酸化物、シリコン窒化物などのような絶縁物質を含むことができる。
【0043】
セル領域１００は、第１セル領域１００Ａ及び第２セル領域１００Ｂを含むことができ、第１セル領域１００Ａ及び第２セル領域１００Ｂは、互いに同一の構造を有することができる。以下、第１セル領域１００Ａを参照して、セル領域１００の構造を説明する。一例として、第１セル領域１００Ａ及び第２セル領域１００Ｂはそれぞれ、少なくとも一つのメモリブロックを提供することができる。
【0044】
第１セル領域１００Ａは、下部層間絶縁層２４０上に配置される第２基板１１０Ａを含むことができる。第２基板１１０Ａ上には、第２基板１１０Ａの上面と直交する第３方向（Ｚ軸方向）に沿って複数のワードライン（１３１Ａ～１３６Ａ：１３０Ａ）が積層されることができる。ワードライン１３０Ａの上部及び下部にはそれぞれ、ストリング選択ライン（１４１Ａ及び１４２Ａ：１４０Ａ）及び接地選択ライン１２０Ａが配置されることができる。チャネル構造体１５０Ａは、第３方向に延在されて、ワードライン１３０Ａ、ストリング選択ライン１４０Ａ、及び接地選択ライン１２０Ａを貫通することができる。チャネル構造体１５０Ａは、データ保存層１５１Ａ、チャネル層１５２Ａ、及び埋込絶縁層１５３Ａなどを含むことができ、チャネル層１５２Ａは、ビットラインコンタクトＢＬＣを介してビットラインＢＬと電気的に連結されることができる。一実施形態において、ビットラインＢＬは、第２方向（Ｙ軸方向）に延在されることができる。チャネル構造体１５０Ａ及びビットラインＢＬなどが配置される領域は、セルアレイ領域ＣＡとして定義することができる。
【0045】
ワードライン１３０Ａは、第１方向（Ｘ軸方向）に沿って延在されることができ、第１方向にセルアレイ領域ＣＡと隣接する第１セルコンタクト領域ＣＴ１において、複数のセルコンタクト（１６１Ａ～１６４Ａ：１６０Ａ）と連結されることができる。一実施形態において、ワードライン１３０Ａは、第１方向及び第２方向に沿って互いに異なる長さに延長されてパッドＰＡＤ１、ＰＡＤ２を提供することができる。セルコンタクト１６０Ａ及びワードライン１３０Ａは、パッドＰＡＤ１、ＰＡＤ２を介して互いに連結されることができる。
【0046】
図７ａを参照すると、第１セルコンタクト領域ＣＴ１は、第１パッドＰＡＤ１、及び第１パッドＰＡＤ１と異なる面積を有する第２パッドＰＡＤ２を含むことができる。第２パッドＰＡＤ２はそれぞれ、第１パッドＰＡＤ１それぞれに比べて大きい面積を有することができる。一実施形態として、第１方向における第２パッドＰＡＤ２それぞれの長さはそれぞれ、第１パッドＰＡＤ１それぞれの長さよりも大きいとし得る。
【0047】
パッドＰＡＤ１、ＰＡＤ２のうち少なくとも一部には、ワードライン１３０Ａのうち一部及び第２基板１１０Ａを貫通して周辺回路領域２００の下部配線ライン２３０と連結される垂直ビア（１８１Ａ～１８４Ａ：１８０Ａ）が配置されることができる。垂直ビア１８０Ａが配置されるパッドＰＡＤ１、ＰＡＤ２は、第２方向において、セルコンタクト１６０Ａとワードライン１３０Ａが連結されるパッドＰＡＤ１、ＰＡＤ２とは互いに異なる位置に形成されることができる。
【0048】
垂直ビア１８０Ａは、上部配線ライン１７０Ａを介してセルコンタクト１６０Ａと連結されることができる。第２パッドＰＡＤ２、その下部に配置されるワードライン１３０Ａ、及び垂直ビア１８０Ａは、互いに電気的に分離されることができる。一例として、垂直ビア１８０Ａは、ワードライン１３０Ａを形成するための犠牲層が除去されずに残存した領域を介して下部配線ライン２３０まで延長されることができる。
【0049】
図７ｂは図７ａに示されたメモリ装置の等価回路図である。図７ｂを参照すると、第１セル領域１００Ａ及び第２セル領域１００Ｂはそれぞれ、メモリセルＭＣ、接地選択トランジスタＧＳＴ、第１ストリング選択トランジスタＳＳＴ１、及び第２ストリング選択トランジスタＳＳＴ２などを含むことができる。接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結され、第２ストリング選択トランジスタＳＳＴ２はビットラインＢＬに連結されることができる。
【0050】
図７ａ及び図７ｂに示された一実施形態において、第１セル領域１００Ａ及び第２セル領域１００Ｂは、パス素子ＰＴを共有しないとし得る。図７ｂを参照すると、第１セル領域１００ＡのメモリセルＭＣ、接地選択トランジスタＧＳＴ、第１ストリング選択トランジスタＳＳＴ１、及び第２ストリング選択トランジスタＳＳＴ２に連結されるパス素子ＰＴは、第２セル領域１００Ｂと分離されることができる。
【0051】
第１セル領域１００Ａに連結されるパス素子ＰＴは第１ブロック選択信号ＢＳ１によって制御され、第２セル領域１００Ｂに連結されるパス素子ＰＴは第２ブロック選択信号ＢＳ２によって制御されることができる。第１ブロック選択信号ＢＳ１及び第２ブロック選択信号ＢＳ２の設定に応じて、第１セル領域１００Ａ及び第２セル領域１００Ｂが同時に駆動されるか、又は独立して駆動されることができる。
【0052】
【0053】
図８ａは本発明の一実施形態によるメモリ装置の一部の領域を示す断面図であり、図８ｂは図８ａに対応する等価回路図である。図８ａ及び図８ｂを参照して説明する一実施形態によるメモリ装置は、図７ａ及び図７ｂを参照して説明する一実施形態によるメモリ装置と同一の装置であることができる。但し、図８ａに示された一部の領域は、図７ａに示された一部の領域と異なり得る。一例として、図８ａ及び図８ｂを参照して説明する一実施形態によるメモリ装置は、先に図６ｂを参照して説明したように、メモリ装置において第２コンタクト領域が互いに隣接する領域に対応することができる。
【0054】
先ず、図８ａを参照すると、メモリ装置は、周辺回路領域２００、及び周辺回路領域２００の上部に配置されるセル領域１００を含むことができる。周辺回路領域２００は、第１基板２１０、第１基板２１０に形成される複数の回路素子２２０、回路素子２２０に連結される下部配線ライン２３０、及び下部層間絶縁層２４０などを含むことができる。周辺回路領域２００は、図７ａに示されたメモリ装置の一部の領域から連続的に延在されることができる。
【0055】
セル領域１００は、第２セル領域１００Ｂ及び第３セル領域１００Ｃを含むことができ、第２セル領域１００Ｂ及び第３セル領域１００Ｃは、先に図７ａを参照して説明した第１セル領域１００Ａのような構造を有することができる。図８ａに示された第２セル領域１００Ｂを参照して、セル領域１００に含まれるセルアレイ領域ＣＡ及び第２セルコンタクト領域ＣＴ２についてより詳細に説明する。
【0056】
第２セル領域１００Ｂは、下部層間絶縁層２４０上に配置される第２基板１１０Ｂを含み、第２基板１１０Ｂ上には、第２基板１１０Ｂの上面と直交する第３方向（Ｚ軸方向）に沿って複数のワードライン（１３１Ｂ～１３６Ｂ：１３０Ｂ）が積層されることができる。ワードライン１３０Ｂの上部及び下部にはそれぞれ、ストリング選択ライン（１４１Ｂ及び１４２Ｂ：１４０Ｂ）及び接地選択ライン１２０Ｂが配置されることができる。チャネル構造体１５０Ｂは、第３方向に延在され、ワードライン１３０Ｂ、ストリング選択ライン１４０Ｂ、及び接地選択ライン１２０Ｂを貫通することができる。チャネル構造体１５０Ｂは、データ保存層１５１Ｂ、チャネル層１５２Ｂ、及び埋込絶縁層１５３Ｂを含むことができ、チャネル層１５２Ｂは、ビットラインコンタクトＢＬＣを介してビットラインＢＬと電気的に連結されることができる。一実施形態において、ビットラインＢＬは、第２方向（Ｙ軸方向）に延在されることができる。チャネル構造体１５０Ｂ及びビットラインＢＬなどが配置される領域は、セルアレイ領域ＣＡとして定義されることができる。
【0057】
ワードライン１３０Ｂは、第１方向（Ｘ軸方向）に沿って延長されることができ、第１方向にセルアレイ領域ＣＡと隣接する第２セルコンタクト領域ＣＴ２において複数のセルコンタクト（１６１Ｂ～１６４Ｂ：１６０Ｂ）と連結されることができる。一実施形態において、ワードライン１３０Ｂは、第１方向及び第２方向に沿って互いに異なる長さに延長されてパッドＰＡＤ１、ＰＡＤ２を提供することができる。セルコンタクト１６０Ｂ及びワードライン１３０Ｂは、パッドＰＡＤ１、ＰＡＤ２の一部において互いに連結されることができる。
【0058】
図７ａを参照して説明した第１セルコンタクト領域ＣＴ１と同様に、第２セルコンタクト領域ＣＴ２は、第１パッドＰＡＤ１と異なる第２パッドＰＡＤ２を少なくとも一つ以上含むことができる。第２パッドＰＡＤ２は、第１パッドＰＡＤ１のそれぞれに比べて大きい面積を有することができる。一実施形態として、第１方向における第２パッドＰＡＤ２の長さは、第１パッドＰＡＤ１それぞれの長さよりも大きいとし得る。
【0059】
図７ａ及び図８ａをともに参照すると、第２セル領域１００Ｂにおいて、第１セルコンタクト領域ＣＴ１に含まれる第２パッドＰＡＤ２の数は、第２セルコンタクト領域ＣＴ２に含まれる第２パッドＰＡＤ２の数よりも多いとし得る。これにより、第１方向において、第２セルコンタクト領域ＣＴ２が第１セルコンタクト領域ＣＴ１に比べて比較的短く延在されることができ、セル領域１００Ａ、１００Ｂ、１００Ｃの集積度を向上させることができる。
【0060】
一例として、第２セルコンタクト領域ＣＴ２を間に挟んで互いに隣接するセル領域１００Ｂ、１００Ｃは、パス素子のうち少なくとも一つを互いに共有することができる。図８ａを参照すると、回路素子２２０は、第１パス素子２２１及び第２パス素子２２２を含み、第２セル領域１００Ｂに含まれるワードライン１３０Ｂのうち少なくとも一部が、第３セル領域１００Ｃに含まれるワードラインのうち少なくとも一部と第２パス素子２２２を共有することができる。第２パス素子２２２を共有するワードラインは、第３方向において互いに同一の高さに配置されることができる。
【0061】
図８ａを参照すると、第２セルコンタクト領域ＣＴ２は、第２パス素子２２２に連結される下部配線ライン２３０を、セルコンタクト１６０Ｂのうち一部１６１Ｂ～１６３Ｂと連結する共通垂直ビア（１８１Ｂ～１８３Ｂ：１８０Ｂ）を含むことができる。共通垂直ビア１８０Ｂは、共通上部配線ライン（１７１Ｂ～１７３Ｂ：１７０Ｂ）を介して第２セル領域１００Ｂ及び第３セル領域１００Ｃのワードラインのうち少なくとも一部と共通に連結されることができる。共通上部配線ライン（１７１Ｂ～１７３Ｂ：１７０Ｂ）は、第２方向において互いに異なる位置に配置されることにより、互いに電気的に分離されることができる。共通垂直ビア１８０Ｂは、第２基板１１０Ｂを貫通することなく、周辺回路領域２００まで延在されることができる。
【0062】
一方、セルコンタクト１６０Ｂのうち一部のセルコンタクト１６４Ｂは、個別垂直ビア１９１Ｂを介して周辺回路領域２００の第１パス素子２２１に連結されることができる。個別垂直ビア１９１Ｂは、個別上部配線ライン１９２Ｂを介してセルコンタクト１６４Ｂと連結され、一例として、パッドＰＡＤ１、ＰＡＤ２のうち少なくとも一つから周辺回路領域２００まで延在されることができる。
【0063】
図８ａに示すように、第２セルコンタクト領域ＣＴ２では、互いに隣接するセル領域１００Ｂ、１００Ｃに含まれるワードラインのうち一部が共通垂直ビア１８０Ｂに連結され、第２パス素子２２２を共有することができる。これにより、個別垂直ビア１９１Ｂが周辺回路領域２００まで延在されるために必要な第２パッドＰＡＤ２の数を減らすことができる。尚、第２セルコンタクト領域ＣＴ２の面積を減少させることにより、メモリ装置１００の集積度を向上させることができる。
【0064】
図８ｂは図８ａに示されたメモリ装置の等価回路図である。図８ｂを参照すると、第２セル領域１００Ｂ及び第３セル領域１００Ｃはそれぞれ、メモリセルＭＣ、接地選択トランジスタＧＳＴ、第１ストリング選択トランジスタＳＳＴ１、及び第２ストリング選択トランジスタＳＳＴ２などを含むことができる。接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結され、第２ストリング選択トランジスタＳＳＴ２はビットラインＢＬに連結されることができる。
【0065】
メモリセルＭＣに連結されるパス素子ＰＴ１、ＰＴ２は、第２セル領域１００Ｂ及び第３セル領域１００Ｃと共通に連結されるか否かに応じて、第１パス素子ＰＴ１及び第２パス素子ＰＴ２に区分されることができる。例えば、第１パス素子ＰＴ１は、第２セル領域１００Ｂ及び第３セル領域１００Ｃのうちいずれか一つのメモリセルＭＣに連結され、第２パス素子ＰＴ２は、第２セル領域１００Ｂ及び第３セル領域１００Ｃに含まれるメモリセルＭＣの少なくとも一部と共通に連結されることができる。
【0066】
第３セル領域１００Ｃに対する制御動作を行う際に、第１ブロック選択信号ＢＳ１を用いて第２パス素子ＰＴ２がターンオンされることができる。但し、第２セル領域１００Ｂに連結された第１パス素子ＰＴ１を介して第２セル領域１００Ｂに入力される電圧を制御することにより、第２セル領域１００Ｂ及び第３セル領域１００Ｃが互いに独立して駆動されることもできる。実施形態に応じて、第２セル領域１００Ｂ及び第３セル領域１００Ｃは同時に駆動されることもできる。
【0067】
【0068】
先ず、図９を参照すると、メモリ装置３００は、周辺回路領域Ｐ及びセル領域Ｃ１、Ｃ２を含むことができる。メモリ装置３００は、セル領域Ｃ１、Ｃ２が周辺回路領域Ｐの上部に配置されるＣＯＰ（Ｃｅｌｌ－Ｏｎ－Ｐｅｒｉ）の構造を有することができる。換言すると、セル領域Ｃ１、Ｃ２は、第３方向（Ｚ軸方向）において周辺回路領域Ｐの上部に配置されることができる。周辺回路領域Ｐは、第１基板３０１に形成される複数の回路素子を含み、第１周辺回路領域Ｐ１及び第２周辺回路領域Ｐ２に区分されることができる。
【0069】
セル領域Ｃ１、Ｃ２は、第１方向（Ｘ軸方向）に沿って配置される第１セル領域Ｃ１及び第２セル領域Ｃ２を含むことができる。第１セル領域Ｃ１及び第２セル領域Ｃ２は、互いに異なる第２基板３０２、３０３にそれぞれ形成されることができる。第１セル領域Ｃ１及び第２セル領域Ｃ２はそれぞれ、セルアレイ領域ＣＡならびに第１方向においてセルアレイ領域ＣＡの両側に配置される第１セルコンタクト領域ＣＴ１及び第２セルコンタクト領域ＣＴ２を含むことができる。第１セル領域Ｃ１及び第２セル領域Ｃ２は、同一の構造を有することができ、第１セル領域Ｃ１と第２セル領域Ｃ２との間の境界を基準に互いに左右対称に配置されることができる。
【0070】
第１セル領域Ｃ１を参照すると、セルアレイ領域ＣＡは、第２方向（Ｙ軸方向）において区分される第１メモリブロックＢＬＫ１及び第２メモリブロックＢＬＫ２を含むことができる。一例として、第１メモリブロックＢＬＫ１及び第２メモリブロックＢＬＫ２は、第１方向に沿って延在されるワードラインカット領域によって互いに区分されることができる。
【0071】
第１メモリブロックＢＬＫ１のワードラインは、第１方向に延長されて、第１セルコンタクト領域ＣＴ１に含まれる第１連結領域ＣＲ１及び第２セルコンタクト領域ＣＴ２に含まれる第２連結領域ＣＲ２を提供することができる。また、第２メモリブロックＢＬＫ２のワードラインは、第１方向に延長されて、第２セルコンタクト領域ＣＴ２に含まれる第１連結領域ＣＲ１及び第１セルコンタクト領域ＣＴ１に含まれる第２連結領域ＣＲ２を提供することができる。
【0072】
第１連結領域ＣＲ１及び第２連結領域ＣＲ２は、ワードラインが提供する第１パッド及び第２パッドを含むことができる。第１連結領域ＣＲ１において、第１パッド及び第２パッドは第１方向及び第２方向に段差を形成することができ、第２連結領域ＣＲ２において、第１パッド及び第２パッドは第１方向に段差を形成することができる。一実施形態において、第１パッドはそれぞれ、第２パッドのそれぞれに比べて第１方向において短いとし得る。
【0073】
一例として、第１メモリブロックＢＬＫ１のワードラインは、第１セルコンタクト領域ＣＴ１の第１連結領域ＣＲ１において複数のセルコンタクトと連結されることができる。第１セルコンタクト領域ＣＴ１の第１連結領域ＣＲ１において第１メモリブロックＢＬＫ１のワードラインに連結されるセルコンタクトのうち少なくとも一部は、第１セルコンタクト領域ＣＴ１の第２連結領域ＣＲ２において第１周辺回路領域Ｐ１のパス素子と連結されることができる。
【0074】
第１セルコンタクト領域ＣＴ１の第２連結領域ＣＲ２の第１パッド及び第２パッドのうち少なくとも一部には、パス素子と連結される複数の垂直ビアが設けられることができる。一実施形態において、垂直ビアは、第２方向に延在される上部配線ラインにより、第１セルコンタクト領域ＣＴ１の第１連結領域ＣＲ１において第１メモリブロックＢＬＫ１のワードラインに連結されるセルコンタクトのうち少なくとも一部と連結されることができる。
【0075】
第２セルコンタクト領域ＣＴ２の第１連結領域ＣＲ１において、第１メモリブロックＢＬＫ１のワードラインに連結されるセルコンタクトは、第２セルコンタクト領域ＣＴ２の第２連結領域ＣＲ２、又は第１セル領域Ｃ１と第２セル領域Ｃ２との間の境界領域ＢＡにおいて第１周辺回路領域Ｐ１のパス素子と連結されることができる。第２セルコンタクト領域ＣＴ２の第２連結領域ＣＲ２及び境界領域ＢＡには、パス素子と連結される複数の垂直ビアが設けられることができる。
【0076】
複数の垂直ビアのうち第２セルコンタクト領域ＣＴ２の第２連結領域ＣＲ２に配置される垂直ビアは、第１セル領域Ｃ１上に配置される上部配線ラインによって第２セルコンタクト領域ＣＴ２の第１連結領域ＣＲ１において第２メモリブロックＢＬＫ２のワードラインに連結されるセルコンタクトのうち少なくとも一部と連結されることができる。複数の垂直ビアのうち境界領域ＢＡに配置される垂直ビアは、第１セル領域Ｃ１上に配置される上部配線ラインにより、第２セルコンタクト領域ＣＴ２の第１連結領域ＣＲ１において第２メモリブロックＢＬＫ２のワードラインに連結されたセルコンタクトと連結されることができる。
【0077】
境界領域ＢＡに配置される垂直ビアは、第２メモリブロックＢＬＫ２のワードラインのうち一部、及び第４メモリブロックＢＬＫ４のうちワードラインの一部と共通に連結されることができる。第２メモリブロックＢＬＫ２及び第４メモリブロックＢＬＫ４のワードラインのうち一部は、境界領域ＢＡに配置される垂直ビアを介してパス素子を共有することができる。これにより、境界領域ＢＡに隣接する第２セルコンタクト領域ＣＴ２における第２パッドＰＡＤ２の数を減らすことができる。尚、第１セル領域Ｃ１と第２セル領域Ｃ２との間の距離を減らすことにより、メモリ装置３００の集積度を向上させることができる。
【0078】
図９に示された一実施形態では、第２セルコンタクト領域ＣＴ２の下部に配置されるパス素子の一部が、互いに異なるメモリブロックＢＬＫ１～ＢＬＫ４に含まれるワードラインによって共有されることができる。これにより、第１セルコンタクト領域ＣＴ１の下部に配置されるパス素子の数が、第２セルコンタクト領域ＣＴ２の下部に配置されるパス素子の数よりも多いとし得る。
【0079】
次に、図１０を参照すると、メモリ装置３００Ａは、周辺回路領域Ｐ及びセル領域Ｃ１、Ｃ２を含むことができる。周辺回路領域Ｐ及びセル領域Ｃ１、Ｃ２の構成は、先に図９を参照して説明したものと同様であることができる。但し、第１セル領域Ｃ１及び第２セル領域Ｃ２が一つの第２基板３０２上にともに形成されることができる。これにより、境界領域ＢＡに形成される垂直ビアが第２基板３０２を貫通して第１周辺回路領域Ｐ１のパス素子と連結されることができる。境界領域ＢＡには、垂直ビアと第２基板３０２とを電気的に分離するための基板絶縁層が設けられることができる。
【0080】
図１１～図１４は本発明の一実施形態によるメモリ装置を概略的に示す平面図である。図１５は図１１のＩ－Ｉ’方向の断面を示す図であり、図１６は図１１のＩＩ－ＩＩ’方向の断面を示す図である。図１７は図１２のＩＩＩ－ＩＩＩ’方向の断面を示す図であり、図１８（ａ）及び（ｂ）は図１７に示されたパス素子を簡単に示す図である。
【0081】
先ず、図１１及び図１２を参照すると、メモリ装置４００は、第１メモリブロック４１０及び第２メモリブロック４２０を含むことができる。第１メモリブロック４１０及び第２メモリブロック４２０はそれぞれ、セルアレイ領域ＣＡならびに第１方向（Ｘ軸方向）においてセルアレイ領域ＣＡの両側に配置される第１セルコンタクト領域ＣＴ１及び第２セルコンタクト領域ＣＴ２を含むことができる。第１メモリブロック４１０及び第２メモリブロック４２０は、第２方向（Ｙ軸方向）において互いに隣接することができる。
【0082】
第１セルコンタクト領域ＣＴ１及び第２セルコンタクト領域ＣＴ２はそれぞれ、第１連結領域ＣＲ１及び第２連結領域ＣＲ２を含むことができる。図１１及び図１２を参照すると、第１メモリブロック４１０の第１セルコンタクト領域ＣＴ１は第１連結領域ＣＲ１を提供し、第２セルコンタクト領域ＣＴ２は第２連結領域ＣＲ２を提供することができる。第２メモリブロック４２０の第１セルコンタクト領域ＣＴ１は第２連結領域ＣＲ２を提供し、第２セルコンタクト領域ＣＴ２は第１連結領域ＣＲ１を提供することができる。
【0083】
第１連結領域ＣＲ１及び第２連結領域ＣＲ２には、第１パッドＰＡＤ１及び第２パッドＰＡＤ２が形成されることができる。第１連結領域ＣＲ１において、第１パッドＰＡＤ１及び第２パッドＰＡＤ２は第１方向及び第２方向に段差を形成し、第２連結領域ＣＲ２において、第１パッドＰＡＤ１及び第２パッドＰＡＤ２は第１方向に段差を形成することができる。
【0084】
第２パッドＰＡＤ２は、第１パッドＰＡＤ１よりも大きい面積を有することができる。一例として、第１方向において第２パッドＰＡＤ２が第１パッドＰＡＤ１よりも長く延在されることができる。図１１及び図１２に示された第１パッドＰＡＤ１及び第２パッドＰＡＤ２は例示的な一実施形態であり、第１パッドＰＡＤ１及び第２パッドＰＡＤ２の長さはそれぞれ多様に変形されることができる。一例として、第１方向において、第２パッドＰＡＤ２の長さはそれぞれ、第１パッドＰＡＤ１のそれぞれの長さの１０倍以上であることができる。
【0085】
第１メモリブロック４１０及び第２メモリブロック４２０は、第３方向（Ｚ軸方向）に沿って積層される複数のワードラインＷＬを含み、セルアレイ領域ＣＡには、第３方向に延在され、ワードラインＷＬを貫通する複数のチャネル構造体ＣＨが設けられることができる。複数のワードラインＷＬは、ワードラインカットＷＣにより、第１メモリブロック４１０及び第２メモリブロック４２０に分割されることができる。
【0086】
第２方向において最も近いワードラインカットＷＣの間には、第１及び第２カットラインＣＬ１、ＣＬ２が設けられることができる。第１カットラインＣＬ１は、セルアレイ領域ＣＡ及びセルコンタクト領域ＣＴ１、ＣＴ２にわたって形成されることができ、第２カットラインＣＬ２は、セルコンタクト領域ＣＴ１及びＣＴ２にのみ形成されることができる。図１１及び図１２に示された一実施形態において、第２カットラインＣＬ２は、第２連結領域ＣＲ２には形成されない。
【0087】
第１連結領域ＣＲ１に形成される第１パッドＰＡＤ１及び第２パッドＰＡＤ２において、ワードラインＷＬは、セルコンタクトＣＣと連結されることができる。セルコンタクトのＣＣのうち少なくとも一部は、第２連結領域ＣＲ２に形成される複数の垂直ビアＶＶのうち少なくとも一部と連結されることができる。第２連結領域ＣＲ２において、垂直ビアＶＶは、セルアレイ領域ＣＡ及びコンタクト領域ＣＴ１、ＣＴ２の下部の回路素子と連結されることができる。一例として、垂直ビアＶＶは、コンタクト領域ＣＴ１、ＣＴ２の下部に配置されるパス素子と連結されることができる。垂直ビアＶＶの数及び配置形態は、図１１及び図１２に示すものに限定されず、第２連結領域ＣＲ２に多様に配置することができる。垂直ビアＶＶの数及び配置形態は、ワードラインＷＬのルーティングを考慮して決定することができる。
【0088】
上述のように、第２連結領域ＣＲ２には、第１及び第２カットラインＣＬ１、ＣＬ２のうち第２カットラインＣＬ２が形成されないとし得る。これにより、ワードラインカットＷＣならびに第１及び第２カットラインＣＬ１、ＣＬ２を形成するためのトレンチを介してリン酸が流入して犠牲層がワードラインＷＬに代替される工程が、第２連結領域ＣＲ２の一部では行われないとし得る。垂直ビアＶＶは、ワードラインＷＬが形成されず、犠牲層が残存する領域において第３方向に延在されて、下部のパス素子と連結されることができる。
【0089】
図１１を参照すると、第１セルコンタクト領域ＣＴ１は、第１方向に配列される５つの第２パッドＰＡＤ２を含むことができる。これに対し、図１２を参照すると、第２セルコンタクト領域ＣＴ２は、第１方向に配列される３つの第２パッドＰＡＤ２を含むことができる。これにより、第１メモリブロック４１０及び第２メモリブロック４２０は、セルアレイ領域ＣＡを基準に、第１方向において非対称構造を有することができる。
【0090】
図１１及び図１２を参照すると、ワードラインＷＬに連結されるセルコンタクトＣＣ及びセルコンタクトＣＣに連結される垂直ビアＶＶのルーティングを考慮して、第１セルコンタクト領域ＣＴ１に含まれる第２パッドＰＡＤ２のうちセルアレイ領域ＣＡとの距離が遠い一部の第２パッドＰＡＤ２が第２セルコンタクト領域ＣＴ２から省略され得る。また、一実施形態として、チャネル構造体ＣＨが第３方向において互いに連結される下部チャネル構造体及び上部チャネル構造体を含む場合、第２セルコンタクト領域ＣＴ２に含まれる第２パッドＰＡＤ２は、上部チャネル構造体が貫通する上部ワードラインによってのみ提供されることができる。換言すると、下部チャネル構造体が貫通する下部ワードラインは、第１パッドＰＡＤ１のみを提供することができる。
【0091】
第２セルコンタクト領域ＣＴ２に含まれる第２パッドＰＡＤ２の数が第１セルコンタクト領域ＣＴ１に比べて少ないため、セルコンタクトＣＣ及びパス素子を互いに連結する垂直ビアＶＶを配置するための別の方法が必要になる。本発明の一実施形態では、第１方向において互いに隣接する第２セルコンタクト領域ＣＴ２の間に垂直ビアＶＶを配置することで、セルコンタクトＣＣと連結されるようにすることができる。また、第１方向において互いに隣接する第２セルコンタクト領域ＣＴ２の間に配置されるパス素子を、互いに異なるメモリブロックのワードラインのうち少なくとも一部と共通に連結することにより、セルコンタクトＣＣとパス素子との連結問題を解決することができる。以下、図１３及び図１４を参照して説明する。
【0092】
図１３及び図１４を参照すると、メモリ装置４００は、第１～第４メモリブロック４１０～４４０を含むことができる。第１メモリブロック４１０の第１連結領域ＣＲ１と第３メモリブロック４３０の第１連結領域ＣＲ１が第１方向において互いに隣接することができ、第２メモリブロック４２０の第２連結領域ＣＲ２と第４メモリブロック４４０の第２連結領域ＣＲ２が第１方向において互いに隣接することができる。
【0093】
第１メモリブロック４１０及び第２メモリブロック４２０を有する第１セル領域４００Ａと、第３メモリブロック４３０及び第４メモリブロック４４０を有する第２セル領域４００Ｂとの間には、パス素子ＰＴ１、ＰＴ２が配置されることができる。パス素子ＰＴ１、ＰＴ２は、セル領域４００Ａ、４００Ｂの下部に配置される周辺回路領域に形成され、第１パス素子ＰＴ１及び第２パス素子ＰＴ２を含むことができる。
【0094】
第２パス素子ＰＴ２のうち少なくとも一部は、第１メモリ領域４１０のワードラインＷＬのうち少なくとも一部、及び第３メモリ領域４３０のワードラインＷＬのうち少なくとも一部と共通に連結されることができる。ワードラインＷＬのうち少なくとも一部と第２パス素子ＰＴ２を連結する配線ラインの複雑度を下げるために、第２パス素子ＰＴ２は、第１セル領域４００Ａの第２連結領域ＣＲ２と、第２セル領域４００Ｂの第２連結領域ＣＲ２との間に配置されることができる。
【0095】
図１３に示された一実施形態において、第１セル領域４００Ａ及び第２セル領域４００Ｂが互いに異なる第２基板４０１Ａ、４０１Ｂ上に配置されることができる。一方、図１４に示された一実施形態において、第１セル領域４００Ａ及び第２セル領域４００Ｂが一つの第２基板４０１Ａ上に配置されることができる。これにより、図１４に示された一実施形態において、第２パス素子ＰＴ２に連結される垂直ビアＶＶが第２基板４０１Ａを貫通することができる。一実施形態において、垂直ビアＶＶ及び第２基板４０１Ａが分離されるように、基板絶縁層４０３が第２基板４０１Ａに形成されることができる。
【0096】
図１５は図１１のＩ－Ｉ’方向の断面を示す図である。図１１とともに図１５及び図１６を参照すると、メモリ装置４００は、周辺回路領域Ｐ、及び周辺回路領域Ｐの上部のセル領域Ｃを含むことができる。周辺回路領域Ｐは、第１基板４０５、及び第１基板４０５に形成される回路素子を含むことができる。一例として、回路素子は、ロウデコーダに含まれ、ワードラインＷＬと電気的に連結されるパス素子４０６であることができ、下部層間絶縁層４０８によってカバーされることができる。
【0097】
セル領域Ｃは、下部層間絶縁層４０８上の第２基板４０１に形成されることができる。図１５に示される図１１のＩ－Ｉ’方向の断面は、メモリ装置４００の第２連結領域ＣＲ２に対応することができる。第２連結領域ＣＲ２は、第２カットラインＣＬ２が形成されず、犠牲層ＳＬが削除されずに残存することができる。これにより、図１５に示すように、第２基板４０１上に犠牲層ＳＬと絶縁層ＩＬとが交互に積層されることができる。犠牲層ＳＬは、絶縁層ＩＬと異なる絶縁材料を含むことができる。
【0098】
第２連結領域ＣＲ２において、犠牲層ＳＬ及び絶縁層ＩＬは、第１パッドＰＡＤ１及び第２パッドＰＡＤ２を提供することができる。第１方向（Ｘ軸方向）において、第１パッドＰＡＤ１の長さＤ１はそれぞれ、第２パッドＰＡＤ２のそれぞれの長さよりも小さいとし得る。第２パッドＰＡＤ２には垂直ビアＶＶが形成され、垂直ビアＶＶは周辺回路領域Ｐまで延在されて、パス素子４０６と連結されることができる。垂直ビアＶＶが貫通する領域において、第２基板４０１は、絶縁材料で形成されることができる。
【0099】
図１６は図１１のＩＩ－ＩＩ’方向の断面を示す図であり、図１７は図１２のＩＩＩ－ＩＩＩ’方向の断面を示す図である。図１１及び図１２を参照すると、図１６は第１セルコンタクト領域ＣＴ１の第２連結領域ＣＲ２の一部を示す断面図であり、図１７は第２セルコンタクト領域ＣＴ２の第２連結領域ＣＲ２の一部を示す断面図である。
【0100】
本発明の一実施形態において、第１セルコンタクト領域ＣＴ１の第２連結領域ＣＲ２、及び第２セルコンタクト領域ＣＴ２の第２連結領域ＣＲ２は、互いに異なる構造を有することができる。図１６及び図１７を参照すると、第２基板４０１の上面から特定の高さ以下において、第１セルコンタクト領域ＣＴ１の第２連結領域ＣＲ２、及び第２セルコンタクト領域ＣＴ２の第２連結領域ＣＲ２が互いに異なる構造を有することができる。上記のような構造の違いは、第１セルコンタクト領域ＣＴ１の第２連結領域ＣＲ２及び第２セルコンタクト領域ＣＴ２の第２連結領域ＣＲ２のそれぞれに含まれる第２パッドＰＡＤ２の数の差に起因して示されることができる。
【0101】
一実施形態において、第１セルコンタクト領域ＣＴ１の第２連結領域ＣＲ２に含まれる第２パッドＰＡＤ２の数は、第２セルコンタクト領域ＣＴ２の第２連結領域ＣＲ２に含まれる第２パッドＰＡＤ２の数よりも多いとし得る。第１セルコンタクト領域ＣＴ１の第２連結領域ＣＲ２が、第２セルコンタクト領域ＣＴ２の第２連結領域ＣＲ２よりも多くの数の第２パッドＰＡＤ２を含むことから、第１セルコンタクト領域ＣＴ１は、第１方向において第２セルコンタクト領域ＣＴ２よりも長く延在されることができる。これにより、ワードラインＷＬのうち少なくとも一つは、第１方向においてセルアレイ領域ＣＡの第１側である第１セルコンタクト領域ＣＴ１に延長される長さと、セルアレイ領域ＣＡの第２側である第２セルコンタクト領域ＣＴ２に延長される長さが互いに異なり得る。例えば、最下端のワードラインＷＬは、第２セルコンタクト領域ＣＴ２よりも第１セルコンタクト領域ＣＴ１において第１方向に長く延長されることができる。
【0102】
一例として、第１セルコンタクト領域ＣＴ１の第２連結領域ＣＲ２に含まれる第２パッドＰＡＤ２の数と、第２セルコンタクト領域ＣＴ２の第２連結領域ＣＲ２に含まれる第２パッドＰＡＤ２の数の違いは、２以上であることができる。また、一実施形態では、第１方向において第２セルコンタクト領域ＣＴ２の長さが、第１セルコンタクト領域ＣＴ１の長さの０．６倍よりも大きく、０．９倍よりも小さい。一実施形態として、第１方向における第２パッドＰＡＤ２の長さはそれぞれ、第１パッドＰＡＤ１のそれぞれの長さの１０倍以上であってもよく、第１セルコンタクト領域ＣＴ１と比較して、第２セルコンタクト領域ＣＴ２に含まれる第２パッドＰＡＤ２の数を二つ以上減少させることにより、上記のような長さの短縮効果を得ることができる。
【0103】
図１７を参照すると、パス素子４０６、４０７は、第１パス素子４０６及び第２パス素子４０７を含むことができる。第２パス素子４０７は、第１方向において第２セルコンタクト領域ＣＴ２の第２連結領域ＣＲ２の外側に配置されることができ、垂直ビアＶＶを介して少なくとも二つ以上のワードラインＷＬに連結されることができる。第２パス素子４０７を二つ以上のワードラインＷＬに連結し、且つ第２セルコンタクト領域ＣＴ２の第２連結領域ＣＲ２に含まれる第２パッドＰＡＤ２の数を減少させることにより、メモリ装置４００の集積度を向上させることができる。
【0104】
第２パス素子４０７は、二つ以上のワードラインＷＬに連結されて、二つ以上のワードラインＷＬを同時に駆動する必要があるため、第１パス素子４０６と異なる形状及び／又はサイズを有することができる。図１８（ａ）及び（ｂ）を参照すると、第１パス素子４０６及び第２パス素子４０７はそれぞれ、ゲートＧ、ゲートＧの両側のソース領域Ｓ、及びドレイン領域Ｄを含むことができる。一例として、第２パス素子４０７のゲートの長さＬｇ２は、第１パス素子４０６のゲートの長さＬｇ１よりも大きくてもよい。また、一実施形態では、第２方向において、第２パス素子４０７のソース領域Ｓ及びドレイン領域Ｄの長さＨ２が、第１パス素子４０６のソース領域Ｓ及びドレイン領域Ｄの長さＨ１よりも大きくてもよい。
【0105】
【0106】
先ず、図１９を参照すると、メモリ装置５００は、第３方向（Ｚ軸方向）において積層される周辺回路領域Ｐ及びセル領域Ｃを含むことができる。周辺回路領域Ｐは、第１基板５０５、第１基板５０５に形成される回路素子５０６、５０７、及び回路素子５０６、５０７をカバーする下部層間絶縁層５０８などを含むことができる。一例として、回路素子５０６、５０７は、ロウデコーダに含まれるパス素子であることができる。
【0107】
セル領域Ｃは、第１セル領域５００Ａ及び第２セル領域５００Ｂを含むことができる。また、セル領域Ｃは、複数の第２基板５０１Ａ、５０１Ｂ、その上に積層される複数の犠牲層ＳＬ、及び絶縁層ＩＬを含むことができる。犠牲層ＳＬ及び絶縁層ＩＬは、第１方向（Ｘ軸方向）及び第２方向（Ｙ軸方向）において段差を提供し、上記段差によって第１パッドＰＡＤ１及び第２パッドＰＡＤ２が形成されることができる。第１パッドＰＡＤ１は、第１方向において、第２パッドＰＡＤ２よりも短い長さを有することができる。
【0108】
図１９に示された一実施形態において、犠牲層ＳＬは、ワードラインを形成するための工程で除去されずに残存する層であってもよい。犠牲層ＳＬは、複数の垂直ビアＶＶが形成される領域で残存することができ、垂直ビアＶＶが形成されない領域において、犠牲層ＳＬはワードラインで置換されることができる。垂直ビアＶＶは、犠牲層ＳＬ及び絶縁層ＩＬを貫通して、パス素子５０６、５０７と連結されることができる。
【0109】
一例として、垂直ビアＶＶのうち少なくとも一つは、第２パッドＰＡＤ２における犠牲層ＳＬ及び絶縁層ＩＬを貫通して第１パス素子５０６と連結されることができる。また、垂直ビアＶＶのうち少なくとも一つは、第１セル領域５００Ａの第２基板５０１Ａと第２セル領域５００Ｂの第２基板５０１Ｂとの間の境界領域ＢＡにおいて第２パス素子５０７と連結されることができる。
【0110】
第２パス素子５０７は、垂直ビアＶＶ、上部配線ラインＵＷ、及びセルコンタクトＣＣを介して、第１セル領域５００Ａ及び第２セル領域５００Ｂに含まれる一対のワードラインに連結されることができる。一例として、上記一対のワードラインは、第３方向において、同一の高さに配置されることができる。図１９に示された一実施形態において、上記一対のワードラインは、第２方向において犠牲層ＳＬの後側に位置することができる。
【0111】
図２０を参照すると、メモリ装置６００は、周辺回路領域Ｐ及びセル領域Ｃを含むことができる。周辺回路領域Ｐ及びセル領域Ｃの構成は、先に図１９を参照して説明したメモリ装置５００と同様であることができる。例えば、セル領域Ｃは、第１方向において互いに隣接する第１セル領域６００Ａ及び第２セル領域６００Ｂを含むことができる。
【0112】
図２０に示された一実施形態において、第１セル領域６００Ａ及び第２セル領域６００Ｂが一つの第２基板６０５上に配置されることができる。換言すると、第２基板６０５は、第１セル領域６００Ａから第２セル領域６００Ｂまで延在されることができる。垂直ビアＶＶのうち少なくとも一つは、第１セル領域６００Ａと第２セル領域６００Ｂとの間の境界領域ＢＡに形成される基板絶縁層６０３を貫通して、周辺回路領域Ｐまで延在されることができる。
【0113】
メモリ装置５００、６００におけるワードラインの厚さは、犠牲層ＳＬの厚さと実質的に同一であることができる。ワードラインの厚さにより、メモリセルのそれぞれのゲートの長さ（Ｇａｔｅ Ｌｅｎｇｔｈ）が決定され、メモリセルの特性が異なり得る。本発明の実施形態では、ワードラインがそれぞれ、第１パス素子５０６、６０６に単独で連結されるか、又は別のワードラインのうち少なくとも一つと第２パス素子５０７、６０７を共有するか、又はワードラインが第３方向においてセル領域Ｃのいずれかの位置に配置されるかなどにより、ワードラインの厚さが変わり得る。
【0114】
図２１は本発明の一実施形態によるメモリ装置のセルアレイ領域を示す断面図である。
【0115】
図２１を参照すると、メモリ装置７００は、周辺回路領域Ｐ及びセル領域Ｃを含み、セル領域Ｃは、周辺回路領域Ｐの上部に配置されることができる。周辺回路領域Ｐは、第１基板７０１、第１基板７０１に形成される回路素子７０２、回路素子７０２に連結される下部配線ライン７０３、及び下部層間絶縁層７０４などを含むことができる。一例として、回路素子７０２は、ページバッファなどを提供することができる。
【0116】
セル領域Ｃは、第２基板７１０上に積層されるワードラインＷＬ、ワードラインＷＬを貫通するチャネル構造体ＣＨ、及びワードラインＷＬを複数の領域に分割するワードラインカットＷＣを含むことができる。ワードラインＷＬは、絶縁層ＩＬと交互に積層されることができ、第１方向（Ｘ軸方向）及び第２方向（Ｙ軸方向）に延長されて、段差を有するパッドを形成することができる。先に様々な実施形態で説明したように、パッドは、第１パッド及び第２パッドを含み、第１パッドはそれぞれ、第１方向において第２パッドのそれぞれに比べて短い長さを有することができる。一例として、図２１に示されたメモリ装置７００は、先に図１１及び図１２を参照して説明した第１セルコンタクト領域及び第２セルコンタクト領域を含み、第１セルコンタクト領域及び第２セルコンタクト領域は第１方向においてセル領域Ｃの両側に位置することができる。
【0117】
チャネル構造体ＣＨは、ビットラインコンタクトＢＬＣによってビットラインＢＬに連結されることができる。図２１に示された一実施形態では、第１方向において同一の位置に配置されるチャネル構造体ＣＨが一つのビットラインＢＬに連結されることを示したが、必ずしもこのような形に限定されるものではない。ビットラインコンタクトＢＬＣは、上部層間絶縁層７０５を貫通してチャネル構造体ＣＨとビットラインＢＬを連結することができる。
【0118】
第２基板７１０は、第１～第３層７１１～７１３を含むことができる。第１～第３層７１１～７１３により、ワードラインカットＷＣの間に配置されるチャネル構造体ＣＨが互いに連結されて一つの共通ソースラインに連結される効果を得ることができる。以下、図２２～図２４（ｂ）を参照して図２１に示されたメモリ装置７００をさらに詳細に説明する。
【0119】
【0120】
先ず、図２２は図２１のＢ領域を拡大して示す図である。図２２を参照すると、第２基板７１０は、第１～第３層７１１～７１３を含むことができる。また、チャネル構造体ＣＨは、データ保存層７２０、チャネル層７３０、及び埋込絶縁層７４０などを含むことができる。
【0121】
第２基板７１０の第１～第３層７１１～７１３はそれぞれ、第１導電型不純物でドープされたポリシリコンなどを含むことができる。一例として、第１～第３層７１１～７１３は、Ｎ型不純物でドープされることができる。図２１をともに参照すると、第２基板７１０に含まれる第１～第３層７１１～７１３のうち、第１層７１１及び第２層７１２は、ワードラインカットＷＣによって第２方向において互いに分離されることができる。これにより、第２方向において互いに隣接する一対のワードラインカットＷＣの間に位置するチャネル構造体ＣＨは、第２基板７１０によって互いに連結されることができる。
【0122】
データ保存層７２０は、複数の層７２１～７２３を含むことができる。一例として、データ保存層７２０は、ブロッキング層７２１、電荷保存層７２２、及びトンネル層７２３などを含むことができる。ここで、データ保存層７２０に含まれる層７２１～７２３の数、配置順序、及び物質などは多様に変形されることができる。チャネル層７３０は、半導体材料、例えば、ポリシリコンなどで形成されることができ、チャネル層７３０の内部空間は、シリコン酸化物などの埋込絶縁層７４０で満たすことができる。
【0123】
図２３（ａ）及び（ｂ）は図２１のＣ１領域及びＣ２領域を拡大して示す図である。図２３（ａ）及び（ｂ）を参照すると、チャネル構造体ＣＨがワードラインＷＬ及び絶縁層ＩＬを貫通し、ワードラインＷＬ及び絶縁層ＩＬは、ワードラインカットＷＣにより複数の領域に分割されることができる。
【0124】
図２１に示された一実施形態によるメモリ装置７００において、チャネル構造体ＣＨ及びワードラインカットＷＣは、第３方向（Ｚ軸方向）に沿って第２基板７１０に近くなるほど、その幅が狭くなる形状を有することができる。換言すると、図２３（ａ）及び（ｂ）の断面上におけるチャネル構造体ＣＨ及びワードラインカットＷＣの側面は、第２基板７１０の上面と完全に直交せず、緩やかに傾斜した形状を有することができる。図２３（ａ）及び（ｂ）を参照すると、ワードラインカットＷＣは、比較的上部に位置するＣ１領域において第１幅Ｙ１を有し、比較的下部に位置するＣ２領域において第１幅Ｙ１よりも小さい第２幅Ｙ２を有することができる。
【0125】
これにより、図２３（ａ）及び（ｂ）に示すように、Ｃ１領域に位置するワードラインＷＬの第１幅Ｗ１は、Ｃ２領域に位置するワードラインＷＬの第２幅よりも小さくてもよい。幅の違いにより、Ｃ１領域のワードラインＷＬの抵抗は、Ｃ２領域のワードラインＷＬの抵抗よりも大きくてもよい。本発明の一実施形態において、ワードラインＷＬ間の抵抗差を考慮して、ワードラインＷＬとパス素子の連結関係を決定することができる。
【0126】
本発明の一実施形態によるメモリ装置７００は、周辺回路領域Ｐに配置される第１パス素子及び第２パス素子を含むことができ、第２パス素子はそれぞれ、少なくとも二つ以上のワードラインＷＬに連結されることができる。上述のように、第２パス素子はそれぞれ、互いに異なるセル領域において同一の高さに配置されるワードラインＷＬによって共有されることができる。これに対し、第１パス素子はそれぞれ、一つのワードラインＷＬに連結されることができる。
【0127】
本発明の一実施形態において、第２パス素子を比較的小さい抵抗を有するワードラインＷＬに連結することができる。例えば、図２３（ａ）及び（ｂ）に示された一実施形態において、比較的大きい抵抗を有するＣ１領域のワードラインＷＬが第１パス素子と連結され、比較的小さい抵抗を有するＣ２領域のワードラインＷＬは第２パス素子と連結されることができる。但し、メモリ装置７００の一つのセル領域Ｃにおいて、第１パス素子と連結されるワードラインＷＬの数が、第２パス素子と連結されるワードラインＷＬの数よりも多くてもよい。
【0128】
また、本発明の一実施形態において、ワードラインＷＬの抵抗特性のばらつきを減らすために、ワードラインＷＬのうち少なくとも一部を、互いに異なる厚さで形成することができる。図２４（ａ）及び（ｂ）を参照すると、Ｃ１領域のワードラインＷＬは第１厚さＴ１で形成され、Ｃ２領域のワードラインＷＬは第２厚さＴ２で形成されることができる。第１厚さＴ１は、第２厚さＴ２よりも大きいとし得る。
【0129】
これにより、図２４（ａ）及び（ｂ）に示された一実施形態では、Ｃ１領域のワードラインＷＬの抵抗及びＣ２領域のワードラインＷＬの抵抗の差が減少することができ、必要に応じて、Ｃ１領域のワードラインＷＬも第２パス素子と連結されることができる。一例として、Ｃ１領域のワードラインＷＬを第２パス素子と連結し、Ｃ２領域のワードラインＷＬを第１パス素子と連結することもできる。
【0130】
又は、図２４（ａ）及び（ｂ）に示された一実施形態とは逆に、Ｃ２領域のワードラインＷＬがＣ１領域のワードラインＷＬよりも大きい厚さを有するように形成し、Ｃ２領域のワードラインＷＬを第２パス素子と連結することができる。第２パス素子と連結されるＣ２領域のワードラインＷＬの抵抗が減少するため、第２パス素子の負荷を減らすことができ、実施形態に応じて、第２パス素子を第１パス素子と同一のサイズに形成することができる。
【0131】
図２５は本発明の一実施形態によるメモリ装置のセルアレイ領域を示す断面図である。
【0132】
図２５を参照すると、メモリ装置８００は、周辺回路領域Ｐ及びセル領域Ｃを含み、セル領域Ｃは、周辺回路領域Ｐの上部に配置されることができる。周辺回路領域Ｐの構成は、図２１を参照して説明したメモリ装置７００と同様であることができる。
【0133】
セル領域Ｃは、第２基板８１０上に積層されるワードラインＬＷＬ、ＤＷＬ、ＵＷＬ、ワードラインＬＷＬ、ＤＷＬ、ＵＷＬを貫通するチャネル構造体ＣＨ、及びワードラインＬＷＬ、ＤＷＬ、ＵＷＬを複数の領域に分割するワードラインカットＷＣを含むことができる。第２基板８１０は、第１～第３層８１１～８１３を含むことができ、第２基板８１０の構成は、先に図２２を参照して説明したことを参照して理解することができる。
【0134】
ワードラインＬＷＬ、ＤＷＬ、ＵＷＬは、下部ワードラインＬＷＬ、少なくとも一つのダミーワードラインＤＷＬ、及び上部ワードラインＵＷＬを含むことができる。下部ワードラインＬＷＬは、第２基板８１０の上面から積層され、第２基板８１０の上面から延在される下部チャネル構造体ＣＨ２が下部ワードラインＬＷＬを貫通することができる。上部ワードラインＵＷＬは下部ワードラインＬＷＬ上に積層され、下部チャネル構造体ＣＨ２から延在される上部チャネル構造体ＣＨ１が上部ワードラインＵＷＬを貫通することができる。
【0135】
ダミーワードラインＤＷＬは、下部ワードラインＬＷＬと上部ワードラインＵＷＬとの間に配置されることができる。一例として、ダミーワードラインＤＷＬ内は、上部チャネル構造体ＣＨ１と下部チャネル構造体ＣＨ２との間の境界領域に埋め込まれることができる。実施形態に応じて、他のダミーワードラインＤＷＬが様々な位置に追加されることができる。
【0136】
図２５に示された一実施形態によるメモリ装置８００において、チャネル構造体ＣＨは、上部チャネル構造体ＣＨ１と下部チャネル構造体ＣＨ２に分けて形成されることができる。これに対し、ワードラインカットＷＣは、一度に形成されることができる。これにより、第１方向（Ｘ軸方向）及び第２方向（Ｙ軸方向）に平行な平面において、上部ワードラインＵＷＬの面積がそれぞれ、下部ワードラインＬＷＬのそれぞれの面積よりも小さくてもよく、上部ワードラインＵＷＬの抵抗が増加することができる。以下、図２６（ａ）～図２７（ｂ）を参照してより詳細に説明する。
【0137】
【0138】
図２６（ａ）及び（ｂ）は図２５のＥ１領域及びＥ２領域を拡大して示す図である。図２６（ａ）を参照すると、上部チャネル構造体ＣＨ１が上部ワードラインＵＷＬ及び絶縁層ＩＬを貫通し、上部ワードラインＵＷＬ及び絶縁層ＩＬは、ワードラインカットＷＣにより複数の領域に分割されることができる。同様に、図２６（ｂ）を参照すると、下部チャネル構造体ＣＨ２が下部ワードラインＬＷＬ及び絶縁層ＩＬを貫通し、下部ワードラインＬＷＬ及び絶縁層ＩＬは、ワードラインカットＷＣにより複数の領域に分割されることができる。
【0139】
上部チャネル構造体ＣＨ１及び下部チャネル構造体ＣＨ２はそれぞれ、データ保存層８２０、チャネル層８３０、及び埋込絶縁層８４０などを含むことができる。データ保存層８２０は、ブロッキング層８２１、電荷保存層８２２、及びトンネル層８２３などを含むことができる。
【0140】
一例として、上部チャネル構造体ＣＨ１の底面からＥ１領域までの高さは、下部チャネル構造体ＣＨ２の底面からＥ２領域までの高さと同一であることができる。これにより、Ｅ１領域及びＥ２領域のそれぞれにおいて、上部チャネル構造体ＣＨ１及び下部チャネル構造体ＣＨ２は実質的に同一のサイズを有することができる。但し、ワードラインカットＷＣは、セル領域Ｃ全体において一回の工程で形成されることができ、第２基板８１０に近くなるほどワードラインカットＷＣの幅は次第に減少することができる。図２６（ａ）及び（ｂ）を参照すると、Ｅ１領域におけるワードラインカットＷＣの第１幅Ｙ１は、Ｅ２領域におけるワードラインカットＷＣの第２幅Ｙ２よりも大きいとし得る。
【0141】
これにより、Ｅ１領域における上部ワードラインＵＷＬの第１幅Ｗ１は、Ｅ２領域における下部ワードラインＬＷＬの第２幅Ｗ２よりも小さくなることができ、上部ワードラインＵＷＬが下部ワードラインＬＷＬに比べて比較的大きい抵抗を有することができる。本発明の一実施形態では、抵抗特性を考慮して、上部ワードラインＵＷＬを第１パス素子と連結し、下部ワードラインＬＷＬのうち少なくとも一部を第２パス素子と連結することができる。第１パス素子はそれぞれ、上部及び下部ワードラインＵＷＬ、ＬＷＬのうち一つに連結される素子であることができ、第２パス素子はそれぞれ、互いに異なる二つ以上の下部ワードラインＬＷＬに連結されることができる。第２パス素子のそれぞれに連結される二つ以上の下部ワードラインＬＷＬは、互いに異なるセル領域Ｃに含まれることができる。
【0142】
次に、図２７（ａ）及び（ｂ）に示された一実施形態では、上部ワードラインＵＷＬのうち少なくとも一部が、下部ワードラインＬＷＬよりも大きい厚さを有することができる。図２７（ａ）及び（ｂ）を参照すると、上部ワードラインＵＷＬは第１厚さＴ１を有することができ、下部ワードラインＬＷＬは第１厚さＴ１よりも小さい第２厚さＴ２を有することができる。これにより、上部ワードラインＵＷＬの抵抗を減少させることができ、必要に応じて、上部ワードラインＵＷＬを第２パス素子と連結することもできる。上部ワードラインＵＷＬ及び下部ワードラインＬＷＬの厚さは多様に変形されることもできる。一例として、第２パス素子と連結される下部ワードラインＬＷＬの厚さを増加させることにより、第２パス素子の負荷を減らし、且つ駆動特性を向上させることができる。
【0143】
図２８は本発明の一実施形態によるメモリ装置を含む電子機器を簡単に示すブロック図である。
【0144】
図２８に示された実施形態による電子機器１０００は、ディスプレイ１０１０、センサ部１０２０、メモリ１０３０、通信部１０４０、プロセッサ１０５０、及びポート１０６０などを含むことができる。加えて、電子機器１０００は、電源装置、入出力装置などをさらに含むことができる。図２８に示された構成要素のうち、ポート１０６０は、電子機器１０００がビデオカード、サウンドカード、メモリカード、ＵＳＢ装置などと通信するために提供される装置であることができる。電子機器１０００は、一般のデスクトップコンピュータやラップトップコンピュータの他に、スマートフォン、タブレットＰＣ、スマートウェアラブル機器などをすべて包括する概念であることができる。
【0145】
プロセッサ１０５０は、特定の演算やコマンド、及びタスクなどを行うことができる。プロセッサ１０５０は、中央処理装置（ＣＰＵ）又はマイクロプロセッサユニット（ＭＣＵ）、システムオンチップ（ＳｏＣ）などであることができ、バス１０７０を介してディスプレイ１０１０、センサ部１０２０、メモリ１０３０、通信部１０４０は言うまでもなく、ポート１０６０に連結された他の装置と通信することができる。
【0146】
メモリ１０３０は、電子機器１０００の動作に必要なデータ、又はマルチメディアデータなどを保存する記憶媒体であることができる。メモリ１０３０は、ランダムアクセスメモリ（ＲＡＭ）のような揮発性メモリ、又はフラッシュメモリなどのような不揮発性メモリを含むことができる。また、メモリ１０３０は、保存装置としてソリッドステートドライブ（ＳＳＤ）、ハードディスクドライブ（ＨＤＤ）、及び光学ドライブ（ＯＤＤ）のうち少なくとも一つを含むこともできる。図２８に示された一実施形態において、メモリ１０３０は、先に図１～図２７を参照して説明した様々な実施形態によるメモリ装置を含むことができる。
【0147】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
【符号の説明】
【0148】
１０、４０、４００、５００、６００、７００、８００ メモリ装置
５０、Ｃ セル領域
６０、Ｐ 周辺回路領域
ＣＡ セルアレイ領域
ＣＴ１ 第１セルコンタクト領域
ＣＴ２ 第２セルコンタクト領域
ＣＲ１ 第１連結領域
ＣＲ２ 第２連結領域
ＣＨ チャネル構造体
ＷＬ ワードライン
ＢＬ ビットライン
ＷＣ ワードラインカット
ＰＴ パス素子
５０、Ｃ セル領域
６０、Ｐ 周辺回路領域
ＣＡ セルアレイ領域
ＣＴ１ 第１セルコンタクト領域
ＣＴ２ 第２セルコンタクト領域
ＣＲ１ 第１連結領域
ＣＲ２ 第２連結領域
ＣＨ チャネル構造体
ＷＬ ワードライン
ＢＬ ビットライン
ＷＣ ワードラインカット
ＰＴ パス素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6a】
【図6b】
【図7a】
【図7b】
【図8a】
【図8b】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】