特許7601483IP Force 特許公報全文掲載

技術分野

メモリ装置

発明が解決しようとする課題[発明の詳細な説明]から抜粋

本発明の技術的思想が解決しようとする課題のうちの一つは、メモリ装置に含まれるセル領域を、基板の上面に平行な方向のうち少なくとも一つで非対称に形成することにより、集積度を向上させることができるメモリ装置を提供することである。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明の一実施形態によるメモリ装置は、第1基板、及び前記第1基板に形成される回路素子を含み、前記回路素子は、ロウデコーダを提供する周辺回路領域と、前記周辺回路領域の上部の第2基板上に積層されるワードライン、及び前記第2基板の上面と直交する方向に延在され、前記ワードラインを貫通するチャネル構造体を有するセルアレイ領域と、前記ワードラインに連結されるセルコンタクトを含み、前記第2基板の上面に平行・・・ 続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明の一実施形態によると、メモリ装置は、周辺回路領域と、その上部に配置されるセル領域と、を含み、セル領域は、チャネル構造体が配置されるセルアレイ領域、及びワードラインに連結されるセルコンタクトが配置されるコンタクト領域を有することができる。コンタクト領域は、セル領域が形成される基板の上面に平行な方向に沿ってセルアレイ領域から延長され、基板の上面に平行な方向のうち少なくとも一つにおいて互いに異なる長さを有することができる。また、セルコンタクトのうち少なくとも一部が、周辺回路領域に形成されるパス素子を共有することができる。これにより、メモリ装置の集積度を向上させることができる。

本発明の多様でありながら有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより簡単に理解することができる。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 本発明の一実施形態によるメモリ装置を簡単に示すブロック図である。
【図2】 本発明の一実施形態によるメモリ装置を簡単に示すブロック図である。
【図3】 本発明の一実施形態によるメモリ装置において、メモリセルアレイとパス素子の連結関係を説明するための図である。
【図4】 本発明の一実施形態によるメモリ装置において、メモリセルアレイとパス素子の連結関係を説明するための図である。
【図5】 本発明の一実施形態によるメモリ装置を概略的に示す平面図である。
【図6a】 図5に示されたメモリ装置の一部の領域を示す図である。
【図6b】 図5に示されたメモリ装置の一部の領域を示す図である。
【図7a】 本発明の一実施形態によるメモリ装置の一部の領域を説明するための図である。
【図7b】 本発明の一実施形態によるメモリ装置の一部の領域を説明するための図である。
【図8a】 本発明の一実施形態によるメモリ装置の一部の領域を説明するための図である。
【図8b】 本発明の一実施形態によるメモリ装置の一部の領域を説明するための図である。
【図9】 本発明の一実施形態によるメモリ装置の構成を概略的に説明するための図である。
【図10】 本発明の一実施形態によるメモリ装置の構成を概略的に説明するための図である。
【図11】 本発明の一実施形態によるメモリ装置を概略的に示す平面図である。
【図12】 本発明の一実施形態によるメモリ装置を概略的に示す平面図である。
【図13】 本発明の一実施形態によるメモリ装置を概略的に示す平面図である。
【図14】 本発明の一実施形態によるメモリ装置を概略的に示す平面図である。
【図15】 図11のI-I’方向の断面を示す図である。
【図16】 図11のII-II’方向の断面を示す図である。
【図17】 図12のIII-III’方向の断面を示す図である。
【図18】 (a)及び(b)は図17に示されたパス素子を簡単に示す図である。
【図19】 本発明の一実施形態によるメモリ装置のセルコンタクト領域を示す断面図である。
【図20】 本発明の一実施形態によるメモリ装置のセルコンタクト領域を示す断面図である。
【図21】 本発明の一実施形態によるメモリ装置のセルアレイ領域を示す断面図である。
【図22】 図21の一部の領域を拡大して示す図である。
【図23】 (a)及び(b)は図21の一部の領域を拡大して示す図である。
【図24】 (a)及び(b)は図21の一部の領域を拡大して示す図である。
【図25】 本発明の一実施形態によるメモリ装置のセルアレイ領域を示す断面図である。
【図26】 (a)及び(b)は図25の一部の領域を拡大して示す図である。
【図27】 (a)及び(b)は図25の一部の領域を拡大して示す図である。
【図28】 本発明の一実施形態によるメモリ装置を含む電子機器を簡単に示すブロック図である。

代表図 図1本件の代表的な図

10、40、400、500、600、700、800 メモリ装置 50、C セル領域 60、P 周辺回路領域 CA セルアレイ領域 CT1 第1セルコンタクト領域 CT2 第2セルコンタクト領域 CR1 第1連結領域 CR2 第2連結領域 CH チャネル構造体 WL ワードライン BL ビットライン WC ワードラインカット PT パス素子

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