特許 7602116 入力回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-10

(45)【発行日】2024-12-18

(54)【発明の名称】入力回路

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20241211BHJP

   H03K 19/0944 20060101ALI20241211BHJP

【ＦＩ】

H03K19/0175 240

H03K19/0944

【請求項の数】 11

(21)【出願番号】P 2020207830

(22)【出願日】2020-12-15

(65)【公開番号】P2021175179

(43)【公開日】2021-11-01

【審査請求日】2023-11-15

(31)【優先権主張番号】PCT/JP2020/018304

(32)【優先日】2020-04-30

(33)【優先権主張国・地域又は機関】WO

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】110001427

【氏名又は名称】弁理士法人前田特許事務所

(72)【発明者】

【氏名】宇野 治

【審査官】石田 昌敏

(56)【参考文献】

【文献】特開平０５－２９１９３９（ＪＰ，Ａ）

【文献】特開２０１１－０６１６９６（ＪＰ，Ａ）

【文献】特開２０１７－１５３０９５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／００５６８２２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １９／００－１９／０９６

(57)【特許請求の範囲】

【請求項1】

入力端子に入力信号を受ける入力回路であって、
第１ノードを入力とし、第２ノードを出力とする入力バッファ回路と、
ソースが前記入力端子に接続され、ドレインが前記第１ノードに接続され、ゲートが電源と接続されたＮ型トランジスタと、
前記第１ノードと前記電源との間に設けられたプルアップ回路とを備え、
前記プルアップ回路は、
前記入力信号がローからハイに遷移するとき、前記電源と前記第１ノードとを所定期間導通させる一方、前記入力信号がハイからローに遷移するとき、前記電源と前記第１ノードとを導通させないように構成されており、かつ、
前記第１ノードの信号を第１入力とし、かつ、前記入力バッファ回路がインバータであるときは、前記第２ノードの信号を第２入力とし、前記入力バッファ回路が信号の論理を反転させないバッファであるときは、前記第２ノードの信号の反転信号を第２入力とするＮＡＮＤ回路と、
ソースが前記電源に接続され、ドレインが前記第１ノードに接続され、ゲートに前記ＮＡＮＤ回路の出力を受けるＰ型トランジスタとを備える
ことを特徴とする入力回路。

【請求項2】

入力端子に入力信号を受ける入力回路であって、
第１ノードを入力とし、第２ノードを出力とする入力バッファ回路と、
ソースが前記入力端子に接続され、ドレインが前記第１ノードに接続され、ゲートが電源と接続されたＮ型トランジスタと、
前記第１ノードと前記電源との間に設けられたプルアップ回路とを備え、
前記プルアップ回路は、
前記入力信号がローからハイに遷移するとき、前記電源と前記第１ノードとを所定期間導通させる一方、前記入力信号がハイからローに遷移するとき、前記電源と前記第１ノードとを導通させないように構成されており、かつ、
前記電源と前記第１ノードとの間に、直列に接続されている第１および第２Ｐ型トランジスタを備え、
前記第１Ｐ型トランジスタは、ゲートに前記第１ノードの信号の反転信号を受け、
前記第２Ｐ型トランジスタは、前記入力バッファ回路が信号の論理を反転させないバッファであるときは、ゲートに前記第２ノードの信号を受け、前記入力バッファ回路がインバータであるときは、ゲートに前記第２ノードの信号の反転信号を受ける
ことを特徴とする入力回路。

【請求項3】

入力端子に入力信号を受ける入力回路であって、
第１ノードを入力とし、第２ノードを出力とする入力バッファ回路と、
ソースが前記入力端子に接続され、ドレインが前記第１ノードに接続され、ゲートが電源と接続されたＮ型トランジスタと、
前記第１ノードと前記電源との間に設けられたプルアップ回路とを備え、
前記プルアップ回路は、
前記入力信号がローからハイに遷移するとき、前記電源と前記第１ノードとを所定期間導通させる一方、前記入力信号がハイからローに遷移するとき、前記電源と前記第１ノードとを導通させないように構成されており、かつ、
前記電源と前記第１ノードとの間に、直列に接続されている第１および第２Ｐ型トランジスタを備え、
前記第１Ｐ型トランジスタは、ゲートに前記第１ノードの信号の反転信号を受け、
前記第２Ｐ型トランジスタは、ゲートに、前記第１Ｐ型トランジスタのゲートが受ける信号の反転信号を受ける
ことを特徴とする入力回路。

【請求項4】

請求項１～３のうちいずれか１項記載の入力回路において、
前記入力バッファ回路は、イネーブル信号を受け、前記イネーブル信号が第１論理レベルのときは、前記第１ノードの信号を通過させる一方、前記イネーブル信号が第２論理レベルのときは、前記第１ノードの信号を通過させないものであり、
前記プルアップ回路は、前記イネーブル信号が前記第２論理レベルのとき、前記電源と前記第１ノードとを導通させないように構成されている
ことを特徴とする入力回路。

【請求項5】

請求項１～３のうちいずれか１項記載の入力回路において、
ドレインが前記電源に接続され、ソースが前記第１ノードに接続され、ゲートが前記入力端子と接続されている、第２Ｎ型トランジスタを備える
ことを特徴とする入力回路。

【請求項6】

入力端子に入力信号を受ける入力回路であって、
第１ノードを入力とし、第２ノードを出力とする入力バッファ回路と、
ソースが前記入力端子に接続され、ドレインが前記第１ノードに接続され、ゲートが電源と接続された、Ｎ型トランジスタと、
前記第１ノードと前記電源との間に設けられたプルアップ回路とを備え、
前記プルアップ回路は、
前記電源と前記第１ノードとの間に、直列に接続されている第１および第２Ｐ型トランジスタを備え、
前記第１Ｐ型トランジスタは、ゲートに前記第１ノードの信号の反転信号を受け、
前記第２Ｐ型トランジスタは、前記入力バッファ回路が信号の論理を反転させないバッファであるときは、ゲートに前記第２ノードの信号を受け、前記入力バッファ回路がインバータであるときは、ゲートに前記第２ノードの信号の反転信号を受ける
ことを特徴とする入力回路。

【請求項7】

請求項６記載の入力回路において、
前記入力バッファ回路は、イネーブル信号を受け、前記イネーブル信号が第１論理レベルのときは、前記第１ノードの信号を通過させる一方、前記イネーブル信号が第２論理レベルのときは、前記第１ノードの信号を通過させないものであり、
前記プルアップ回路は、
前記第１および第２Ｐ型トランジスタと直列に接続されている第３Ｐ型トランジスタを備え、
前記第３Ｐ型トランジスタは、前記イネーブル信号が前記第１論理レベルのときは、ゲートにロー信号を受け、前記イネーブル信号が前記第２論理レベルのときは、ゲートにハイ信号を受ける
ことを特徴とする入力回路。

【請求項8】

請求項６記載の入力回路において、
ドレインが前記電源に接続され、ソースが前記第１ノードに接続され、ゲートが前記入力端子と接続されている、第２Ｎ型トランジスタを備える
ことを特徴とする入力回路。

【請求項9】

入力端子に入力信号を受ける入力回路であって、
第１ノードを入力とし、第２ノードを出力とする入力バッファ回路と、
ソースが前記入力端子に接続され、ドレインが前記第１ノードに接続され、ゲートが第３ノードと接続されたＮ型トランジスタと、
前記第１ノードと前記第３ノードとの間に設けられたプルアップ回路と、
電源がオンのときは、前記電源の電圧を前記第３ノードに出力し、前記電源がオフのときは、前記入力端子の電圧を分圧して前記第３ノードに出力するように構成されている電圧変換回路とを備え、
前記プルアップ回路は、
前記電源がオンのとき、前記入力信号がローからハイに遷移するとき、前記第３ノードと前記第１ノードとを所定期間導通させる一方、前記入力信号がハイからローに遷移するとき、前記第３ノードと前記第１ノードとを導通させないように構成されており、かつ、
前記第１ノードの信号を第１入力とし、かつ、前記入力バッファ回路がインバータであるときは、前記第２ノードの信号を第２入力とし、前記入力バッファ回路が信号の論理を反転させないバッファであるときは、前記第２ノードの信号の反転信号を第２入力とするＮＡＮＤ回路と、
ソースが前記第３ノードに接続され、ドレインが前記第１ノードに接続され、ゲートに前記ＮＡＮＤ回路の出力を受ける第１Ｐ型トランジスタと、
ソースが前記第１Ｐ型トランジスタのゲートに接続され、ドレインが前記第１ノードに接続され、ゲートが前記電源と接続されている第２Ｐ型トランジスタと、
並列に接続されたＰ型トランジスタおよびＮ型トランジスタからなり、前記第１Ｐ型トランジスタのゲートと前記ＮＡＮＤ回路の出力ノードとの間に設けられており、前記Ｐ型トランジスタのゲートは前記第１ノードに接続され、前記Ｎ型トランジスタのゲートは前記電源に接続された、トランスファーゲートスイッチとを備える
ことを特徴とする入力回路。

【請求項10】

入力端子に入力信号を受ける入力回路であって、
第１ノードを入力とし、第２ノードを出力とする入力バッファ回路と、
ソースが前記入力端子に接続され、ドレインが前記第１ノードに接続され、ゲートが第３ノードと接続された、Ｎ型トランジスタと、
前記第１ノードと前記第３ノードとの間に設けられたプルアップ回路とを備え、
電源がオンのときは、前記電源の電圧を前記第３ノードに出力し、前記電源がオフのときは、前記入力端子の電圧を分圧して前記第３ノードに出力するように構成されている電圧変換回路とを備え、
前記プルアップ回路は、
前記第３ノードと前記第１ノードとの間に、直列に接続されている第１および第２Ｐ型トランジスタを備え、
前記第１Ｐ型トランジスタは、ゲートに前記第１ノードの信号の反転信号を受け、
前記第２Ｐ型トランジスタは、前記入力バッファ回路が信号の論理を反転させないバッファであるときは、ゲートに前記第２ノードの信号を受け、前記入力バッファ回路がインバータであるときは、ゲートに前記第２ノードの信号の反転信号を受ける
ことを特徴とする入力回路。

【請求項11】

請求項１０記載の入力回路において、
前記プルアップ回路は、
ソースが前記第１または第２Ｐ型トランジスタのゲートに接続され、ドレインが前記第１ノードに接続され、ゲートが前記電源と接続されている第３Ｐ型トランジスタと、
並列に接続されたＰ型トランジスタおよびＮ型トランジスタからなり、前記第１または第２Ｐ型トランジスタのゲートと、当該ゲートに信号を送るノードとの間に設けられており、前記Ｐ型トランジスタのゲートは前記第１ノードに接続され、前記Ｎ型トランジスタのゲートは前記電源に接続された、トランスファーゲートスイッチとを備える
ことを特徴とする入力回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体集積回路装置に用いられる入力回路に関する。

【背景技術】

【0002】

半導体集積回路装置では、他の電子機器と接続された場合に、当該半導体集積回路装置の電源電圧よりも高い電圧の信号が入力されることがある。このような場合に内部回路を保護するために、半導体集積回路装置の入力回路には、入力信号の電圧を降圧するための回路が設けられる。例えば、一般的に使用されている入力回路では、入力バッファ回路の前段に降圧用のＮ型トランジスタを設けて、そのゲートを電源に接続している。これにより、入力信号の電圧は、電源電圧とＮ型トランジスタの閾値電圧との差に相当する電圧に降圧される。したがって、半導体集積回路装置の内部回路を保護することができる。

【0003】

特許文献１では、入力回路について、入力バッファ回路としてのインバータと、インバータの前段に設けられた降圧用のＮ型トランジスタと、インバータの入力ノードと電源との間に接続されたＰ型トランジスタとを備えた構成が開示されている。このＰ型トランジスタは、ゲートがインバータの出力ノードと接続されている。入力信号が立ち上がるとき、インバータの出力信号がハイからローに反転し始めると、Ｐ型トランジスタがオンし、インバータの入力ノードの電圧が電源電圧に昇圧される。これにより、出力信号の反転が早まるので、インバータの遅延時間を短く抑えることができる。

【先行技術文献】

【特許文献】

【0004】

【文献】特許第３０９２６３６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところが、特許文献１に開示された入力回路では、次のような問題が起こる。すなわち、入力信号が立ち下がり始めるとき、Ｐ型トランジスタはオンしている状態である。このため、インバータの出力信号がハイに反転してＰ型トランジスタがオフするまでの間、電源と、送信側の出力回路のロー駆動素子との間はショートした状態になる。この状態では、入力信号のハイからローへの遷移が緩やかになってしまい、インバータの出力信号の反転が大幅に遅れる。したがって、インバータの遅延時間が増加してしまう。この結果、入力信号の立ち上がりと立ち下がりとにおいてインバータの遅延時間に大きな差が生じることになり、これに起因して、入力回路の出力信号のパルス幅に誤差が生じてしまう。

【0006】

本開示は、入力回路において、入力バッファ回路における遅延時間を短縮し、かつ、出力信号のパルス幅の誤差を抑制することを目的とする。

【課題を解決するための手段】

【0007】

本開示の第１態様では、入力端子に入力信号を受ける入力回路は、第１ノードを入力とし、第２ノードを出力とする入力バッファ回路と、ソースが前記入力端子に接続され、ドレインが前記第１ノードに接続され、ゲートが電源と接続されたＮ型トランジスタと、前記第１ノードと前記電源との間に設けられたプルアップ回路とを備え、前記プルアップ回路は、前記入力信号がローからハイに遷移するとき、前記電源と前記第１ノードとを所定期間導通させる一方、前記入力信号がハイからローに遷移するとき、前記電源と前記第１ノードとを導通させないように構成されている。

【0008】

この態様によると、入力回路は、第１ノードを入力とし、第２ノードを出力とする入力バッファ回路と、ソースが入力端子に接続され、ドレインが第１ノードに接続され、ゲートが電源と接続されたＮ型トランジスタと、第１ノードと電源との間に設けられたプルアップ回路とを備える。入力信号がローからハイに遷移するとき、プルアップ回路は、電源と第１ノードとを所定期間導通させる。このため、第１ノードの電圧が昇圧され、第２ノードの信号反転が早まるので、入力バッファ回路における遅延時間が短くなる。一方、入力信号がハイからローに遷移するとき、プルアップ回路は、電源と第１ノードとを導通させない。このため、電源と送信側の出力回路のロー駆動素子との間はショートせず、入力信号はハイからローに速やかに遷移するため、第２ノードの信号反転に遅れは生じない。したがって、入力信号の立ち上がりと立ち下がりとで、入力バッファ回路における遅延時間の差を抑えることができるので、出力信号のパルス幅に生じる誤差を抑えることができる。

【0009】

本開示の第２態様では、入力端子に入力信号を受ける入力回路は、第１ノードを入力とし、第２ノードを出力とする入力バッファ回路と、ソースが前記入力端子に接続され、ドレインが前記第１ノードに接続され、ゲートが電源と接続された、Ｎ型トランジスタと、前記第１ノードと前記電源との間に設けられたプルアップ回路とを備え、前記プルアップ回路は、前記電源と前記第１ノードとの間に、直列に接続されている第１および第２Ｐ型トランジスタを備え、前記第１Ｐ型トランジスタは、ゲートに前記第１ノードの信号の反転信号を受け、前記第２Ｐ型トランジスタは、前記入力バッファ回路が信号の論理を反転させないバッファであるときは、ゲートに前記第２ノードの信号を受け、前記入力バッファ回路がインバータであるときは、ゲートに前記第２ノードの信号の反転信号を受ける。

【0010】

この態様によると、入力回路は、第１ノードを入力とし、第２ノードを出力とする入力バッファ回路と、ソースが入力端子に接続され、ドレインが第１ノードに接続され、ゲートが電源と接続されたＮ型トランジスタと、第１ノードと電源との間に設けられたプルアップ回路とを備える。プルアップ回路は、電源と第１ノードとの間に、直列に接続されている第１および第２Ｐ型トランジスタを備える。第１Ｐ型トランジスタは、ゲートに第１ノードの信号の反転信号を受ける。第２Ｐ型トランジスタは、入力バッファ回路が信号の論理を反転させないバッファであるときは、ゲートに第２ノードの信号を受け、入力バッファ回路がインバータであるときは、ゲートに第２ノードの信号の反転信号を受ける。入力信号がローのとき、第２Ｐ型トランジスタはゲートにローを受けているためオン状態である。入力信号がローからハイに遷移するとき、第１Ｐ型トランジスタは、第１ノードの信号の反転信号が閾値を下回ったときオンになる。このため、第１ノードの電圧が昇圧され、第２ノードの信号反転が早まるので、入力バッファ回路における遅延時間が短くなる。一方、入力信号がハイのとき、第２Ｐ型トランジスタはゲートにハイを受けているためオフ状態である。このため、入力信号がハイからローに遷移するとき、電源と送信側の出力回路のロー駆動素子との間はショートせず、入力信号はハイからローに速やかに遷移するため、第２ノードの信号反転に遅れは生じない。したがって、入力信号の立ち上がりと立ち下がりとで、入力バッファ回路における遅延時間の差を抑えることができるので、出力信号のパルス幅に生じる誤差を抑えることができる。

【発明の効果】

【0011】

本開示によると、入力回路において、入力バッファ回路における遅延時間を短縮し、かつ、出力信号のパルス幅に生じる誤差を抑えることができる。

【図面の簡単な説明】

【0012】

【図1】第１実施形態に係る入力回路の回路構成例

【図2】図１の入力回路の動作を示す信号波形

【図3】第２実施形態に係る入力回路の回路構成例

【図4】図３の入力回路の動作を示す信号波形

【図5】第２実施形態に係る入力回路の他の回路構成例

【図6】第３実施形態に係る入力回路の回路構成例

【図7】第４実施形態に係る入力回路の回路構成例

【図8】図７の入力回路の動作を示す信号波形

【図9】第４実施形態に係る入力回路の他の回路構成例

【図10】第４実施形態に係る入力回路の他の回路構成例

【図11】第５実施形態に係る入力回路の回路構成例

【図12】第５実施形態に係る入力回路の他の回路構成例

【図13】第６実施形態に係る入力回路の回路構成例

【図14】（ａ）は図１３における電圧変換回路の回路構成例、（ｂ）は（ａ）の回路の入出力電圧の例

【図15】第７実施形態に係る入力回路の回路構成例

【発明を実施するための形態】

【0013】

以下、実施の形態について、図面を参照して説明する。なお、以下に示す回路構成図では、本開示に関わる構成要素を中心にして簡略化して図示を行っている。このため例えば、直接的に接続されているように図示された構成要素が、実際の回路構成では、その間に他の構成要素が配置されており、間接的に接続されている場合がある。

【0014】

また、以下の説明において、「ＶＤＤ」は、電源自体とその電源電圧の両方を表す符号として用いる。また、信号の「ハイ」「ロー」は、信号の高電位側および低電位側の論理レベルを意味する。また、トランジスタの「オン」「オフ」は、トランジスタが導通状態であるか非導通状態であるかを意味する。

【0015】

以降の各実施形態では、電源電圧ＶＤＤは１．８Ｖであり、入力信号の電圧は３．３Ｖまたは１．８Ｖであるものとする。そして、回路動作の説明は、入力信号の電圧が３．３Ｖである場合について行う。

【0016】

（第１実施形態）
図１は第１実施形態に係る入力回路の回路構成を示す。図１に示す入力回路１は、半導体集積回路に設けられ、他の電子機器から半導体集積回路に送られた入力信号を入力端子ＰＡＤに受ける。入力信号の電圧が電源電圧ＶＤＤより高い場合、入力回路１は、半導体集積回路の内部回路を保護するために、入力信号の電圧を降圧する。

【0017】

入力回路１は、入力バッファ回路の一例としてのインバータ１１と、入力端子ＰＡＤとインバータ１１との間に設けられた降圧用のＮ型トランジスタＮ１と、プルアップ回路２１とを備える。インバータ１１はノードａを入力とし、ノードｂを出力とし、ノードａの信号を反転してノードｂに出力する。Ｎ型トランジスタＮ１は、ソースが入力端子ＰＡＤに接続され、ドレインがノードａに接続され、ゲートが電源ＶＤＤと接続されている。

【0018】

プルアップ回路２１は、Ｐ型トランジスタＰ１と、２入力ＮＡＮＤ回路３１とを備える。Ｐ型トランジスタＰ１は、ソースが電源ＶＤＤに接続され、ドレインがノードａに接続されている。２入力ＮＡＮＤ回路３１は、ノードａの信号とノードｂの信号とを入力とし、出力ノードであるノードｃがＰ型トランジスタＰ１のゲートに接続されている。すなわち、ノードａ，ｂの信号がともにハイであり、ノードｃの信号がローのとき、Ｐ型トランジスタＰ１はオンする。それ以外のときは、Ｐ型トランジスタＰ１はオフである。

【0019】

図１の入力回路１の動作について、図２の信号波形を参照して説明する。

【0020】

（１）立ち上がり信号の入力時（入力信号がローからハイに遷移）
入力端子ＰＡＤに与えられる入力信号がローのとき、ノードａの信号はローであり、ノードｂの信号はハイである。このとき、ノードｃの信号はハイとなり、Ｐ型トランジスタＰ１はオフである。

【0021】

入力信号がローからハイに遷移するとき、入力信号の電圧の上昇に従ってノードａの電圧が上昇する。ノードａの電圧がＮＡＮＤ回路３１の閾値を超えると、ノードｃの信号はローになり、これにより、Ｐ型トランジスタＰ１はオンする。Ｐ型トランジスタＰ１がオンすることによって、ノードａの電圧が昇圧され、ノードｂの信号の反転が早まる。したがって、インバータ１１における遅延時間が短くなる（ｔ１）。

【0022】

ここで、ＮＡＮＤ回路３１における遅延時間がインバータ１１と比べて短くなるように設計することによって、特許文献１の例よりも早くＰ型トランジスタＰ１をオンさせることができる。

【0023】

ノードｂの信号がハイからローに遷移すると、ノードｃの信号はハイになり、Ｐ型トランジスタＰ１は再びオフになる。

【0024】

（２）立ち下がり信号の入力時（入力信号がハイからローに遷移）
入力信号がハイからローに遷移するとき、ノードｃの信号はハイのままであり、Ｐ型トランジスタＰ１はオフのままである。このため、電源ＶＤＤと送信側の出力回路のロー駆動素子との間のショートは発生せず、入力信号はハイからローに速やかに遷移し、信号波形は鈍化しない。したがって、ノードｂの信号の反転は遅れず、インバータ１１における遅延時間は増加しない（ｔ２）。

【0025】

上のような動作の結果、入力端子ＰＡＤに与えられる入力信号のパルス幅に対して、ノードｂの信号のパルス幅に誤差が生じることはない（ｔＨ＿ｂ＝ｔＬ＿ＰＡＤ，ｔＬ＿ｂ＝ｔＨ＿ＰＡＤ）。

【0026】

すなわち、本実施形態では、プルアップ回路２１は、入力信号がローからハイに遷移するとき、電源ＶＤＤとノードａとを所定期間導通させる一方、入力信号がハイからローに遷移するとき、電源ＶＤＤとノードａとを導通させないように構成されている。

【0027】

以上のように本実施形態によると、入力回路１は、ノードａを入力とし、ノードｂを出力とするインバータ１１と、ソースが入力端子ＰＡＤに接続され、ドレインがノードａに接続され、ゲートが電源ＶＤＤと接続されたＮ型トランジスタＮ１と、ノードａと電源ＶＤＤとの間に設けられたプルアップ回路２１とを備える。入力信号がローからハイに遷移するとき、プルアップ回路２１において、ＮＡＮＤ回路３１の出力ノードｃは所定期間ローになり、Ｐ型トランジスタＰ１は電源ＶＤＤとノードａとを導通させる。このため、ノードａの電圧が昇圧され、ノードｂの信号反転が早まるので、インバータ１１における遅延時間が短くなる。一方、入力信号がハイからローに遷移するとき、プルアップ回路２１において、ＮＡＮＤ回路３１の出力ノードｃはローにならず、Ｐ型トランジスタＰ１は電源ＶＤＤとノードａとを導通させない。このため、電源ＶＤＤと送信側の出力回路のロー駆動素子との間はショートせず、入力信号はハイからローに速やかに遷移するため、ノードｂの信号反転に遅れは生じない。したがって、入力信号の立ち上がりと立ち下がりとで、インバータ１１における遅延時間の差を抑えることができるので、出力信号のパルス幅に生じる誤差を抑えることができる。

【0028】

なお、入力バッファ回路として、インバータ１１の代わりに、信号の論理を反転させないバッファを用いてもかまわない。この場合は、例えば、ノードｂとＮＡＮＤ回路３１との間に、インバータを設ければよい。すなわち、ＮＡＮＤ回路３１には、ノードａの信号を第１入力として与え、入力バッファ回路がインバータであるときは、ノードｂの信号を第２入力として与え、入力バッファ回路が信号の論理を反転させないバッファであるときは、ノードｂの信号の反転信号を第２入力として与えればよい。

【0029】

（第２実施形態）
図３は第２実施形態に係る入力回路の回路構成を示す。図３に示す入力回路２は、基本的な構成は図１に示す入力回路１と同様である。入力回路２は、入力バッファ回路の一例として信号を反転しないバッファ１２を備えており、また、図１に示すプルアップ回路２１と構成が異なるプルアップ回路２２を備えている。

【0030】

プルアップ回路２２は、電源ＶＤＤとノードａとの間に直列に接続されたＰ型トランジスタＰ１，Ｐ２と、インバータ３２とを備える。インバータ３２は、ノードａの信号を受け、出力ノードであるノードｃがＰ型トランジスタＰ１のゲートに接続されている。Ｐ型トランジスタＰ２は、ゲートに、バッファ１２の出力ノードであるノードｂの信号を受ける。

【0031】

図３の入力回路２の動作について、図４の信号波形を参照して説明する。

【0032】

（１）立ち上がり信号の入力時（入力信号がローからハイに遷移）
入力端子ＰＡＤに与えられる入力信号がローのとき、ノードａの信号はローであり、ノードｂの信号はローである。このとき、ノードｃの信号はハイとなり、Ｐ型トランジスタＰ１はオフである。また、Ｐ型トランジスタＰ２はオンである。

【0033】

入力信号がローからハイに遷移するとき、入力信号の電圧の上昇に従ってノードａの電圧が上昇する。ノードａの電圧がインバータ３２の閾値を超えると、ノードｃの信号はローになり、これにより、Ｐ型トランジスタＰ１はオンする。Ｐ型トランジスタＰ２はオンなので、Ｐ型トランジスタＰ１がオンすることによって、ノードａの電圧が昇圧され、ノードｂの信号の反転が早まる。したがって、バッファ１２における遅延時間が短縮される（ｔ１）。

【0034】

ここで、インバータ３２における遅延時間がバッファ１２と比べて短くなるように設計することによって、特許文献１の例よりも早くＰ型トランジスタＰ１をオンさせることができる。

【0035】

ノードｂの信号がローからハイに遷移すると、Ｐ型トランジスタＰ２はオフになる。

【0036】

（２）立ち下がり信号の入力時（入力信号がハイからローに遷移）
入力信号がハイからローに遷移するとき、ノードｂの信号はハイのままであり、Ｐ型トランジスタＰ２はオフのままである。このため、電源ＶＤＤと送信側の出力回路のロー駆動素子との間のショートは発生せず、入力信号はハイからローに速やかに遷移し、信号波形は鈍化しない。したがって、ノードｂの信号の反転は遅れず、バッファ１２における遅延時間も増加しない（ｔ２）。

【0037】

続いて、ノードａの電圧が下降してインバータ３２の閾値を下回ると、ノードｃの信号がハイになり、Ｐ型トランジスタＰ１は再びオフになる。その後、バッファ１２における遅延時間を経てノードｂの信号がローになるため、Ｐ型トランジスタＰ２は再びオンになる。ただし、Ｐ型トランジスタＰ１のオフの方がＰ型トランジスタＰ２のオンよりも早いため、立ち下がり信号の入力時には、電源ＶＤＤとノードａとが導通することはない。

【0038】

上のような動作の結果、入力端子ＰＡＤに与えられる入力信号のパルス幅に対して、ノードｂの信号のパルス幅に誤差が生じることはない（ｔＨ＿ｂ＝ｔＨ＿ＰＡＤ，ｔＬ＿ｂ＝ｔＬ＿ＰＡＤ）。

【0039】

すなわち、プルアップ回路２２は、入力信号がローからハイに遷移するとき、電源ＶＤＤとノードａとを所定期間導通させる一方、入力信号がハイからローに遷移するとき、電源ＶＤＤとノードａとを導通させないように構成されている。

【0040】

以上のように本実施形態によると、入力回路２は、ノードａを入力とし、ノードｂを出力とするバッファ１２と、ソースが入力端子ＰＡＤに接続され、ドレインがノードａに接続され、ゲートが電源ＶＤＤと接続されたＮ型トランジスタＮ１と、ノードａと電源ＶＤＤとの間に設けられたプルアップ回路２２とを備える。プルアップ回路２２は、電源ＶＤＤとノードａとの間に、直列に接続されているＰ型トランジスタＰ１，Ｐ２を備える。Ｐ型トランジスタＰ１は、ゲートにノードａの信号の反転信号を受け、Ｐ型トランジスタＰ２は、ゲートにノードｂの信号を受ける。入力信号がローのとき、Ｐ型トランジスタＰ１はゲートにハイを受けているためオフ状態である。入力信号がローからハイに遷移するとき、Ｐ型トランジスタＰ１は、ノードａの信号の反転信号が閾値を下回ったときオンになる。このため、ノードａの電圧が昇圧され、ノードｂの信号反転が早まるので、バッファ１２における遅延時間が短くなる。一方、入力信号がハイのとき、Ｐ型トランジスタＰ２はゲートにハイを受けているためオフ状態である。このため、入力信号がハイからローに遷移するとき、電源ＶＤＤと送信側の出力回路のロー駆動素子との間はショートせず、入力信号はハイからローに速やかに遷移するため、第２ノードの信号反転に遅れは生じない。したがって、入力信号の立ち上がりと立ち下がりとで、バッファ１２における遅延時間の差を抑えることができるので、出力信号のパルス幅に生じる誤差を抑えることができる。

【0041】

図５は本実施形態に係る入力回路の他の回路構成例である。図５に示す入力回路２Ａのように、入力バッファ回路として、インバータ１１を用いてもかまわない。この場合は、例えば、プルアップ回路２２Ａにおいて、ノードｂとＰ型トランジスタＰ２のゲートとの間にインバータ３３を設けて、Ｐ型トランジスタＰ２のゲートにノードｂの信号の反転信号が与えられるようにすればよい。

【0042】

（第３実施形態）
図６は第３実施形態に係る入力回路の回路構成を示す。図６に示す入力回路３は、基本的な構成は図３に示す入力回路２と同様である。入力回路３は、図３に示すプルアップ回路２２と構成が異なるプルアップ回路２３を備えている。

【0043】

プルアップ回路２３は、電源ＶＤＤとノードａとの間に直列に接続されたＰ型トランジスタＰ１，Ｐ２と、インバータ３２，３４とを備える。インバータ３２は、ノードａの信号を受け、出力ノードであるノードｃがＰ型トランジスタＰ１のゲートに接続されている。インバータ３４は、ノードｃの信号を受け、出力ノードがＰ型トランジスタＰ２のゲートに接続されている。

【0044】

すなわち、図３に示す入力回路２では、Ｐ型トランジスタＰ２のゲートにノードｂの信号が与えられるのに対して、図６に示す入力回路３では、Ｐ型トランジスタＰ２のゲートに、ノードａの信号をインバータ３２，３４で遅延した信号が与えられる。

【0045】

図６の入力回路３の動作は、図３の入力回路２の動作と同様である。すなわち、プルアップ回路２３は、入力信号がローからハイに遷移するとき、電源ＶＤＤとノードａとを所定期間導通させる一方、入力信号がハイからローに遷移するとき、電源ＶＤＤとノードａとを導通させないように構成されている。加えて、図６の入力回路３では、Ｐ型トランジスタＰ２の制御が、入力バッファ回路の一例であるバッファ１２の特性に依存せず、かつ、バッファ１２の特性に影響を与えることなく、行われる。

【0046】

したがって、本実施形態によると、第２実施形態と同様に、入力信号の立ち上がりと立ち下がりとで、バッファ１２における遅延時間の差を抑えることができるので、出力信号のパルス幅に生じる誤差を抑えることができる。

【0047】

（第４実施形態）
図７は第４実施形態に係る入力回路の回路構成を示す。図７に示す入力回路４は、イネーブル信号ＥＮを受け、イネーブル信号ＥＮに応じて、入力信号の通過／非通過が制御可能なように構成されている。ここでは、入力回路４は、イネーブル信号ＥＮが「１」（ハイ）のときは入力信号を通過させ（イネーブル）、イネーブル信号ＥＮが「０」（ロー）のときは入力信号を通過させない（ディセーブル）ように、構成されている。

【0048】

入力回路４は、入力バッファ回路として、２入力ＮＡＮＤ回路１３を備える。２入力ＮＡＮＤ回路１３は、ノードａの信号と、イネーブル信号ＥＮとを入力とし、ノードｂを出力とする。イネーブル信号ＥＮが「１」のときは、ノードａの信号の反転信号がノードｂに出力され、イネーブル信号ＥＮが「０」のときは、ノードｂはハイに固定される。すなわち、２入力ＮＡＮＤ回路１３は、イネーブル信号ＥＮが「１」のときは、信号を通過させるインバータとして機能し、イネーブル信号ＥＮが「０」のときは、信号を通過させない。

【0049】

プルアップ回路２４は、電源ＶＤＤとノードａとの間に直列に接続されたＰ型トランジスタＰ１，Ｐ２と、ＮＡＮＤ回路３１とを備える。ＮＡＮＤ回路３１は、ノードａの信号とノードｂの信号とを入力とし、出力ノードであるノードｃがＰ型トランジスタＰ１のゲートに接続されている。Ｐ型トランジスタＰ２は、ゲートが、イネーブル信号ＥＮを入力とするインバータ４１の出力ノードであるノードｄと接続されている。プルアップ回路２４は、図１のプルアップ回路２１にＰ型トランジスタＰ２が追加された構成になっている。

【0050】

図７の入力回路４は、イネーブル信号ＥＮが「１」のときは、２入力ＮＡＮＤ回路１３がインバータとして機能し、Ｐ型トランジスタＰ２がオンするので、第１実施形態に係る図１の入力回路１と同様に動作する。

【0051】

図８はイネーブル信号ＥＮが「０」のときの動作を示す信号波形である。図８に示すように、イネーブル入力ＥＮが「０」のときは、ノードｂはハイ固定になる。このため、Ｐ型トランジスタＰ１のゲートに与えられるノードｃの信号は、入力信号の遷移に応じて変化する。ところが、Ｐ型トランジスタＰ２のゲートに与えられるノードｄの信号は、ハイ固定であるので、Ｐ型トランジスタＰ２はオフである。したがって、電源ＶＤＤと送信側の出力回路のロー駆動素子との間のショートは発生せず、入力信号の波形は鈍化しない。

【0052】

ここで、仮に、プルアップ回路２４にＰ型トランジスタＰ２を追加しないで、図１のプルアップ回路２１と同じ構成にしたとする。この場合には、ノードｃの信号がローになったとき、電源ＶＤＤと送信側の出力回路のロー駆動素子との間にショートが発生し、入力信号の波形は鈍化してしまう。本実施形態では、この問題が解消されている。すなわち、本実施形態によると、イネーブル信号ＥＮによって入力信号の通過／非通過を制御することができ、かつ、イネーブル信号ＥＮが「０」のとき、入力信号の波形の鈍化を回避することができる。

【0053】

図９は本実施形態に係る入力回路の他の回路構成例を示す。図９に示す入力回路４Ａは、入力バッファ回路として、２入力ＡＮＤ回路１４を備えている。２入力ＡＮＤ回路１４は、ノードａの信号と、イネーブル信号ＥＮとを入力とし、ノードｂを出力とする。イネーブル信号ＥＮが「１」のときは、ノードａの信号がノードｂに出力され、イネーブル信号ＥＮが「０」のときは、ノードｂはローに固定される。すなわち、２入力ＡＮＤ回路１４は、イネーブル信号ＥＮが「１」のときは、信号を通過させるバッファとして機能し、イネーブル信号ＥＮが「０」のときは、信号を通過させない。

【0054】

プルアップ回路２４Ａは、電源ＶＤＤとノードａとの間に直列に接続されたＰ型トランジスタＰ１，Ｐ２，Ｐ３と、インバータ３２とを備える。インバータ３２は、ノードａの信号を受け、出力ノードであるノードｃがＰ型トランジスタＰ１のゲートに接続されている。Ｐ型トランジスタＰ２は、ゲートに、２入力ＡＮＤ回路１４の出力であるノードｂの信号を受ける。Ｐ型トランジスタＰ３は、ゲートが、イネーブル信号ＥＮを入力とするインバータ４１の出力ノードであるノードｄと接続されている。プルアップ回路２４Ａは、図３のプルアップ回路２２にＰ型トランジスタＰ３が追加された構成になっている。

【0055】

図９の入力回路４Ａは、イネーブル入力ＥＮが「１」のときは、２入力ＡＮＤ回路１４はバッファとして機能し、Ｐ型トランジスタＰ３がオンするので、第２実施形態に係る図３の入力回路２と同様に動作する。一方、イネーブル入力ＥＮが「０」のときは、ノードｂはロー固定になり、Ｐ型トランジスタＰ２はオンである。ところが、Ｐ型トランジスタＰ３のゲートに与えられるノードｄの信号はハイ固定であるので、Ｐ型トランジスタＰ３はオフである。したがって、電源ＶＤＤと送信側の出力回路のロー駆動素子との間のショートは発生せず、入力信号の波形は鈍化しない。したがって、図７の入力回路４と同様の作用効果が得られる。

【0056】

図１０は本実施形態に係る入力回路の他の回路構成例を示す。図１０に示す入力回路４Ｂは、入力バッファ回路として、２入力ＮＡＮＤ回路１３を備える。図７に示す入力回路４と同様に、２入力ＮＡＮＤ回路１３は、ノードａの信号と、イネーブル入力ＥＮとを入力とし、ノードｂを出力とする。

【0057】

プルアップ回路２４Ｂは、Ｐ型トランジスタＰ１と、３入力ＮＡＮＤ回路３５とを備える。Ｐ型トランジスタＰ１は、ソースが電源ＶＤＤに接続され、ドレインがノードａに接続されている。３入力ＮＡＮＤ回路３５は、ノードａの信号と、ノードｂの信号と、イネーブル信号ＥＮとを入力とし、出力ノードであるノードｃがＰ型トランジスタＰ１のゲートに接続されている。

【0058】

図１０の入力回路４Ｂは、イネーブル信号ＥＮが「１」のときは、２入力ＮＡＮＤ回路１３がインバータとして機能し、３入力ＮＡＮＤ回路３５が２入力ＮＡＮＤ回路として機能するため、第１実施形態に係る図１の入力回路１と同様に動作する。一方、イネーブル信号ＥＮが「０」のときは、ノードｂはハイ固定になるが、３入力ＮＡＮＤ回路３５の入力にイネーブル信号ＥＮが含まれているため、ノードｃはハイ固定になる。このため、Ｐ型トランジスタＰ１はオフである。したがって、電源ＶＤＤと送信側の出力回路のロー駆動素子との間のショートは発生せず、入力信号の波形は鈍化しない。したがって、図７の入力回路４と同様の作用効果が得られる。

【0059】

図１０の構成は、電源ＶＤＤとノードａとの間にＰ型トランジスタが１段のみ配置されている。この構成は、面積効率の観点から、トランジスタの多段構成を避けたい場合に有効である。

【0060】

なお、イネーブル信号ＥＮの論理が逆の場合、すなわち、イネーブル信号ＥＮが「０」のときは入力信号を通過させ（イネーブル）、イネーブル信号ＥＮが「１」のときは入力信号を通過させない（ディセーブル）場合であっても、本実施形態は適用可能である。この場合、例えば図７の構成では、Ｐ型トランジスタＰ２のゲートにイネーブル信号ＥＮを与え、２入力ＮＡＮＤ回路１３にイネーブル信号ＥＮの反転信号を与えるようにすればよい。

【0061】

（第５実施形態）
図１１は第５実施形態に係る入力回路の回路構成を示す。図１１に示す入力回路５は、第１実施形態に係る図１に示す入力回路１の構成に加えて、電源ＶＤＤとノードａとの間に設けられたＮ型トランジスタＮ２を備えている。すなわち、プルアップ回路２１のＰ型トランジスタＰ１と並列に、Ｎ型トランジスタＮ２が設けられている。Ｎ型トランジスタＮ２は、ドレインが電源ＶＤＤと接続され、ソースがノードａと接続され、ゲートに入力端子ＰＡＤが接続されている。

【0062】

図１１の入力回路５の動作は、図１の入力回路１の動作と同様である。ただし、Ｎ型トランジスタＮ２は、入力端子ＰＡＤに電源電圧ＶＤＤよりも高い電圧の立ち上がり信号が入力されたとき（入力信号がローからハイに遷移したとき）、オンする。これにより、ノードａの電圧の昇圧が補助される。

【0063】

図１２は第５実施形態に係る入力回路の他の回路構成例を示す。図１２に示す入力回路５Ａは、第４実施形態に係る図９に示す入力回路４Ａの構成に加えて、電源ＶＤＤとノードａとの間に設けられたＮ型トランジスタＮ２を備えている。すなわち、プルアップ回路２４ＡのＰ型トランジスタＰ１，Ｐ２，Ｐ３と並列に、Ｎ型トランジスタＮ２が設けられている。Ｎ型トランジスタＮ２は、ドレインが電源ＶＤＤと接続され、ソースがノードａと接続され、ゲートに入力端子ＰＡＤが接続されている。

【0064】

図１２の入力回路５Ａの動作は、図９の入力回路４Ａの動作と同様である。ただし、Ｎ型トランジスタＮ２は、入力端子ＰＡＤに電源電圧ＶＤＤよりも高い電圧の立ち上がり信号が入力されたとき（入力信号がローからハイに遷移したとき）、オンする。これにより、ノードａの電圧の昇圧が補助される。

【0065】

なお、上述の第１～第４実施形態で示した他の入力回路の構成において、図１１および図１２の構成と同様に、Ｎ型トランジスタＮ２を追加してもよい。

【0066】

（第６実施形態）
昨今の省電力化ニーズに伴い、半導体集積回路の電源を必要に応じてオン／オフするシステムが一般的になっている。ところが、図１に示す入力回路１では、電源オフすなわちＶＤＤが０Ｖのときに、入力端子ＰＡＤに高電圧の信号を受けることが許容できない。すなわち、Ｎ型トランジスタＮ１のドレイン－ゲート間耐圧が１．８Ｖとすると、ＶＤＤが０Ｖのときに入力端子ＰＡＤが３．３Ｖの入力信号を受けると、Ｎ型トランジスタＮ１のドレイン－ゲート間電圧は３．３Ｖになり、その耐圧を超えてしまう。

【0067】

そこで、本実施形態では、入力端子ＰＡＤが受ける信号によらず、電源オフすなわちＶＤＤを０Ｖにできるような入力回路を提供する。

【0068】

図１３は第６実施形態に係る入力回路の回路構成を示す。図１３に示す入力回路６は、基本的な構成は図１に示す入力回路１と同様である。ただし、Ｎ型トランジスタＮ１のゲート、および、プルアップ回路２６におけるＰ型トランジスタＰ１のドレインが、電源ＶＤＤではなくノードｄと接続されている。ノードｄは、電圧変換回路６１を介して入力端子ＰＡＤに接続されている。電圧変換回路６１は、電源ＶＤＤがオンのときは、電源電圧ＶＤＤをノードｄに出力し、電源ＶＤＤがオフのときは、入力端子ＰＡＤの電圧を分圧してノードｄに出力する。

【0069】

図１４（ａ）は電圧変換回路６１の回路構成例、図１４（ｂ）は電圧変換回路６１の入出力電圧の関係を示す。電圧変換回路６１では、電源オン（ＶＤＤ＝１．８Ｖ）のとき、Ｎ型トランジスタＮ６１がオンになることにより、Ｐ型トランジスタＰ６３のゲート電圧が０Ｖになり、これにより、Ｐ型トランジスタＰ６３はオンする。この結果、入力端子ＰＡＤが受ける信号にかかわらず、ノードｄに電圧ＶＤＤが出力される。一方、電源オフ（ＶＤＤ＝０Ｖ）のとき、入力端子ＰＡＤにハイ（３．３Ｖ）が与えられたとする。Ｐ型トランジスタＰ６１，Ｐ６２は、ゲート電圧が０Ｖなのでともにオンする。このため、直列接続された抵抗Ｒによって分圧された電圧すなわち３．３／２Ｖが、トランジスタＰ６１，Ｐ６２を経由して、ノードｄに出力される。なお、図１４に示した電圧変換回路６１の構成は一例であって、これに限られるものではない。

【0070】

図１３の入力回路６は次のように動作する。電源オン（ＶＤＤ＝１．８Ｖ）のとき、電圧変換回路６１の動作により、ノードｄには電源電圧ＶＤＤが出力される。したがって、図１３の入力回路６は、図１の入力回路１と同じ動作を行う。

【0071】

一方、電源オフ（ＶＤＤ＝０Ｖ）のとき、入力端子ＰＡＤにハイ（３．３Ｖ）が与えられると、電圧変換回路６１の動作により、ノードｄの電圧は３．３／２Ｖになる。このとき、Ｎ型トランジスタＮ１はオンする。ノードａの電圧は、Ｎ型トランジスタＮ１のピンチオフ特性により入力端子ＰＡＤの電圧３．３Ｖから降圧し、ノードｄの電圧を超えない。また、ＶＤＤ＝０Ｖにより、ノードｃの電圧はほぼ０Ｖになり、Ｐ型トランジスタＰ１はオンし、ノードａとノードｄとが導通する。この結果、ノードａの電圧は３．３／２Ｖになる。

【0072】

このように、Ｎ型トランジスタＮ１のゲートが電源ＶＤＤではなく、ノードｄに接続されているため、電源オフのときに入力端子ＰＡＤにハイが与えられても、Ｎ型トランジスタＮ１のドレイン－ゲート間電圧がその耐圧を超えることはない。

【0073】

また、Ｐ型トランジスタＰ１のドレインがＶＤＤではなくノードｄに接続されているため、電源オフのときに入力端子ＰＡＤにハイが与えられても、入力端子ＰＡＤからの不要な流入電流は生じない。すなわち、Ｐ型トランジスタＰ１のドレインが電源ＶＤＤに接続されていると、電源オフのときに入力端子ＰＡＤにハイが与えられたとき、入力端子ＰＡＤから、Ｎ型トランジスタＮ１→ノードａ→Ｐ型トランジスタＰ１→ＶＤＤという経路で、電流が流入してしまう。本実施形態では、この問題が回避されている。

【0074】

さらに、ノードａには、降圧された電圧が与えられるので、その電圧がその先にあるトランジスタの耐圧を超えることがない。

【0075】

したがって、本実施形態によると、入力回路６において、トランジスタの劣化や破壊を招くことなく、かつ、不要な流入電流を発生させることなく、電源をオフすることができる。

【0076】

なお、ここでは、本実施形態を第１実施形態に適用した場合を例にとって説明したが、上述した他の実施形態にも適用可能である。すなわち、Ｎ型トランジスタＮ１のゲート、および、プルアップ回路２２等におけるＰ型トランジスタＰ１のドレインを、入力端子ＰＡＤに電圧変換回路６１を介して接続されたノードｄに、接続すればよい。また、図１１に示す入力回路５、および、図１２に示す入力回路５Ａでは、Ｎ型トランジスタＮ２のドレインもノードｄに接続すればよい。

【0077】

（第７実施形態）
図１５は第７実施形態に係る入力回路の回路構成を示す。図１５に示す入力回路７は、基本的な構成は図１３に示す入力回路６と同様である。ただし、プルアップ回路２７において、Ｐ型トランジスタＰ５と、並列接続されたＰ型トランジスタおよびＮ型トランジスタからなるトランスファーゲートスイッチＳＷが追加されている。

【0078】

Ｐ型トランジスタＰ５は、Ｐ型トランジスタＰ１のゲートとなるノードｃとソースとなるノードａとの間に、接続されている。Ｐ型トランジスタＰ５のゲートは、電源ＶＤＤと接続されている。トランスファーゲートスイッチＳＷは、ノードｃと、ＮＡＮＤゲート３１の出力ノードとの間に接続されている。トランスファーゲートスイッチＳＷを構成するＮ型トランジスタのゲートは電源ＶＤＤに接続されており、トランスファーゲートスイッチＳＷを構成するＰ型トランジスタのゲートはノードａに接続されている。

【0079】

図１５に示す入力回路７は次のように動作する。電源オン（ＶＤＤ＝１．８Ｖ）のとき、Ｐ型トランジスタＰ５はオフになり、トランスファーゲートスイッチＳＷは、そのＮ型トランジスタがオンになるので、オンになる。したがって、図１５の入力回路７は図１３の入力回路６と同じ動作を行う。

【0080】

一方、電源オフ（ＶＤＤ＝０Ｖ）のとき、入力端子ＰＡＤにハイ（３．３Ｖ）が与えられると、Ｐ型トランジスタＰ５はオンになり、これによりノードａとノードｃが導通し、ノードａ，ｃの電圧がノードｄと同一になる。このため、Ｐ型トランジスタＰ１はオフになる。また、トランスファーゲートスイッチＳＷは、Ｎ型トランジスタはゲート電圧が０Ｖなのでオフになり、Ｐ型トランジスタはドレイン（ノードｃ）の電圧とゲート（ノードａ）の電圧とが等しいのでオフになり、したがってオフになる。この結果、ノードｃとＮＡＮＤゲート３１の出力ノードとの間が遮断されるので、Ｐ型トランジスタＰ５からＮＡＮＤゲート３１を介した不要な流入電流の発生を防止することができる。

【0081】

したがって、本実施形態によると、入力回路７において、トランジスタの劣化や破壊を招くことなく、かつ、不要な流入電流を発生させることなく、電源をオフすることができる。

【0082】

なお、ここでは、本実施形態を第１実施形態の回路構成に適用した場合を例にとって説明したが、上述した他の実施形態の回路構成にも適用可能である。すなわち、プルアップ回路において、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３のいずれかのゲートと、ノードａとの間に、Ｐ型トランジスタＰ５を接続し、そのゲートとそれに信号を送る前段回路のノードとの間に、トランスファーゲートスイッチＳＷを設ければよい。

【0083】

例えば、図３の入力回路２に対して、Ｐ型トランジスタＰ１のゲートとノードａとの間にＰ型トランジスタＰ５を接続し、Ｐ型トランジスタＰ１のゲートとインバータ３２の出力ノードとの間にトランスファーゲートスイッチＳＷを設ければよい。あるいは、Ｐ型トランジスタＰ２のゲートとノードａとの間にＰ型トランジスタＰ５を接続し、Ｐ型トランジスタＰ２のゲートと入力バッファ１２との間にトランスファーゲートスイッチＳＷを設ければよい。

【0084】

なお、本開示は、上述の各実施形態で示した構成に限定されるものではなく、多くの変形が、本開示の技術的思想内で当該技術分野において通常の知識を有する者により可能である。また、本開示の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。

【産業上の利用可能性】

【0085】

本開示では、入力回路において、入力バッファ回路における遅延時間を短縮し、かつ、出力信号のパルス幅に生じる誤差を抑えることができるので、例えば、ＬＳＩの高速化や性能向上に有効である。

【符号の説明】

【0086】

１，２，２Ａ，３，４，４Ａ，４Ｂ，５，５Ａ，６，７ 入力回路
１１ インバータ（入力バッファ回路）
１２ バッファ（入力バッファ回路）
１３ ２入力ＮＡＮＤ回路（入力バッファ回路）
１４ ２入力ＡＮＤ回路（入力バッファ回路）
２１，２２，２２Ａ，２３，２４，２４Ａ，２４Ｂ，２６，２７ プルアップ回路
３１ ＮＡＮＤ回路
３２，３３，３４ インバータ
６１ 電圧変換回路
Ｎ１，Ｎ２ Ｎ型トランジスタ
Ｐ１，Ｐ２，Ｐ５ Ｐ型トランジスタ
ＰＡＤ 入力端子
ＳＷ トランスファーゲートスイッチ
ａ 第１ノード
ｂ 第２ノード
ｄ 第３ノード
ＶＤＤ 電源、電源電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】