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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-10
(45)【発行日】2024-12-18
(54)【発明の名称】電子部品及びその製造方法
(51)【国際特許分類】
H01G 4/30 20060101AFI20241211BHJP
H01G 4/38 20060101ALI20241211BHJP
H01G 4/33 20060101ALI20241211BHJP
【ＦＩ】
H01G4/30 541
H01G4/38 A
H01G4/33 102
【請求項の数】
9
(21)【出願番号】P 2021029019
(22)【出願日】2021-02-25
(65)【公開番号】P2022130066
(43)【公開日】2022-09-06
【審査請求日】2023-09-19
(73)【特許権者】
【識別番号】000003067
【氏名又は名称】ＴＤＫ株式会社
(74)【代理人】
【識別番号】100115738
【弁理士】
【氏名又は名称】鷲頭 光宏
(74)【代理人】
【識別番号】100121681
【弁理士】
【氏名又は名称】緒方 和文
(72)【発明者】
【氏名】津吉 淳弘
(72)【発明者】
【氏名】大塚 隆史
(72)【発明者】
【氏名】吉田 健一
【審査官】田中 晃洋
(56)【参考文献】
【文献】特開２００５－１９１２６６（ＪＰ，Ａ）
【文献】特開２０１０－２７８３４６（ＪＰ，Ａ）
【文献】特開２００８－０３４６２６（ＪＰ，Ａ）
【文献】特開２０１９－０８３３１６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｇ ４／３０
Ｈ０１Ｇ ４／３８
Ｈ０１Ｇ ４／３３
(57)【特許請求の範囲】
【請求項1】
基板上に積層された複数の導体層を備える電子部品であって、前記複数の導体層のうち積層方向に隣接する２つの導体層及びこれらの間に位置する第１の誘電体膜によって形成される第１のキャパシタと、
前記複数の導体層のうち積層方向に隣接する２つの導体層及びこれらの間に位置する前記第１の誘電体膜と第２の誘電体膜の積層膜によって形成される第２のキャパシタと、を有することを特徴とする電子部品。
【請求項2】
前記第１及び第２のキャパシタは、いずれも前記複数の導体層のうち第１の導体層を下部電極とし、いずれも前記複数の導体層のうち第２の導体層を上部電極とすることを特徴とする請求項１に記載の電子部品。
【請求項3】
前記第１のキャパシタを構成する前記上部電極の厚みは、前記第２のキャパシタを構成する前記上部電極の厚みよりも厚いことを特徴とする請求項２に記載の電子部品。
【請求項4】
第１、第２、及び第３の端子電極をさらに備え、前記複数の導体層は、第１のインダクタパターンを含み、
前記第１のキャパシタは、前記第１のインダクタパターンを介して前記第１の端子電極と前記第２の端子電極の間に接続され、
前記第２のキャパシタは、前記第１のインダクタパターンを介することなく前記第１の端子電極と前記第３の端子電極の間に接続されることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品。
【請求項5】
前記複数の導体層は、第２のインダクタパターンをさらに含み、
前記第２のインダクタパターンと前記第１のキャパシタは、並列に接続されていることを特徴とする請求項４に記載の電子部品。
【請求項6】
前記複数の導体層は、インダクタパターンを含み、
前記インダクタパターンと前記第１のキャパシタは、並列に接続されていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品。
【請求項7】
基板上に第１及び第２の領域を有する第１の導体層を形成する工程と、前記第１の導体層の前記第１及び第２の領域を第１の誘電体膜で覆う工程と、
前記第１の誘電体膜を介して、前記第１の導体層の前記第１の領域上に第２の導体層を形成することにより第１のキャパシタを形成する工程と、
前記第１の導体層の前記第２の領域上に形成された前記第１の誘電体膜を第２の誘電体膜で覆う工程と、
前記第１及び第２の誘電体膜を介して、前記第１の導体層の前記第２の領域上に第３の導体層を形成することにより第２のキャパシタを形成する工程と、を備えることを特徴とする電子部品の製造方法。
【請求項8】
基板上に第１及び第２の領域を有する第１の導体層を形成する工程と、前記第１の導体層の前記第１及び第２の領域を第１の誘電体膜で覆う工程と、
前記第１の誘電体膜を介して、前記第１の導体層の前記第１の領域上に第２の導体層を形成する工程と、
前記第１の導体層の前記第２の領域上に形成された前記第１の誘電体膜を除去した後、前記第１の導体層の前記第２の領域を第２の誘電体膜で覆う工程と、
前記第２の誘電体膜を介して、前記第１の導体層の前記第２の領域上に第２の導体層を形成する工程と、を備えることを特徴とする電子部品の製造方法。
【請求項9】
基板上に第１及び第２の領域を有する第１の導体層を形成する工程と、前記第１の導体層の前記第１及び第２の領域を第１の誘電体膜で覆う工程と、
前記第１の導体層の前記第２の領域上に形成された前記第１の誘電体膜の厚みを選択的に減少させる工程と、
前記第１の誘電体膜を介して、前記第１の導体層の前記第１及び第２の領域上に第２の導体層を形成する工程と、を備えることを特徴とする電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は電子部品及びその製造方法に関し、特に、複数のキャパシタが内蔵された電子部品及びその製造方法に関する。
【背景技術】
【0002】
キャパシタが内蔵されたチップ型の電子部品としては、特許文献１に記載された電子部品が知られている。特許文献１に記載された電子部品は、２層の導体層を用いてキャパシタとインダクタの直列回路を構成している。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００８－３４６２６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、一つの電子部品内に複数のキャパシタを内蔵する場合、各キャパシタに要求される耐圧が異なるケースが考えられる。
【0005】
したがって、本発明は、耐圧の異なる複数のキャパシタが内蔵された電子部品及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明による電子部品は、基板上に積層された複数の導体層を備える電子部品であって、複数の導体層のうち積層方向に隣接する２つの導体層及びこれらの間に位置する誘電体膜によって形成される第１のキャパシタと、複数の導体層のうち積層方向に隣接する２つの導体層及びこれらの間に位置する誘電体膜によって形成される第２のキャパシタとを有し、第１のキャパシタを構成する誘電体膜と、第２のキャパシタを構成する誘電体膜の厚みが互いに異なることを特徴とする。
【0007】
本発明によれば、第１のキャパシタを構成する誘電体膜と第２のキャパシタを構成する誘電体膜の厚みが互いに異なっていることから、互いに異なる耐圧を得ることが可能となる。
【0008】
本発明において、第１及び第２のキャパシタは、いずれも複数の導体層のうち第１の導体層を下部電極とし、いずれも複数の導体層のうち第２の導体層を上部電極とするものであっても構わない。これによれば、導体層の積層数を増やすことなく、互いに異なる耐圧を有する複数のキャパシタを形成することが可能となる。この場合、第１のキャパシタを構成する誘電体膜の厚みは第２のキャパシタを構成する誘電体膜の厚みよりも薄く、第１のキャパシタを構成する上部電極の厚みは第２のキャパシタを構成する上部電極の厚みよりも厚くても構わない。これによれば、誘電体膜の厚みの違いに起因する段差を低減することが可能となる。
【0009】
本発明において、第１のキャパシタを構成する誘電体膜は第１の誘電体膜からなり、第２のキャパシタを構成する誘電体膜は第１の誘電体膜とは異なる第２の誘電体膜からなるものであっても構わない。これによれば、第１及び第２の誘電体膜の膜厚や材料をそれぞれ任意に選択することが可能となる。或いは、第１のキャパシタを構成する誘電体膜は第１の誘電体膜からなり、第２のキャパシタを構成する誘電体膜は、第１の誘電体膜と第２の誘電体膜の積層膜からなるものであっても構わない。これによれば、第２のキャパシタを構成する誘電体膜の膜厚を第１のキャパシタを構成する誘電体膜よりも容易に厚くすることが可能となる。
【0010】
本発明による電子部品は、複数の端子電極をさらに備え、第１のキャパシタを構成する誘電体膜の厚みは第２のキャパシタを構成する誘電体膜の厚みよりも薄く、複数の導体層はインダクタパターンを含み、第１のキャパシタはインダクタパターンを介して複数の端子電極のいずれか２つの間に接続され、第２のキャパシタはインダクタパターンを介することなく複数の端子電極のいずれか２つの間に接続されるものであっても構わない。これによれば、高電圧が印加され得る第２のキャパシタの耐圧を高めることが可能となる。
【0011】
本発明の一側面による電子部品の製造方法は、基板上に第１及び第２の領域を有する第１の導体層を形成する工程と、第１の導体層の第１及び第２の領域を第１の誘電体膜で覆う工程と、第１の誘電体膜を介して第１の導体層の第１の領域上に第２の導体層を形成する工程と、第１の導体層の第２の領域上に形成された第１の誘電体膜を第２の誘電体膜で覆う工程と、第１及び第２の誘電体膜を介して、第１の導体層の第２の領域上に第３の導体層を形成する工程とを備えることを特徴とする。本発明によれば、誘電体膜の厚みが異なる２つのキャパシタを容易に作製することが可能となる。
【0012】
本発明の他の側面による電子部品の製造方法は、基板上に第１及び第２の領域を有する第１の導体層を形成する工程と、第１の導体層の第１及び第２の領域を第１の誘電体膜で覆う工程と、第１の誘電体膜を介して、第１の導体層の第１の領域上に第２の導体層を形成する工程と、第１の導体層の第２の領域上に形成された第１の誘電体膜を除去した後、第１の導体層の第２の領域を第２の誘電体膜で覆う工程と、第２の誘電体膜を介して、第１の導体層の第２の領域上に第２の導体層を形成する工程とを備えることを特徴とする。本発明によれば、誘電体膜の厚み又は材料が異なる２つのキャパシタを容易に作製することが可能となる。
【0013】
本発明のさらに他の側面による電子部品の製造方法は、基板上に第１及び第２の領域を有する第１の導体層を形成する工程と、第１の導体層の第１及び第２の領域を第１の誘電体膜で覆う工程と、第１の導体層の第２の領域上に形成された第１の誘電体膜の厚みを選択的に減少させる工程と、第１の誘電体膜を介して、第１の導体層の第１及び第２の領域上に第２の導体層を形成する工程とを備えることを特徴とする。本発明によれば、誘電体膜の厚みが異なる２つのキャパシタを容易に作製することが可能となる。
【発明の効果】
【0014】
このように、本発明によれば、耐圧の異なる複数のキャパシタが内蔵された電子部品及びその製造方法を提供することが可能となる。
【図面の簡単な説明】
【0015】
【発明を実施するための形態】
【0016】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【0017】
【0018】
第１の実施形態による電子部品１はＬＣフィルタであり、図１及び図２に示すように、基板２と、基板２の主面上に形成された導体層Ｍ１，ＭＭ，Ｍ２及び絶縁層１１，１２を備えている。導体層Ｍ１，ＭＭのパターン形状については図３に示されており、絶縁層１１に設けられたビアの位置については図４に示されており、導体層Ｍ２のパターン形状については図５に示されている。基板２の材料としては、化学的・熱的に安定で応力発生が少なく、表面の平滑性を保つことができる材料であればよく、特に限定されるものではないが、シリコン単結晶、アルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ3単結晶、表面酸化シリコン、ガラス、石英、フェライト、有機フィルムなどを用いることができる。基板２の表面は平坦化層３で覆われている。平坦化層３としては、アルミナや酸化シリコンなどを用いることができる。
【0019】
導体層Ｍ１は最下層に位置する導体層であり、図３に示すように、導体パターン２１～２６を含んでいる。このうち、導体パターン２１～２４は端子電極パターンであり、ループ状の導体パターン２５はインダクタパターン兼キャパシタの下部電極であり、導体パターン２６はキャパシタの下部電極である。導体パターン２５の一端は導体パターン２１に接続されている。また、導体パターン２６は、導体パターン２３，２４に接続されている。これら導体パターン２１～２６は、いずれも平坦化層３と接する薄いシード層Ｓと、シード層Ｓ上に設けられ、シード層Ｓよりも膜厚の大きい銅（Ｃｕ）などからなるメッキ層Ｐによって構成されている。他の導体層ＭＭ，Ｍ２に位置する導体パターンについても同様であり、シード層Ｓとメッキ層Ｐの積層体によって構成されている。但し、下層に位置する一部の導体層、例えば、導体層Ｍ１や導体層ＭＭについては、スパッタリング法等により形成した単層膜であっても構わない。
【0020】
導体パターン２１～２６のうち、キャパシタの下部電極を構成する導体パターン２５については、その上面が第１の誘電体膜（容量絶縁膜）４で覆われ、キャパシタの下部電極を構成する導体パターン２６及び第１の誘電体膜４の一部については、その上面が第２の誘電体膜（容量絶縁膜）５で覆われている。第１及び第２の誘電体膜４，５は、窒化シリコンなどの無機絶縁材料からなり、互いに同じ材料からなるものであっても構わないし、互いに異なる材料からなるものであっても構わない。また、膜厚についても、互いに同じであっても構わないし、互いに異なっていても構わない。一例として、第１の実施形態では、第１及び第２の誘電体膜４，５がいずれも窒化シリコンからなり、第１の誘電体膜４の方が第２の誘電体膜５よりも膜厚が薄い。
【0021】
導体パターン２５は、第１の領域２５Ａと第２の領域２５Ｂを有している。このうち、第１の領域２５Ａの上面には、第１の誘電体膜４を介して導体パターン３１が形成されている。また、第２の領域２５Ｂの上面には、第１の誘電体膜４と第２の誘電体膜５の積層膜を介して導体パターン３３が形成されている。さらに、導体パターン２６の上面には、第２の誘電体膜５を介して導体パターン３２が形成されている。導体パターン３１～３３は、導体層Ｍ１と導体層Ｍ２の間に位置する導体層ＭＭに属し、キャパシタの上部電極を構成する。これにより、導体パターン２５の第１の領域２５Ａを下部電極とし、導体パターン３１を上部電極とする第１のキャパシタと、導体パターン２６を下部電極とし、導体パターン３２を上部電極とする第２のキャパシタと、導体パターン２５の第２の領域２５Ｂを下部電極とし、導体パターン３３を上部電極とする第３のキャパシタが形成される。導体層ＭＭの厚さは導体層Ｍ１，Ｍ２よりも薄く、これにより導体層ＭＭのパターン精度が高められている。導体層Ｍ１及び導体層ＭＭは、ポリイミドなどの樹脂材料からなる絶縁層１１で覆われる。
【0022】
図４に示すように、絶縁層１１には導体層Ｍ１，ＭＭを露出させるビア４１～４８が設けられている。このうち、ビア４１～４４はそれぞれ導体パターン２１～２４を露出させる位置に設けられ、ビア４５は導体パターン２５の端部を露出させる位置に設けられ、ビア４６～４８はそれぞれ導体パターン３１～３３を露出させる位置に設けられる。
【0023】
導体層Ｍ２は、絶縁層１１の表面に設けられた２層目の導体層であり、図５に示すように、導体パターン５１～５９を含んでいる。このうち、導体パターン５１～５４は端子電極パターンであり、ループ状の導体パターン５５はインダクタパターンであり、導体パターン５７，５９は上部電極の引き出しパターンであり、ミアンダ状の導体パターン５８はインダクタパターンである。導体パターン５１～５４は、ビア４１～４４を介してそれぞれ導体パターン２１～２４に接続される。導体パターン５５の一端は、ビア４５を介して導体パターン２５の他端に接続され、導体パターン５５の他端は、導体パターン５７に接続されるとともに、ビア４６，４８を介してそれぞれ導体パターン３１，３３に接続される。導体パターン５７は、ビア４７を介して導体パターン３２に接続される。
【0024】
図６は、第１の実施形態による電子部品１の等価回路図である。
【0025】
図６に示すように、第１の実施形態による電子部品１は、端子電極Ｅ１と内部ノードＮの間にキャパシタＣ１とインダクタＬ１が並列に接続され、端子電極Ｅ２と内部ノードＮの間にインダクタＬ２が接続され、端子電極Ｅ３，Ｅ４と内部ノードＮの間にキャパシタＣ２が接続され、端子電極Ｅ１と端子電極Ｅ２の間にキャパシタＣ３が接続された回路構成を有する。端子電極Ｅ１は導体パターン２１，５１に対応し、端子電極Ｅ２は導体パターン２２，５２に対応し、端子電極Ｅ３は導体パターン２３，５３に対応し、端子電極Ｅ４は導体パターン２４，５４に対応する。また、内部ノードＮは導体パターン５７に対応する。キャパシタＣ１は、導体パターン２５の第１の領域２５Ａを下部電極とし、導体パターン３１を上部電極とする。キャパシタＣ２は、導体パターン２６を下部電極とし、導体パターン３２を上部電極とする。キャパシタＣ３は、導体パターン２５の第２の領域２５Ｂを下部電極とし、導体パターン３３を上部電極とする。インダクタＬ１は導体パターン２５，５５によって構成され、インダクタＬ２は導体パターン５８によって構成される。
【0026】
このように、第１の実施形態による電子部品１は、同一チップ内に３つのキャパシタＣ１～Ｃ３が内蔵されている。ここで、キャパシタＣ１は第１の誘電体膜４を容量絶縁膜とするものであり、キャパシタＣ２は第２の誘電体膜５を容量絶縁膜とするものであり、キャパシタＣ３は第１の誘電体膜４と第２の誘電体膜５の積層膜を容量絶縁膜とするものである。そして、第１の実施形態においては、第１の誘電体膜４の方が第２の誘電体膜５よりも膜厚が薄いことから、単位面積当たりのキャパシタンスは、キャパシタＣ１が最も大きく、キャパシタＣ３が最も小さくなる一方、絶縁耐圧については、キャパシタＣ３が最も高く、キャパシタＣ１が最も低くなる。
【0027】
ここで、キャパシタＣ１の容量絶縁膜を最も薄く設計しているのは、キャパシタＣ１に求められるキャパシタンスが大きいことに加え、キャパシタＣ１は２つの端子電極間に直接接続されず、インダクタ又は別のキャパシタを介して２つの端子電極間に接続されることから、印加される電圧が比較的抑えられるからである。これに対し、キャパシタＣ３は、インダクタ又は別のキャパシタを介することなく、端子電極Ｅ１と端子電極Ｅ３の間に直接接続されることから、外部から比較的高い電圧が印加され得る。このため、キャパシタＣ３にはより高い耐圧が必要とされ、これを実現するためにキャパシタＣ３の容量絶縁膜を最も厚く設計している。また、キャパシタＣ２については、キャパシタＣ１と同様、２つの端子電極間に直接接続されることなく、インダクタ又は別のキャパシタを介して２つの端子電極間に接続されているが、キャパシタＣ１よりも必要なキャパシタンスが小さいため、より厚い第２の誘電体膜５を用いることによって、耐圧を向上させている。
【0028】
このように、第１の実施形態においては、必要なキャパシタンスや耐圧に応じてキャパシタＣ１～Ｃ３の容量絶縁膜の膜厚を個別に設定していることから、電気特性と耐圧を両立させることが可能となる。
【0029】
次に、第１の実施形態による電子部品１の製造方法について説明する。
【0030】
図７～図１５は、第１の実施形態による電子部品１の製造方法を説明するための工程図である。電子部品１の製造プロセスにおいては、集合基板を用いて複数の電子部品１が多数個取りされるが、図７～図１５に示す製造プロセスは１個の電子部品１に着目している。
【0031】
まず、図７に示すように、基板（この時点では集合基板）２上にスパッタリング法などを用いて平坦化層３を形成し、その表面を研削或いはＣＭＰなどの鏡面化処理を行なって平滑化する。その後、平坦化層３の表面にスパッタリング法などを用いてシード層Ｓを形成する。次に、シード層Ｓ上に図示しないレジスト層をスピンコートした後、導体層Ｍ１を形成すべき領域のシード層Ｓが露出するよう、レジスト層をパターニングする。この状態で、シード層Ｓを給電体とする電解メッキを行うことにより、シード層Ｓ上にメッキ層Ｐを形成する。シード層Ｓとメッキ層Ｐの積層体は、導体層Ｍ１を構成する。図７に示す断面においては、導体層Ｍ１に導体パターン２５，２６が含まれている。その後、レジスト層を除去し、表面に露出するシード層Ｓを除去すれば、導体層Ｍ１が完成する。シード層Ｓの除去は、エッチング又はイオンミリングによって行うことができる。
【0032】
次に、図８に示すように、導体層Ｍ１の上面及び側面を含む全面に第１の誘電体膜４を成膜する。第１の誘電体膜４としては、例えば、窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯｘ）などの常誘電体材料の他、公知の強誘電体材料などを利用することができる。第１の誘電体膜４の成膜方法としては、スパッタリング法、プラズマＣＶＤ法、ＭＯＣＶＤ法、ゾルゲル法、電子ビーム蒸着法などを用いることができる。次に、図９に示すように、第１の誘電体膜４をパターニングすることによって、導体パターン２６を露出させる。
【0033】
次に、図１０に示すように、導体層Ｍ１の形成方法と同様の方法を用いることによって、導体パターン２５の第１の領域２５Ａの上面に第１の誘電体膜４を介して導体パターン３１を形成する。導体パターン３１も、シード層Ｓとメッキ層Ｐの積層体からなる。このとき、導体パターン２５の第２の領域２５Ｂを覆う第１の誘電体膜４は、露出したままの状態とする。これにより、導体パターン２５の第１の領域２５Ａを下部電極とし、導体パターン３１を上部電極とする第１のキャパシタＣ１が形成される。
【0034】
次に、図１１に示すように、導体パターン３１の上面及び側面を含む全面に第２の誘電体膜５を成膜する。第２の誘電体膜５の材料及び成膜方法としては、第１の誘電体膜４の材料及び成膜方法と同じであっても構わないし、異なっていても構わない。第２の誘電体膜５の膜厚についても、第１の誘電体膜４の膜厚と同じであっても構わないし、異なっていても構わないが、第１の実施形態においては、第２の誘電体膜５の方が第１の誘電体膜４よりも膜厚を大きく設定する。これにより、導体パターン２６は第２の誘電体膜５で覆われ、導体パターン２５の第２の領域２５Ｂは第１の誘電体膜４と第２の誘電体膜５の積層膜で覆われる。
【0035】
次に、図１２に示すように、導体層Ｍ１の形成方法と同様の方法を用いることによって、導体パターン２６の上面に第２の誘電体膜５を介して導体パターン３２を形成するとともに、導体パターン２５の第２の領域２５Ｂの上面に第１の誘電体膜４及び第２の誘電体膜５を介して導体パターン３３を形成する。導体パターン３２，３３も、シード層Ｓとメッキ層Ｐの積層体からなる。これにより、導体層ＭＭが完成し、導体パターン２６を下部電極とし、導体パターン３２を上部電極とする第２のキャパシタＣ２が形成されるとともに、導体パターン２５の第２の領域２５Ｂを下部電極とし、導体パターン３３を上部電極とする第３のキャパシタＣ３が形成される。
【0036】
次に、図１３に示すように、第２の誘電体膜５をパターニングすることによって、導体パターン３１の一部を露出させるビア５ａを形成する。次に、図１４に示すように、導体層Ｍ１，ＭＭを覆う絶縁層１１を形成した後、絶縁層１１をパターニングすることによって絶縁層１１にビア３１ａ～３３ａを形成する。これにより、ビア３１ａ～３３ａの底部には、それぞれ導体パターン３１～３３が露出する。このとき、ビア３１ａ～３３ａの深さは、ビア３１ａが最も深く、ビア３３ａが最も浅くなる。このような差を低減するためには、導体パターン３１が最も厚くなり、導体パターン３３が最も薄くなるよう、導体層ＭＭを形成すれば良い。
【0037】
次に、図１５に示すように、導体層Ｍ１の形成方法と同様の方法によって絶縁層１１上に導体層Ｍ３を形成する。図１５に示す断面においては、導体層Ｍ２に導体パターン５５，５７，５９が含まれている。導体パターン５５はビア３１ａを介して導体パターン３１に接続され、導体パターン５７はビア３２ａを介して導体パターン３２に接続され、導体パターン５９はビア３３ａを介して導体パターン３３に接続される。その後は、図２に示すように、導体層Ｍ２を覆う絶縁層１２を形成した後、導体パターン５１～５４にそれぞれ接続される端子電極Ｅ１～Ｅ４を形成すれば、第１の実施形態による電子部品１が完成する。
【0038】
以上説明した電子部品１の製造プロセスを用いれば、第１の誘電体膜４を容量絶縁膜とする第１のキャパシタＣ１と、第２の誘電体膜５を容量絶縁膜とする第２のキャパシタＣ２と、第１の誘電体膜４と第２の誘電体膜５の積層膜を容量絶縁膜とする第３のキャパシタＣ３を形成することが可能となる。しかも、キャパシタＣ１～Ｃ３の下部電極はいずれも導体層Ｍ１に位置し、キャパシタＣ１～Ｃ３の上部電極はいずれも導体層ＭＭに位置することから、導体層の数を増やすことなく、耐圧の異なる複数のキャパシタを作り分けることが可能となる。
【0039】
図１６は、第２の実施形態による電子部品１ａの構造を説明するための略断面図である。
【0040】
図１６に示すように、第２の実施形態による電子部品１ａは、第２の誘電体膜５が省略される代わりに、第１の誘電体膜４の膜厚が平面位置によって異なっている点において、第１の実施形態による電子部品１と相違している。その他の基本的な構成については、第１の実施形態による電子部品１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【0041】
第２の実施形態においては、第１の誘電体膜４の一部の膜厚が低減されている。具体的には、領域４ａにおいては膜厚が低減されておらず、領域４ｂにおいては膜厚が１段階低減されており、領域４ｃにおいて膜厚が２段階低減されている。そして、導体層ＭＭに属する導体パターンのうち、導体パターン３１は領域４ｃと重なる位置に形成され、導体パターン３２は領域４ｂと重なる位置に形成され、導体パターン３３は領域４ａと重なる位置に形成されている。これにより、第１の実施形態と同様、第１のキャパシタＣ１において単位面積当たり最も大きなキャパシタンスを得ることができるとともに、第３のキャパシタＣ３において最も高い絶縁耐圧を得ることが可能となる。
【0042】
次に、第２の実施形態による電子部品１ａの製造方法について説明する。
【0043】
図１７～図２０は、第２の実施形態による電子部品１ａの製造方法を説明するための工程図である。電子部品１ａの製造プロセスにおいては、集合基板を用いて複数の電子部品１ａが多数個取りされるが、図１７～図２０に示す製造プロセスは１個の電子部品１ａに着目している。
【0044】
まず、図７を用いて説明したように、基板２上に平坦化層３及び導体層Ｍ１を形成した後、図１７に示すように、導体層Ｍ１の上面及び側面を含む全面に第１の誘電体膜４を成膜する。第１の誘電体膜４の厚みは、第１の実施形態における厚みよりも厚く設定する。
【0045】
次に、図１８に示すように、第１の誘電体膜４のうち、導体パターン２５の第１の領域２５Ａを覆う部分、並びに、導体パターン２６を覆う部分をエッチングすることにより、膜厚を１段階薄くする。これにより、第１の誘電体膜４は、オリジナルの膜厚を有する領域４ａと、膜厚が１段階低減された領域４ｂに分かれる。導体パターン２５の第２の領域２５Ｂは、第１の誘電体膜４の領域４ａで覆われている。
【0046】
次に、図１９に示すように、第１の誘電体膜４のうち、導体パターン２５の第１の領域２５Ａを覆う部分をさらにエッチングすることにより、膜厚をもう１段階薄くする。これにより、第１の誘電体膜４は、オリジナルの膜厚を有する領域４ａと、膜厚が１段階低減された領域４ｂと、膜厚が２段階低減された領域４ｃに分かれる。導体パターン２６は、第１の誘電体膜４の領域４ｂで覆われている。
【0047】
次に、図２０に示すように、第１の誘電体膜４の表面に導体パターン３１～３３からなる導体層ＭＭを形成する。導体パターン３１は、第１の誘電体膜４の領域４ｃを介して導体パターン２５の第１の領域２５Ａを覆い、導体パターン３２は、第１の誘電体膜４の領域４ｂを介して導体パターン２６を覆い、導体パターン３３は、第１の誘電体膜４の領域４ａを介して導体パターン２５の第２の領域２５Ｂを覆う。これにより、キャパシタＣ１～Ｃ３が完成する。その後は、図１４及び図１５を用いて説明したプロセスを実行すれば、第２の実施形態による電子部品１ａが完成する。
【0048】
以上説明した電子部品１ａの製造プロセスを用いれば、複数の誘電体膜を用いることなく、耐圧の異なる複数のキャパシタを作り分けることが可能となる。しかも、誘電体膜４の膜厚をエッチング量によって微調整することが可能である。
【0049】
図２１は、第１の変形例による電子部品１ｂの構造を説明するための略断面図である。
【0050】
図２１に示すように、第１の変形例による電子部品１ｂは、導体パターン６１，６２を含む導体層Ｍ１と、導体パターン７１，７２を含む導体層ＭＭと、導体パターン８１，８２を含む導体層Ｍ２を有し、導体パターン６１と導体パターン７１の間に第１の誘電体膜６が設けられ、導体パターン７２と導体パターン８２の間に第２の誘電体膜７が設けられた構造を有している。これにより、導体パターン６１，７１及び第１の誘電体膜６によって第１のキャパシタが構成され、導体パターン７２，８２及び第２の誘電体膜７によって第２のキャパシタが構成される。第１の誘電体膜６と第２の誘電体膜７は、膜厚が互いに異なっている。第１の変形例による電子部品１ｂが例示するように、第１のキャパシタの上部電極と第２のキャパシタの下部電極は、互いに同じ導体層（ＭＭ）に位置していても構わない。
【0051】
図２２は、第２の変形例による電子部品１ｃの構造を説明するための略断面図である。
【0052】
図２２に示すように、第２の変形例による電子部品１ｃは、導体パターン６１，６２を含む導体層Ｍ１と、導体パターン７１，７２を含む導体層ＭＭと、導体パターン８１，８２を含む導体層Ｍ２と、導体パターン９１，９２を含む導体層Ｍ３とを有し、導体パターン６１と導体パターン７１の間に第１の誘電体膜６が設けられ、導体パターン８２と導体パターン９２の間に第２の誘電体膜８が設けられた構造を有している。これにより、導体パターン６１，７１及び第１の誘電体膜６によって第１のキャパシタが構成され、導体パターン８２，９２及び第２の誘電体膜８によって第２のキャパシタが構成される。第１の誘電体膜６と第２の誘電体膜８は、膜厚が互いに異なっている。第１の変形例による電子部品１ｃが例示するように、第１のキャパシタの下部電極及び上部電極と第２のキャパシタの下部電極及び上部電極は、いずれも異なる導体層（Ｍ１，ＭＭ，Ｍ２，Ｍ３）に位置していても構わない。
【0053】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【0054】
例えば、第１及び第２の実施形態では、膜厚の異なる３つの誘電体膜を用いてキャパシタＣ１～Ｃ３を構成しているが、膜厚の異なる２つの誘電体膜を用いて２種類のキャパシタを構成しても構わないし、膜厚の異なる４以上の誘電体膜を用いて４種類以上のキャパシタを構成しても構わない。
【符号の説明】
【0055】
１，１ａ～１ｃ 電子部品
２ 基板
３ 平坦化層
４，６ 第１の誘電体膜
４ａ～４ｃ 領域
５，７，８ 第２の誘電体膜
５ａ，３１ａ～３３ａ，４１～４８ ビア
１１，１２ 絶縁層
２１～２６，３１～３３，５１～５５，５７～５９，６１，６２，７１，７２，８１，８２，９１，９２ 導体パターン
２５Ａ 第１の領域
２５Ｂ 第２の領域
Ｃ１～Ｃ３ キャパシタ
Ｅ１～Ｅ４ 端子電極
Ｌ１，Ｌ２ インダクタ
Ｍ１，ＭＭ，Ｍ２，Ｍ３ 導体層
Ｎ 内部ノード
Ｐ メッキ層
Ｓ シード層
２ 基板
３ 平坦化層
４，６ 第１の誘電体膜
４ａ～４ｃ 領域
５，７，８ 第２の誘電体膜
５ａ，３１ａ～３３ａ，４１～４８ ビア
１１，１２ 絶縁層
２１～２６，３１～３３，５１～５５，５７～５９，６１，６２，７１，７２，８１，８２，９１，９２ 導体パターン
２５Ａ 第１の領域
２５Ｂ 第２の領域
Ｃ１～Ｃ３ キャパシタ
Ｅ１～Ｅ４ 端子電極
Ｌ１，Ｌ２ インダクタ
Ｍ１，ＭＭ，Ｍ２，Ｍ３ 導体層
Ｎ 内部ノード
Ｐ メッキ層
Ｓ シード層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】