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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-10
(45)【発行日】2024-12-18
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20241211BHJP
H01L 29/78 20060101ALI20241211BHJP
H01L 29/06 20060101ALI20241211BHJP
【ＦＩ】
H01L29/78 301W
H01L29/78 301D
H01L29/06 301F
【請求項の数】
13
(21)【出願番号】P 2021094457
(22)【出願日】2021-06-04
(65)【公開番号】P2022186304
(43)【公開日】2022-12-15
【審査請求日】2023-11-06
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】小清水 亮
(72)【発明者】
【氏名】中柴 康隆
【審査官】石川 雄太郎
(56)【参考文献】
【文献】米国特許出願公開第２０１６／０００５８５８（ＵＳ，Ａ１）
【文献】特開２００１－００７３２７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０２４０６６９（ＵＳ，Ａ１）
【文献】特開２００１－０４４４３１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
半導体基板と、前記半導体基板の第１領域上に形成された第１絶縁膜と、
前記半導体基板の第２領域上に形成された第２絶縁膜と、
前記第１絶縁膜上に形成されたゲート電極と、
前記第２絶縁膜上に形成されたフィールドプレート部と、
前記半導体基板に形成された第１導電型のソース領域と、
前記半導体基板に形成された前記第１導電型のドレイン領域と、
を備える、半導体装置であって、
前記フィールドプレート部は、
前記第１導電型とは異なる第２導電型の第１半導体領域と、
前記第１導電型の第２半導体領域と、
を有し、
前記第１半導体領域は、
第１高濃度半導体領域と、
前記第１高濃度半導体領域よりも不純物濃度の低い第１低濃度半導体領域と、
を含み、
平面視において、前記第１低濃度半導体領域は、前記第１高濃度半導体領域と前記第２半導体領域との間に挟まれるように配置され、
前記第１高濃度半導体領域は、前記ソース領域と電気的に接続され、
前記第２半導体領域は、前記ドレイン領域と電気的に接続され、
前記第１低濃度半導体領域は、前記第２絶縁膜と接触している一方、
前記第１高濃度半導体領域の底部と前記第２絶縁膜との間には、前記第１低濃度半導体領域の一部分が介在する、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、前記フィールドプレート部は、前記第１半導体領域と前記第２半導体領域とによって形成されたｐｎ接合を有する、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、前記ゲート電極は、前記第１導電型の半導体膜から構成され、
前記フィールドプレート部の不純物濃度は、前記ゲート電極の不純物濃度よりも低い、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも厚い、半導体装置。
【請求項5】
請求項４に記載の半導体装置において、前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚の２倍である、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚と等しい、半導体装置。
【請求項7】
請求項１に記載の半導体装置において、前記半導体装置は、
前記第１高濃度半導体領域と電気的に接続された第１プラグと、
前記第２半導体領域と電気的に接続された第２プラグと、
前記第１プラグと電気的に接続された第１配線と、
前記第２プラグと電気的に接続された第２配線と、
を有し、
平面視において、前記第１配線は、前記第１プラグから前記第２配線側にはみ出た第１はみ出し部位を含み、
平面視において、前記第２配線は、前記第２プラグから前記第１配線側にはみ出た第２はみ出し部位を含む、半導体装置。
【請求項8】
請求項７に記載の半導体装置において、前記第１はみ出し部位の第１幅は、０．４μｍ以上１．０μｍ以下であり、
前記第２はみ出し部位の第２幅も、０．４μｍ以上１．０μｍ以下である、半導体装置。
【請求項9】
請求項１に記載の半導体装置において、前記第２半導体領域は、前記第２絶縁膜と接触している、半導体装置。
【請求項10】
請求項１に記載の半導体装置において、前記フィールドプレート部は、アモルファス半導体膜から構成されている、半導体装置。
【請求項11】
請求項１に記載の半導体装置において、前記フィールドプレート部は、単結晶半導体膜から構成されている、半導体装置。
【請求項12】
請求項１に記載の半導体装置において、前記ソース領域に第１電位が供給され、かつ、前記ドレイン領域に前記第１電位よりも高い第２電位が供給される場合、前記フィールドプレート部は、空乏化する領域を含む、半導体装置。
【請求項13】
請求項１に記載に半導体装置において、前記ソース領域に第１電位が供給され、かつ、前記ドレイン領域に前記第１電位よりも高い第２電位が供給される場合、前記第１低濃度半導体領域は、空乏化する、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、横方向拡散ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ：Lateral Defused Metal Oxide Semiconductor Field Effect Transistor）を含む半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
非特許文献１には、ＬＤＭＯＳＦＥＴの高性能化に関する研究が記載されている。
【先行技術文献】
【非特許文献】
【0003】
【文献】著者：三好智之，東北大学研究論文「高耐圧集積回路向け横型拡散ＭＯＳＦＥＴの高性能化に関する研究」，東北大学機関リポジトリ，学位授与番号「１１３０１甲第１６６２９号」
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＬＤＭＯＳＦＥＴにおいては、高耐圧化とオン抵抗低減とが互いにトレードオフの関係にある。例えば、ＬＤＭＯＳＦＥＴの高耐圧化を図るためには、ドリフト層の不純物濃度を低くする必要がある。ところが、ドリフト層の不純物濃度を低くすると、オン抵抗が増加する。逆に、オン抵抗を低減するために、ドリフト層の不純物濃度を高くすると、ソース領域とドレイン領域との間において空乏層が延びにくくなる。この結果、ソース領域近傍のドリフト層において、等電位線の間隔が狭くなって電界強度が増加してしまい、ＬＤＭＯＳＦＥＴの耐圧が低下する。したがって、互いにトレードオフの関係にある高耐圧化とオン抵抗低減を両立させるための工夫が望まれている。
【課題を解決するための手段】
【0005】
一実施の形態における半導体装置には、第１導電型とは異なる第２導電型の第１半導体領域と、第１導電型の第２半導体領域とを有するフィールドプレート部が設けられている。そして、第１半導体領域は、ソース領域と電気的に接続されている一方、第２半導体領域は、ドレイン領域と電気的に接続されている。
【発明の効果】
【0006】
一実施の形態によれば、半導体装置の性能を向上することができる。
【図面の簡単な説明】
【0007】
【図1】実施の形態における半導体装置のデバイス構造を説明する断面図である。
【図2】半導体装置の平面レイアウト構成を模式的に示す図である。
【図3】耐圧と規格化オン抵抗との関係を示す両対数グラフである。
【図4】実施の形態における半導体装置の製造工程を示す断面図である。
【図9】実施の形態における半導体装置の製造工程を示す断面図である。
【図20】耐圧向上に対する工夫を施したＬＤＭＯＳＦＥＴの構造部位を模式的に示す図であり、具体的には、フィールドプレート部において、耐圧向上のための工夫を施した構造部位を示す模式図である。
【図21】（ａ）は、第１工夫点を採用しない構成において等電位線分布が密となることを説明する模式図であり、（ｂ）は、第１工夫点を採用する構成によって等電位線分布が密となりにくくなることを説明する模式図である。
【図22】（ａ）は、第２工夫点を採用しない構成において等電位線分布が密となることを説明する模式図であり、（ｂ）は、第２工夫点を採用する構成によって等電位線分布が密となりにくくなることを説明する模式図である。
【図23】絶縁膜の膜厚とＬＤＭＯＳＦＥＴの耐圧）との関係を示すグラフである。
【図24】絶縁膜における等電位線分布を模式的に示す図である。
【図25】絶縁膜が薄い場合の等電位線分布を模式的に示す図である。
【図26】絶縁膜が厚い場合の等電位線分布を模式的に示す図である。
【発明を実施するための形態】
【0008】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0009】
＜関連技術の説明＞
本明細書でいう関連技術とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。
本明細書でいう関連技術とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。
【0010】
例えば、ＬＤＭＯＳＦＥＴのデバイス構造として、ソース領域とドレイン領域との間の耐圧を確保するために、ソース領域とドレイン領域との間にドレイン領域よりも低濃度のドリフト層を設ける技術がある。そして、このデバイス構造を前提として、ドリフト層の表面に厚い（２００ｎｍ程度）のＬＯＣＯＳ構造を設けることによって耐圧を確保する技術がある。本明細書では、この技術を第１関連技術と呼ぶことにする。また、ドリフト層に溝を設けて、この溝に絶縁膜を埋め込んだＳＴＩ構造によって耐圧を確保する技術がある。本明細書では、この技術を第２関連技術と呼ぶことにする。このような第１関連技術および第２関連技術の根底にある思想は、ＬＯＣＯＳ構造やＳＴＩ構造を構成する絶縁膜で電界を緩和させて耐圧の向上を図るという思想であり、この思想を実現するためには、ＬＯＣＯＳ構造やＳＴＩ構造を構成する絶縁膜の膜厚を厚くする必要がある。したがって、第１関連技術および第２関連技術では、ＬＤＭＯＳＦＥＴの製造コストが上昇する。
【0011】
ただし、それよりも重要な点は、ドリフト層にＬＯＣＯＳ構造やＳＴＩ構造を設けることによって耐圧の向上を図る思想は、互いにトレードオフの関係にある耐圧向上とオン抵抗低減とをバランス良く両立するためには不充分であるということである。すなわち、本発明者は、ＬＤＭＯＳＦＥＴの性能向上を図るためには、上述した第１関連技術や第２関連技術の根底にある思想から脱却しなければならないことを新規な知見として獲得している。このように、互いにトレードオフの関係にある耐圧向上とオン抵抗低減とをバランス良く両立するためには、第１関連技術や第２関連技術に根底にある思想とはまったく異なる斬新な思想が必要とされている。そこで、本発明者は、鋭意検討した結果、斬新な基本思想によって、互いにトレードオフの関係にある耐圧向上とオン抵抗低減とをバランス良く両立できることを見出したので、この点について説明する。
【0012】
＜実施の形態における基本思想＞
本実施の形態における基本思想は、例えば、ＬＯＣＯＳ構造やＳＴＩ構造のように厚い絶縁膜によって電界緩和を図る思想ではなく、ドリフト層の上方に設けられたフィールドプレート部を利用することによって、たとえドリフト層の不純物濃度を多少高くしても、ドリフト層内の等電位線に密となる領域が形成されないようにする思想である。すなわち、本実施の形態における基本思想は、フィールドプレート部に密となる領域がないような均一な等電位線分布を形成することによって、この均一な等電位線分布に滑らかに接続される等電位線分布がドリフト層内に誘発されることを利用する思想である。これにより、基本思想によれば、たとえドリフト層の不純物濃度を多少高くしても、ドリフト層に等電位線が密となる領域が形成されることを抑制できることから、耐圧を確保できる。つまり、本実施の形態における基本思想によれば、互いにトレードオフの関係にある耐圧向上とオン抵抗低減とをバランス良く両立することができる。
本実施の形態における基本思想は、例えば、ＬＯＣＯＳ構造やＳＴＩ構造のように厚い絶縁膜によって電界緩和を図る思想ではなく、ドリフト層の上方に設けられたフィールドプレート部を利用することによって、たとえドリフト層の不純物濃度を多少高くしても、ドリフト層内の等電位線に密となる領域が形成されないようにする思想である。すなわち、本実施の形態における基本思想は、フィールドプレート部に密となる領域がないような均一な等電位線分布を形成することによって、この均一な等電位線分布に滑らかに接続される等電位線分布がドリフト層内に誘発されることを利用する思想である。これにより、基本思想によれば、たとえドリフト層の不純物濃度を多少高くしても、ドリフト層に等電位線が密となる領域が形成されることを抑制できることから、耐圧を確保できる。つまり、本実施の形態における基本思想によれば、互いにトレードオフの関係にある耐圧向上とオン抵抗低減とをバランス良く両立することができる。
【0013】
特に、本実施の形態における基本思想では、フィールドプレート部に幅の広い空乏層を形成するによって、密となる領域がないような均一な等電位線分布をフィールドプレート部の空乏層内に形成し、この均一な等電位分布に滑らかに接続される等電位線分布がドリフト層内に形成された空乏層に誘発されるというメカニズムを利用している。
【0014】
このメカニズムで重要な点は、フィールドプレート部とドリフト層とのチャージバランスである。なぜなら、フィールドプレート部とドリフト層とのチャージバランスを適切に設定することによって、密となる領域がないような均一な等電位線分布をフィールドプレート部の空乏層内に形成し、この均一な等電位分布に滑らかに接続される等電位線分布がドリフト層内に形成された空乏層に誘発されるようにできるからである。
【0015】
したがって、本実施の形態における基本思想は、ドリフト層とドリフト層の上方に設けられたフィールドプレート部とのチャージバランスで電界緩和を図る思想ということができる。すなわち、基本思想は、ドリフト層とフィールドプレート部とのチャージバランスを適切に設定することによって、互いにトレードオフの関係にある耐圧向上とオン抵抗低減とをバランス良く両立するという思想である。以下では、このようなメカニズムに基づく基本思想を具現化した具体的態様について説明する。
【0016】
＜ＬＤＭＯＳＦＥＴのデバイス構造＞
図１は、本実施の形態における半導体装置のデバイス構造を説明する断面図である。
図１は、本実施の形態における半導体装置のデバイス構造を説明する断面図である。
【0017】
図１において、半導体基板１には、素子分離領域１０が形成されており、この素子分離領域１０で囲まれた活性領域（アクティブ領域）にＬＤＭＯＳＦＥＴが形成されている。ＬＤＭＯＳＦＥＴは、半導体基板１に形成されたｎ型半導体層であるドリフト層１１と、このドリフト層１１と接するｐ型半導体領域であるｐ型ボディ領域１２を有している。
【0018】
そして、半導体基板１上には、ゲート絶縁膜１３を介して、ゲート電極１４が形成されている。また、半導体基板１上には、絶縁膜１５を介してフィールドプレート部１６が形成されている。このフィールドプレート部１６は、半導体領域から構成されており、高濃度ｐ型半導体領域１７と、高濃度ｐ型半導体領域１７よりも不純物濃度の低い低濃度ｐ型半導体領域１８と、高濃度ｎ型半導体領域１９から構成されている。そして、低濃度ｐ型半導体領域１８は、高濃度ｐ型半導体領域１７と高濃度ｎ型半導体領域１９との間に挟まれるように配置されている。したがって、フィールドプレート部１６は、低濃度ｐ型半導体領域１８と高濃度ｎ型半導体領域１９との接合面に形成されたｐｎ接合を有していることになる。ここで、ゲート電極１４は、例えば、ｎ型半導体膜であるｎ型ポリシリコン膜から構成されており、フィールドプレート部１６の不純物濃度は、ゲート電極１４の不純物濃度よりも低くなっている。フィールドプレート部１６は、例えば、アモルファスシリコン膜に代表されるアモルファス半導体膜や、単結晶シリコン膜に代表される単結晶半導体膜から構成される。
【0019】
なお、絶縁膜１５の膜厚は、ゲート絶縁膜１３の膜厚よりも厚い。例えば、絶縁膜１５の膜厚は、ゲート絶縁膜１３の膜厚の２倍程度である。ただし、絶縁膜１５の膜厚は、必ずしもゲート絶縁膜１３の膜厚よりも厚い必要はなく、例えば、絶縁膜１５の膜厚は、ゲート絶縁膜１３の膜厚と等しくてもよい。
【0020】
また、ドリフト層１１には、高濃度ｎ型半導体領域からなるドレイン領域２０が形成されている。一方、ｐ型ボディ領域１２には、高濃度ｎ型半導体領域からなるソース領域２１と、高濃度ｐ型半導体領域からなるｐ型ボディコンタクト領域２２が形成されている。
【0021】
このように構成されているＬＤＭＯＳＦＥＴを覆うように層間絶縁膜２３が形成されており、この層間絶縁膜２３には、層間絶縁膜２３を貫通する複数のプラグ２４が形成されている。複数のプラグ２４には、ｐ型ボディコンタクト領域２２と電気的に接続される「プラグ２４Ａ」、ソース領域２１と電気的に接続される「プラグ２４Ｂ」、フィールドプレート部１６の高濃度ｐ型半導体領域１７と電気的に接続される「プラグ２４Ｃ」、フィールドプレート部１６の高濃度ｎ型半導体領域１９と電気的に接続される「プラグ２４Ｄ」およびドレイン領域２０と電気的に接続される「プラグ２４Ｅ」が含まれる。
【0022】
そして、図１に示すように、複数のプラグ２４が形成された層間絶縁膜２３上には、配線２５Ａおよび配線２５Ｂが形成されている。配線２５Ａは、「プラグ２４Ａ」、「プラグ２４Ｂ」および「プラグ２４Ｃ」と接続されている。一方、配線２５Ｂは、「プラグ２４Ｄ」および「プラグ２４Ｅ」と電気的に接続されている。
【0023】
したがって、図１に示すように、フィールドプレート部１６の高濃度ｐ型半導体領域１７は、ソース領域２１およびｐ型ボディコンタクト領域２２と電気的に接続されていることになる。一方、フィールドプレート部１６の高濃度ｎ型半導体領域１９は、ドレイン領域２０と電気的に接続されていることになる。
【0024】
ここで、ソース領域２１およびｐ型ボディコンタクト領域２２には、例えば、グランド電位（０Ｖ）が印加される。したがって、フィールドプレート部１６の高濃度ｐ型半導体領域１７および高濃度ｐ型半導体領域１７と電気的に接続されている低濃度ｐ型半導体領域１８には、「０Ｖ」が印加される。これに対し、ドレイン領域２０には、例えば、８０Ｖ以上の正電位が印加される。したがって、フィールドプレート部１６の高濃度ｎ型半導体領域１９には、「８０Ｖ以上の正電位」が印加される。
【0025】
このとき、ソース領域２１に「０Ｖ」（第１電位）が供給され、かつ、ドレイン領域２０に「０Ｖ」よりも高い正電位（第２電位）が供給される場合、フィールドプレート部１６は、空乏化する領域を含む。詳細には、低濃度ｐ型半導体領域１８は空乏化する。
【0026】
＜ＬＤＭＯＳＦＥＴの動作＞
続いて、図１を参照しながら、ＬＤＭＯＳＦＥＴの動作について説明する。
続いて、図１を参照しながら、ＬＤＭＯＳＦＥＴの動作について説明する。
【0027】
まず、ＬＤＭＯＳＦＥＴのオン動作を説明する。図１において、例えば、ソース領域２１に「０Ｖ」を印加するとともにドレイン領域２０に「８０Ｖ以上の正電位」を印加した状態で、ゲート電極１４にしきい値電圧以上のゲート電圧を印加する。これにより、ゲート絶縁膜１３を介してゲート電極１４の下方に位置するｐ型ボディ領域１２の表面にｎ型反転層からなるチャネルが形成される。これにより、電子は、ソース領域２１→チャネル（ｎ型反転層）→ドリフト層１１→ドレイン領域２０の経路で流れる。言い換えれば、上述した経路の反対経路で電流が流れる。これにより、ＬＤＭＯＳＦＥＴがオンする。
【0028】
次に、ＬＤＭＯＳＦＥＴのオフ動作について説明する。図１において、ＬＤＭＯＳＦＥＴに電流が流れている状態で、ゲート電極１４にしきい値電圧よりも小さなゲート電圧を印加する。この結果、ｐ型ボディ領域１２の表面に形成されているチャネル（ｎ型反転層）が消滅する。これにより、ソース領域２１からドレイン領域２０に電子が流れる経路が遮断される結果、ＬＤＭＯＳＦＥＴはオフする。このとき、ソース領域２１とｐ型ボディコンタクト領域２２とｐ型ボディ領域１２とが電気的に接続されていることから、ｐ型ボディ領域１２にも「０Ｖ」が印加されている。一方、ドリフト層１１はドレイン領域２０と電気的に接続されていることから、ドリフト層１１には「８０Ｖ以上の正電位」が印加される。このことは、ｐ型ボディ領域１２とドリフト層１１の境界面に形成されているｐｎ接合に逆バイアスが印加されることを意味する。この結果、ｐｎ接合面からｐ型ボディ領域１２とドリフト層１１の両方に空乏層が延びて、この空乏層によってソース領域２１とドレイン領域２０との間の耐圧が確保される。
【0029】
ただし、オン抵抗を低減するためにドリフト層１１の不純物濃度を高くしていると、空乏層の延びが抑制されて、空乏層内の電界強度が高くなる結果、耐圧を確保することが困難となる。だからといって、ドリフト層１１の不純物濃度を低くすると、ＬＤＭＯＳＦＥＴをオン動作させた際のオン抵抗の増加が顕在化する。
【0030】
この点に関し、本実施の形態では、互いにトレードオフの関係にある耐圧向上とオン抵抗低減とを高次元で両立するために上述した基本思想を採用している。具体的に、図１に示すように、フィールドプレート部１６の高濃度ｐ型半導体領域１７は、ソース領域２１と電気的に接続されている。一方、フィールドプレート部１６の高濃度ｎ型半導体領域１９は、ドレイン領域と電気的に接続されている。このことは、フィールドプレート部１６において、低濃度ｐ型半導体領域１８と高濃度ｎ型半導体領域１９との接合面に形成されているｐｎ接合に逆バイアスが印加されることを意味する。この結果、低濃度ｐ型半導体領域１８内に幅の広い空乏層が形成される。これにより、上述した基本思想で説明したように、密となる領域がないような均一な等電位線分布をフィールドプレート部の空乏層内に形成することができ、これによって、均一な等電位分布に滑らかに接続される等電位線分布がドリフト層内に形成された空乏層に誘発される。したがって、たとえドリフト層１１の不純物濃度を多少高くしても、ドリフト層１１に等電位線が密となる領域が形成されることを抑制できることから、耐圧を確保できる。つまり、本実施の形態における基本思想をＬＤＭＯＳＦＥＴのデバイス構造に適用すると、互いにトレードオフの関係にある耐圧向上とオン抵抗低減とをバランス良く両立することができることになる。
【0031】
＜平面レイアウト構成＞
図２は、半導体装置の平面レイアウト構成を模式的に示す図である。
図２は、半導体装置の平面レイアウト構成を模式的に示す図である。
【0032】
【0033】
図２に示すように、平面視において、配線２５Ａは、「プラグ２４Ｃ」から配線２５Ｂ側にはみ出た「第１はみ出し部位」を含む。同様に、平面視において、配線２５Ｂは、「プラグ２４Ｄ」から配線２５Ａ側にはみ出た「第２はみ出し部位」を含む。
【0034】
ここで、図１および図２に示す「第１はみ出し部位」の幅Ｌ１は、「０」よりも大きい。これにより、高濃度ｐ型半導体領域１７の端部における電界緩和を図ることができる。同様に、図１および図２に示す「第２はみ出し部位」の幅Ｌ２も、「０」よりも大きい。これにより、高濃度ｎ型半導体領域１９の端部における電界緩和を図ることができる。
【0035】
高濃度ｐ型半導体領域１７の端部における電界緩和を図る観点からは、「第１はみ出し部」の幅Ｌ１は大きいことが望ましく、高濃度ｎ型半導体領域１９の端部における電界緩和を図る観点からは、「第２はみ出し部」の幅Ｌ２も大きいことが望ましい。ただし、幅Ｌ１および幅Ｌ２を大きくしすぎると、配線２５Ａと配線２５Ｂとの間隔が狭くなる結果、配線２５Ａと配線２５Ｂの間に形成される等電位線の間隔が狭くなって、半導体装置の耐圧が低下する。このことから、例えば、「第１はみ出し部」の幅Ｌ１および「第２はみ出し部」の幅Ｌ２は、それぞれ、０．４μｍ以上１．０μｍ以下であることが望ましい。
【0036】
＜本実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。
次に、本実施の形態における特徴点について説明する。
【0037】
本実施の形態における特徴点は、例えば、図１において、ソース領域２１とドレイン領域２０との間に電位差を設けた状態において、ドリフト層１１の上方に設けられたフィールドプレート部１６に幅の広い空乏層が形成されるようにＬＤＭＯＳＦＥＴを構成する点にある。具体的には、図１に示すように、フィールドプレート部１６を高濃度ｐ型半導体領域１７と低濃度ｐ型半導体領域１８と高濃度ｎ型半導体領域１９から構成し、低濃度ｐ型半導体領域１８を高濃度ｐ型半導体領域１７と高濃度ｎ型半導体領域１９で挟む。そして、高濃度ｐ型半導体領域１７とソース領域２１とを電気的に接続するとともに、高濃度ｎ型半導体領域１９とドレイン領域２０とを電気的に接続する。これにより、低濃度ｐ型半導体領域１８と高濃度ｎ型半導体領域１９によって形成されるｐｎ接合に逆バイアスが加わることによって、低濃度ｐ型半導体領域１８が空乏化する。
【0038】
これにより、密となる領域がないような均一な等電位線分布をフィールドプレート部１６の空乏層内に形成することができる結果、この均一な等電位分布に滑らかに接続される等電位線分布がドリフト層１１内に形成された空乏層に誘発される。したがって、たとえドリフト層１１の不純物濃度を多少高くしても、ドリフト層１１に等電位線が密となる領域が形成されることを抑制できることから、耐圧を確保できる。つまり、本実施の形態における特徴点によれば、互いにトレードオフの関係にある耐圧向上とオン抵抗低減とをバランス良く両立することができる。
【0039】
特に、本実施の形態では、図１において、フィールドプレート部１６における空乏層の延びる方向と、ドリフト層１１における空乏層の延びる方向が逆方向であることか重要である。つまり、フィールドプレート部１６では、低濃度ｐ型半導体領域１８と高濃度ｎ型半導体領域１９の接合面から低濃度ｐ型半導体領域１８の内部に向かう方向（図１の左方向）に空乏層が延びる。一方、ドリフト層１１では、ドリフト層１１とｐ型ボディ領域１２との接合面からドリフト層１１の内部に向かう方向（図１の右方向）に空乏層が延びる。これにより、フィールドプレート部１６に形成された空乏層内の等電位線と、ドリフト層１１に形成された空乏層内の等電位線とが滑らかに接続されやすくなる。すなわち、逆方向に空乏層が延びる構成によって、フィールドプレート部１６に形成された空乏層内の均一な等電位線分布によって、等電位線が密となる領域が形成されないように滑らかに接続される等電位線分布がドリフト層１１に誘発されやすくなるのである。
【0040】
さらに、フィールドプレート部１６に形成される空乏層内の等電位線分布を均一にすることが重要であり、この観点から、フィールドプレート部１６は、多結晶シリコン膜に代表される多結晶半導体膜よりも、アモルファスシリコン膜に代表されるアモルファス半導体膜や単結晶シリコン膜に代表される単結晶半導体膜から構成することが望ましい。なぜなら、多結晶半導体膜は、サイズの不均一な粒界が存在することから、均一に空乏化を進行させることが難しく、このことは、空乏層内に均一な等電位線分布を生じさせることが困難になることを意味するからである。
【0041】
続いて、本実施の形態におけるＬＤＭＯＳＦＥＴの優位性を裏付けるシミュレーション結果について説明する。図３は、耐圧（ＢＶＤＳＳ）と規格化オン抵抗（相対値）との関係を示す両対数グラフである。図３において、「グラフＡ」は、第１関連技術を表すグラフであり、「グラフＢ」は、第２関連技術を表すグラフである。一方、「グラフＣ」は、本実施の形態を表すグラフである。
【0042】
例えば、ＬＤＭＯＳＦＥＴは、電力を制御するトランジスタとして使用される。この場合、ソース領域とドレイン領域との間の耐圧を向上させるとともに、オン抵抗を低くすることも重要である。この点に関し、図３に示すように、第１関連技術や第２関連技術では、８０Ｖを超える耐圧領域において、ソース領域とドレイン領域との間の耐圧とオン抵抗とのトレードオフの関係が８０Ｖよりも小さい低耐圧の傾きとは異なり、耐圧向上とオン抵抗低減との両立を図ることがさらに難しくなることがわかる。
【0043】
これに対し、図３に示すように、本実施の形態では、耐圧を維持しながら、９０Ｖを超える耐圧領域においても、オン抵抗を低減できる顕著な効果が得られることがわかる。具体的に、本実施の形態によれば、９０Ｖの耐圧を得ながら、第２関連技術よりも約２０％のオン抵抗を低減する効果が得られる。このように、本実施の形態におけるＬＤＭＯＳＦＥＴによれば、耐圧向上とオン抵抗低減とを高次元で両立することができる点で非常に優れているということができる。
【0044】
続いて、本実施の形態におけるさらなる利点について説明する。
【0045】
例えば、第１関連技術や第２関連技術は、ＬＯＣＯＳ構造やＳＴＩ構造のようにフィールドプレート部の下方に配置されている絶縁膜で電界緩和させることにより耐圧を向上させる技術であることから、絶縁膜の膜厚を厚くする必要がある。このことは、ＬＤＭＯＳＦＥＴを含む半導体装置の製造コストが上昇することを意味する。
【0046】
これに対し、本実施の形態では、フィールドプレート部１６の空乏層内に形成される均一な等電位線分布に基づいて、ドリフト層１１の空乏層内に形成される等電位線分布に密な領域が形成されないようにする技術的思想である。別の表現をすると、本実施の形態における技術的思想は、フィールドプレート部１６とドリフト層１１のチャージバランスによって電界緩和を図る思想ということができる。このことから、本実施の形態では、極端に厚い絶縁膜を必要とせず、例えば、ゲート絶縁膜１３程度の膜厚の絶縁膜を使用してもよい。このことは、本実施の形態における技術的思想が具現化されたＬＤＭＯＳＦＥＴによれば、製造コストを削減できることを意味する。つまり、本実施の形態によれば、耐圧向上とオン抵抗低減の両立を図ることができるという性能面からの利点だけでなく、製造コストを削減する面からの利点も得られる点で非常に優れているということができる。
【0047】
さらに、本実施の形態では、フィールドプレート部１６とドリフト層１１のチャージバランスを取って空乏化しやすくしていることから、ドレイン領域２０に印加されるドレイン電圧が低くても空乏化を早く生じさせることができる。したがって、ゲート電極１４とドレイン領域２０との間の帰還容量（Ｃｒｓｓ）を小さくすることができる。帰還容量が大きくなるほどスイッチング速度が遅くなるとともに、スイッチング損失も大きくなることから、帰還容量を小さくできる本実施の形態におけるＬＤＭＯＳＦＥＴによれば、電力ロスおよび誤ターンオンのリスクを低減できる利点も得られる。
【0048】
＜半導体装置の製造方法＞
次に、本実施の形態における半導体装置の製造方法について説明する。
次に、本実施の形態における半導体装置の製造方法について説明する。
【0049】
ここで、上述したように、フィールドプレート部１６に形成される空乏層に均一な等電位線分布を生じさせる観点から、フィールドプレート部１６は、多結晶半導体膜よりもアモルファス半導体膜や単結晶半導体膜から構成することが望ましい。
【0050】
そこで、「半導体装置の第１製造方法」として、フィールドプレート部１６をアモルファスシリコン膜から構成する半導体装置の製造方法を説明する一方、「半導体装置の第２製造方法」として、フィールドプレート部１６を単結晶シリコン膜から構成する半導体装置の製造方法を説明することにする。
【0051】
＜＜半導体装置の第１製造方法＞＞
まず、図４に示すように、半導体基板１に素子分離領域１０を形成した後、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１の内部にドリフト層１１とｐ型ボディ領域１２を形成する。ドリフト層１１は、半導体基板１にｎ型不純物（ドナー）であるリンを導入することにより形成される。一方、ｐ型ボディ領域１２は、半導体基板１にｐ型不純物（アクセプタ）であるボロンを導入することにより形成される。その後、例えば、熱酸化法を使用することにより、半導体基板１の表面の第１領域に酸化シリコン膜からなるゲート絶縁膜１３を形成し、半導体基板１の表面の第２領域に酸化シリコン膜からなる絶縁膜１５を形成する。この絶縁膜１５は、例えば、ゲート絶縁膜１３よりも膜厚が厚くなるように形成される。
まず、図４に示すように、半導体基板１に素子分離領域１０を形成した後、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１の内部にドリフト層１１とｐ型ボディ領域１２を形成する。ドリフト層１１は、半導体基板１にｎ型不純物（ドナー）であるリンを導入することにより形成される。一方、ｐ型ボディ領域１２は、半導体基板１にｐ型不純物（アクセプタ）であるボロンを導入することにより形成される。その後、例えば、熱酸化法を使用することにより、半導体基板１の表面の第１領域に酸化シリコン膜からなるゲート絶縁膜１３を形成し、半導体基板１の表面の第２領域に酸化シリコン膜からなる絶縁膜１５を形成する。この絶縁膜１５は、例えば、ゲート絶縁膜１３よりも膜厚が厚くなるように形成される。
【0052】
次に、図５に示すように、例えば、ＣＶＤ法（Chemical Vapor Deposition）を使用することにより、ゲート絶縁膜１３上および絶縁膜１５上にアモルファスシリコン膜３０を形成する。そして、イオン注入法を使用することにより、アモルファスシリコン膜３０にｐ型不純物であるボロンを導入する。
【0053】
続いて、図６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１の第１領域に形成されているアモルファスシリコン膜３０にｎ型不純物であるリンを導入する。このとき、アモルファスシリコン膜３０のうち、ｎ型不純物であるリンを導入した領域においては、アモルファスシリコン膜３０をポリシリコン化してもよい。このようにして、第１領域に形成されているアモルファスシリコン膜３０は、ｎ型アモルファスシリコン膜またはｎ型ポリシリコン膜となる一方、第２領域に形成されているアモルファスシリコン膜３０は、ｐ型アモルファスシリコン膜となる。
【0054】
そして、図７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、アモルファスシリコン膜３０をパターニングする。これにより、ゲート絶縁膜１３上にゲート電極１４を形成することができるとともに、絶縁膜１５上にフィールドプレート部１６を形成することができる。この段階において、フィールドプレート部１６は、低濃度ｐ型半導体領域１８から構成されている。
【0055】
次に、図８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、フィールドプレート部１６に高濃度ｐ型半導体領域１７と高濃度ｎ型半導体領域１９を形成する。高濃度ｐ型半導体領域１７は、フィールドプレート部１６にｐ型不純物であるボロンを導入することにより形成することができる。一方、高濃度ｎ型半導体領域１９は、フィールドプレート部１６にｎ型不純物であるリンを導入することにより形成することができる。この結果、フィールドプレート部１６は、高濃度ｐ型半導体領域１７と低濃度ｐ型半導体領域１８と高濃度ｎ型半導体領域１９から構成されることになる。
【0056】
その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、ドリフト層１１にドレイン領域２０を形成するとともに、ｐ型ボディ領域１２にソース領域２１およびｐ型ボディコンタクト領域２２を形成する。ドレイン領域２０およびソース領域２１は、ｎ型不純物であるリンを導入することにより形成できる。一方、ｐ型ボディコンタクト領域２２は、ｐ型不純物であるボロンを導入することにより形成できる。
【0057】
このようにして、ＬＤＭＯＳＦＥＴを形成した後、配線工程を実施する。具体的には、図１に示すように、ＬＤＭＯＳＦＥＴを覆うように層間絶縁膜２３を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜２３に複数のコンタクトホールを形成した後、複数のコンタクトホールのそれぞれに導体膜を埋め込むことにより複数のプラグ２４を形成する。続いて、複数のプラグ２４を形成した層間絶縁膜２３上に配線２５Ａおよび配線２５Ｂを形成する。
【0058】
ここで、図１に示すように、プラグ２４Ａ～プラグ２４Ｃおよび配線２５Ａによって、フィールドプレート部１６の高濃度ｐ型半導体領域１７は、ソース領域２１およびｐ型ボディコンタクト領域２２と電気的に接続される。一方、プラグ２４Ｄ～プラグ２４Ｅおよび配線２５Ｂによって、フィールドプレート部１６の高濃度ｎ型半導体領域１９は、ドレイン領域２０と電気的に接続される。以上のようにして、本実施の形態におけるフィールドプレート構造を有するＬＤＭＯＳＦＥＴを製造することができる。
【0059】
＜＜半導体装置の第２製造方法＞＞
まず、図９に示すように、支持基板４０と支持基板４０上に形成された絶縁膜１５と絶縁膜１５上に形成された単結晶シリコン層５０とを有するＳＯＩ基板１Ａを用意する。
まず、図９に示すように、支持基板４０と支持基板４０上に形成された絶縁膜１５と絶縁膜１５上に形成された単結晶シリコン層５０とを有するＳＯＩ基板１Ａを用意する。
【0060】
次に、図１０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ＳＯＩ基板１Ａに素子分離溝６０を形成する。
【0061】
そして、図１１に示すように、素子分離溝６０に絶縁膜を埋め込むことにより、ＳＯＩ基板１Ａに素子分離領域１０を形成する。
【0062】
続いて、図１２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ＳＯＩ基板１Ａの内部にドリフト層１１とｐ型ボディ領域１２を形成する。ドリフト層１１は、ＳＯＩ基板１Ａにｎ型不純物（ドナー）であるリンを導入することにより形成される。一方、ｐ型ボディ領域１２は、ＳＯＩ基板１Ａにｐ型不純物（アクセプタ）であるボロンを導入することにより形成される。
【0063】
その後、図１３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、単結晶シリコン層５０にｐ型不純物であるボロンを導入する。
【0064】
次に、図１４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、素子分離領域１０の表面をリセスする。その後、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、単結晶シリコン層５０をパターニングする。これにより、絶縁膜１５上にフィールドプレート部１６を形成することができる。この段階において、フィールドプレート部１６は、低濃度ｐ型半導体領域１８から構成されている。
【0065】
続いて、例えば、エッチバック技術を使用することにより、図１６に示すように、フィールドプレート部１６から露出する絶縁膜１５を除去する。そして、図１７に示すように、例えば、熱酸化法を使用して、絶縁膜１５を除去した領域にゲート絶縁膜１３を形成する。さらに、例えば、ＣＶＤ法を使用することにより、ＳＯＩ基板１Ａを覆うように、ポリシリコン膜を形成し、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングする。これにより、ゲート絶縁膜１３上にゲート電極１４を形成することができる。
【0066】
次に、図１８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、フィールドプレート部１６に高濃度ｐ型半導体領域１７と高濃度ｎ型半導体領域１９を形成する。高濃度ｐ型半導体領域１７は、フィールドプレート部１６にｐ型不純物であるボロンを導入することにより形成することができる。一方、高濃度ｎ型半導体領域１９は、フィールドプレート部１６にｎ型不純物であるリンを導入することにより形成することができる。この結果、フィールドプレート部１６は、高濃度ｐ型半導体領域１７と低濃度ｐ型半導体領域１８と高濃度ｎ型半導体領域１９から構成されることになる。
【0067】
その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、ドリフト層１１にドレイン領域２０を形成するとともに、ｐ型ボディ領域１２にソース領域２１およびｐ型ボディコンタクト領域２２を形成する。ドレイン領域２０およびソース領域２１は、ｎ型不純物であるリンを導入することにより形成できる。一方、ｐ型ボディコンタクト領域２２は、ｐ型不純物であるボロンを導入することにより形成できる。
【0068】
このようにして、ＬＤＭＯＳＦＥＴを形成した後、配線工程を実施する。具体的には、図１９に示すように、ＬＤＭＯＳＦＥＴを覆うように層間絶縁膜２３を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜２３に複数のコンタクトホールを形成した後、複数のコンタクトホールのそれぞれに導体膜を埋め込むことにより複数のプラグ２４を形成する。続いて、複数のプラグ２４を形成した層間絶縁膜２３上に配線２５Ａおよび配線２５Ｂを形成する。
【0069】
ここで、図１９に示すように、プラグ２４Ａ～プラグ２４Ｃおよび配線２５Ａによって、フィールドプレート部１６の高濃度ｐ型半導体領域１７は、ソース領域２１およびｐ型ボディコンタクト領域２２と電気的に接続される。一方、プラグ２４Ｄ～プラグ２４Ｅおよび配線２５Ｂによって、フィールドプレート部１６の高濃度ｎ型半導体領域１９は、ドレイン領域２０と電気的に接続される。以上のようにして、本実施の形態におけるフィールドプレート構造を有するＬＤＭＯＳＦＥＴを製造することができる。
【0070】
＜耐圧を向上させるためのさらなる工夫＞
本発明者は、ＬＤＭＯＳＦＥＴのさらなる耐圧向上を図るため、鋭意検討した結果、以下に示すように、等電位線分布に密となる領域が形成されにくくするための複数の工夫点を想到したので、これらの工夫点について説明する。
本発明者は、ＬＤＭＯＳＦＥＴのさらなる耐圧向上を図るため、鋭意検討した結果、以下に示すように、等電位線分布に密となる領域が形成されにくくするための複数の工夫点を想到したので、これらの工夫点について説明する。
【0071】
図２０は、耐圧向上に対する工夫を施したＬＤＭＯＳＦＥＴの構造部位を模式的に示す図であり、具体的には、フィールドプレート部１６において、耐圧向上のための工夫を施した構造部位を示す模式図である。
【0072】
図２０において、「丸印Ａ」で囲んだ高濃度ｐ型半導体領域１７に関する工夫点が「第１工夫点」であり、「丸印Ｂ」で囲んだ高濃度ｎ型半導体領域１９に関する工夫点が「第２工夫点」である。さらに、「丸印Ｃ」で囲んだ絶縁膜１５に関する工夫点が「第３工夫点」である。以下では、上述した３つの工夫点のそれぞれについて説明する。
【0073】
＜＜第１工夫点＞＞
図２０において、第１工夫点は、フィールドプレート部１６の低濃度ｐ型半導体領域１８が絶縁膜１５と接している一方、高濃度ｐ型半導体領域１７の底部と絶縁膜１５との間には、低濃度ｐ型半導体領域１８の一部が介在する点にある。言い換えれば、第１工夫点は、高濃度ｐ型半導体領域１７の厚さは、フィールドプレート部１６の厚さよりも小さく、かつ、高濃度ｐ型半導体領域１７は絶縁膜１５と接していない点にある。
図２０において、第１工夫点は、フィールドプレート部１６の低濃度ｐ型半導体領域１８が絶縁膜１５と接している一方、高濃度ｐ型半導体領域１７の底部と絶縁膜１５との間には、低濃度ｐ型半導体領域１８の一部が介在する点にある。言い換えれば、第１工夫点は、高濃度ｐ型半導体領域１７の厚さは、フィールドプレート部１６の厚さよりも小さく、かつ、高濃度ｐ型半導体領域１７は絶縁膜１５と接していない点にある。
【0074】
これにより、フィールドプレート部１６のソース端側（左側）で等電位線分布に密となる領域が形成されにくくなるため、ＬＤＭＯＳＦＥＴの耐圧を向上することができる。
【0075】
以下に、この定性的な理由について説明する。
【0076】
図２１は、第１工夫点によれば、等電位線分布に密となる領域が形成されにくくなることを説明する図である。特に、図２１（ａ）は、第１工夫点を採用しない構成において等電位線分布が密となることを説明する模式図であり、図２１（ｂ）は、第１工夫点を採用する構成によって等電位線分布が密となりにくくなることを説明する模式図である。
【0077】
具体的に、図２１（ａ）では、高濃度ｐ型半導体領域１７が絶縁膜１５にまで届いている。この場合、高濃度ｐ型半導体領域１７の不純物濃度が高く、高濃度ｐ型半導体領域１７に等電位線が入り込まないことを考慮すると、太線で示す等電位線分布は密になる。すなわち、図２１（ａ）では、等電位線間隔が狭くなる結果、電界集中が生じて、ＬＤＭＯＳＦＥＴの耐圧が低下しやすくなる。
【0078】
これに対し、図２１（ｂ）では、、高濃度ｐ型半導体領域１７が絶縁膜１５にまで届いていない。この場合、高濃度ｐ型半導体領域１７の不純物濃度が高く、高濃度ｐ型半導体領域１７に等電位線が入り込まないことを考慮すると、太線で示す等電位線分布は、図２１（ａ）に比べて密になりにくくなる。すなわち、図２１（ｂ）では、等電位線間隔が広くなる結果、電界集中が抑制されて、ＬＤＭＯＳＦＥＴの耐圧を向上できる。
【0079】
【0080】
＜＜第２工夫点＞＞
図２０において、第２工夫点は、フィールドプレート部１６の低濃度ｐ型半導体領域１８が絶縁膜１５と接しているとともに、高濃度ｎ型半導体領域１９の底部も絶縁膜１５と接している点にある。言い換えれば、第２工夫点は、高濃度ｎ型半導体領域１９の厚さは、フィールドプレート部１６の厚さと等しく、かつ、高濃度ｎ型半導体領域１９は絶縁膜１５にまで届いている点にある。
図２０において、第２工夫点は、フィールドプレート部１６の低濃度ｐ型半導体領域１８が絶縁膜１５と接しているとともに、高濃度ｎ型半導体領域１９の底部も絶縁膜１５と接している点にある。言い換えれば、第２工夫点は、高濃度ｎ型半導体領域１９の厚さは、フィールドプレート部１６の厚さと等しく、かつ、高濃度ｎ型半導体領域１９は絶縁膜１５にまで届いている点にある。
【0081】
これにより、フィールドプレート部１６のドレイン端側（右側）で等電位線分布に密となる領域が形成されにくくなるため、ＬＤＭＯＳＦＥＴの耐圧を向上することができる。
【0082】
以下に、この定性的な理由について説明する。
【0083】
例えば、上述した第１工夫点によって、ソース端側の等電位線分布に密となる領域が形成されにくくなることを考慮すると、ドレイン端側においても、第１工夫点と同様の構成を採用することによって、フィールドプレート部１６のドレイン端側で等電位線分布に密となる領域が形成されにくくなり、ＬＤＭＯＳＦＥＴの耐圧を向上することができるのではないかと考えることができる。
【0084】
ところが、フィールドプレート部１６のドレイン端側では、高濃度ｎ型半導体領域１９の下方に高濃度ｎ型半導体領域から構成されるドレイン領域２０が存在することに起因して、第１工夫点ではなく、上述した第２工夫点を採用したほうがフィールドプレート部１６のドレイン端側で等電位線分布に密となる領域が形成されにくくなり、ＬＤＭＯＳＦＥＴの耐圧を向上することができるのである。
【0085】
以下に、この定性的な理由について説明する。
【0086】
図２２は、第２工夫点によれば、等電位線分布に密となる領域が形成されにくくなることを説明する図である。特に、図２２（ａ）は、第２工夫点を採用しない構成において等電位線分布が密となることを説明する模式図であり、図２２（ｂ）は、第２工夫点を採用する構成によって等電位線分布が密となりにくくなることを説明する模式図である。
【0087】
具体的に、図２２（ａ）では、高濃度ｎ型半導体領域１９が絶縁膜１５にまで届いていない。この場合、高濃度ｎ型半導体領域１９の不純物濃度およびドレイン領域２０の不純物濃度が高く、高濃度ｎ型半導体領域１９およびドレイン領域２０に等電位線が入り込まないことを考慮すると、等電位線分布は屈曲する。これにより、高濃度ｎ型半導体領域１９とドレイン領域２０の間に等電位線が入り込んで、等電位線分布に密となる領域が形成される。この結果、電界集中が生じて、ＬＤＭＯＳＦＥＴの耐圧が低下しやすくなる。
【0088】
これに対し、図２２（ｂ）では、高濃度ｎ型半導体領域１９が絶縁膜１５にまで届いている。この場合、高濃度ｎ型半導体領域１９とドレイン領域２０との間に等電位線が入り込まないため、等電位線分布は、図２２（ａ）に比べて密になりにくくなる。すなわち、図２２（ｂ）では、高濃度ｎ型半導体領域１９とドレイン領域２０の間に等電位線が入り込まない結果、等電位線分布に密となる領域が形成されないことから、電界集中が抑制されて、ＬＤＭＯＳＦＥＴの耐圧を向上できる。
【0089】
【0090】
＜＜第３工夫点＞＞
図２３は、絶縁膜１５の膜厚（ＴＯＸ）とＬＤＭＯＳＦＥＴの耐圧（ＢＶＤＳＳ）との関係を示すグラフである。ゲート絶縁膜１３の膜厚は、例えば、２５ｎｍであり、この場合、図２３に示すように、絶縁膜１５の膜厚がゲート絶縁膜よりも厚い５０ｎｍ程度であると、耐圧を向上する観点から最適であることがわかる。例えば、ゲート絶縁膜１３は、チャネル抵抗を低減する観点から薄い方が望ましいことため、ゲート絶縁膜１３の膜厚＜絶縁膜１５の膜厚の関係を満たすことが耐圧向上とオン抵抗低減とを両立するために有利であることがわかる。具体的には、絶縁膜１５の膜厚をゲート絶縁膜１３の膜厚の２倍程度に設定することが、互いにトレードオフの関係にある耐圧向上とオン抵抗低減とを高次元で両立させるために有用であることがわかる。
図２３は、絶縁膜１５の膜厚（ＴＯＸ）とＬＤＭＯＳＦＥＴの耐圧（ＢＶＤＳＳ）との関係を示すグラフである。ゲート絶縁膜１３の膜厚は、例えば、２５ｎｍであり、この場合、図２３に示すように、絶縁膜１５の膜厚がゲート絶縁膜よりも厚い５０ｎｍ程度であると、耐圧を向上する観点から最適であることがわかる。例えば、ゲート絶縁膜１３は、チャネル抵抗を低減する観点から薄い方が望ましいことため、ゲート絶縁膜１３の膜厚＜絶縁膜１５の膜厚の関係を満たすことが耐圧向上とオン抵抗低減とを両立するために有利であることがわかる。具体的には、絶縁膜１５の膜厚をゲート絶縁膜１３の膜厚の２倍程度に設定することが、互いにトレードオフの関係にある耐圧向上とオン抵抗低減とを高次元で両立させるために有用であることがわかる。
【0091】
ここで、図２３に示すグラフから、絶縁膜１５の膜厚は薄すぎても耐圧が低下する一方、絶縁膜１５の膜厚が厚すぎても耐圧が低下する理由について説明する。
【0092】
図２４は、絶縁膜１５における等電位線分布を模式的に示す図である。図２４に示すように、絶縁膜１５の内部において、等電位線は、傾斜した直線となる。このことを前提として、図２５および図２６を使用して、絶縁膜１５の膜厚は薄すぎても耐圧が低下する一方、絶縁膜１５の膜厚が厚すぎても耐圧が低下する理由を説明する。
【0093】
図２５は、絶縁膜１５が薄い場合の等電位線分布を模式的に示す図である。図２５から定性的に、絶縁膜１５の膜厚が薄くなると、等電位線分布がソース側にシフトする結果、ソース側において等電位線が密となって、電界集中が起こりやすくなることがわかる。すなわち、絶縁膜１５の膜厚が薄すぎると、ソース側に電界集中が生じやすくなり、この電界集中に起因する耐圧低下が顕在化するのである。
【0094】
これに対し、図２６は、絶縁膜１５が厚い場合の等電位線分布を模式的に示す図である。図２６から定性的に、絶縁膜１５の膜厚が厚くなると、等電位線分布がドレイン側にシフトする結果、ドレイン側において等電位線が密となって、電界集中が起こりやすくなることがわかる。すなわち、絶縁膜１５の膜厚が厚すぎると、ドレイン側に電界集中が生じやすくなり、この電界集中に起因する耐圧低下が顕在化するのである。
【0095】
以上のことから、絶縁膜１５の膜厚が薄すぎても耐圧低下が生じるとともに、絶縁膜１５の膜厚が厚すぎても耐圧低下が生じることが理解される。これにより、図２３に示すグラフの特性を理解することができる。したがって、絶縁膜１５の膜厚は、耐圧を向上させる観点から、薄すぎないとともに厚すぎないことが望ましいことがわかる。上述したように、絶縁膜１５の膜厚は、ゲート絶縁膜１３の膜厚の２倍程度であることが望ましい。
【0096】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0097】
前記実施の形態は、以下の形態を含む。
【0098】
（付記１）
（ａ）半導体基板の第１領域に第１絶縁膜を形成する工程、
（ｂ）前記半導体基板の第２領域に第２絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上にゲート電極を形成する工程、
（ｄ）前記第２絶縁膜上にフィールドプレート部を形成する工程、
（ｅ）前記フィールドプレート部に第２導電型の第１半導体領域を形成する工程、
（ｆ）前記フィールドプレート部に第１導電型の第２半導体領域を形成する工程、
（ｇ）前記半導体基板に前記第１導電型のソース領域を形成する工程、
（ｈ）前記半導体基板に前記第１導電型のドレイン領域を形成する工程、
（ｉ）前記第１半導体領域と前記ソース領域を電気的に接続する工程、
（ｊ）前記第２半導体領域と前記ドレイン領域を電気的に接続する工程、
を備える、半導体装置の製造方法。
（ａ）半導体基板の第１領域に第１絶縁膜を形成する工程、
（ｂ）前記半導体基板の第２領域に第２絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上にゲート電極を形成する工程、
（ｄ）前記第２絶縁膜上にフィールドプレート部を形成する工程、
（ｅ）前記フィールドプレート部に第２導電型の第１半導体領域を形成する工程、
（ｆ）前記フィールドプレート部に第１導電型の第２半導体領域を形成する工程、
（ｇ）前記半導体基板に前記第１導電型のソース領域を形成する工程、
（ｈ）前記半導体基板に前記第１導電型のドレイン領域を形成する工程、
（ｉ）前記第１半導体領域と前記ソース領域を電気的に接続する工程、
（ｊ）前記第２半導体領域と前記ドレイン領域を電気的に接続する工程、
を備える、半導体装置の製造方法。
【0099】
（付記２）
付記１に記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）少なくとも前記第２絶縁膜上にアモルファス半導体膜を形成する工程、
（ｄ２）前記アモルファス半導体膜をパターニングする工程、
を有する、半導体装置の製造方法。
付記１に記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）少なくとも前記第２絶縁膜上にアモルファス半導体膜を形成する工程、
（ｄ２）前記アモルファス半導体膜をパターニングする工程、
を有する、半導体装置の製造方法。
【0100】
（付記３）
（ａ）支持基板と、前記支持基板上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された半導体層と、を有するＳＯＩ基板を用意する工程、
（ｂ）前記半導体層を加工して、前記ＳＯＩ基板の第２領域に形成されている前記第２絶縁膜上に前記フィールドプレート部を形成する工程、
（ｃ）前記ＳＯＩ基板の第１領域に形成されている前記第２絶縁膜を除去する工程、
（ｄ）前記第１領域に第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上にゲート電極を形成する工程、
（ｆ）前記フィールドプレート部に第２導電型の第１半導体領域を形成する工程、
（ｇ）前記フィールドプレート部に第１導電型の第２半導体領域を形成する工程、
（ｈ）前記ＳＯＩ基板に前記第１導電型のソース領域を形成する工程、
（ｉ）前記ＳＯＩ基板に前記第１導電型のドレイン領域を形成する工程、
（ｊ）前記第１半導体領域と前記ソース領域とを電気的に接続する工程、
（ｋ）前記第２半導体領域と前記ドレイン領域とを電気的に接続する工程、
を備える、半導体装置の製造方法。
（ａ）支持基板と、前記支持基板上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された半導体層と、を有するＳＯＩ基板を用意する工程、
（ｂ）前記半導体層を加工して、前記ＳＯＩ基板の第２領域に形成されている前記第２絶縁膜上に前記フィールドプレート部を形成する工程、
（ｃ）前記ＳＯＩ基板の第１領域に形成されている前記第２絶縁膜を除去する工程、
（ｄ）前記第１領域に第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上にゲート電極を形成する工程、
（ｆ）前記フィールドプレート部に第２導電型の第１半導体領域を形成する工程、
（ｇ）前記フィールドプレート部に第１導電型の第２半導体領域を形成する工程、
（ｈ）前記ＳＯＩ基板に前記第１導電型のソース領域を形成する工程、
（ｉ）前記ＳＯＩ基板に前記第１導電型のドレイン領域を形成する工程、
（ｊ）前記第１半導体領域と前記ソース領域とを電気的に接続する工程、
（ｋ）前記第２半導体領域と前記ドレイン領域とを電気的に接続する工程、
を備える、半導体装置の製造方法。
【0101】
（付記４）
付記３に記載の半導体装置の製造方法において、
前記半導体層は、単結晶半導体層である、半導体装置の製造方法。
付記３に記載の半導体装置の製造方法において、
前記半導体層は、単結晶半導体層である、半導体装置の製造方法。
【符号の説明】
【0102】
１ 半導体基板
１３ ゲート絶縁膜
１４ ゲート電極
１５ 絶縁膜
１６ フィールドプレート部
１７ 高濃度ｐ型半導体領域
１８ 低濃度ｐ型半導体領域
１９ 高濃度ｎ型半導体領域
２０ ドレイン領域
２１ ソース領域
２４ プラグ
２４Ａ プラグ
２４Ｂ プラグ
２４Ｃ プラグ
２４Ｄ プラグ
２４Ｅ プラグ
１３ ゲート絶縁膜
１４ ゲート電極
１５ 絶縁膜
１６ フィールドプレート部
１７ 高濃度ｐ型半導体領域
１８ 低濃度ｐ型半導体領域
１９ 高濃度ｎ型半導体領域
２０ ドレイン領域
２１ ソース領域
２４ プラグ
２４Ａ プラグ
２４Ｂ プラグ
２４Ｃ プラグ
２４Ｄ プラグ
２４Ｅ プラグ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】