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特許7602519ファンデルワールス（ｖｄＷ）材料を取り入れたトンネル効果に基づくセレクタ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-10
(45)【発行日】2024-12-18
(54)【発明の名称】ファンデルワールス（ｖｄＷ）材料を取り入れたトンネル効果に基づくセレクタ
(51)【国際特許分類】
H10B 63/00 20230101AFI20241211BHJP
H10N 70/20 20230101ALI20241211BHJP
H10B 63/10 20230101ALI20241211BHJP
H10B 53/30 20230101ALI20241211BHJP
H10B 10/00 20230101ALI20241211BHJP
H10B 12/00 20230101ALI20241211BHJP
【ＦＩ】
H10B63/00
H10N70/20
H10B63/10
H10B53/30
H10B10/00
H10B12/00 601
【請求項の数】
18
【外国語出願】
(21)【出願番号】P 2022152737
(22)【出願日】2022-09-26
(65)【公開番号】P2023169849
(43)【公開日】2023-11-30
【審査請求日】2022-09-26
(31)【優先権主張番号】17/746,685
(32)【優先日】2022-05-17
(33)【優先権主張国・地域又は機関】US
【前置審査】
(73)【特許権者】
【識別番号】522359877
【氏名又は名称】テトラメム、インク．
(74)【代理人】
【識別番号】110001416
【氏名又は名称】弁理士法人信栄事務所
(72)【発明者】
【氏名】ミンシアン、ジャン
(72)【発明者】
【氏名】ニン、ジェイ
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開２０２０－２０５４０５（ＪＰ，Ａ）
【文献】特開２０２１－１５０５２２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ６３／００
Ｈ１０Ｎ ７０／２０
Ｈ１０Ｂ ６３／１０
Ｈ１０Ｂ ５３／３０
Ｈ１０Ｂ １０／００
Ｈ１０Ｂ １２／００
(57)【特許請求の範囲】
【請求項1】
第１電極と第２電極との間に形成される多層障壁構造を備えたセレクタであって、前記多層障壁構造は、
ファンデルワールス（ｖｄＷ）材料の複数の層を備え、
前記ファンデルワールス（ｖｄＷ）材料の複数の層は、
第１ファンデルワールス（ｖｄＷ）材料を有する第１層と、
第２ｖｄＷ材料を有する第２層と、
第３ｖｄＷ材料を有する第３層と、
を備え、
前記第１ｖｄＷ材料を有する前記第１層の第１電子親和力は、前記第２ｖｄＷ材料を有する前記第２層の第２電子親和力及び前記第３ｖｄＷ材料を有する前記第３層の第３電子親和力より低く、
前記第１ｖｄＷ材料は、前記多層障壁構造の前記ファンデルワールス（ｖｄＷ）材料のなかで最も低い電子親和力を有し、
前記第１ｖｄＷ材料は、ＷＳｅ ２ を有し、
前記第２ｖｄＷ材料は、ＭｏＳｅ ２ 、ＭｏＳ ２ 、又は、ＨｆＳ ２ のうち少なくとも一つを有する、
セレクタ。
【請求項2】
前記第１ｖｄＷ材料を有する前記第１層は、前記第２ｖｄＷ材料を有する前記第２層と前記第３ｖｄＷ材料を有する前記第３層との間に形成される、請求項１のセレクタ。
【請求項3】
前記第１ｖｄＷ材料は、ｈ‐ＢＮを有し、前記第２ｖｄＷ材料は、ＭｏＳ２、ＷＳ２、又は、ＷＳｅ２のうち少なくとも一つを有する、
請求項１のセレクタ。
【請求項4】
前記第３ｖｄＷ材料は、ＭｏＳ２、ＷＳ２、又は、ＷＳｅ２のうち少なくとも一つを有する、請求項３のセレクタ。
【請求項5】
前記多層障壁構造は、第４ｖｄＷ材料の第４層をさらに備え、前記第２ｖｄＷ材料の前記第２電子親和力は、前記第４ｖｄＷ材料の第４電子親和力より低い、
請求項１のセレクタ。
【請求項6】
前記第４ｖｄＷ材料の前記第４層は、前記第２ｖｄＷ材料を有する前記第２層と前記第１電極との間に形成される、請求項５のセレクタ。
【請求項7】
前記多層障壁構造は、第５ｖｄＷ材料の第５層をさらに備え、前記第３ｖｄＷ材料の前記第３層の前記第３電子親和力は、前記第５ｖｄＷ材料の前記第５層の第５電子親和力より低い、
請求項５のセレクタ。
【請求項8】
前記第５ｖｄＷ材料の前記第５層は、前記第３ｖｄＷ材料を有する前記第３層と前記第２電極との間に形成される、請求項７のセレクタ。
【請求項9】
前記多層障壁構造は、（２ｎ＋１）個のｖｄＷ材料の層を包含し、ｎは正の整数である、
請求項１のセレクタ。
【請求項10】
前記多層障壁構造は、三角形トンネル障壁に近似する階段状トンネル障壁を形成する、請求項１のセレクタ。
【請求項11】
第２電圧に応じて前記セレクタを通過する第２電流に対する第１電圧に応じて前記セレクタを通過する第１電流の比は、１０２以上であり、前記第２電圧は、前記第１電圧の半分である、
請求項１のセレクタ。
【請求項12】
セレクタと、前記セレクタに直列接続されるメモリデバイスとを有する装置であって、前記セレクタは、第１電極と第２電極との間に形成される多層障壁構造を備え、
前記多層障壁構造は、
ファンデルワールス（ｖｄＷ）材料の複数の層を備え、
前記ファンデルワールス（ｖｄＷ）材料の複数の層は、
第１ファンデルワールス（ｖｄＷ）材料を有する第１層と、
第２ｖｄＷ材料を有する第２層と、
第３ｖｄＷ材料を有する第３層と、
備え、
前記第１ｖｄＷ材料を有する前記第１層の第１電子親和力は、前記第２ｖｄＷ材料を有する前記第２層の第２電子親和力及び前記第３ｖｄＷ材料を有する前記第３層の第３電子親和力より低く、
前記第１ｖｄＷ材料は、前記多層障壁構造の前記ファンデルワールス（ｖｄＷ）材料のなかで最も低い電子親和力を有し、
前記多層障壁構造は、第４ｖｄＷ材料の第４層をさらに備え、
前記第２ｖｄＷ材料の前記第２電子親和力は、前記第４ｖｄＷ材料の第４電子親和力より低い、
装置。
【請求項13】
前記メモリデバイスは、メモリスタ、抵抗型ランダムアクセスメモリ（ＲＲＡＭ）、相変化メモリ（ＰＣＭ）、浮遊ゲート、スピントロニクスデバイス、動的ランダムアクセスメモリ（ＤＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、又は、静的ランダムアクセスメモリ（ＳＲＡＭ）のうち少なくとも一つを包含する、
請求項１２の装置。
【請求項14】
前記第１ｖｄＷ材料は、ｈ‐ＢＮを有し、前記第２ｖｄＷ材料は、ＭｏＳ２、ＷＳ２、又は、ＷＳｅ２のうち少なくとも一つを有する、
請求項１２の装置。
【請求項15】
前記第３ｖｄＷ材料は、ＭｏＳ２、ＷＳ２、又は、ＷＳｅ２のうち少なくとも一つを有する、請求項１４の装置。
【請求項16】
前記第１ｖｄＷ材料は、ＷＳｅ２を有し、前記第２ｖｄＷ材料は、ＭｏＳｅ２、ＭｏＳ２、又は、ＨｆＳ２のうち少なくとも一つを有する、
請求項１２の装置。
【請求項17】
前記装置は、前記第１電極と前記第２電極とを更に備える、請求項１２の装置。
【請求項18】
前記セレクタは、三角形トンネル障壁に近似する階段状トンネル障壁を有する、請求項１２の装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実装例は、概ねセレクタデバイスに、より明確にはファンデルワールス（ｖｄＷ）材料を取り入れたトンネル効果に基づくセレクタに関する。
【背景技術】
【0002】
高密度メモリと、抵抗スイッチング材料を交点で挟持する相互接続導電線を備える回路構造を含むクロスバー回路のようなコンピューティングデバイスとは、各メモリセルがセレクタデバイスとペアリングされて、選択されたメモリセルの読み取り及び書込みを可能にすることを必要とする。例えば、クロスバー回路は、メモリセルに直列接続されて読み取り又は書き込み操作を実施する為に特定のメモリセルを選択し、未選択のメモリスタを通過する不要な漏洩電流を抑制するセレクタデバイス（例えばトランジスタ）を含む１セレクタ１レジスタ（１Ｓ１Ｒ）構造を利用し得る。
【発明の概要】
【発明が解決しようとする課題】
【0003】
以下は、本開示の幾つかの態様について基本的な理解を与える為の本開示の簡単な要約である。この要約は、開示についての広範な概説ではない。本開示の主要又は重要な要素を特定することも、本開示の特定の実装例の範囲あるいは請求項の範囲を画定することも意図されていない。唯一の目的は、後で提示される詳細な記載の前置きとして、本開示の幾つかの概念を簡単な形で提示することである。
【課題を解決するための手段】
【0004】
本開示の幾つかの実施形態によれば、トンネル効果に基づくセレクタが提供される。セレクタは、第１電極と第２電極との間に形成される多層障壁構造を含む。多層障壁構造は、第１ファンデルワールス（ｖｄＷ）材料の第１層と、第２ｖｄＷ材料の第２層と、第３ｖｄＷ材料の第３層とを含む。第１ｖｄＷ材料の第１層は、第２ｖｄＷ材料の第２層と第３ｖｄＷ材料の第３層との間に形成される。第１ｖｄＷ材料の第１層の電子親和力は、第２ｖｄＷ材料の第２層の第２電子親和力及びｖｄＷ材料の第３層の電子親和力より低い。
【0005】
幾つかの実施形態において、第１ｖｄＷ材料を包含する第１層は、第２ｖｄＷ材料を包含する第２層と第３ｖｄＷ材料を包含する第３層との間に形成される。
【0006】
幾つかの実施形態において、第１ｖｄＷ材料はｈ‐ＢＮを包含する。第２ｖｄＷ材料は、ＭｏＳ２、ＷＳ２、又は、ＷＳｅ２のうち少なくとも一つを包含する。第３ｖｄＷ材料は、ＭｏＳ２、ＷＳ２、又は、ＷＳｅ２のうち少なくとも一つを包含する。
【0007】
幾つかの実施形態において、第１ｖｄＷ材料はＷＳｅ２を包含する。第２ｖｄＷ材料はＭｏＳｅ２、ＭｏＳ２、又は、ＨｆＳ２のうち少なくとも一つを包含する。第３ｖｄＷ材料は、ＭｏＳｅ２、ＭｏＳ２、又は、ＨｆＳ２のうち少なくとも一つを包含する。
【0008】
幾つかの実施形態において、多層障壁構造は更に第４ｖｄＷ材料の第４層を具備する。第２ｖｄＷ材料の第２電子親和力は、第４ｖｄＷ材料の第４電子親和力より低い。
【0009】
幾つかの実施形態において、第４ｖｄＷ材料の第４層は、第２ｖｄＷ材料を包含する第２層と第１電極との間に形成される。
【0010】
幾つかの実施形態において、多層障壁構造は更に第５ｖｄＷ材料の第５層を具備する。第３ｖｄＷ材料の第３層の第３電子親和力は、第５ｖｄＷ材料の第５層の第５電子親和力より低い。
【0011】
幾つかの実施形態において、第５ｖｄＷ材料の第５層は、第３ｖｄＷ材料を包含する第３層と第２電極との間に形成される。
【0012】
幾つかの実施形態において、多層障壁構造は（２ｎ＋１）個のｖｄＷ材料の層を具備し、ｎは正の整数である。
【0013】
幾つかの実施形態において、多層障壁構造は、三角形トンネル障壁に近似する階段状トンネル障壁を形成する。多層構造は中心層について対称的であってもなくてもよい。
【0014】
幾つかの実施形態において、第１電圧を受けてセレクタを通過する第１電流と第２電圧を受けてセレクタを通過する第２電流との比は１０２以上であり、第２電圧は第１電圧の半分である。
【0015】
幾つかの実施形態において、この比は１０５以上である。
【0016】
幾つかの実施形態において、この比は１０７以上である。
【0017】
幾つかの実施形態において、セレクタは、三角形トンネル障壁に近似する階段状トンネル障壁を有する。
【0018】
本開示の一以上の態様によれば、装置が提供される。この装置は、セレクタとセレクタに直列接続されるメモリデバイスとを含む。
【0019】
幾つかの実施形態において、メモリデバイスは、ＨｆＯｘ又はＴａＯｙのうち少なくとも一つを包含するスイッチング酸化物層を具備し、ｘ≦２．０かつｙ≦２．５である。
【0020】
幾つかの実施形態において、メモリデバイスは、メモリスタ、抵抗型ランダムアクセスメモリ（ＲＲＡＭ）、相変化メモリ（ＰＣＭ）、浮遊ゲート、スピントロニクスデバイス、動的ランダムアクセスメモリ（ＤＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、又は、静的ランダムアクセスメモリ（ＳＲＡＭ）のうち少なくとも一つを包含する。
【0021】
幾つかの実施形態において、装置は更に第１電極と第２電極とを具備する。
【図面の簡単な説明】
【0022】
本開示は、下に挙げられる詳細な記載から、そして本開示の様々な実施形態の添付図面から、より深く理解されるだろう。しかしながら、図面は特定の実施形態に開示を限定するものと解釈されるべきではなく、説明及び理解の為のものである。
【図1】本開示の幾つかの実施形態によるセレクタ例の断面状態を示す模式図である。
【図2A】本開示の幾つかの実施形態によるセレクタ例の断面状態を示す模式図である。
【図2B】本開示の幾つかの実施形態によるセレクタ例の断面状態を示す模式図である。
【図2C】本開示の幾つかの実施形態によるセレクタ例の断面状態を示す模式図である。
【図3A】本開示の幾つかの実施形態によるクロスバー回路の一例を示す模式図である。
【図3B】本開示の幾つかの実施形態によるクロスポイントデバイス例を示す模式図である。
【図4】本開示の幾つかの実施形態によるファンデルワールス材料例のバンドギャップ及び電子親和力を示す図である。
【図5】本開示の幾つかの実施形態によるセレクタの電流電圧（Ｉ‐Ｖ）特性を示す図である。
【図6】本開示の幾つかの実施形態によるセレクタの非線形性を示す図である。
【図7A】本開示の幾つかの実施形態によるエネルギー障壁例を示す図である。
【図7B】本開示の幾つかの実施形態によるエネルギー障壁例を示す図である。
【図8A】本開示の幾つかの実施形態による１Ｓ１Ｒ構造例の断面状態を示す模式図である。
【図8B】本開示の幾つかの実施形態による１Ｓ１Ｒ構造例の断面状態を示す模式図である。
【図9】本開示の幾つかの実施形態による１Ｓ１Ｒ構造を含むセレクタ及び装置を構築する為の方法例を示す流れ図である。
【図10】本開示の幾つかの実施形態による１Ｓ１Ｒ構造を含むセレクタ及び装置を構築する為の方法例を示す流れ図である。
【発明を実施するための形態】
【0023】
本開示の態様では、ファンデルワールス（ｖｄＷ）材料を取り入れたトンネル効果に基づくセレクタを構築する為の機構が提供される。本明細書で使用される際に、ｖｄＷ材料は、ファンデルワールスヘテロ構造を有する二次元（２Ｄ）材料を指し得る。ｖｄＷ材料は、ファンデルワールス相互作用を介して共に積み重ねられて薄い２Ｄ自立層に剥離され得る強力接合２Ｄ層（１原子厚さのシート）を含み得る。ｖｄＷ材料の例は、ＳｎＳ２（硫化スズ）、ＺｒＳ２（硫化ジルコニウム）、ＳｎＳｅ２（セレン化スズ）、ＨｆＳ２（二硫化ハフニウム）、ＭｏＳ２（二硫化モリブデン）、ＭｏＳｅ２（二セレン化モリブデン）、ＭｏＴｅ２（二テルル化モリブデン）、ＷＳ２（二硫化タングステン）、ＷＳｅ２（二セレン化タングステン）、グラフェン（Ｇｒ）、ｈ‐ＢＮ（六方晶窒化ホウ素）等を含む。
【0024】
メモリスタに基づくクロスバーアレイのようなメモリ及びコンピューティングデバイスは、特定のメモリ及び／又はコンピューティング要素を選択して一部選択又は非選択のメモリ及び／又はコンピューティング要素を通過する不要な漏出電流を抑制するセレクタデバイスを必要とし得る。クロスバーアレイのセレクタとしてトランジスタが広く使用されているが、３端子トランジスタに基づくセレクタは、その大きな設置面積がアレイ密度を制限してコストを上げ得るので、クロスバーアレイには理想的でない。その為、水平スケーリングされてメモリセル（例えばメモリスタ）と共に垂直に積み重ねられ、クロスバーアレイを実装し得る２端子セレクタを使用することが望ましい場合がある。しかしながら、従来の２端子セレクタは、高い非線形性、高い耐久性、充分な電流密度、そしてデバイス間の小さい差異など、クロスバーアレイと類似のコンピューティング及び／又はメモリ用途を実装するのに必要な、或る種の望ましい特性を備えていない。
【0025】
本開示は、望ましい三角形トンネル障壁に近似する多層の階段状トンネル効果障壁を備える、トンネル効果に基づくセレクタを提供する。セレクタは、インメモリコンピューティング用途、不揮発性ソリッドステートメモリ、画像処理用途、ニューラルネットワーク等のようなメモリ用途及びコンピューティング用途に使用され得る。
【0026】
本開示の一以上の態様によれば、セレクタは、第１電極と、第２電極と、第１電極と第２電極との間に構築される多層障壁構造とを含み得る。第１電極と第２電極とは、グラフェン、あるいは適当な導電性を備える他の何らかの材料を含み得る。
【0027】
多層障壁は、ファンデルワールス（ｖｄＷ）材料の多数の層を含み、三角形トンネル障壁に近似する階段状トンネル効果障壁を形成し得る。多層障壁構造は、第１ＶＤＷ材料より高い電子親和力を有するＶＤＷ材料の層の間に挟持される第１ＶＤＷ材料の中心層を含み得る。多層障壁構造は、適当な数のｖｄＷ材料の層（例えば２ｎ＋１層。ｎは正の整数）を含み、多層障壁構造の内側層の電子親和力は隣接する外側層のそれより低く、内側層は外側層より中心層に近い。例として、多層障壁構造はＭｏＳ２の二つの層の間に挟持されたｈ‐ＢＮの層を含み得る。別の例として、多層障壁構造は、ＷＳ２の二つの層の間に挟持されるｈ‐ＢＮの層を含み得る。更なる例として、多層障壁構造は、ＷＳｅ２の第１層とＷＳｅ２の第２層との間に挟持されるｈ‐ＢＮの層を含み得る。多層障壁構造は更に、ＷＳｅ２の第１層と第１電極との間に構築されるＭｏＳ２の第１層と、ＷＳｅ２の第２層と第２電極との間に構築されるＭｏＳ２の第２層とを含み得る。
【0028】
多層障壁構造は、エネルギー障壁の中央に高さピークを持つ三角形トンネル障壁に近似し得る。電場は、障壁幅が減少し得る三角形又は均一のトンネル障壁のケースと比較して三角形トンネル障壁のピーク障壁高さを減少させ得る。しかしながら、トンネル効果に基づく多くの既存のセレクタデバイスが備える外部電圧により、障壁高さは減少しない。それ故、三角形トンネル障壁でのトンネル効果電流は、セレクタに印加される電場を受けて突然変化して、結果的にセレクタの高い非線形性が生じる。セレクタを導電状態にスイッチする為に閾値電圧でセレクタを通過する電流と、閾値電圧の半分でセレクタを通過する電流との比を表す非線形性係数により、セレクタの非線形性が測定され得る。セレクタの非線形性係数は、幾つかの実施形態では１０７を超え得る。
【0029】
本明細書に記載されるセレクタは、高い耐久性（例えば読み取り又は書き込み電圧を少なくとも１０８回印加した後に設計時の機能を維持する）、優れた均一性、そして良好な熱的安定性も呈する。セレクタは、多くのメモリ用途又はコンピューティング用途を実装する為に、充分な駆動電流密度（例えば、１０６μＡ／ｃｍ２より高い電流密度）を提供し得る。故に本明細書に記載のセレクタは、高いデバイス均一性と選択性とを必要とする高密度メモリ及び／又はコンピューティング用途を可能にする。
【0030】
図１は、本開示の幾つかの実施形態によるセレクタ１００の例の断面状態を示す模式図である。セレクタ１００は、正確に二つの端子を有する２端子デバイスであり、三角形トンネル障壁に近似する多層トンネル障壁構造を有し得る。
【0031】
図のように、セレクタ１００は、第１電極１１０と多層障壁構造１２０と第２電極１３０とを含み得る。第１電極１１０と第２電極１３０とは、グラフェンのように適当な導電性の材料を含み得る。
【0032】
多層障壁構造１２０は第１電極１１０の上に構築され得る。多層障壁構造１２０は、三角形トンネル障壁に近似し得る階段状トンネル障壁を形成するｖｄＷ材料の多数の層を含み得る。図１に示されているように、多層障壁構造１２０は（２ｎ＋１）個の層を含み、「１」はトンネル障壁の中心におけるｖｄＭ材料の層（「中心層１２１」）を表し、ｎは中心層１２１と第１電極１１０との間のｖｄＭ材料の層の数、あるいは中心層１２１と第２電極１３０との間の層の数を表す正の整数（例えば、１，２，３，．．．）である。
【0033】
例えば、多層障壁構造１２０は、第１電極１１０と第２電極１３０との間に構築される中心層１２１を含み得る。中心層１２１は第１ｖｄＷ材料を含み得る。多層障壁構造１２０は更に、第１電極１１０と中心層１２１との間に構築される一以上の層１２３と、中心層１２１と第２電極１３０との間に構築される一以上の層１２５とを含み得る。その為、中心層１２１はｎ個の層１２３とｎ個の層１２５との間に挟持される。各層１２３及び／又は１２５は、第１ｖｄＷ材料と異なるｖｄＷ材料を含み得る。
【0034】
セレクタ１００と多層障壁構造１２０とは、望ましい三角形エネルギー障壁（例えば、図７Ｂに関して記載される階段状エネルギー障壁７００ｂ）に近似し得る階段状エネルギー障壁を有し得る。多層障壁構造１２０は、階段状エネルギー障壁を形成するのに適当な数のｖｄＷ材料の層を含み得る。比較的多いｖｄＷ材料の層を備えるセレクタは、比較的少ないｖｄＷの層を備えるセレクタよりも、細かい段の階段状トンネル障壁を形成して三角形トンネル障壁に近似し得る。
【0035】
多層障壁構造１２０の様々な層のｖｄＷ材料は多様な電子親和力を有し得る。材料の電子親和力は、その材料の電子が中性原子に付加されて負電荷イオンを形成する時に解放されるエネルギーの量を指し得る。図４に関してより詳しく考察されるように、異なるｖｄＷ材料は多様な電子親和力を有し得る。例えば、ＳｎＳ２、ＺｒＳ２、ＳｎＳｅ２、ＨｆＳ２、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、グラフェン（Ｇｒ）、そしてｈ‐ＢＮは、低い電子親和力を有する。中心層でのｖｄＷ材料は、多層障壁構造１２０のｖｄＷ材料のうち最低の電子親和力を有し得る。中心層１２１と第１電極１１０との間に配置されるｎ個の層のｖｄＭ材料の電子親和力は、中心層１２１に最も近い層（つまり層１２３ａ）から第１電極１１０に最も近い層（つまり層１２３ｎ）まで上昇する電子親和力を備え得る。中心層１２１と第２電極１３０との間に配置されるｎ個の層のｖｄＭ材料の電子親和力は、中心層１２１に最も近い層（つまり層１２５ａ）から第２電極１３０に最も近い層（つまり層１２５ｎ）まで上昇する電子親和力を備え得る。層１２３ａ‐ｎの電子親和力と層１２５ａ‐ｎの電極親和力とは、対称的又は非対称的に上昇し得る。例えば、層１２３ａ及び層１２５ａの電子親和力は同じであっても同じでなくてもよい。層１２３ｎ及び層１２５ｎの電子親和力は同じであっても同じでなくてもよい。
【0036】
より詳しく記すと、例えば、中心層１２１の電子親和力は各層１２３及び／又は１２５の電子親和力より低い。多層障壁構造１２０の内側層の電子親和力は隣接の外側層のそれより低く、内側層は外側層よりも中心層１２１に近い。例えば、層１２３ａの電子親和力は層１２３ｂのそれより低い。層１２３ｎ－１の電子親和力は層１２３ｎのそれより低い。別の例として、層１２５ａの電子親和力は層１２５ｂのそれより低い。層１２５ｎ－１の電子親和力は層１２５ｎのそれより低い。
【0037】
多層障壁構造１２０は、下で図２Ａ乃至２Ｃに関して記載される多層障壁構造１２０ａ，１２０ｂ，１２０ｃのうち一以上を含み得る。
【0038】
図５に関してより詳しく記載されるように、セレクタ１００に印加される電圧が閾値電圧Ｖの半分（＋Ｖ／２又は－Ｖ／２）未満である時に、セレクタ１００は高抵抗状態（オフ状態）であり得る。セレクタ１００に印加される電圧が閾値電圧Ｖに達するかこれを超える時に、セレクタ１００は導電性でオン状態である。
【0039】
図２Ａ乃至２Ｃは、本開示の幾つかの実施形態によるセレクタの例２００ａ，２００ｂ，２００ｃの断面状態を示す模式図である。
【0040】
図２Ａに示されているように、セレクタ２００ａは、図２に関して記載された第１電極１１０と第２電極１３０とを含み得る。セレクタ２００ａは更に、ｖｄＷ材料の複数の層を含む多層障壁構造１２０ａを、ｎ＝１である（２ｎ＋１）個 の多層障壁構造の例として含み得る。
【0041】
多層障壁構造１２０ａは、第１ｖｄＷ材料の中心層１２１（「第１ｖｄＷ材料の第１層」とも呼ばれる）と、第２ｖｄＷ材料の第２層２２３ａと、第３ｖｄＷ材料の第３層２２５ａとを含み得る。中心層１２１及び／又は第１ｖｄＷ材料の電子親和力（「第１電子親和力」とも呼ばれる）は、第２層２２３及び／又は第２ｖｄＷ材料の電子親和力（「第２電子親和力」とも呼ばれる）より、そして第３層２２５及び／又は第３ｖｄＷ材料の電子親和力（「第３電子親和力」とも呼ばれる）より低い。一例として、第１ｖｄＷ材料はｈ‐ＢＮであり得る。第２材料及び第３材料は、ＭｏＳ２、ＷＳ２、ＷＳｅ２等のように第１電子親和力より高い電子親和力を有する適当なｖｄＷ材料であり得る、及び／又は、これを含み得る。一つの実装例において、中心層１２１と第２層２２３ａと第３層２２５ａとは、それぞれｈ‐ＢＮの層、ＭｏＳ２の層、ＭｏＳ２の層であり得る。別の実装例において、中心層１２１と第２層２２３ａと第３層２２５ａとは、それぞれｈ‐ＢＮの層、ＷＳ２の層、ＷＳ２の層であり得る。別の実装例において、中心層１２１と第２層２２３ａと第３層２２５ａとは、それぞれｈ‐ＢＮの層、ＷＳｅ２の層、ＷＳｅ２の層であり得る。
【0042】
別の例として、第１ｖｄＷ材料はＷＳｅ２であり得る。第２ＶＤＷ材料と第３ｖｄＷ材料とは、ＷＳｅ２の電子親和力より高い電子親和力を持つ適当なｖｄＷ材料であり得る。より詳しい例として、中心層１２１と第２層２２３ａと第３層２２５ａとは、それぞれＷＳｅ２の層、ＭｏＳｅ２の層、そしてＭｏＳｅ２の層を含み得る、及び／又は、これらであり得る。
【0043】
図２Ｂに示されているように、セレクタ２００ｂは、図１に関して記載された第１電極１１０と第２電極１３０とを含み得る。セレクタ２００ｂは更に、ｖｄＷ材料の複数の層を含む多層障壁構造１２０ｂを含み得る。多層障壁構造１２０ｎは、ｎ＝２である（２ｎ＋１）個の多層障壁構造の一例である。
【0044】
多層障壁構造１２０ｂは、第１ｖｄＷ材料を含む第１層１２１と、第２ｖｄＷ材料の第２層２２３ａと、第３ｖｄＷ材料の第３層２２５ａとを含み得る。多層障壁構造１２０ｂは更に、第２ｖｄＷ材料の第２層２２３ａと第１電極１１０との間に構築される第４ｖｄＷ材料の第４層２２３ｂを含み得る。多層障壁構造１２０ｂは更に、第３ｖｄＷ材料の第３層２２５ａと第２電極１３０との間に構築される第５ｖｄＷ材料の第５層２２５ｂを含み得る。第２ｖｄＷ材料の電子親和力（第２電子親和力）は、第４ｖｄＷ材料の電子親和力（「第４電子親和力」とも呼ばれる）より低い。第３ｖｄＷ材料の電子親和力（第３電子親和力）は、第５ｖｄＷ材料の電子親和力（「第５電子親和力」とも呼ばれる）より低い。一例として、第１ｖｄＷ材料はｈ‐ＢＮであり得る。第２ｖｄＷ材料と第３材料とはＷＳｅ２であり得る。第４ｖｄＷ材料と第５ｖｄＷ材料とはＭｏＳ２であり得る。別の例として、第１ｖｄＷ材料はＷＳｅ２であり得る。第２材料ｄｖＷと第３ｖｄＷ材料とはＭｏＳｅ２であり得る。第４ｖｄＷ材料と第５ｖｄＷ材料とはＭｏＳ２であり得る。
【0045】
図２Ｃを参照すると、セレクタ２００ｃは、図１に関して記載された第１電極１１０と第２電極１３０とを含み得る。セレクタ２００ｃは更に、ｖｄＷ材料の複数の層を含む多層障壁構造１２０ｃを含み得る。多層構造１２０ｃは、ｎ＝３である（２ｎ＋１）個の多層障壁構造の一例である。多層障壁構造１２０ｃは、上で図２Ｂに関して記載されたように層１２１，２２３ａ，２２３ｂ，２２５ａ，２２５ｂを含み得る。多層障壁構造１２０ｃは更に、第６ｖｄＷ材料の第６層２２３ｃと第７ｖｄＷ材料の第７層２２５ｃとを含み得る。第６層２２３ｃは第４層２２３ｂと第１電極１１０との間に構築される。第７層２２５ｃは第５層２２５ｂと第２電極１３０との間に構築される。第４ｖｄＷ材料の電子親和力（第４電子親和力）は、第６ｖｄＷ材料の電子親和力（「第６電子親和力」とも呼ばれる）より低い。第５ｖｄＷ材料の電子親和力（第５電子親和力）は、第７ｖｄＷ材料の電子親和力（「第７電子親和力」とも呼ばれる）より低い。例えば、第１ｖｄＷ材料はＷＳｅ２であり得る。第２ｖｄＷ材料及び第３ｖｄＷ材料はＭｏＳｅ２であり得る。第４ｖｄＷ材料及び第５ｖｄＷ材料はＭｏＳ２であり得る。第６ｖｄＷ材料及び第７ｖｄＷ材料はＨｆＳ２であり得る。
【0046】
図３Ａは、本開示の幾つかの実施形態によるクロスバー回路の例３００を示す模式図である。図のように、クロスバー回路３００は、ｎ行×ｍ列のクロスバーアレイについて一以上のビット線３１１ａ，．．．，３１１ｉ，．．．，３１１ｎとワード線３１３ａ，．．．，３１１ｊ，．．．，３１１ｍのような複数の相互接続導電性ワイヤを含み得る。クロスバー回路３００は更に、クロスポイントデバイス３２０ａ，３２０ｂ，．．．，３２０ｚ等を含み得る。クロスポイントデバイスの各々は、ビット線とワード線とに接続され得る。例えば、クロスポイントデバイス３２０ｉｊはビット線３１１ｉとワード線３１３ｊとを接続し得る。
【0047】
幾つかの実施形態において、クロスバー回路３００は更に、デジタルアナログコンバータ（不図示のＤＡＣ）、アナログデジタルコンバータ（不図示のＡＤＣ）、スイッチ（不図示）、及び／又は、クロスバーに基づく装置を実装する為の他の適当な回路コンポーネントを含み得る。ワード線３１３ａ‐ｍの数とビット線３１１ａ‐ｎの数とは同じであっても同じでなくてもよい。
【0048】
ビット線３１１は、第１ビット線３１１ａ、第２ビット線３１１ｉ、．．．そして第ｎビット線３１１ｎを含み得る。ビット線３１１ａ，．．．，３１１ｎの各々は適当な導電性材料であり得る、及び／又は、これを含み得る。幾つかの実施形態において、各ビット線３１１ａ‐ｎは金属ワイヤであり得る。
【0049】
ワード線３１３は、第１ワード線３１３ａ、第２ワード線３１３ｊ、．．．、そして第ｍワード線３１３ｍを含み得る。ワード線３１３ａ‐ｍの各々は、適当な導電性材料であり得る、及び／又は、これを含み得る。幾つかの実施形態において、各ワード線３１３ａ‐ｍは金属ワイヤであり得る。
【0050】
各クロスポイントデバイス３２０は、セレクタと、メモリスタ、抵抗型ランダムアクセスメモリ（ＲＲＡＭ）、相変化メモリ（ＰＣＭ）、浮遊ゲート、スピントロニクスデバイス、動的ランダムアクセスメモリ（ＤＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）等のような一以上のメモリデバイスであり得る、及び／又は、これらを含み得る。下で図３Ｂに関して記載されるように、クロスポイントデバイス３２０の各々は一以上のコンポーネントを含み得る。幾つかの実施形態において、クロスポイントデバイス３２０のうち一以上は、複数のメモリスタデバイス（１ＳｎＲ構造とも呼ばれる）に直列接続されるセレクタも含み得る。
【0051】
クロスポイントデバイス３２０のうち一以上は、操作（例えば読み取り操作、書き込み操作等）を実施するように選択され得る。例えば、クロスポイントデバイス３２０ｉｊを選択するには、セレクタ閾値電圧Ｖに等しい適当なプログラミング電圧がクロスポイントデバイス３２０ｉｊに印加され得る。より詳しく記すと、例えば、＋Ｖ／２の電圧と－Ｖ／２の電圧とが、選択されたワード線３１３ｊと選択されたビット線３１１ｉとにそれぞれ印加され得る。それ故、クロスポイントデバイス３２０ｉｊでの電圧は全電圧Ｖである。故にクロスポイントデバイスはオン状態に変わる。ワード線３１３ｊに接続されている他のクロスポイントデバイスと、ビット線３１１ｉに接続されている他のクロスポイントデバイスとは、これらのデバイスの各々が＋Ｖ／２の電圧と－Ｖ／２の電圧のいずれかを受けるので、半選択デバイスと見なされる。半選択デバイスはオフ状態のままである。ワード線３１３ｊにもビット線３１１ｉにも接続されていないクロスポイントデバイスは非選択デバイスであり、やはりオフ状態のままであり得る。クロスポイントデバイスのオン／オフ状態は、セレクタのオン／オフ状態と一致している。すなわち、セレクタに印加される電圧が閾値電圧Ｖより高い時にクロスポイントデバイスとセレクタとはオン状態にあって、セレクタに印加される電圧が閾値電圧の半分の＋Ｖ／２又は－Ｖ／２より低い時にクロスポイントデバイスとセレクタとはオフである。一つのセレクタデバイスが一つのメモリデバイスに直列接続される１Ｓ１Ｒ構成で、オフ状態でのセレクタの抵抗はメモリデバイスのそれよりはるかに高い。それ故、電圧分割ルールにより、セレクタは、メモリデバイスで発生される電圧降下より著しく大きい電圧降下を発生させる。クロスデバイスに印加される電圧はセレクタで降下してセレクタをオン状態に変える。電圧分割ルールによれば、セレクタがオンに変わる（例えば導電性である）と、クロスポイントデバイスに印加される電圧はメモリデバイスの操作の為にメモリデバイスで降下する。セレクタがオンに変わると、セレクタに接続されたメモリデバイスが選択される。下でより詳しく考察されるように、適当なプログラミング信号をメモリデバイスに印加することにより、メモリデバイスは高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）との間で電気的にスイッチされ得る。その為、メモリデバイスは、クロスポイントデバイスのオン／オフ状態に依存しないオン／オフ状態又はメモリ状態を有し得る。
【0052】
クロスバー回路３００は、並列的な電圧加重乗算及び電流加重加算を実施し得る。例えば、クロスバー回路３００の一以上の行（例えば選択された一以上の行）に入力電圧が印加され得る。入力信号は、クロスバー回路３００の行のクロスポイントデバイスに流れ得る。クロスポイントデバイスの導電率は特定の値（「加重」とも呼ばれる）に調整され得る。オームの法則に従って、入力電圧にクロスポイント導電率を掛けるとクロスポイントデバイスからの電流が得られる。キルヒホッフの法則に従って、各列のデバイスを通過する電流の加算により出力信号としての電流が得られ、これが列から読み取られ得る（例えばＡＤＣの出力）。オームの法則及びキルヒホッフの電流法則に従って、クロスバーアレイの入力出力関係はＩ＝ＶＧとして表され、Ｉは出力信号マトリクスを電流として表し、Ｖは入力信号マトリクスを電圧として表し、Ｇはクロスポイントデバイスの導電率マトリクスを表す。その為、オームの法則に従ってクロスポイントデバイスの各々で入力信号が加重される。加重電流は各ワード線を介して出力され、キルヒホッフの電流法則に従って蓄積され得る。これは、クロスバーアレイで実施される並列的な乗算及び加算を介したインメモリコンピューティング（ＩＭＣ）を可能にする。
【0053】
図３Ｂは、本開示の幾つかの実施形態によるクロスポイントデバイスの一例３２０を示す模式図である。図示されているように、クロスポイントデバイス３２０は、メモリデバイス３２１と、メモリデバイス３２１に直列接続されたセレクタ３２５とを含み得る。
【0054】
メモリデバイス３２１は、上部電極と底部電極との間に構築されるスイッチング酸化物層を含み得る。スイッチング酸化物層はＨｆＯｘ又はＴａＯｘのうち少なくとも一つのような一以上の遷移金属酸化物を含み、ｘは、完全（又は最終）酸化物と比較して酸化物が酸素不足であることを示すのに使用され、ｘの値は、ＨｆＯｘについてはｘ≦２．０（ＨｆＯ２は完全酸化物である）、ＴａＯｘについては≦２．５（Ｔａ２Ｏ５は完全酸化物である）のように、完全酸化物の化学量の酸素金属原子比から変化し得る。幾つかの実施形態では、図８Ａ及び図８Ｂに関してより詳しく記載されるが、メモリデバイス３２１及びセレクタ３２５が一方のデバイスの上部電極及び他方のデバイスの底部電極として同じ電極を共有し得るように、メモリデバイス３２１とセレクタ３２５とが垂直に積み重ねられ得る。
【0055】
適当なプログラミング信号をＲＲＡＭデバイスに印加することにより、メモリデバイス３２１の抵抗は高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）との間で電気的にスイッチされ得る。例えば、ＲＲＡＭデバイスは初期状態又はバージン状態にあって、電気的シミュレーション（例えばＲＲＡＭデバイスに印加される電圧又は電流信号）を受ける前に初期の高抵抗を有し得る。メモリデバイス３２１は、形成プロセスを介して低抵抗状態からバージン状態へ、あるいは設定プロセスを介してＨＲＳからＬＲＳに変わり得る。形成プロセスは、バージン状態から始まるデバイスのプログラミングを指し得る。設定プロセスはＨＲＳから始まるデバイスのプログラミングを指し得る。
【0056】
上で図１乃至図２Ｃに関して記載されたように、セレクタ３２５はセレクタ１００、２００ａ、２００ｂ、及び／又は、２００ｃであり得る、及び／又は、これらを含み得る。セレクタ３２５は、バイポーラスイッチとして作用してメモリデバイス３２１での電流を制御する２端子デバイスである。セレクタを通過する電流は、セレクタに印加される電圧により非線形的に変化する。セレクタ３２５に印加される電圧が閾値電圧の半分（＋Ｖ／２又は－Ｖ／２）未満である時に、セレクタ３２５は高抵抗状態であり得る。セレクタ３２５に印加される電圧が閾値電圧Ｖに達するかこれを超えた時に、セレクタ３２５は導電性となり、セレクタに接続されたメモリデバイス３２１が作動するように選択される。適当なプログラミング電圧（閾値電圧に等しいかこれより大きい電圧）がクロスポイントデバイス３２０に印加されて、メモリデバイス３２１を望ましい導電率にプログラムし得る。
【0057】
図４は、本開示の幾つかの実施形態によるｖｄＷ材料例のバンドギャップ及び電子親和力を示す図である。図のように、各ｖｄＷ材料は特定のエネルギーバンドＥｇと関連している（矩形バーは、伝導帯の最低エネルギー（Ｅｃ）と価電子帯の最高エネルギー（Ｅｖ）との差に対応する、選択されたｖｄＷ材料のバンドギャップを表す）。図４に示されているように、異なるｖｄＷ材料は多様な電子親和力を有し得る。例えば、図４に示されているように、ＳｎＳ２、ＺｒＳ２、ＨｆＳ２、ＭｏＳ２、ＭｏＴｅ２、ＷＳｅ２、グラフェン（Ｇｒ）、そしてｈ‐ＢＮは低い電子親和力を有する。
【0058】
図５は、本開示の幾つかの実施形態によるセレクタの電流電圧（Ｉ‐Ｖ）特性を示す図である。図のように、セレクタは電流電圧非線形性を呈する。すなわち、セレクタに印加される電圧によりセレクタを通過する電流が非線形的に変化する。セレクタの非線形性は、全電圧Ｖでの電流（例えば、図５に示されている電圧５１１に対応する電流５０１）と、全電圧の半分（Ｖ／２）での電流（例えば、図５に示されている電圧５１３に対応する電流５０３）との比に対応する非線形性係数Ｋにより測定され得る。全電圧Ｖは、セレクタを導電状態にスイッチし得る閾値電圧であり得る。すなわち、セレクタに印加される電圧が全電圧Ｖに達するかこれを超えた時に、セレクタは導電性であり、セレクタにより制御されるメモリ又はコンピューティングセルが選択される。図６に示されているように、Ｋの値は約１０７であるか１０７より大きい。その為、本明細書に開示されるセレクタは高い非線形性を呈する。
【0059】
図６は、本開示の幾つかの実施形態によるセレクタの非線形性を示す図である。図のように、セレクタの非線形性係数Ｋは１０７より高い。Ｋの値は様々な用途について１０２、１０５等より高くてもよい。従って、セレクタは望ましい高い非線形性を備える。
【0060】
図７Ａは、本開示の幾つかの実施形態によるセレクタのトンネル障壁７００ａの例のバンド図である。エネルギー障壁７００ａは、障壁の中心にＥ０の障壁高さを持つ対称線７０１ａ及び７０３ａにより規定される三角形状である。トンネル障壁７００ａは三角形トンネル障壁とも呼ばれる。障壁の全幅は２ａ（Ｘ軸上の－ａから＋ａ）である。外部電圧Ｖａｐｐｌｉｅｄがないと、Ｅ０より低いエネルギーを持つ（矢印７５０ａにより表される）電子は、エネルギー障壁でトンネリングを行う必要がある。その為、セレクタを通過する電流は低く、セレクタはオフ状態にある。外部電圧Ｖａｐｐｌｉｅｄがセレクタに印加されると、点線７１１ａにより示されているようにエネルギー障壁が低下する。矢印７５０ａにより表される電子は、自由に障壁を移動できる。その為、セレクタを通過する電流は高く、セレクタはオン状態（導電状態）にある。
【0061】
図７Ｂは、本開示の幾つかの実施形態によるセレクタのエネルギー障壁７００ｂの例のバンド図である。エネルギー障壁７００ｂは階段状エネルギー障壁とも呼ばれ、図７Ａの三角形トンネル障壁７００ａに近似し得る。図のように、エネルギー障壁７００ｂは、線７０１ｂ，７０２ｂ，７０３ｂ，７０４ｂ，７０５ｂ，７０６ｂ，７０７ｂにより規定される階段形状であり、障壁の中心に障壁高さＥ０を持つ。障壁の全幅は２ａ（Ｘ軸上の－ａから＋ａ）である。これは、層２２３ａと層２２５ａとの間に中心層１２１が挟持された、図２Ａに示されているｎ＝１の（２ｎ＋１）個の層の一例であり得る。エネルギー障壁７００ｂはエネルギーを表すＹ軸について対称的であるが、これは例示的に過ぎない。幾つかの実施形態において、エネルギー障壁７００はＹ軸について対称的ではない。
【0062】
外部電圧Ｖａｐｐｌｉｅｄがないと、Ｅ０より低いエネルギーを持つ（矢印７５０ｂにより表される）電子は、エネルギー障壁でトンネリングを行う必要がある。その為、セレクタを通過する電流は低く、セレクタはオフ状態にある。外部電圧Ｖａｐｐｌｉｅｄがセレクタに印加されると、点線７１１ｂに示されているようにエネルギー障壁が低下する。矢印７５０ｂにより表されている電子は自由に障壁を移動できる。その為、セレクタを通過する電流は高く、セレクタはオン状態（導電状態）にある。ｖｄＷ材料の層をより多く持つセレクタは、細かいステップを持つ階段状エネルギー障壁を有するため、ｖｄＷ材料の層が比較的少ないセレクタよりも三角形トンネル障壁７００ａに近似し得る。
【0063】
【0064】
図８Ａに示されているように、１Ｓ１Ｒ構造８００ａは、第１電極１１０と、第１電極１１０の上に構築される多層障壁１２０と、多層障壁構造１２０の上に構築されてセレクタ８０５を完成させる第２電極１３０とを含み得る。メモリデバイス８１０は、セレクタ８０５の第２電極１３０の上に構築され得る。メモリデバイス８１０は、底部電極、スイッチング酸化物、そして上部電極等を含む独自のデバイススタックを有し得る。幾つかの実施形態において、メモリデバイス８１０は、（例えば、第２電極１３０を底部電極として使用することにより）一以上の電極をセレクタ８０５と共有し得る。第１電極１１０と多層障壁構造１２０と第２電極１３０とは、上で図１乃至２Ｃに関して記載された同等物に対応し得る。この実装例で、メモリデバイス８１０はセレクタ８０５の第２電極１３０の上方に構築される。
【0065】
メモリデバイス８１０は、メモリスタ、ＲＲＡＭ、ＰＣＭ、浮遊ゲート、スピントロニクスデバイス、ＤＲＡＭ、ＦｅＲＡＭ、ＳＲＡＭ等のようなプログラマブル導電率を持つ適当な材料である、及び／又は、これを含み得る。幾つかの実施形態において、メモリデバイス８１０は、ＨｆＯｘ、ＴａＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＺｒＯｘ等のような一以上の遷移金属酸化物を含むスイッチング酸化物層を含み得る。幾つかの実施形態において、スイッチング酸化物層はＨｆＯｘ又はＴａＯｘのうち少なくとも一つを含み、ｘは完全（又は最終）酸化物と比較して酸素が不足している酸化物を指すのに使用され、ＨｆＯｘについてはｘ≦２．０（ＨｆＯ２は完全酸化物である）、ＴａＯｘについてはｘ≦２．５（Ｔａ２Ｏ５は完全酸化物である）のように、ｘの値は完全酸化物の化学量の酸素金属原子比から変化し得る。
【0066】
図８Ｂに示されているように、１Ｓ１Ｒ構造８００ｂはメモリデバイス８１０とセレクタ８０５とを含み得る。この実装例において、セレクタ８０５はメモリデバイス８１０の上に構築される。第１電極１１０と多層障壁構造１２０と第２電極１３０とは、上に記載されているように、メモリデバイス８１０の上方に連続して構築され得る。メモリデバイス８１０は、底部電極、スイッチング電極、上部電極等を含む独自のデバイススタックを有し得る。多層障壁構造１２０は第１電極１１０の上に構築され、第２電極１３０は多層障壁構造１２０の上に構築される。
【0067】
図１、２Ａ乃至図２Ｃ、図８Ａ乃至８Ｂには或る種の層が図示されているが、これは例示的に過ぎない。本明細書に記載されているセレクタ及び１Ｓ１Ｒ構造は、メモリ及びコンピューティング用途を実装するのに適当なコンポーネント及び／又は層も含み得る。例えば、メモリデバイス８１０は、スイッチング酸化物層の遷移金属酸化物より化学的に安定している一以上の材料による一以上の界面層（不図示）を含み得る。
【0068】
【0069】
ブロック９１０では、第１電極１１０が構築され得る。第１電極は、上の図１に関して記載された第２電極１１０を含み得る。第１電極の構築は、適当な導電性の材料の層を堆積することを伴い得る。
【0070】
ブロック９２０では、第１電極の上に多層障壁構造が構築され得る。多層障壁構造は複数のｖｄＷ材料の複数の層を含み得る。多層障壁構造は、図１乃至２Ｃに関して記載された多層障壁構造１２０、１２０ａ、１２０ｂ、及び／又は、１２０ｃであり得る、及び／又は、これらを含み得る。多層障壁構造の構築は、第１電極の上に層１２３ｎを構築することと、中心層１２１を構築することと、層１２５ｎを構築することとを含み得る。多層障壁構造の構築は更に、層１２３ａと１２３ｎとの間に一以上の層１２３ｉを、そして層１２５ａと１２５ｎとの間に一以上の層１２３ｊを構築することを含み得る。ｖｄＷ材料の層の各々は、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）のような様々な超薄膜堆積技術により成長され得る。幾つかの実施形態では、例えば、ｖｄＷ材料の一以上の層を第１電極に転写する、及び／又は、多層障壁構造の一以上の他のｖｄＷ層を転写してセレクタを構築することにより、適当な層転写技術を利用して多層障壁構造が構築され得る。
【0071】
ブロック９３０では、第２電極が多層障壁構造の上に構築され得る。第２電極は、上で図１に関して記載された第２電極１３０を含み得る。第２電極の構築は、適当な導電性の材料の層をメモリデバイスに堆積することを伴い得る。
【0072】
ブロック９４０で、セレクタデバイスの第２電極の上にメモリデバイスが構築され得る。メモリデバイスの構築は、底部電極、スイッチング酸化物層、上部電極等を構築することを伴い得る。スイッチング酸化物層は、ＴａＯｘ、ＨｆＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＺｒＯｘのような一以上の遷移金属酸化物を含み得る。スイッチング酸化物層は、ＰＶＤ、ＣＶＤ、ＡＬＤ、及び／又は、他の適当な堆積技術を利用して堆積され得る。幾つかの実施形態において、セレクタデバイスの第２電極は、メモリデバイスの底部電極として使用され得る。
【0073】
【0074】
ブロック１０１０では、メモリデバイスが構築され得る。メモリデバイスは図８Ｂに関して記載されたメモリデバイス８１０であって、底部電極、スイッチング酸化物、上部電極等を含む独自のデバイススタックを有し得る。メモリデバイスの構築は、ＴａＯｘ、ＨｆＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＺｒＯｘ等のような一以上の遷移金属酸化物を含むスイッチング酸化物層を構築することを伴い得る。スイッチング酸化物層は、ＰＶＤ、ＣＶＤ、ＡＬＤ、及び／又は、他の適当な堆積技術を利用して堆積され得る。
【0075】
ブロック１０２０では、メモリデバイス８１０の上に第１電極１１０が構築され得る。幾つかの実施形態において、メモリデバイス８１０の上部電極は、セレクタデバイスの第１電極１１０としても使用され得る。
【0076】
ブロック１０３０では、第１電極１１０の上に多層障壁構造が構築され得る。例えば、図９のブロック９２０に関して記載された一以上の操作が、多層障壁構造を構築するように実施され得る。
【0077】
ブロック１０４０では、多層障壁構造に第２電極が構築され得る。第２電極は、上で図１に関して記載された第２電極１３０を含み得る。第２電極の構築は、適当な導電性の材料の層をメモリデバイスに堆積することを伴い得る。
【0078】
説明の単純化の為に、本開示の方法は一連の動作として図示及び記載されている。しかしながら、本開示による動作は、様々な順序で、及び／又は、並行的に、そして本明細書に提示及び記載されていない他の動作とともに行われ得る。更に、開示された主題に従って方法を実装するのに、図示された動作全てが必要とされるわけではない。加えて、状態図又は事象を介して一連の相関状態として方法が代替的に表現され得ることを当業者は理解及び認識するだろう。
【0079】
「およそ(approximately)」、「約(about)」、「実質的に(substantially)」の語は、幾つかの実施形態では目標寸法の±２０％以内、幾つかの実施形態では目標寸法の±１０％以内、幾つかの実施形態では目標寸法の±５％以内、幾つかの実施形態では±２％以内をも意味するのに使用され得る。「およそ」と「約」の語は目標寸法を含み得る。
【0080】
先行の記載では、多数の詳細が挙げられている。しかしながら、これらの明確な詳細を含まずに本開示が実践され得ることは明白であろう。幾つかの事例では、開示を不明瞭にするのを回避する為に、周知の構造及びデバイスが詳細にではなくブロック図の形で示されている。
【0081】
「第１(first)」、「第２(second)」、「第３(third)」、「第４(fourth)」等の語は、本明細書で使用される際に、異なる要素を区別するラベルとしての意味を持ち、数字表示による序数の意味を必ずしも有していない。
【0082】
「例(example)」又は「例示的な(exemplary)」という単語は、例、実例、例示として機能することを意味するように本明細書で使用される。「例」又は「例示的な」と本明細書に記載される態様又は設計は、他の態様又は設計よりも好適又は有利であると必ずしも解釈されるわけではない。むしろ、「例」又は「例示的な」という単語の使用は概念を具体的に提示することが意図されている。本出願で使用される際に、「又は(or)」の語は、排他的な「又は」ではなく包括的な「又は」を意味することが意図されている。すなわち、他に明記されないか文脈から明白でない限り、「ＸはＡ又はＢを含む」は自然な包括的置換のいずれかを意味することが意図されている。すなわち、ＸがＡを含む、ＸがＢを含む、あるいは、ＸがＡとＢの両方を含む場合には、「ＸはＡ又はＢを含む」は上記の事例のいずれかで満たされる。加えて、冠詞“ａ”及び”ａｎ”は、本明細書及び添付の請求項で使用される際に、単数形についてのものであると他に明記されないか文脈から明白でない限り、「一以上の(one or more)」を意味すると概して解釈されるべきである。本明細書全体での「実装例(an implementation)」又は「一実装例」one implementation)」についての言及は、実装例に関して記載された特定の特徴、構造、又は特性が少なくとも一つの実装例に含まれることを意味する。故に、本明細書全体の様々な箇所での「実装例」又は「一実装例」という語句の出現は、必ずしも、全てが同じ実装例に言及しているわけではない。
【0083】
本明細書で使用される際に、要素又は層が別の要素又は層の「上に」あると言及される時に、要素又は層は他の要素又は層のすぐ上にあるか、介在の要素又は層が存在し得る。対照的に、要素又は層が別の要素又は層の「すぐ上に」あると言及される時には、介在の要素又は層は存在しない。
【0084】
先行の記載を読んだ後に本開示の多くの変更及び修正が当業者に自明となることは疑いようがないが、例示として図示及び記載された特定の実施形態がいかなる点でも限定と見なされる意図はないことが理解されるはずである。それ故、様々な実施形態の詳細についての言及は請求項の範囲を限定する意図はなく、請求項自体には開示と見なされる特徴のみが記載されている。
【符号の説明】
【0085】
１００ セレクタ
１１０ 第１電極
１２０，１２０ａ，１２０ｂ，１２０ｃ 多層障壁構造
１２１ 中心層／第１層
１２３ａ，１２３ｂ，．．．，１２３ｎ－１，１２３ｎ 層
１２５ａ，１２５ｂ，．．．，１２５ｎ－１，１２５ｎ 層
１３０ 第２電極
２００ａ，２００ｂ，２００ｃ セレクタ
２２３ａ 第２層
２２３ｂ 第４層
２２３ｃ 第６層
２２５ａ 第３層
２２５ｂ 第５層
２２５ｃ 第７層
３００ クロスバー回路
３１１ａ，３１１ｉ，３１１ｎ ビット線
３１３ａ，３１３ｊ，３１３ｍ ワード線
３２０；３２０ａ，３２０ｂ，３２０ｉｊ，３２０ｚ クロスポイントデバイス
３２１ メモリデバイス
３２５ セレクタ
５０１ 電流
５０３ 電流
５１１ 電圧
５１３ 電圧
７００ａ，ｂ エネルギー障壁
７０１ａ，７０１ｂ 対称線
７０２ｂ 線
７０３ａ，７０３ｂ 対称線
７０４ｂ 線
７０５ｂ 線
７０６ｂ 線
７０７ｂ 線
７１１ａ，ｂ 点線
７５０ａ，ｂ 矢印
８００ａ，ｂ １Ｓ１Ｒ構造
８０５ セレクタ
８１０ メモリデバイス
９００ 方法例
１０００ 方法例
Ｅ０ 障壁高さ
１１０ 第１電極
１２０，１２０ａ，１２０ｂ，１２０ｃ 多層障壁構造
１２１ 中心層／第１層
１２３ａ，１２３ｂ，．．．，１２３ｎ－１，１２３ｎ 層
１２５ａ，１２５ｂ，．．．，１２５ｎ－１，１２５ｎ 層
１３０ 第２電極
２００ａ，２００ｂ，２００ｃ セレクタ
２２３ａ 第２層
２２３ｂ 第４層
２２３ｃ 第６層
２２５ａ 第３層
２２５ｂ 第５層
２２５ｃ 第７層
３００ クロスバー回路
３１１ａ，３１１ｉ，３１１ｎ ビット線
３１３ａ，３１３ｊ，３１３ｍ ワード線
３２０；３２０ａ，３２０ｂ，３２０ｉｊ，３２０ｚ クロスポイントデバイス
３２１ メモリデバイス
３２５ セレクタ
５０１ 電流
５０３ 電流
５１１ 電圧
５１３ 電圧
７００ａ，ｂ エネルギー障壁
７０１ａ，７０１ｂ 対称線
７０２ｂ 線
７０３ａ，７０３ｂ 対称線
７０４ｂ 線
７０５ｂ 線
７０６ｂ 線
７０７ｂ 線
７１１ａ，ｂ 点線
７５０ａ，ｂ 矢印
８００ａ，ｂ １Ｓ１Ｒ構造
８０５ セレクタ
８１０ メモリデバイス
９００ 方法例
１０００ 方法例
Ｅ０ 障壁高さ
【図1】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9】
【図10】