特許 7602890 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-11

(45)【発行日】2024-12-19

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H04N 25/77 20230101AFI20241212BHJP

   H04N 25/78 20230101ALI20241212BHJP

   H04N 25/76 20230101ALI20241212BHJP

   H01L 27/146 20060101ALI20241212BHJP

【ＦＩ】

H04N25/77

H04N25/78

H04N25/76

H01L27/146 A

【請求項の数】 21

(21)【出願番号】P 2020177921

(22)【出願日】2020-10-23

(65)【公開番号】P2022069011

(43)【公開日】2022-05-11

【審査請求日】2023-10-17

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】100094112

【弁理士】

【氏名又は名称】岡部 讓

(74)【代理人】

【識別番号】100101498

【弁理士】

【氏名又は名称】越智 隆夫

(74)【代理人】

【識別番号】100106183

【弁理士】

【氏名又は名称】吉澤 弘司

(74)【代理人】

【識別番号】100136799

【弁理士】

【氏名又は名称】本田 亜希

(72)【発明者】

【氏名】黒田 享裕

【審査官】櫃本 研太郎

(56)【参考文献】

【文献】特開２０１９－０２９６９４（ＪＰ，Ａ）

【文献】特開２０１９－１８６５９８（ＪＰ，Ａ）

【文献】特開２０２０－０１００９３（ＪＰ，Ａ）

【文献】特開２０１９－００９７６８（ＪＰ，Ａ）

【文献】国際公開第２０２０／０９５５４０（ＷＯ，Ａ１）

【文献】特開２０２０－１５０３７７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０２５２５６３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ５／３０－５／３３、２３／１１

２３／２０－２３／３０、２５／００

２５／２０－２５／６１、

２５／６１５－２５／７９

Ｈ０１Ｌ ２７／１４－２７／１４８、

２９／７６２－２９／７６８

Ｈ１０Ｋ ３９／３０－３９／３８

(57)【特許請求の範囲】

【請求項1】

光の入射に応じて信号を出力する複数の画素に対応して複数の行及び複数の列をなすように配され、対応する画素からの出力に応じて各々が第１デジタル信号を出力する複数の第１信号生成部と、
遮光されており、前記複数の行及び前記複数の列の少なくとも一部に対応して配され、各々が所定のデジタル値を有する第２デジタル信号を出力する複数の第２信号生成部と、
遮光されている複数の画素に対応して配され、対応する画素からの出力に応じて各々が第４デジタル信号を出力する複数の第３信号生成部と、
前記複数の第１信号生成部及び前記複数の第２信号生成部のうちの選択された一部から出力された前記第１デジタル信号及び前記第２デジタル信号の少なくとも１つに基づく信号を出力する読み出し部と
を有し、
前記複数の画素の各々は、アバランシェフォトダイオードを含み、
前記第２信号生成部は、前記複数の第１信号生成部と前記複数の信号生成部が設けられたチップの端部との間に配され、
前記第２信号生成部は、前記第１信号生成部と前記第３信号生成部の間に配されている、
ことを特徴とする半導体装置。

【請求項2】

前記複数の第２信号生成部は、前記複数の行のうちのすべての行に対応するように配されている
ことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記複数の第２信号生成部は、前記複数の列のうちのすべての列に対応するように配されている
ことを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

前記第２デジタル信号は、複数のビットを有し、
前記複数のビットのすべてが同一のレベルである
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。

【請求項5】

前記第２デジタル信号は、複数のビットを有し、
前記複数のビットのうち、すべての偶数番目のビットがハイレベルでありすべての奇数番目のビットがローレベルであるか、又はすべての偶数番目のビットがローレベルでありすべての奇数番目のビットがハイレベルである
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。

【請求項6】

前記複数の第２信号生成部の各々は、入力された制御信号に含まれるパルスのカウント数に基づいて、前記第２デジタル信号を生成する
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。

【請求項7】

前記読み出し部は、第１モードにおいて前記第２デジタル信号を出力せず、第２モードにおいて前記第２デジタル信号を出力する
ことを特徴とする請求項６に記載の半導体装置。

【請求項8】

前記読み出し部は、前記第１モード及び前記第２モードのいずれにおいても前記第１デジタル信号を出力する
ことを特徴とする請求項７に記載の半導体装置。

【請求項9】

前記読み出し部は、前記第１モードにおいて前記第１デジタル信号を出力し、前記第２モードにおいて前記第１デジタル信号を出力しない
ことを特徴とする請求項７に記載の半導体装置。

【請求項10】

前記第２モードは、前記読み出し部の検査を行う検査モードである
ことを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置。

【請求項11】

前記複数の第１信号生成部、前記複数の第２信号生成部及び前記読み出し部は、第１基板に配され、
前記複数の画素は第２基板に配される
ことを特徴とする請求項１０に記載の半導体装置。

【請求項12】

前記読み出し部は、前記第１デジタル信号と前記第２デジタル信号とが結合された第３デジタル信号を出力する
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。

【請求項13】

前記第３デジタル信号は、前記第１デジタル信号を出力した第１信号生成部のアドレスを示す情報を含む
ことを特徴とする請求項１２に記載の半導体装置。

【請求項14】

第１基板を更に有し、
前記複数の第１信号生成部、前記複数の第２信号生成部及び前記読み出し部は、前記第１基板に配されている
ことを特徴とする請求項１乃至１０、１２及び１３のいずれか１項に記載の半導体装置。

【請求項15】

前記読み出し部から外部に信号を出力するための端子電極が前記第１基板に配されている
ことを特徴とする請求項１４に記載の半導体装置。

【請求項16】

第２基板を更に有し、
前記複数の画素は、前記第２基板に配されている
ことを特徴とする請求項１４又は１５に記載の半導体装置。

【請求項17】

前記第１基板と前記第２基板は互いに積層されており、
前記光の入射に応じて信号を出力する複数の画素の各々は、前記複数の第１信号生成部のうちの対応する１つと電気的に接続されている
ことを特徴とする請求項１６に記載の半導体装置。

【請求項18】

前記複数の第１信号生成部の各々は、前記アバランシェフォトダイオードの電位の変化をカウントするカウンタ回路を含む
ことを特徴とする請求項１乃至１７のいずれか１項に記載の半導体装置。

【請求項19】

前記第１デジタル信号と、前記第４デジタル信号とに基づき、黒レベルの補正を行う
ことを特徴とする請求項１乃至１８のいずれか１項に記載の半導体装置。

【請求項20】

請求項１乃至１９のいずれか１項に記載の半導体装置を含む光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理部と、
を有することを特徴とする光電変換システム。

【請求項21】

移動体であって、
請求項１乃至１９のいずれか１項に記載の半導体装置を含む光電変換装置と、
前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

アバランシェフォトダイオード等の光電変換素子に入射する光子のカウント値に応じたデジタル信号を出力する半導体装置が知られている。特許文献１には、各々がアバランシェフォトダイオードを含み、光子の受光頻度に応じたデジタル信号を出力する画素が複数個配列された半導体装置が開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１９－９７６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１においては、入射光に基づく情報以外の情報を含むデジタル信号を半導体装置から出力することについては検討がなされていない。

【0005】

そこで、本発明の目的は、入射光に基づく情報以外の情報を含むデジタル信号を出力し得る半導体装置を提供することにある。

【課題を解決するための手段】

【0006】

本発明の一観点によれば、光の入射に応じて信号を出力する複数の画素に対応して複数の行及び複数の列をなすように配され、対応する画素からの出力に応じて各々が第１デジタル信号を出力する複数の第１信号生成部と、遮光されており、前記複数の行及び前記複数の列の少なくとも一部に対応して配され、各々が所定のデジタル値を有する第２デジタル信号を出力する複数の第２信号生成部と、遮光されている複数の画素に対応して配され、対応する画素からの出力に応じて各々が第４デジタル信号を出力する複数の第３信号生成部と、前記複数の第１信号生成部及び前記複数の第２信号生成部のうちの選択された一部から出力された前記第１デジタル信号及び前記第２デジタル信号の少なくとも１つに基づく信号を出力する読み出し部とを有し、前記複数の画素の各々は、アバランシェフォトダイオードを含み、前記第２信号生成部は、前記複数の第１信号生成部と前記複数の信号生成部が設けられたチップの端部との間に配され、前記第２信号生成部は、前記第１信号生成部と前記第３信号生成部の間に配されている、ことを特徴とする半導体装置が提供される。

【発明の効果】

【0007】

本発明によれば、入射光に基づく情報以外の情報を含むデジタル信号を出力し得る半導体装置を提供することができる。

【図面の簡単な説明】

【0008】

【図1】第１実施形態に係る半導体装置のブロック図の一例である。

【図2】第１実施形態に係る画素回路領域の等価回路図の一例である。

【図3】第１実施形態に係る信号生成部の出力信号を説明するための概念図である。

【図4】第１実施形態に係る半導体装置の通常モード時におけるタイミング図の一例である。

【図5】第１実施形態に係る半導体装置の検査モード時におけるタイミング図の一例である。

【図6】第２実施形態に係る半導体装置の検査モード時におけるタイミング図の一例である。

【図7】第３実施形態に係る画素回路領域の等価回路図の一例である。

【図8】第３実施形態に係る信号処理回路及び信号生成回路におけるカウント動作を説明するためのタイミング図の一例である。

【図9】第４実施形態に係る半導体装置の出力信号を説明するための概念図である。

【図10】第５実施形態に係る半導体装置のブロック図の一例である。

【図11】第６実施形態に係る半導体装置の構成図である。

【図12】第６実施形態に係るセンサチップのブロック図の一例である。

【図13】第６実施形態に係る回路チップのブロック図の一例である。

【図14】第６実施形態に係る画素領域の等価回路図の一例である。

【図15】第６実施形態に係る半導体装置の断面図の一例である。

【図16】第７実施形態に係る撮像システムの構成例を示すブロック図である。

【図17】第８実施形態に係る撮像システム及び移動体の構成例を示す図である。

【発明を実施するための形態】

【0009】

以下、図面を参照しつつ、本発明の実施形態を説明する。複数の図面にわたって同一の要素又は対応する要素には共通の符号が付されており、その説明は省略又は簡略化されることがある。

【0010】

［第１実施形態］
図１は、本実施形態に係る半導体装置１００のブロック図の一例である。図１において、半導体装置１００は、画素回路領域２２と読み出し回路領域２３を含む。

【0011】

画素回路領域２２は、第１画素回路領域２２ａと第２画素回路領域２２ｂを含む。第１画素回路領域２２ａは、複数の行及び複数の列に渡って二次元状に配された複数の画素部１０３を含む。画素部１０３は、入射光に応じた信号を出力する光電変換素子を含む。図１に示す例では、第１画素回路領域２２ａは、第１行から第５行までの５行と、第１列から第５列までの５列に配された２５個の画素部１０３を含む。図１では、画素部１０３を示すボックス内に行番号及び列番号を示す符号が表記されている。例えば、第１行、第４列に配された画素部１０３には、「Ｓ１４」と表記されている。なお、第１画素回路領域２２ａに含まれる画素部１０３の行数及び列数は、特に限定されるものではない。

【0012】

第２画素回路領域２２ｂは、第１画素回路領域２２ａに沿って１行及び１列をなすように配された複数の信号生成部１０４を含む。図１に示す例では、第２画素回路領域２２ｂは、第０行の各列及び第０列の各行に配された１１個の信号生成部１０４を含む。図１では、信号生成部１０４を示すボックス内に列番号及び行番号を示す符号が表記されている。第０行の第０列から第５列に配された信号生成部１０４には、「Ｓ００」～「Ｓ０５」と表記されている。第０列の第１行から第５行に配された信号生成部１０４には、「Ｓ１０」～「Ｓ５０」と表記されている。このように、複数の信号生成部１０４は、複数の画素部１０３の複数の行及び複数の列の少なくとも一部に対応して配されている。なお、第２画素回路領域２２ｂの行数、列数等の配置は、図示したものに限定されるものではない。なお、第２画素回路領域２２ｂは、画素部１０３を含まないため、遮光層等により光学的に遮光されていてもよい。

【0013】

読み出し回路領域２３（読み出し部）は、垂直走査回路１１０と、列回路１１２と、水平走査回路１１１と、制御パルス生成部１１５と、信号出力回路１１４とを含む。画素回路領域２２の複数の画素部１０３及び信号生成部１０４の各行には、第１の方向（図１において縦方向）に延在して、複数の制御線１１６が配されている。複数の制御線１１６は、第１の方向に並ぶ画素部１０３及び信号生成部１０４にそれぞれ接続され、共通信号線を成している。制御線１１６の延在する第１の方向は、行方向又は水平方向と表記することがある。なお、図１では、制御線１１６の各々に、行番号を付した符号を表記している。例えば、第１行の制御線１１６は、「ＶＳＥＬ［１］」と表記されている。

【0014】

各行の制御線１１６は、垂直走査回路１１０に接続されている。垂直走査回路１１０は、画素部１０３及び信号生成部１０４を駆動するための制御信号を、制御線１１６を介して画素部１０３及び信号生成部１０４に供給する。

【0015】

画素回路領域２２の複数の画素部１０３及び信号生成部１０４の各列には、第１の方向と交差する第２の方向（図１において横方向）に延在して、信号線１１３が配されている。信号線１１３は、第２の方向に並ぶ画素部１０３及び信号生成部１０４にそれぞれ接続され、共通の信号線をなしている。信号線１１３の延在する第２の方向は、列方向又は垂直方向と表記されることがある。

【0016】

なお、図１では、信号線１１３の各々に、列番号を付した符号を表記している。例えば、第４列の信号線１１３は、「ＰＯＵＴ４」と表記されている。信号線１１３の各々は、ｎビットのデジタル信号を伝送するためのｎ本の信号線を備えている。信号線１１３は、列回路１１２に接続されている。列回路１１２は、画素回路領域２２の複数の画素部１０３及び信号生成部１０４の各列に対応してそれぞれ設けられており、対応する列の信号線１１３に接続されている。列回路１１２は、対応する列の信号線１１３を介して画素部１０３及び信号生成部１０４から読み出された信号を保持する機能を備える。

【0017】

水平走査回路１１１は、列回路１１２から信号を読み出すための制御信号を列回路１１２に供給する。水平走査回路１１１は、各列の列回路１１２に、制御線１１７を介して制御信号を供給する。水平走査回路１１１から制御信号を受信した列回路１１２は、保持している信号を水平出力線ＨＳＩＧを介し、信号出力回路１１４に出力する。なお、図１では、制御線１１７の各々に、列番号を示す符号を表記している。例えば、第４列の制御線１１７は、「ＨＳＥＬ［４］」と表記されている。水平出力線ＨＳＩＧは、ｎビットのデジタル信号を伝送するためのｎ本の信号線を備えている。

【0018】

信号出力回路１１４は、画素回路領域２２からの出力に応じた信号を半導体装置１００の出力信号ＳＯＵＴとして出力する。制御パルス生成部１１５は、外部入力クロック信号ＭＣＬＫにより駆動され、垂直走査回路１１０、水平走査回路１１１、列回路１１２の動作及びこれらの動作タイミングを制御する制御信号を供給する。なお、垂直走査回路１１０、水平走査回路１１１、列回路１１２の動作及びこれらの動作タイミングを制御する制御信号の少なくとも一部は、半導体装置１００の外部から供給されてもよい。

【0019】

図２は、図１における画素回路領域２２の等価回路図の一例である。図２には、簡略化のため、第０行から第２行及び第０列から第２列に配された４個の画素部１０３及び５個の信号生成部１０４が示されている。

【0020】

複数の画素部１０３の各々は、光電変換部であるアバランシェフォトダイオード（以下、ＡＰＤ）２０１と、クエンチ素子２０２と、信号処理回路２１１と、選択回路２１２とを含む。

【0021】

ＡＰＤ２０１に光が入射されると、光電変換により入射光に応じた電荷対が生成される。ＡＰＤ２０１のアノードには、電圧ＶＬ（第１電圧）が供給される。また、ＡＰＤ２０１のカソードには、アノードに供給される電圧ＶＬよりも高い電圧ＶＨ（第２電圧）が供給される。ＡＰＤ２０１のアノードとカソードには、ＡＰＤ２０１がアバランシェ増倍動作をするような逆バイアス電圧が供給される。このような電圧を供給した状態とすることで、入射光によって生じた電荷がアバランシェ増倍を起こし、アバランシェ電流が発生する。逆バイアス電圧が供給される場合の動作モードには、アノード及びカソードの電位差が降伏電圧より大きな電位差で動作させるガイガーモードと、アノード及びカソードの電位差が降伏電圧近傍、もしくはそれ以下の電圧差で動作させるリニアモードがある。ガイガーモードで動作させるＡＰＤをＳＰＡＤと呼ぶ。

【0022】

クエンチ素子２０２は、電圧ＶＨを供給する電源とＡＰＤ２０１のカソードの間に接続される。クエンチ素子２０２は、ＡＰＤ２０１で生じたアバランシェ電流の変化を電圧信号に置き換える機能を有する。クエンチ素子２０２は、アバランシェ増倍による信号増倍時に負荷回路（クエンチ回路）として機能し、ＡＰＤ２０１に供給する電圧を抑制して、アバランシェ増倍を抑制する働きを持つ（クエンチ動作）。

【0023】

信号処理回路２１１（第１信号生成部）は、光子検出時に得られるＡＰＤ２０１のカソードの電位変化をカウントする機能を有する。この機能は、例えば、信号処理回路２１１が、カソードの電位変化により生じたパルスをカウントするカウンタ回路を備えることにより実現され得る。これにより、信号処理回路２１１は、ＡＰＤ２０１に入射した光子の数に応じたカウント値（第１デジタル信号）を出力することができる。信号処理回路２１１は、制御線２１３を介して入力される制御信号に応じてカウンタ回路の初期化等を行う。

【0024】

選択回路２１２は、図１の垂直走査回路１１０から制御線２１４を介して供給される制御信号により、信号処理回路２１１と信号線１１３との電気的な接続、非接続を制御する。選択回路２１２は、例えば、電気的な接続、非接続を制御するスイッチ、信号を出力するためのバッファ回路等を含む。

【0025】

本実施形態において、画素部１０３は、ＡＰＤ２０１に入射する光子のカウント値をデジタル信号として出力する機能を有しているものとするが、これに限るものではない。信号処理回路２１１は、時間－デジタル変換回路（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：以下、ＴＤＣ）及びメモリを含んでもよい。この場合、画素部１０３は、典型的には、画像を形成するための画素であるが、ＴＯＦ（Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ）に用いる場合には、必ずしも画像を形成しなくてもよい。すなわち、画素部１０３は、光が到達した時刻と光量を測定するための画素であってもよい。

【0026】

複数の信号生成部１０４の各々は、信号生成回路２１５及び選択回路２１２を含む。信号生成回路２１５（第２信号生成部）は、所定のｎビット（ｎは自然数）のデジタル値を有するデジタル信号（第２デジタル信号）を出力するように構成されている。このデジタル信号は、例えば、読み出し回路領域２３における配線、回路動作等の検査に用いられ得る。また、信号生成回路２１５は、制御線２１３を介して入力される制御信号に応じて初期化等の信号生成に関する処理を行う。信号生成部１０４の選択回路２１２は、図１の垂直走査回路１１０から制御線２１４を介して供給される制御信号により、信号生成回路２１５と信号線１１３との電気的な接続、非接続を制御する。

【0027】

このように、信号線１１３には、垂直走査回路１１０により選択された行の、信号処理回路２１１から出力されたカウント値又は信号生成回路２１５から出力された所定のｎビットのデジタル値を有するデジタル信号が出力される。これらの信号は、列回路１１２に記憶され、水平走査回路１１１の走査に応じて信号出力回路１１４を介して半導体装置１００の外部に出力される。

【0028】

ここで、図３（ａ）から図３（ｄ）を参照して、信号生成回路２１５から出力される所定のデジタル値の具体例を説明する。図３（ａ）から図３（ｄ）は、本実施形態に係る信号生成部１０４の出力信号を説明するための概念図である。図３（ａ）から図３（ｄ）は、信号生成回路２１５から出力されるｎビットのデジタル信号の値を示している。なお、本例においては、デジタル信号は複数のビットを有する（すなわち、ｎが２以上の整数）ものとする。なお、図中の「ＭＳＢ」は最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を示しており、図中の「ＬＳＢ」は最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を示している。また、以下の説明においては、「ｋ番目のビット」は最下位から数えてｋ番目の位置のビットを意味するものとする。すなわち、図３（ａ）から図３（ｄ）におけるＬＳＢは１番目のビット（すなわち奇数番目のビット）であり、図３（ａ）から図３（ｄ）におけるＭＳＢはｎ番目のビットであるものとする。また、本実施形態のデジタル信号は、ローレベルが０に対応し、ハイレベルが１に対応する正論理であるものとするが、これとは逆の負論理であってもよい。

【0029】

図３（ａ）は、すべてのビットが０（ローレベル）である場合の例である。図３（ｂ）は、すべてのビットが１（ハイレベル）である場合の例である。このように、信号生成回路２１５から出力されるデジタル信号のすべてのビットが同一のレベルであり得る。

【0030】

図３（ｃ）は、すべての奇数番目のビットが０であり、すべての偶数番目のビットが１である場合の例である。図３（ｄ）は、すべての奇数番目のビットが１であり、すべての偶数番目のビットが０である場合の例である。このように、信号生成回路２１５から出力されるデジタル信号は、ビット間でハイレベルとローレベルが交互に繰り返されるものであり得る。

【0031】

入射光に基づく信号は上述のように規則的なものである可能性は低い。そのため、上述のような規則的なビット値を有するデジタル信号を検査信号に用いることにより、入射光に基づく信号と検査信号の混同を避けることができる。また、ビット値が規則的であることにより、読み出し回路領域２３における配線、回路動作等の不具合により、出力される検査信号が変動した場合に、変動が生じたことを検出しやすくなる。

【0032】

なお、上述のデジタル信号はあくまでも一例である。受信側で検査信号であることが判別できるように事前に定義されている形式であれば、これら以外のものであってもよい。

【0033】

第２画素回路領域２２ｂにおける複数の信号生成部１０４がそれぞれ出力する複数のデジタル信号のすべてが同じ値でなくてもよい。例えば、行ごとに信号生成部１０４が出力するデジタル信号の値が異なってもよい。また、信号生成回路２１５の各々が、複数の値のうちの１つを選択的に出力できるように構成されていてもよい。

【0034】

図４及び図５は、本実施形態の半導体装置１００の動作を説明するためのタイミング図である。本実施形態の半導体装置１００は、通常モード（第１モード）と検査モード（第２モード）とにより動作するように構成されている。通常モードでは、半導体装置１００は、複数の信号生成部１０４からの出力に応じた検査信号を出力せず、複数の画素部１０３からの出力に応じた画素信号を出力する。検査モードでは、半導体装置１００は、複数の信号生成部１０４からの出力に応じた検査信号を出力する。図４は、通常モード時におけるタイミング図の一例であり、図５は、検査モード時におけるタイミング図の一例である。図４及び図５は、垂直走査回路１１０から制御線ＶＳＥＬ［０］～ＶＳＥＬ［５］に供給される信号のタイミングと、水平走査回路１１１より制御線ＨＳＥＬ［０］～ＨＳＥＬ［５］に供給される信号のタイミングとを示している。また、図４及び図５は、出力信号ＳＯＵＴの出力タイミングと、出力信号ＳＯＵＴに対応する画素部１０３又は信号生成部１０４の位置とを示している。

【0035】

まず、通常モード時の動作の一例を、図４を用いて説明する。時刻ｔ１において、制御線ＶＳＥＬ［１］の電位がハイレベルになり、その後、時刻ｔ２において、制御線ＶＳＥＬ［１］の電位がローレベルになる。これにより、時刻ｔ１から時刻ｔ２の期間内において、第１行の複数の画素部１０３から信号が出力され、各列に対応した信号線１１３を介して列回路１１２に保持される。

【0036】

時刻ｔ３において、制御線ＨＳＥＬ［１］の電位がハイレベルになり、その後、時刻ｔ４において、制御線ＨＳＥＬ［１］の電位がローレベルになる。これにより、時刻ｔ３から時刻ｔ４の期間内において、第１列の列回路１１２から信号出力回路１１４に信号が出力される。信号出力回路１１４は、第１行第１列の画素部１０３（Ｓ１１）からの出力に応じた画素信号を含む出力信号ＳＯＵＴを出力する。

【0037】

時刻ｔ５において、制御線ＨＳＥＬ［２］の電位がハイレベルになり、その後、時刻ｔ６において、制御線ＨＳＥＬ［２］の電位がローレベルになる。これにより、時刻ｔ５から時刻ｔ６の期間内において、第２列の列回路１１２から信号出力回路１１４に信号が出力される。信号出力回路１１４は、第１行第２列の画素部１０３（Ｓ１２）からの出力に応じた画素信号を含む出力信号ＳＯＵＴを出力する。

【0038】

時刻ｔ７から時刻ｔ８の期間、時刻ｔ９から時刻ｔ１０の期間及び時刻ｔ１１から時刻ｔ１２の期間においても３列目以降の列回路１１２からの信号出力処理が繰り返される。すなわち、信号出力回路１１４は、第１行第３列から第１行第５列の画素部１０３（Ｓ１３からＳ１５）からの出力に応じた画素信号を含む出力信号ＳＯＵＴを順次出力する。

【0039】

時刻ｔ１３において、制御線ＶＳＥＬ［２］の電位がハイレベルになり、その後、時刻ｔ１４において、制御線ＶＳＥＬ［２］の電位がローレベルになる。これにより、時刻ｔ１３から時刻ｔ１４の期間内において、第２行の複数の画素部１０３から信号が出力され、各列に対応した信号線１１３を介して列回路１１２に保持される。

【0040】

時刻ｔ１５以降、時刻ｔ３から時刻ｔ１２の期間と同様に、第２行の各列の画素部１０３（Ｓ２１からＳ２５）からの出力に応じた画素信号を含む出力信号ＳＯＵＴが順次出力される。第３行目以降についても同様にして、第１画素回路領域２２ａ内の画素部１０３の出力に応じた画素信号を含む出力信号ＳＯＵＴが行ごと及び列ごとに順次出力される。このように、通常モードにおいては、半導体装置１００は、複数の画素部１０３からの出力に応じた画素信号を出力するが、複数の信号生成部１０４からの出力に応じた検査信号を出力しない。このように検査を行わない通常時には、検査信号の出力を省略することで読み出し等の処理が高速化される。

【0041】

次に、検査モード時の動作の一例を、図５を用いて説明する。時刻ｔ２１において制御線ＶＳＥＬ［０］の電位がハイレベルとなり、その後、時刻ｔ２２において、制御線ＶＳＥＬ［０］の電位がローレベルになる。これにより、時刻ｔ２１から時刻ｔ２２の期間内において、第０行の複数の信号生成部１０４から信号が出力され、各列に対応した信号線１１３を介して列回路１１２に保持される。

【0042】

時刻ｔ２３において、制御線ＨＳＥＬ［０］の電位がハイレベルになり、その後、時刻ｔ２４において、制御線ＨＳＥＬ［０］の電位がローレベルになる。これにより、時刻ｔ２３から時刻ｔ２４の期間内において、第０列の列回路１１２から信号出力回路１１４に信号が出力される。信号出力回路１１４は、第０行第０列の信号生成部１０４（Ｓ００）からの出力に応じた検査信号を含む出力信号ＳＯＵＴを出力する。

【0043】

時刻ｔ２５において、制御線ＨＳＥＬ［１］の電位がハイレベルになり、その後、時刻ｔ２６において、制御線ＨＳＥＬ［１］の電位がローレベルになる。これにより、時刻ｔ２５から時刻ｔ２６の期間内において、第１列の列回路１１２から信号出力回路１１４に信号が出力される。信号出力回路１１４は、第０行第１列の信号生成部１０４（Ｓ０１）からの出力に応じた検査信号を含む出力信号ＳＯＵＴを出力する。

【0044】

時刻ｔ２７から時刻ｔ２８の期間、時刻ｔ２９から時刻ｔ３０の期間、時刻ｔ３１から時刻ｔ３２の期間及び時刻ｔ３３から時刻ｔ３４の期間においても２列目以降の列回路１１２からの信号出力処理が繰り返される。すなわち、信号出力回路１１４は、第０行第２列から第０行第５列の信号生成部１０４（Ｓ０２からＳ０５）からの出力に応じた検査信号を含む出力信号ＳＯＵＴを順次出力する。

【0045】

時刻ｔ３５において、制御線ＶＳＥＬ［１］の電位がハイレベルとなり、その後、時刻ｔ３６において、制御線ＶＳＥＬ［１］の電位がローレベルになる。これにより、時刻ｔ３５から時刻ｔ３６の期間内において、第１行第０列の信号生成部１０４及び第１行の複数の画素部１０３から信号が出力され、各列に対応した信号線１１３を介して列回路１１２に保持される。

【0046】

時刻ｔ３７において、制御線ＨＳＥＬ［０］の電位がハイレベルになり、その後、時刻ｔ３８において、制御線ＨＳＥＬ［０］の電位がローレベルになる。これにより、時刻ｔ３７から時刻ｔ３８の期間内において、第０列の列回路１１２から信号出力回路１１４に信号が出力される。信号出力回路１１４は、第１行第０列の信号生成部１０４（Ｓ１０）からの出力に応じた検査信号を含む出力信号ＳＯＵＴを出力する。

【0047】

時刻ｔ３９において、制御線ＨＳＥＬ［１］の電位がハイレベルになり、その後、時刻ｔ４０において、制御線ＨＳＥＬ［１］の電位がローレベルになる。これにより、時刻ｔ３９から時刻ｔ４０の期間内において、第１列の列回路１１２から信号出力回路１１４に信号が出力される。信号出力回路１１４は、第１行第１列の画素部１０３（Ｓ１１）からの出力に応じた画素信号を含む出力信号ＳＯＵＴを出力する。

【0048】

時刻ｔ４１から時刻ｔ４２の期間、時刻ｔ４３から時刻ｔ４４の期間、時刻ｔ４５から時刻ｔ４６の期間及び時刻ｔ４７から時刻ｔ４８の期間においても２列目以降の列回路１１２からの信号出力処理が繰り返される。すなわち、信号出力回路１１４は、第１行第２列から第１行第５列の画素部１０３（Ｓ１２からＳ１５）からの出力に応じた画素信号を含む出力信号ＳＯＵＴを順次出力する。

【0049】

時刻ｔ４９において、制御線ＶＳＥＬ［２］の電位がハイレベルになり、その後、時刻ｔ５０において、制御線ＶＳＥＬ［２］の電位がローレベルになる。これにより、時刻ｔ４９から時刻ｔ５０の期間内において、第２行第０列の信号生成部１０４及び第２行の複数の画素部１０３から信号が出力され、各列に対応した信号線１１３を介して列回路１１２に保持される。

【0050】

時刻ｔ５１以降、時刻ｔ３７から時刻ｔ４８の期間と同様に、第２行の各列の信号生成部１０４（Ｓ２０）又は画素部１０３（Ｓ２１からＳ２５）からの出力に応じた検査信号又は画素信号を含む出力信号ＳＯＵＴが順次出力される。第３行目以降についても同様にして、第２画素回路領域２２ｂ内の信号生成部１０４又は第１画素回路領域２２ａ内の画素部１０３の出力に応じた検査信号又は画素信号を含む出力信号ＳＯＵＴが行ごと及び列ごとに順次出力される。このように、検査モードにおいては、半導体装置１００は、複数の画素部１０３からの出力に応じた画素信号と、複数の信号生成部１０４からの出力に応じた検査信号との両方を出力する。

【0051】

このように、本実施形態の半導体装置１００は、検査モードによる動作が可能である。検査モード時において、半導体装置１００は、第１画素回路領域２２ａに沿って配された複数の信号生成部１０４からの出力に応じた検査信号を含む信号を出力する。このとき、複数の信号生成部１０４は、図３に例示されているような所定のデジタル信号を出力するように構成されている。検査モード時に出力されたデジタル信号が上述の所定のデジタル信号と一致しているか否かを確認することにより、所定のデジタル信号が通過する経路に存在する要素、例えば、読み出し回路領域２３における配線又は回路動作の状態を検査することができる。

【0052】

このように、本実施形態においては、検査モードにおいて、入射光に基づかずに検査信号を出力可能である。したがって、本実施形態によれば、入射光に基づく情報以外の情報を含むデジタル信号を出力し得る半導体装置１００が提供される。

【0053】

検査用のデジタル信号が入射光に基づくものである場合、入射光量に応じてデジタル信号の値が変動するため適正な検査が困難になる場合がある。この場合であっても入射光量を一定にして検査用のデジタル信号を生成する等により、適正な検査信号の生成は可能であるものの、検査用に特殊な処理が必要であり、検査の処理が煩雑になり得る。また、煩雑な検査を行うことにより、大きな検査時間が必要となる場合もある。この課題は、検査対象が入射光に対する感度が高いアバランシェフォトダイオードを含んでいる場合には、より顕著になり得る。これに対し、本実施形態の半導体装置１００が出力する検査用の信号は入射光に依存しない所定のデジタル値を有するデジタル信号であるため、検査が簡略化される。したがって、本実施形態によれば、検査の簡略化が可能な半導体装置１００が提供される。

【0054】

また、本実施形態では、半導体装置１００は、検査モードにおいて複数の画素部１０３からの出力に応じた画素信号と、複数の信号生成部１０４からの出力に応じた検査信号との両方を出力することができる。これにより、検査モード時においても通常モードと同様に画素信号の出力を行うことができるため、画素信号の出力と並行して検査信号に基づく検査を行うことができる。

【0055】

なお、上述の検査は、例えば、半導体装置１００の製造の過程で良否の判定等の検査を行う検査工程において行われるものであり得る。この場合において、検査工程は、完成品の半導体装置１００に対するものであってもよく、半製品の半導体装置１００に対するものであってもよい。また、上述の検査は、半導体装置１００の出荷後の使用時等において装置状態の検査を行うためのものであってもよい。

【0056】

複数の信号生成部１０４は、図１に示されているように、複数の画素部１０３のすべての行に対応するように配されていることが望ましい。この構成によれば、すべての行について、読み出し回路領域２３における行選択の機能の検査を行うことができる。また、複数の信号生成部１０４は、図１に示されているように、複数の画素部１０３のすべての列に対応するように配されていることが望ましい。この構成によれば、すべての列について、読み出し回路領域２３における信号読み出しの機能の検査を行うことができる。しかしながら、複数の信号生成部１０４が複数の画素部１０３のすべての行又はすべての列に対応するように配されていることは必須ではない。

【0057】

［第２実施形態］
本実施形態は、第１実施形態における検査モード時の動作タイミングの変形例である。本実施形態において、検査モード時の動作タイミング以外の構成は第１実施形態と同様であるため説明を省略する。

【0058】

図６は、本実施形態に係る半導体装置１００の検査モード時におけるタイミング図の一例である。図６における時刻ｔ２１から時刻ｔ３４までの動作は、図５における時刻ｔ２１から時刻ｔ３４までの動作と同様であるため説明を省略する。すなわち、当該期間において、信号出力回路１１４は、第０行第０列から第０行第５列の信号生成部１０４（Ｓ００からＳ０５）からの出力に応じた検査信号を含む出力信号ＳＯＵＴを順次出力する。

【0059】

時刻ｔ６１において、制御線ＶＳＥＬ［１］の電位がハイレベルとなり、その後、時刻ｔ６２において、制御線ＶＳＥＬ［１］の電位がローレベルになる。これにより、時刻ｔ６１から時刻ｔ６２の期間内において、第１行第０列の信号生成部１０４及び第１行の複数の画素部１０３から信号が出力され、各列に対応した信号線１１３を介して列回路１１２に保持される。

【0060】

時刻ｔ６３において、制御線ＨＳＥＬ［０］の電位がハイレベルになり、その後、時刻ｔ６４において、制御線ＨＳＥＬ［０］の電位がローレベルになる。これにより、時刻ｔ６３から時刻ｔ６４の期間内において、第０列の列回路１１２から信号出力回路１１４に信号が出力される。信号出力回路１１４は、第１行第０列の信号生成部１０４（Ｓ１０）からの出力に応じた検査信号を含む出力信号ＳＯＵＴを出力する。

【0061】

時刻ｔ６５において、制御線ＶＳＥＬ［２］の電位がハイレベルとなり、その後、時刻ｔ６６において、制御線ＶＳＥＬ［２］の電位がローレベルになる。これにより、時刻ｔ６５から時刻ｔ６６の期間内において、第２行第０列の信号生成部１０４及び第２行の複数の画素部１０３から信号が出力され、各列に対応した信号線１１３を介して列回路１１２に保持される。

【0062】

時刻ｔ６７において、制御線ＨＳＥＬ［０］の電位がハイレベルになり、その後、時刻ｔ６８において、制御線ＨＳＥＬ［０］の電位がローレベルになる。これにより、時刻ｔ６７から時刻ｔ６８の期間内において、第０列の列回路１１２から信号出力回路１１４に信号が出力される。信号出力回路１１４は、第２行第０列の信号生成部１０４（Ｓ２０）からの出力に応じた検査信号を含む出力信号ＳＯＵＴを出力する。

【0063】

第３行目以降についても同様にして、第２画素回路領域２２ｂ内の信号生成部１０４の出力に応じた検査信号を含む出力信号ＳＯＵＴが行ごとに順次出力される。

【0064】

本実施形態の動作タイミングにおいては、半導体装置１００は、検査モード時において、複数の画素部１０３からの画素信号を出力せず、複数の信号生成部１０４からの出力に応じた検査信号のみを出力する。これにより、出力する信号の個数を少なくすることができるため、本実施形態によれば、検査が更に簡略化され得る半導体装置１００が提供される。また、信号の出力時間が検査時間のボトルネックになっているような場合には、本実施形態の動作タイミングを適用して出力する信号の個数を少なくすることで、検査時間が短縮され得る。

【0065】

［第３実施形態］
本実施形態は、第１実施形態における画素回路領域２２の変形例である。本実施形態において、画素回路領域２２の回路構成と、当該回路に含まれるカウンタ回路に供給される信号以外の構成については第１実施形態と同様であるため説明を省略する。

【0066】

図７は、本実施形態に係る画素回路領域２２の等価回路図の一例である。本実施形態においては、複数の信号生成部１０４の各々に設けられている信号生成回路２１５が、信号線２１６を介して入力される制御信号のパルスをカウントする機能を有している。この機能は、例えば、信号生成回路２１５がパルスをカウントするカウンタ回路を備えることにより実現され得る。また、信号生成回路２１５は、制御線２１３を介して入力される制御信号に応じて保持しているカウント値の初期化等を行う。各行において、信号線２１６は、同じ行の信号生成回路２１５に共通接続されている。また、各行において、制御線２１３は、同じ行の信号生成回路２１５及び信号処理回路２１１に共通接続されている。

【0067】

図８（ａ）は、本実施形態に係る信号処理回路２１１におけるカウント動作を説明するためのタイミング図の一例であり、図８（ｂ）は、本実施形態に係る信号生成回路２１５におけるカウント動作を説明するためのタイミング図の一例である。

【0068】

まず、図８（ａ）を参照して、信号処理回路２１１の動作を説明する。図８（ａ）は、制御線２１３に供給される信号ＲＳＴと、ＡＰＤ２０１のカソード電位ＶＰＤと、信号処理回路２１１から出力されるカウント値ＰＣＮＴとを示している。また、図８（ａ）において、カソード電位ＶＰＤには、カソードに印加される電圧ＶＨと、カウントの閾値Ｖｔとが破線により図示されている。

【0069】

時刻ｔ８１において、信号ＲＳＴがハイレベルになると、信号処理回路２１１がリセットされ、カウント値ＰＣＮＴは０になる。その後、信号ＲＳＴがローレベルとなった後の時刻ｔ８２において、ＡＰＤ２０１に光子が入射すると、カソード電位ＶＰＤは、アバランシェ増倍に基づいて降下する。カソード電位ＶＰＤが閾値Ｖｔよりも低くなると、カウント値ＰＣＮＴは０から１に変化する。同様にして、時刻ｔ８３においてＡＰＤ２０１に更に光子が入射すると、カウント値ＰＣＮＴは１から２に変化し、時刻ｔ８４においてＡＰＤ２０１に更に光子が入射すると、カウント値ＰＣＮＴは２から３に変化する。このようにして、信号処理回路２１１は、光子の検出時に生じるＡＰＤ２０１のカソード電位の変化の回数をカウントする。

【0070】

次に、図８（ｂ）を参照して、信号生成回路２１５の動作を説明する。図８（ｂ）は、制御線２１３に供給される信号ＲＳＴと、信号線２１６に供給される信号ＣＣＫと、信号生成回路２１５から出力されるカウント値ＳＣＮＴとを示している。

【0071】

時刻ｔ９１において、信号ＲＳＴがハイレベルになると、信号生成回路２１５がリセットされ、カウント値ＳＣＮＴは０となる。その後、信号ＲＳＴがローレベルとなった後の時刻ｔ９２において、信号ＣＣＫがハイレベルとなると、カウント値ＳＣＮＴは０から１に変化する。以降の時刻ｔ９３、ｔ９４、ｔ９５、ｔ９６、ｔ９７においても同様にして、信号ＣＣＫがローレベルからハイレベルに遷移するごとにカウント値ＳＣＮＴの値が１ずつ増加する。このようにして、信号生成回路２１５は、信号ＣＣＫのパルスの数をカウントする。

【0072】

本実施形態の構成において、半導体装置１００は、信号線２１６に供給されるパルス信号に含まれるパルスのカウント数に応じて、出力する検査信号の値を設定可能である。これにより、検査時に半導体装置１００を制御して、検査信号の値を適宜設定することができるため、本実施形態によれば、検査信号の自由度を向上させることができる半導体装置１００が提供される。

【0073】

［第４実施形態］
本実施形態は、第１実施形態における出力信号ＳＯＵＴの変形例である。本実施形態において、画素回路領域２２の回路構成等は第１実施形態と同様であるため説明を省略する。

【0074】

図９（ａ）及び図９（ｂ）は、本実施形態に係る半導体装置１００からの出力信号ＳＯＵＴを説明するための概念図である。第１実施形態においては、出力信号ＳＯＵＴは、検査信号又は画素信号のいずれかであるが、本実施形態においては、出力信号ＳＯＵＴは、検査信号等の付加信号と画素信号が結合された信号である。

【0075】

図９（ａ）に示されるように、出力信号ＳＯＵＴは、付加信号と画素信号が結合されたｎビットのデジタル信号である。第１実施形態と同様に、画素信号は、画素部１０３からの出力に応じた信号であり、付加信号は、信号生成部１０４からの出力に応じた信号である。付加信号は、出力信号に付加的な情報を付与するものであり得る。また、付加信号は、第１実施形態と同様に検査信号として用いることもできる。また、付加信号は、例えば、画素回路領域２２のアドレスを示す信号であってもよい。付加信号と画素信号を結合する処理は、例えば、列回路１１２で行われ得る。

【0076】

図９（ｂ）は、第４行、第３列の画素部１０３（Ｓ４３）からの出力に応じた画素信号に、この画素信号のアドレスを示す付加信号が結合された出力信号ＳＯＵＴ（第３デジタル信号）の一例である。第２画素回路領域２２ｂにおける信号生成部１０４の各々は、対応する行又は列の位置に応じた値を出力する。ここでは、一例として、画素部１０３（Ｓ４０）は「４」（２進数表記で「１００」）、画素部１０３（Ｓ０３）は「３」（２進数表記で「０１１」）を出力するものとする。出力信号ＳＯＵＴは、ｎビットのデジタル信号であり、上位６ビットが付加信号であるものとする。更に、付加信号の上位３ビットが行番号を示す信号に割り当てられおり、下位３ビットが列番号を示す信号に割り当てられているものとする。このとき、図９（ｂ）に示されるように、付加信号の値は、２進数表記で「１０００１１」である。この付加信号は、画素信号のアドレスが第４行、第３列であることを示している。なお、付加信号が示す情報は、行のみ、あるいは列のみのアドレス情報であってもよく、アドレス情報以外の固有の情報であってもよい。

【0077】

本実施形態によれば、半導体装置１００は、画素信号に付加情報が付された信号を出力することができる。また、この付加情報がアドレスである場合には、画素信号が出力された画素部１０３のアドレスについての情報を付加信号から得ることができる。

【0078】

［第５実施形態］
本実施形態は、第１実施形態における画素回路領域２２の変形例である。本実施形態において、画素回路領域２２内の画素部１０３及び信号生成部１０４の配置以外の構成については第１実施形態と同様であるため説明を省略する。

【0079】

図１０は、本実施形態に係る半導体装置１００のブロック図の一例である。画素回路領域２２は、第１画素回路領域２２ａと、第２画素回路領域２２ｂと、第３画素回路領域２２ｃとを含む。第１画素回路領域２２ａは、複数の行及び複数の列に渡って二次元状に配された複数の画素部１０３を含む。画素部１０３は、入射光に応じた信号を出力する光電変換素子を含む。図１０に示す例では、第１画素回路領域２２ａは、第２行から第５行までの４行と、第２列から第５列までの４列に配された１６個の画素部１０３を含む。図１と同様に、図１０においても画素部１０３を示すボックス内に行番号及び列番号を示す符号が表記されている。なお、第１画素回路領域２２ａに含まれる画素部１０３の行数及び列数は、特に限定されるものではない。

【0080】

第２画素回路領域２２ｂは、第１画素回路領域２２ａに沿って１行及び１列をなすように配された複数の信号生成部１０４を含む。図１０に示す例では、第２画素回路領域２２ｂは、第１行の各列及び第１列の各行に配された１１個の信号生成部１０４を含む。図１と同様に、図１０においても信号生成部１０４を示すボックス内に行番号及び列番号を示す符号が表記されている。なお、第２画素回路領域２２ｂの行数、列数等の配置は、図示したものに限定されるものではない。

【0081】

第３画素回路領域２２ｃは、第２画素回路領域２２ｂに沿って、第１画素回路領域２２ａの反対側に配されている。言い換えると、第２画素回路領域２２ｂが、第１画素回路領域２２ａと第３画素回路領域２２ｃの間に配されている。第３画素回路領域２２ｃの画素部１０３は、第１画素回路領域２２ａの画素部１０３と同様に、入射光に応じた信号を出力する光電変換素子を含む。図１０に示す例では、第３画素回路領域２２ｃは、第０行の第０列及び第２列から第５列と、第０列の第２行から第５行に配された９個の画素部１０３を含む。

【0082】

第２画素回路領域２２ｂ及び第３画素回路領域２２ｃは、遮光層等により光学的に遮光されている。これにより、第３画素回路領域２２ｃ内の画素部１０３（第３信号生成部）には光が入射されないため、これらの画素部１０３は黒レベルの基準信号（第４デジタル信号）を出力することができる。第１画素回路領域２２ａの画素部１０３から出力される信号から第３画素回路領域２２ｃ内の画素部１０３から出力される信号を減算する等の処理により、黒レベルの補正を行い、ノイズを低減することができる。

【0083】

本実施形態においては、入射光を検出可能な第１画素回路領域２２ａと、黒レベルの基準信号を出力する第３画素回路領域２２ｃの間に、遮光された第２画素回路領域２２ｂが配されている。第２画素回路領域２２ｂは、入射光に基づく情報以外の情報を含むデジタル信号を出力する機能を有している。更に、第２画素回路領域２２ｂは、第１画素回路領域２２ａに入射された光が回折して第３画素回路領域２２ｃに入射することによる、基準信号の精度低下等の影響を低減するダミー画素の機能を有している。したがって、本実施形態によれば、高精度に黒レベルの補正を行うことができる半導体装置１００が提供される。

【0084】

［第６実施形態］
本実施形態は、積層された複数のチップにより構成された半導体装置１００の構成例である。本実施形態において、第１実施形態と共通する要素についての説明は省略する。

【0085】

図１１は、本実施形態に係る半導体装置１００の構成図の一例である。図１１には、半導体装置１００の概略構成が分解斜視図の形式で図示されている。半導体装置１００は、積層されたセンサチップ１１と回路チップ２１を含む。センサチップ１１と回路チップ２１は、相互に電気的に接続されている。センサチップ１１は、画素領域１２を含む。回路チップ２１は、画素回路領域２２と読み出し回路領域２３を含む。読み出し回路領域２３は、回路チップ２１において、画素回路領域２２の外側に配されている。

【0086】

図１２は、本実施形態に係るセンサチップ１１のブロック図の一例である。センサチップ１１の画素領域１２は、複数の行及び複数の列に渡って二次元状に配された複数の画素１０１を含む。複数の画素１０１の各々は、ＡＰＤを含む光電変換部１０２を備える。図１２に示す例では、画素領域１２は、第１行から第５行までの５行と、第１列から第５列までの５列に配された２５個の画素１０１を含む。図１２では、画素１０１を示すボックス内に行番号及び列番号を示す符号が表記されている。例えば、第１行、第４列に配された画素１０１には、「Ｐ１４」と表記されている。なお、画素領域１２に含まれる画素１０１の行数及び列数は、特に限定されるものではない。

【0087】

図１３は、本実施形態に係る回路チップ２１のブロック図の一例である。回路チップ２１は、第１画素回路領域２２ａと第２画素回路領域２２ｂ及び読み出し回路領域２３を含む。なお、読み出し回路領域２３の構成は第１実施形態と同様であるため説明を省略する。

【0088】

第１画素回路領域２２ａは、複数の行及び複数の列に渡って二次元状に配された複数の画素部１０５を含む。図１３に示す例では、第１画素回路領域２２ａは、第１行から第５行までの５行と、第１列から第５列までの５列に配された２５個の画素部１０５を含む。図１３では、画素部１０５を示すボックス内に行番号及び列番号を示す符号が表記されている。例えば、第１行、第４列に配された画素部１０５には、「Ｃ１４」と表記されている。なお、第１画素回路領域２２ａに含まれる画素部１０５の行数及び列数は、特に限定されるものではない。

【0089】

第２画素回路領域２２ｂは、第１画素回路領域２２ａに沿って１行及び１列をなすように配された複数の信号生成部１０６を含む。図１３に示す例では、第２画素回路領域２２ｂは、第０行の各列及び第０列の各行に配された１１個の信号生成部１０６を含む。図１３では、信号生成部１０６を示すボックス内に列番号及び行番号を示す符号が表記されている。第０行の第０列から第５列に配された信号生成部１０６には、「Ｃ００」～「Ｃ０５」と表記されている。第０列の第１行から第５行に配された信号生成部１０６には、「Ｃ１０」～「Ｃ５０」と表記されている。なお、第２画素回路領域２２ｂの行数、列数等の配置は、図示したものに限定されるものではない。

【0090】

図１４は、本実施形態に係る画素領域１２の等価回路図の一例である。図１４には、簡略化のため、第０行から第２行及び第０列から第２列に配された４個の画素部１０５及び５個の信号生成部１０６が示されている。

【0091】

複数の画素部１０５の各々は、図１４に示すように、画素１０１と電気的に接続されている。より具体的には、複数の画素部１０５の各々のクエンチ素子２０２と信号処理回路２１１の接続ノードが、画素１０１のＡＰＤ２０１のカソードと電気的に接続されている。これ以外の回路構成については第１実施形態と同様であるため説明を省略する。

【0092】

本実施形態の半導体装置１００は、第１実施形態と同様に、複数の画素部１０５からの出力に応じた画素信号を出力する通常モードと、複数の信号生成部１０６からの出力に応じた検査信号を出力する検査モードとにより動作するように構成されている。

【0093】

なお、図１４の回路構成は第１実施形態の図２と同様のものを例示しているが、第３実施形態の図７のように、信号線２１６が設けられ、信号生成回路２１５が信号線２１６を介して入力される制御信号のパルスをカウントする機能を有していてもよい。

【0094】

図１５は、本実施形態に係る半導体装置１００の断面図の一例である。半導体装置１００は、センサチップ１１と回路チップ２１を有している。センサチップ１１と回路チップ２１は、接合面１５０において接合されている。

【0095】

センサチップ１１は基板１５４（第２基板）を有しており、基板１５４は、例えばシリコン基板である。基板１５４において、配線層が形成される面を主面１５５とし、その反対の面を裏面１５６とする。センサチップ１１の基板１５４の主面１５５側の上部には、第１配線層１７１と第２配線層１７２とを含む多層配線構造１５７を有する。ここで、第１配線層１７１の配線と第２配線層１７２の配線は、例えば、タングステン等の導電体を材料とするプラグによって接続される。また、センサチップ１１に形成されるＭＯＳトランジスタのゲート電極と第１配線層１７１の配線も、同様に、例えば、プラグによって接続される。

【0096】

基板１５４には、例えばＰ型のウエル１６０が設けられている。ウエル１６０において、活性領域と非活性領域（フィールド領域）が素子分離領域１６３によって、区分されている。ウエル１６０の中には、ＡＰＤ２０１を構成するＮ型領域１６１とＰ型領域１６２が設けられている。基板１５４の裏面１５６側には、カラーフィルタ層１８０が設けられている。カラーフィルタ層１８０の下には、マイクロレンズ１８１がＡＰＤ２０１に対応して設けられている。

【0097】

回路チップ２１は、基板２５４（第１基板）を有している。基板２５４も、例えばシリコン基板である。基板２５４は、主面２５５と裏面２５６を有する。回路チップ２１の基板２５４の主面２５５側の上部には、第１配線層２７１と第２配線層２７２とを含む多層配線構造２５７を有する。ここで、第１配線層２７１の配線と第２配線層２７２の配線は、例えば、タングステン等の導電体を材料とするプラグによって接続される。また、回路チップ２１に形成されるＭＯＳトランジスタのゲート電極と第１配線層２７１の配線も、同様に、例えば、プラグによって接続される。

【0098】

基板２５４の主面２５５側に配された素子分離領域２６３は、活性領域と非活性領域を区分する。基板２５４には、ウエル２７０が形成されている。ウエル２７０には、ゲート電極２６６、ソース・ドレイン領域２６５、Ｎ型ウエル領域２６４、Ｐ型ウエル領域２６７を有する複数のトランジスタが形成されている。すなわち、基板２５４には、各々がＮ型ウエル領域２６４を有する複数のＰＭＯＳトランジスタと、各々がＰ型ウエル領域２６７を有する複数のＮＭＯＳトランジスタが形成されている。

【0099】

多層配線構造１５７の最上層である第２配線層１７２の配線と、多層配線構造２５７の最上層である第２配線層２７２の配線は、接合面１５０で接触している。これにより、これらの配線間の電気的な接続が確保されている。

【0100】

第２配線層２７２の一部は、端子電極２８０を構成する。端子電極２８０は、半導体装置１００を駆動し、信号を取り出すための電気接続部である。端子電極２８０は、第１配線層２７１の配線を介して、センサチップ１１及び回路チップ２１内の回路に電気的に接続されている。

【0101】

本実施形態の半導体装置１００においては、信号生成部１０４を含む画素回路領域２２と読み出し回路領域２３が回路チップ２１に配されている。検査モード時において、半導体装置１００の回路チップ２１は、第１画素回路領域２２ａに沿って配された複数の信号生成部１０４からの出力に応じた検査信号を含む信号を出力する。また、半導体装置１００は、端子電極２８０を回路チップ２１側に備えている。すなわち、検査モード時においては、センサチップ１１に設けられている素子の機能が要求されない。したがって、本実施形態によれば、センサチップ１１と接合する前の回路チップ２１の検査を行うことができる半導体装置１００が提供される。

【0102】

なお、図１５において、センサチップ１１において、接合時に回路チップ２１の端子電極２８０に対応する部分には、貫通孔が設けられている。これにより、本実施形態によれば、センサチップ１１と接合した後の回路チップ２１に対しても検査を行うことができる半導体装置１００が提供される。

【0103】

［第７実施形態］
本発明の第７実施形態による撮像システムについて、図１６を用いて説明する。図１６は、本実施形態による撮像システム５００の概略構成を示すブロック図である。図１６に示す撮像装置１０は、上述の第１乃至第６実施形態で述べた半導体装置１００を有する光電変換装置である。すなわち、本実施形態による撮像システム５００は、上述の第１乃至第６実施形態で述べ半導体装置１００を含む光電変換装置が適用され得る光電変換システムの一例である。

【0104】

本実施形態による撮像システム５００は、特に限定されるものではないが、例えば、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星等に適用可能である。

【0105】

撮像システム５００は、図１６に示すように、撮像装置１０、レンズ５０２、絞り５０４、バリア５０６、信号処理部５０８、タイミング発生部５２０、全体制御・演算部５１８を有している。撮像システム５００は、また、メモリ部５１０、記録媒体制御Ｉ／Ｆ部５１６、外部Ｉ／Ｆ部５１２を有している。

【0106】

レンズ５０２は、被写体の光学像を撮像装置１０の撮像領域に結像するためのものである。絞り５０４は、レンズ５０２を通った光量を可変にするためのものである。バリア５０６は、レンズ５０２の保護のためのものである。撮像装置１０は、レンズ５０２により結像された光学像に基づく信号を信号処理部５０８に出力するものである。

【0107】

信号処理部５０８は、撮像装置１０より出力される信号に対して、所望の処理、補正、データ圧縮等を行うものである。信号処理部５０８により行われる処理には、画像データの生成、被写体までの距離情報を取得する処理等が含まれる。信号処理部５０８は、撮像装置１０を構成する基板に搭載されていてもよいし、別の基板に搭載されていてもよい。また、信号処理部５０８の一部の機能が撮像装置１０を構成する基板に搭載され、信号処理部５０８の他の一部の機能が別の基板に搭載されていてもよい。

【0108】

タイミング発生部５２０は、撮像装置１０及び信号処理部５０８に、各種タイミング信号を出力するためのものである。全体制御・演算部５１８は、撮像システム５００の全体の駆動及び演算処理を司る制御部である。ここで、タイミング信号等の制御信号は撮像システム５００の外部から入力されてもよく、撮像システム５００は、少なくとも撮像装置１０と、撮像装置１０から出力された信号を処理する信号処理部５０８とを有していればよい。

【0109】

メモリ部５１０は、画像データを一時的に記憶するためのフレームメモリ部である。記録媒体制御Ｉ／Ｆ部５１６は、記録媒体５１４への記録及び記録媒体５１４からの読み出しを行うためのインターフェース部である。外部Ｉ／Ｆ部５１２は、外部コンピュータ等と通信するためのインターフェース部である。記録媒体５１４は、撮像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。

【0110】

このようにして、第１乃至第６実施形態による半導体装置１００を適用した撮像システム５００が提供される。

【0111】

［第８実施形態］
図１７（ａ）及び図１７（ｂ）は、本実施形態による撮像システム６００及び移動体の構成を示す図である。図１７（ａ）は、車載カメラに関する撮像システム６００の一例を示したものである。撮像システム６００は、上述の第１乃至第６実施形態のいずれかに記載の半導体装置１００を含む光電変換装置の一例である撮像装置１０を有する。撮像システム６００は、撮像装置１０により取得された複数の画像データに対し、画像処理を行う画像処理部６１２と、撮像システム６００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部６１４を有する。また、撮像システム６００は、算出された視差に基づいて対象物までの距離を算出する距離計測部６１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部６１８と、を有する。ここで、視差算出部６１４及び距離計測部６１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部６１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

【0112】

撮像システム６００は、車両情報取得装置６２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム６００には、衝突判定部６１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ６３０が接続されている。すなわち、制御ＥＣＵ６３０は、距離情報に基づいて移動体を制御する移動体制御手段の一例である。また、撮像システム６００は、衝突判定部６１８での判定結果に基づいて、ドライバーへ警報を発する警報装置６４０とも接続されている。例えば、衝突判定部６１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ６３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置６４０は、音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与える等によりユーザに警告を行う。

【0113】

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム６００で撮像する。図１７（ｂ）に、車両前方（撮像範囲６５０）を撮像する場合の撮像システム６００の構成を示す。車両情報取得装置６２０は、撮像システム６００を動作させ撮像を実行させるように指示を送る。

【0114】

このようにして、第１乃至第６実施形態による半導体装置１００を適用した撮像システム６００及び移動体が提供される。

【0115】

以上の説明では、他の車両と衝突しないように制御する例を述べたが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機、産業用ロボット等の移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

【0116】

［変形実施形態］
本発明は、上述の実施形態に限られるものではなく、種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を、他の実施形態に追加した実施形態、あるいは他の実施形態の一部の構成と置換した実施形態も本発明を適用し得る実施形態であると理解されるべきである。

【0117】

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

【0118】

なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

【符号の説明】

【0119】

２２ａ 第１画素回路領域
２２ｂ 第２画素回路領域
２３ 読み出し回路領域
１００ 半導体装置
１０３、１０５ 画素部
１０４、１０６ 信号生成部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】