特許 7602902 制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-11

(45)【発行日】2024-12-19

(54)【発明の名称】制御装置

(51)【国際特許分類】

   H04L 25/02 20060101AFI20241212BHJP

【ＦＩ】

H04L25/02 F

H04L25/02 V

【請求項の数】 6

(21)【出願番号】P 2020201143

(22)【出願日】2020-12-03

(65)【公開番号】P2022088984

(43)【公開日】2022-06-15

【審査請求日】2023-07-26

(73)【特許権者】

【識別番号】000005108

【氏名又は名称】株式会社日立製作所

(74)【代理人】

【識別番号】110000279

【氏名又は名称】弁理士法人ウィルフォート国際特許事務所

(72)【発明者】

【氏名】濱本 悟朗

(72)【発明者】

【氏名】大谷 辰幸

(72)【発明者】

【氏名】植松 裕

(72)【発明者】

【氏名】松下 丈二

【審査官】吉江 一明

(56)【参考文献】

【文献】特開平１０－１９８４７３（ＪＰ，Ａ）

【文献】米国特許出願公開第２００２／００８０７８１（ＵＳ，Ａ１）

【文献】特開２０２０－１２３７７４（ＪＰ，Ａ）

【文献】中国実用新案第２０１９４７２６６（ＣＮ，Ｕ）

【文献】特開２００５－０２５７６８（ＪＰ，Ａ）

【文献】特開平１１－００４２６３（ＪＰ，Ａ）

【文献】特開２０１６－２１９９４８（ＪＰ，Ａ）

【文献】特開平０７－２４０６８０（ＪＰ，Ａ）

【文献】特開２００５－１９１１７２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ２５／０２

(57)【特許請求の範囲】

【請求項1】

差動信号を伝送するための複数の差動伝送路を含む主配線が形成された親基板と、
前記複数の差動伝送路のそれぞれの両端部に設けられ、前記複数の差動伝送路を互いに接続する終端抵抗と、
前記主配線を介して互いに並列に接続された複数の制御基板と、を有し、
前記複数の差動伝送路のそれぞれの特性インピーダンスは、前記終端抵抗の抵抗値である終端抵抗値よりも大きく、
各制御基板は、前記主配線を介して他の前記制御基板と差動信号を用いて通信を行う通信部と、前記通信部と前記主配線とを接続する内部配線と、前記内部配線上に設けられたダンピング抵抗とを有し、
前記ダンピング抵抗の抵抗値であるダンピング抵抗値は、前記特性インピーダンスの２分の１よりも小さい、制御装置。

【請求項2】

前記特性インピーダンスは、１００Ωよりも大きい、請求項１に記載の制御装置。

【請求項3】

前記終端抵抗値は、１００Ωよりも小さい、請求項１に記載の制御装置。

【請求項4】

前記ダンピング抵抗値は、３３Ω以下である、請求項１に記載の制御装置。

【請求項5】

前記通信部は、スレッシュホールド電圧範囲が５０ｍＶから１５０ｍＶのＭＬＶＤＳ（Multi Low Voltage Differential Signaling）方式で通信を行う、請求項１に記載の制御装置。

【請求項6】

前記主配線を介して並列に設けられ、前記制御基板の挿抜が可能な複数のコネクタを有する、請求項１に記載の制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、制御装置に関する。

【背景技術】

【0002】

産業用の制御装置には、通常、複数の制御基板が実装され、各制御基板間で信号通信が行われる。制御基板間の信号通信を、例えば、８０Ｍｂｐｓ以上の高速なデータレートで実現しつつ、信号通信に対する高いノイズ耐性を得るためには、シングルエンド伝送方式よりも差動伝送方式の方が好ましい。差動伝送方式を用いて複数の制御基板を通信可能に接続する通信方式としては、ＭＬＶＤＳ（Multi Low Voltage Differential Signaling：マルチ低電圧差動信号）方式がある。

【0003】

ＭＬＶＤＳ方式では、差動信号の波形歪みを抑制するために、複数の制御基板がデイジーチェーン構造となるように、各制御基板を主配線に対してスタブを介さずに直接接続することが推奨されている。このため、主配線が制御基板に引き込まれ、主配線が制御基板内の通信ノードの近傍数ｍｍ以内で通信ノードに接続する配線と制御基板の外部に引き出す配線とに分岐されている。また、信号の波形歪みを抑制するために、主配線の差動特性インピーダンスと終端抵抗とを互いに整合させることが推奨されている。具体的には、差動特性インピーダンスと終端抵抗とを両方とも１００Ωにすることが推奨されている。

【0004】

また一方で、産業用制御装置には、メンテナンス時及び故障時などにおいて、動作を継続させながら制御基板の交換を行う活線挿抜が望まれている。

【0005】

しかしながら、上記のＭＬＶＤＳ方式では、制御基板が主配線に対してスタブを介さずに直接接続されているため、制御基板を交換する際に活線挿抜ができないという問題がある。なお、活線挿抜が必要のない場合でも、制御基板を取り外した際に、他の制御基板間の信号通信を可能とするために、ダミーの制御基板などを挿入する必要があり、手間がかかる。

【0006】

これに対して特許文献１には、ＭＬＶＤＳ方式で通信可能な制御基板であるレシーバを、主配線を介して互いに並列に接続した伝送装置が開示されている。この伝送装置では、主配線として差動信号を伝送させるための２本の伝送線路と、その２本の伝送線路に接続された２個の入出力端子を有する制御基板とを複数備えている。このため、制御基板の活線挿抜が可能となっている。

【先行技術文献】

【特許文献】

【0007】

【文献】特開２０１４－１２７８０９号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、特許文献１に記載の伝送装置で活線挿抜を実施すると、通信ノード（具体的には、通信ノードを構成するＩＣ（Integrated Circuit）チップのピン）から主配線までの配線がスタブとなり、リンギングや棚と呼ばれる波形の歪みが差動信号に生じる。この棚がスレッシュホールド電圧範囲内で発生すると、差動信号がスレッシュホールド電圧範囲に滞在する波形滞在時間が長くなり、アイマスクのタイミングマージン（最小のセットアップ・ホールド時間）を確保することができなくなる恐れがある。また、制御基板の数が多くなると、各制御基板の通信ノードの負荷（特に容量負荷）により、信号波形の（立ち上がり時間）／（立ち下がり時間）が鈍り、アイパターンが狭くなるという問題も生じる。

【0009】

なお、ＭＬＶＤＳ方式には、特許文献１に記載されているように、スレッシュホールド電圧範囲が－５０ｍＶ～５０ｍＶのＴｙｐｅ１と、５０ｍＶ～１５０ｍＶのＴｙｐｅ２とが存在する。Ｔｙｐｅ２では、スレッシュホールド電圧範囲が＋１００ｍＶのオフセットを有しているため、アイドル区間ではＬｏｗレベル信号が出力されることとなり、誤作動を抑制することができる。しかしながら、スレッシュホールド電圧範囲がオフセットを有しているため、信号のデューティ比が変調してしまい、ＤＣＤ（Duty Cycle Distortion）ジッタが増加するため、スレッシュホールド電圧範囲が０Ｖに対して対称なＴｙｐｅ１と比較して、特に高速化を図る際に、差動信号がスレッシュホールド電圧範囲に滞在する波形滞在時間の短縮が求められる。したがって、特にＴｙｐｅ２において、棚がスレッシュホールド電圧範囲内で発生することを抑制する必要がある。

【0010】

本開示の目的は、活線挿抜を可能にしつつ、信号波形の歪みがスレッシュホールド電圧範囲内で発生することを抑制可能な制御装置を提供することにある。

【課題を解決するための手段】

【0011】

本開示の一態様に従う制御装置は、差動信号を伝送するための複数の差動伝送路を含む主配線が形成された親基板と、前記複数の差動伝送路のそれぞれの両端部に設けられ、前記複数の差動伝送路を互いに接続する終端抵抗と、前記主配線を介して互いに並列に接続された複数の制御基板と、を有し、各差動伝送路の特性インピーダンスは、前記終端抵抗の抵抗値である終端抵抗値よりも大きい。

【発明の効果】

【0012】

本発明によれば、活線挿抜を可能にしつつ、信号波形の歪みがスレッシュホールド電圧範囲内で発生することを抑制することが可能となる。

【図面の簡単な説明】

【0013】

【図1】本開示の一実施形態の制御装置の構成を模式的に示す斜視図である。

【図2】本開示の一実施形態の制御装置の回路トポロジの一例を示す図である。

【図3】第１の比較例の制御装置の回路トポロジを示す図である。

【図4】第２の比較例の制御装置の回路トポロジを示す図である。

【図5】第２の比較例の制御装置における信号波形の一例を示す図である。

【図6】本開示の一実施形態の制御装置における信号波形の一例を示す図である。

【図7】本開示の一実施形態の制御装置におけるアイパターンの一例を示す図である。

【図8】本開示の一実施形態の制御装置におけるアイパターンの他の例を示す図である。

【発明を実施するための形態】

【0014】

以下、本開示の実施形態について図面を参照して説明する。

【0015】

図１は、本開示の一実施形態の制御装置の構成を模式的に示す斜視図である。図１に示す制御装置１００は、親基板であるマザーボード１と、マザーボード１に形成された主配線２と、マザーボード１上に設けられた複数のコネクタ３と、コネクタ３に挿抜可能な複数のドータボード４とを有する。

【0016】

主配線２は、差動信号を伝送するための複数（本実施形態では、２本）の差動伝送路２１を含む。各差動伝送路２１の両端部には、各差動伝送路２１を互いに接続する終端抵抗２２が設けられている。

【0017】

コネクタ３は、マザーボード１とドータボード４とを互いに接続するための接続部である。複数のコネクタ３は、主配線２を介して互いに並列に接続される。なお、各コネクタ３は、主配線２に含まれる２本の差動伝送路２１の両方と接続される。また、コネクタ３は、複数あれば、その数は限定されない。

【0018】

ドータボード４は、コネクタ３に対して挿抜可能な制御基板（子基板）であり、コネクタ３に挿入されると、コネクタ３を介して主配線２と接続される。したがって、複数のドータボード４が主配線２を介して互いに並列に接続されることとなる。ドータボード４は、ＭＬＶＤＳ方式で他のドータボード４と主配線２を介して通信を行う通信部であるＭＬＶＤＳデバイス４１を有する。ＭＬＶＤＳデバイス４１は、例えば、ＩＣチップで構成される。なお、ＭＬＶＤＳ方式には、上述したようにスレッシュホールド電圧範囲が異なる複数のタイプが存在するが、ここでは、特に断りのない限り、スレッシュホールド電圧範囲が５０ｍＶ～１５０ｍＶのＴｙｐｅ２であるとする。

【0019】

図２は、制御装置１００の回路トポロジの一例を示す図である。図２において、主配線２は、上述したように２本の差動伝送路２１を含み、それらの終端は終端抵抗２２を介して互いに接続される。各差動伝送路２１は、本実施形態では、約４００ｍｍである。

【0020】

複数のコネクタ（図２では、ＣＮと表記）３は、それぞれ２本の差動伝送路２１を介して互いに並列に接続される。図２の例では、コネクタ３は１９個あり、１９個のコネクタ３にそれぞれドータボード４が挿入されている。ただし、コネクタ３の全てにドータボード４が挿入される必要はない。本実施形態では、１９個のドータボード４を図面左から順にドータボード４＿１～４＿１９と区別して呼ぶこともある。

【0021】

ドータボード４は、ＭＬＶＤＳデバイス４１と、内部伝送路４２と、ダンピング抵抗４３とを有する。ＭＬＶＤＳデバイス４１は、内部伝送路４２を介してコネクタ３と接続される。ダンピング抵抗４３は、内部伝送路４２上に設けられる。内部伝送路４２の長さは、本実施形態では、約４０ｍｍである。また、内部伝送路４２の長さがスタブの長さと略等しいとする。

【0022】

差動伝送路２１の特性インピーダンスである線路特性インピーダンスＺ_ｄｉｆｆと終端抵抗２２の抵抗値である終端抵抗値Ｒ_ｔｅｒｍとは、互いに整合されないように構成される。つまり、線路特性インピーダンスＺ_ｄｉｆｆと終端抵抗値Ｒ_ｔｅｒｍとが互いに異なる。具体的には、線路特性インピーダンスＺ_ｄｉｆｆは終端抵抗値Ｒ_ｔｅｒｍよりも大きい。また、線路特性インピーダンスＺ_ｄｉｆｆは１００Ωよりも大きいことが望ましく、終端抵抗値Ｒ_ｔｅｒｍは１００Ωよりも小さいことが望ましい。図２の例では、線路特性インピーダンスＺ_ｄｉｆｆを１４０Ω、終端抵抗値Ｒ_ｔｅｒｍを６８Ωとしている。

【0023】

また、ダンピング抵抗４３の抵抗値であるダンピング抵抗値Ｒ_ｄｕｍｐは、線路特性インピーダンスＺ_ｄｉｆｆの２分の１よりも小さいことが望ましい。図２の例では、ダンピング抵抗値Ｒ_ｄｕｍｐを３３Ωとしている。なお、線路特性インピーダンスＺｄｉｆｆと終端抵抗値Ｒｔｅｒｍとが整合されていないことで、信号波形に歪みが生じる恐れがあるが、本実施形態のようにスタブが存在する場合には、そのスタブによる信号波形に歪みが支配的になり、その信号波形の歪みがダンピング抵抗４３によって減衰されるので、問題はない。

【0024】

上記の制御装置１００において、差動信号に棚と呼ばれる波形の歪みが発生する電圧値である発生電圧値（発生位置）Ｖは、以下の関係式（１）で表される。
Ｖ＝Ｖ_０×（Ｚ_ｄｉｆｆ）/（Ｒ_０＋Ｒ_ｄｕｍｐ＋Ｚ_ｄｉｆｆ）・・・（１）
ここで、Ｖ_０は制御装置１００の駆動電源の電圧値、Ｒ_０はＭＬＶＤＳデバイス４１の出力抵抗を示す。関係式（１）にて示されたように、棚の発生電圧値を大きくして、棚の発生電圧値をスレッシュホールド電圧範囲の外側に位置させるためには、線路特性インピーダンスＺ_ｄｉｆｆを高くし、ダンピング抵抗値Ｒ_ｄｕｍｐをできるだけ小さくすることが有効である。なお、関係式（１）では、単純化のために終端抵抗がないものとしている。終端抵抗が存在する場合、発生電圧値は関係式（１）のような単純な式では表現できないが、基本的な傾向は、終端抵抗がない場合と同様である。

【0025】

仮に単純化の為に終端抵抗を有しない信号を例にとって、Ｖ_０＝３．３Ｖ、Ｚ_ｄｉｆｆ＝１００Ω、Ｒ_０＝５０Ω、Ｒ_ｄｕｍｐ＝Ｚ_ｄｉｆｆ／２＝５０Ωとした場合、発生電圧値Ｖは、３．３×０．５＝１．６５Ｖとなり、振幅の中間電位付近、つまり、差動電圧にすると、スレッシュホールド電圧範囲付近で棚が発生する。

【0026】

それに対して、Ｖ_０＝３．３Ｖ、Ｚ_ｄｉｆｆ＝１４０Ω、Ｒ_０＝５０Ω、Ｒ_ｄｕｍｐ＝３３Ωとすると、発生電圧値Ｖは、３．３×０．６３＝２．０７Ｖとなり、Ｖ_０／２よりも高くなる。したがって、棚の発生電圧をＶ_０／２付近よりも高くすることができ、スレッシュホールド電圧範囲内における棚の発生を抑制することができる。

【0027】

図３は、本実施形態に対する第１の比較例の制御装置の回路トポロジを示す図である。図３では、図１及び図２で示した本実施形態の構成に対応する構成には、符号に「ａ」を付けて表記する。例えば、ＭＬＶＤＳデバイス４１に対応する構成をＭＬＶＤＳデバイス４１ａと表記する。

【0028】

図３に示す制御装置１００ａは、スタブを抑制した回路トポロジを有する。つまり、制御装置１００ａでは、主配線２ａがドータボード４ａの中に引き込まれ、ＭＬＶＤＳデバイス４１ａの近傍数ｍｍ以内で、ＭＬＶＤＳデバイス４１ａに接続する配線とドータボード４ａの外部に戻す配線とに分岐されている。つまり、主配線２ａがドータボード４ａに対する引き込み配線と引き出し配線とを兼用することとなり、ドータボード４ａの活線挿抜ができない。

【0029】

図４は、本実施形態に対する第２の比較例の制御装置の回路トポロジを示す図である。図４では、図１及び図２で示した本実施形態の構成に対応する構成には、符号に「ｂ」を付けて表記する。例えば、ＭＬＶＤＳデバイス４１に対応する構成をＭＬＶＤＳデバイス４１ｂと表記する。

【0030】

図４に示す制御装置１００ｂは、本実施形態の制御装置１００と同様に、主配線２ｂに対して、ドータボード４ｂが並列に接続されている。このため、活線挿抜を行うことができる。しかしながら、制御装置１００ｂでは、従来と同様に終端抵抗値Ｒ_ｔｅｒｍと線路特性インピーダンスＺ_ｄｉｆｆとが１００Ωで整合している。また、ドータボード４ｂ内にダンピング抵抗４３に対応する抵抗が存在しない。

【0031】

図５は、図４に示した第２の比較例の制御装置１００ｂにおける信号波形の一例を示す図である。図５では、６番目のドータボード４ｂ＿６から７番目のドータボード４ｂ＿７に信号を送信した際の送信信号波形５１と受信信号波形５２とが示されている。図５に示されたように、送信信号波形５１及び受信信号波形５２の両方で、各ドータボード４ｂからの信号の反射の影響でリンギングが発生し、棚５３がスレッシュホールド電圧範囲５４に侵入している。

【0032】

図６は、図１及び図２に示した本実施形態の制御装置１００における信号波形の一例を示す図である。図６では、６番目のドータボード４＿６から７番目のドータボード４＿７に信号を送信した際の送信信号波形６１と受信信号波形６２とが示されている。図６に示されたように本実施形態では、送信信号波形６１及び受信信号波形６２の両方で図５に示されたようなリンギングが抑制され、棚６３が折り返しのない信号の傾きの変化として表れている。また、棚６３の発生発生電圧はスレッシュホールド電圧範囲６４の外側に位置しており、棚６３がスレッシュホールド電圧範囲６４に侵入していない。

【0033】

図７は、本実施形態の制御装置１００におけるアイパターン及びアイマスクの一例を示す模式図である。図７では、棚７１がスレッシュホールド電圧範囲７２の内側で発生するアイパターン７３と、棚７１がスレッシュホールド電圧範囲７２の外側で発生するアイパターン７４とが示されている。図７のアイパターン７３及び７４で示されたように、棚７１がスレッシュホールド電圧範囲７２の外側で発生した場合のアイ幅７４ａは、棚７１がスレッシュホールド電圧範囲７２の内側で発生した場合のアイ幅７３ａと比べて長くなる。このため、棚７１がスレッシュホールド電圧範囲７２の外側で発生した場合の方が、棚７１がスレッシュホールド電圧範囲７２の内側で発生した場合よりも、アイマスクのタイミングマージンを確保する上で有利である。

【0034】

図８は、図２に示した回路トポロジにおいて、線路特性インピーダンスＺ_ｄｉｆｆだけを１３０Ωとした場合におけるアイパターンを示す模式図である。図８に示されたように、差動信号に生じる棚８１の発生電圧値は、図６に示した線路特性インピーダンスＺ_ｄｉｆｆが１４０Ωの場合と比べて下がっている。このため、線路特性インピーダンスＺ_ｄｉｆｆが高いほど、棚８１の発生位置をスレッシュホールド電圧範囲の外側に位置させる効果が得られることが分かる。

【0035】

また、終端抵抗値Ｒ_ｔｅｒｍを線路特性インピーダンスＺ_ｄｉｆｆよりも小さい６８Ωとしたことで、信号のビット列に応じた振幅の変化範囲が小さく、立ち上り波形及び立ち下り波形の両方において、ジッタ８２が０．１ｎｓ未満に抑制でき、棚８１の発生電圧値を幅が２０ｍＶ程度の電圧範囲内に抑えることができる。

【0036】

以上説明したように本実施形態によれば、マザーボード１には、差動信号を伝送するための複数の差動伝送路２１を含む主配線２が形成されている。終端抵抗２２は、複数の差動伝送路２１のそれぞれの両端部に設けられ、その複数の差動伝送路２１を互いに接続する。複数のドータボード４は、主配線２を介して互いに並列に接続される。各差動伝送路２１の線路特性インピーダンスＺ_ｄｉｆｆは、終端抵抗２２の抵抗値である終端抵抗値Ｒ_ｔｅｒｍよりも大きい。したがって、ドータボード４が主配線２を介して互いに並列に接続されているので、ドータボード４の活線挿抜が可能となる。また、線路特性インピーダンスＺ_ｄｉｆｆを大木宇することが可能となるため、差動信号における棚の発生電圧値を高くすることが可能になり、棚がスレッシュホールド電圧範囲内で発生することを抑制することができる。また、信号のビット列に応じた振幅の変化範囲を抑制することが可能となり、ジッタを抑制することは可能となる。

【0037】

また、本実施形態では、線路特性インピーダンスＺ_ｄｉｆｆは１００Ωよりも大きいため、棚をより確実にスレッシュホールド電圧の外側で発生させることが可能になる。

【0038】

また、本実施形態では、終端抵抗値Ｒ_ｔｅｒｍは１００Ωよりも小さいため、ジッタをより適切に抑制することが可能となる。

【0039】

また、本実施形態では、ドータボード４内のＭＬＶＤＳ４１と主配線２とを接続する内部伝送路４２にダンピング抵抗４３が設けられ、そのダンピング抵抗４３のダンピング抵抗値Ｒ_ｄｕｍｐは線路特性インピーダンスＺ_ｄｉｆｆの２分の１よりも小さい。この場合、棚がスレッシュホールド電圧範囲内で発生することを抑制しつつ、棚に生じるリンギングを抑制することが可能になる。

【0040】

また、本実施形態では、ダンピング抵抗値Ｒ_ｄｕｍｐは３３Ω以下である。この場合、棚に生じるリンギングをより適切に抑制することが可能になる。

【0041】

また、本実施形態では、ＭＬＶＤＳデバイス４１ａは、スレッシュホールド電圧範囲が５０ｍＶから１５０ｍＶのＭＬＶＤＳ方式で通信を行う。このため、信号のデューティ比が変調する場合でも、高速化を図ることが可能になる。

【0042】

また、本実施形態では、ドータボード４の挿抜が可能な複数のコネクタ３が設けられているため、ドータボード４の活線挿抜を容易に行うことが可能になる。

【0043】

上述した本開示の実施形態は、本開示の説明のための例示であり、本開示の範囲をそれらの実施形態にのみ限定する趣旨ではない。当業者は、本開示の範囲を逸脱することなしに、他の様々な態様で本開示を実施することができる。

【符号の説明】

【0044】

１：マザーボード、２：主配線、３：コネクタ、４：ドータボード、２１：差動伝送路、２２：終端抵抗、４１：ＭＬＶＤＳデバイス、４２：内部伝送路、４３：ダンピング抵抗、１００：制御装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】