特許 7603057 固体撮像素子、および、撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-11

(45)【発行日】2024-12-19

(54)【発明の名称】固体撮像素子、および、撮像装置

(51)【国際特許分類】

   H04N 25/77 20230101AFI20241212BHJP

【ＦＩ】

H04N25/77

【請求項の数】 8

(21)【出願番号】P 2022509324

(86)(22)【出願日】2021-01-26

(86)【国際出願番号】 JP2021002567

(87)【国際公開番号】W WO2021192576

(87)【国際公開日】2021-09-30

【審査請求日】2023-12-07

(31)【優先権主張番号】P 2020050475

(32)【優先日】2020-03-23

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】100112955

【弁理士】

【氏名又は名称】丸島 敏一

(72)【発明者】

【氏名】小豆畑 智

【審査官】越河 勉

(56)【参考文献】

【文献】特開２０１５－２３１０５１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０１３６９５５（ＵＳ，Ａ１）

【文献】特開２０１９－２１６３７９（ＪＰ，Ａ）

【文献】国際公開第２０１６／０３１５９４（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ２５／７７

(57)【特許請求の範囲】

【請求項1】

所定数の画素と、
画素ＡＤ（Analog to Digital）変換部と
を具備し、
前記画素ＡＤ変換部は、前記画素ごとにＡＤＣ（Analog to Digital Converter）を備え、
前記ＡＤＣのそれぞれは、
一対の入力ノードのそれぞれの電位の差分を増幅して出力ノードから出力する差動増幅回路を備え、
前記画素のそれぞれは、
光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、
所定の期間内に前記浮遊拡散層と前記出力ノードとを短絡するオートゼロトランジスタと、
前記浮遊拡散層の電位に応じた電位を前記一対の入力ノードの一方に供給するソースフォロワ回路と
を備え、
前記ソースフォロワ回路は、
所定の電流を供給する第１の電流源トランジスタと、
前記浮遊拡散層にゲートが接続され、前記第１の電流源トランジスタと前記一対の入力ノードの一方とに容量を介さずにソースが接続されたソースフォロワトランジスタと
を備える
固体撮像素子。

【請求項2】

前記差分に応じたデジタル信号に対して所定の信号処理を行う信号処理部をさらに具備する
請求項１記載の固体撮像素子。

【請求項3】

前記信号処理は、相関二重サンプリング処理を含む
請求項２記載の固体撮像素子。

【請求項4】

前記信号処理は、時間遅延積分処理をさらに含む
請求項３記載の固体撮像素子。

【請求項5】

前記差動増幅回路は、
一対の差動トランジスタと、
前記一対の差動トランジスタのソースに共通に接続され、所定の電流を供給する第２の電流源トランジスタと
を備え、
前記一対の差動トランジスタの一方のゲートには、所定の参照信号が入力され、
前記一対の差動トランジスタの他方のゲートは、前記ソースフォロワ回路からの前記電位が入力される
請求項１記載の固体撮像素子。

【請求項6】

前記転送トランジスタと前記オートゼロトランジスタと前記ソースフォロワ回路と前記差動増幅回路の一部とが所定の受光チップに設けられ、
前記差動増幅回路の残りは、所定の回路チップに設けられる
請求項１記載の固体撮像素子。

【請求項7】

前記受光チップと前記回路チップとは、Ｃｕ－Ｃｕ接合により接続される
請求項６記載の固体撮像素子。

【請求項8】

所定数の画素と、
画素ＡＤ（Analog to Digital）変換部と
を具備し、
前記画素ＡＤ変換部は、前記画素ごとにＡＤＣ（Analog to Digital Converter）を備え、
前記ＡＤＣのそれぞれは
一対の入力ノードのそれぞれの電位の差分を増幅して出力ノードから出力する差動増幅回路を備え、
前記画素のそれぞれは、
光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、
所定の期間内に前記浮遊拡散層と前記出力ノードとを短絡するオートゼロトランジスタと、
前記浮遊拡散層の電位に応じた電位を前記一対の入力ノードの一方に供給するソースフォロワ回路と、
前記差分に応じたデジタル信号を配列したフレームを記憶する記憶部と
を備え、
前記ソースフォロワ回路は、
所定の電流を供給する第１の電流源トランジスタと、
前記浮遊拡散層にゲートが接続され、前記第１の電流源トランジスタと前記一対の入力ノードの一方とに容量を介さずにソースが接続されたソースフォロワトランジスタと
を備える
撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は、固体撮像素子、および、撮像装置に関する。詳しくは、画素ごとにＡＤＣ（Analog to Digital Converter）を設けた固体撮像素子、および、撮像装置に関する。

【背景技術】

【0002】

従来より、画像データの撮像を高速に行う目的で、画素ごとにＡＤＣを設けた固体撮像素子が用いられている。例えば、画素毎にＡＤＣを設けた回路を、積層した２つのチップに分散して配置した固体撮像素子が提案されている（例えば、非特許文献１参照。）。この固体撮像素子では、ＡＤＣ内の差動増幅回路の２つの入力端子の一方に画素内の浮遊拡散層が接続され、それらの入力端子の他方に参照信号が入力される。

【先行技術文献】

【非特許文献】

【0003】

【文献】Masaki Sakakibara, et al., A 6.9-μm Pixel-Pitch Back-Illuminated Global Shutter CMOS Image Sensor With Pixel-Parallel 14-Bit Subthreshold ADC, IEEE Journal of Solid-State Circuits 2018.

【発明の概要】

【発明が解決しようとする課題】

【0004】

上述の従来技術では、積層した２つのチップに回路を分散して配置することにより、高機能化や画素の微細化を図っている。しかしながら、上述の従来技術では、差動増幅回路内の寄生容量を介して参照信号の変化が浮遊拡散層のノードに伝わり、そのノードの電位が変動することがある。この電位の変動により差動増幅回路の出力が反転するタイミングが遅延し、その遅延によってフレームレートが低下するおそれがある。

【0005】

本技術はこのような状況に鑑みて生み出されたものであり、参照信号と画素信号とを比較する固体撮像素子において、フレームレートを向上させることを目的とする。

【課題を解決するための手段】

【0006】

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、一対の入力ノードのそれぞれの電位の差分を増幅して出力ノードから出力する差動増幅回路と、光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、所定の期間内に上記浮遊拡散層と上記出力ノードとを短絡するオートゼロトランジスタと、上記浮遊拡散層の電位に応じた電位を上記一対の入力ノードの一方に供給するソースフォロワ回路とを具備する固体撮像素子である。これにより、浮遊拡散層の電位変動が抑制されるという作用をもたらす。

【0007】

また、この第１の側面において、上記差分に応じたデジタル信号に対して所定の信号処理を行う信号処理部をさらに具備してもよい。これにより、信号処理後の信号を配列したフレームが生成される作用をもたらす。

【0008】

また、この第１の側面において、上記信号処理は、相関二重サンプリング処理を含むものであってもよい。これにより、デジタル信号のノイズが低減されるという作用をもたらす。

【0009】

また、この第１の側面において、上記信号処理は、時間遅延積分処理をさらに含むものであってもよい。これにより、高画質のフレームが生成されるという作用をもたらす。

【0010】

また、この第１の側面において、上記ソースフォロワ回路は、所定の電流を供給する第１の電流源トランジスタと、上記浮遊拡散層にゲートが接続され、上記第１の電流源トランジスタと上記一対の入力ノードの一方とにソースが接続されたソースフォロワトランジスタとを備えてもよい。これにより、浮遊拡散層の電位に追従した電位が差動増幅回路に入力されるという作用をもたらす。

【0011】

また、この第１の側面において、上記差動増幅回路は、一対の差動トランジスタと、上記一対の差動トランジスタのソースに共通に接続され、所定の電流を供給する第２の電流源トランジスタとを備え、上記一対の差動トランジスタの一方のゲートには、所定の参照信号が入力され、上記一対の差動トランジスタの他方のゲートは、上記ソースフォロワ回路からの上記電位が入力されてもよい。これにより、入力ノード間の差分が増幅されるという作用をもたらす。

【0012】

また、この第１の側面において、上記転送トランジスタと上記ソースフォロワ回路と上記差動増幅回路の一部とが所定の受光チップに設けられ、上記差動増幅回路の残りは、所定の回路チップに設けられてもよい。これにより、複数のチップに回路が分散して配置されるという作用をもたらす。

【0013】

また、この第１の側面において、上記受光チップと上記回路チップとは、Ｃｕ－Ｃｕ接合により接続されてもよい。これにより、チップ間が電気的に接続されるという作用をもたらす。

【0014】

また、本技術の第２の側面は、一対の入力ノードのそれぞれの電位の差分を増幅して出力ノードから出力する差動増幅回路と、光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、所定の期間内に上記浮遊拡散層と上記出力ノードとを短絡するオートゼロトランジスタと、上記浮遊拡散層の電位に応じた電位を上記一対の入力ノードの一方に供給するソースフォロワ回路と、上記差分に応じたデジタル信号を配列したフレームを記憶する記憶部とを具備する撮像装置である。これにより、フレームレートが向上するという作用をもたらす。

【図面の簡単な説明】

【0015】

【図1】本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。

【図2】本技術の第１の実施の形態における撮像システムの利用例を説明するための図である。

【図3】本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。

【図4】本技術の第１の実施の形態における受光チップの一構成例を示すブロック図である。

【図5】本技術の第１の実施の形態における回路チップの一構成例を示すブロック図である。

【図6】本技術の第１の実施の形態における画素ＡＤ（Analog to Digital）変換部の一構成例を示す図である。

【図7】本技術の第１の実施の形態におけるＡＤＣの一構成例を示すブロック図である。

【図8】本技術の第１の実施の形態における差動増幅器および正帰還回路の一構成例を示す回路図である。

【図9】本技術の第１の実施の形態におけるソースフォロワ回路および画素回路の一構成例を示す回路図である。

【図10】本技術の第１の実施の形態における画素内のトランジスタの制御方法を説明するための図である。

【図11】本技術の第１の実施の形態における信号処理回路の一構成例を示すブロック図である。

【図12】本技術の第１の実施の形態における電位変動の一例を示すタイミングチャートである。

【図13】本技術の第１の実施の形態と第１の比較例とにおける差動増幅回路の出力の反転タイミングの一例を示す図である。

【図14】本技術の第２の実施の形態における信号処理回路の一構成例を示すブロック図である。

【図15】車両制御システムの概略的な構成例を示すブロック図である。

【図16】撮像部の設置位置の一例を示す説明図である。

【発明を実施するための形態】

【0016】

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ソースフォロワ回路を追加する例）
２．第２の実施の形態（ソースフォロワ回路を追加し、時間遅延積分処理を実行しない例）
３．移動体への応用例

【0017】

＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、光学部１１０、固体撮像素子２００、記憶部１２０、制御部１３０および通信部１４０を備える。

【0018】

光学部１１０は、入射光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、画像データを撮像するものである。この固体撮像素子２００は、画像データを記憶部１２０に信号線２０９を介して供給する。

【0019】

記憶部１２０は、画像データを記憶するものである。制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。この制御部１３０は、例えば、信号線２０８を介して、撮像タイミングを示す垂直同期信号ＶＳＹＮＣを固体撮像素子２００に供給する。

【0020】

通信部１４０は、画像データを記憶部１２０から読み出して外部に送信するものである。

【0021】

図２は、本技術の第１の実施の形態における撮像装置１００の利用例を説明するための図である。同図に例示するように、撮像装置１００は、ベルトコンベア５１０が設けられた工場などで用いられる。

【0022】

ベルトコンベア５１０は、一定の速度で、被写体５１１を所定の方向に移動させるものである。撮像装置１００は、ベルトコンベア５１０の近傍に固定され、この被写体５１１を撮像して画像データを生成する。画像データは、例えば、欠陥の有無などの検査に用いられる。これにより、ＦＡ(Factory Automation)が実現される。

【0023】

なお、撮像装置１００は、一定速度で移動する被写体５１１を撮像しているが、この構成に限定されない。空撮など、被写体に対して撮像装置１００が一定速度で移動して撮像する構成であってもよい。

【0024】

［固体撮像素子の構成例］
図３は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。

【0025】

図４は、本技術の第１の実施の形態における受光チップ２０１の一構成例を示すブロック図である。受光チップ２０１には、画素アレイ部２１０および周辺回路２１２が設けられる。

【0026】

画素アレイ部２１０には、複数の画素回路２２０が二次元格子状に配列される。また、画素アレイ部２１０は、複数の画素ブロック２１１に分割される。これらの画素ブロック２１１のそれぞれには、例えば、４行×２列の画素回路２２０が配列される。また、画素回路２２０ごとに、その画素回路２２０の外部に複数のトランジスタがさらに配置されているが、それらのトランジスタは、記載の便宜上、同図において省略されている。

【0027】

周辺回路２１２には、例えば、ＤＣ（Direct Current：直流）電圧を供給する回路などが配置される。

【0028】

図５は、本技術の第１の実施の形態における回路チップ２０２の一構成例を示すブロック図である。この回路チップ２０２には、ＤＡＣ（Digital to Analog Converter）２５１、画素駆動回路２５２、時刻コード生成部２５３、画素ＡＤ変換部２５４および垂直走査回路２５５が配置される。さらに回路チップ２０２には、制御回路２５６、信号処理回路４００、画像処理回路２６０、出力回路２５７が配置される。

【0029】

ＤＡＣ２５１は、所定のＡＤ変換期間内に亘って参照信号をＤＡ（Digital to Analog）変換により生成するものである。例えば、のこぎり刃状のランプ信号が参照信号として用いられる。ＤＡＣ２５１は、参照信号を画素ＡＤ変換部２５４に供給する。

【0030】

時刻コード生成部２５３は、ＡＤ変換期間内の時刻を示す時刻コードを生成するものである。時刻コード生成部２５３は、例えば、カウンタにより実現される。カウンタとして、例えば、グレイコードカウンタが用いられる。時刻コード生成部２５３は、時刻コードを画素ＡＤ変換部２５４へ供給する。

【0031】

画素駆動回路２５２は、画素回路２２０のそれぞれを駆動してアナログの画素信号を生成させるものである。

【0032】

画素ＡＤ変換部２５４は、画素回路２２０のそれぞれのアナログ信号（すなわち、画素信号）をデジタル信号に変換するＡＤ変換を行うものである。この画素ＡＤ変換部２５４は、複数のクラスタ３００により分割される。クラスタ３００は、画素ブロック２１１ごとに設けられ、対応する画素ブロック２１１内のアナログ信号をデジタル信号に変換する。

【0033】

画素ＡＤ変換部２５４は、ＡＤ変換によりデジタル信号を配列した画像データをフレームとして生成し、信号処理回路４００に供給する。

【0034】

垂直走査回路２５５は、画素ＡＤ変換部２５４を駆動してＡＤ変換を実行させるものである。

【0035】

信号処理回路４００は、フレームに対して所定の信号処理を行うものである。信号処理として、ＣＤＳ（Correlated Double Sampling）処理を含む各種の処理が実行される。この信号処理回路４００は、処理後のフレームを画像処理回路２６０に供給する。

【0036】

画像処理回路２６０は、信号処理回路４００からのフレームに対して、所定の画像処理を実行するものである。画像処理として、画像認識処理、黒レベル補正処理、画像補正処理やデモザイク処理などが実行される。この画像処理回路２６０は、処理後のフレームを出力回路２５７に供給する。

【0037】

出力回路２５７は、画像処理後のフレームを外部に出力するものである。

【0038】

制御回路２５６は、ＤＡＣ２５１、画素駆動回路２５２、垂直走査回路２５５、信号処理回路４００、画像処理回路２６０および出力回路２５７のそれぞれの動作タイミングを垂直同期信号ＶＳＹＮＣに同期して制御するものである。

【0039】

［画素ＡＤ変換部の構成例］

【0040】

図６は、本技術の第１の実施の形態における画素ＡＤ変換部２５４の一構成例を示す図である。この画素ＡＤ変換部２５４には、複数のＡＤＣ３１０が二次元格子状に配列される。ＡＤＣ３１０は、画素回路２２０ごとに配置される。画素回路２２０の行数および列数がＮ行（Ｎは、整数）およびＭ列（Ｍは、整数）である場合、Ｎ×Ｍ個のＡＤＣ３１０が配置される。

【0041】

クラスタ３００のそれぞれには、画素ブロック２１１内の画素回路２２０の個数と同じ個数のＡＤＣ３１０が配置される。画素ブロック２１１内に４行×２列の画素回路２２０が配列される場合、クラスタ３００内にも４行×２列のＡＤＣ３１０が配列される。

【0042】

ＡＤＣ３１０は、対応する画素回路２２０により生成されたアナログの画素信号に対してＡＤ変換を行うものである。このＡＤＣ３１０は、ＡＤ変換において、画素信号と参照信号とを比較し、その比較結果が反転したときの時刻コードを保持する。そして、ＡＤＣ３１０は、保持した時刻コードをＡＤ変換後のデジタル信号として出力する。

【0043】

また、クラスタ３００の列ごとにリピータ部３７０が配置される。クラスタ３００の列数がＭ／２である場合、Ｍ／２個のリピータ部３７０が配置される。リピータ部３７０は、時刻コードを転送するものである。リピータ部３７０は、時刻コード生成部２５３からＡＤＣ３１０へ時刻コードを転送する。また、リピータ部３７０は、ＡＤＣ３１０から信号処理回路４００へデジタル信号を転送する。このデジタル信号の転送は、デジタル信号の「読出し」とも呼ばれる。

【0044】

また、同図において、かっこ内の数字は、ＡＤＣ３１０のデジタル信号の読出し順序の一例を示す。例えば、１行目の奇数列のデジタル信号が１番目に読み出され、１行目の偶数列のデジタル信号が２番目に読み出される。２行目の奇数列のデジタル信号が３番目に読み出され、２行目の偶数列のデジタル信号が３番目に読み出される。以下、同様に、各行の奇数列、偶数列のデジタル信号が順に読み出される。

【0045】

なお、画素回路２２０ごとに、ＡＤＣ３１０を配置しているが、この構成に限定されない。複数の画素回路２２０が１つのＡＤＣ３１０を共有する構成であってもよい。

【0046】

［ＡＤＣの構成例］
図７は、本技術の第１の実施の形態におけるＡＤＣ３１０の一構成例を示すブロック図である。このＡＤＣ３１０は、差動増幅器３２０と、正帰還回路３４０と、ラッチ制御回路３５０と、複数のラッチ回路３６０とを備える。

【0047】

また、画素回路２２０とＡＤＣ３１０との間には、ソースフォロワ回路２３０が配置される。このソースフォロワ回路２３０は、画素回路２２０からの画素信号の電位Ｖ_ＳＩＮに応じて電位Ｖ_ＳＯＵＴの信号をＡＤＣ３１０に供給するものである。これらの画素回路２２０およびソースフォロワ回路２３０からなる回路は、１つの画素として機能する。

【0048】

また、画素回路２２０およびソースフォロワ回路２３０と差動増幅器３２０の一部とは、受光チップ２０１に配置され、差動増幅器３２０の残りと、その後段の回路とは、回路チップ２０２に配置される。

【0049】

差動増幅器３２０は、ソースフォロワ回路２３０からの画素信号と、ＤＡＣ２５１からの参照信号とを比較するものである。この差動増幅器３２０は、比較結果を示す比較結果信号を正帰還回路３４０に供給する。

【0050】

正帰還回路３４０は、出力の一部を入力（比較結果信号）に加算し、出力信号ＶＣＯとしてラッチ制御回路３５０に供給するものである。

【0051】

ラッチ制御回路３５０は、垂直走査回路２５５からの制御信号ｘＷＯＲＤに従って、出力信号ＶＣＯが反転したときの時刻コードを複数のラッチ回路３６０に保持させるものである。

【0052】

ラッチ回路３６０は、ラッチ制御回路３５０の制御に従って、リピータ部３７０からの時刻コードを保持するものである。ラッチ回路３６０は、時刻コードのビット数の分、設けられる。例えば、時刻コードが１５ビットの場合、ＡＤＣ３１０内に、１５個のラッチ回路３６０が配置される。また、保持された時刻コードは、ＡＤ変換後のデジタル信号としてリピータ部３７０により読み出される。

【0053】

同図に例示した構成により、ＡＤＣ３１０は、ソースフォロワ回路２３０からの画素信号をデジタル信号に変換する。

【0054】

［差動増幅器および正帰還回路の構成例］
図８は、本技術の第１の実施の形態における画素回路２２０、差動増幅器３２０および正帰還回路３４０の一構成例を示す回路図である。

【0055】

差動増幅器３２０は、ｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタ３３１、３３４および３２１を備える。また、差動増幅器３２０はｎＭＯＳ（n-channel MOS）トランジスタ３２２およびオートゼロトランジスタ３２３と、差動トランジスタ３３２および３３５と、電流源トランジスタ３３３とを備える。これらのうちオートゼロトランジスタ３２３と、差動トランジスタ３３２および３３５と、電流源トランジスタ３３３とは、受光チップ２０１に配置され、残りは回路チップ２０２に配置される。差動トランジスタ３３２および３３５として、例えば、ｎＭＯＳトランジスタが用いられる。また、オートゼロトランジスタ３２３および電流源トランジスタ３３３として例えば、ｎＭＯＳトランジスタが用いられる。

【0056】

差動トランジスタ３３２および３３５は、差動対を構成し、これらのトランジスタのソースは、電流源トランジスタ３３３のドレインに共通に接続される。また、差動トランジスタ３３２のドレインは、ｐＭＯＳトランジスタ３３１のドレインとｐＭＯＳトランジスタ３３１および３３４のゲートとに接続される。差動トランジスタ３３５のドレインは、ｐＭＯＳトランジスタ３３４のドレインとｐＭＯＳトランジスタ３２１のゲートとに接続される。また、差動トランジスタ３３２のゲートには、ＤＡＣ２５１からの参照信号が入力される。この参照信号の電位をＶ_ＲＥＦとする。

【0057】

電流源トランジスタ３３３のゲートには、所定のバイアス電圧ＢＩＡＳ１が印加され、電流源トランジスタ３３３のソースには、所定の接地電圧が印加される。この電流源トランジスタ３３３は、バイアス電圧ＢＩＡＳ１に応じた電流を供給する。

【0058】

差動トランジスタ３３５のゲートには、ソースフォロワ回路２３０からの画素信号が入力される。この画素信号の電位をＶ_ＳＯＵＴとする。

【0059】

ｐＭＯＳトランジスタ３３１、３３４および３２１は、カレントミラー回路を構成する。ｐＭＯＳトランジスタ３３１、３３４および３２１のソースには、電源電圧ＶＤＤが印加される。

【0060】

ｎＭＯＳトランジスタ３２２のドレインは、ｐＭＯＳトランジスタ３２１のドレインに接続され、ソースは、正帰還回路３４０に接続される。

【0061】

オートゼロトランジスタ３２３は、画素駆動回路２５２からのオートゼロ信号ＡＺに従って、差動トランジスタ３３５のドレインとソースフォロワ回路２３０の入力ノードとを短絡するものである。

【0062】

正帰還回路３４０はｐＭＯＳトランジスタ３４１、３４２、３４４および３４５と、ｎＭＯＳトランジスタ３４３、３４６および３４７とを備える。ｐＭＯＳトランジスタ３４１および３４２とｎＭＯＳトランジスタ３４３とは、ｎＭＯＳトランジスタ３２２のゲートに直列に接続される。また、ｐＭＯＳトランジスタ３４１のゲートには、垂直走査回路２５５からの駆動信号ＩＮＩ２が入力される。ｐＭＯＳトランジスタ３４２およびｎＭＯＳトランジスタ３４３の接続点は、ｎＭＯＳトランジスタ３２２のソースに接続される。

【0063】

ｎＭＯＳトランジスタ３４３のソースには接地電圧が印加され、ゲートには、垂直走査回路２５５からの駆動信号ＩＮＩ１が入力される。

【0064】

ｐＭＯＳトランジスタ３４４および３４５は、ｎＭＯＳトランジスタ３２２のゲートに直列に接続される。また、ｐＭＯＳトランジスタ３４５のドレインは、ｐＭＯＳトランジスタ３４２のゲートと、ｎＭＯＳトランジスタ３４６および３４７のドレインとに接続される。ｐＭＯＳトランジスタ３４５およびｎＭＯＳトランジスタ３４７のゲートには、垂直走査回路２５５からの制御信号ＴＥＳＴＶＣＯが入力される。また、ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４６のゲートは、ｐＭＯＳトランジスタ３４２およびｎＭＯＳトランジスタ３４３の接続点に接続される。

【0065】

ｐＭＯＳトランジスタ３４５およびｎＭＯＳトランジスタ３４７の接続点からは、出力信号ＶＣＯが出力される。また、ｎＭＯＳトランジスタ３４６および３４７のソースには、接地電圧が印加される。

【0066】

なお、差動増幅器３２０および正帰還回路３４０のそれぞれは、図７で説明した機能を持つのであれば、図８に例示した回路に限定されない。

【0067】

図９は、本技術の第１の実施の形態におけるソースフォロワ回路２３０および画素回路２２０の一構成例を示す回路図である。画素回路２２０は、排出トランジスタ２２１、光電変換素子２２２、転送トランジスタ２２３および浮遊拡散層２２４を備える。ソースフォロワ回路２３０は、ソースフォロワトランジスタ２３１および電流源トランジスタ２３２を備える。排出トランジスタ２２１、転送トランジスタ２２３、ソースフォロワトランジスタ２３１および電流源トランジスタ２３２として、例えば、ｎＭＯＳトランジスタが用いられる。

【0068】

排出トランジスタ２２１は、画素駆動回路２５２からの駆動信号ＯＦＧに従って光電変換素子２２２に蓄積された電荷を排出させるものである。光電変換素子２２２は、光電変換により電荷を生成するものである。

【0069】

転送トランジスタ２２３は、画素駆動回路２５２からの転送信号ＴＲＧに従って、光電変換素子２２２から浮遊拡散層２２４へ電荷を転送するものである。

【0070】

浮遊拡散層２２４は、転送された電荷を蓄積して、電荷量に応じた電圧を生成するものである。この浮遊拡散層２２４の転送トランジスタ２２３側のノードを浮遊拡散層ノード２２５とし、その電位をＶ_ＳＩＮとする。

【0071】

ソースフォロワトランジスタ２３１のゲートは、浮遊拡散層２２４の浮遊拡散層ノード２２５に接続される。また、ソースフォロワトランジスタ２３１のソースは、電流源トランジスタ２３２のドレインに接続される。

【0072】

電流源トランジスタ２３２のゲートには、所定のバイアス電圧ＢＩＡＳ２が印加され、ソースには、所定の接地電圧が印加される。この電流源トランジスタ２３２は、バイアス電圧ＢＩＡＳ２に応じた電流を供給する。

【0073】

また、ソースフォロワトランジスタ２３１および電流源トランジスタ２３２の接続ノード（すなわち、ソースフォロワトランジスタ２３１のソース）は、差動トランジスタ３３５のゲートに接続される。

【0074】

ソースフォロワトランジスタ２３１のゲート－ソース間電圧をＶ_ＧＳとすると、ソースフォロワトランジスタ２３１のゲートの電位Ｖ_ＳＩＮと、ソースの電位Ｖ_ＳＯＵＴとの間には、次の式が成立する。
Ｖ_ＳＩＮ＝Ｖ_ＳＯＵＴ＋Ｖ_ＧＳ ・・・式１

【0075】

式１より、ソースフォロワトランジスタ２３１のソースの電位Ｖ_ＳＯＵＴは、ゲートの電位Ｖ_ＳＩＮに追従して変動する。

【0076】

また、差動増幅器３２０内のｐＭＯＳトランジスタ３３１および３３４と、差動トランジスタ３３２および３３５と、電流源トランジスタ３３３とからなる回路は、差動増幅回路３３０として機能する。

【0077】

電位Ｖ_ＲＥＦの差動トランジスタ３３２のゲートは、差動増幅回路３３０の入力ノード３３７に該当する。電位Ｖ_ＳＯＵＴの差動トランジスタ３３５のゲートは、差動増幅回路３３０の入力ノード３３８に該当する。差動トランジスタ３３５のドレインは、差動増幅回路３３０の出力ノード３３９に該当する。この出力ノードの電位をＶ_ＣＯＵＴとする。また、差動トランジスタ３３５のゲート－ソース間には、寄生容量３３６が生じるものとする。

【0078】

差動増幅回路３３０は、入力ノード３３７の電位Ｖ_ＲＥＦと、入力ノード３３８の電位Ｖ_ＳＯＵＴとの差分を増幅して出力ノード３３９から出力する。

【0079】

オートゼロトランジスタ３２３は、オートゼロ信号ＡＺに従って、差動増幅回路３３０の出力ノード３３９と浮遊拡散層ノード２２５（言い換えれば、ソースフォロワ回路２３０の入力ノード）とを短絡する。

【0080】

ここで、ソースフォロワ回路２３０を設けず、浮遊拡散層ノード２２５を差動トランジスタ３３５のゲート（すなわち、入力ノード３３８）に直接接続した構成の第１の比較例を想定する。この第１の比較例では、ハイインピーダンスの浮遊拡散層ノード２２５が差動増幅回路３３０の入力ノード３３８に直接つながっているため、差動トランジスタ３３５の寄生容量３３６を介して、参照信号の変化が浮遊拡散層ノード２２５に伝搬する。例えば、参照信号がスロープ状に低下するとき、浮遊拡散層ノード２２５の電位Ｖ_ＳＩＮも連動して低下する。このため、電位Ｖ_ＳＩＮに一致するときの電位Ｖ_ＲＥＦの値に誤差が生じるとともに、差動増幅回路３３０の伝搬遅延時間が大きく増大する。伝搬遅延時間が増大する要因としては、電位Ｖ_ＳＩＮの低下により電位Ｖ_ＳＩＮと電位Ｖ_ＲＥＦが一致するタイミングが本来のタイミングから遅れることと、電位Ｖ_ＳＩＮと電位Ｖ_ＲＥＦが一致した後も差動増幅回路３３０の入力ノード間の差分の増加速度が小さくなることとが挙げられる。。

【0081】

電位の誤差と伝搬遅延時間の増大とのうち、誤差は、ＣＤＳ処理により取り除くことができるが、伝搬遅延時間の増大は、ＣＤＳ処理では解消できない。伝搬遅延時間が増大すると、ＡＤＣ３１０のＡＤ変換時間が長くなり、フレームレートが低下してしまう。

【0082】

浮遊拡散層２２４の容量を大きくすれば、電位Ｖ_ＳＩＮの変動を抑制することができるが、浮遊拡散層２２４の容量を大きくすると、浮遊拡散層２２４の電荷電圧変換効率が低下するため、好ましくない。

【0083】

このように、浮遊拡散層ノード２２５を差動トランジスタ３３５のゲートに直接接続した場合、フレームレートが低下してしまうおそれがある。

【0084】

これに対して、ソースフォロワ回路２３０を設けた同図の回路では、式１に例示したように、電位Ｖ_ＳＯＵＴが電位Ｖ_ＳＩＮに追従して変動する。また、オートゼロトランジスタ３２３がオフ状態のときは、ソースフォロワ回路２３０により、電位Ｖ_ＳＩＮのインピーダンスは低くなるため、参照信号がスロープ状に低下しても電位Ｖ_ＳＩＮは変動しない。このため、電位Ｖ_ＲＥＦの変動による電位Ｖ_ＳＩＮの変動を防止することができる。これにより、ＡＤ変換時間を短縮し、フレームレートを向上させることができる。特に、ＴＤＩ（Time Delayed Integration）処理を行う場合には、非常に高いフレームレート（例えば、２００乃至３００キロヘルツなど）が要求されるため、ソースフォロワ回路２３０の追加により、そのような要求に対応することが容易となる。

【0085】

また、ソースフォロワ回路２３０を設ける構成では、浮遊拡散層２２４の容量を削減してインピーダンスが大きくなっても、伝搬遅延時間が増加することはない。このため、フレームレートを維持したままで、浮遊拡散層２２４の容量を削減し、電荷電圧変換効率を上昇させることができる。

【0086】

次に、ソースフォロワ回路２３０を設け、そのソースフォロワ回路２３０と差動トランジスタ３３５のゲートとの間にオートゼロ容量を挿入し、オートゼロトランジスタが、差動トランジスタ３３５のゲート－ドレイン間を短絡する第２の比較例を想定する。この第２の比較例は、例えば、特願２０１６－５４５４４１に記載されている。この第２の比較例では、参照信号に、浮遊拡散層ノード２２５の電位Ｖ_ＳＩＮが連動することを防止することができる。ただし、ソースフォロワトランジスタ２３１および電流源トランジスタ２３２の接続ノード（ソースフォロワの出力）から、差動トランジスタ３３５のゲートへのゲインは、オートゼロ容量と寄生容量３３６とにより決定され、次の式により表される。
Ｃ_ＡＺ／（Ｃ_ＡＺ＋Ｃ_ｇｓ）
上式において、Ｃ_ＡＺは、オートゼロ容量の容量値を示し、Ｃ_ｇｓは、寄生容量３３６の容量値を示す。

【0087】

Ｃ_ＡＺおよびＣ_ｇｓが一定値であれば、減衰するだけでゲインは一定となるが、Ｃ_ｇｓは、一定値でなくバイアス依存性を持つため、差動トランジスタ３３５のゲートの電圧が変化すると、ゲインも変化し、リニアリティが悪化する。

【0088】

Ｃ_ＡＺが、Ｃ_ｇｓに対して非常に大きければ、リニアリティの悪化を抑制することができるが、オートゼロ容量は、画素内に配置する必要があるため、小さな容量値（数フェムトファラッド程度）のものしか置けない。これは、Ｃ_ｇｓの数倍から１０倍程度の値に過ぎない。一方、Ｃ_ｇｓは、数パーセントのバイアス依存性を持つので、ゲインの変動も数パーセント程度発生する。この変動は許容できない値となる。

【0089】

また、Ｃ_ＡＺとＣ_ｇｓとの比率が小さいため、ゲインの絶対値も小さくなり、浮遊拡散層２２４の入力に換算した雑音が悪化する。

【0090】

このように、第２の比較例では、第１の比較例の課題は解決できるが、リニアリティ悪化、雑音増加といった弊害がある。

【0091】

これに対して、オートゼロトランジスタ３２３が、差動トランジスタ３３５のドレインとソースフォロワ回路２３０の入力ノードとを短絡する構成では、オートゼロ容量が不要となる。これにより、リニアリティ悪化や雑音を抑制することができる。

【0092】

図１０は、本技術の第１の実施の形態における画素内のトランジスタの制御方法を説明するための図である。同図におけるａは、オートゼロの際のトランジスタの制御方法を示し、同図におけるｂは、オートゼロの後のトランジスタの制御方法を示す。

【0093】

また、同図においては、差動増幅回路３３０をコンパレータの図記号で表し、ソースフォロワ回路２３０を電圧バッファの図記号で表している。オートゼロトランジスタ３２３および転送トランジスタ２２３をスイッチの図記号で表している。

【0094】

同図におけるａに例示するように、コンパレータ（差動増幅回路３３０）の比較動作に先立って、画素駆動回路２５２は、オートゼロトランジスタ３２３をオン状態にし、転送トランジスタ２２３をオフ状態にする。これにより、コンパレータ（差動増幅回路３３０）の出力ノードと、ソースフォロワ回路２３０の入力ノードとを短絡し、フィードバックをかけて、参照信号のゼロと画素信号のゼロとを合わせること（すなわち、オートゼロ）ができる。このときの電位Ｖ_ＳＩＮが、画素信号のゼロとして設定される。また、式１により、ソースフォロワ回路２３０からは、電位Ｖ_ＳＩＮに応じた電位Ｖ_ＳＯＵＴが出力される。

【0095】

同図におけるｂに例示するように、オートゼロの後に画素駆動回路２５２はオートゼロトランジスタ３２３をオフ状態にする。ＤＡＣ２５１は、参照信号をスロープ状に変化させ、ＡＤＣ３１０は、初期化された浮遊拡散層２２４の電位に応じたアナログの画素信号をデジタル信号に変換する。このときの画素信号のレベルは、Ｐ相またはリセットレベルと呼ばれる。

【0096】

Ｐ相の変換後に、画素駆動回路２５２は転送トランジスタ２２３をオン状態にして、光電変換素子２２２から浮遊拡散層２２４へ電荷を転送させる。ＤＡＣ２５１は、参照信号をスロープ状に変化させ、ＡＤＣ３１０は、転送後の浮遊拡散層２２４の電位に応じたアナログの画素信号をデジタル信号に変換する。このときの画素信号のレベルは、Ｄ相または信号レベルと呼ばれる。

【0097】

同図におけるｂでは、ソースフォロワ回路２３０により電位Ｖ_ＳＯＵＴのインピーダンスは低くなるため、Ｐ相およびＤ相の変換時において参照信号がスロープ状に低下しても電位Ｖ_ＳＩＮは変動しない。

【0098】

図１１は、本技術の第１の実施の形態における信号処理回路４００の一構成例を示すブロック図である。この信号処理回路４００は、複数のセレクタ４０５と、複数のＣＤＳ処理部４１０と、複数のＴＤＩ処理部４２０とを備える。

【0099】

セレクタ４０５は、クラスタ３００の列ごと、言い換えれば、リピータ部３７０ごとに配置される。クラスタ３００に２列のＡＤＣ３１０が配列される場合、２列ごとにセレクタ４０５が配置される。また、ＣＤＳ処理部４１０およびＴＤＩ処理部４２０は、ＡＤＣ３１０の列ごとに配置される。ＡＤＣ３１０がＭ列である場合、Ｍ／２個のセレクタ４０５と、Ｍ個のＣＤＳ処理部４１０と、Ｍ個のＴＤＩ処理部４２０とが配置される。

【0100】

前述したようにリピータ部３７０は、奇数列のデジタル信号と偶数列のデジタル信号とを順に出力する。

【0101】

セレクタ４０５は、制御回路２５６の制御に従って、デジタル信号の出力先を選択するものである。リピータ部３７０により奇数列が出力された場合にセレクタ４０５は、その奇数列に対応するＣＤＳ処理部４１０にデジタル信号を出力する。一方、偶数列が出力された場合にセレクタ４０５は、その偶数列に対応するＣＤＳ処理部４１０にデジタル信号を出力する。

【0102】

ＣＤＳ処理部４１０は、セレクタ４０５からのデジタル信号に対して、Ｐ相とＤ相との差分を求めるＣＤＳ処理を行うものである。ＣＤＳ処理部４１０は、差分のデジタル信号をＴＤＩ処理部４２０に供給する。

【0103】

ＴＤＩ処理部４２０は、ＴＤＩ処理後のデジタル信号に対して、被写体の移動速度に合わせて時間をずらしながら、デジタル信号を積算するＴＤＩ処理を行うものである。このＴＤＩ処理部４２０はＴＤＩ処理後のデジタル信号を画像処理回路２６０へ供給する。

【0104】

図１２は、本技術の第１の実施の形態における電位変動の一例を示すタイミングチャートである。同図におけるａは、ソースフォロワ回路２３０の入力ノードの電位Ｖ_ＳＩＮと、出力ノードの電位Ｖ_ＳＯＵＴとのそれぞれの変動の一例を示すタイミングチャートである。同図におけるｂは、参照信号の電位Ｖ_ＲＥＦと、電位Ｖ_ＳＯＵＴとのそれぞれの変動の一例を示すタイミングチャートである。

【0105】

同図におけるａに例示するように、タイミングＴ０乃至Ｔ１のオートゼロ期間において、ソースフォロワ回路２３０は、入力ノードの電位Ｖ_ＳＩＮに応じた電位Ｖ_ＳＯＵＴを出力ノードから出力する。これらの電位の関係は、式１により表される。そして、タイミングＴ５において電荷が転送されると、電位Ｖ_ＳＩＮは、電荷量に応じて低下する。

【0106】

また、同図におけるｂに例示するように、タイミングＴ０乃至Ｔ１のオートゼロ期間において、画素信号の電位Ｖ_ＳＯＵＴが参照信号の電位Ｖ_ＲＥＦと一致した状態となる。このオートゼロの後のタイミングＴ２乃至Ｔ４の期間内にＤＡＣ２５１は、参照信号の電位Ｖ_ＲＥＦをスロープ状に変化させる。ＡＤＣ３１０は、電位Ｖ_ＲＥＦが電位Ｖ_ＳＯＵＴと一致するタイミングＴ３で時刻コードを保持し、その時刻コードをＰ相を変換したデジタル信号として出力する。

【0107】

そして、Ｐ相変換後のタイミングＴ５において電荷が転送されると、電位Ｖ_ＳＩＮは、電荷量に応じて低下する。転送後のタイミングＴ６乃至Ｔ８の期間内にＤＡＣ２５１は、参照信号の電位Ｖ_ＲＥＦをスロープ状に変化させる。ＡＤＣ３１０は、電位Ｖ_ＲＥＦが電位Ｖ_ＳＯＵＴと一致するタイミングＴ７で時刻コードを保持し、その時刻コードをＤ相を変換したデジタル信号として出力する。

【0108】

図１３は、本技術の第１の実施の形態と第１の比較例とにおける差動増幅回路３３０の出力の反転タイミングの一例を示す図である。同図におけるａは、第１の実施の形態における差動増幅回路３３０の出力の反転タイミングの一例を示す図である。同図におけるｂは、第１の比較例における差動増幅回路３３０の出力の反転タイミングの一例を示す図である。

【0109】

同図におけるａに例示するように、ソースフォロワ回路２３０を追加した第１の実施の形態では、参照信号の電位Ｖ_ＲＥＦが、ソースフォロワ回路２３０の出力の電位Ｖ_ＳＯＵＴと一致するタイミングＴ３で、差動増幅回路３３０の出力ノードの電位Ｖ_ＣＯＵＴが反転する。

【0110】

一方、同図におけるｂに例示するように、ソースフォロワ回路２３０の無い第１の比較例では、タイミングＴ３から遅延したタイミングＴ３'で出力ノードの電位Ｖ_ＣＯＵＴが反転する。これは、前述したように、電位Ｖ_ＳＩＮに一致するときの電位Ｖ_ＲＥＦの値に誤差が生じるとともに、差動増幅回路３３０の伝搬遅延時間が大きく増大するためである。第１の比較例では、参照信号をスロープに変化させるタイミングＴ３乃至Ｔ４の期間（すなわち、ＡＤ変換期間）について、この遅延を考慮して長めに設定する必要があり、ＡＤ変換期間の長期化により、フレームレートが低下するおそれがある。

【0111】

これに対して、ソースフォロワ回路２３０を追加した構成では、遅延が生じないため、ＡＤ変換期間を第１の比較例よりも短くすることができ、フレームレートを向上させることができる。

【0112】

このように、本技術の第１の実施の形態によれば、ソースフォロワ回路２３０が、浮遊拡散層の電位に応じた電位を差動増幅回路３３０の入力ノード３３８に供給するため、参照信号の変動に起因する入力ノード３３８の電位変動を抑制することができる。これにより、入力ノード３３８の電位変動に起因して生じるＡＤ変換期間の長期化を抑制し、フレームレートを向上させることができる。

【0113】

＜２．第２の実施の形態＞
上述の第１の実施の形態では、ＴＤＩ処理を実行する固体撮像素子２００内にソースフォロワ回路２３０を配置していたが、ＴＤＩ処理を実行しない固体撮像素子２００においても、フレームレートの向上が要求されることがある。この第２の実施の形態の固体撮像素子２００は、ＴＤＩ処理を実行しない固体撮像素子２００内にソースフォロワ回路２３０を配置した点において第１の実施の形態と異なる。

【0114】

図１４は、本技術の第２の実施の形態における信号処理回路４００の一構成例を示すブロック図である。この第２の実施の形態の信号処理回路４００は、ＴＤＩ処理部４２０が配置されない点において第１の実施の形態と異なる。

【0115】

ＣＤＳ処理部４１０は、ＣＤＳ処理後の信号を画像処理回路２６０に供給し、画像処理回路２６０は、ＣＤＳ処理後のフレームに対して画像処理を行う。このような固体撮像素子２００は、デジタルカメラや、撮像機能を持つ電子装置（スマートフォンやパーソナルコンピュータなど）などに用いられる。

【0116】

このように、本技術の第２の実施の形態によれば、固体撮像素子２００は、ＣＤＳ処理後のフレームに対してＴＤＩ処理を行わずに画像処理を行うため、ＴＤＩ処理が不要である場合にもフレームレートを向上させることができる。

【0117】

＜３．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

【0118】

図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

【0119】

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。

【0120】

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

【0121】

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

【0122】

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

【0123】

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

【0124】

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

【0125】

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。

【0126】

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

【0127】

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

【0128】

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

【0129】

図１６は、撮像部１２０３１の設置位置の例を示す図である。

【0130】

図１６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

【0131】

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

【0132】

なお、図１６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

【0133】

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

【0134】

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

【0135】

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

【0136】

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

【0137】

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、フレームレートを向上させてより高画質の動画を生成することができる。

【0138】

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

【0139】

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

【0140】

なお、本技術は以下のような構成もとることができる。
（１）一対の入力ノードのそれぞれの電位の差分を増幅して出力ノードから出力する差動増幅回路と、
光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、
所定の期間内に前記浮遊拡散層と前記出力ノードとを短絡するオートゼロトランジスタと、
前記浮遊拡散層の電位に応じた電位を前記一対の入力ノードの一方に供給するソースフォロワ回路と
を具備する固体撮像素子。
（２）前記差分に応じたデジタル信号に対して所定の信号処理を行う信号処理部をさらに具備する
前記（１）に記載の固体撮像素子。
（３）前記信号処理は、相関二重サンプリング処理を含む
前記（２）記載の固体撮像素子。
（４）前記信号処理は、時間遅延積分処理をさらに含む
前記（５）記載の固体撮像素子。
（５）前記ソースフォロワ回路は、
所定の電流を供給する第１の電流源トランジスタと、
前記浮遊拡散層にゲートが接続され、前記第１の電流源トランジスタと前記一対の入力ノードの一方とにソースが接続されたソースフォロワトランジスタと
を備える前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）前記差動増幅回路は、
一対の差動トランジスタと、
前記一対の差動トランジスタのソースに共通に接続され、所定の電流を供給する第２の電流源トランジスタと
を備え、
前記一対の差動トランジスタの一方のゲートには、所定の参照信号が入力され、
前記一対の差動トランジスタの他方のゲートは、前記ソースフォロワ回路からの前記電位が入力される
前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）前記転送トランジスタと前記ソースフォロワ回路と前記差動増幅回路の一部とが所定の受光チップに設けられ、
前記差動増幅回路の残りは、所定の回路チップに設けられる
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記受光チップと前記回路チップとは、Ｃｕ－Ｃｕ接合により接続される
前記（８）記載の固体撮像素子。
（９）一対の入力ノードのそれぞれの電位の差分を増幅して出力ノードから出力する差動増幅回路と、
光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、
所定の期間内に前記浮遊拡散層と前記出力ノードとを短絡するオートゼロトランジスタと、
前記浮遊拡散層の電位に応じた電位を前記一対の入力ノードの一方に供給するソースフォロワ回路と、
前記差分に応じたデジタル信号を配列したフレームを記憶する記憶部と
を具備する撮像装置。

【符号の説明】

【0141】

１００ 撮像装置
１１０ 光学部
１２０ 記憶部
１３０ 制御部
１４０ 通信部
２００ 固体撮像素子
２０１ 受光チップ
２０２ 回路チップ
２１０ 画素アレイ部
２１１ 画素ブロック
２１２ 周辺回路
２２０ 画素回路
２２１ 排出トランジスタ
２２２ 光電変換素子
２２３ 転送トランジスタ
２２４ 浮遊拡散層
２３０ ソースフォロワ回路
２３１ ソースフォロワトランジスタ
２３２、３３３ 電流源トランジスタ
２５１ ＤＡＣ
２５２ 画素駆動回路
２５３ 時刻コード生成部
２５４ 画素ＡＤ変換部
２５５ 垂直走査回路
２５６ 制御回路
２５７ 出力回路
２６０ 画像処理回路
３００ クラスタ
３１０ ＡＤＣ
３２０ 差動増幅器
３２１、３３１、３３４、３４１、３４２、３４４、３４５ ｐＭＯＳトランジスタ
３２２、３４３、３４６、３４７ ｎＭＯＳトランジスタ
３２３ オートゼロトランジスタ
３３０ 差動増幅回路
３３２、３３５ 差動トランジスタ
３４０ 正帰還回路
３５０ ラッチ制御回路
３６０ ラッチ回路
３７０ リピータ部
４００ 信号処理回路
４０５ セレクタ
４１０ ＣＤＳ処理部
４２０ ＴＤＩ処理部
５１０ ベルトコンベア
５１１ 被写体
１２０３１ 撮像部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】