知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-11
(45)【発行日】2024-12-19
(54)【発明の名称】半導体装置、表示装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 29/786 20060101AFI20241212BHJP
G02F 1/1368 20060101ALI20241212BHJP
G09F 9/00 20060101ALI20241212BHJP
G09F 9/30 20060101ALI20241212BHJP
H01L 21/8234 20060101ALI20241212BHJP
H01L 27/06 20060101ALI20241212BHJP
H01L 27/088 20060101ALI20241212BHJP
H01L 21/8238 20060101ALI20241212BHJP
H01L 27/092 20060101ALI20241212BHJP
H10K 59/129 20230101ALI20241212BHJP
H10K 59/131 20230101ALI20241212BHJP
【ＦＩ】
H01L29/78 613A
G02F1/1368
G09F9/00 338
G09F9/30 330
G09F9/30 338
G09F9/30 348A
H01L27/06 102A
H01L27/088 331E
H01L27/092 C
H01L27/092 D
H01L29/78 612B
H01L29/78 613Z
H01L29/78 617U
H01L29/78 618B
H10K59/129
H10K59/131
【請求項の数】
17
(21)【出願番号】P 2023171401
(22)【出願日】2023-10-02
(65)【公開番号】P2024068634
(43)【公開日】2024-05-20
【審査請求日】2023-10-02
(31)【優先権主張番号】63/423,581
(32)【優先日】2022-11-08
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】100101683
【弁理士】
【氏名又は名称】奥田 誠司
(74)【代理人】
【識別番号】100155000
【弁理士】
【氏名又は名称】喜多 修市
(74)【代理人】
【識別番号】100139930
【弁理士】
【氏名又は名称】山下 亮司
(74)【代理人】
【識別番号】100202197
【弁理士】
【氏名又は名称】村瀬 成康
(74)【代理人】
【識別番号】100202142
【弁理士】
【氏名又は名称】北 倫子
(72)【発明者】
【氏名】菊池 哲郎
(72)【発明者】
【氏名】大東 徹
(72)【発明者】
【氏名】鈴木 正彦
(72)【発明者】
【氏名】西宮 節治
(72)【発明者】
【氏名】高畑 仁志
【審査官】田付 徳雄
(56)【参考文献】
【文献】特開２００９－２７８１１５（ＪＰ，Ａ）
【文献】特表２０２２－５３７９５８（ＪＰ，Ａ）
【文献】特開２０１３－１２５８２６（ＪＰ，Ａ）
【文献】米国特許出願公開第２００９／０２８３７６３（ＵＳ，Ａ１）
【文献】国際公開第２０２０／２５７３１４（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８６
Ｇ０２Ｆ １／１３６８
Ｇ０９Ｆ ９／００
Ｇ０９Ｆ ９／３０
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２１／８２３８
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２７／０９２
Ｈ１０Ｋ ５９／１２９
Ｈ１０Ｋ ５９／１３１
(57)【特許請求の範囲】
【請求項1】
基板と、前記基板に支持された第１導電型の第１薄膜トランジスタと、
前記基板に支持された前記第１導電型とは異なる第２導電型の第２薄膜トランジスタと、
を備えた相補型の半導体装置であって、
前記第１薄膜トランジスタは、
前記第１導電型の酸化物半導体材料から形成された第１半導体層であって、第１チャネル領域と、前記第１チャネル領域の両側に位置する第１ソース領域および第１ドレイン領域とを含む第１半導体層と、
前記第１半導体層上に設けられた第１ゲート絶縁層と、
前記第１チャネル領域に前記第１ゲート絶縁層を介して対向するように設けられた第１ゲート電極と、
前記第１ソース領域に電気的に接続された第１ソース電極と、
を有し、
前記第２薄膜トランジスタは、
前記第２導電型の酸化物半導体材料または透明半導体材料から形成された第２半導体層であって、第２チャネル領域と、前記第２チャネル領域の両側に位置する第２ソース領域および第２ドレイン領域とを含む第２半導体層と、
前記第２半導体層上に設けられた第２ゲート絶縁層と、
前記第２チャネル領域に前記第２ゲート絶縁層を介して対向するように設けられた第２ゲート電極と、
前記第２ソース領域に電気的に接続された第２ソース電極と、
を有し、
前記第１ゲート絶縁層は、第１層と、前記第１層上に設けられた第２層とを含み、
前記第１ゲート絶縁層の前記第２層と、前記第２ゲート絶縁層とは、同層に形成されており、
前記半導体装置は、前記第１ゲート絶縁層の前記第１層と同層に形成された絶縁層を備えており、
前記第２半導体層は、前記絶縁層上に設けられており、
前記第１ゲート絶縁層の前記第１層と前記絶縁層とは、連続するように形成されており、
前記第１ゲート絶縁層の前記第２層と前記第２ゲート絶縁層とは、連続するように形成されている、半導体装置。
【請求項2】
前記第１ゲート電極と、前記第２ゲート電極とは、同層に形成されており、前記第１ソース電極と、前記第２ソース電極とは、同層に形成されている、請求項１に記載の半導体装置。
【請求項3】
前記第１薄膜トランジスタは、前記第１ドレイン領域に電気的に接続された第１ドレイン電極を有し、前記第２薄膜トランジスタは、前記第２ドレイン領域に電気的に接続された第２ドレイン電極を有し、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は、同層に形成されている、請求項１または２に記載の半導体装置。
【請求項4】
前記第１ゲート電極および前記第２ゲート電極を覆うように設けられた層間絶縁層を備え、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は、前記層間絶縁層上に設けられている、請求項３に記載の半導体装置。
【請求項5】
前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１または２に記載の半導体装置。
【請求項6】
前記第１半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項５に記載の半導体装置。
【請求項7】
前記第１導電型はｐ型であり、前記第２導電型はｎ型である、請求項１または２に記載の半導体装置。
【請求項8】
前記第２半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項７に記載の半導体装置。
【請求項9】
前記第１半導体層から延設された第１容量電極と、前記第２半導体層から延設された第２容量電極と、
前記第１容量電極と第２容量電極との間に設けられ、前記第１ゲート絶縁層の前記第１層と同層に形成された容量絶縁層と、
を含む容量素子を備える、請求項１または２に記載の半導体装置。
【請求項10】
複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有する表示装置用アクティブマトリクス基板である、請求項１または２に記載の半導体装置。
【請求項11】
前記周辺領域に形成されたゲートドライバ回路を備え、前記ゲートドライバ回路は、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタを含む、請求項１０に記載の半導体装置。
【請求項12】
前記周辺領域に形成されたデマルチプレクサ回路を備え、前記デマルチプレクサ回路は、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタを含む、請求項１０に記載の半導体装置。
【請求項13】
前記第１半導体層および前記第２半導体層と、前記基板との間に設けられた導電膜を備えており、
前記導電膜は、前記第１チャネル領域および前記第２チャネル領域に重なっている、請求項１または２に記載の半導体装置。
【請求項14】
前記導電膜は、遮光性材料から形成されている、請求項１３に記載の半導体装置。
【請求項15】
請求項１１に記載の半導体装置を前記アクティブマトリクス基板として備える、表示装置。
【請求項16】
液晶表示装置である、請求項１５に記載の表示装置。
【請求項17】
有機ＥＬ表示装置である、請求項１５に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および表示装置に関する。また、本発明は、半導体装置の製造方法にも関する。
【背景技術】
【0002】
近年、薄膜トランジスタ（Thin Film Transistor：以下では「ＴＦＴ」と呼ぶ）の活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体膜を活性層として有するＴＦＴを、「酸化物半導体ＴＦＴ」と称する。特許文献１には、Ｉｎ―Ｇａ―Ｚｎ－Ｏ系の半導体膜をＴＦＴの活性層に用いたアクティブマトリクス基板が開示されている。
【0003】
酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１２－１３４４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
現在、ＴＦＴの活性層材料として実用化されている酸化物半導体の多くはｎ型（ｎチャネル型）であるが、最近では、ｐ型（ｐチャネル型）の酸化物半導体が提案され始めている。酸化物半導体の中には、ワイドバンドギャップを有し、透明なものも知られている。また、高い移動度を有するｐ型の透明半導体であって、酸化物ではないものも提案されている。以下では、透明半導体膜を活性層として有するＴＦＴを、「透明半導体ＴＦＴ」と称する。酸化物半導体ＴＦＴが、透明半導体ＴＦＴであることもある。ｎ型の酸化物半導体ＴＦＴとｐ型の酸化物半導体ＴＦＴ（または透明半導体ＴＦＴ）とを相補型に構成してＣＭＯＳ（Complementary Metal-Oxide Semiconductor）構造の回路を形成することにより、低電圧化および低消費電力化を図ることができると考えられる。
【0006】
しかしながら、ｎ型の酸化物半導体ＴＦＴとｐ型の酸化物半導体ＴＦＴ（または透明半導体ＴＦＴ）とを用いたＣＭＯＳ構造の好適な構成は、いまだ確立されていない。
【0007】
本発明の実施形態は、上記問題に鑑みてなされたものであり、その目的は、ｎ型の酸化物半導体ＴＦＴとｐ型の酸化物半導体ＴＦＴ（または透明半導体ＴＦＴ）とを用いたＣＭＯＳ構造を好適に実現することにある。
【課題を解決するための手段】
【0008】
本明細書は、以下の項目に記載の半導体装置、表示装置および半導体装置の製造方法を開示している。
【0009】
［項目１］
基板と、
前記基板に支持された第１導電型の第１薄膜トランジスタと、
前記基板に支持された前記第１導電型とは異なる第２導電型の第２薄膜トランジスタと、
を備えた相補型の半導体装置であって、
前記第１薄膜トランジスタは、
前記第１導電型の酸化物半導体材料から形成された第１半導体層であって、第１チャネル領域と、前記第１チャネル領域の両側に位置する第１ソース領域および第１ドレイン領域とを含む第１半導体層と、
前記第１半導体層上に設けられた第１ゲート絶縁層と、
前記第１チャネル領域に前記第１ゲート絶縁層を介して対向するように設けられた第１ゲート電極と、
前記第１ソース領域に電気的に接続された第１ソース電極と、
を有し、
前記第２薄膜トランジスタは、
前記第２導電型の酸化物半導体材料または透明半導体材料から形成された第２半導体層であって、第２チャネル領域と、前記第２チャネル領域の両側に位置する第２ソース領域および第２ドレイン領域とを含む第２半導体層と、
前記第２半導体層上に設けられた第２ゲート絶縁層と、
前記第２チャネル領域に前記第２ゲート絶縁層を介して対向するように設けられた第２ゲート電極と、
前記第２ソース領域に電気的に接続された第２ソース電極と、
を有し、
前記第１ゲート絶縁層は、第１層と、前記第１層上に設けられた第２層とを含み、
前記第１ゲート絶縁層の前記第２層と、前記第２ゲート絶縁層とは、同層に形成されている、半導体装置。
基板と、
前記基板に支持された第１導電型の第１薄膜トランジスタと、
前記基板に支持された前記第１導電型とは異なる第２導電型の第２薄膜トランジスタと、
を備えた相補型の半導体装置であって、
前記第１薄膜トランジスタは、
前記第１導電型の酸化物半導体材料から形成された第１半導体層であって、第１チャネル領域と、前記第１チャネル領域の両側に位置する第１ソース領域および第１ドレイン領域とを含む第１半導体層と、
前記第１半導体層上に設けられた第１ゲート絶縁層と、
前記第１チャネル領域に前記第１ゲート絶縁層を介して対向するように設けられた第１ゲート電極と、
前記第１ソース領域に電気的に接続された第１ソース電極と、
を有し、
前記第２薄膜トランジスタは、
前記第２導電型の酸化物半導体材料または透明半導体材料から形成された第２半導体層であって、第２チャネル領域と、前記第２チャネル領域の両側に位置する第２ソース領域および第２ドレイン領域とを含む第２半導体層と、
前記第２半導体層上に設けられた第２ゲート絶縁層と、
前記第２チャネル領域に前記第２ゲート絶縁層を介して対向するように設けられた第２ゲート電極と、
前記第２ソース領域に電気的に接続された第２ソース電極と、
を有し、
前記第１ゲート絶縁層は、第１層と、前記第１層上に設けられた第２層とを含み、
前記第１ゲート絶縁層の前記第２層と、前記第２ゲート絶縁層とは、同層に形成されている、半導体装置。
【0010】
［項目２］
前記第１ゲート電極と、前記第２ゲート電極とは、同層に形成されており、
前記第１ソース電極と、前記第２ソース電極とは、同層に形成されている、項目１に記載の半導体装置。
前記第１ゲート電極と、前記第２ゲート電極とは、同層に形成されており、
前記第１ソース電極と、前記第２ソース電極とは、同層に形成されている、項目１に記載の半導体装置。
【0011】
［項目３］
前記第１ゲート絶縁層の前記第１層と同層に形成された絶縁層を備え、
前記第２半導体層は、前記絶縁層上に設けられている、項目１または２に記載の半導体装置。
前記第１ゲート絶縁層の前記第１層と同層に形成された絶縁層を備え、
前記第２半導体層は、前記絶縁層上に設けられている、項目１または２に記載の半導体装置。
【0012】
［項目４］
前記第１薄膜トランジスタは、前記第１ドレイン領域に電気的に接続された第１ドレイン電極を有し、
前記第２薄膜トランジスタは、前記第２ドレイン領域に電気的に接続された第２ドレイン電極を有し、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は、同層に形成されている、項目１から３のいずれかに記載の半導体装置。
前記第１薄膜トランジスタは、前記第１ドレイン領域に電気的に接続された第１ドレイン電極を有し、
前記第２薄膜トランジスタは、前記第２ドレイン領域に電気的に接続された第２ドレイン電極を有し、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は、同層に形成されている、項目１から３のいずれかに記載の半導体装置。
【0013】
［項目５］
前記第１ゲート電極および前記第２ゲート電極を覆うように設けられた層間絶縁層を備え、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は、前記層間絶縁層上に設けられている、項目４に記載の半導体装置。
前記第１ゲート電極および前記第２ゲート電極を覆うように設けられた層間絶縁層を備え、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は、前記層間絶縁層上に設けられている、項目４に記載の半導体装置。
【0014】
［項目６］
前記第１導電型はｎ型であり、前記第２導電型はｐ型である、項目１から５のいずれかに記載の半導体装置。
前記第１導電型はｎ型であり、前記第２導電型はｐ型である、項目１から５のいずれかに記載の半導体装置。
【0015】
［項目７］
前記第１半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目６に記載の半導体装置。
前記第１半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目６に記載の半導体装置。
【0016】
［項目８］
前記第１導電型はｐ型であり、前記第２導電型はｎ型である、項目１から５のいずれかに記載の半導体装置。
前記第１導電型はｐ型であり、前記第２導電型はｎ型である、項目１から５のいずれかに記載の半導体装置。
【0017】
［項目９］
前記第２半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目８に記載の半導体装置。
前記第２半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目８に記載の半導体装置。
【0018】
［項目１０］
前記第１半導体層から延設された第１容量電極と、
前記第２半導体層から延設された第２容量電極と、
前記第１容量電極と第２容量電極との間に設けられ、前記第１ゲート絶縁層の前記第１層と同層に形成された容量絶縁層と、
を含む容量素子を備える、項目１から９のいずれかに記載の半導体装置。
前記第１半導体層から延設された第１容量電極と、
前記第２半導体層から延設された第２容量電極と、
前記第１容量電極と第２容量電極との間に設けられ、前記第１ゲート絶縁層の前記第１層と同層に形成された容量絶縁層と、
を含む容量素子を備える、項目１から９のいずれかに記載の半導体装置。
【0019】
［項目１１］
複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有する表示装置用アクティブマトリクス基板である、項目１から１０のいずれかに記載の半導体装置。
複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有する表示装置用アクティブマトリクス基板である、項目１から１０のいずれかに記載の半導体装置。
【0020】
［項目１２］
前記周辺領域に形成されたゲートドライバ回路を備え、
前記ゲートドライバ回路は、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタを含む、項目１１に記載の半導体装置。
前記周辺領域に形成されたゲートドライバ回路を備え、
前記ゲートドライバ回路は、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタを含む、項目１１に記載の半導体装置。
【0021】
［項目１３］
前記周辺領域に形成されたデマルチプレクサ回路を備え、
前記デマルチプレクサ回路は、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタを含む、項目１１に記載の半導体装置。
前記周辺領域に形成されたデマルチプレクサ回路を備え、
前記デマルチプレクサ回路は、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタを含む、項目１１に記載の半導体装置。
【0022】
［項目１４］
項目１１から１３のいずれかに記載の半導体装置を前記アクティブマトリクス基板として備える、表示装置。
項目１１から１３のいずれかに記載の半導体装置を前記アクティブマトリクス基板として備える、表示装置。
【0023】
［項目１５］
液晶表示装置である、項目１４に記載の表示装置。
液晶表示装置である、項目１４に記載の表示装置。
【0024】
［項目１６］
有機ＥＬ表示装置である、項目１４に記載の表示装置。
有機ＥＬ表示装置である、項目１４に記載の表示装置。
【0025】
［項目１７］
基板と、
前記基板に支持された第１導電型の第１薄膜トランジスタと、
前記基板に支持された前記第１導電型とは異なる第２導電型の第２薄膜トランジスタと、
を備え、
前記第１薄膜トランジスタは、
前記第１導電型の酸化物半導体材料から形成された第１半導体層であって、第１チャネル領域と、前記第１チャネル領域の両側に位置する第１ソース領域および第１ドレイン領域とを含む第１半導体層と、
前記第１半導体層上に設けられた第１ゲート絶縁層と、
前記第１チャネル領域に前記第１ゲート絶縁層を介して対向するように設けられた第１ゲート電極と、
前記第１ソース領域に電気的に接続された第１ソース電極と、
を有し、
前記第２薄膜トランジスタは、
前記第２導電型の酸化物半導体材料または透明半導体材料から形成された第２半導体層であって、第２チャネル領域と、前記第２チャネル領域の両側に位置する第２ソース領域および第２ドレイン領域とを含む第２半導体層と、
前記第２半導体層上に設けられた第２ゲート絶縁層と、
前記第２チャネル領域に前記第２ゲート絶縁層を介して対向するように設けられた第２ゲート電極と、
前記第２ソース領域に電気的に接続された第２ソース電極と、
を有する、
相補型の半導体装置の製造方法であって、
（Ａ）前記基板上に、第１半導体膜を堆積し、その後前記第１半導体膜をパターニングすることによって、前記第１半導体層を形成する工程と、
（Ｂ）前記工程（Ａ）の後、前記第１半導体層を覆うように、前記第１ゲート絶縁層の一部である第１層となる領域を含む第１絶縁膜を堆積する工程と、
（Ｃ）前記工程（Ｂ）の後、第２半導体膜を堆積し、その後前記第２半導体膜をパターニングすることによって、前記第２半導体層を形成する工程と、
（Ｄ）前記工程（Ｃ）の後、前記第１ゲート絶縁層の他の一部である第２層となる領域および前記第２ゲート絶縁層となる領域を含む第２絶縁膜を堆積する工程と、
（Ｅ）前記工程（Ｄ）の後、第１導電膜を堆積し、その後前記第１導電膜をパターニングすることによって、前記第１ゲート電極および前記第２ゲート電極を形成する工程と、
（Ｆ）前記工程（Ｅ）の後、前記第１ゲート電極および前記第２ゲート電極を覆うように層間絶縁層を形成する工程と、
（Ｇ）前記工程（Ｆ）の後、前記層間絶縁層上に第２導電膜を堆積し、その後前記第２導電膜をパターニングすることによって、前記第１ソース電極および前記第２ソース電極を形成する工程と、
を包含する、半導体装置の製造方法。
基板と、
前記基板に支持された第１導電型の第１薄膜トランジスタと、
前記基板に支持された前記第１導電型とは異なる第２導電型の第２薄膜トランジスタと、
を備え、
前記第１薄膜トランジスタは、
前記第１導電型の酸化物半導体材料から形成された第１半導体層であって、第１チャネル領域と、前記第１チャネル領域の両側に位置する第１ソース領域および第１ドレイン領域とを含む第１半導体層と、
前記第１半導体層上に設けられた第１ゲート絶縁層と、
前記第１チャネル領域に前記第１ゲート絶縁層を介して対向するように設けられた第１ゲート電極と、
前記第１ソース領域に電気的に接続された第１ソース電極と、
を有し、
前記第２薄膜トランジスタは、
前記第２導電型の酸化物半導体材料または透明半導体材料から形成された第２半導体層であって、第２チャネル領域と、前記第２チャネル領域の両側に位置する第２ソース領域および第２ドレイン領域とを含む第２半導体層と、
前記第２半導体層上に設けられた第２ゲート絶縁層と、
前記第２チャネル領域に前記第２ゲート絶縁層を介して対向するように設けられた第２ゲート電極と、
前記第２ソース領域に電気的に接続された第２ソース電極と、
を有する、
相補型の半導体装置の製造方法であって、
（Ａ）前記基板上に、第１半導体膜を堆積し、その後前記第１半導体膜をパターニングすることによって、前記第１半導体層を形成する工程と、
（Ｂ）前記工程（Ａ）の後、前記第１半導体層を覆うように、前記第１ゲート絶縁層の一部である第１層となる領域を含む第１絶縁膜を堆積する工程と、
（Ｃ）前記工程（Ｂ）の後、第２半導体膜を堆積し、その後前記第２半導体膜をパターニングすることによって、前記第２半導体層を形成する工程と、
（Ｄ）前記工程（Ｃ）の後、前記第１ゲート絶縁層の他の一部である第２層となる領域および前記第２ゲート絶縁層となる領域を含む第２絶縁膜を堆積する工程と、
（Ｅ）前記工程（Ｄ）の後、第１導電膜を堆積し、その後前記第１導電膜をパターニングすることによって、前記第１ゲート電極および前記第２ゲート電極を形成する工程と、
（Ｆ）前記工程（Ｅ）の後、前記第１ゲート電極および前記第２ゲート電極を覆うように層間絶縁層を形成する工程と、
（Ｇ）前記工程（Ｆ）の後、前記層間絶縁層上に第２導電膜を堆積し、その後前記第２導電膜をパターニングすることによって、前記第１ソース電極および前記第２ソース電極を形成する工程と、
を包含する、半導体装置の製造方法。
【0026】
［項目１８］
前記第１薄膜トランジスタは、前記第１ドレイン領域に電気的に接続された第１ドレイン電極を有し、
前記第２薄膜トランジスタは、前記第２ドレイン領域に電気的に接続された第２ドレイン電極を有し、
前記工程（Ｇ）において、前記第１ソース電極および前記第２ソース電極とともに、前記第１ドレイン電極および前記第２ドレイン電極が形成される、項目１７に記載の半導体装置の製造方法。
前記第１薄膜トランジスタは、前記第１ドレイン領域に電気的に接続された第１ドレイン電極を有し、
前記第２薄膜トランジスタは、前記第２ドレイン領域に電気的に接続された第２ドレイン電極を有し、
前記工程（Ｇ）において、前記第１ソース電極および前記第２ソース電極とともに、前記第１ドレイン電極および前記第２ドレイン電極が形成される、項目１７に記載の半導体装置の製造方法。
【0027】
［項目１９］
前記第１導電型はｎ型であり、前記第２導電型はｐ型である、項目１７または１８に記載の半導体装置の製造方法。
前記第１導電型はｎ型であり、前記第２導電型はｐ型である、項目１７または１８に記載の半導体装置の製造方法。
【0028】
［項目２０］
前記第１導電型はｐ型であり、前記第２導電型はｎ型である、項目１７または１８に記載の半導体装置の製造方法。
前記第１導電型はｐ型であり、前記第２導電型はｎ型である、項目１７または１８に記載の半導体装置の製造方法。
【発明の効果】
【0029】
本発明の実施形態によると、ｎ型の酸化物半導体ＴＦＴとｐ型の酸化物半導体ＴＦＴ（または透明半導体ＴＦＴ）とを用いたＣＭＯＳ構造を好適に実現することができる。
【図面の簡単な説明】
【0030】
【図1】本発明の実施形態による半導体装置１００を模式的に示す断面図である。
【図2A】半導体装置１００の製造方法を説明するための工程断面図である。
【図2B】半導体装置１００の製造方法を説明するための工程断面図である。
【図2C】半導体装置１００の製造方法を説明するための工程断面図である。
【図2D】半導体装置１００の製造方法を説明するための工程断面図である。
【図2E】半導体装置１００の製造方法を説明するための工程断面図である。
【図2F】半導体装置１００の製造方法を説明するための工程断面図である。
【図2G】半導体装置１００の製造方法を説明するための工程断面図である。
【図2H】半導体装置１００の製造方法を説明するための工程断面図である。
【図2I】半導体装置１００の製造方法を説明するための工程断面図である。
【図2J】半導体装置１００の製造方法を説明するための工程断面図である。
【図2K】半導体装置１００の製造方法を説明するための工程断面図である。
【図3A】半導体装置１００を模式的に示す断面図である。
【図3B】半導体装置１００を模式的に示す断面図である。
【図4】本発明の実施形態による他の半導体装置１００Ａを模式的に示す断面図である。
【図5】本発明の実施形態によるさらに他の半導体装置１００Ｂを模式的に示す断面図である。
【図6】本発明の実施形態によるさらに他の半導体装置２００を模式的に示す断面図である。
【図7A】半導体装置２００を模式的に示す断面図である。
【図7B】半導体装置２００を模式的に示す断面図である。
【図8】本発明の実施形態によるさらに他の半導体装置２００Ａを模式的に示す断面図である。
【図9】本発明の実施形態によるさらに他の半導体装置２００Ｂを模式的に示す断面図である。
【図10】アクティブマトリクス基板１０００を模式的に示す平面図である。
【図11】液晶表示装置１１００が有する複数の画素ＰＩＸの等価回路図である。
【図12】有機ＥＬ表示装置１２００の１つの画素ＰＩＸの等価回路図である。
【発明を実施するための形態】
【0031】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。以下で参照する図面において、実質的に同じ機能を有する構成要素を共通の参照符号で示し、その説明を省略することがある。また、説明のわかりやすさのために、以下で参照する図面において、構成を簡略化または模式化して示したり、一部の構成要素を省略したりしている。各図に示された構成要素間の寸法比は、必ずしも実際の寸法比を示すものではない。
【0032】
【0033】
半導体装置１００は、図１に示すように、基板１と、第１導電型の第１薄膜トランジスタ（以下「第１ＴＦＴ」）１０Ａと、第１導電型とは異なる第２導電型の第２薄膜トランジスタ（以下「第２ＴＦＴ」）２０Ａとを備える。本実施形態では、第１ＴＦＴ１０Ａはｎ型であり、第２ＴＦＴ２０Ａはｐ型である。また、第１ＴＦＴ１０Ａは、酸化物半導体ＴＦＴであり、第２ＴＦＴ２０Ａは、酸化物半導体ＴＦＴまたは透明半導体ＴＦＴである。
【0034】
基板１は、絶縁性を有し、典型的には透明である。基板１は、例えばガラス基板またはプラスチック基板である。
【0035】
第１ＴＦＴ１０Ａは、基板１に支持されており、トップゲート構造を有する。第１ＴＦＴ１０Ａは、第１半導体層１１Ｎ、第１ゲート絶縁層１２、第１ゲート電極１３、第１ソース電極１４および第１ドレイン電極１５を有する。
【0036】
第１半導体層１１Ｎは、ｎ型の酸化物半導体材料から形成されている。第１半導体層１１Ｎは、チャネル領域１１ａと、チャネル領域１１ａの両側に位置するソース領域１１ｂおよびドレイン領域１１ｃとを含む。
【0037】
第１ゲート絶縁層１２は、第１半導体層１１Ｎ上に設けられている。第１ゲート絶縁層１２は、第１半導体層１１Ｎに接する第１層（下層）１２ａと、第１層１２ａ上に設けられた第２層（上層）１２ｂとを含む。つまり、第１ゲート絶縁層１２は、積層構造を有している。
【0038】
第１ゲート電極１３は、第１半導体層１１Ｎのチャネル領域１１ａに第１ゲート絶縁層１２を介して対向するように設けられている。第１ソース電極１４は、第１半導体層１１Ｎのソース領域１１ｂに電気的に接続されており、第１ドレイン電極１５は、第１半導体層１１Ｎのドレイン領域１１ｃに電気的に接続されている。
【0039】
第２ＴＦＴ２０Ａは、第１ＴＦＴ１０Ａと同様、基板１に支持されており、トップゲート構造を有する。第２ＴＦＴ２０Ａは、第２半導体層２１Ｐ、第２ゲート絶縁層２２、第２ゲート電極２３、第２ソース電極２４および第２ドレイン電極２５を有する。
【0040】
第２半導体層２１Ｐは、ｐ型の酸化物半導体材料または透明半導体材料から形成されている。第２半導体層２１Ｐは、チャネル領域２１ａと、チャネル領域２１ａの両側に位置するソース領域２１ｂおよびドレイン領域２１ｃとを含む。第２半導体層２１Ｐは、第１ゲート絶縁層１２の第１層１２ａと同層に形成された（つまり第１層１２ａを形成する工程において第１層１２ａとともに形成された）絶縁層２上に設けられている。
【0041】
第２ゲート絶縁層２２は、第２半導体層２１Ｐ上に設けられており、第２半導体層２１Ｐに接している。第２ゲート絶縁層２２は、第１ゲート絶縁層１２の第２層（上層）１２ｂと同層に（つまり第２層１２ｂを形成する工程において第２層１２ｂとともに）形成されている。
【0042】
第２ゲート電極２３は、第２半導体層２１Ｐのチャネル領域２１ａに第２ゲート絶縁層２２を介して対向するように設けられている。第２ゲート電極２３は、第１ゲート電極１３と同層に（つまり第１ゲート電極１３を形成する工程において第１ゲート電極１３とともに）形成されている。
【0043】
第２ソース電極２４は、第２半導体層２１Ｐのソース領域２１ｂに電気的に接続されている。第２ドレイン電極２５は、第２半導体層２１Ｐのドレイン領域２１ｃに電気的に接続されている。第２ソース電極２４および第２ドレイン電極２５は、第１ソース電極１４および第１ドレイン電極１５と同層に（つまり第１ソース電極１４および第１ドレイン電極１５を形成する工程において第１ソース電極１４および第１ドレイン電極１５とともに）形成されている。
【0044】
第１ゲート電極１３や第２ゲート電極２３などを覆うように、層間絶縁層３が設けられている。第１ソース電極１４、第１ドレイン電極１５、第２ソース電極２４および第２ドレイン電極２５は、層間絶縁層３上に設けられている。層間絶縁層３には、第１コンタクトホール３ａ、第２コンタクトホール３ｂ、第３コンタクトホール３ｃおよび第４コンタクトホール３ｄが形成されている。第１ソース電極１４は、第１コンタクトホール３ａにおいて第１半導体層１１Ｎのソース領域１１ｂに接続されており、第１ドレイン電極１５は、第２コンタクトホール３ｂにおいて第１半導体層１１Ｎのドレイン領域１１ｃに接続されている。第２ソース電極２４は、第３コンタクトホール３ｃにおいて第２半導体層２１Ｐのソース領域２１ｂに接続されており、第２ドレイン電極２５は、第４コンタクトホール３ｄにおいて第２半導体層２１Ｐのドレイン領域２１ｃに電気的に接続されている。
【0045】
【0046】
まず、図２Ａに示すように、基板１上にｎ型の第１半導体層１１Ｎを形成する。具体的には、基板１上に第１半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）を堆積し、その後第１半導体膜をパターニングすることによって、第１半導体層１１Ｎを形成することができる。
【0047】
基板１としては、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
【0048】
第１半導体膜の堆積は、例えばスパッタリング法により行うことができ、第１半導体膜のパターニングは、例えば、ウェットエッチングにより行うことができる。第１半導体膜の材料は、特に限定されないが、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体である。
【0049】
次に、図２Ｂに示すように、第１半導体層１１Ｎを覆うように、第１絶縁膜ＩＦ１（厚さ：例えば２０ｎｍ以上１５０ｎｍ以下）を堆積する。第１絶縁膜ＩＦ１は、第１ゲート絶縁層１２の第１層１２ａ（第１ゲート絶縁層１２の一部）となる領域１２ａ’と、第２半導体層２１Ｐと基板１との間に介在する絶縁層２となる領域２’とを含んでいる。
【0050】
第１絶縁膜ＩＦ１の堆積は、例えばＣＶＤ法により行うことができる。第１絶縁膜ＩＦ１の材料としては、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）等を適宜用いることができる。第１絶縁膜ＩＦ１は、積層構造を有していてもよい。
【0051】
続いて、図２Ｃに示すように、第１絶縁膜ＩＦ１上に、ｐ型の第２半導体層２１Ｐを形成する。具体的には、第１絶縁膜ＩＦ１上に第２半導体膜（厚さ：例えば２０ｎｍ以上２００ｎｍ以下）を堆積し、その後第２半導体膜をパターニングすることによって、第２半導体層２１Ｐを形成することができる。
【0052】
第２半導体膜の堆積は、例えばスパッタリング法により行うことができ、第２半導体膜のパターニングは、例えば、ウェットエッチングにより行うことができる。第２半導体膜の材料は、特に限定されないが、例えばＳｎＯである。
【0053】
その後、第１ゲート絶縁層１２の第２層１２ｂ、第２ゲート絶縁層２２、第１ゲート電極１３および第２ゲート電極２３を形成する。
【0054】
具体的には、まず、図２Ｄに示すように、第１絶縁膜ＩＦ１および第２半導体層２１Ｐ上に、第２絶縁膜ＩＦ２（厚さ：例えば８０ｎｍ以上２５０ｎｍ以下）を堆積する。第２絶縁膜ＩＦ２は、第１ゲート絶縁層１２の第２層１２ｂ（第１ゲート絶縁層１２の他の一部）となる領域１２ｂ’および第２ゲート絶縁層２２となる領域２２’を含んでいる。
【0055】
第２絶縁膜ＩＦ２の堆積は、例えばＣＶＤ法により行うことができる。第２絶縁膜ＩＦ２の材料としては、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）等を適宜用いることができる。第２絶縁膜ＩＦ２は、積層構造を有していてもよい。
【0056】
次に、図２Ｅに示すように、第２絶縁膜ＩＦ２上に、第１導電膜（ゲート用導電膜）ＣＦ１（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を堆積する。第１導電膜ＣＦ１の堆積は、例えばスパッタリング法により行うことができる。第１導電膜ＣＦ１の材料としては、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）またはタングステン（Ｗ）や、これらの元素を含む合金材料を用いることができる。第１導電膜ＣＦ１は、積層構造を有していてもよい。積層構造は、例えば、チタン層－アルミニウム層－チタン層の３層構造やモリブデン層－アルミニウム層－モリブデン層の３層構造であり得る。勿論、３層構造に限られず、２層構造や４層以上の積層構造であってもよい。
【0057】
続いて、図２Ｆに示すように、第１導電膜ＣＦ１をパターニングすることによって、第１ゲート電極１３および第２ゲート電極２３を形成する。第１導電膜ＣＦ１のパターニングは、例えばウェットエッチングまたはドライエッチングにより行うことができる。
【0058】
その後、図２Ｇに示すように、第２絶縁膜ＩＦ２をパターニングすることにより、第１ゲート絶縁層１２の第２層１２ｂおよび第２ゲート絶縁層２２を形成する。第２絶縁膜ＩＦ２のパターニングは、例えばドライエッチングにより行うことができる。図２Ｇに示す例では、このとき、第１絶縁膜ＩＦ１もパターニングされて第１ゲート絶縁層１２の第１層１２ａと絶縁層２とに分離される。
【0059】
次に、第１ゲート電極１３および第２ゲート電極２３をマスクとして、第１半導体層１１Ｎおよび第２半導体層２１Ｐの低抵抗化処理を行う。低抵抗化処理は、例えばプラズマ処理である。これにより、図２Ｈに示すように、第１半導体層１１Ｎのうち第１ゲート電極１３と重なっていない領域は、第１ゲート電極１３と重なっている領域（チャネル領域１１ａ）よりも比抵抗の低い低抵抗領域（ソース領域１１ｂおよびドレイン領域１１ｃ）となる。また、第２半導体層２１Ｐのうち第２ゲート電極２３と重なっていない領域は、第２ゲート電極２３と重なっている領域（チャネル領域２１ａ）よりも比抵抗の低い低抵抗領域（ソース領域２１ｂおよびドレイン領域２１ｃ）となる。
【0060】
続いて、図２Ｉに示すように、第１ゲート電極１３および第２ゲート電極２３を覆うように層間絶縁層３（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）を形成する。層間絶縁層３は、例えば、ＣＶＤ法により形成することができる。層間絶縁層３の材料として、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンを用いることができる。層間絶縁層３は、積層構造を有していてもよい。
【0061】
次に、図２Ｊに示すように、層間絶縁層３に、第１半導体層１１Ｎのソース領域１１ｂの一部およびドレイン領域１１ｃの一部が露出するように第１コンタクトホール３ａおよび第２コンタクトホール３ｂを形成するとともに、第２半導体層２１Ｐのソース領域２１ｂの一部およびドレイン領域２１ｃの一部が露出するように第３コンタクトホール３ｃおよび第４コンタクトホール３ｄを形成する。第１、第２、第３および第４コンタクトホール３ａ、３ｂ、３ｃおよび３ｄの形成は、フォトリソグラフィプロセス（例えばドライエッチング工程を含む）により行うことができる。
【0062】
続いて、図２Ｋに示すように、層間絶縁層３上に第２導電膜（ソース用導電膜）ＣＦ２（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を堆積する。第２導電膜ＣＦ２の堆積は、例えばスパッタリング法により行うことができる。第２導電膜ＣＦ２の材料としては、例えば、第１導電膜ＣＦ１の材料として例示したものを用いることができる。第２導電膜ＣＦ２は、第１導電膜ＣＦ１と同様、積層構造を有していてもよい。
【0063】
その後、第２導電膜ＣＦ２をパターニングすることによって、第１ソース電極１４、第１ドレイン電極１５、第２ソース電極２４および第２ドレイン電極２５を形成する。第２導電膜ＣＦ２のパターニングは、例えばウェットエッチングまたはドライエッチングにより行うことができる。このようにして、図１に示した半導体装置１００が得られる。
【0064】
なお、ここでは、第２絶縁膜ＩＦ２がパターニングされるときに、第１絶縁膜ＩＦ１もパターニングされて第１ゲート絶縁層１２の第１層１２ａと絶縁層２とに分離される例を示したが、図３Ａに示すように、完成した半導体装置１００において、第１ゲート絶縁層１２の第１層１２ａと絶縁層２とが連続していてもよい。第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２の材料やパターニング方法によっては、第２絶縁膜ＩＦ２がパターニングされるときに第１絶縁膜ＩＦ１が第１ゲート絶縁層１２の第１層１２ａと絶縁層２とに分離されないことがあり得る。例えば、第１絶縁膜ＩＦ１が酸化シリコン膜であり、第２絶縁膜ＩＦ２が酸化アルミニウム層を下層、酸化シリコン層を上層とする積層構造を有している場合、第１絶縁膜ＩＦ１が第１ゲート絶縁層１２の第１層１２ａと絶縁層２とに分離されないことがある。
【0065】
また、図３Ｂに示すように、第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２の両方がパターニングされず、第１ゲート絶縁層１２の第１層１２ａと絶縁層２とが連続しているとともに、第１ゲート絶縁層１２の第２層１２ｂと第２ゲート絶縁層２２とが連続していてもよい。
【0066】
上述したように、本実施形態の半導体装置１００は、ｎ型の酸化物半導体ＴＦＴである第１ＴＦＴ１０Ａと、ｐ型の酸化物半導体ＴＦＴ（または透明半導体ＴＦＴ）である第２ＴＦＴ２０Ａとを備えているので、これらを用いてＣＭＯＳ構造の回路を形成することにより、低電圧化および低消費電力化を図ることができる。また、第１ＴＦＴ１０Ａおよび第２ＴＦＴ２０Ａはいずれもトップゲート構造を有するので、ボトムゲート構造のｎ型ＴＦＴとボトムゲート構造のｐ型ＴＦＴとを用いる場合に比べ、ＴＦＴ特性および信頼性に優れる。さらに、第１ゲート絶縁層１２の第１半導体層１１Ｎに接する部分（第１層）１２ａと、第２半導体層２１Ｐに接する第２ゲート絶縁層２２とは別層に形成されるので、ｎ型の酸化物半導体ＴＦＴとｐ型の酸化物半導体ＴＦＴ（または透明半導体ＴＦＴ）とで、半導体層に接するゲート絶縁膜を異なる材料から、つまり、それぞれのゲート絶縁膜として好適な材料を用いて形成することができる。
【0067】
また、本実施形態の半導体装置１００は、比較的少ないマスク枚数で製造することが可能であるので、製造コストの低減を図ることもできる。例えば、図２Ａ～図２Ｋを参照しながら例示した製造方法では、必要なマスク枚数は５枚である。これに対し、活性層としてＬＴＰＳ（低温ポリシリコン）層を有するｎ型ＴＦＴおよびｐ型ＴＦＴを用いたＣＭＯＳ構造を形成する場合、ソース電極およびドレイン電極を分離する工程を完了するまでに必要なマスク枚数は、一般的には８枚である。
【0068】
さらに、本実施形態の半導体装置１００では、第１ゲート絶縁層１２が第１層１２ａおよび第２層１２ｂを含む積層構造を有しているのに対し、第２ゲート絶縁層２２が第１ゲート絶縁層１２の第２層１２ｂと同層に形成されているので、第２ゲート絶縁層２２を、第１ゲート絶縁層１２よりも薄くすることができる。そのため、移動度が比較的低いｐ型の酸化物半導体ＴＦＴ（または透明半導体ＴＦＴ）である第２ＴＦＴ２０のオン電流を大きくする点で有利である。
【0069】
【0070】
容量素子３０は、第１容量電極３１と、第２容量電極３２と、第１容量電極３１と第２容量電極３２との間に設けられた容量絶縁層３３とを含んでいる。
【0071】
第１容量電極３１は、第１半導体層１１Ｎから延設されている。図示している例では、第１容量電極３１は、第１半導体層１１Ｎのドレイン領域１１ｃから延びており、ドレイン領域１１ｃに電気的に接続されているといえる。また、第１容量電極３１は、ドレイン領域１１ｃと同様に低抵抗化（導体化）されている。
【0072】
第２容量電極３２は、第２半導体層２１Ｐから延設されている。図示している例では、第２容量電極３２は、第２半導体層２１Ｐのソース領域２１ｂから延びており、ソース領域２１ｂに電気的に接続されているといえる。また、第２容量電極３２は、ソース領域２１ｂと同様に低抵抗化（導体化）されている。
【0073】
容量絶縁層３３は、第１ゲート絶縁層１２の第１層１２ａと同層に形成されている。図示している例では、容量絶縁層３３は、第１ゲート絶縁層１２の第１層１２ａおよび絶縁層２と連続している。
【0074】
半導体装置を後述するように有機ＥＬ表示装置用のアクティブマトリクス基板として用いる場合、各画素領域内に容量素子が設けられる。図４に示す半導体装置１００Ａのように、第１半導体層１１Ｎから延設された部分（第１容量電極３１）と、第２半導体層２１Ｐから延設された部分（第２容量電極３２）とを用いて容量素子３０を形成することができる。
【0075】
なお、ここでは、第１容量電極３１が第１半導体層１１Ｎのドレイン領域１１ｃから延びており、第２容量電極３２が第２半導体層２１Ｐのソース領域２１ｂから延びている例を示したが、第１容量電極３１は第１半導体層１１Ｎのソース領域１１ｂから延びていてもよいし、第２容量電極３２は第２半導体層２１Ｐのドレイン領域２１ｃから延びていてもよい。
【0076】
図５に、本実施形態におけるさらに他の半導体装置１００Ｂを示す。半導体装置１００Ｂは、図５に示すように、第１遮光層４Ａおよび第２遮光層４Ｂと、下部絶縁層５とを備える点において、図１に示した半導体装置１００と異なっている。
【0077】
第１遮光層４Ａおよび第２遮光層４Ｂは、基板１上に設けられている。第１遮光層４Ａおよび第２遮光層４Ｂを覆うように下部絶縁層５が設けられている。下部絶縁層５上に、第１ＴＦＴ１０Ａおよび第２ＴＦＴ２０Ａが形成されている。
【0078】
第１遮光層４Ａは、下部絶縁層５を介して第１半導体層１１Ｎのチャネル領域１１ａに重なっている。第２遮光層４Ｂは、下部絶縁層５を介して第２半導体層２１Ｐのチャネル領域２１ａに重なっている。ここでは、第１遮光層４Ａおよび第２遮光層４Ｂは、導電材料から形成されている。
【0079】
半導体装置を液晶表示装置用のアクティブマトリクス基板として用いる場合、図５に示した半導体装置１００Ｂのように、第１遮光層４Ａおよび第２遮光層４Ｂを設けることにより、バックライト（照明装置）からの光がチャネル領域１１ａおよび２１ａに入射することを防止できる。
【0080】
第１遮光層４Ａおよび第２遮光層４Ｂは、スパッタ法などによって遮光層用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成した後、遮光層用導電膜をパターニングすることによって、形成することができる。遮光層用導電膜の材料としては、例えば、第１導電膜ＣＦ１の材料として例示したものを用いることができる。
【0081】
下部絶縁層５は、例えばＣＶＤ法により形成することができる。下部絶縁層５の厚さは、例えば２００ｎｍ以上５００ｎｍ以下である。下部絶縁層５の材料としては、例えば、第１絶縁膜ＩＦ１の材料として例示したものを用いることができる。
【0082】
第１遮光層４Ａおよび第２遮光層４Ｂは、電気的に浮遊状態（フローティング）であってもよいし、所定の電位を与えられてもよい。第１遮光層４Ａおよび第２遮光層４Ｂに所定の電位（固定電位）を与えることにより、ＴＦＴ特性を向上させることができる。また、第１遮光層４Ａに第１ゲート電極１３と実質的に同じ電位を与えることによって、第１遮光層４Ａを下部ゲート電極として機能させ、第１ＴＦＴ１０Ａをダブルゲート構造にしてもよい。同様に、第２遮光層４Ｂに第２ゲート電極２３と実質的に同じ電位を与えることによって、第２遮光層４Ｂを下部ゲート電極として機能させ、第２ＴＦＴ２０Ａをダブルゲート構造にしてもよい。
【0083】
［ｎ型の酸化物半導体について］
ｎ型の半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
ｎ型の半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【0084】
ｎ型の半導体層は、２層以上の積層構造を有していてもよい。積層構造を有する半導体層は、アモルファス酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよいし、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、積層構造を有する半導体層は、複数のアモルファス酸化物半導体層を含んでいてもよい。半導体層が上層と下層とを含む２層構造を有する場合、下層に含まれる酸化物半導体のエネルギーギャップは、上層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、上層の酸化物半導体のエネルギーギャップが下層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【0085】
アモルファス酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
【0086】
ｎ型の半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、ｎ型の半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【0087】
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
【0088】
なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有している。
【0089】
ｎ型の半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、ｎ型の半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
【0090】
［ｐ型の酸化物半導体・透明半導体について］
ｐ型の半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。また、ｐ型の半導体層は、２層以上の積層構造を有していてもよい。
ｐ型の半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。また、ｐ型の半導体層は、２層以上の積層構造を有していてもよい。
【0091】
ｐ型の半導体層は、例えば、ＳｎＯ（酸化スズ）、Ｃｕ２Ｏ（酸化銅）、ＮｉＯ（酸化ニッケル）などを含み得る。また、ｐ型の半導体層は、酸化物以外の透明半導体（例えばＣｕＩ（ヨウ化銅））を含んでもよい。
【0092】
［実施形態２］
図６を参照しながら、本実施形態の相補型の半導体装置２００を説明する。図６は、半導体装置２００を模式的に示す断面図である。以下では、半導体装置２００が、実施形態１における半導体装置１００と異なる点を中心に説明を行う。
図６を参照しながら、本実施形態の相補型の半導体装置２００を説明する。図６は、半導体装置２００を模式的に示す断面図である。以下では、半導体装置２００が、実施形態１における半導体装置１００と異なる点を中心に説明を行う。
【0093】
半導体装置２００は、図６に示すように、基板１と、第１導電型の第１ＴＦＴ１０Ｂと、第１導電型とは異なる第２導電型の第２ＴＦＴ２０Ｂとを備える。本実施形態では、第１ＴＦＴ１０Ｂは、ｐ型であり、第１ＴＦＴ１０Ｂが有する第１半導体層１１Ｐは、ｐ型の酸化物半導体材料または透明半導体材料から形成されている。また、第２ＴＦＴ２０Ｂは、ｎ型であり、第２ＴＦＴ２０Ｂが有する第２半導体層２１Ｎは、ｎ型の酸化物半導体材料から形成されている。
【0094】
半導体装置２００は、実施形態１における半導体装置１００とほぼ同様にして製造され得る。第１半導体層１１Ｐの材料としては、半導体装置１００の第２半導体層２１Ｐの材料として例示したものを用いることができ、第２半導体層２１Ｎの材料としては、半導体装置１００の第１半導体層１１Ｎの材料として例示したものを用いることができる。第１ゲート絶縁層１２の第１層１２ａおよび絶縁層２を形成するための絶縁膜（第１絶縁膜）の材料としては、図２Ｄなどに示した第２絶縁膜ＩＦ２の材料として例示したものを用いることができる。第１ゲート絶縁層１２の第２層１２ｂおよび第２ゲート絶縁層２２を形成するための絶縁膜（第２絶縁膜）の材料としては、図２Ｂなどに示した第１絶縁膜ＩＦ１の材料として例示したものを用いることができる。
【0095】
なお、図６には、第１ゲート絶縁層１２の第１層１２ａと絶縁層２とが分離されている例を示したが、図７Ａに示すように、第１ゲート絶縁層１２の第１層１２ａと絶縁層２とが連続していてもよい。第１絶縁膜および第２絶縁膜の材料やパターニング方法によっては、第２絶縁膜がパターニングされるときに第１絶縁膜が第１ゲート絶縁層１２の第１層１２ａと絶縁層２とに分離されないことがあり得る。例えば、第１絶縁膜が酸化アルミニウム膜であり、第２絶縁膜が酸化シリコン膜である場合、第１絶縁膜が第１ゲート絶縁層１２の第１層１２ａと絶縁層２とに分離されないことがある。
【0096】
また、図７Ｂに示すように、第１絶縁膜および第２絶縁膜の両方がパターニングされず、第１ゲート絶縁層１２の第１層１２ａと絶縁層２とが連続しているとともに、第１ゲート絶縁層１２の第２層１２ｂと第２ゲート絶縁層２２とが連続していてもよい。
【0097】
上述したように、本実施形態の半導体装置２００は、ｐ型の酸化物半導体ＴＦＴ（または透明半導体ＴＦＴ）である第１ＴＦＴ１０Ｂと、ｎ型の酸化物半導体ＴＦＴである第２ＴＦＴ２０Ｂとを備えているので、これらを用いてＣＭＯＳ構造の回路を形成することにより、低電圧化および低消費電力化を図ることができる。また、第１ＴＦＴ１０Ｂおよび第２ＴＦＴ２０Ｂはいずれもトップゲート構造を有するので、ＴＦＴ特性および信頼性に優れる。さらに、第１ゲート絶縁層１２の第１半導体層１１Ｐに接する部分（第１層）１２ａと、第２半導体層２１Ｎに接する第２ゲート絶縁層２２とは別層に形成されるので、ｎ型の酸化物半導体ＴＦＴとｐ型の酸化物半導体ＴＦＴ（または透明半導体ＴＦＴ）とで、半導体層に接するゲート絶縁膜を異なる材料から、つまり、それぞれのゲート絶縁膜として好適な材料を用いて形成することができる。また、本実施形態の半導体装置２００は、比較的少ないマスク枚数で製造することが可能であるので、製造コストの低減を図ることもできる。
【0098】
さらに、本実施形態の半導体装置２００では、第１ゲート絶縁層１２が第１層１２ａおよび第２層１２ｂを含む積層構造を有している。これにより、ｐ型の酸化物半導体ＴＦＴ（または透明半導体ＴＦＴ）である第１ＴＦＴ１０Ｂの絶縁耐圧を確保しやすい。例えば、ｐ型の第１半導体層１１Ｐに接する絶縁膜（第１ゲート絶縁層１２の第１層１２ａ）として酸化アルミニウム膜を用いる場合、酸化アルミニウム膜は原子層堆積法（ＡＬＤ：Atomic layer deposition）により堆積されるが、原子層堆積法は一般に成膜速度が遅いので、厚い膜を堆積するのには向いていない。第１ゲート絶縁層１２が第１層１２ａおよび第２層１２ｂを含む積層構造を有していることにより、第１層１２ａが薄くても、第１ゲート絶縁層１２全体である程度の厚さを有していれば、絶縁耐圧を確保することができる。
【0099】
【0100】
容量素子３０は、第１容量電極３１と、第２容量電極３２と、第１容量電極３１と第２容量電極３２との間に設けられた容量絶縁層３３とを含んでいる。
【0101】
第１容量電極３１は、第１半導体層１１Ｐから延設されている。図示している例では、第１容量電極３１は、第１半導体層１１Ｐのドレイン領域１１ｃから延びており、ドレイン領域１１ｃに電気的に接続されているといえる。また、第１容量電極３１は、ドレイン領域１１ｃと同様に低抵抗化（導体化）されている。
【0102】
第２容量電極３２は、第２半導体層２１Ｎから延設されている。図示している例では、第２容量電極３２は、第２半導体層２１Ｎのソース領域２１ｂから延びており、ソース領域２１ｂに電気的に接続されているといえる。また、第２容量電極３２は、ソース領域２１ｂと同様に低抵抗化（導体化）されている。
【0103】
容量絶縁層３３は、第１ゲート絶縁層１２の第１層１２ａと同層に形成されている。図示している例では、容量絶縁層３３は、第１ゲート絶縁層１２の第１層１２ａおよび絶縁層２と連続している。
【0104】
半導体装置を後述するように有機ＥＬ表示装置用のアクティブマトリクス基板として用いる場合、各画素領域内に容量素子が設けられる。図８に示す半導体装置２００Ａのように、第１半導体層１１Ｐから延設された部分（第１容量電極３１）と、第２半導体層２１Ｎから延設された部分（第２容量電極３２）とを用いて容量素子３０を形成することができる。
【0105】
第１ゲート絶縁層１２の第１層１２ａを形成するための絶縁膜（第１絶縁膜）の材料として例示したものの中には、酸化シリコン等よりも比誘電率が高い材料（例えば酸化アルミニウム）があり、そのような材料を用いると、容量素子３０の省面積化を図ることができる。
【0106】
なお、ここでは、第１容量電極３１が第１半導体層１１Ｐのドレイン領域１１ｃから延びており、第２容量電極３２が第２半導体層２１Ｎのソース領域２１ｂから延びている例を示したが、第１容量電極３１は第１半導体層１１Ｐのソース領域１１ｂから延びていてもよいし、第２容量電極３２は第２半導体層２１Ｎのドレイン領域２１ｃから延びていてもよい。
【0107】
図９に、本実施形態におけるさらに他の半導体装置２００Ｂを示す。半導体装置２００Ｂは、図９に示すように、第１遮光層４Ａおよび第２遮光層４Ｂと、下部絶縁層５とを備える点において、図６に示した半導体装置２００と異なっている。
【0108】
第１遮光層４Ａおよび第２遮光層４Ｂは、基板１上に設けられている。第１遮光層４Ａおよび第２遮光層４Ｂを覆うように下部絶縁層５が設けられている。下部絶縁層５上に、第１ＴＦＴ１０Ｂおよび第２ＴＦＴ２０Ｂが形成されている。
【0109】
第１遮光層４Ａは、下部絶縁層５を介して第１半導体層１１Ｐのチャネル領域１１ａに重なっている。第２遮光層４Ｂは、下部絶縁層５を介して第２半導体層２１Ｎのチャネル領域２１ａに重なっている。ここでは、第１遮光層４Ａおよび第２遮光層４Ｂは、導電材料から形成されている。
【0110】
半導体装置を液晶表示装置用のアクティブマトリクス基板として用いる場合、図９に示した半導体装置２００Ｂのように、第１遮光層４Ａおよび第２遮光層４Ｂを設けることにより、バックライト（照明装置）からの光がチャネル領域１１ａおよび２１ａに入射することを防止できる。
【0111】
第１遮光層４Ａおよび第２遮光層４Ｂは、電気的に浮遊状態（フローティング）であってもよいし、所定の電位を与えられてもよい。第１遮光層４Ａおよび第２遮光層４Ｂに所定の電位（固定電位）を与えることにより、ＴＦＴ特性を向上させることができる。また、第１遮光層４Ａに第１ゲート電極１３と実質的に同じ電位を与えることによって、第１遮光層４Ａを下部ゲート電極として機能させ、第１ＴＦＴ１０Ｂをダブルゲート構造にしてもよい。同様に、第２遮光層４Ｂに第２ゲート電極２３と実質的に同じ電位を与えることによって、第２遮光層４Ｂを下部ゲート電極として機能させ、第２ＴＦＴ２０Ｂをダブルゲート構造にしてもよい。
【0112】
［アクティブマトリクス基板］
本発明の実施形態による半導体装置は、例えば、表示装置用アクティブマトリクス基板として好適に用いられる。図１０を参照しながら、アクティブマトリクス基板１０００の構成を説明する。
本発明の実施形態による半導体装置は、例えば、表示装置用アクティブマトリクス基板として好適に用いられる。図１０を参照しながら、アクティブマトリクス基板１０００の構成を説明する。
【0113】
アクティブマトリクス基板１０００は、例えば、上述した半導体装置１００、１００A、１００B、２００、２００Ａ、２００Ｂのいずれかであり得る。アクティブマトリクス基板１０００は、図１０に示すように、表示領域ＤＲと、周辺領域ＦＲとを有する。
【0114】
表示領域ＤＲは、複数の画素領域ＰＩＸを含む。画素領域ＰＩＸは、表示装置の画素に対応する領域である。以下では、画素領域ＰＩＸを単に「画素」と呼ぶこともある。複数の画素領域ＰＩＸは、複数の行および複数の列を含むマトリクス状に配列されている。マトリクス状に配列された複数の画素領域ＰＩＸによって、表示領域ＤＲが規定される。
【0115】
周辺領域ＦＲは、表示領域ＤＲの周辺に位置する。周辺領域ＦＲは、表示に寄与しない領域であり、「非表示領域」または「額縁領域」と呼ばれることもある。
【0116】
基板１上には、複数本のゲートバスライン（走査線）ＧＬと、複数本のソースバスライン（信号線）ＳＬとが設けられている。複数本のゲートバスラインＧＬは、それぞれ行方向に沿って延びている。複数本のソースバスラインＳＬは、それぞれ列方向に沿って延びている。図１０では、第１行、第２行、・・・第ｘ行のゲートバスラインＧＬを「ＧＬ１」、「ＧＬ２」、・・・「ＧＬｘ」と表記しており、第１列、第２列、・・・第ｙ列のソースバスラインＳＬを「ＳＬ１」、「ＳＬ２」、・・・「ＳＬｙ」と表記している。典型的には、隣接する２本のゲートバスラインＧＬと隣接する２本のソースバスラインＳＬとによって囲まれる領域が、画素領域ＰＩＸである。
【0117】
周辺領域ＦＲには、ゲートバスラインＧＬを駆動するゲートドライバ回路４１Ａおよび４１Ｂと、ソースバスラインＳＬを駆動するソースドライバ回路４２と、デマルチプレクサ（ＤＥＭＵＸ）回路４３とが配置されている。ＤＥＭＵＸ回路４３は、ソースバスラインＳＬを時分割で駆動するＳＳＤ回路として機能する。ここでは、ゲートドライバ回路４１Ａおよび４１Ｂは、基板１上に一体的（モノリシック）に形成されている（以下ではＧＤＭ（Gate Driver Monolithic）回路とも呼ぶ）。また、ＤＥＭＵＸ回路４３は、ゲートドライバ回路４１Ａおよび４１Ｂと同様に、基板１上にモノリシックに形成されており、ソースドライバ回路４２は、基板１上に実装（例えばＣＯＧ実装）されている。
【0118】
図示している例では、表示領域ＤＲに対して左側に、奇数行のゲートバスラインＧＬを駆動するためのゲートドライバ回路４１Ａが配置されており、表示領域ＤＲに対して右側に、偶数行のゲートバスラインＧＬを駆動するためのゲートドライバ回路４１Ｂが配置されている。ゲートドライバ回路４１Ａが有する複数の出力端子（不図示）のそれぞれに、奇数行のゲートバスラインＧＬのそれぞれが接続されている。また、ゲートドライバ回路４１Ｂが有する複数の出力端子（不図示）のそれぞれに、偶数行のゲートバスラインＧＬのそれぞれが接続されている。
【0119】
表示領域ＤＲに対して下側に、ソースドライバ回路４２が配置されており、ソースドライバ回路４２と表示領域ＤＲとの間に、ＤＥＭＵＸ回路４３が配置されている。ソースドライバ回路４２は、複数の出力端子（不図示）を含む。ソースドライバ４２回路とＤＥＭＵＸ回路４３との間に位置する領域に、複数本の信号出力線（ビデオ信号線）ＶＬが設けられている。複数本の信号出力線ＶＬのそれぞれは、ソースドライバ回路４２の複数の出力端子のそれぞれに接続されている。図１０では、１本目、２本目、・・・ｚ本目の信号出力線ＶＬを、「ＶＬ１」、「ＶＬ２」、・・・「ＶＬｚ」と表記している。
【0120】
ＤＥＭＵＸ回路４３は、１本の信号出力線ＶＬから供給される表示信号を、２本以上のソースバスラインＳＬに分配する。
【0121】
アクティブマトリクス基板１０００において、ＧＤＭ回路４１Ａおよび４１Ｂに、第１ＴＦＴ１０Ａおよび第２ＴＦＴ２０Ａ（あるいは第１ＴＦＴ１０Ｂおよび第２ＴＦＴ２０Ｂ）を用いたＣＭＯＳ構造の回路を含めることにより、低消費電力化を図ることができる。また、ＤＥＭＵＸ回路４３に、第１ＴＦＴ１０Ａおよび第２ＴＦＴ２０Ａ（あるいは第１ＴＦＴ１０Ｂおよび第２ＴＦＴ２０Ｂ）を用いたＣＭＯＳ構造の回路を含めることにより、スイッチング信号の低電圧化による低消費電力化や信頼性の向上を図ることができる。
【0122】
アクティブマトリクス基板１０００は、各種の表示装置に用いられ得る。アクティブマトリクス基板１０００は、例えば、液晶表示装置または有機ＥＬ表示装置に好適に用いられる。
【0123】
図１１は、液晶表示装置１１００が有する複数の画素ＰＩＸの等価回路図の例である。ここでは図示しないが、液晶表示装置１１００は、アクティブマトリクス基板１０００と、アクティブマトリクス基板１０００に対向する対向基板と、アクティブマトリクス基板１１０と対向基板との間に設けられた液晶層とを備える。
【0124】
液晶表示装置１１００の各画素Ｐには、図１１に示すように、画素ＴＦＴ５１と、画素電極５２とが配置されている。画素ＴＦＴ５１のゲート電極、ソース電極およびドレイン電極は、それぞれ、ゲートバスラインＧＬ、ソースバスラインＳＬおよび画素電極５２に電気的に接続されている。画素ＴＦＴ５１として、ｎ型の酸化物半導体ＴＦＴ（第１ＴＦＴ１０Ａまたは第２ＴＦＴ２０Ｂ）を好適に用いることができる。
【0125】
図１２は、有機ＥＬ表示装置１２００の１つの画素ＰＩＸの等価回路図の例である。ここでは図示しないが、有機ＥＬ表示装置１２００は、少なくともアクティブマトリクス基板１０００を備える。
【0126】
有機ＥＬ表示装置１２００の各画素ＰＩＸには、駆動用ＴＦＴ６１、選択用ＴＦＴ６２、容量素子（保持容量）６３およびＯＬＥＤ（有機発光ダイオード）６４が配置されている。ここでは図示しないが、ＯＬＥＤ６４は、画素電極（例えばアノード）と、画素電極上に設けられた有機ＥＬ層と、有機ＥＬ層上に設けられた共通電極（例えばカソード）とによって構成される。
【0127】
選択用ＴＦＴ６２のゲート電極およびソース電極は、それぞれゲートバスラインＧＬおよびソースバスラインＳＬに電気的に接続されている。選択用ＴＦＴ６２のドレイン電極は、駆動用ＴＦＴ６１のゲート電極と容量素子６３とに電気的に接続されている。駆動用ＴＦＴ６１のドレイン電極は、電源配線ＣＬに電気的に接続されている。駆動用ＴＦＴ６１のソース電極は、ＯＬＥＤ６４に、より具体的には、ＯＬＥＤ６４の画素電極に電気的に接続されている。
【0128】
駆動用ＴＦＴ６１として、ｐ型の酸化物半導体ＴＦＴまたは透明半導体ＴＦＴ（第２ＴＦＴ２０Ａまたは第１ＴＦＴ１０Ｂ）を好適に用いることができる。また、選択用ＴＦＴ６２として、ｎ型の酸化物半導体ＴＦＴ（第１ＴＦＴ１０Ａまたは第２ＴＦＴ２０Ｂ）を好適に用いることができる。
【0129】
なお、上述した酸化物半導体ＴＦＴ（または透明半導体ＴＦＴ）において、ドレイン電極が省略されてもよい。例えば、液晶表示装置１１００の画素ＴＦＴ５１のドレイン電極を省略し、画素ＴＦＴ５１の半導体層のドレイン領域に画素電極５２が直接接続されてもよい。
【産業上の利用可能性】
【0130】
本発明の実施形態によると、ｎ型の酸化物半導体ＴＦＴとｐ型の酸化物半導体ＴＦＴ（または透明半導体ＴＦＴ）とを用いたＣＭＯＳ構造を好適に実現することができる。本発明の実施形態による半導体装置は、各種表示装置用のアクティブマトリクス基板として用いられ、例えば、液晶表示装置用または有機ＥＬ表示装置用のアクティブマトリクス基板として好適に用いられる。
【符号の説明】
【0131】
１ 基板
２ 絶縁層
３ 層間絶縁層
３ａ 第１コンタクトホール
３ｂ 第２コンタクトホール
３ｃ 第３コンタクトホール
３ｄ 第４コンタクトホール
４Ａ 第１遮光層
４Ｂ 第２遮光層
５ 下部絶縁層
１０Ａ、１０Ｂ 第１薄膜トランジスタ
１１Ｎ、１１Ｐ 第１半導体層
１１ａ チャネル領域
１１ｂ ソース領域
１１ｃ ドレイン領域
１２ 第１ゲート絶縁層
１２ａ 第１層（下層）
１２ｂ 第２層（上層）
１３ 第１ゲート電極
１４ 第１ソース電極
１５ 第１ドレイン電極
２０Ａ、２０Ｂ 第２薄膜トランジスタ
２１Ｐ、２１Ｎ 第２半導体層
２１ａ チャネル領域
２１ｂ ソース領域
２１ｃ ドレイン領域
２２ 第２ゲート絶縁層
２３ 第２ゲート電極
２４ 第２ソース電極
２５ 第２ドレイン電極
３０ 容量素子
３１ 第１容量電極
３２ 第２容量電極
３３ 容量絶縁層
４１Ａ、４１Ｂ ゲートドライバ回路
４２ ソースドライバ回路
４３ デマルチプレクサ回路
５１ 画素ＴＦＴ
５２ 画素電極
６１ 駆動用ＴＦＴ
６２ 選択用ＴＦＴ
６３ 容量素子
６４ ＯＬＥＤ
１００、１００Ａ、１００Ｂ、２００、２００Ａ、２００Ｂ 半導体装置
１０００ アクティブマトリクス基板
１１００ 液晶表示装置
１２００ 有機ＥＬ表示装置
ＤＲ 表示領域
ＦＲ 周辺領域
ＰＩＸ 画素領域
ＧＬ ゲートバスライン
ＳＬ ソースバスライン
ＶＬ 信号出力線
２ 絶縁層
３ 層間絶縁層
３ａ 第１コンタクトホール
３ｂ 第２コンタクトホール
３ｃ 第３コンタクトホール
３ｄ 第４コンタクトホール
４Ａ 第１遮光層
４Ｂ 第２遮光層
５ 下部絶縁層
１０Ａ、１０Ｂ 第１薄膜トランジスタ
１１Ｎ、１１Ｐ 第１半導体層
１１ａ チャネル領域
１１ｂ ソース領域
１１ｃ ドレイン領域
１２ 第１ゲート絶縁層
１２ａ 第１層（下層）
１２ｂ 第２層（上層）
１３ 第１ゲート電極
１４ 第１ソース電極
１５ 第１ドレイン電極
２０Ａ、２０Ｂ 第２薄膜トランジスタ
２１Ｐ、２１Ｎ 第２半導体層
２１ａ チャネル領域
２１ｂ ソース領域
２１ｃ ドレイン領域
２２ 第２ゲート絶縁層
２３ 第２ゲート電極
２４ 第２ソース電極
２５ 第２ドレイン電極
３０ 容量素子
３１ 第１容量電極
３２ 第２容量電極
３３ 容量絶縁層
４１Ａ、４１Ｂ ゲートドライバ回路
４２ ソースドライバ回路
４３ デマルチプレクサ回路
５１ 画素ＴＦＴ
５２ 画素電極
６１ 駆動用ＴＦＴ
６２ 選択用ＴＦＴ
６３ 容量素子
６４ ＯＬＥＤ
１００、１００Ａ、１００Ｂ、２００、２００Ａ、２００Ｂ 半導体装置
１０００ アクティブマトリクス基板
１１００ 液晶表示装置
１２００ 有機ＥＬ表示装置
ＤＲ 表示領域
ＦＲ 周辺領域
ＰＩＸ 画素領域
ＧＬ ゲートバスライン
ＳＬ ソースバスライン
ＶＬ 信号出力線
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】