特許 7603261 撮像装置および撮像装置の駆動方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-12

(45)【発行日】2024-12-20

(54)【発明の名称】撮像装置および撮像装置の駆動方法

(51)【国際特許分類】

   H04N 25/78 20230101AFI20241213BHJP

   H04N 25/76 20230101ALI20241213BHJP

   H04N 25/65 20230101ALI20241213BHJP

【ＦＩ】

H04N25/78

H04N25/76

H04N25/65

【請求項の数】 13

(21)【出願番号】P 2021536838

(86)(22)【出願日】2020-06-24

(86)【国際出願番号】 JP2020024748

(87)【国際公開番号】W WO2021019972

(87)【国際公開日】2021-02-04

【審査請求日】2023-06-08

(31)【優先権主張番号】P 2019142101

(32)【優先日】2019-08-01

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】314012076

【氏名又は名称】パナソニックＩＰマネジメント株式会社

(74)【代理人】

【識別番号】100101683

【弁理士】

【氏名又は名称】奥田 誠司

(74)【代理人】

【識別番号】100155000

【弁理士】

【氏名又は名称】喜多 修市

(74)【代理人】

【識別番号】100180529

【弁理士】

【氏名又は名称】梶谷 美道

(74)【代理人】

【識別番号】100125922

【弁理士】

【氏名又は名称】三宅 章子

(74)【代理人】

【識別番号】100188813

【弁理士】

【氏名又は名称】川喜田 徹

(74)【代理人】

【識別番号】100184985

【弁理士】

【氏名又は名称】田中 悠

(74)【代理人】

【識別番号】100202197

【弁理士】

【氏名又は名称】村瀬 成康

(74)【代理人】

【識別番号】100218981

【弁理士】

【氏名又は名称】武田 寛之

(72)【発明者】

【氏名】三宅 康夫

【審査官】▲うし▼田 真悟

(56)【参考文献】

【文献】特開２０１９－１０２９４８（ＪＰ，Ａ）

【文献】特開２０１０－２３２８０４（ＪＰ，Ａ）

【文献】特開２０１７－１２６８４６（ＪＰ，Ａ）

【文献】特開２０１７－０５５３８２（ＪＰ，Ａ）

【文献】国際公開第２０１７／１６９４８０（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ２５／６５

Ｈ０４Ｎ ２５／７８

Ｈ０４Ｎ ２５／７６

(57)【特許請求の範囲】

【請求項1】

複数の行および列に配列された複数の画素と、
前記複数の画素から読み出されたアナログ信号を受け取り、前記アナログ信号に対応したデジタル信号を出力する第１ＡＤ変換回路および第２ＡＤ変換回路と、
第１フレームメモリと、
画像処理回路と
を備え、
前記アナログ信号は、リセットレベルを表現するリセット信号および被写体の像を表現する画素信号を含み、
前記第１フレームメモリは、前記第１ＡＤ変換回路からの出力および前記第２ＡＤ変換回路からの出力のうち前記リセット信号に対応した第１デジタル信号を一時的に保持し、
前記画像処理回路は、前記第１ＡＤ変換回路からの出力および前記第２ＡＤ変換回路からの出力のうち前記リセット信号が読み出された画素に関する画素信号に対応した第２デジタル信号と、前記第１フレームメモリに保持された前記第１デジタル信号との差分を出力し、
前記複数の画素は、前記複数の列の同じ列であって前記複数の行の互いに異なる行に位置する第１画素および第２画素を含み、
前記第１ＡＤ変換回路は、前記第１画素および前記第２画素から読み出されたアナログ信号のうち前記リセット信号を受け取って前記第１デジタル信号に変換し、
前記第２ＡＤ変換回路は、前記第１画素および前記第２画素から読み出されたアナログ信号のうち前記画素信号を受け取って前記第２デジタル信号に変換する、撮像装置。

【請求項2】

前記複数の列のそれぞれに対応して設けられ、前記アナログ信号を伝送する第１出力信号線および第２出力信号線の複数の組と、
それぞれが、各画素と、前記第１出力信号線および前記第２出力信号線の前記複数の組のうち対応する１つの組との間に接続された複数の第１信号切替え回路と、
をさらに備え、
前記第１出力信号線は、前記第１ＡＤ変換回路に接続され、
前記第２出力信号線は、前記第２ＡＤ変換回路に接続され、
前記第１信号切替え回路は、前記画素から読み出されたアナログ信号のうち前記リセット信号を前記第１出力信号線に出力し、前記画素から読み出されたアナログ信号のうち前記画素信号を前記第２出力信号線に出力する、請求項１に記載の撮像装置。

【請求項3】

前記複数の列のそれぞれに対応して設けられ、前記アナログ信号を伝送する第１出力信号線および第２出力信号線の複数の組と、
前記第１出力信号線および前記第２出力信号線と前記第１ＡＤ変換回路との間に接続された第１信号切替え回路と、
前記第１出力信号線および前記第２出力信号線と前記第２ＡＤ変換回路との間に接続された第２信号切替え回路と、
をさらに備え、
前記第１画素は、前記第１出力信号線に接続され、
前記第２画素は、前記第２出力信号線に接続され、
前記第１信号切替え回路および前記第２信号切替え回路は、相補的に動作する、請求項１に記載の撮像装置。

【請求項4】

前記第１信号切替え回路および前記第２信号切替え回路のそれぞれは、前記画素から読み出されたアナログ信号のうち前記リセット信号を前記第１ＡＤ変換回路に出力し、前記画素から読み出されたアナログ信号のうち前記画素信号を前記第２ＡＤ変換回路に出力する、請求項３に記載の撮像装置。

【請求項5】

前記第１ＡＤ変換回路からの前記第１デジタル信号の出力のタイミングと、前記第２ＡＤ変換回路からの前記第２デジタル信号の出力のタイミングとが一致している、請求項１から４のいずれか一項に記載の撮像装置。

【請求項6】

複数の行および列に配列された複数の画素と、
前記複数の画素から読み出されたアナログ信号を受け取り、前記アナログ信号に対応したデジタル信号を出力する第１ＡＤ変換回路および第２ＡＤ変換回路と、
前記複数の列のそれぞれに対応して設けられ、前記アナログ信号を伝送する第１出力信号線および第２出力信号線の複数の組と、
第１フレームメモリと、
画像処理回路と
を備え、
前記アナログ信号は、リセットレベルを表現するリセット信号および被写体の像を表現する画素信号を含み、
前記第１フレームメモリは、前記第１ＡＤ変換回路からの出力および前記第２ＡＤ変換回路からの出力のうち前記リセット信号に対応した第１デジタル信号を一時的に保持し、
前記画像処理回路は、前記第１ＡＤ変換回路からの出力および前記第２ＡＤ変換回路からの出力のうち前記リセット信号が読み出された画素に関する画素信号に対応した第２デジタル信号と、前記第１フレームメモリに保持された前記第１デジタル信号との差分を出力し、
前記複数の画素は、前記複数の列の同じ列であって前記複数の行の互いに異なる行に位置する第１画素および第２画素を含み、
前記第１画素は、前記第１出力信号線を介して前記第１ＡＤ変換回路に接続され、
前記第２画素は、前記第２出力信号線を介して前記第２ＡＤ変換回路に接続され、
前記第１ＡＤ変換回路は、前記第１画素から読み出されたアナログ信号に対応したデジタル信号を生成し、
前記第２ＡＤ変換回路は、前記第２画素から読み出されたアナログ信号に対応したデジタル信号を生成する、撮像装置。

【請求項7】

前記第１ＡＤ変換回路からの前記デジタル信号の出力のタイミングと、前記第２ＡＤ変換回路からの前記デジタル信号の出力のタイミングとが一致している、請求項６に記載の撮像装置。

【請求項8】

前記第１画素および前記第２画素は、それぞれ、前記複数の行の偶数行および奇数行に位置する、請求項１から７のいずれか一項に記載の撮像装置。

【請求項9】

前記第２デジタル信号を一時的に保持する第２フレームメモリをさらに備え、
前記画像処理回路は、前記第１フレームメモリに保持された前記第１デジタル信号と前記第２フレームメモリに保持された前記第２デジタル信号との差分を出力する、請求項１から８のいずれか一項に記載の撮像装置。

【請求項10】

前記第１ＡＤ変換回路および前記第２ＡＤ変換回路と、前記第１フレームメモリおよび前記第２フレームメモリとの間に電気的に接続された第３信号切替え回路をさらに備え、
前記第３信号切替え回路は、入力のうち前記第１デジタル信号を前記第１フレームメモリに選択的に出力し、前記第２デジタル信号を前記第２フレームメモリに選択的に出力する、請求項９に記載の撮像装置。

【請求項11】

前記複数の画素のそれぞれは、
前記第１ＡＤ変換回路および前記第２ＡＤ変換回路の一方または両方に電気的に接続された読出し回路が設けられた半導体基板と、
前記半導体基板の上方に位置する光電変換部と
を有する、請求項１から１０のいずれか一項に記載の撮像装置。

【請求項12】

それぞれが、不純物領域が設けられた半導体基板に支持された光電変換部であって、前記不純物領域をその一部に含む電荷蓄積領域に電気的に接続された光電変換部を有する複数の画素を含む撮像装置の駆動方法であって、前記複数の画素は、複数の行および列に配列されており、前記複数の画素は、前記複数の列の同じ列であって前記複数の行の互いに異なる行に位置する第１画素および第２画素を含み、
前記電荷蓄積領域の電位をリセットする工程（ａ）と、
前記工程（ａ）の実行後の前記電荷蓄積領域の電位に応じたリセット信号を読み出す工程（ｂ）と、
アナログ－デジタル変換により、前記リセット信号に対応した第１デジタル信号を生成する工程（ｃ）と、
前記第１デジタル信号を第１フレームメモリに格納する工程（ｄ）と、
前記工程（ａ）の実行後に、前記光電変換部によって生成される信号電荷を前記電荷蓄積領域に蓄積する工程（ｅ）と、
前記工程（ｅ）において前記電荷蓄積領域に蓄積された電荷量に応じた画素信号を読み出す工程（ｆ）と、
アナログ－デジタル変換により、前記画素信号に対応した第２デジタル信号を生成する工程（ｇ）と、
前記第２デジタル信号と前記第１デジタル信号との差分を得る工程（ｈ）とを含み、
前記第１画素に関する前記工程（ｂ）の期間と、前記第２画素に関する前記工程（ｆ）の期間とは、重複を有している、撮像装置の駆動方法。

【請求項13】

複数の行および列に配列された複数の画素と、
第１ＡＤ変換回路および第２ＡＤ変換回路と、
第１フレームメモリと、
画像処理回路と
を備え、
前記複数の画素は、前記複数の列の同じ列であって前記複数の行の互いに異なる行に位置する第１画素および第２画素を含み、
前記第１ＡＤ変換回路は、前記第１画素から読み出されたアナログ信号に対応したデジタル信号を生成し、
前記第２ＡＤ変換回路は、前記第２画素から読み出されたアナログ信号に対応したデジタル信号を生成し、
前記アナログ信号は、リセットレベルを表現するリセット信号および被写体の像を表現する画素信号を含み、
前記第１フレームメモリは、前記第１ＡＤ変換回路からの出力および前記第２ＡＤ変換回路からの出力のうち前記リセット信号に対応した第１デジタル信号を一時的に保持し、
前記画像処理回路は、前記第１ＡＤ変換回路からの出力および前記第２ＡＤ変換回路からの出力のうち前記リセット信号が読み出された画素に関する画素信号に対応した第２デジタル信号と、前記第１フレームメモリに保持された前記第１デジタル信号との差分を出力する、
撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、撮像装置に関する。本開示は、撮像装置の駆動方法にも関する。

【背景技術】

【0002】

下記の特許文献１は、絶縁層を介して半導体基板に支持された有機光電変換層を有する撮像素子を開示している。特許文献１に記載の技術のように、埋め込みフォトダイオードに代えて、複数の画素電極を有する光電変換部を半導体基板の上方に配置した構成は、「積層型」と呼ばれることがある。このような構成において、光電変換部を支持する半導体基板は、それぞれが画素電極を有する複数の画素に対応して複数の読出し回路を有する。特許文献１の図１に記載されているように、各画素の画素電極は、絶縁層中に配置されたビアを介して、複数の読出し回路のうち対応する１つに接続される。

【0003】

撮像装置の分野においては、ノイズ低減の要求がある。特に、光電変換によって生成された電荷のリセット時に発生するｋＴＣノイズを低減したいという要求がある。このｋＴＣノイズは、「リセットノイズ」とも呼ばれる。

【0004】

下記の特許文献２は、信号電荷を生成する光電変換手段と信号電荷を蓄積するメモリ手段との間に転送手段としてのトランジスタを介在させた撮像装置を開示している。特許文献２の撮像装置は、さらに、フレームメモリおよび加算器を含むノイズ抑圧手段を有する。特許文献２に記載の技術では、フレームメモリに保持しておいたリセットレベルを信号レベルからデジタル処理によって減算することにより、各画素中のメモリ手段で発生する暗電流に起因するショットノイズの影響をキャンセルしている。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１１－２２８６４８号公報

【文献】特開２００８－０２８５１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献２の撮像装置では、リセットレベルを表現するリセット信号の読出しが、光電変換手段に対する露光と並行して実行されるものの、転送手段を介した信号電荷のメモリ手段への転送を、全ての行についてのリセット信号の読出しの完了を待って実行する必要がある。そのため、被写体の像を表現する画素信号の読出しは、全ての行についてのリセット信号の読出しが完了してから実行される。すなわち、複数の画素の各行について、リセット信号の読出しと画素信号の読出しとの間隔を縮小することができず、フレームレートの向上が困難である。

【課題を解決するための手段】

【0007】

本開示の限定的ではないある例示的な実施形態によれば、例えば、以下が提供される。

【0008】

複数の行および列に配列された複数の画素と、前記複数の画素から読み出されたアナログ信号を受け取り、前記アナログ信号に対応したデジタル信号を出力する第１ＡＤ変換回路および第２ＡＤ変換回路と、第１フレームメモリと、画像処理回路とを備え、前記アナログ信号は、リセットレベルを表現するリセット信号および被写体の像を表現する画素信号を含み、前記第１フレームメモリは、前記第１ＡＤ変換回路からの出力および前記第２ＡＤ変換回路からの出力のうち前記リセット信号に対応した第１デジタル信号を一時的に保持し、前記画像処理回路は、前記第１ＡＤ変換回路からの出力および前記第２ＡＤ変換回路からの出力のうち前記リセット信号が読み出された画素に関する画素信号に対応した第２デジタル信号と、前記第１フレームメモリに保持された前記第１デジタル信号との差分を出力する、撮像装置。

【0009】

包括的または具体的な態様は、素子、デバイス、システム、集積回路またはコンピュータプログラムで実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路、方法およびコンピュータプログラムの任意の組み合わせによって実現されてもよい。

【0010】

開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。

【発明の効果】

【0011】

本開示のある実施形態によれば、リセットノイズの影響をキャンセルしながらもフレームレートの向上が可能な撮像装置を提供する。

【図面の簡単な説明】

【0012】

【図1】本開示の第１の実施形態による撮像装置の例示的な構成を概略的に示す図である。

【図2】本開示の第１の実施形態による撮像装置の例示的な回路構成を模式的に示す図である。

【図3】第１画素Ｐｘ１の例示的なデバイス構造を示す模式的な断面図である。

【図4】本開示の第１の実施形態による撮像装置の駆動方法の一例を説明するための図である。

【図5】本開示の第１の実施形態による撮像装置の駆動方法の一例を説明するためのフローチャートである。

【図6】図４に示す時刻ｔ８から時刻ｔ９までの１Ｈ期間における、第０行Ｒ_０の画素の読出し回路２０の動作と、第５行Ｒ_５の画素の読出し回路の動作とを模式的に示す図である。

【図7】画素アレイ中の互いに異なる第ｈ行および第ｋ行の画素に関する読出し回路の動作を模式的に示す図である。

【図8】画素アレイに対するＡＤ変換回路の配置の一例を模式的に示す図である。

【図9】画素アレイに対するＡＤ変換回路の配置の他の一例を模式的に示す図である。

【図10】複数の画素が設けられた半導体基板に対するＡＤ変換回路の配置の一例を模式的に示す図である。

【図11】出力信号線に対する画素の接続の他の一例を模式的に示す図である。

【図12】出力信号線に対する画素の接続のさらに他の一例を模式的に示す図である。

【図13】出力信号線に対する画素の接続のさらに他の一例を模式的に示す図である。

【図14】本開示の第１の実施形態による撮像装置の変形例を示す模式的な図である。

【図15】本開示の第１の実施形態による撮像装置の他の変形例を示す模式的な図である。

【図16】本開示の第２の実施形態による撮像装置の例示的な構成を概略的に示す図である。

【図17】本開示の第２の実施形態による撮像装置の変形例を模式的に示す図である。

【図18】本開示の第２の実施形態による撮像装置の他の変形例を模式的に示す図である。

【図19】本開示の第２の実施形態による撮像装置のさらに他の変形例を模式的に示す図である。

【図20】第１フレームメモリ１７１および第２フレームメモリ１７２を有する撮像装置の動作の一例を模式的に示す図である。

【図21】複数の画素Ｐｘの列ごとに３以上のＡＤ変換回路を配置した構成における信号読出し動作の一例を模式的に示す図である。

【図22】撮像装置のさらに他の変形例を模式的に示す図である。

【図23】図２２に示す撮像装置１００Ｈの動作の一例を模式的に示す図である。

【発明を実施するための形態】

【0013】

本開示の一態様の概要は、以下のとおりである。

【0014】

［項目１］
複数の行および列に配列された複数の画素と、
複数の画素から読み出されたアナログ信号を受け取り、アナログ信号に対応したデジタル信号を出力する第１ＡＤ変換回路および第２ＡＤ変換回路と、
第１フレームメモリと、
画像処理回路と
を備え、
アナログ信号は、リセットレベルを表現するリセット信号および被写体の像を表現する画素信号を含み、
第１フレームメモリは、第１ＡＤ変換回路からの出力および第２ＡＤ変換回路からの出力のうちリセット信号に対応した第１デジタル信号を一時的に保持し、
画像処理回路は、第１ＡＤ変換回路からの出力および第２ＡＤ変換回路からの出力のうちリセット信号が読み出された画素に関する画素信号に対応した第２デジタル信号と、第１フレームメモリに保持された第１デジタル信号との差分を出力する、
撮像装置。

【0015】

項目１の構成によれば、撮像装置に第１および第２のＡＤ変換回路を設け、これらからの出力のうち、リセット信号に対応した第１デジタル信号を第１フレームメモリに保持しておき、画素信号に対応した第２デジタル信号との間の差分を算出するようにしているので、リセットノイズの影響を実質的にキャンセルすることができる。また、撮像装置に第１および第２のＡＤ変換回路を設けることにより、リセット信号の読出しの期間の一部と、画素信号の読出しの期間の一部とをオーバーラップさせることが可能になり、露光期間の長さを柔軟に変更することが可能である。

【0016】

［項目２］
第１ＡＤ変換回路は、複数の画素から読み出されたアナログ信号のうちリセット信号を受け取って第１デジタル信号に変換し、
第２ＡＤ変換回路は、複数の画素から読み出されたアナログ信号のうち画素信号を受け取って第２デジタル信号に変換する、項目１に記載の撮像装置。

【0017】

［項目３］
第１ＡＤ変換回路に接続された第１出力信号線および第２ＡＤ変換回路に接続された第２出力信号線の複数の組と、
それぞれが、各画素と、第１出力信号線および第２出力信号線の複数の組のうち対応する１つの組との間に接続された複数の第１信号切替え回路とをさらに備え、
第１信号切替え回路は、画素から読み出されたアナログ信号のうちリセット信号を第１出力信号線に出力し、画素から読み出されたアナログ信号のうち画素信号を第２出力信号線に出力する、項目２に記載の撮像装置。

【0018】

［項目４］
複数の画素は、複数の行の互いに異なる行に位置する第１画素および第２画素を含み、
撮像装置は、
第１画素に接続された第１出力信号線と、
第２画素に接続された第２出力信号線と、
第１出力信号線および第２出力信号線と第１ＡＤ変換回路との間に接続された第１信号切替え回路と、
第１出力信号線および第２出力信号線と第２ＡＤ変換回路との間に接続された第２信号切替え回路と
をさらに備え、
第１信号切替え回路および第２信号切替え回路は、相補的に動作する、項目２に記載の撮像装置。

【0019】

［項目５］
第１ＡＤ変換回路からの第１デジタル信号の出力のタイミングと、第２ＡＤ変換回路からの第２デジタル信号の出力のタイミングとが一致している、項目２から４のいずれかに記載の撮像装置。

【0020】

［項目６］
複数の画素は、複数の行の互いに異なる行に位置する第１画素および第２画素を含み、
撮像装置は、
第１画素および第１ＡＤ変換回路に接続された第１出力信号線と、
第２画素および第２ＡＤ変換回路に接続された第２出力信号線と
をさらに備え、
第１ＡＤ変換回路は、第１画素から読み出されたアナログ信号に対応したデジタル信号を生成し、
第２ＡＤ変換回路は、第２画素から読み出されたアナログ信号に対応したデジタル信号を生成する、項目１に記載の撮像装置。

【0021】

［項目７］
第１ＡＤ変換回路からのデジタル信号の出力のタイミングと、第２ＡＤ変換回路からのデジタル信号の出力のタイミングとが一致している、項目６に記載の撮像装置。

【0022】

［項目８］
第１画素および第２画素は、それぞれ、複数の行の偶数行および奇数行に位置する、項目４から７のいずれかに記載の撮像装置。

【0023】

［項目９］
第２デジタル信号を一時的に保持する第２フレームメモリをさらに備え、
画像処理回路は、第１フレームメモリに保持された第１デジタル信号と第２フレームメモリに保持された第２デジタル信号との差分を出力する、項目１から８のいずれかに記載の撮像装置。

【0024】

項目９の構成によれば、例えば、次のフレーム期間に取得された画素信号に対応するデジタル信号と、第２フレームメモリに保持された第２デジタル信号との差分を得ることが可能になる。そのため、リセット信号読出しの期間の一部と、画素信号読出しの期間の一部とのオーバーラップを許容しながら、複数の画素の全ての行に関するリセット信号の読出しおよび画素信号の読出しが完了してから第１デジタル信号および第２デジタル信号の差分を実行することが可能になる。

【0025】

［項目１０］
第１ＡＤ変換回路および第２ＡＤ変換回路と、第１フレームメモリおよび第２フレームメモリとの間に電気的に接続された第３信号切替え回路をさらに備え、
第３信号切替え回路は、入力のうち第１デジタル信号を第１フレームメモリに選択的に出力し、第２デジタル信号を第２フレームメモリに選択的に出力する、項目９に記載の撮像装置。

【0026】

項目１０の構成によれば、ＡＤ変換回路から出力される第１デジタル信号を第１フレームメモリに格納させ、第２デジタル信号を第２フレームメモリに格納させることができる。

【0027】

［項目１１］
複数の画素のそれぞれは、
第１ＡＤ変換回路および第２ＡＤ変換回路の一方または両方に電気的に接続された読出し回路が設けられた半導体基板と、
半導体基板の上方に位置する光電変換部と
を有する、項目１から１０のいずれかに記載の撮像装置。

【0028】

［項目１２］
それぞれが、不純物領域が設けられた半導体基板に支持された光電変換部であって、不純物領域をその一部に含む電荷蓄積領域に電気的に接続された光電変換部を有する複数の画素を含む撮像装置の駆動方法であって、
電荷蓄積領域の電位をリセットする工程（ａ）と、
工程（ａ）の実行後の電荷蓄積領域の電位に応じたリセット信号を読み出す工程（ｂ）と、
アナログ－デジタル変換により、リセット信号に対応した第１デジタル信号を生成する工程（ｃ）と、
第１デジタル信号を第１フレームメモリに格納する工程（ｄ）と、
工程（ａ）の実行後に、光電変換部によって生成される信号電荷を電荷蓄積領域に蓄積する工程（ｅ）と、
工程（ｅ）において電荷蓄積領域に蓄積された電荷量に応じた画素信号を読み出す工程（ｆ）と、
アナログ－デジタル変換により、画素信号に対応した第２デジタル信号を生成する工程（ｇ）と、
第２デジタル信号と第１デジタル信号との差分を得る工程（ｈ）と
を含む、撮像装置の駆動方法。

【0029】

項目１２の構成によれば、画素信号に対応した第２デジタル信号と、リセット信号に対応した第１デジタル信号とを取得してこれらの間の差分をとることにより、露光期間の直前に実行されるリセット動作に起因するランダムノイズの影響を実質的にキャンセルすることができる。

【0030】

［項目１３］
工程（ｂ）は、複数の画素のうち１以上の画素からリセット信号を読み出す工程であり、工程（ｆ）は、複数の画素のうち、１以上の画素とは異なる他の１以上の画素から画素信号を読み出す工程であり、かつ、工程（ｂ）と並行して実行される、項目１２に記載の撮像装置の駆動方法。

【0031】

項目１３の構成によれば、リセット信号の読出しの期間の一部と、画素信号の読出しの期間の一部とをオーバーラップさせているので、露光期間の長さを柔軟に変更することが可能になる。例えば、露光期間を短縮してフレームレートを向上させ得る。

【0032】

［項目１４］
複数の行および列に配列された複数の画素であって、複数の行の互いに異なる行に配置された第１画素および第２画素を含む複数の画素と、
第１画素および第２画素に電気的に接続された出力信号線と、
出力信号線に電気的に接続され、第１画素および第２画素から読み出されたアナログ信号に対応したデジタル信号を出力するＡＤ変換回路と、
ＡＤ変換回路からの出力のうちリセットレベルを表現するリセット信号に対応した第１デジタル信号を一時的に保持する第１フレームメモリと、
ＡＤ変換回路からの出力のうちリセット信号が読み出された画素に関する、被写体の像を表現する画素信号に対応した第２デジタル信号と、第１フレームメモリに保持された第１デジタル信号との差分を出力する画像処理回路と、
画像処理回路からの水平同期信号を受け取り、水平同期信号よりも短い周期のパルス信号を生成する周波数逓倍器と
を備え、
第１画素は、周波数逓倍器からの出力に基づき、１Ｈ期間の一部においてリセット信号を出力信号線に出力し、
第２画素は、周波数逓倍器からの出力に基づき、１Ｈ期間の他の一部において画素信号を出力信号線に出力する、撮像装置。

【0033】

項目１４の構成によれば、複数の画素の各列に２以上の出力信号線を設けることなく、リセットノイズの影響をキャンセルしながらもフレームレートの柔軟な変更を可能にし得る。

【0034】

［項目１５］
ｋを整数としたとき、（ｋ＋１）番目のフレームにおける第１画素からのリセット信号の読出しは、ｋ番目のフレームにおける第２画素からの画素信号の読出しよりも先に実行される、項目１４に記載の撮像装置。

【0035】

［項目１６］
ＡＤ変換回路からの出力のうち第２デジタル信号を一時的に保持する第２フレームメモリをさらに備える、項目１４または１５に記載の撮像装置。

【0036】

項目１６の構成によれば、ＡＤ変換回路から出力される第１デジタル信号を第１フレームメモリに格納させ、第２デジタル信号を第２フレームメモリに格納させることができる。

【0037】

以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。また、図面が過度に複雑になることを避けるために、一部の要素の図示を省略することがある。

【0038】

（第１の実施形態）
図１は、本開示の第１の実施形態による撮像装置の例示的な構成を概略的に示す。図１に示す撮像装置１００Ａは、それぞれが、半導体基板１１０に支持された光電変換部をその一部に有する複数の画素Ｐｘを含む。すなわち、以下では、撮像装置１００Ａとして、いわゆる積層型の構成を有する撮像装置を例示する。後に図を参照しながら詳しく説明するように、半導体基板１１０は、各画素Ｐｘに対応して形成された複数の読出し回路を有する。

【0039】

複数の画素Ｐｘは、半導体基板１１０に二次元に配列されることにより、撮像領域を形成する。本開示の実施形態において、複数の画素Ｐｘは、複数の行および列に配列される。図１では、複数の画素Ｐｘがｍ行ｎ列に配列されている。ここで、ｍおよびｎは、独立して、２以上の整数を表す。

【0040】

撮像装置１００Ａは、複数の行信号線Ｒ_ｉと、複数の出力信号線とを有する。複数の行信号線Ｒ_ｉは、画素Ｐｘの複数の行に対応して配置されたｍ本の行信号線Ｒ_０，Ｒ_１，Ｒ_２，…，Ｒ_ｍ－２，Ｒ_ｍ－１を含む。複数の行信号線Ｒ_ｉのそれぞれは、同一行に属する１以上の画素Ｐｘに電気的に接続される。これら行信号線Ｒ_ｉは、行走査回路１３０に接続されている。なお、複数の画素Ｐｘの行ごとに２本以上の信号線が設けられることもあり得る。

【0041】

図１に示す例では、複数の出力信号線は、複数の第１出力信号線Ｓ_ｊおよび複数の第２出力信号線Ｔ_ｊを含む。複数の第１出力信号線Ｓ_ｊは、画素Ｐｘの複数の列に対応して配置されたｎ本の第１出力信号線Ｓ_０，Ｓ_１，Ｓ_２，…，Ｓ_ｎ－２，Ｓ_ｎ－１を含む。同様に、複数の第２出力信号線Ｔ_ｊも、画素Ｐｘの複数の列に対応して配置されたｎ本の第２出力信号線Ｔ_０，Ｔ_１，Ｔ_２，…，Ｔ_ｎ－２，Ｔ_ｎ－１を含む。

【0042】

複数の第１出力信号線Ｓ_ｊのそれぞれは、同一列に属する１以上の画素Ｐｘの読出し回路に電気的に接続される。図示するように、複数の第１出力信号線Ｓ_ｊには、第１アナログ－デジタル変換回路１４１および第１デジタル出力インターフェース１６１が接続されている。第１デジタル出力インターフェース１６１からは、第１出力信号線Ｓ_ｊを介して画素Ｐｘから読み出され、第１アナログ－デジタル変換回路１４１によってアナログ－デジタル変換を受けた信号が出力される。

【0043】

複数の第２出力信号線Ｔ_ｊのそれぞれも同様に、同一列に属する１以上の画素Ｐｘの読出し回路に電気的に接続される。各第２出力信号線Ｔ_ｊは、例えば、同一列に属する複数の画素のうち、第１出力信号線Ｓ_ｊに接続された画素以外の画素に接続される。ただし、後述するように、同一列に属する複数の画素に注目したとき、第１出力信号線Ｓ_ｊとの接続を有する画素に第２出力信号線Ｔ_ｊが接続されるような態様もあり得る。

【0044】

図示するように、複数の第２出力信号線Ｔ_ｊには、第２アナログ－デジタル変換回路１４２および第２デジタル出力インターフェース１６２が接続されている。第２デジタル出力インターフェース１６２からは、第２出力信号線Ｔ_ｊを介して画素Ｐｘから読み出され、第２アナログ－デジタル変換回路１４２によってアナログ－デジタル変換を受けた信号が出力される。簡単のために、以下では、アナログ－デジタル変換回路を単に「ＡＤ変換回路」と呼び、デジタル出力インターフェースを単に「インターフェース」と呼ぶ。

【0045】

図１に例示する構成において、撮像装置１００Ａは、第１出力信号線Ｓ_ｊに接続された第１ＡＤ変換回路１４１と第１インターフェース１６１との間に接続された第１デジタルメモリ１５１をさらに有する。また、この例では、撮像装置１００Ａは、第２出力信号線Ｔ_ｊに接続された第２ＡＤ変換回路１４２と第２インターフェース１６２との間に接続された第２デジタルメモリ１５２をも有する。第１デジタルメモリ１５１および第２デジタルメモリ１５２は、複数の画素Ｐｘから読み出されて第１ＡＤ変換回路１４１または第２ＡＤ変換回路１４２によってアナログ－デジタル変換された１行分のデジタル信号を一時的に保持する。この例のようにＡＤ変換回路とインターフェースとの間にデジタルメモリを介在させることにより、１行分のアナログ－デジタル変換の結果をデジタルメモリに保持させつつ、ＡＤ変換回路で次の行に関するアナログ－デジタル変換を実行することが可能になる。すなわち、行単位のアナログ－デジタル変換をより高速に処理し得る。

【0046】

第１インターフェース１６１および第２インターフェース１６２には、画像処理回路１７０Ａが接続される。画像処理回路１７０Ａは、インターフェースから出力されるデジタル信号に対し、必要に応じてガンマ補正、色補間処理、空間補間処理、オートホワイトバランスなどの処理を実行する。画像処理回路１７０Ａは、例えばＤＳＰ（Digital Signal Processor）、ＩＳＰ（Image Signal Processor）、ＦＰＧＡ（field-programmable gate array）などによって実現され得る。

【0047】

この例では、画像処理回路１７０Ａに制御回路２２０が電気的に接続されている。画像処理回路１７０Ａは、制御回路２２０に垂直同期信号、水平同期信号などの制御信号を提供する。制御回路２２０には、行走査回路１３０、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２が接続されている。制御回路２２０は、例えば１以上のプロセッサを含むマイクロコントローラによって実現され、典型的には、タイミングジェネレータを有する。制御回路２２０は、行走査回路１３０、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２に駆動信号を供給し、撮像装置１００Ａ全体を制御する。図１中、制御回路２２０に向かって延びる矢印および制御回路２２０から延びる矢印は、それぞれ、制御回路２２０への入力信号および制御回路２２０からの出力信号を模式的に表現している。制御回路２２０が１以上のメモリを含んでいてもよい。

【0048】

撮像装置１００Ａは、画像処理回路１７０Ａに接続された液晶ディスプレイまたは有機ＥＬディスプレイなどの表示装置１８０を含み得る。表示装置１８０は、撮影によって得られたデジタル信号に基づく画像を撮像装置１００Ａのユーザに提示する。

【0049】

図１に例示する構成において、画像処理回路１７０Ａは、第１フレームメモリ１７１を有する。第１フレームメモリ１７１は、第１インターフェース１６１および／または第２インターフェース１６２から出力された、１フレーム分の画像に相当するデジタルデータを一時的に保持する。本開示の実施形態において、第１フレームメモリ１７１は、リセットレベルを表現するリセット信号に対応した第１デジタル信号を一時的に保持する。第１デジタル信号は、各画素Ｐｘから読み出されるアナログ信号であるリセット信号を入力として第１ＡＤ変換回路１４１または第２ＡＤ変換回路１４２から出力されるデジタル信号である。後述するように、画像処理回路１７０Ａは、第１フレームメモリ１７１に保持された第１デジタル信号と、被写体の像を表現する画素信号に対応した第２デジタル信号との差分を出力する。デジタル信号間の差分により、露光期間の直前に実行されるリセット動作に起因するランダムノイズの影響を実質的にキャンセルすることができる。

【0050】

さらに、図１に例示する構成では、撮像装置１００Ａは、画素からの信号の読出しに関し、第１出力信号線Ｓ_ｊを含む第１の系統、および、第２出力信号線Ｔ_ｊを含む第２の系統の２つの系統を有している。ある態様において、複数の画素Ｐｘのある列に関し、第１出力信号線Ｓ_ｊは、その列のある１以上の画素に接続される。他方、第２出力信号線Ｔ_ｊは、その列の他のある１以上の画素に接続される。このような接続の態様によれば、複数の画素Ｐｘのある列に関し、ある画素からのリセット信号の読出しと、その画素が属する行とは異なる行に属するある画素からの画素信号の読出しとを並列的に実行し得る。したがって、リセット信号の行単位での読出しの期間と、画素信号の行単位での読出しの期間との間隔を縮小できるので、リセットノイズの影響を除去しながらフレームレートを向上させることが可能である。

【0051】

（画素Ｐｘの例示的な回路構成）
図２は、撮像装置１００Ａの例示的な回路構成を示す。簡単のために、図２では、図１に示す撮像領域に含まれる複数の画素Ｐｘから４つを取り出して模式的に示している。これら４つの画素Ｐｘは、２行２列に配列された第１画素Ｐｘ１、第２画素Ｐｘ２、第３画素Ｐｘ３および第４画素Ｐｘ４を含む。これらのうち、第１画素Ｐｘ１および第２画素Ｐｘ２は、同一の行に位置し、他方、第３画素Ｐｘ３および第４画素Ｐｘ４は、第１画素Ｐｘ１および第２画素Ｐｘ２とは異なる同一の行に位置する。第１画素Ｐｘ１および第２画素Ｐｘ２は、例えば、複数の画素Ｐｘを含む画素アレイの偶数行に位置し、第３画素Ｐｘ３および第４画素Ｐｘ４は、画素アレイの奇数行に位置する。画素の基本的な回路構成は、これらの画素Ｐｘ１～Ｐｘ４の間で共通であり、したがって以下では、第１画素Ｐｘ１に注目して各画素の例示的な構成を説明する。

【0052】

第１画素Ｐｘ１は、光電変換部１０と、光電変換部１０に電気的に接続された読出し回路２０とを含む。後述するように、光電変換部１０は、画素電極と、対向電極と、これらの電極に挟まれた光電変換層とを有する。各画素の光電変換部１０は、電圧供給回路１９０に接続された電圧線１９２との電気的接続を有し、撮像装置１００Ａの動作時に、画素電極と対向電極との間に所定の電圧を印加可能に構成されている。電圧供給回路１９０は、撮像装置１００Ａの動作時に各画素の光電変換部１０に所定の電圧を印加可能に構成されていればよく、特定の電源回路に限定されない。電圧供給回路１９０は、所定の電圧を生成する回路であってもよいし、他の電源から供給された電圧を所定の電圧に変換する回路であってもよい。電圧供給回路１９０は、行走査回路１３０の一部であってもよい。

【0053】

図２に例示する構成において、読出し回路２０は、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６を含む。信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６は、典型的には、半導体基板１１０に形成された電界効果トランジスタであり、以下では、ＮチャンネルＭＯＳＦＥＴをこれらトランジスタに用いた例を説明する。

【0054】

信号検出トランジスタ２２のゲートは、光電変換部１０の画素電極に接続される。信号検出トランジスタ２２のソースは、アドレストランジスタ２４を介して、対応する出力信号線に接続される。ここでは、複数の画素Ｐｘの複数の列ごとに、第１出力信号線Ｓ_ｊおよび第２出力信号線Ｔ_ｊの組が配置されている。図２に示すように、第１出力信号線Ｓ_ｊは、第１ＡＤ変換回路１４１に接続される。これに対し、第２出力信号線Ｔ_ｊは、第２ＡＤ変換回路１４２に接続される。

【0055】

図２に示す例において画素のアレイの同一列に属する第１画素Ｐｘ１と第４画素Ｐｘ４とに注目すると、第１画素Ｐｘ１の信号検出トランジスタ２２のソースは、第１出力信号線Ｓ_ｊに電気的に接続されている。他方、第４画素Ｐｘ４の信号検出トランジスタ２２のソースは、第２出力信号線Ｔ_ｊに電気的に接続されている。同様に、同一行に属する第２画素Ｐｘ２と第３画素Ｐｘ３とに注目すると、第２画素Ｐｘ２の信号検出トランジスタ２２のソースは、第１出力信号線Ｓ_ｊ－１に電気的に接続されており、第３画素Ｐｘ３の信号検出トランジスタ２２のソースは、第２出力信号線Ｔ_ｊ－１に電気的に接続されている。すなわち、この例では、第１ＡＤ変換回路１４１は、アナログ－デジタル変換により、例えば画素アレイの偶数行に位置する第１画素Ｐｘ１、第２画素Ｐｘ２から読み出されるアナログ信号に対応したデジタル信号を生成し、第１インターフェース１６１に出力する。また、第２ＡＤ変換回路１４２は、例えば画素アレイの奇数行に位置する第３画素Ｐｘ３、第４画素Ｐｘ４から読み出されるアナログ信号に対応したデジタル信号を生成し、第２インターフェース１６２に出力する。

【0056】

各画素Ｐｘから読み出されるアナログ信号には、リセットレベルを表現するリセット信号と、被写体の像を表現する画素信号とが含まれる。後述するように、各画素Ｐｘから読み出されるリセット信号および画素信号は、画素のリセットに伴って発生するｋＴＣノイズが重畳された信号である。

【0057】

図２に模式的に示すように、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２は、カラム信号処理回路１４５などの、出力信号線ごとに設けられた複数の要素を有し得る。これら複数の要素のそれぞれは、複数の出力信号線のうち対応する１つに接続されている。他方、各画素の信号検出トランジスタ２２のドレインは、電源線１９４に接続される。電源線１９４は、撮像装置１００Ａの動作時に３．３Ｖ程度の電源電圧ＶＤＤが印加されることによりソースフォロワ電源として機能する。

【0058】

アドレストランジスタ２４のゲートには、行信号線Ｒ_ｉが接続される。行走査回路１３０は、行信号線Ｒ_ｉに印加する電圧レベルの制御により、アドレストランジスタ２４のオンおよびオフを切り替える。これにより、行走査回路１３０は、選択した行に属する画素から、対応する出力信号線に信号を読み出すことができる。

【0059】

この例では、読出し回路２０は、リセットトランジスタ２６を含んでいる。リセットトランジスタ２６のドレインおよびソースの一方は、光電変換部１０を信号検出トランジスタ２２のゲートに電気的に接続するノードＦＤに接続されている。リセットトランジスタ２６のドレインおよびソースの他方は、リセット電圧線１９６に接続される。リセット電圧線１９６は、リセット電圧供給回路１９８に接続されている。撮像装置１００Ａの動作時、所定のリセット電圧Ｖ_ＲＳＴがリセット電圧供給回路１９８からリセット電圧線１９６に印加される。リセット電圧Ｖ_ＲＳＴとしては、例えば０Ｖまたは０Ｖ付近の電圧が用いられる。リセット電圧供給回路１９８は、撮像装置１００Ａの動作時に各画素に所定のリセット電圧を印加可能に構成されていればよく、電圧供給回路１９０と同様に特定の電源回路に限定されない。リセット電圧供給回路１９８は、電圧供給回路１９０から独立した回路であってもよく、リセット電圧供給回路１９８および電圧供給回路１９０の一方が他方の一部であってもよい。

【0060】

複数の画素Ｐｘに対応して複数のリセット信号線Ｑ_ｉが設けられる。図示するように、典型的には、同一行に属する複数の画素Ｐｘのリセットトランジスタ２６のゲートに、共通して１つのリセット信号線が接続される。この例では、リセット信号線Ｑ_ｉは、行走査回路１３０との接続を有する。したがって、行走査回路１３０は、リセット信号線Ｑ_ｉに印加する電圧レベルの制御により、複数の画素Ｐｘの行単位でリセットトランジスタ２６をオンして、リセットトランジスタ２６がオンとされた画素ＰｘのノードＦＤの電位をＶ_ＲＳＴにリセットすることができる。

【0061】

（画素Ｐｘのデバイス構造）
図３は、第１画素Ｐｘ１のデバイス構造を模式的に示す。第１画素Ｐｘ１は、概略的には、読出し回路２０が形成された半導体基板１１０と、半導体基板１１０に支持された光電変換部１０とを含む。図３に示すように、典型的には、読出し回路２０を覆う絶縁層５０が半導体基板１１０と光電変換部１０との間に配置される。

【0062】

光電変換部１０は、絶縁層５０に支持された画素電極１１、透光性の対向電極１３、および、画素電極１１と対向電極１３との間に位置する光電変換層１２を含む。画素電極１１は、光電変換層１２よりも半導体基板１１０の近くに位置し、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成され得る。図３に示すように、画素電極１１は、隣接する他の画素の画素電極１１から空間的に分離されることにより、これらから電気的に分離される。

【0063】

対向電極１３は、被写体からの光が到来する側に位置する。対向電極１３は、ＩＴＯなどの導電性材料から形成される透光性の電極である。なお、本明細書における「透光性」の用語は、光電変換層１２が吸収可能な波長の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。対向電極１３の、光電変換層１２とは反対側の主面上には、カラーフィルタなどの光学フィルタ、マイクロレンズなどが配置され得る。

【0064】

対向電極１３は、典型的には、複数の画素に跨って連続した単一の電極層の形で設けられる。前述の電圧線１９２は、光電変換部１０の対向電極１３に接続される。図２では、複数の画素の光電変換部１０ごとに電圧線１９２が接続されているように図示されているが、典型的には、各画素の対向電極１３は、複数の画素の間で連続した単一の透光性の電極の一部である。したがって、各画素の対向電極１３は、基本的に等電位であり、電圧線１９２が複数本に分岐した配線であることは必須ではない。

【0065】

光電変換層１２は、有機材料またはアモルファスシリコンなどの無機材料から形成され、対向電極１３を透過した光の入射を受けて電荷対を発生させる。対向電極１３と同様に、光電変換層１２は、典型的には、複数の画素に跨って連続した単一の光電変換構造の形で設けられる。すなわち、各画素中の光電変換層１２は、複数の画素にわたって連続的に形成された光電変換層の一部であり得る。

【0066】

光電変換材料として、１種以上の適当な材料を選択して光電変換層１２を形成することにより、例えば、可視域および赤外域の両方に感度を示す光電変換層１２を得ることが可能である。このような材料例は、例えば国際公開第２０１８／０２５５４４号において詳細に説明されている。参考のために、国際公開第２０１８／０２５５４４号の開示内容の全てを本明細書に援用する。光電変換層１２は、量子ドットおよび／またはナノチューブから構成されていてもよい。あるいは、光電変換層１２が、光電変換材料として量子ドットおよび／またはナノチューブを含んでいてもよい。光電変換層１２は、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。

【0067】

半導体基板１１０と光電変換部１０との間に位置する絶縁層５０は、例えば、各々が二酸化シリコンから形成された複数の絶縁層を含む。図３に模式的に示すように、絶縁層５０の内部には、一端が光電変換部１０の画素電極１１に接続された導電構造５２を少なくとも含む多層配線が設けられる。導電構造５２は、銅などの金属から形成されたビアおよび配線、ポリシリコンから形成されたプラグなどを含み得る。図示する例において、導電構造５２の他端は、半導体基板１１０に形成された不純物領域１１１に電気的に接続されている。

【0068】

半導体基板１１０は、不純物領域１１１に加えて、不純物領域１１２、１１３、１１４および１１５を有する。半導体基板１１０は、さらに、画素Ｐｘごとに設けられた読出し回路２０を画素Ｐｘ間で電気的に分離する素子分離領域１１６も有する。以下では、半導体基板１１０としてＰ型シリコン基板を例示する。半導体基板１１０は、表面に半導体層が設けられた絶縁基板などであってもよい。

【0069】

不純物領域１１１、１１２、１１３、１１４および１１５のそれぞれは、典型的には、Ｎ型の拡散領域である。これらの不純物領域のうち、導電構造５２が接続された不純物領域１１１は、リセットトランジスタ２６のソース領域およびドレイン領域の一方として機能する。リセットトランジスタ２６は、さらに、ソース領域およびドレイン領域の他方として機能する不純物領域１１２と、半導体基板１１０上のゲート絶縁層２６ｇと、ゲート絶縁層２６ｇ上のゲート電極２６ｅとを含む。図３では図示が省略されているが、不純物領域１１２には、上述のリセット電圧線１９６が接続される。

【0070】

信号検出トランジスタ２２は、不純物領域１１３および不純物領域１１４と、半導体基板１１０上のゲート絶縁層２２ｇと、ゲート絶縁層２２ｇ上のゲート電極２２ｅとを含む。不純物領域１１３は、信号検出トランジスタ２２のドレイン領域として機能し、不純物領域１１４は、信号検出トランジスタ２２のソース領域として機能する。不純物領域１１３には、上述の電源線１９４が接続される。図３に模式的に示すように、素子分離領域１１６は、信号検出トランジスタ２２とリセットトランジスタ２６との間にも設けられる。

【0071】

アドレストランジスタ２４は、不純物領域１１４および不純物領域１１５と、半導体基板１１０上のゲート絶縁層２４ｇと、ゲート絶縁層２４ｇ上のゲート電極２４ｅとを含む。不純物領域１１４および不純物領域１１５は、それぞれ、アドレストランジスタ２４のドレイン領域およびソース領域として機能する。図３に例示する構成において、アドレストランジスタ２４は、不純物領域１１４を信号検出トランジスタ２２と共有している。不純物領域１１５には、上述の複数の出力信号線Ｓ_ｊ、Ｔ_ｊのうちの対応する１つが接続される。

【0072】

絶縁層５０は、これら信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６を覆う。図３に模式的に示すように、絶縁層５０中の導電構造５２は、信号検出トランジスタ２２のゲート電極２２ｅとの間にも電気的接続を有する。すなわち、各画素中の導電構造５２は、光電変換部１０の画素電極１１と、半導体基板１１０に形成された信号検出トランジスタ２２などを含む読出し回路２０とを互いに電気的に接続する機能を有する。

【0073】

さらに、導電構造５２は、画素電極１１によって収集される電荷、すなわち信号電荷を一時的に蓄積する電荷蓄積領域の一部としての機能も有する。図２を参照しながら説明したように、電圧供給回路１９０は、電圧線１９２を介して各画素の光電変換部１０に所定の電圧を印加する。例えば光電変換部１０の対向電極１３への電圧の印加によって、露光期間に、対向電極１３と画素電極１１との間に所定の電位差ΔＶを印加することができる。例えば画素電極１１を基準として、画素電極１１よりも対向電極１３の方が電位が高くなるように対向電極１３に電圧を印加することにより、光の入射によって光電変換層１２中に生成される正および負の電荷のうち、正の極性を有する電荷、例えば、正孔を信号電荷として画素電極１１によって収集することができる。信号電荷は、導電構造５２をその一部に含む電荷蓄積領域に一時的に蓄積される。導電構造５２と同様に、半導体基板１１０に形成された不純物領域１１１、光電変換部１０の画素電極１１、および、信号検出トランジスタ２２のゲート電極２２ｅも、信号電荷を一時的に蓄積する電荷蓄積領域の一部として機能する。

【0074】

（撮像装置１００Ａの例示的な駆動方法）
図４および図５は、本開示の第１の実施形態による撮像装置の駆動方法の一例を説明するための図である。図４中、一番上のチャートは、垂直同期信号ＶＤのパルスを示す。垂直同期信号ＶＤのパルスの立ち上がりは、画素信号の読出しのための期間の開始を表す。図４中、上から２番目のチャートは、水平同期信号ＨＤのパルスを示す。あるパルスの立ち上がりから次のパルスの立ち上がりまでの期間が、１つの水平走査期間である１Ｈに対応する。

【0075】

図４には、撮像領域に含まれる複数の画素Ｐｘの動作を示す複数のブロックもあわせて１つの図に示されている。簡単のために、ここでは、複数の画素Ｐｘの行数が第０行Ｒ_０～第５行Ｒ_５の６行であるとしており、画素Ｐｘの動作を複数の矩形のブロックにより模式的に示している。複数の画素Ｐｘの第０行Ｒ_０は、例えば上述の第１画素Ｐｘ１および第２画素Ｐｘ２を含み、第１行Ｒ_１は、例えば上述の第３画素Ｐｘ３および第４画素Ｐｘ４を含む。図４中、例えば白い矩形のブロックは、フレーム期間のうちの露光期間を模式的に表し、垂直線によるハッチングが付された矩形のブロックは、暗時の信号レベルに相当するリセットレベルの読出しの期間を表す。また、斜め線によるハッチングが付された矩形のブロックは、被写体の画像を表現する画素信号の読出しの期間を表している。

【0076】

図５に例示された、撮像装置の駆動方法は、概略的には、画素の電荷蓄積領域の電位をリセットする工程（ステップＳ１）と、画素のリセット後の電荷蓄積領域の電位に応じたリセット信号を読み出す工程（ステップＳ２）と、アナログ－デジタル変換により、リセット信号に対応した第１デジタル信号を生成する工程（ステップＳ３）と、第１デジタル信号をフレームメモリに格納する工程（ステップＳ４）と、画素のリセット後に、光電変換部によって生成される信号電荷を電荷蓄積領域に蓄積する工程（ステップＳ５）と、信号電荷を電荷蓄積領域に蓄積する工程において蓄積された電荷量に応じた画素信号を読み出す工程（ステップＳ６）と、アナログ－デジタル変換により、画素信号に対応した第２デジタル信号を生成する工程（ステップＳ７）と、第２デジタルと第１デジタル信号との差分を得る工程（ステップＳ８）とを含む。以下、図４を参照しながら、撮像装置の例示的な駆動方法の詳細を説明する。

【0077】

＜電荷蓄積領域の電位をリセットする工程＞
図４は、複数の画素の行ごとに露光および信号の読出しを実行する、いわゆるローリングシャッタに基づく動作の一例を示している。ここでは、まず、第０行Ｒ_０～第５行Ｒ_５のうち第０行Ｒ_０に注目する。画像の取得においては、まず、各画素Ｐｘの電荷蓄積領域のリセットが実行される。図４に示す例では、ｋを０以上のある整数として、ｋ番目のフレーム期間に関し、第０行Ｒ_０に属する複数の画素のリセットを時刻ｔ３に開始している。

【0078】

具体的には、リセットトランジスタ２６をオンすることにより、ノードＦＤの電位をリセット電圧線１９６の電位に揃える。すなわち、光電変換部１０の画素電極１１の電圧をリセット電圧Ｖ_ＲＳＴとする。図２および図３から理解されるように、読出し回路２０の信号検出トランジスタ２２は、導電構造５２を介して画素電極１１にそのゲート電極２２ｅが電気的に接続されることにより、画素電極１１の電位に応じた信号を出力する。すなわち、読出し回路２０は、信号検出トランジスタ２２を含むソースフォロワにより、画素電極１１の電位に応じたアナログ信号を出力する。

【0079】

＜リセット信号を読み出す工程＞
リセットトランジスタ２６をオフとした後、アドレストランジスタ２４をオンとすることにより、信号検出トランジスタ２２のゲート電極２２ｅに印加されるリセット電圧Ｖ_ＲＳＴに応じた信号が、対応する出力信号線に出力される。このときに出力信号線に出力される信号は、リセットレベルを表現するアナログ信号であり、通常、リセットトランジスタ２６のオフに伴って生じるリセットノイズを含んでいる。例えば、図２を参照しながら説明した回路構成の例では、第０行Ｒ_０に属する画素から読み出されたリセット信号は、第１出力信号線Ｓ_ｊのうちの対応する１つを介して第１ＡＤ変換回路１４１に入力される。

【0080】

＜リセット信号に対応した第１デジタル信号を生成する工程＞
第１ＡＤ変換回路１４１に入力されたリセット信号は、第１ＡＤ変換回路１４１によってデジタル信号に変換される。リセット信号の読出し後、アドレストランジスタ２４をオフとする。第０行Ｒ_０に属する画素のアドレストランジスタ２４のオフにより、第０行Ｒ_０に属する画素からのリセット信号の読出しが終了する。

【0081】

＜第１デジタル信号を第１フレームメモリに格納する工程＞
図４に模式的に示すように、上述の読出し動作が、水平同期信号ＨＤに同期して行単位で順次に実行される。水平同期信号ＨＤのパルスの間隔すなわち１Ｈ期間は、ある行が選択されてから次の行が選択されるまでの期間を表す。この例では、時刻ｔ３から時刻ｔ４までの期間に、第０行Ｒ_０に属する画素のリセットおよび画素からのリセット信号の読み出しを実行しており、時刻ｔ４から時刻ｔ５までの期間に、第１行Ｒ_１に属する画素のリセットおよび画素からのリセット信号の読み出しを実行している。以上から理解されるように、リセットレベルの読出し期間には、画素の電荷蓄積領域の電位をリセットするためのリセット期間が含まれ得る。

【0082】

ここで、図２を参照しながら説明した回路構成の例では、第１行Ｒ_１に属する画素から読み出されたリセット信号は、第１出力信号線Ｓ_ｊではなく、第２出力信号線Ｔ_ｊのうちの対応する１つを介して第２ＡＤ変換回路１４２に入力される。すなわち、ここでは、偶数行に位置する画素から読み出されたリセット信号と、奇数行に位置する画素から読み出されたリセット信号とは、互いに異なる出力信号線を介して、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２のいずれかに入力される。第２ＡＤ変換回路１４２に入力されたリセット信号も、アナログ－デジタル変換によってデジタル信号に変換される。第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２から出力されたデジタル信号は、それぞれ、第１インターフェース１６１および第２インターフェース１６２を介して画像処理回路１７０Ａに入力される。図４において時刻ｔ３から時刻ｔ９までの間に読み出されたリセット信号に対応する第１デジタル信号は、画像処理回路１７０Ａ内の第１フレームメモリ１７１に一時的に保持される。

【0083】

＜光電変換によって生成される信号電荷を蓄積する工程＞
再び第０行Ｒ_０に属する画素に注目する。リセット信号の読出し後、リセットトランジスタ２６がオフとされ、露光期間が開始される。この例では、第０行Ｒ_０に着目すると、時刻ｔ４から時刻ｔ８の期間がｋ番目のフレーム期間における露光期間とされている。露光期間は、光電変換部１０によって生成される、画素に対する露光量に応じた信号電荷を電荷蓄積領域に蓄積するための期間である。複数の画素Ｐｘの各行の露光期間の長さは、例えば１／６０秒～１／１６０００秒の範囲である。

【0084】

このとき、各画素Ｐｘの光電変換部１０の対向電極１３は、電圧線１９２を介して電圧供給回路１９０から所定の電圧Ｖ１の供給を受けることにより、画素電極１１に対して例えば高電位の状態とされる。リセット直後の画素電極１１の電位は、上述のリセット電圧Ｖ_ＲＳＴによって決まり、リセットの直後、画素電極１１と対向電極１３との間には（Ｖ１－Ｖ_ＲＳＴ）のバイアス電圧が印加された状態にある。

【0085】

画素電極１１に対して対向電極１３の電位が相対的に高くされることにより、光電変換によって生じた電荷対のうち正の電荷が画素電極１１によって収集される。不純物領域１１１の形成によって半導体基板１１０中に形成されるＰＮ接合は、画素電極１１によって収集された正電荷を一時的に蓄積する接合容量として機能する。信号電荷として正孔を利用する場合、不純物領域１１１への信号電荷の蓄積に伴い、電荷蓄積部としての不純物領域１１１の電位は、上昇する。なお、本開示の典型的な実施形態では、（Ｖ１－Ｖ_ＲＳＴ）＞０であるが、例えば、画素電極１１よりも対向電極１３の電位が低くなるような電圧を対向電極１３に印加することにより、例えば電子を信号電荷として利用することももちろん可能である。

【0086】

＜蓄積された電荷量に応じた画素信号を読み出す工程＞
所定の時間の経過後、画素信号の読出しを実行する。この例では、垂直同期信号ＶＤに基づき、時刻ｔ８に、第０行Ｒ_０に属する画素からの信号の読出しを開始している。上述したように、第０行Ｒ_０に属する各画素の読出し回路２０は、画素電極１１の電位に応じたアナログ信号を、複数の第１出力信号線のうち対応する１つに出力する。このときに第０行Ｒ_０の画素から読み出される信号は、第０行Ｒ_０に関する露光期間に電荷蓄積領域に蓄積された電荷量に応じたアナログ信号であり、太陽光等の環境光に基づく被写体の像を表現する画素信号である。この画素信号には、露光期間の前に実行されたリセット動作によって生じたリセットノイズが含まれている。画素信号の読出し後、アドレストランジスタ２４は、再びオフとされる。

【0087】

＜第２デジタル信号に対応した第２デジタル信号を生成する工程＞
図４に示すように、各画素に対する露光および各画素からの画素信号の読出しも、複数の画素の行単位で順次に実行される。第０行Ｒ_０～第５行Ｒ_５までの第１の画素信号の読出しが完了することにより、ｋ番目のフレーム期間が終了する。

【0088】

リセット信号の読出しと同様に、ここでは、第０行Ｒ_０、第２行Ｒ_２、第４行Ｒ_４の画素から読み出された画素信号は、第１出力信号線Ｓ_ｊを介して第１ＡＤ変換回路１４１に送られる。他方、第１行Ｒ_１、第３行Ｒ_３、第５行Ｒ_５の画素から読み出された画素信号は、第２出力信号線Ｔ_ｊを介して第２ＡＤ変換回路１４２に送られる。第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２は、受け取った画素信号に対して行単位でアナログ－デジタル変換を実行し、画素信号に対応した第２デジタル信号を生成する。生成された第２デジタル信号は、第１インターフェース１６１または第２インターフェース１６２を介して画像処理回路１７０Ａに送られる。

【0089】

＜第１デジタル信号と第２デジタル信号との差分を得る工程＞
画像処理回路１７０Ａは、画素信号に対応した第２デジタル信号と、リセット信号に対応した第１デジタル信号との差分を算出し、この差分を画素値のデータとして出力する。上述したように、電荷蓄積領域の電位のリセット後に画素から読み出されるリセット信号には、リセットに伴って生じるリセットノイズが重畳されている。また、リセット信号の読出しは、非破壊での読出しであり、画素信号の読出しまでの期間において電荷蓄積領域の電位の再度のリセットは、行わない。したがって、露光期間に電荷蓄積領域に蓄積された電荷量に応じた画素信号も、リセットノイズが重畳された状態にある。本開示の実施形態によれば、リセット信号に対応した第１デジタル信号と、画素信号に対応した第２デジタル信号とを得てから、これらのデジタル信号間の差分を得ている。そのため、リセット信号に対応した第１デジタル信号を差し引くことにより、画素信号に対応した第２デジタル信号からリセットノイズが実質的に差し引かれることとなり、その結果、リセットノイズの影響が実効的にキャンセルされる。

【0090】

ここで、図４に示す例において、例えば時刻ｔ８から時刻ｔ９の期間に注目すると、第０行Ｒ_０の画素からの画素信号の読出しが、第５行Ｒ_５の画素からのリセット信号の読出しに並行して実行されている。図６は、図４に示す時刻ｔ８から時刻ｔ９までの１Ｈ期間における、第０行Ｒ_０の画素の読出し回路２０の動作と、第５行Ｒ_５の画素の読出し回路の動作とを模式的に示す。図６中、φ_Ｓのグラフは、読出し回路２０のアドレストランジスタ２４のゲートに印加されるアドレス制御信号の波形を表し、φ_Ｒのグラフは、読出し回路２０のリセットトランジスタ２６のゲートに印加されるリセット制御信号の波形を表している。Ｖ_０のグラフは、第０行Ｒ_０の画素から読み出された信号が第１ＡＤ変換回路１４１によってアナログ－デジタル変換されている期間を模式的に示す。換言すれば、第１ＡＤ変換回路１４１からの出力波形を表す。同様に、Ｖ_５のグラフは、第５行Ｒ_５の画素から読み出された信号が第２ＡＤ変換回路１４２によってアナログ－デジタル変換されている期間を模式的に示す。換言すれば、第２ＡＤ変換回路１４２からの出力波形を表す。

【0091】

図６中のＶ_５のグラフおよびＶ_０のグラフからわかるように、第５行Ｒ_５の画素に関する、リセット信号に対応した第１デジタル信号の出力のタイミングと、第０行Ｒ_０の画素に関する、画素信号に対応した第２デジタル信号の出力のタイミングとは、ここでは、一致している。このように、複数の画素Ｐｘの１行分のアナログ－デジタル変換の結果が、第１ＡＤ変換回路１４１と第２ＡＤ変換回路１４２との間で共通のタイミングで出力されてもよい。ただし、アナログ－デジタル変換の結果の出力が第１ＡＤ変換回路１４１と第２ＡＤ変換回路１４２との間で一致していることは、本開示の実施形態において必須ではない。図７に例示するように、第１ＡＤ変換回路１４１からのデジタル信号の出力のタイミングと、第２ＡＤ変換回路１４２からのデジタル信号の出力のタイミングとがずれていてもよい。なお、図７では、画素アレイ中の互いに異なる第ｈ行および第ｋ行の画素に関する読出し回路２０の動作を模式的に示している。

【0092】

図２に例示するように、例えば複数の画素Ｐｘの列ごとに、それぞれがＡＤ変換回路に接続された第１出力信号線および第２出力信号線を設け、複数の画素Ｐｘの一部を第１出力信号線に接続し、残余の画素を第２出力信号線に接続することにより、ある画素からのリセット信号の読出しと、他のある画素からの画素信号の読出しとを並行して実行することが可能になる。このように、ある画素からのリセット信号の読出しおよび他のある画素からの画素信号の読出しの並列的な実行を許容することにより、リセット信号の読出しの期間の一部と、画素信号の読出しの期間の一部とをオーバーラップさせることが可能になり、露光期間の長さを柔軟に変更することが可能になる。例えば、露光期間を短縮してフレームレートを向上させ得る。

【0093】

図１および図２に示す例では、図８に模式的に示すように、複数の画素Ｐｘを含む撮像領域ＲＡの概ね矩形状の互いに対向する２つの辺に沿って第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２を分離して配置している。もちろん、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２の配置は、この例に限定されない。図９に模式的に示すように、撮像領域ＲＡの概ね矩形状の一辺の近傍に第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２を配置してもよい。また、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２の一方または両方が、複数の画素Ｐｘが設けられた半導体基板１１０に形成されている必要はない。図１０に模式的に示すように、半導体基板１１０とは異なる他の回路基板１２０上に第１ＡＤ変換回路１４１、第２ＡＤ変換回路１４２、第１デジタルメモリ１５１、第２デジタルメモリ１５２および画像処理回路１７０Ａなどを配置するような構成ももちろん可能である。

【0094】

図８および図９に示す例では、複数の画素Ｐｘの偶数行に位置する画素および奇数行に位置する画素が、それぞれ、第１出力信号線Ｓ_ｊおよび第２出力信号線Ｔ_ｊに接続されている。ただし、第１出力信号線Ｓ_ｊおよび第２出力信号線Ｔ_ｊに対する画素の接続がこれらの態様に限定されないことは言うまでもない。図１１および図１２は、出力信号線に対する画素の接続の他の例を模式的に示す。図１１に示す構成は、複数の画素Ｐｘの２行毎に画素を第１出力信号線Ｓ_ｊおよび第２出力信号線Ｔ_ｊに交互に接続した例である。図１２は、複数の画素Ｐｘの列ごとに第１出力信号線Ｓ_ｊ、第２出力信号線Ｔ_ｊ、第３出力信号線Ｕ_ｊおよび第４出力信号線Ｖ_ｊの４つの出力信号線を設け、各出力信号線に複数の画素Ｐｘの４行毎に画素を接続した例である。図１２に示す例では、第１出力信号線Ｓ_ｊ、第２出力信号線Ｔ_ｊ、第３出力信号線Ｕ_ｊおよび第４出力信号線Ｖ_ｊに第１ＡＤ変換回路１４１、第２ＡＤ変換回路１４２、第３ＡＤ変換回路１４３および第４ＡＤ変換回路１４４がそれぞれ接続されている。

【0095】

このように、本開示の実施係蹄においては、複数の画素Ｐｘのうちの一部が、第１ＡＤ変換回路１４１に接続された第１出力信号線Ｓ_ｊに接続され、他の一部が、第２ＡＤ変換回路１４２に接続された第２出力信号線Ｔ_ｊに接続され得る。あるいは、図１３に例示するように、撮像領域ＲＡを２つの領域に分け、いずれの領域に属するかに応じて、画素の接続先を第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２のいずれにするかを決めてもよい。

【0096】

図１３に示す例では、撮像領域ＲＡを上下に２つの領域に分割している。図１３に模式的に示すように、複数の画素Ｐｘのうち撮像領域ＲＡの下半分の領域に位置する画素は、第１ＡＤ変換回路１４１に接続された第１出力信号線Ｓ_ｊに接続され、撮像領域ＲＡの上半分の領域に位置する画素は、第２ＡＤ変換回路１４２に接続された第２出力信号線Ｔ_ｊに接続される。このような接続によれば、例えば、撮像領域ＲＡの下半分の領域に位置する画素からのリセット信号の読出しを行単位で実行しながら、撮像領域ＲＡの上半分の領域に位置する画素からの画素信号の読出しを行単位で実行することができる。すなわち、一部の画素についてのリセット信号の読出し期間と、他の一部の画素についての画素信号の読出し期間との間のオーバーラップを許容して、例えばフレームレートの短縮の効果が得られる。

【0097】

（第１の実施形態の変形例）
これまでに説明した例では、撮像領域ＲＡ中のある１つの画素に注目したとき、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２のいずれか一方が、その画素から読み出されたリセット信号に対応する第１デジタル信号と、画素信号に対応する第２デジタル信号との両方を生成している。しかしながら、以下に説明するように、画素から読み出されるアナログ信号がリセット信号であるかまたは画素信号であるかに応じて、その画素から読み出されたアナログ信号に対応したデジタル信号を第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２のいずれから出力させるかを切り替えてもよい。

【0098】

図１４は、本開示の第１の実施形態による撮像装置の変形例を示す。図１４に示す撮像装置１００Ｂは、上述の撮像装置１００Ａと同様に、複数の画素Ｐｘと、複数の画素Ｐｘの列ごとに配置される第１出力信号線Ｓ_ｊおよび第２出力信号線Ｔ_ｊの複数の組と、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２とを有する。図面が過度に複雑となることを避けるために、図１４では、複数の画素Ｐｘのうち、ある１つの列に属する４つの画素を取り出して図示している、また、図１４では、画像処理回路１７０Ａなどの、撮像装置１００Ａと共通する要素の図示が省略されている。

【0099】

上述の撮像装置１００Ａと比較して、図１４に示す例では、同一列に属する全ての画素が、その列に対応する第１出力信号線Ｓ_ｊおよび第２出力信号線Ｔ_ｊの両方に電気的に接続される。ただし、図１４に示すように、撮像領域ＲＡ中の各画素と、その画素の属する列に対応した第１出力信号線Ｓ_ｊおよび第２出力信号線Ｔ_ｊとの間には、第１信号切替え回路３１が介在される。なお、第１信号切替え回路３１は、各画素の一部であってもよい。

【0100】

各画素に対応して設けられた第１信号切替え回路３１のそれぞれは、画素から読み出されるアナログ信号がリセット信号であるか画素信号であるかに応じて、その画素が第１出力信号線Ｓ_ｊおよび第２出力信号線Ｔ_ｊのいずれに接続されるかを切り替える。第１信号切替え回路３１は、例えば、画素の読出し回路２０からの出力がリセット信号である場合に、その画素の読出し回路２０と第１出力信号線Ｓ_ｊとの間の接続を確立し、画素の読出し回路２０からの出力が画素信号である場合に、その画素の読出し回路２０と第２出力信号線Ｔ_ｊとの間の接続を確立する。第１信号切替え回路３１は、例えば半導体基板１１０に形成された電界効果トランジスタなどのスイッチング素子を含む回路の形で実現され得る。これらスイッチング素子は、例えば制御回路２２０からの駆動信号Ｄｓに基づき画素の読出し回路２０と同期して動作させられる。これにより、第１信号切替え回路３１は、読出し回路２０からのリセット信号の出力に際しては読出し回路２０と第１出力信号線Ｓ_ｊとの間の接続を確立し、読出し回路２０からの画素信号の出力に際しては読出し回路２０と第２出力信号線Ｔ_ｊとの間の接続を確立することができる。

【0101】

このような構成のもとでは、第１出力信号線Ｓ_ｊに接続された第１ＡＤ変換回路１４１が、各画素から読み出されるリセット信号のアナログ－デジタル変換を担い、第２出力信号線Ｔ_ｊに接続された第２ＡＤ変換回路１４２が、各画素から読み出される画素信号のアナログ－デジタル変換を担う。このように、第１デジタル信号を出力するＡＤ変換回路と、第２デジタル信号を出力するＡＤ変換回路とを撮像装置に設けてもよい。このような構成によっても、撮像領域ＲＡ中のある行の画素からのリセット信号の読出しに並行して、他のある行の画素からの画素信号の読出しを実行することができる。したがって、リセット信号の読出しの期間と画素信号の読出しの期間との間のオーバーラップが可能になり、フレームレートを柔軟に変更することができる。また、第１フレームメモリ１７１に保持しておいた第１デジタル信号と、その第１デジタル信号に対応する第２デジタル信号との差分を画像処理回路１７０Ａによって算出することにより、これらの信号に混入したリセットノイズを実効的にキャンセルすることができる。なお、図６および図７を参照しながら説明したように、第１ＡＤ変換回路１４１からの第１デジタル信号の出力のタイミングと、第２ＡＤ変換回路１４２からの第２デジタル信号の出力のタイミングとは、一致していてもよいし、ずれていてもよい。

【0102】

あるいは、以下に例示するように、各画素と出力信号線の組との間に代えて、出力信号線の組と２つのＡＤ変換回路との間に信号切替え回路を配置してもよい。図１５は、本開示の第１の実施形態による撮像装置の他の変形例を示す。図１４を参照しながら説明した撮像装置１００Ｂと比較して、図１５に示す撮像装置１００Ｃでは、撮像領域ＲＡ中の同一列に属する画素のうちの一部が、第１出力信号線Ｓ_ｊに接続され、残余の画素が、第２出力信号線Ｔ_ｊに接続されている。図１４に示す例とは異なり、各画素と第１出力信号線Ｓ_ｊおよび第２出力信号線Ｔ_ｊの組との間には、第１信号切替え回路３１は配置されていない。この例では、第１出力信号線Ｓ_ｊおよび第２出力信号線Ｔ_ｊの組と第１ＡＤ変換回路１４１との間に第１信号切替え回路３３が接続され、また、第１出力信号線Ｓ_ｊおよび第２出力信号線Ｔ_ｊの組と第２ＡＤ変換回路１４２との間に第２信号切替え回路３４が接続されている。

【0103】

第１信号切替え回路３３および第２信号切替え回路３４は、例えば、制御回路２２０からの駆動信号Ｄｔに基づき、出力信号線の接続をＡＤ変換回路とソースフォロワ電源との間で切り替える。図１５に示すように、第１信号切替え回路３３および第２信号切替え回路３４のそれぞれは、四路スイッチと同様に動作するように構成され得る。ただし、これらの動作は、第１信号切替え回路３３および第２信号切替え回路３４の間で相補的である。ここで、「第１信号切替え回路３３および第２信号切替え回路３４が相補的に動作する」とは、第１信号切替え回路３３および第２信号切替え回路３４の一方が第１出力信号線Ｓ_ｊまたは第２出力信号線Ｔ_ｊの一方とＡＤ変換回路との間の接続を確立したとき、第１信号切替え回路３３および第２信号切替え回路３４の他方がその出力信号線とソースフォロワ電源との間の接続を確立することを意味する。例えば第１信号切替え回路３３が第１出力信号線Ｓ_ｊと第１ＡＤ変換回路１４１との間の接続を確立したとき、第２信号切替え回路３４は、第１出力信号線Ｓ_ｊとソースフォロワ電源との間の接続を確立する。このとき、第１信号切替え回路３３は、第２出力信号線Ｔ_ｊとソースフォロワ電源との間の接続を確立した状態にあり、かつ、第２信号切替え回路３４は、第２出力信号線Ｔ_ｊと第２ＡＤ変換回路１４２との間の接続を確立した状態にある。

【0104】

したがって、第１ＡＤ変換回路１４１が、第１出力信号線Ｓ_ｊを介してある第１画素に接続されることにより例えば第１画素から出力されたリセット信号のアナログ－デジタル変換を実行するとき、第２ＡＤ変換回路１４２は、第２出力信号線Ｔ_ｊを介して他のある第２画素に接続されることにより、第２画素から出力された画素信号のアナログ－デジタル変換を並行して実行する。ここで、図１５中に点線で模式的に示すように第１信号切替え回路３３および第２信号切替え回路３４における接続を切り替えたとする。この場合、第１ＡＤ変換回路１４１は、第２出力信号線Ｔ_ｊを介して第２画素に接続されることにより第２画素から出力されたリセット信号のアナログ－デジタル変換を実行することができ、第２ＡＤ変換回路１４２は、第１出力信号線Ｓ_ｊを介して第１画素に接続されることにより、第１画素から出力された画素信号のアナログ－デジタル変換を並行して実行することができる。

【0105】

すなわち、図１４に示す例と同様に、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２の一方は、各画素から読み出されるリセット信号のアナログ－デジタル変換を担い、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２の他方は、各画素から読み出される画素信号のアナログ－デジタル変換を担う。なお、図１５に示す例では、撮像領域ＲＡの偶数行に位置する画素を第１出力信号線Ｓ_ｊに接続し、撮像領域ＲＡの奇数行に位置する画素を第２出力信号線Ｔ_ｊに接続している。しかしながら、出力信号線に対する画素の接続は、この例に限定されず、複数の画素Ｐｘのうちの一部が第１出力信号線Ｓ_ｊに接続され、残余の画素が第２出力信号線Ｔ_ｊに接続されていればよい。

【0106】

（第２の実施形態）
図１６は、本開示の第２の実施形態による撮像装置の例示的な構成を概略的に示す。図１に示す撮像装置１００Ａと比較して、図１６に示す撮像装置１００Ｄは、画像処理回路１７０Ａに代えて画像処理回路１７０Ｂを有する。図１６に模式的に示すように、画像処理回路１７０Ｂは、第１フレームメモリ１７１に加えて第２フレームメモリ１７２を有する。

【0107】

第１フレームメモリ１７１が、リセットレベルを表現するリセット信号から生成される第１デジタル信号を一時的に保持することに対し、第２フレームメモリ１７２は、例えば、被写体の像を表現する画素信号から生成される第２デジタル信号を一時的に保持する。画像処理回路１７０Ｂは、第２フレームメモリ１７２に保持された、１フレームの画像データに相当する第２デジタル信号と、第１フレームメモリ１７１に保持しておいた第１デジタル信号との差分を算出し、出力する。第１フレームメモリ１７１に加えて、１フレーム分の第２デジタル信号を一時的に保持する第２フレームメモリ１７２を撮像装置中に設けておくことにより、例えば、次のフレーム期間に取得された画素信号に対応するデジタル信号と、第２フレームメモリ１７２に保持された第２デジタル信号との差分を得ることも可能になる。あるいは、あるフレーム期間に関するリセット信号に対応するデジタル信号を第１フレームメモリ１７１に一時的に保持させ、次のフレーム期間に関するリセット信号に対応するデジタル信号を第２フレームメモリ１７２に一時的に保持させることも可能になる。

【0108】

（第２の実施形態の変形例）
図１７は、本開示の第２の実施形態による撮像装置の変形例を示す。図１７に例示する構成において、図１７に示す各画素Ｐｘは、図１４に示す態様と同様の接続を有する。すなわち、図１７に示す撮像装置１００Ｅの各画素Ｐｘは、第１ＡＤ変換回路１４１に接続された第１出力信号線Ｓ_ｊおよび第２ＡＤ変換回路１４２に接続された第２出力信号線Ｔ_ｊに第１信号切替え回路３１を介して電気的に接続されている。

【0109】

図１４を参照しながら説明した接続によれば、第１出力信号線Ｓ_ｊには、画素の読出し回路２０から読み出されたリセット信号が出力され、他方、第２出力信号線Ｔ_ｊには、画素の読出し回路２０から読み出された画素信号が出力される。すなわち、第１ＡＤ変換回路１４１は、第１デジタル信号を第１インターフェース１６１に出力し、第２ＡＤ変換回路１４２は、第２デジタル信号を第２インターフェース１６２に出力する。したがって、図１７に示す例において、第１インターフェース１６１および第２インターフェース１６２は、それぞれ、第１デジタル信号および第２デジタル信号の出力ポートとして機能する。

【0110】

第１インターフェース１６１から出力される第１デジタル信号は、第１フレームメモリ１７１に格納される。他方、第２インターフェース１６２から出力される第２デジタル信号は、第２フレームメモリ１７２に格納される。したがって、各画素からの出力に対応したデジタル信号のうち、第１デジタル信号を第１フレームメモリ１７１に格納させ、第２デジタル信号を第２フレームメモリ１７２に格納させることができる。

【0111】

図１８は、本開示の第２の実施形態による撮像装置の他の変形例を示す。図１８に示す撮像装置１００Ｆは、複数の画素Ｐｘを含む撮像領域ＲＡおよび画像処理回路１７０Ｂに加えて、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２と、第１フレームメモリ１７１および第２フレームメモリ１７２との間に電気的に接続されたデータセレクタ３５を有する。

【0112】

図１８に例示する構成において、撮像装置１００Ｆの画素Ｐｘは、図８に示す態様と同様の接続を有する。すなわち、撮像領域ＲＡの偶数行に位置する画素は、第１出力信号線Ｓ_ｊを介して第１ＡＤ変換回路１４１に接続されており、他方、撮像領域ＲＡの奇数行に位置する画素は、第２出力信号線Ｔ_ｊを介して第２ＡＤ変換回路１４２に接続されている。したがって、例えば第１ＡＤ変換回路１４１からは、撮像領域ＲＡの偶数行に位置する画素に関する第１デジタル信号と第２デジタル信号とがデータセレクタ３５に出力される。

【0113】

データセレクタ３５は、第１ＡＤ変換回路１４１から受け取った信号のうち、第１デジタル信号を第１インターフェース１６１に選択的に出力する。その結果、撮像領域ＲＡの偶数行に位置する画素に関する第１デジタル信号が第１フレームメモリ１７１に格納される。また、データセレクタ３５は、第１ＡＤ変換回路１４１から受け取った信号のうち、第２デジタル信号を第２インターフェース１６２に選択的に出力する。すなわち、撮像領域ＲＡの奇数行に位置する画素に関する第２デジタル信号は、第２フレームメモリ１７２に格納される。同様にして、データセレクタ３５は、第２ＡＤ変換回路１４２から受け取った信号のうち、第１デジタル信号を第１インターフェース１６１に選択的に出力し、第２デジタル信号を第２インターフェース１６２に選択的に出力する。すなわち、ここでは、第１インターフェース１６１および第２インターフェース１６２は、それぞれ、第１デジタル信号および第２デジタル信号の出力ポートとして機能している。

【0114】

このように、データセレクタ３５は、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２からの入力が、リセット信号に対応した第１デジタル信号であるか画素信号に対応した第２デジタル信号であるかに応じて、これらＡＤ変換回路からの信号を第１インターフェース１６１および第２インターフェース１６２のいずれかに出力する。これにより、第１デジタル信号および第２デジタル信号を振り分けて、第１デジタル信号を第１フレームメモリ１７１に格納させ、第２デジタル信号を第２フレームメモリ１７２に格納させることができる。第１ＡＤ変換回路１４１から受け取った信号が第１デジタル信号であるか第２デジタル信号であるかに応じた動作は、例えば、制御回路２２０からの駆動信号に基づいて第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２に同期してデータセレクタ３５を動作させることにより可能である。

【0115】

図１９は、本開示の第２の実施形態による撮像装置のさらに他の変形例を示す。図１８に示す撮像装置１００Ｆと比較して、図１９に示す撮像装置１００Ｇでは、データセレクタ３５が、第１インターフェース１６１および第２インターフェース１６２と、第１フレームメモリ１７１および第２フレームメモリ１７２との間に電気的に接続されている。図１８を参照しながら説明した例と同様に、この例でも、データセレクタ３５により、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２から出力される第１デジタル信号および第２デジタル信号は、それぞれ、第１フレームメモリ１７１および第２フレームメモリ１７２に入力される。なお、第１ＡＤ変換回路１４１からの第１デジタル信号の出力時、第２ＡＤ変換回路１４２からは第２デジタル信号が並行して出力され得、第１ＡＤ変換回路１４１からの第２デジタル信号の出力時、第２ＡＤ変換回路１４２からは第１デジタル信号が並行して出力され得る。

【0116】

（撮像装置１００Ｄ～１００Ｇの例示的な駆動方法）
ここで、第１フレームメモリ１７１に加えて第２フレームメモリ１７２を有する撮像装置の動作例を説明する。図２０は、第１フレームメモリ１７１および第２フレームメモリ１７２を有する撮像装置の動作の一例を示す。図２０では、ｋ番目、（ｋ＋１）番目および（ｋ＋２）番目の各フレーム期間における動作を模式的に示している。

【0117】

図２０に示す例において、ｋ番目のフレーム期間は、第０行Ｒ_０の画素に関するリセット信号の読出しの開始である時刻ｔ６から、第５行Ｒ_５の画素に関する画素信号の読出しの完了である時刻ｔ１４までの期間であり、その長さは、１Ｈ期間の８倍である。このうち、画素信号の読出しの期間は、ＶＤのパルスの立ち上がりに基づき時刻ｔ８に開始され、時刻ｔ１４で終了している。

【0118】

図２０に模式的に示すように、ここでは、リセット信号読出しの期間の一部と、画素信号読出しの期間の一部とがオーバーラップしている。例えば時刻ｔ８から時刻ｔ９の１Ｈ期間に注目すると、第２行Ｒ_２の画素からのリセット信号の読出しと並行して、第０行Ｒ_０の画素からの画素信号の読出しが実行されている。読み出されたリセット信号をアナログ－デジタル変換することにより得られる第１デジタル信号は、第１フレームメモリ１７１に一時的に保持され、読み出された画素信号をアナログ－デジタル変換することにより得られる第２デジタル信号は、第２フレームメモリ１７２に一時的に保持される。

【0119】

本実施形態のように、第１フレームメモリ１７１および第２フレームメモリ１７２を撮像装置に設ける構成によれば、第１デジタル信号および第２デジタル信号のフレームメモリへの格納を行単位で実行できる。そのため、リセット信号読出しの期間の一部と、画素信号読出しの期間の一部とのオーバーラップを許容しながら、例えば、複数の画素Ｐｘの全ての行に関するリセット信号の読出しおよび画素信号の読出しが完了してから第１デジタル信号および第２デジタル信号の差分を実行することができる。したがって、露光期間の短縮に有利である。本実施形態によれば、例えば、露光期間を１Ｖ期間よりも短くし得る。

【0120】

この例では、ｋ番目のフレーム期間が１Ｈ期間の８倍の長さを有することに対して、（ｋ＋１）番目のフレーム期間の長さは、１Ｈ期間の１０倍であり、（ｋ＋２）番目のフレーム期間の長さは、１Ｈ期間の１２倍である。ここでは、複数の画素Ｐｘの列ごとに第１出力信号線Ｓ_ｊおよび第２出力信号線Ｔ_ｊが配置されていることに対応して、複数の画素Ｐｘの同一列から一度に２つの画素に関する信号の読出しが可能である。したがって、図２０中に太い破線で示すように、（ｋ＋１）番目および（ｋ＋２）番目のフレーム期間に関して、各行のリセット信号の読出しを１Ｈ期間の２倍まで後ろにずらして露光期間を短縮できる。なお、露光期間の短縮は、暗い環境から急に明るい環境に移ったときの撮影に有用である。

【0121】

逆に、露光期間を拡大した場合には、連続する２つのフレーム期間の間で、前のフレーム期間に関するリセット信号の読出しの期間と、後のフレーム期間に関するリセット信号の読出しの期間とがオーバーラップすることも起こり得る。この場合、２つのフレーム期間の一方におけるリセット信号の読出しに関し、一部の行についてリセット信号を適切に読み出せないことがあり得る。したがって、露光期間の拡大に関しては、連続する２つのフレーム期間の間でリセット信号の読出しの期間のオーバーラップが発生しないように、露光期間の拡大が可能な範囲を予め設定しておいてもよい。

【0122】

なお、露光期間を縮小する場合に、互いに隣接するブランキング期間が短いと、例えば、先のフレーム期間中のある行の画素に関するリセット信号の読出しおよび他のある行に関する画素信号の読出しと、後のフレーム期間中のさらに他のある行の画素に関するリセット信号の読出しとがオーバーラップすることが生じ得る。そのような場合、先のフレーム期間および後のフレーム期間の一方において、複数の画素の一部の行に関するリセット信号を取得できないことがあり得る。

【0123】

例えば、相異なる２行に関するリセット信号の読出しと、さらに他の行に関する画素信号の読出しのタイミングが同一の１Ｈ期間となる場合、先のフレーム期間についてのリセット信号の取得を優先させてもよい。この場合、後のフレーム期間に関して、信号の読出し期間が重複した行から読み出される画素信号については無効データとして扱えばよい。あるいは、先のフレーム期間について取得されたリセットレベルを後のフレーム期間に再び使用してもよい。これとは逆に、後のフレーム期間についてのリセット信号の取得を優先させる場合には、先のフレーム期間に関して、信号の読出し期間が重複した行から読み出される画素信号を無効データとして扱うか、先のフレーム期間よりもさらに１つ前のフレーム期間について取得されたリセットレベルを使用すればよい。

【0124】

なお、図１２に示す接続態様のように、複数の画素Ｐｘの列ごとに３以上の出力信号線を設け、それら出力信号線に個別にＡＤ変換回路を接続することにより、３行以上の画素からの並列的なアナログ信号の読出しを許容することが可能になる。図２２は、複数の画素Ｐｘの列ごとに３以上のＡＤ変換回路を配置した構成における信号読出し動作の一例を模式的に示す。図２２に示す動作は、例えば、図１６を参照して説明した例のように２つのフレームメモリを有する撮像装置に、図１２に示すような、画素とＡＤ変換回路との間の接続を適用した構成のもとで可能である。

【0125】

図２１に示す例では、ｋ番目のフレーム期間の一部と、（ｋ＋１）番目のフレーム期間の一部とがオーバーラップしている。図２１に示す例において例えば時刻ｔ９から時刻ｔ１０までの１Ｈ期間に注目すると、ｋ番目のフレーム期間に関する第３行Ｒ_３の画素からのリセット信号の読出しと第１行Ｒ_１の画素からの画素信号の読出しとに、（ｋ＋１）番目のフレーム期間に関する第０行Ｒ_０の画素からのリセット信号の読出しがオーバーラップしている。

【0126】

ここで、図１２に例示する接続のように、第０行Ｒ_０の画素、第１行Ｒ_１の画素、第２行Ｒ_２の画素および第３行Ｒ_３の画素がそれぞれ第１出力信号線Ｓ_ｊ、第２出力信号線Ｔ_ｊ、第３出力信号線Ｕ_ｊおよび第４出力信号線Ｖ_ｊを介して第１ＡＤ変換回路１４１、第２ＡＤ変換回路１４２、第３ＡＤ変換回路１４３および第４ＡＤ変換回路１４４に接続されているとする。このような接続によれば、ｋ番目のフレーム期間に関する第３行Ｒ_３の画素からのリセット信号および第１行Ｒ_１の画素からの画素信号に加えて、（ｋ＋１）番目のフレーム期間に関する第０行Ｒ_０の画素からのリセット信号を相異なる出力信号線を介して並列的に読み出すことができる。すなわち、複数の画素の３以上の行から並行してアナログ信号を読み出すことができる。

【0127】

第１出力信号線Ｓ_ｊ、第２出力信号線Ｔ_ｊおよび第４出力信号線Ｖ_ｊを介して個別に読み出されたアナログ信号は、第１ＡＤ変換回路１４１、第２ＡＤ変換回路１４２および第４ＡＤ変換回路１４４によってデジタル信号に変換される。アナログ－デジタル変換によって生成されたデジタル信号のうち、例えば、リセット信号に対応した第１デジタル信号は、第１フレームメモリ１７１に格納され、画素信号に対応した第２デジタル信号は、第２フレームメモリ１７２に格納される。第１デジタル信号と第２デジタル信号との間の振り分けは、図１８および図１９を参照して説明したように、第１フレームメモリ１７１および第２フレームメモリ１７２の前段に例えばデータセレクタ３５を接続することにより、可能である。

【0128】

（その他の変形例）
図２２は、撮像装置のさらに他の変形例を模式的に示す。図２２に示す撮像装置１００Ｈは、図１６を参照しながら説明した撮像装置１００Ｄと同様に、画像処理回路１７０Ｂを有しており、さらに、画像処理回路１７０Ｂに接続された周波数逓倍器１７５を有する。ただし、図１６に示す撮像装置１００Ｄと比較して、撮像装置１００Ｈは、第２出力信号線Ｔ_ｊを有しておらず、したがって、第２ＡＤ変換回路１４２、第２インターフェース１６２なども有しない。画像処理回路１７０Ｂに代えて画像処理回路１７０Ａを適用してもよいことは言うまでもない。

【0129】

図２２に模式的に示すように、撮像装置１００Ｈは、複数の画素Ｐｘの複数の列に対応して設けられた複数の第１出力信号線Ｓ_ｊを有する。複数の第１出力信号線Ｓ_ｊのそれぞれには、撮像領域の同一列に属する２以上の画素の読出し回路２０が接続される。複数の第１出力信号線Ｓ_ｊが第１ＡＤ変換回路１４１に接続される点は、これまでに説明した例と同様である。

【0130】

周波数逓倍器１７５は、画像処理回路１７０Ｂからの水平同期信号を入力として、水平同期信号よりも短い周期のパルス列を生成する。このパルス列は、水平同期信号のパルスの間隔を等分した間隔を有しており、周波数逓倍器１７５から制御回路２２０に送られる。周波数逓倍器１７５は、典型的には、ＰＬＬ（phase locked loop）を利用した周波数逓倍を実行する回路である。周波数逓倍器１７５は、画像処理回路１７０Ｂまたは１７０Ａの一部であってもよいし、行走査回路１３０の一部であってもよい。

【0131】

図２３は、図２２に示す撮像装置１００Ｈの動作の一例を模式的に示す。図２３中、上から３番目のチャートは、周波数逓倍器１７５から出力される信号ＭＤのパルスを模式的に示している。ここでは、信号ＭＤのパルスは、水平同期信号ＨＤのパルスの（１／２）倍の周期を有している。

【0132】

図２３中に示された例えばｋ番目のフレームに注目すると、リセット信号の読出し期間の一部と、画素信号の読出し期間の一部とがオーバーラップしている。ここで、このフレーム期間の例えば時刻ｔ３から時刻ｔ４までの期間に注目すると、この１Ｈ期間の前半において第０行Ｒ_０の画素からの画素信号の読出しが実行され、この１Ｈ期間の後半に第２行Ｒ_２の画素からのリセット信号の読出しが実行されている。すなわち、複数の画素Ｐｘの同一列に属するある行の画素からの画素信号の読出しと、他のある行の画素からのリセット信号の読出しとを同一の１Ｈ期間内に実行している。

【0133】

読み出されたリセット信号および画素信号は、第１ＡＤ変換回路１４１によってそれぞれ第１デジタル信号および第２デジタル信号に変換される。これらのうち少なくとも第１デジタル信号は、第１フレームメモリ１７１に保持される。このとき、第２デジタル信号を第２フレームメモリ１７２に保持させてもよい。画像処理回路１７０Ｂは、全ての行に関する画素信号の読出しの完了後、各画素に関して、第２デジタル信号と、第１フレームメモリ１７１に保持しておいた第１デジタル信号との差分を出力する。この差分処理により、これらの信号に重畳されていたリセットノイズの影響を実質的にキャンセルすることができる。

【0134】

この例のように、水平同期信号ＨＤのパルスよりも高い周波数を有する第２のパルス列を生成して、第２のパルス列に基づいて画素からのアナログ信号の読出しを実行してもよい。水平同期信号ＨＤのパルス列よりも細かい間隔でアナログ信号の読出しを行うことにより、複数の画素Ｐｘの各列に２以上の出力信号線を設けることなく、上述した各例と同様に、リセットノイズの影響をキャンセルしながらもフレームレートの柔軟な変更を可能とするという効果が得られる。

【0135】

図２３に示す例では、例えば時刻ｔ６を跨ぐ１Ｈ期間に注目すればわかるように、あるフレーム期間に関するリセット信号の読出しを、そのフレーム期間の１つ前のフレーム期間における画素信号の読出しよりも先に実行し得る。したがって、より簡単な回路構成でありながら、２つのフレーム期間の間のブランキング期間を短縮してフレームレートを短縮し得る。

【0136】

なお、図２２に示す撮像装置１００Ｈは、第１フレームメモリ１７１および第２フレームメモリ１７２を含む画像処理回路１７０Ｂを有している。このような構成において、第１インターフェース１６１と画像処理回路１７０Ｂとの間に上述のデータセレクタ３５を介在させてもよい。あるいは、第１デジタル信号を選択的に出力するインターフェースと第２デジタル信号を選択的に出力するインターフェースとを設けておき、これらのインターフェースと第１ＡＤ変換回路１４１との間にデータセレクタ３５を介在させてもよい。

【0137】

以上に説明したように、本開示の典型的な実施形態によれば、複数の画素Ｐｘの各列に第１出力信号線Ｓ_ｊおよび第２出力信号線Ｔ_ｊの組を配置しているので、同一列に属するある行の画素からリセット信号を読み出しながら、その列に属する他のある行の画素からの画素信号の読出しを並行して実行できる。さらに、複数の画素Ｐｘの各列に対応させて第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２を配置しているので、第１ＡＤ変換回路１４１および第２ＡＤ変換回路１４２の一方または両方を利用して、撮像領域中のある画素に関するリセット信号および画素信号を順次にデジタル信号に変換できる。さらに、リセット信号に対応した第１デジタル信号をフレームメモリに格納しておき、画素信号に対応した第２デジタル信号との間の差分を算出することにより、フレームレートの短縮とリセットノイズの影響の実質的なキャンセルとを両立させることができる。

【0138】

なお、図１および図１６では、行走査回路１３０、制御回路２２０、第１ＡＤ変換回路１４１、第２ＡＤ変換回路１４２、第１デジタルメモリ１５１、第２デジタルメモリ１５２、第１インターフェース１６１および第２インターフェース１６２が、複数の画素Ｐｘの形成された半導体基板１１０上に配置された構成を例示している。すなわち、複数の画素Ｐｘの形成された半導体基板１１０、行走査回路１３０、制御回路２２０、第１ＡＤ変換回路１４１、第２ＡＤ変換回路１４２、第１デジタルメモリ１５１、第２デジタルメモリ１５２、第１インターフェース１６１および第２インターフェース１６２は、これらが一体とされたパッケージの形で提供され得る。これらの回路の一部または全部は、各画素Ｐｘの読出し回路２０に加えて半導体基板１１０に一体的に形成されてもよい。すなわち、これらの回路は、各画素Ｐｘの読出し回路２０の形成のプロセスと同様のプロセスを適用して半導体基板１１０に形成され得る。例えば、制御回路２２０は、半導体基板１１０に形成された集積回路であってもよい。ただし、これらの回路の全部が、各画素Ｐｘとともに半導体基板１１０に一体的に形成されることは、必須ではない。これらの回路の一部または全部が、各画素Ｐｘの形成された半導体基板１１０とは異なる基板上に配置されることもあり得る。

【0139】

上述の制御回路２２０の機能および画像処理回路１７０Ａ、１７０Ｂの機能は、汎用の処理回路とソフトウェアとの組み合わせによって実現されてもよいし、このような処理に特化したハードウェアによって実現されてもよい。制御回路２２０が、画像処理回路１７０Ａ、１７０Ｂの処理結果に応じた、露光時間に関する設定を画像処理回路１７０Ａ、１７０Ｂから受け取り、露光時間に関する設定に応じた駆動信号を行走査回路１３０、第１ＡＤ変換回路１４１、第２ＡＤ変換回路１４２などに供給するように構成されていてもよい。

【0140】

また、画像処理回路１７０Ａおよび１７０Ｂは、半導体基板１１０に配置された回路群とは別個のチップまたはパッケージの形で撮像装置に設けられてもよい。半導体基板１１０を含むこれらの基板は、積層された形で提供されてもよい。第１フレームメモリ１７１および／または第２フレームメモリ１７２が、画像処理回路１７０Ａまたは１７０Ｂとは別個のチップまたはパッケージの形で撮像装置内に配置されていてもよい。あるいは、画像処理回路１７０Ａ、１７０Ｂが半導体基板１１０上に配置されてもかまわない。画像処理回路１７０Ａ、１７０Ｂが制御回路２２０の一部であってもよい。画像処理回路１７０Ａ、１７０Ｂまたは制御回路２２０が、距離計測演算、波長情報分離などの処理を実行するように構成されてもよい。

【0141】

本開示の実施形態による撮像装置は、複数の画素Ｐｘが形成された半導体基板１１０および画像処理回路１７０Ａまたは１７０Ｂが一体とされたパッケージの形で提供されてもよい。本開示の実施形態による撮像装置は、イメージセンサのチップの形態であってもよいし、カメラの形態であってもよい。

【産業上の利用可能性】

【0142】

本開示の実施形態は、例えば、デジタルスチルカメラ、デジタルビデオカメラ、医療用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラ、測距カメラ、顕微鏡カメラ、ドローンと呼ばれる無人航空機用カメラ、ロボット用カメラなどの種々のカメラおよびカメラシステムに用いることができる。車両搭載用カメラは、例えば、車両が安全に走行するための、制御装置に対する入力として利用され得る。あるいは、車両が安全に走行するための、オペレータの支援に利用され得る。

【符号の説明】

【0143】

１０ 光電変換部
２０ 読出し回路
３１、３３ 第１信号切替え回路
３４ 第２信号切替え回路
３５ データセレクタ
１００Ａ～１００Ｈ 撮像装置
１１０ 半導体基板
１２０ 回路基板
１３０ 行走査回路
１４１ 第１ＡＤ変換回路
１４２ 第２ＡＤ変換回路
１４３ 第３ＡＤ変換回路
１４４ 第４ＡＤ変換回路
１４５ カラム信号処理回路
１６１ 第１インターフェース
１６２ 第２インターフェース
１７０Ａ、１７０Ｂ 画像処理回路
１７１ 第１フレームメモリ
１７２ 第２フレームメモリ
１７５ 周波数逓倍器
２２０ 制御回路
Ｐｘ、Ｐｘ１～Ｐｘ４ 画素
Ｓ_ｊ 第１出力信号線
Ｔ_ｊ 第２出力信号線
Ｕ_ｊ 第３出力信号線
Ｖ_ｊ 第４出力信号線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】