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特許7603340薄膜トランジスタ、表示装置、および薄膜トランジスタの製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-12
(45)【発行日】2024-12-20
(54)【発明の名称】薄膜トランジスタ、表示装置、および薄膜トランジスタの製造方法
(51)【国際特許分類】
H01L 29/786 20060101AFI20241213BHJP
H01L 21/336 20060101ALI20241213BHJP
H01L 21/28 20060101ALI20241213BHJP
H01L 29/417 20060101ALI20241213BHJP
H10K 59/12 20230101ALI20241213BHJP
H10K 50/84 20230101ALI20241213BHJP
【ＦＩ】
H01L29/78 618F
H01L29/78 618B
H01L29/78 618A
H01L29/78 627F
H01L29/78 618Z
H01L29/78 619A
H01L29/78 616V
H01L21/28 301B
H01L29/50 M
H10K59/12
H10K50/84
【請求項の数】
26
(21)【出願番号】P 2023500946
(86)(22)【出願日】2022-02-18
(86)【国際出願番号】 JP2022006733
(87)【国際公開番号】W WO2022176986
(87)【国際公開日】2022-08-25
【審査請求日】2023-07-10
(31)【優先権主張番号】P 2021026653
(32)【優先日】2021-02-22
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2021174071
(32)【優先日】2021-10-25
(33)【優先権主張国・地域又は機関】JP
【新規性喪失の例外の表示】特許法第３０条第２項適用 ▲１▼発行日 令和３年７月３０日 ▲２▼刊行物 ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ．４２，Ｎｏ．９，ＳＥＰＴＥＭＢＥＲ ２０２１， Ｐａｇｅｓ １３１９－１３２２ ▲１▼発行日 令和３年１１月２２日 ▲２▼刊行物 Ｎａｔｕｒｅ Ｅｌｅｃｔｒｏｎｉｃｓ Ｖｏｌｕｍｅ ４ Ｉｓｓｕｅ １１， Ｎｏｖｅｍｂｅｒ ２０２１， Ｐａｇｅｓ ８００－８０７， ａｎｄ Ｓｕｐｐｌｅｍｅｎｔａｒｙ Ｉｎｆｏｒｍａｔｉｏｎ
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和２年度、文部科学省、科学技術試験研究委託事業、産業技術力強化法第１７条の適用を受ける特許出願
(73)【特許権者】
【識別番号】503360115
【氏名又は名称】国立研究開発法人科学技術振興機構
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】細野 秀雄
(72)【発明者】
【氏名】金 正煥
(72)【発明者】
【氏名】雲見 日出也
【審査官】市川 武宜
(56)【参考文献】
【文献】特開２０１６－２２５６０２（ＪＰ，Ａ）
【文献】特開２０１６－１７１２８２（ＪＰ，Ａ）
【文献】特開２０１２－２２２１７６（ＪＰ，Ａ）
【文献】特開２０１４－１５８０１８（ＪＰ，Ａ）
【文献】特開２０１０－２５１７３５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／４１７
Ｈ０１Ｌ ２９／７８６
Ｈ１０Ｋ ５０／８４
Ｈ１０Ｋ ５９／１２
(57)【特許請求の範囲】
【請求項1】
基板上に形成された薄膜トランジスタであって、少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成され、電界効果移動度が２０ｃｍ２／Ｖｓ以上であるチャネルと、
前記基板と前記チャネルとの間に配置されたゲート電極と、
前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、
前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、
を含み、
前記チャネルの表面から深さ５ｎｍまでの範囲における炭素原子の平均濃度が１．５×１０２１ｃｍ－３以下である、薄膜トランジスタ。
【請求項2】
基板上に形成された薄膜トランジスタであって、ゲート電極と、
前記基板と前記ゲート電極との間に配置され、少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成され、電界効果移動度が２０ｃｍ２／Ｖｓ以上であるチャネルと、
前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、
前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、
を含み、
前記チャネルの表面から深さ５ｎｍまでの範囲における炭素原子の平均濃度が１．５×１０２１ｃｍ－３以下である、薄膜トランジスタ。
【請求項3】
基板上に形成された薄膜トランジスタであって、少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成され、電界効果移動度が２０ｃｍ２／Ｖｓ以上であるチャネルと、
前記基板と前記チャネルとの間に配置されたゲート電極と、
前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、
前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、
を含み、
前記チャネルの表面から深さ５ｎｍまでの範囲における炭素原子の最大濃度が１９ａｔ％以下である、薄膜トランジスタ。
【請求項4】
基板上に形成された薄膜トランジスタであって、ゲート電極と、
前記基板と前記ゲート電極との間に配置され、少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成され、電界効果移動度が２０ｃｍ２／Ｖｓ以上であるチャネルと、
前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、
前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、
を含み、
前記チャネルの表面から深さ５ｎｍまでの範囲における炭素原子の最大濃度が１９ａｔ％以下である、薄膜トランジスタ。
【請求項5】
前記金属酸化物半導体層のうち、前記ソース電極と接続された表面および前記ドレイン電極と接続された表面は、前記チャネルの表面よりも炭素原子の濃度が高い、請求項１から４のいずれかに記載の薄膜トランジスタ。
【請求項6】
絶縁性を有し前記チャネルを覆うパッシベーション層をさらに含み、前記パッシベーション層の電子親和力は、前記金属酸化物半導体層の電子親和力よりも小さい、請求項１から４のいずれかに記載の薄膜トランジスタ。
【請求項7】
絶縁性を有し前記チャネルを覆うパッシベーション層をさらに含み、前記パッシベーション層は、亜鉛（Ｚｎ）およびシリコン（Ｓｉ）を含む金属酸化物層である、請求項１から４のいずれかに記載の薄膜トランジスタ。
【請求項8】
前記金属酸化物半導体層は、錫（Ｓｎ）および亜鉛（Ｚｎ）をさらに含む、請求項６に記載の薄膜トランジスタ。
【請求項9】
基板上に形成された薄膜トランジスタであって、少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成され、電界効果移動度が２０ｃｍ２／Ｖｓ以上であるチャネルと、
ゲート電極と、
前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、
前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、
絶縁性を有し、前記チャネルを覆うパッシベーション層と、
を含み、
前記パッシベーション層は、亜鉛（Ｚｎ）およびシリコン（Ｓｉ）を含む金属酸化物層であり、
前記パッシベーション層の電子親和力は、前記金属酸化物半導体層の電子親和力よりも小さい、薄膜トランジスタ。
【請求項10】
前記ゲート電極は前記基板と前記チャネルとの間に配置され、
前記パッシベーション層は前記チャネルにおけるバックチャネル側表面を覆う、請求項９に記載の薄膜トランジスタ。
【請求項11】
前記金属酸化物半導体層は、亜鉛（Ｚｎ）およびシリコン（Ｓｉ）の両方を含む場合を除く金属酸化物である、請求項９に記載の薄膜トランジスタ。
【請求項12】
前記金属酸化物半導体層が、錫（Ｓｎ）および亜鉛（Ｚｎ）をさらに含む請求項９に記載の薄膜トランジスタ。
【請求項13】
基板上に形成された薄膜トランジスタであって、
少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成され、電界効果移動度が２０ｃｍ ２ ／Ｖｓ以上であるチャネルと、
ゲート電極と、
前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、
前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、
絶縁性を有し、前記チャネルを覆うパッシベーション層と、
を含み、
前記ソース電極および前記ドレイン電極に対する前記ゲート電極の電圧がＶｔｈ－２０Ｖになるように制御し、温度を６０℃とし、暗状態で３６００秒維持した場合に、閾値のシフト量が０．５Ｖ以下であり、
前記パッシベーション層の電子親和力は、前記金属酸化物半導体層の電子親和力よりも小さい、薄膜トランジスタ。
【請求項14】
前記パッシベーション層の電子親和力は２．０ｅＶ以上４．０ｅＶ以下の範囲内であり、該パッシベーション層のイオン化ポテンシャルは６．０ｅＶ以上８．５ｅＶ以下の範囲内である、請求項９または１３に記載の薄膜トランジスタ。
【請求項15】
前記金属酸化物半導体層は、錫（Ｓｎ）および亜鉛（Ｚｎ）をさらに含む、請求項１から４、１３のいずれかに記載の薄膜トランジスタ。
【請求項16】
前記ソース電極および前記ドレイン電極は、耐酸化性を有する導電性材料を含む、請求項１から４、９、１３のいずれかに記載の薄膜トランジスタ。
【請求項17】
前記ソース電極および前記ドレイン電極に対する前記ゲート電極の電圧がＶｔｈ－２０Ｖになるように制御し、温度を６０℃とし、暗状態で３６００秒維持した場合に、閾値のシフト量が０．５Ｖ以下である、請求項１から４、９のいずれかに記載の薄膜トランジスタ。
【請求項18】
複数の画素回路を含み、前記複数の画素回路のそれぞれは、請求項１から４、９、１３のいずれかに記載の薄膜トランジスタを含む、表示装置。
【請求項19】
少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成され、電界効果移動度が２０ｃｍ２／Ｖｓ以上であるチャネルと、ゲート電極と、前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、を含む薄膜トランジスタを基板上に製造する方法であって、前記チャネルが露出した状態において酸素を含む雰囲気で３５０℃以上に加熱して前記チャネルの露出していた部分の表面から深さ５ｎｍまでの範囲における炭素原子の平均濃度を１．５×１０２１ｃｍ－３以下にする工程と、
前記加熱の後かつ炭素原子を含む層が前記チャネルの露出した部分に接触する前に前記チャネルを覆う絶縁層を形成する工程と、
を含む、
薄膜トランジスタの製造方法。
【請求項20】
少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成され、電界効果移動度が２０ｃｍ２／Ｖｓ以上であるチャネルと、ゲート電極と、前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、を含む薄膜トランジスタを基板上に製造する方法であって、前記チャネルが露出した状態において酸素を含む雰囲気で紫外光を照射して前記チャネルの露出していた部分の表面から深さ５ｎｍまでの範囲における炭素原子の平均濃度を１．５×１０２１ｃｍ－３以下にする工程と、
前記照射の後かつ炭素原子を含む層が前記チャネルの露出した部分に接触する前に前記チャネルを覆う絶縁層を形成する工程と、
を含む、
薄膜トランジスタの製造方法。
【請求項21】
少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成され、電界効果移動度が２０ｃｍ２／Ｖｓ以上であるチャネルと、ゲート電極と、前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、を含む薄膜トランジスタを基板上に製造する方法であって、前記チャネルが露出した状態において酸素雰囲気下のＤＣスパッタリングにより前記チャネルの露出していた部分の表面から深さ５ｎｍまでの範囲における炭素原子の平均濃度を１．５×１０２１ｃｍ－３以下にするとともに前記チャネルを覆う絶縁層を形成する工程を含む、
薄膜トランジスタの製造方法。
【請求項22】
前記金属酸化物半導体層は、錫（Ｓｎ）および亜鉛（Ｚｎ）をさらに含む、請求項１９から２１のいずれかに記載の薄膜トランジスタの製造方法。
【請求項23】
前記絶縁層は、亜鉛（Ｚｎ）およびシリコン（Ｓｉ）を含む金属酸化物層である、請求項１９から２１のいずれかに記載の薄膜トランジスタの製造方法。
【請求項24】
前記ＤＣスパッタリングにおいて用いられるターゲットは、導電性を有する金属酸化物である、請求項２１に記載の薄膜トランジスタの製造方法。
【請求項25】
前記ゲート電極は、前記基板と前記チャネルとの間に配置され、前記ソース電極および前記ドレイン電極が形成された後に、前記チャネルの表面に存在する炭素原子の少なくとも一部を脱離する、請求項１９から２１のいずれかに記載の薄膜トランジスタの製造方法。
【請求項26】
前記チャネルは、前記基板と前記ゲート電極との間に配置され、前記炭素原子から保護する絶縁層は、前記ゲート絶縁層であり、
前記ソース電極および前記ドレイン電極が形成される前に、前記チャネルの表面に存在する炭素原子の少なくとも一部を脱離する、請求項１９から２１のいずれかに記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、金属酸化物半導体を用いた薄膜トランジスタに関する。
【背景技術】
【0002】
ＩｎＧａＺｎＯ（以下、ＩＧＺＯという）に例示される金属酸化物半導体を用いた薄膜トランジスタが、ディスプレイの画素を駆動するための素子として利用されている。ＩｎとＧａの組成比が１：１のＩＧＺＯを用いた薄膜トランジスタは、１０ｃｍ２／Ｖｓ程度の移動度を有する。この移動度は、アモルファスシリコンを用いた薄膜トランジスタの移動度に比べると高いが、低温ポリシリコンを用いた薄膜トランジスタの移動度に比べると低い。
【0003】
近年、４Ｋ，８Ｋに代表されるディスプレイの高画素化・大型化により、アモルファスシリコンよりも移動度が高く、低温ポリシリコンよりも大面積での均一性に優れた薄膜トランジスタを製造することができるＩＧＺＯの採用が進んでいる。例えば、ＩＧＺＯの移動度を向上させるために、ＩｎとＧａの組成比を１：１よりもＩｎリッチとしたＩＧＺＯを用いた薄膜トランジスタが開発されている。また、次世代ディスプレイ用に、ＩＧＺＯより高い移動度を実現する金属酸化物半導体を用いた薄膜トランジスタの開発も進められている。その一つであるＩｎＳｎＺｎＯ（以下、ＩＴＺＯ）を用いた薄膜トランジスタは５０ｃｍ２／Ｖｓ程度の移動度が実現可能である。そのため、高移動度が必要な回路に使われていた薄膜トランジスタを、低温ポリシリコンからＩＴＺＯに置き換えることができる。一方、ＩＴＺＯを用いたｎ型薄膜トランジスタは、ＮＢＴＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）による閾値電圧（以下、単に閾値という場合がある。ストレス付与前の閾値をＶｔｈとして示し、ストレス付与後の閾値から付与前の閾値を引いたシフト量をΔＶｔｈとして示す。なお、ＮＢＩＳおよびＰＢＴＳの場合も閾値は同様に使用される。）のマイナスシフトが生じるという問題を有している。ｎ型薄膜トランジスタにおいて、連続した負バイアス電圧の印加により閾値がマイナスシフトするということは、負バイアス電圧の印加により当初オフ状態に制御したはずのトランジスタが時間の経過により勝手にオン状態になることを意味するので、マイナスシフト量は十分に抑制する必要がある。
【0004】
例えば、非特許文献１は、この問題を解決する方法として、薄膜トランジスタの特性を悪くするＣ＝Ｏ及びＣ－Ｏ結合などによる欠陥に対して、ＩＴＺＯのバックチャネル側へのＮ２Ｏプラズマ処理を適切な時間で行うことを開示している。
【先行技術文献】
【非特許文献】
【0005】
【文献】Ｗ．－Ｈ，Ｔｓｅｎｇ ｅｔ．ａｌ．，Ｓｏｌｉｄ－Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ １０３（２０１５），１７３－１７７
【発明の概要】
【発明が解決しようとする課題】
【0006】
非特許文献１のＦｉｇ．６によれば、ＩＴＺＯ薄膜トランジスタでは、Ｎ２Ｏプラズマ処理の時間が長くなるにつれて、ＮＢＴＳによる閾値のマイナスシフトが減少するが、該処理時間が最適値を越えると該マイナスシフトが増加する、と理解できる。すなわち、非特許文献１記載のプロセスにしたがって、閾値のマイナスシフトを抑制するためには、ＩＴＺＯのバックチャネルの表面状態を把握してそれに応じてＮ２Ｏプラズマ処理の時間を精密に制御する必要があると考えられる。Ｎ２Ｏプラズマ処理の後にパッシベーション層をＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成するときにも、Ｎ２Ｏのプラズマに曝されることで、その時間の制御がさらに難しくなっている。その結果として、このような制御を要することが製造上のばらつきを生じる原因にもなり得る。したがって、Ｎ２Ｏプラズマ処理とは別の方法によって閾値のマイナスシフトを抑制することが求められている。
【0007】
本発明の目的の一つは、Ｉｎを含む金属酸化物半導体層を用いた薄膜トランジスタにおいて生じる電圧ストレスによる閾値シフトを、効果的に抑制することにある。また、本発明の目的の一つは、ＩＴＺＯを用いた薄膜トランジスタにおいて生じるＮＢＴＳによる閾値シフトを、効果的に抑制することにある。
【課題を解決するための手段】
【0008】
一実施形態における薄膜トランジスタは、基板上に形成された薄膜トランジスタであって、少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成されたチャネルと、ゲート電極と、前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、を含む。前記チャネルの表面から深さ５ｎｍまでの範囲における炭素原子の平均濃度が１．５×１０２１ｃｍ－３以下である。平均濃度は、３．５×１０２０ｃｍ－３以下であってもよい。
【0009】
一実施形態における薄膜トランジスタは基板上に形成された薄膜トランジスタであって、少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成されたチャネルと、ゲート電極と、前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、を含む。前記チャネルの表面から深さ５ｎｍまでの範囲における炭素原子の最大濃度が１９ａｔ％以下である。最大濃度が８ａｔ％以下であってもよい。
【0010】
前記ゲート電極は、前記基板と前記チャネルとの間に配置されてもよい。
【0011】
前記ソース電極および前記ドレイン電極は、耐酸化性を有する導電性材料を含んでもよい。
【0012】
前記チャネルは、前記基板と前記ゲート電極との間に配置されてもよい。
【0013】
前記金属酸化物半導体層のうち、前記ソース電極と接続された表面および前記ドレイン電極と接続された表面は、前記チャネルの表面よりも炭素原子の濃度が高くてもよい。
【0014】
前記ソース電極および前記ドレイン電極に対する前記ゲート電極の電圧がＶｔｈ－２０Ｖになるように制御し、温度を６０℃とし、暗状態で３６００秒維持した場合に、閾値のシフト量が０．５Ｖ以下であってもよい。
【0015】
前記金属酸化物半導体層は、錫（Ｓｎ）および亜鉛（Ｚｎ）をさらに含んでもよい。
【0016】
前記チャネルを覆う絶縁性を有するパッシベーション層をさらに含んでもよい。前記パッシベーション層は、亜鉛（Ｚｎ）およびシリコン（Ｓｉ）を含む金属酸化物層であってもよい。
【0017】
一実施形態における薄膜トランジスタは基板上に形成された薄膜トランジスタであって、少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成されたチャネルと、ゲート電極と、前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、絶縁性を有し、前記チャネルを覆うパッシベーション層と、を含む。前記パッシベーション層の電子親和力は、前記金属酸化物半導体層の電子親和力よりも小さい。
【0018】
前記パッシベーション層の電子親和力は２．０ｅＶ以上４．０ｅＶ以下の範囲内であってもよい。該パッシベーション層のイオン化ポテンシャルは６．０ｅＶ以上８．５ｅＶ以下の範囲内であってもよい。
【0019】
前記パッシベーション層は、アモルファスを含んでもよい。
【0020】
前記金属酸化物半導体層は、錫（Ｓｎ）および亜鉛（Ｚｎ）をさらに含んでもよい。
【0021】
一実施形態における表示装置は、複数の画素回路を含み、前記複数の画素回路は、それぞれ、上記記載の薄膜トランジスタを含む。
【0022】
複数の発光素子を含んでもよい。前記複数の画素回路は、前記複数の発光素子による発光をそれぞれ制御してもよい。
【0023】
一実施形態における電子機器は、上記記載の表示装置と、前記表示装置を制御する制御装置と、を含む。
【0024】
一実施形態における薄膜トランジスタの製造方法は、少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成されたチャネルと、ゲート電極と、前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、を含む薄膜トランジスタを基板上に形成することを含み、前記チャネルが露出した状態において酸素を含む雰囲気で３５０℃以上に加熱し、前記加熱の後かつ炭素原子を含む層が前記チャネルの露出した部分に接触する前に前記チャネルを覆う絶縁層を形成することを含む。
【0025】
一実施形態における薄膜トランジスタの製造方法は、少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成されたチャネルと、ゲート電極と、前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、を含む薄膜トランジスタを基板上に形成することを含み、前記チャネルが露出した状態において酸素を含む雰囲気で紫外光を照射し、前記照射の後かつ炭素原子を含む層が前記チャネルの露出した部分に接触する前に前記チャネルを覆う絶縁層を形成することを含む。
【0026】
一実施形態における薄膜トランジスタの製造方法は、少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成されたチャネルと、ゲート電極と、前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、を含む薄膜トランジスタを基板上に形成することを含み、前記チャネルが露出した状態において酸素雰囲気下のＤＣスパッタリングにより前記チャネルを覆う絶縁層を形成することを含む。
【0027】
前記ＤＣスパッタリングにおいて用いられるターゲットは、導電性を有する金属酸化物であってもよい。
【0028】
前記金属酸化物半導体層は、ＰＶＤ法により形成されてもよい。
【0029】
前記絶縁層が形成される前に前記チャネルの露出していた部分の表面から深さ５ｎｍまでの範囲における炭素原子の平均濃度が、前記絶縁層が形成された後において１．５×１０２１ｃｍ－３以下であってもよい。この平均濃度が、前記絶縁層が形成された後において３．５×１０２０ｃｍ－３以下であってもよい。
【0030】
前記絶縁層が形成される前に前記チャネルの露出していた部分の表面から深さ５ｎｍまでの範囲における炭素原子の最大濃度が、前記絶縁層が形成された後において１９ａｔ％以下であってもよい。この最大濃度が、前記絶縁層が形成された後において８ａｔ％以下であってもよい。
【0031】
前記ゲート電極は、前記基板と前記チャネルとの間に配置されてもよい。前記ソース電極および前記ドレイン電極が形成された後に、前記チャネルの表面に存在する炭素原子の少なくとも一部を脱離してもよい。
【0032】
前記チャネルは、前記基板と前記ゲート電極との間に配置されてもよい。前記炭素原子から保護する絶縁層は、前記ゲート絶縁層であってもよい。前記ソース電極および前記ドレイン電極が形成される前に、前記チャネルの表面に存在する炭素原子の少なくとも一部を脱離してもよい。
【0033】
前記金属酸化物半導体層は、錫（Ｓｎ）および亜鉛（Ｚｎ）をさらに含んでもよい。
【0034】
前記絶縁層は、亜鉛（Ｚｎ）およびシリコン（Ｓｉ）を含む金属酸化物層であってもよい。
【0035】
一実施形態における薄膜トランジスタの製造方法は、少なくともインジウム（Ｉｎ）を含む金属酸化物半導体層の少なくとも一部により形成されたチャネルと、ゲート電極と、前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、絶縁性を有し前記チャネルを覆うパッシベーション層と、を含む薄膜トランジスタを基板上に形成することを含む。前記パッシベーション層の電子親和力は、前記金属酸化物半導体層の電子親和力よりも小さい。
【0036】
前記パッシベーション層の電子親和力は２．０ｅＶ以上４．０ｅＶ以下の範囲内であってもよい。該パッシベーション層のイオン化ポテンシャルは６．０ｅＶ以上８．５ｅＶ以下の範囲内であってもよい。
【0037】
前記パッシベーション層は、アモルファスを含んでもよい、
【0038】
前記金属酸化物半導体層は、錫（Ｓｎ）および亜鉛（Ｚｎ）をさらに含んでもよい。
【発明の効果】
【0039】
本発明によれば、Ｉｎを含む金属酸化物半導体層を用いた薄膜トランジスタにおいて生じる電圧ストレスによる閾値シフトを、効果的に抑制することができる。また、本発明によれば、ＩＴＺＯを用いた薄膜トランジスタにおいて生じるＮＢＴＳによる閾値シフトを、効果的に抑制することができる。
【図面の簡単な説明】
【0040】
【図1】一実施形態における表示装置を示す図である。
【図2】一実施形態における画素の断面構造を模式的に示す図である。
【図3】一実施形態における表示装置の製造方法を説明するための図である。
【図4】一実施形態における表示装置の製造方法を説明するための図である。
【図5】一実施形態における表示装置の製造方法を説明するための図である。
【図6】一実施形態における薄膜トランジスタを示す図である。
【図7】一実施形態における表示装置の製造方法を説明するための図である。
【図8】一実施形態における表示装置の製造方法を説明するための図である。
【図9】閾値シフト測定用の薄膜トランジスタを示す図である。
【図10】測定用の薄膜トランジスタの製造方法を説明するための図である。
【図11】測定用の薄膜トランジスタの製造方法を説明するための図である。
【図12】測定用の薄膜トランジスタの製造方法を説明するための図である。
【図13】フォトレジスト形成前およびフォトレジスト形成・除去後のＴＤＳ測定結果を示す図である。
【図14】フォトレジスト形成前およびフォトレジスト形成・除去後のＨＡＸ－ＰＥＳ測定結果（Ｃ１ｓ）を示す図である。
【図15】フォトレジスト形成前およびフォトレジスト形成・除去後のＨＡＸ－ＰＥＳ測定結果（Ｏ１ｓ）を示す図である。
【図16】加熱温度の違いによるＴＤＳ測定結果を示す図である。
【図17】ＡｆｔｅｒＰＲサンプルおよび加熱処理後のサンプルに対するオージェ電子分光の測定結果を示す図である。
【図18】ＮＢＴＳによる閾値シフトの測定結果を示す図である。
【図19】ＮＢＩＳによる閾値シフトの測定結果を示す図である。
【図20】フォトレジスト形成・除去後およびＵＶオゾン処理後のＴＤＳ測定結果を示す図である。
【図21】ＵＶオゾン処理後のＮＢＴＳおよびＰＢＴＳによる閾値シフトの測定結果を示す図である。
【図22】一実施形態におけるＥＳＬ型薄膜トランジスタを示す図である。
【図23】一実施形態におけるトップゲート型薄膜トランジスタを示す図である。
【図24】一実施形態における電子機器を示す図である。
【図25】一実施形態におけるパッシベーション層を用いた薄膜トランジスタを示す図である。
【図26】一実施形態におけるパッシベーション層を用いた薄膜トランジスタを示す図である。
【図27】一実施形態におけるパッシベーション層を用いた薄膜トランジスタを示す図である。
【図28】温度変化による閾値シフトの測定結果を示す図である。
【図29】ＮＢＩＳによる閾値シフトの測定結果を示す図である。
【図30】光照射前後の電子濃度の測定結果を示す図である。
【図31】吸収係数の測定結果を示す図である。
【図32】ＮＢＳによる閾値シフトの時間による変化の測定結果とモデル式を示す図である。
【図33】ＮＢＴＳおよびＰＢＴＳによる閾値シフトの測定結果を示す図である。
【図34】ＮＢＴＳおよびＰＢＴＳによる閾値シフトの測定結果を示す図 である。
【図35】ＮＢＩＳによる閾値シフトの測定結果を示す図である。
【図36】一実施形態におけるパッシベーション層を用いたトップゲート型薄膜トランジスタを示す図である。
【図37】一実施形態におけるパッシベーション層を用いたトップゲート型薄膜トランジスタを示す図である。
【図38】ＵＶオゾン処理有無におけるＮＢＳによる閾値シフトの測定結果（ＩＴＧＯ）を示す図である。
【図39】ＵＶオゾン処理有無におけるＮＢＳによる閾値シフトの測定結果（ＩＺＯ）を示す図である。
【発明を実施するための形態】
【0041】
以下、本発明の一実施形態について、図面を参照しながら詳細に説明する。以下に示す実施形態は一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号（数字の後にＡ、Ｂなど付しただけの符号）を付し、その繰り返しの説明は省略する場合がある。図面は、説明を明確にするために、寸法比率が実際の比率とは異なったり、構成の一部が図面から省略されたりして、模式的に説明される場合がある。
【0042】
第１の構成に対する第２の構成の位置関係を示す際に、「上に」および「下に」という表現は、第１の構成物の直上または直下に位置する場合に限らず、特に明示しない限り、さらに他の構成が介在する場合も含む。
【0043】
［概要］
一実施形態における表示装置は、この例ではＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いた有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイである。有機ＥＬディスプレイは、互いに異なる色の光を放出する複数のＯＬＥＤを用いることによってカラー表示を実現してもよいし、白色光を放出するＯＬＥＤおよびカラーフィルタを用いてカラー表示を実現してもよい。表示装置は、さらにタッチセンサの機能を有していてもよい。タッチセンサは、例えば、自己容量方式または相互容量方式により表示面への指およびスタイラス等の接触を検出する。
一実施形態における表示装置は、この例ではＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いた有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイである。有機ＥＬディスプレイは、互いに異なる色の光を放出する複数のＯＬＥＤを用いることによってカラー表示を実現してもよいし、白色光を放出するＯＬＥＤおよびカラーフィルタを用いてカラー表示を実現してもよい。表示装置は、さらにタッチセンサの機能を有していてもよい。タッチセンサは、例えば、自己容量方式または相互容量方式により表示面への指およびスタイラス等の接触を検出する。
【0044】
表示装置は、ＩＴＺＯを用いた薄膜トランジスタを含む。表示装置の駆動方式によれば、薄膜トランジスタがオフ状態に制御されている時間が長い。そのため、ＮＢＴＳによる閾値のマイナスシフトが生じやすい薄膜トランジスタを用いることは望ましくない。以下に詳述するように、ＩＴＺＯを用いた薄膜トランジスタによれば、発明者らによって得られた知見に基づく方法により、ＮＢＴＳによる閾値のマイナスシフトを抑制することが実現された。
【0045】
まず、表示装置の構成について説明し、表示装置に含まれる薄膜トランジスタの構成およびＮＢＴＳによる閾値のマイナスシフトの抑制を実現するための構成については、その後に述べる。
【0046】
［表示装置の構成］
図１は、一実施形態における表示装置を示す図である。表示装置１０００は、第１基板１と第２基板２とが貼り合わせ材によって貼り合わされた構造を有する。第１基板１は、表示領域Ｄ１および駆動回路ＧＤを含む。第１基板１には、ドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップＣＤが実装されている。ドライバＩＣチップＣＤは、第１基板１に接続されるＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）に実装されてもよい。図１では、ＦＰＣは省略されている。第２基板２は、第１基板１に形成された素子を保護する。第２基板２に代えて、第１基板１に形成された素子を覆うカバー層が配置されてもよい。
図１は、一実施形態における表示装置を示す図である。表示装置１０００は、第１基板１と第２基板２とが貼り合わせ材によって貼り合わされた構造を有する。第１基板１は、表示領域Ｄ１および駆動回路ＧＤを含む。第１基板１には、ドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップＣＤが実装されている。ドライバＩＣチップＣＤは、第１基板１に接続されるＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）に実装されてもよい。図１では、ＦＰＣは省略されている。第２基板２は、第１基板１に形成された素子を保護する。第２基板２に代えて、第１基板１に形成された素子を覆うカバー層が配置されてもよい。
【0047】
表示領域Ｄ１には、複数の走査信号線ＧＬ、複数のデータ信号線ＳＬおよび複数の画素ＰＸが配置されている。複数の画素ＰＸは例えばマトリクス状に配置されている。走査信号線ＧＬとデータ信号線ＳＬとは互いに交差して配置されている。走査信号線ＧＬとデータ信号線ＳＬとが交差する部分には画素ＰＸが配置されている。図１は、１つの画素ＰＸに対して１つの走査信号線ＧＬおよび１つのデータ信号線ＳＬを配置した例を示しているが、さらに別の信号線が配置されていてもよい。
【0048】
駆動回路ＧＤは、表示領域Ｄ１に隣接して配置され、走査信号線ＧＬに接続されている。ドライバＩＣチップＣＤは、データ信号線ＳＬおよび駆動回路ＧＤに接続されている。ドライバＩＣチップＣＤは、外部からの制御信号に基づいて、データ信号線ＳＬに供給する信号を制御し、さらに、駆動回路ＧＤを制御することで走査信号線ＧＬに供給する信号を制御する。駆動回路ＧＤは、この例では薄膜トランジスタ１００（図２参照）を用いたシフトレジスタなどの回路を含む。薄膜トランジスタ１００は、ｎ型トランジスタであるため、駆動回路ＧＤに含まれる回路構成を実現するためにブートストラップ回路を用いてもよい。
【0049】
画素ＰＸは、ＯＬＥＤである発光素子、および発光素子による発光を制御するための画素回路を含む。画素回路は、薄膜トランジスタ１００およびキャパシタ等の素子を含む。この例では、１つの画素ＰＸに含まれる画素回路には、複数の薄膜トランジスタ１００が用いられる。発光素子から放射された光は、この例では、発光素子が形成された第１基板１とは逆方向に進み、第２基板２を通してユーザに視認される。すなわち、表示装置１０００は、トップエミッション方式を採用している。表示装置１０００は、ボトムエミッション方式を採用してもよい。
【0050】
図２は、一実施形態における画素の断面構造を模式的に示す図である。第１基板１は、第１支持基板１０、下地絶縁層１１０、薄膜トランジスタ１００、層間絶縁層２００、画素電極３００、バンク層４００、発光層５００、対向電極６００および封止層９００を含む。第２基板２は、封止層９００を覆うように配置されている。上述したように、１つの画素回路において複数の薄膜トランジスタ１００が用いられているが、図２においては、画素電極３００に接続された１つの薄膜トランジスタ１００が示され、他の薄膜トランジスタ１００の図示は省略されている。
【0051】
第１支持基板１０および第２基板２は、ガラス基板である。第１支持基板１０および第２基板２の一方または双方が、有機樹脂基板等の可撓性を有する基板であってもよい。
【0052】
下地絶縁層１１０は、第１支持基板１０上に配置され、内部への水分およびガスの侵入を抑制する。下地絶縁層１１０は、例えば、酸化シリコンまたは窒化シリコンなどの絶縁膜を含む。下地絶縁層１１０は、複数種類の絶縁膜を積層した構成を含んでもよい。
【0053】
薄膜トランジスタ１００は、上述したようにＩＴＺＯを半導体層として含み、下地絶縁層１１０上に配置されている。薄膜トランジスタ１００は、この例では、ＢＣＥ（Ｂａｃｋ Ｃｈａｎｎｅｌ Ｅｔｃｈ）型の薄膜トランジスタである。薄膜トランジスタ１００の詳細の構成については後述する。
【0054】
層間絶縁層２００は、薄膜トランジスタ１００を覆っている。層間絶縁層２００は、例えば、酸化シリコンまたは窒化シリコン等の無機絶縁膜を含む。層間絶縁層２００は、複数種類の絶縁膜を積層した構成を含んでもよい。この例では、層間絶縁層２００のうち酸化シリコン膜が薄膜トランジスタ１００と接している。層間絶縁層２００は、無機絶縁膜上にさらに平坦化絶縁膜を含んでもよい。平坦化絶縁膜は、例えばアクリル、ポリイミドまたはエポキシ等の有機絶縁膜であってもよい。層間絶縁層２００が複数の絶縁膜を積層した構成を含む場合には、複数の絶縁膜の間に配線等の導電膜が配置されてもよい。
【0055】
画素電極３００は、層間絶縁層２００に形成されたコンタクトホールを介して薄膜トランジスタ１００のドレイン電極１７２（図６参照）に接続されている。画素電極３００は、発光層５００の陰極として機能する導電膜を含む。画素電極３００は、１種類の導電膜または複数種類の導電膜の積層構造を含む。画素回路の構成によっては、画素電極３００は、発光層５００の陽極として機能してもよい。この場合には画素電極３００は、薄膜トランジスタ１００のソース電極１７１に接続される。上述したように、表示装置１０００はトップエミッション方式を採用しているため、画素電極３００は光透過性を有していなくてもよい。表示装置１０００がボトムエミッション方式を採用している場合には、画素電極は光透過性を有する。
【0056】
バンク層４００は、画素電極３００の端部を覆い、画素電極３００の一部を露出する開口部を含む。バンク層４００は、例えば、アクリル、ポリイミドまたはエポキシ等の有機絶縁膜を含む。
【0057】
発光層５００は、画素電極３００およびバンク層４００の一部を覆うように配置されている。発光層５００は、複数種類の有機材料を積層した構造を有する。発光層５００は、電流が供給されることにより発光する。発光層５００を構成する複数の有機材料のうち少なくとも１つを変更することにより、発光色を互いに異ならせることができる。
【0058】
対向電極６００は、発光層５００を覆う。対向電極６００は、発光層５００の陽極として機能する導電膜を含む。対向電極６００は、１種類の導電膜または複数種類の導電膜の積層構造を含む。上述したように、画素回路の構成によっては、対向電極６００は、発光層５００の陰極として機能してもよい。上述したように、表示装置１０００はトップエミッション方式を採用しているため、対向電極６００は光透過性を有する。画素電極３００、発光層５００および対向電極６００によって、各画素ＰＸにおける発光素子が形成される。
【0059】
封止層９００は、表示領域Ｄ１の全体を覆い、発光層５００への水分およびガスの侵入を抑制する絶縁層である。封止層９００は、例えば、対向電極６００上に配置された窒化シリコン膜、および窒化シリコン膜上の平坦化絶縁膜を積層した構成を含み、光透過性を有する。平坦化絶縁膜は、例えば、アクリル、ポリイミドまたはエポキシ等の有機絶縁膜であってもよい。封止層９００は、窒化シリコン膜と第２基板２とに挟まれて配置され、第１基板１と第２基板２とを貼り合わせるための部材として機能してもよい。
【0060】
［表示装置の製造方法］
続いて、表示装置１０００の製造方法について説明する。
続いて、表示装置１０００の製造方法について説明する。
【0061】
図３から図５、図７および図８は、一実施形態における表示装置１０００の製造方法を説明するための図である。特に、図３から図５においては、表示装置１０００のうち薄膜トランジスタ１００の製造方法について説明する。まず、第１支持基板１０を準備し、第１支持基板１０上に下地絶縁層１１０を形成する。下地絶縁層１１０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成される。ＣＶＤ法には、例えばＰＥＣＶＤ法が含まれる。ＰＶＤ法には、スパッタリング法が含まれる。以下の説明においても同様である。
【0062】
ゲート電極１２０は、下地絶縁層１１０上にＰＶＤ法によって形成された導電性材料の膜を所望のパターンに形成することによって得られる。所望のパターンは、例えば、フォトリソグラフィによるフォトレジストを用いたエッチングプロセスまたはリフトオフプロセスによって形成される。ゲート電極１２０は、印刷方式、インクジェット方式等によってパターン化された状態で形成されてもよい。ゲート電極１２０が形成されるときに、走査信号線ＧＬおよびデータ信号線ＳＬの少なくとも一方を同時に形成してもよい。導電性材料は、例えば、モリブデン、タンタル、タングステン、金、銅、クロム、アルミニウム等の金属、または、これらの少なくとも１つを含む金属化合物である。ゲート電極１２０は、複数種類の導電性材料を積層した構成を含んでもよい。この例では、ゲート電極１２０は、第１支持基板１０側から順に、モリブデンおよび銅が積層された構造を含む。
【0063】
ゲート絶縁層１３０は、ＣＶＤ法またはＰＶＤ法によって、ゲート電極１２０および下地絶縁層１１０を覆うように形成される。ゲート絶縁層１３０の厚さは、様々に取り得るが、例えば、２０ｎｍ以上２００ｎｍ以下であり、好ましくは、５０ｎｍ以上１５０ｎｍ以下である。ゲート絶縁層１３０が形成された後の構成が、図３に対応する。ゲート絶縁層１３０は、無機絶縁性材料によって形成される。無機絶縁性材料は、例えば、窒化シリコン、酸化シリコン、酸化窒化シリコン、酸化アルミニウムまたは酸化ハフニウム等である。ゲート絶縁層１３０は、複数種類の無機絶縁性材料を積層した構成を含んでもよい。この例では、ゲート絶縁層１３０は、ゲート電極１２０側から順に、窒化シリコン膜および酸化シリコン膜が積層された構造を含む。
【0064】
続いて、ＣＶＤ法またはＰＶＤ法によってゲート絶縁層１３０上にＩＴＺＯ膜を形成する。この例では、アルゴンおよび酸素を含むガスを用いたスパッタリング法によりＩＴＺＯを形成する。ＩＴＺＯ膜は、この例では、アモルファスであるが、微結晶が含まれていてもよい。Ｉｎ、Ｓｎ、ＺｎおよびＯ以外の要素を含んでもよい。チャネルＣＨ（図６参照）の表面から５ｎｍの範囲において、Ｓｎが１０ａｔ％以上となる部分を含んでもよく、１３ａｔ％以上となる部分を含んでもよい。チャネルＣＨの表面から５ｎｍの範囲において、Ｓｎの原子パーセントがＺｎの原子パーセントよりも大きい部分を含んでもよい。ＩＴＺＯ膜の厚さは、様々に取り得るが、例えば、１０ｎｍ以上２００ｎｍ以下であり、好ましくは、２０ｎｍ以上１００ｎｍ以下である。半導体層１５０は、ＩＴＺＯ膜を所望のパターンに形成することによって得られる。所望のパターンは、例えば、フォトリソグラフィによるフォトレジストを用いたエッチングプロセスまたはリフトオフプロセスによって形成される。ＩＴＺＯ膜上にフォトレジストＰＲを形成して、エッチングプロセスによって島状の半導体層１５０を形成した後の構成が、図４に対応する。図４に示す例では、フォトレジストＰＲを除去する前の状態である。
【0065】
フォトリソグラフィが用いられるときには、半導体層１５０の上面１５０ａは、フォトレジストＰＲに接触する。詳細は後述するが、ＩＴＺＯ膜である半導体層１５０は、フォトレジストＰＲが接触すると、フォトレジストＰＲに含まれる有機化合物の炭素原子「Ｃ」が接触面（上面１５０ａ）に結合する。フォトレジストＰＲを除去するためのエッチング液（以下、剥離液という）に曝されたとしても、上面１５０ａに結合した炭素原子は除去されない。
【0066】
この炭素原子は、「Ｃ－Ｏ」および「Ｃ＝Ｏ」（以下、炭素残留成分という）として残留している。ＩＴＺＯは、ＳｎＯｘ（酸化錫）を有するために、「Ｃ－Ｏ」および「Ｃ＝Ｏ」が吸着しやすい表面を有するといわれている。Ｉｎ２Ｏｘ（酸化インジウム）、ＺｎＯｘ（酸化亜鉛）についても、影響は少ないもののＳｎＯｘ（酸化錫）と同様の傾向を有するといわれている。この炭素残留成分は、ＩＴＺＯに欠陥を導入する。ＩＴＺＯでは、炭素残留成分により電子が供給されて電子濃度が増加すること、およびＮＢＴＳによってその欠陥にホールがトラップされることが、閾値がマイナスにシフトする要因と考えられる。
【0067】
半導体層１５０がリフトオフプロセスで形成される場合には、半導体層１５０の上面１５０ａにはフォトレジストＰＲが接触しないが、リフトオフのためフォトレジストＰＲを除去するときに剥離液に曝されることで、剥離液に含まれる有機化合物および溶解したフォトレジストＰＲの成分の影響により、同様に上面１５０ａに炭素残留成分が生じる可能性がある。
【0068】
ソース電極１７１およびドレイン電極１７２は、ＰＶＤ法によって半導体層１５０上およびゲート絶縁層１３０上に形成された導電性材料の膜を所望のパターンに形成することによって得られる。所望のパターンは、例えば、フォトリソグラフィによるフォトレジストを用いたエッチングプロセスまたはリフトオフプロセスによって形成される。ソース電極１７１およびドレイン電極１７２が形成されるときに、走査信号線ＧＬおよびデータ信号線ＳＬの少なくとも一方を同時に形成してもよい。導電性材料は、例えば、モリブデン、タンタル、タングステン、金、銅、クロム、アルミニウム等の金属、または、これらの少なくとも１つを含む金属化合物である。
【0069】
ソース電極１７１およびドレイン電極１７２は、耐酸化性を有する導電性材料であることが好ましい。ソース電極１７１およびドレイン電極１７２は、複数種類の導電性材料を積層した構成を含んでもよい。この場合には、少なくとも上面に露出した導電性材料が耐酸化性を有することが好ましい。この例では、ソース電極１７１およびドレイン電極１７２は、半導体層１５０側から順に、モリブデンおよび銅が積層された構造を含む。
【0070】
導電性材料上にフォトレジストＰＲを形成したエッチングプロセスによって、ソース電極１７１およびドレイン電極１７２を形成した後の構成が、図５に対応する。図５に示す例では、フォトレジストＰＲを除去する前の状態である。この状態においては、半導体層１５０のバックチャネル側表面１５０ｂは、フォトレジストＰＲに接触していないが、フォトレジストＰＲを除去するときに、フォトレジストＰＲを除去するための剥離液に曝されることで、同様にバックチャネル側表面１５０ｂに炭素残留成分が生じる可能性がある。
【0071】
ソース電極１７１およびドレイン電極１７２を形成するときのエッチング液によっては、同様にバックチャネル側表面１５０ｂに炭素残留成分が生じる可能性がある。例えば、燐酸、硝酸および酢酸を混合したＰＡＮエッチング液では、酢酸により炭素残留成分が生じる要因となり得る。少なくとも、バックチャネル側表面１５０ｂは、図４に示す状態において既にフォトレジストＰＲに接触している。そのため、バックチャネル側表面１５０ｂには、そのまま炭素残留成分が存在し続けている可能性がある。
【0072】
ソース電極１７１およびドレイン電極１７２がリフトオフプロセスで形成される場合には、バックチャネル側表面１５０ｂにフォトレジストＰＲが形成されることになるため、バックチャネル側表面１５０ｂに炭素残留成分が生じる。
【0073】
図６は、一実施形態における薄膜トランジスタを示す図である。図６は、図５においてフォトレジストＰＲを除去した後の薄膜トランジスタ１００に対応する。半導体層１５０のうち、ソース電極１７１とドレイン電極１７２との間の領域がチャネルＣＨである。図６においては、チャネル幅方向（図６における奥行き方向）についてのチャネルＣＨの範囲が示されていないが、チャネルＣＨは、一般的に定義されるように、薄膜トランジスタ１００を基板に垂直な方向に沿って見た場合において、半導体層１５０とゲート電極１２０とが重畳する領域のうち、ソース電極１７１とドレイン電極１７２とに挟まれた領域を含む。
【0074】
ＮＢＴＳによる閾値のマイナスシフトを抑制するためには、チャネルＣＨの表面における炭素残留成分を少なくすることが重要であることが、発明者らの知見によって得られた。すなわち、チャネルＣＨの表面のうちゲート電極１２０側の表面（以下、ゲート側表面１５０ｇという）、および反対側の表面（バックチャネル側表面１５０ｂ）において、炭素残留成分を少なくすることが好ましい。
【0075】
一方、上述したように、チャネルＣＨの表面が露出されている状態では、様々な製造プロセスによって、炭素残留成分が増加する可能性がある。一時的に炭素残留成分が低減されても意味がなく、チャネルＣＨの表面が露出しない状態になったとき、すなわちチャネルＣＨの表面が他の層で覆われた状態になったときに、チャネルＣＨの表面の炭素残留成分が低減されていることに意味がある。また、チャネルＣＨの表面が露出しない状態になった後は、チャネルＣＨの表面から炭素残留成分を除去することは困難である。
【0076】
ソース表面１５０ｓおよびドレイン表面１５０ｄは、チャネルＣＨとして機能する部分ではないから、炭素残留成分が減少しなくてもよい。ソース表面１５０ｓは、半導体層１５０の表面のうち、ソース電極１７１と接している部分に対応する。ドレイン表面１５０ｄは、半導体層１５０の表面のうち、ドレイン電極１７２と接している部分に対応する。
【0077】
この例では、図６に示すようにバックチャネル側表面１５０ｂの一部（ソース表面１５０ｓとドレイン表面１５０ｄとの間の領域）が露出した状態で、ＵＶオゾン処理および加熱処理の少なくとも一方を実行する。ＵＶオゾン処理は、酸素を含む雰囲気において紫外光を照射する。紫外光照射によって得られたオゾン、より詳細にはオゾンから発生した活性酸素によって、バックチャネル側表面１５０ｂの露出部分における炭素残留成分が分解され、その表面から炭素原子が脱離する。加熱処理は、酸素を含む雰囲気において３５０℃以上、より好ましくは３７０℃以上に加熱する。酸素を含む雰囲気での加熱処理によって、バックチャネル側表面１５０ｂの露出部分における炭素残留成分が分解され、その表面から炭素原子が脱離する。
【0078】
上述した酸素を含む雰囲気は、大気雰囲気を含み、および大気よりも酸素濃度が高い雰囲気を含む。酸素を含む雰囲気は、酸素が含まれていれば、大気よりも酸素濃度が低い雰囲気を除外するものではない。
【0079】
炭素原子が脱離した結果としてバックチャネル側表面１５０ｂの露出部分から深さ５ｎｍまでの範囲における炭素原子の平均濃度が１．５×１０２１ｃｍ－３以下に減少するように、ＵＶオゾン処理の条件または加熱処理の条件が設定される。バックチャネル側表面１５０ｂの露出部分から深さ５ｎｍまでの範囲における炭素原子の平均濃度が３．５×１０２０ｃｍ－３以下に減少することが好ましい。
【0080】
炭素原子が脱離した結果、オージェ電子分光法で測定した場合に、バックチャネル側表面１５０ｂの露出部分から深さ５ｎｍまでの範囲における炭素原子の最大濃度が１９ａｔ％以下に減少するように、ＵＶオゾン処理の条件または加熱処理の条件が設定されてもよい。バックチャネル側表面１５０ｂの露出部分から深さ５ｎｍまでの範囲における炭素原子の最大濃度が８ａｔ％以下に減少することが好ましい。ＵＶオゾン処理の条件は、例えば、紫外光の強度、照射時間、酸素濃度、基板温度等である。加熱処理の条件は、例えば、加熱温度、加熱時間、酸素濃度等である。
【0081】
バックチャネル側表面１５０ｂの露出部分以外、すなわち、ソース表面１５０ｓはソース電極１７１に覆われ、ドレイン表面１５０ｄはドレイン電極１７２に覆われている。そのため、ソース表面１５０ｓおよびドレイン表面１５０ｄは、ＵＶオゾン処理または加熱処理を行っても炭素残留成分がほとんど脱離せず、バックチャネル側表面１５０ｂの露出部分よりも、炭素原子の濃度が高い。ただし、ソース表面１５０ｓとドレイン表面１５０ｄとは薄膜トランジスタ１００のチャネルとして機能する部分ではないため、炭素残留成分が存在してもほとんど影響しない。
【0082】
ゲート側表面１５０ｇについては、炭素残留成分が生じる要因が存在しない。仮に、ゲート絶縁層１３０上にＩＴＺＯ膜を形成するまでに、ゲート絶縁層１３０上に炭素残留成分が存在する状況になっていたとしても、ＰＶＤ法によりＩＴＺＯ膜を形成するときの処理（酸素を含むスパッタ）によって、炭素残留成分が減少する。その結果、炭素原子が脱離して、上述した濃度範囲に収まる。なお、ゲート絶縁層、または半導体層は通常気相法で作製されるが、気相法にかえて溶液法で作製した場合は、ゲート側表面１５０ｇについても炭素残留成分が生じる要因がある。
【0083】
炭素残留成分を減少させる処理の後に、薄膜トランジスタ１００を覆うように層間絶縁層２００が形成される。薄膜トランジスタ１００、特にバックチャネル側表面１５０ｂの露出部分と接触する部分は、再び炭素残留成分が生じないように、炭素成分をほとんど含まない無機絶縁性材料によって炭素原子から保護される。すなわち、チャネルＣＨの表面から炭素原子が脱離した後、チャネルＣＨの表面に炭素原子を含む層が再び形成される前に、チャネルＣＨを保護する絶縁層が形成される。
【0084】
この例では、層間絶縁層２００は、薄膜トランジスタ１００側から順に、酸化シリコン膜、窒化シリコン膜および有機樹脂膜が積層された構造を含む。無機絶縁性材料の膜は、ＣＶＤ法またはＰＶＤ法によって形成される。無機絶縁性材料の膜を形成するときには、炭素原子の導入が必要な成膜方式は採用されない。例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって酸化アルミニウムを形成することは、炭素を含むトリメチルアルミニウム（ＴＭＡ）を用いることから、好ましくない。ただし、このような酸化アルミニウムであっても、チャネルＣＨの表面に接触しない無機絶縁性材料として用いることはできる。堆積温度の設定等により、最終的にチャネルＣＨの表面に生じる炭素残留成分を少なくすることができれば、ＡＬＤ法により無機絶縁性材料をチャネルＣＨの表面に接触する無機絶縁性材料として用いてもよい。有機樹脂膜は、溶液塗布方式または印刷方式によって形成される。層間絶縁層２００には、ドレイン電極１７２に通じるコンタクトホールが形成される。
【0085】
画素電極３００は、層間絶縁層２００上に形成され、コンタクトホールを介してドレイン電極１７２に接続される。画素電極３００は、例えば、ＰＶＤ法によって形成される。画素電極３００を形成した後の構成が、図７に対応する。図８に示すように、画素電極３００の端部上および層間絶縁層２００上にバンク層４００を形成し、さらに発光層５００および対向電極６００を形成する。封止層９００を形成し、第２基板２で第１基板１を覆うことにより、図２に示す表示装置１０００が製造される。
【0086】
上述した薄膜トランジスタ１００によれば、チャネルＣＨの表面に吸着された炭素残留成分を低減する処理により炭素原子が該チャネルＣＨ表面から脱離し、かつ炭素原子を含む材料が該チャネルＣＨ表面に接触する前に該チャネルＣＨ表面を覆う絶縁層を形成しているため、ＮＢＴＳによる閾値のマイナスシフトが抑制される。
【0087】
［実験例］
続いて、炭素残留成分の低減により、ＮＢＴＳによる閾値のマイナスシフトを抑制することができたことを示す実験結果を説明する。上述したように、発明者らは、チャネルＣＨ表面において炭素残留成分を低減することにより、ＮＢＴＳにおける閾値のマイナスシフトを抑制できることを見出した。その検証をするために、閾値シフト測定用の薄膜トランジスタを作製した。
続いて、炭素残留成分の低減により、ＮＢＴＳによる閾値のマイナスシフトを抑制することができたことを示す実験結果を説明する。上述したように、発明者らは、チャネルＣＨ表面において炭素残留成分を低減することにより、ＮＢＴＳにおける閾値のマイナスシフトを抑制できることを見出した。その検証をするために、閾値シフト測定用の薄膜トランジスタを作製した。
【0088】
図９は、閾値シフト測定用の薄膜トランジスタを示す図である。閾値シフト測定用の薄膜トランジスタは、ゲート電極１２５、ゲート電極１２５上のゲート絶縁層１３５、ゲート絶縁層１３５上の半導体層１５５、半導体層１５５に接続されたソース電極１７６およびドレイン電極１７７を含む。ソース電極１７６およびドレイン電極１７７は、チャネルＣＨを挟んで配置されている。チャネルＣＨの表面のうちゲート電極１２５側の表面はゲート側表面１５５ｇであり、その反対側の表面はバックチャネル側表面１５５ｂである。半導体層１５５のうちソース電極１７６と接する部分がソース表面１５５ｓである。半導体層１５５のうちドレイン電極１７７と接する部分がドレイン表面１５５ｄである。この例では、バックチャネル側表面１５５ｂは、チャネルＣＨ表面の露出部分と、ソース表面１５５ｓとドレイン表面１５５ｄからなる。
【0089】
ゲート電極１２５は、導電性を有するＰ型シリコン基板である。ゲート絶縁層１３５は、シリコン基板の表面に形成された熱酸化膜であり、１５０ｎｍの厚さを有する。半導体層１５５は、ＩＴＺＯであり、２０ｎｍの厚さを有する。Ｏ（酸素）を除く組成比Ｉｎ（インジウム）：Ｓｎ（錫）：Ｚｎ（亜鉛）は、２０：４０：４０（ａｔ％）である。この組成比は、仕込み値（ｎｏｍｉｎａｌ）であり、シングルターゲットを用いた場合には、このターゲットの組成比に対応する。実際に形成された半導体層１５５の組成比は後述するオージェ電子分光測定結果として示されている。実際の半導体層１５５（上述した半導体層１５０も同様）においては、チャネルＣＨの表面から５ｎｍの範囲において、Ｓｎが１０ａｔ％以上となる部分を含んでもよく、１３ａｔ％以上となる部分を含んでもよい。チャネルＣＨの表面から５ｎｍの範囲において、Ｓｎの原子パーセントがＺｎの原子パーセントよりも大きい部分を含んでもよい。Ｓｎの濃度が高い場合には炭素残留成分が生じやすいが、以下のように炭素残留成分を低減することができるため大きな問題とはならない。この薄膜トランジスタのチャネルＣＨの長さ（チャネル長）は３０μｍであり、チャネル幅は６０μｍである。微細化の観点から、チャネル長は、１００μｍ以下であることが好ましく、３０μｍ以下であることがより好ましく、１０μｍ以下であることがさらに好ましく、３μｍ以下であることがさらに好ましい。続いて、閾値シフト測定用の薄膜トランジスタの製造方法について説明する。
【0090】
図１０から図１２は、測定用の薄膜トランジスタの製造方法を説明するための図である。ゲート絶縁層１３５（熱酸化膜）が形成されたゲート電極（Ｐ型シリコン基板）１２５を準備し、図１０に示すように、フォトレジストＰＲを形成し、さらにＩＴＺＯ膜１５５ｆを形成する。図１１に示すように、リフトオフプロセスによりフォトレジストＰＲを除去すると、不要な部分のＩＴＺＯ膜１５５ｆがフォトレジストＰＲとともに除去されて、半導体層１５５が形成される。パターンが形成される前のフォトレジストＰＲがゲート絶縁層１３５の表面に接触するが、ゲート絶縁層１３５には炭素残留成分は存在しない。わずかに炭素残留成分が存在したとしても、ＰＶＤ法によりＩＴＺＯ膜１５５ｆを形成するときの酸素を含む雰囲気でのスパッタにより、その炭素残留成分が脱離する。
【0091】
図１２に示すように、フォトレジストＰＲを形成し、さらに金膜１７５ｆを形成する。フォトレジストＰＲが形成されるときに、半導体層１５５の上面１５５ａ全体にフォトレジストＰＲが接触する。図１２に示すように、パターン形成後においてもフォトレジストＰＲが、バックチャネル側表面１５５ｂに接触したまま残る。リフトオフプロセスによりフォトレジストＰＲを除去すると、図９に示すようにソース電極１７６およびドレイン電極１７７が形成される。このとき、バックチャネル側表面１５５ｂの露出部分、ソース表面１５５ｓおよびドレイン表面１５５ｄには、炭素残留成分が存在している。上述したように、加熱処理またはＵＶオゾン処理により、バックチャネル側表面１５５ｂの露出部分における炭素残留成分が低減される。
【0092】
［炭素残留成分］
基板上にＩＴＺＯ膜を形成し、フォトレジストを形成する前のサンプル（以下、ＢｅｆｏｒｅＰＲサンプルという）と、ＩＴＺＯ膜上にフォトレジストを形成した後にフォトレジストを除去したサンプル（以下、ＡｆｔｅｒＰＲサンプルという）とを準備して、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ）測定およびＨＡＸ－ＰＥＳ（Ｈａｒｄ Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）測定を実施した。
基板上にＩＴＺＯ膜を形成し、フォトレジストを形成する前のサンプル（以下、ＢｅｆｏｒｅＰＲサンプルという）と、ＩＴＺＯ膜上にフォトレジストを形成した後にフォトレジストを除去したサンプル（以下、ＡｆｔｅｒＰＲサンプルという）とを準備して、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ）測定およびＨＡＸ－ＰＥＳ（Ｈａｒｄ Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）測定を実施した。
【0093】
図１３は、フォトレジスト形成前およびフォトレジスト形成・除去後のＴＤＳ測定結果を示す図である。図１３によれば、ＢｅｆｏｒｅＰＲサンプルはＣＯが検出されていない。一方、ＡｆｔｅｒＰＲサンプルは３５０℃付近でＣＯが脱離することが確認される。すなわち、フォトレジストを形成すると、フォトレジストを剥離液等で除去したとしても、ＣＯが炭素残留成分としてＩＴＺＯ膜の表面に存在することが確認される。
【0094】
図１４および図１５は、フォトレジスト形成前およびフォトレジスト形成・除去後のＨＡＸ－ＰＥＳ測定結果を示す図である。図１４の結果（Ｃ１ｓ）および図１５の結果（Ｏ１ｓ）によれば、「Ｃ－Ｏ」および「Ｃ＝Ｏ」に関するピークが、ＢｅｆｏｒｅＰＲサンプルでは検出されなかったが、ＡｆｔｅｒＰＲサンプルにおいて検出されている。この小さなピークが炭素に由来するものである。すなわち、ＡｆｔｅｒＰＲサンプルでは炭素残留成分が存在することが確認されている。
【0095】
［加熱処理が炭素残留成分に与える影響］
ＡｆｔｅｒＰＲサンプルに対する加熱処理が、炭素残留成分の脱離に与える影響を確認した。
ＡｆｔｅｒＰＲサンプルに対する加熱処理が、炭素残留成分の脱離に与える影響を確認した。
【0096】
図１６は、加熱温度の違いによるＴＤＳ測定結果を示す図である。ＡｆｔｅｒＰＲサンプルに対して、加熱処理をしない（Ｒ．Ｔ．）サンプル、３００℃１時間で加熱処理したサンプル、３５０℃１時間で加熱処理したサンプル、および４００℃１時間で加熱処理をしたサンプルを準備した。それぞれのＡｆｔｅｒＰＲサンプルに対するＴＤＳ測定結果によれば、加熱処理の温度が高くなるほど、脱離するＣＯの量が減少した。すなわち、加熱温度が高くなるほど、炭素残留成分が減少することが確認された。
【0097】
具体的には、ＣＯの脱離量は、加熱処理をしない（Ｒ．Ｔ．）ＡｆｔｅｒＰＲサンプルの場合は１．０×１０１５ｃｍ－２であり、３００℃１時間で加熱処理したＡｆｔｅｒＰＲサンプルの場合は０．５×１０１５ｃｍ－２であり、３５０℃１時間で加熱処理したＡｆｔｅｒＰＲサンプルの場合は１．５×１０１４ｃｍ－２であり、および４００℃１時間で加熱処理をしたＡｆｔｅｒＰＲサンプルの場合は検出下限（１．０×１０１４ｃｍ－２）以下であった。
【0098】
図１７は、ＡｆｔｅｒＰＲサンプルおよび加熱処理後のサンプルに対するオージェ電子分光の測定結果を示す図である。横軸は、ＩＴＺＯの表面をＡｒイオンビームでエッチング（スパッタ）した時間（Ｓｐｕｔｔｅｒ Ｔｉｍｅ）に対応する。この例では、ＩＴＺＯのエッチングレートは、２．５ｎｍ／ｍｉｎである。エッチングとオージェ電子分光測定とを繰り返しながら、深さ方向の組成比（Ａｔｏｍｉｃ Ｃｏｎｃｅｎｔｒａｔｉｏｎ）を得た。ＡｆｔｅｒＰＲサンプルに対して加熱処理をしていない場合には、ＩＴＺＯ膜の表面から２ｎｍないしは３ｎｍまでの深さにおいて、炭素原子が検出されている。特に、最表面において５０ａｔ％の炭素原子が検出されている。一方、ＡｆｔｅｒＰＲサンプルに対して４００℃の加熱処理をした場合には、最表面において８ａｔ％の炭素原子が検出されているものの、ＩＴＺＯ膜の表面から１ｎｍ未満の深さにおいて、検出下限以下の炭素原子になっている。
【0099】
ＴＤＳ測定の結果とオージェ電子分光測定の結果とを考慮すると、加熱処理をしない（Ｒ．Ｔ．）ＡｆｔｅｒＰＲサンプルの場合は、１．０×１０１５ｃｍ－２のＣＯ脱離量であり、最表面において５０ａｔ％の炭素原子が測定された。この場合には、以下に説明する関係に基づいて、ＩＴＺＯ膜の表面から深さ５ｎｍまでの範囲における炭素原子の平均濃度が１．０×１０２２ｃｍ－３程度であり、少なくとも１．５×１０２１ｃｍ－３より多いということはいえる。
【0100】
４００℃１時間で加熱処理をしたＡｆｔｅｒＰＲサンプルの場合は、検出下限（１．０×１０１４ｃｍ－２）以下のＣＯ脱離量であり、最表面において８ａｔ％の炭素原子が測定された。この場合には、ＩＴＺＯ膜の表面から深さ５ｎｍまでの範囲における炭素原子の平均濃度が３．５×１０２０ｃｍ－３であるということができる。
【0101】
３５０℃１時間で加熱処理したＡｆｔｅｒＰＲサンプルの場合は、１．５×１０１４ｃｍ－２のＣＯ脱離量である。ＴＤＳ測定結果を考慮すると、処理後サンプルに対して３５０℃の加熱処理をした場合には、最表面における炭素原子の最大濃度が１９ａｔ％であることが推測される。この場合には、ＩＴＺＯ膜の表面から深さ５ｎｍまでの範囲における炭素原子の平均濃度が１．５×１０２１ｃｍ－３であるということができる。
【0102】
ＴＤＳ測定の結果とオージェ電子分光測定の結果と炭素原子濃度との関係について説明する。ＩＴＺＯは、分子量、膜密度を考慮すると、単位体積（１立方センチメートル）当たりの原子数が概ね８．０×１０２２ｃｍ－３である。オージェ電子分光測定の結果によれば、ＩＴＺＯ膜の表面から深さ５ｎｍ（スパッタ時間２分）の範囲に含まれるＩｎ、Ｓｎ、Ｚｎ、Ｏの総量に対するＣの総量を、以下、炭素相対濃度という。炭素相対濃度は、１００％として表面から５ｎｍまでの範囲で積分した値（１００×５）に対する、Ｃの原子パーセントを表面から５ｎｍまでの範囲で積分した値、として得られる。
【0103】
加熱処理をしないＡｆｔｅｒＰＲサンプルの結果によれば、炭素相対濃度は、概ね１２．５％である。炭素相対濃度に、上述した単位体積当たりの原子数を乗じることで、単位体積当たりの炭素原子数が得られる。この単位体積当たりの炭素原子数は、表面から５ｎｍまでの範囲における平均濃度に対応し、以下、炭素原子濃度という。
【0104】
加熱処理をしないＡｆｔｅｒＰＲサンプルは、炭素原子濃度が１．０×１０２２ｃｍ－３程度として演算される。一方、４００℃１時間で加熱処理をしたＡｆｔｅｒＰＲサンプルは、演算された炭素原子濃度が３．５×１０２０ｃｍ－３である。ここで、ＴＤＳ測定結果によれば、３５０℃１時間で加熱処理をしたＡｆｔｅｒＰＲサンプルは、加熱処理をしないＡｆｔｅｒＰＲサンプルに対して、０．１５倍のＣＯ脱離量である。したがって、３５０℃１時間で加熱処理したＡｆｔｅｒＰＲサンプルは、炭素原子濃度が１．５×１０２１ｃｍ－３であると想定される。
【0105】
加熱処理をしないＡｆｔｅｒＰＲサンプルおよび４００℃１時間で加熱処理をしたＡｆｔｅｒＰＲサンプルのオージェ電子分光測定の炭素原子のプロファイルと、上記の炭素原子濃度とを考慮すると、３５０℃１時間で加熱処理をしたＡｆｔｅｒＰＲサンプルは、その炭素原子濃度から、最表面において最大となる炭素原子の濃度が１９ａｔ％であることが推測される。
【0106】
上述した薄膜トランジスタ１００における半導体層１５０におけるチャネルＣＨの表面の位置としては、以下のように定義されればよい。バックチャネル側表面１５０ｂであれば、隣接する層間絶縁層２００の無機絶縁膜から半導体層１５０（チャネルＣＨ）に向けて上述のようにオージェ電子分光により測定した場合、Ｉｎ、ＳｎおよびＺｎが検出された位置を表面とする。一方、ゲート側表面１５０ｇであれば、隣接するゲート絶縁層１３０から半導体層１５０（チャネルＣＨ）に向けて上述のようにオージェ電子分光により測定した場合、Ｉｎ、ＳｎおよびＺｎが検出された位置を表面とする。
【0107】
［ＮＢＴＳへの影響］
閾値測定用の薄膜トランジスタにおいて、図９に示すようにソース電極１７６およびドレイン電極１７７を形成した後に、加熱処理をしない（Ｒ．Ｔ．）薄膜トランジスタ、３００℃１時間で加熱処理した薄膜トランジスタ、３５０℃１時間で加熱処理した薄膜トランジスタ、および４００℃１時間で加熱処理をした薄膜トランジスタを準備した。これらの測定用薄膜トランジスタに対して、ＮＢＴＳを実施した。ＮＢＴＳは、ソース電極およびドレイン電極に対するゲート電極の電圧が「Ｖｔｈ－２０Ｖ」になるように制御し、温度を６０℃とし、暗状態で維持する条件を用いた。ＮＢＴＳを印加した状態を維持する時間は、最大３６００秒である。
閾値測定用の薄膜トランジスタにおいて、図９に示すようにソース電極１７６およびドレイン電極１７７を形成した後に、加熱処理をしない（Ｒ．Ｔ．）薄膜トランジスタ、３００℃１時間で加熱処理した薄膜トランジスタ、３５０℃１時間で加熱処理した薄膜トランジスタ、および４００℃１時間で加熱処理をした薄膜トランジスタを準備した。これらの測定用薄膜トランジスタに対して、ＮＢＴＳを実施した。ＮＢＴＳは、ソース電極およびドレイン電極に対するゲート電極の電圧が「Ｖｔｈ－２０Ｖ」になるように制御し、温度を６０℃とし、暗状態で維持する条件を用いた。ＮＢＴＳを印加した状態を維持する時間は、最大３６００秒である。
【0108】
図１８は、ＮＢＴＳによる閾値シフトの測定結果を示す図である。図１８に示すＩｄ（Ｄｒａｉｎ Ｃｕｒｒｅｎｔ）－Ｖｇ（Ｇａｔｅ Ｖｏｌｔａｇｅ）特性は、ソース電極１７６に対するドレイン電極１７７の電圧が「０．１Ｖ」になるように制御した状態で、ゲート電極１７２の電圧を変化させたときのドレイン電流を示している。図１８は、各加熱処理条件に対応して、閾値シフトのＮＢＴＳ時間依存性を示した。図１８に示すように、ＮＢＴＳ前に対する閾値のシフトは、加熱処理をしない場合は「－１２Ｖ」、３００℃加熱処理の場合は「－３．５Ｖ」、３５０℃加熱処理の場合は「－０．５Ｖ」、４００℃加熱処理の場合は「－０．１Ｖ」であった。この結果から、炭素残留成分の存在が少ないほど、マイナスシフト量が小さくなることが確認された。３５０℃加熱処理の場合の閾値シフト量に抑えられれば、実用上は充分な信頼性が得られる。
【0109】
［ＮＢＩＳへの影響］
閾値測定用の薄膜トランジスタにおいて、図９に示すようにソース電極１７６およびドレイン電極１７７を形成した後に、加熱処理をしない（Ｒ．Ｔ．）薄膜トランジスタ、および４００℃１時間で加熱処理をした薄膜トランジスタを準備した。これらの測定用薄膜トランジスタに対して、ＮＢＩＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｓｔｒｅｓｓ）を実施した。ＮＢＩＳは、ソース電極およびドレイン電極に対するゲート電極の電圧が「Ｖｔｈ－２０Ｖ」になるように制御し、４０００ｌｕｘの光照射下で維持する条件を用いた。ＮＢＩＳを印加した状態を維持する時間は、最大３６００秒である。
閾値測定用の薄膜トランジスタにおいて、図９に示すようにソース電極１７６およびドレイン電極１７７を形成した後に、加熱処理をしない（Ｒ．Ｔ．）薄膜トランジスタ、および４００℃１時間で加熱処理をした薄膜トランジスタを準備した。これらの測定用薄膜トランジスタに対して、ＮＢＩＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｓｔｒｅｓｓ）を実施した。ＮＢＩＳは、ソース電極およびドレイン電極に対するゲート電極の電圧が「Ｖｔｈ－２０Ｖ」になるように制御し、４０００ｌｕｘの光照射下で維持する条件を用いた。ＮＢＩＳを印加した状態を維持する時間は、最大３６００秒である。
【0110】
図１９は、ＮＢＩＳによる閾値シフトの測定結果を示す図である。図１９に示すＩｄ－Ｖｇ特性は、ソース電極に対するドレイン電極の電圧が「０．１Ｖ」になるように制御した状態で、ゲート電極１７２の電圧を変化させたときのドレイン電流を示している。図１９は、各加熱処理条件に対応して、閾値シフトのＮＢＩＳ時間依存性を示した。図１９に示すように、閾値のシフト量は、加熱処理をしない場合は「－１２．５Ｖ」、４００℃加熱処理の場合は「－６．５Ｖ」であった。この結果から、光照射下においても、炭素残留成分の存在が少ないほど、マイナスシフト量が小さくなることが確認された。
【0111】
ＮＢＩＳによる「－６．５Ｖ」の閾値シフト量を有する薄膜トランジスタを表示装置に用いる場合であってこのシフト量が問題となる場合には、薄膜トランジスタの近傍においてチャネルＣＨへ光侵入経路を妨げるように遮光層を設けてもよい。遮光層による光侵入が妨げられることで、閾値のマイナスシフトをさらに抑制することができるため、薄膜トランジスタの信頼性を向上することができる。
【0112】
一実施形態における表示装置においては遮光層が含まれていないが、薄膜トランジスタ１００の上層または下層において、チャネルＣＨへの光侵入を妨げるように遮光層が配置されてもよい。炭素残留成分が低減されることで光照射下においても閾値シフト量が少なくなる。したがって、信頼性を確保するために必要な閾値シフト量を実現するために、遮光すべき光の量も少なくすることができる。その結果、炭素残留成分を低減することで薄膜トランジスタ１００の周辺に配置される遮光層を小さくし、または省略することができる。
【0113】
［ＵＶオゾン処理が炭素残留成分に与える影響］
ＡｆｔｅｒＰＲサンプルに対するＵＶオゾン処理が、炭素残留成分の脱離に与える影響を確認した。
ＡｆｔｅｒＰＲサンプルに対するＵＶオゾン処理が、炭素残留成分の脱離に与える影響を確認した。
【0114】
図２０は、フォトレジスト形成・除去後およびＵＶオゾン処理後のＴＤＳ測定結果を示す図である。ＢｅｆｏｒｅＰＲサンプルとＡｆｔｅｒＰＲサンプルとの関係については、上述した関係と同様である。ＡｆｔｅｒＰＲサンプルに対して室温でＵＶオゾン処理（ＵＶ Ｏｚｏｎｅ Ｔｒｅａｔｍｅｎｔ）をしたサンプルにおいても、ＢｅｆｏｒｅＰＲサンプルと同等のＴＤＳ測定結果が得られた。すなわち、ＵＶオゾン処理によりＩＴＺＯ膜の表面から炭素残留成分が減少し、フォトレジストを形成する前の状態と同等にできることが確認された。
【0115】
ＵＶオゾン処理によれば室温でも実現できるため、図６に示す薄膜トランジスタ１００が形成されるまでに耐熱性の低い材料が含まれていたとしても、炭素残留成分を除去することができる。図示していないが、例えば、薄膜トランジスタ１００と第１支持基板１０との間にカラーフィルタなどの有機絶縁膜が存在する場合には、加熱処理ではなくＵＶオゾン処理により炭素残留成分を低減することが有用である。
【0116】
［ＮＢＴＳへの影響］
閾値測定用の薄膜トランジスタにおいて、図９に示すようにソース電極１７６およびドレイン電極１７７を形成した後に、ＵＶオゾン処理をした薄膜トランジスタを準備した。これらの測定用薄膜トランジスタに対して、ＮＢＴＳを実施した。ＮＢＴＳの条件は、図１８に示した測定結果を得たときの条件と同じであり、ソース電極およびドレイン電極に対するゲート電極の電圧が「Ｖｔｈ－２０Ｖ」になるように制御し、温度を６０℃とし、暗状態で維持する条件を用いた。ソース電極１７６およびドレイン電極１７７に対するゲート電極の電圧を「Ｖｔｈ＋２０Ｖ」に制御し、温度を６０℃とし、暗状態で維持したＰＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）についても実施した。
閾値測定用の薄膜トランジスタにおいて、図９に示すようにソース電極１７６およびドレイン電極１７７を形成した後に、ＵＶオゾン処理をした薄膜トランジスタを準備した。これらの測定用薄膜トランジスタに対して、ＮＢＴＳを実施した。ＮＢＴＳの条件は、図１８に示した測定結果を得たときの条件と同じであり、ソース電極およびドレイン電極に対するゲート電極の電圧が「Ｖｔｈ－２０Ｖ」になるように制御し、温度を６０℃とし、暗状態で維持する条件を用いた。ソース電極１７６およびドレイン電極１７７に対するゲート電極の電圧を「Ｖｔｈ＋２０Ｖ」に制御し、温度を６０℃とし、暗状態で維持したＰＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）についても実施した。
【0117】
図２１は、ＵＶオゾン処理後のＮＢＴＳおよびＰＢＴＳによる閾値シフトの測定結果を示す図である。図２１に示すＩｄ－Ｖｇ特性は、ソース電極１７６に対するドレイン電極１７７の電圧を「０．１Ｖ」に制御して、ゲート電極１７２の電圧を変化させたときのドレイン電流を示している。図２１に示すように、ＵＶオゾン処理においても、ＮＢＴＳによる閾値のシフト量は充分小さく抑えられている。
【0118】
ＰＢＴＳによる閾値のシフト量も、ＮＢＴＳと同様に充分小さく抑えられている。上記説明では省略したが、ＰＢＴＳについては、ＡｆｔｅｒＰＲサンプルに対して炭素残留成分の低減処理（ＵＶオゾン処理または加熱処理）をしなくても、閾値のシフト量は小さく抑えられているため、参考までに提示した。
【0119】
＜変形例＞
本開示は上述した実施形態に限定されるものではなく、他の様々な変形例が含まれる。例えば、上述した実施形態は本開示を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。以下、一部の変形例について説明する。
本開示は上述した実施形態に限定されるものではなく、他の様々な変形例が含まれる。例えば、上述した実施形態は本開示を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。以下、一部の変形例について説明する。
【0120】
［他の構造を有する薄膜トランジスタ］
表示装置１０００に用いられる薄膜トランジスタは、上述した一実施形態における薄膜トランジスタ１００に限られず、様々な構造の薄膜トランジスタを採用することができる。以下、ＩＴＺＯを用いた薄膜トランジスタにおいて、代表的な構造として２つの例を説明する。
表示装置１０００に用いられる薄膜トランジスタは、上述した一実施形態における薄膜トランジスタ１００に限られず、様々な構造の薄膜トランジスタを採用することができる。以下、ＩＴＺＯを用いた薄膜トランジスタにおいて、代表的な構造として２つの例を説明する。
【0121】
薄膜トランジスタ１００はＢＣＥ型の薄膜トランジスタであるが、ＥＳＬ（Ｅｔｃｈ Ｓｔｏｐ Ｌａｙｅｒ）型の薄膜トランジスタが表示装置１０００に適用されてもよい。
【0122】
図２２は、一実施形態におけるＥＳＬ型薄膜トランジスタを示す図である。図２２では、ＥＳＬ型の薄膜トランジスタ１００Ａが示されている。薄膜トランジスタ１００Ａは、薄膜トランジスタ１００に対して、エッチストップ層１５０ｅが追加された構造を有する。エッチストップ層１５０ｅは、ソース電極１７１およびドレイン電極１７２を形成するときのエッチングストッパとなる層であり、例えば、ＣＶＤ法またはＰＶＤ法により形成された酸化シリコンである。ソース電極１７１およびドレイン電極１７２を形成するときには、バックチャネル側表面１５０ｂの露出部分はエッチストップ層１５０ｅに既に覆われている。したがって、ＥＳＬ型の薄膜トランジスタ１００Ａの場合には、半導体層１５０が形成された後、このエッチストップ層１５０ｅとなる酸化シリコン膜が形成される前に、炭素残留成分を脱離するための処理（加熱処理またはＵＶオゾン処理）が行われる。すなわちエッチストップ層１５０ｅがチャネルを覆う絶縁層として機能する。
【0123】
ＥＳＬ型の薄膜トランジスタ１００Ａでは、エッチストップ層１５０ｅの存在によってソース電極１７１およびドレイン電極１７２が半導体層１５０と接触する位置が、ＢＣＥ型の薄膜トランジスタ１００とは異なる。そのため、図２２に示すように薄膜トランジスタ１００ＡのチャネルＣＨの領域は、薄膜トランジスタ１００のチャネルＣＨとは異なる。
【0124】
薄膜トランジスタ１００はボトムゲート型薄膜トランジスタであるが、トップゲート型薄膜トランジスタが表示装置１０００に適用されてもよい。
【0125】
図２３は、一実施形態におけるトップゲート型薄膜トランジスタを示す図である。ボトムゲート型薄膜トランジスタ１００は、ゲート電極１２０が第１支持基板１０と半導体層１５０との間に配置されている。一方、図２３に示すように、トップゲート型薄膜トランジスタ１００Ｂは、半導体層１５０Ｂが第１支持基板１０とゲート電極１２０Ｂとの間に配置されている。したがって、ＩＴＺＯ膜を加工するときのフォトレジストＰＲが接触する面は、ボトムゲート型薄膜トランジスタ１００の場合にバックチャネル側表面１５０ｂであったが、トップゲート型薄膜トランジスタ１００Ｂの場合にはゲート側表面１５０Ｂｇになる。したがって、トップゲート型薄膜トランジスタ１００Ｂでは、半導体層１５０Ｂが形成された後、ゲート絶縁層１３０が形成される前に、炭素残留成分を脱離するための処理（加熱処理またはＵＶオゾン処理）が行われる。なお、バックチャネル側表面１５０Ｂｂは炭素残留成分が存在せず、炭素残留成分がわずかに存在したとしても、上述したようにＩＴＺＯ膜を形成するときに脱離する。
【0126】
トップゲート型薄膜トランジスタ１００Ｂでは、半導体層１５０Ｂのうちゲート電極１２０Ｂの直下の部分がチャネルＣＨに対応する。チャネルＣＨに対してソース電極１７１Ｂ側にはソース領域１５１Ｂが形成され、チャネルＣＨに対してドレイン電極１７２Ｂ側にはドレイン領域１５２Ｂが形成される。例えば、ソース領域１５１Ｂおよびドレイン領域１５２Ｂは、例えば、ゲート電極１２０Ｂをマスクとしてセルフアライメントで水素等が半導体層１５０Ｂに供給されることで、低抵抗化した領域である。
【0127】
以上のとおり、どのような構造を有する薄膜トランジスタが表示装置１０００に採用されたとしても、チャネルＣＨが露出した状態において炭素残留成分を脱離する処理（加熱処理またはＵＶオゾン処理）を行えばよい。そして、脱離する処理の後かつ炭素原子を含む層（例えば、フォトレジスト、有機絶縁層等）がチャネルＣＨ上に形成される前に、チャネルＣＨを炭素原子から保護する絶縁層（例えば、酸化シリコン等の無機絶縁性材料）を形成すればよい。
【0128】
ＩＴＺＯ以外の半導体材料を用いた薄膜トランジスタが、薄膜トランジスタ１００と併用されてもよい。ＩＴＺＯ以外の半導体材料は、例えば、他の金属酸化物半導体（例えばＩＧＺＯ）であってもよいし、アモルファスシリコン、ポリシリコンなどのシリコンを用いた半導体であってもよい。
【0129】
［電子機器への適用］
上述した表示装置１０００は、スマートフォン、ラップトップコンピュータ、テレビ等の様々な電子機器のディスプレイとして適用されてもよい。表示装置１０００は、画素回路によって発光が制御される発光層を含む有機ＥＬディスプレイに限らない。例えば、表示装置１０００は、発光層がＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）であるマイクロＬＥＤディスプレイであってもよいし、画素回路によって光学特性が制御される光学素子を含むディスプレイ、例えば、光学素子として液晶を含む液晶ディスプレイであってもよい。
上述した表示装置１０００は、スマートフォン、ラップトップコンピュータ、テレビ等の様々な電子機器のディスプレイとして適用されてもよい。表示装置１０００は、画素回路によって発光が制御される発光層を含む有機ＥＬディスプレイに限らない。例えば、表示装置１０００は、発光層がＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）であるマイクロＬＥＤディスプレイであってもよいし、画素回路によって光学特性が制御される光学素子を含むディスプレイ、例えば、光学素子として液晶を含む液晶ディスプレイであってもよい。
【0130】
図２４は、一実施形態における電子機器を示す図である。図２４に示す電子機器２０００は、スマートフォンであり、筐体１５００に収容された表示装置１０００、制御装置１６００および記憶装置１７００を含む。記憶装置１７００は、例えば、不揮発性メモリである。制御装置１６００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等を含み、記憶装置１７００に記憶されたプログラムを実行することによって、表示装置１０００を制御して、表示装置１０００に表示される映像を制御する。
【0131】
上述した薄膜トランジスタは、表示装置１０００を構成する素子に適用される場合に限らず、制御装置１６００および記憶装置１７００等を構成する素子に適用されてもよい。すなわち、薄膜トランジスタ１００が用いられた電子機器は、表示装置１０００を備えていない構成も含む。電子機器の一例は、記憶装置、論理回路およびその周辺回路装置、無線信号処理装置、入力装置、撮像装置、ニューロモルフィックコンピューティング装置等、表示装置以外の電子装置を含む。このような電子機器には、ＩＴＺＯを用いた薄膜トランジスタと併用して、ＩＴＺＯ以外の半導体材料を用いた薄膜トランジスタがさらに用いられてもよい。
【0132】
［ＺＳＯパッシベーション層］
薄膜トランジスタ１００において、チャネルＣＨにおけるバックチャネル側表面１５０ｂを所定の膜により形成されるパッシベーション層で覆ってチャネルを覆う絶縁層としてもよい。該パッシベーション層は、酸素雰囲気下のＤＣスパッタリング法で形成できる酸化物薄膜が好ましく、例えば、アモルファスＺＳＯ（ＺｎＳｉＯ）膜により形成される。パッシベーション層は、密着性の観点から、少なくとも一部にアモルファスを含むことが好ましいが、一部に微結晶等の結晶構造が含まれてもよい。パッシベーション層の厚さは、様々に取り得るが、例えば、２ｎｍ以上２００ｎｍ以下であり、好ましくは、３ｎｍ以上５０ｎｍ以下である。この例では、パッシベーション層の厚さは、５ｎｍである。パッシベーション層は、図２３に示すトップゲート型薄膜トランジスタ１００Ｂに適用することもできる。この場合には、図３６に示すように、下地絶縁層１１０とバックチャネル側表面１５０Ｂｂとの間にパッシベーション層１６０Ｆが形成されてもよいし、図３７に示すように、ゲート絶縁層１３０とゲート側表面１５０Ｂｇとの間にパッシベーション層１６０Ｇが形成されてもよい。パッシベーション層１６０Ｆおよびパッシベーション層１６０Ｇは、少なくともチャネルＣＨ領域に存在していることが好ましい。言い換えると、パッシベーション層１６０Ｆおよびパッシベーション層１６０Ｇは、チャネルＣＨ以外の領域には存在しなくてもよく、少なくともチャネルＣＨを覆っていればよい。
薄膜トランジスタ１００において、チャネルＣＨにおけるバックチャネル側表面１５０ｂを所定の膜により形成されるパッシベーション層で覆ってチャネルを覆う絶縁層としてもよい。該パッシベーション層は、酸素雰囲気下のＤＣスパッタリング法で形成できる酸化物薄膜が好ましく、例えば、アモルファスＺＳＯ（ＺｎＳｉＯ）膜により形成される。パッシベーション層は、密着性の観点から、少なくとも一部にアモルファスを含むことが好ましいが、一部に微結晶等の結晶構造が含まれてもよい。パッシベーション層の厚さは、様々に取り得るが、例えば、２ｎｍ以上２００ｎｍ以下であり、好ましくは、３ｎｍ以上５０ｎｍ以下である。この例では、パッシベーション層の厚さは、５ｎｍである。パッシベーション層は、図２３に示すトップゲート型薄膜トランジスタ１００Ｂに適用することもできる。この場合には、図３６に示すように、下地絶縁層１１０とバックチャネル側表面１５０Ｂｂとの間にパッシベーション層１６０Ｆが形成されてもよいし、図３７に示すように、ゲート絶縁層１３０とゲート側表面１５０Ｂｇとの間にパッシベーション層１６０Ｇが形成されてもよい。パッシベーション層１６０Ｆおよびパッシベーション層１６０Ｇは、少なくともチャネルＣＨ領域に存在していることが好ましい。言い換えると、パッシベーション層１６０Ｆおよびパッシベーション層１６０Ｇは、チャネルＣＨ以外の領域には存在しなくてもよく、少なくともチャネルＣＨを覆っていればよい。
【0133】
ＺＳＯ膜は、ＺｎＯおよびＳｉＯ２を含むターゲットを用いた酸素雰囲気下のＤＣスパッタリングにより形成される。パッシベーション層としてのＺＳＯ膜は、絶縁性を有する。ＺＳＯは、ＳｉＯ２に対するＺｎＯの割合が多くなることで、絶縁性を有する状態から、導電性を有する状態に変化する。ＺＳＯのターゲットは、導電性を有する組成比で形成されているため、ＤＣスパッタリングによる形成が可能である。半導体層１５０の表面が還元されることを抑制するため、ＺＳＯのターゲットは、Ｚｎが金属として含まれるのではなく金属酸化物として含まれることが好ましい。一方、スパッタリングの条件を制御することにより、絶縁性を有するＺＳＯ膜のパッシベーション層が形成される。ＺＳＯ膜は、ＤＣスパッタリング以外のＰＶＤ法で形成されてもよいし、最終的にチャネルＣＨの表面に生じる炭素残留成分を少なくすることができれば、ＣＶＤ法またはＡＬＤ法で形成されてもよい。
【0134】
このパッシベーション層は、Ｚｎおよびシリコン（Ｓｉ）を含む金属酸化物層であるＺＳＯ膜に限られず、例えば、Ｚｎ、ＳｉおよびＳｎを含む金属酸化物層であるＺＳＴＯ膜であってもよい。この場合には、それぞれＺｎＯ、ＳｎＯ２を含むターゲット、またはＺｎＯ、ＳｉＯ２、ＳｎＯ２を含むターゲットを用いた酸素雰囲気下のＤＣスパッタリングにより形成されればよい。
【0135】
ＺＳＯ膜の場合、Ｚｎ／（Ｚｎ＋Ｓｉ）の比は、モル比で０．３０以上０．９５以下の範囲が好ましく、０．４０以上０．８５以下の範囲であることがより好ましい。ＺＳＴＯ膜の場合、Ｓｎ／（Ｚｎ＋Ｓｎ＋Ｓｉ）の比は、モル比で０．１５以上０．９５以下の範囲が好ましい。また、Ｓｉ／（Ｚｎ＋Ｓｎ＋Ｓｉ）の比は、モル比で０．０７以上０．３０以下の範囲が好ましい。これらのモル比は、膜としての値である。
【0136】
パッシベーション層は、ＺＳＯ膜またはＺＳＴＯ膜に対して、さらにチタン（Ｔｉ）、ガリウム（Ｇａ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）およびＩｎの少なくとも一つが含まれていてもよい。この場合においても、これらの元素は金属酸化物としてターゲットに含まれていることが好ましい。
【0137】
パッシベーション層の電子親和力は、半導体層１５０（この例ではＩＴＺＯ膜）の電子親和力よりも小さいことが好ましい。さらにパッシベーション層の電子親和力が２．０ｅＶ以上４．０ｅＶ以下の範囲内であって、パッシベーション層のイオン化ポテンシャルが６．０ｅＶ以上８．５ｅＶ以下の範囲内であることが好ましい。より好ましい電子親和力は２．２ｅＶ以上３．５ｅＶ以下であり、さらに好ましくは２．５ｅＶ以上３．０ｅＶ以下である。より好ましいイオン化ポテンシャルは６．０ｅＶ以上７．５ｅＶ以下、さらに好ましくは６．０ｅＶ以上７．０ｅＶ以下である。半導体層よりも電子親和力が小さいパッシベーション層を設けることにより、外部から半導体層への電子の注入を防ぐ効果を有する。また、半導体層よりもイオン化ポテンシャルが大きいパッシベーション層を設けることにより、外部から半導体層への正孔の注入を防ぐ効果を有する。これらにより、ＮＢＳやＰＢＳによる閾値シフトを抑制することができる。
【0138】
パッシベーション層の電子親和力は、ターゲットにおける組成比を変化させることで調整することができる。例えば、ＺＳＯ膜であれば、ターゲットにおけるＺｎＯとＳｉＯ２との割合によって、所望の電子親和力を実現することができる。電子親和力及びイオン化ポテンシャルは、量子化学理論計算（電子親和力＝中性分子のエネルギーとアニオンのエネルギー差、イオン化ポテンシャル＝カチオンと中性分子のエネルギー差）、または光電子分光法等の公知の測定方法により求めることができる。具体的には、紫外光電子分光法を用いてイオン化ポテンシャルを評価し、分光光度計を用いてバンドギャップを評価し、電子親和力を該イオン化ポテンシャルと該バンドギャップの差から算出する。
【0139】
図２５から図２７は、一実施形態におけるパッシベーション層を用いた薄膜トランジスタを示す図である。図２５から図２７のそれぞれにおいては、ＺＳＯ膜のパッシベーション層が薄膜トランジスタ１００に適用される場合の例を示す。図２５に示す薄膜トランジスタ１００Ｃでは、上述したエッチストップ層１５０ｅに相当する位置にパッシベーション層１６０が形成される。すなわち、半導体層１５０が形成された後にＺＳＯ膜が形成され、ＺＳＯ膜が所望のパターンに形成されることによって、バックチャネル側表面１５０ｂ上にパッシベーション層１６０が形成される。パッシベーション層１６０の一部は、ソース電極１７１およびドレイン電極１７２に覆われている。
【0140】
図２６に示す薄膜トランジスタ１００Ｄでは、ソース電極１７１およびドレイン電極１７２が形成された後にＺＳＯ膜が形成され、ＺＳＯ膜が所望のパターンに形成されることによって、バックチャネル側表面１５０ｂの露出部分上にパッシベーション層１６０Ｄが形成される。薄膜トランジスタ１００Ｃにおけるパッシベーション層１６０と同様に、パッシベーション層１６０Ｄはバックチャネル側表面１５０ｂの露出部分を覆う。一方、薄膜トランジスタ１００Ｃにおけるパッシベーション層１６０とは異なり、パッシベーション層１６０Ｄはソース電極１７１およびドレイン電極１７２の一部も覆っている。
【0141】
図２７に示す薄膜トランジスタ１００Ｅは、図２５に示す薄膜トランジスタ１００Ｃにおいて、パッシベーション層１６０上に上述したエッチストップ層１５０ｅＥが形成されている例である。パッシベーション層１６０とエッチストップ層１５０ｅＥとは同じパターンとして形成されてもよい。パッシベーション層１６０の厚さを調整することによって、図２５に示す薄膜トランジスタ１００Ｃにおいて、パッシベーション層１６０がエッチストップ層１５０ｅとしての機能を有するようにしてもよい。
【0142】
このように、ＺＳＯ膜を用いたパッシベーション層が、６０℃または光照射条件下での負のゲート電圧印加による閾値のシフトをより抑えることが発明者らの知見によって得られた。このパッシベーション層により、ＩＴＺＯの表面準位を低減し、ＩＴＺＯと外部とにおいて電荷の移動を抑制するためと考えられる。以下、閾値のシフトを抑えることができた結果について説明する。閾値シフト測定用の薄膜トランジスタは、図９に示す閾値シフト測定用の薄膜トランジスタに対応する。したがって、ＺＳＯ膜を用いたパッシベーション層が形成されている薄膜トランジスタは、図９に示す薄膜トランジスタのバックチャネル側表面１５５ｂ上に形成されていることになる。ここでは、図９に示す薄膜トランジスタが形成され、４００℃の加熱処理がされた後に、さらにＺＳＯ膜を用いたパッシベーション層を形成している。
【0143】
図２８は、温度変化による閾値シフトの測定結果を示す図である。図２８に示すＩｄ－Ｖｇ特性は、ソース電極に対するドレイン電極の電圧が「０．１Ｖ」になるように制御した状態で、ゲート電極１７２の電圧を変化させたときのドレイン電流を示している。図２８は、ＺＳＯ膜のパッシベーション層を用いない場合（ｗ／ｏ ａ－ＺＳＯ）と、ＺＳＯ膜のパッシベーション層を用いる場合（ｗ ａ－ＺＳＯ）とにおいて、室温（Ｒ．Ｔ．）および６０℃におけるＩｄ－Ｖｇ特性を示している。
【0144】
ＺＳＯ膜のパッシベーション層を用いない場合、６０℃での閾値は、室温での閾値よりもマイナスにシフトする。一方、ＺＳＯ膜のパッシベーション層を用いる場合、室温でも６０℃でも閾値はほとんどシフトしない。このように、ＺＳＯ膜のパッシベーション層によって、閾値の温度依存性が抑えられる。
【0145】
図２９は、ＮＢＩＳによる閾値シフトの測定結果を示す図である。図２９は、上述した図１９に対応するＮＢＩＳの測定結果であり、ＺＳＯ膜のパッシベーション層を用いない場合の結果は、図１９における４００℃加熱処理の場合に相当する。一方、ＺＳＯ膜のパッシベーション層を用いる場合、閾値はほとんどシフトしない。このように、ＺＳＯ膜のパッシベーション層によって、ＮＢＩＳによる閾値のマイナスシフトがさらに抑えられる。
【0146】
図３０は、光照射前後の電子濃度の測定結果を示す図である。図３０は、ガラス基板上にＩＴＺＯ膜を形成しＺＳＯ膜を形成していないサンプル（ｗ／ｏ ａ－ＺＳＯ）と、さらにＩＴＺＯ膜上に５ｎｍのＺＳＯ膜を形成したサンプル（ｗ ａ－ＺＳＯ）とについて、ホール測定によりＩＴＺＯ膜の電子濃度を測定した結果を示している。電子濃度は、光照射前（時間軸における「ＡＳ」に対応）および光照射後に測定され、光照射後は時間変化（時間軸の「０」は照射直後に対応）についても測定された。光照射前と光照射後との間において、ＩＴＺＯ膜に対してガラス基板とは反対側（ＩＴＺＯ膜が露出した面またはＺＳＯ膜が露出した面）からソーラーシミュレータによって得られた光を照射した。光を照射した時間は１０分間である。
【0147】
図３０に示すように、ＺＳＯ膜を形成していないサンプルにおいては、光の照射によって、ＩＴＺＯ膜の電子濃度が２×１０１７ｃｍ－３から２×１０１８ｃｍ－３に増加し、６時間経過してもほとんど変化していない。一方、ＺＳＯ膜を形成したサンプルにおいては、光の照射によって、ＩＴＺＯ膜の電子濃度が１×１０１７ｃｍ－３からわずかに上昇するが、６時間経過後にはほぼ元の濃度に戻っている。この現象は、ＺＳＯ膜のパッシベーション層を用いる場合にＮＢＩＳによる閾値のマイナスシフトがほとんど生じない要因の一つである、と推測される。
【0148】
図３１は、吸収係数の測定結果を示す図である。図３１は、図３０と同じサンプルに対して紫外可視近赤外分光法により吸収係数を測定した結果である。図３１に示すように、ＺＳＯ膜の有無にかかわらず、吸収係数はほとんど同じである。この測定結果は、ＺＳＯ膜が非常に薄く５ｎｍであること、およびＺＳＯ膜が広いバンドギャップを有することに起因する。したがって、図３０に示す結果は、ＩＴＺＯ膜へ照射された光がＺＳＯ膜により阻害されたことが主たる理由ではない、ということを示している。
【0149】
ＤＣスパッタリングによるＺＳＯ膜の形成により、ＩＴＺＯ膜の表面およびＺＳＯ膜とＩＴＺＯ膜との界面における不純物を抑制する効果、および各プロセスによって受けるダメージを抑制する効果を生じる。その結果として、ＺＳＯ膜のパッシベーション層により得られる特性改善効果が得られることが推測される。酸素雰囲気下のＤＣスパッタリングによれば、上述した炭素残留成分を低減する効果も有する。したがって、炭素残留成分を低減するための加熱処理およびＵＶオゾン処理を省略したり、加熱処理およびＵＶオゾン処理を簡易的な処理（低温化、低照度化または処理時間短縮）に置き換えたりすることも期待される。
【0150】
図３２は、ＮＢＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｓｔｒｅｓｓ）による閾値シフトの時間による変化の測定結果とモデル式を示す図である。ＮＢＳは、ソース電極およびドレイン電極に対するゲート電極の電圧が「Ｖｔｈ－２０Ｖ」になるように制御して維持する条件を用いた。ＮＢＳを印加した状態を維持する時間は、上述した炭素残留成分の低減する処理を行わずＺＳＯ膜のパッシベーション層も用いないサンプル（ｕｎｓｔａｂｌｅ ｓａｍｐｌｅ）では最大３６００秒であり（下図）、炭素残留成分の低減する処理を行いさらにＺＳＯ膜のパッシベーション層が形成されたサンプル（ｓｔａｂｌｅ ｓａｍｐｌｅ）では最大８６４００秒である（上図）。
【0151】
図３２には、ＮＢＳによる閾値シフトを拡張指数関数（Ｓｔｒｅｔｃｈｅｄ Ｅｘｐｏｎｅｎｔｉａｌ Ｆｕｎｃｔｉｏｎ）を用いてフィッティングした場合の各パラメータが示されている。Ｖｔｈ（０）は初期の閾値電圧である。τは時定数であり、βはエネルギーバリアパラメータである。炭素残留成分の除去およびＺＳＯ膜のパッシベーション層の形成がされているか否かによって、τとβとが大きく異なっている。βはエネルギーバリアの分布を反映するため、電荷伝達のメカニズムが異なるとβが異なると考えられている。ＺｎＯを用いたガスセンサでは導入されるガス種によってβが大きく異なることも知られている。高移動度で安定したＩｎ２Ｏ３のＴＦＴでは、フェルミレベルの違いによってβが異なる可能性も示されている。さらに、図３２に示すように、ΔＶｔｈ（ｔ→∞）が、２つのサンプル間で二桁も異なることが確認された。
【0152】
［異なる組成のＩＴＺＯについて］
上述した一実施形態では、ターゲットの組成比Ｉｎ：Ｓｎ：Ｚｎが、２０：４０：４０（ａｔ％）であったが、この組成比でなくてもよい。この組成比が４０：４０：２０（ａｔ％）である場合のサンプルについて、ＮＢＴＳ、ＰＢＴＳ、ＮＢＩＳによる閾値シフトの測定結果を説明する。
上述した一実施形態では、ターゲットの組成比Ｉｎ：Ｓｎ：Ｚｎが、２０：４０：４０（ａｔ％）であったが、この組成比でなくてもよい。この組成比が４０：４０：２０（ａｔ％）である場合のサンプルについて、ＮＢＴＳ、ＰＢＴＳ、ＮＢＩＳによる閾値シフトの測定結果を説明する。
【0153】
図３３および図３４は、ＮＢＴＳおよびＰＢＴＳによる閾値シフトの測定結果を示す図である。図３３は、ターゲットの組成比Ｉｎ：Ｓｎ：Ｚｎが、２０：４０：４０（ａｔ％）である場合における測定結果である。図３４は、ターゲットの組成比Ｉｎ：Ｓｎ：Ｚｎが、４０：４０：２０（ａｔ％）である場合における測定結果である。図３３および図３４の測定に用いられたサンプルは、いずれも炭素残留成分を低減する処理が行われ、ＺＳＯ膜のパッシベーション層が形成されている。いずれのターゲットの組成比においても、閾値のシフトがほとんど生じていない。また、図３３に示す測定結果は、炭素残留成分を低減する処理が行われＺＳＯ膜のパッシベーション層が形成されていない場合の測定結果（図２１）と比べても、概ね同様の結果が得られている。すなわち、ＺＳＯ膜の存在によってＮＢＴＳおよびＰＢＴＳに対する悪影響は確認されていない。
【0154】
図３５は、ＮＢＩＳによる閾値シフトの測定結果を示す図である。図３５では、ＮＢＩＳにおける測定結果を、ターゲットの組成比が異なる２つのＩＴＺＯにより比較している。ターゲットの組成比Ｉｎ：Ｓｎ：Ｚｎが４０：４０：２０（ａｔ％）のサンプル（Ｉｎ０．４Ｓｎ０．４Ｚｎ０．２Ｏｘ）の電界効果移動度は、７０ｃｍ２／Ｖｓである。ターゲットの組成比Ｉｎ：Ｓｎ：Ｚｎが２０：４０：４０（ａｔ％）のサンプル（Ｉｎ０．２Ｓｎ０．４Ｚｎ０．４Ｏｘ）の電界効果移動度は、５０ｃｍ２／Ｖｓである。
【0155】
ターゲットの組成比がＩｎ０．４Ｓｎ０．４Ｚｎ０．２Ｏｘである場合の方が、Ｉｎ０．２Ｓｎ０．４Ｚｎ０．４Ｏｘである場合よりも、移動度が高いため閾値のマイナスシフトがわずかに大きいものの、大きな違いがない。このように、特定の組成比以外のＩＴＺＯであっても、同様の方法により様々な電圧ストレスにおける閾値シフトの抑制効果を得ることができる。少なくとも移動度が７０ｃｍ２／Ｖｓ以下となるＩＴＺＯによれば、電圧ストレスにおける閾値シフトの充分な抑制効果が確認されている。
【0156】
充分な抑制効果を有する閾値のシフト量は、例えば、３Ｖ以下であることが好ましく、１Ｖ以下であることがより好ましい。このような抑制効果を得られれば、より高い移動度を有するＩＴＺＯを薄膜トランジスタに用いることもできる。
【0157】
［ＩＴＺＯ以外の金属酸化物半導体を用いた薄膜トランジスタ］
上記に詳述した半導体層にＩＴＺＯ膜を用いた薄膜トランジスタにおいて確認された電圧ストレスによる閾値シフトを、炭素残留成分の低減処理によって低減できることは、ＩＴＺＯ以外にも、ＩＴＧＯ（Ｉｎ－Ｓｎ－Ｇａ酸化物）、ＩＺＯ（Ｉｎ－Ｚｎ酸化物）でも確認されている。したがって、前述した炭素残留成分を低減することの効果に関する知見は、Ｉｎを含む金属酸化物半導体をチャネルとする薄膜トランジスタ一般に適用できるものである。パッシベーション層に関する知見についても、半導体層よりも電子親和力が小さく、イオン化ポテンシャルが大きいパッシベーション層を用いれば、Ｉｎを含む金属酸化物半導体をチャネルとする薄膜トランジスタ一般に適用できるものといえる。このように、高い電界効果移動度を有する金属酸化物半導体を用いた薄膜トランジスタに特に好適に適用できる。高い電界効果移動度とは、好ましくは２０ｃｍ２／Ｖｓ以上、特に好ましくは４０ｃｍ２／Ｖｓ以上である。
上記に詳述した半導体層にＩＴＺＯ膜を用いた薄膜トランジスタにおいて確認された電圧ストレスによる閾値シフトを、炭素残留成分の低減処理によって低減できることは、ＩＴＺＯ以外にも、ＩＴＧＯ（Ｉｎ－Ｓｎ－Ｇａ酸化物）、ＩＺＯ（Ｉｎ－Ｚｎ酸化物）でも確認されている。したがって、前述した炭素残留成分を低減することの効果に関する知見は、Ｉｎを含む金属酸化物半導体をチャネルとする薄膜トランジスタ一般に適用できるものである。パッシベーション層に関する知見についても、半導体層よりも電子親和力が小さく、イオン化ポテンシャルが大きいパッシベーション層を用いれば、Ｉｎを含む金属酸化物半導体をチャネルとする薄膜トランジスタ一般に適用できるものといえる。このように、高い電界効果移動度を有する金属酸化物半導体を用いた薄膜トランジスタに特に好適に適用できる。高い電界効果移動度とは、好ましくは２０ｃｍ２／Ｖｓ以上、特に好ましくは４０ｃｍ２／Ｖｓ以上である。
【0158】
ＩＴＧＯ膜またはＩＺＯ膜を半導体層に用いた場合におけるＮＢＳによる閾値シフトについて、ＵＶオゾン処理による効果を説明する。
【0159】
図３８および図３９は、ＵＶオゾン処理有無におけるＮＢＳによる閾値シフトの測定結果を示す図である。図３８は、ＩＴＧＯ膜を半導体層に用いた場合（ターゲットの組成比Ｉｎ：Ｓｎ：Ｇａが、４０：２０：４０（ａｔ％）である場合）における測定結果である。図３９は、ＩＺＯ膜を半導体層に用いた場合（ターゲットの組成比Ｉｎ：Ｚｎが、５０：５０（ａｔ％）である場合）における測定結果である。
【0160】
閾値測定用の薄膜トランジスタにおいて、サンプルの構造および測定条件は、図２１に示す測定結果を得たときと同様である。図３８および図３９に示すように、ＩＴＧＯ膜またはＩＺＯ膜を半導体層に用いた場合においても、ＮＢＳによる閾値のシフト量は充分小さく抑えられている。
【0161】
以上に示す薄膜トランジスタは、以下に示す特徴を有する構成であってもよい。
【0162】
基板上に形成された薄膜トランジスタであって、
少なくともインジウム（Ｉｎ）、錫（Ｓｎ）および亜鉛（Ｚｎ）を含む金属酸化物半導体層の少なくとも一部により形成されたチャネルと、
ゲート電極と、
前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、
前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、
前記チャネルを覆う絶縁層と
を含み、
前記チャネルの長さが１００μｍ以下であり、
ＮＢＴＳ、ＰＢＴＳおよびＮＢＩＳにおけるそれぞれの閾値のシフト量が、３Ｖ以下である、薄膜トランジスタ。
ＮＢＴＳ：暗状態、温度「６０℃」、ソース電極およびドレイン電極に対するゲート電極の電圧「Ｖｔｈ－２０Ｖ」、ストレス印加時間「３６００秒」
ＰＢＴＳ：暗状態、温度「６０℃」、ソース電極およびドレイン電極に対するゲート電極の電圧「Ｖｔｈ＋２０Ｖ」、ストレス印加時間「３６００秒」
ＮＢＩＳ：光照射条件「１５０００Ｌｕｘ」、ソース電極およびドレイン電極に対するゲート電極の電圧「Ｖｔｈ－２０Ｖ」、ストレス印加時間「３６００秒」
閾値電圧測定：ソース電極に対するドレイン電極の電圧「０．１Ｖ」
少なくともインジウム（Ｉｎ）、錫（Ｓｎ）および亜鉛（Ｚｎ）を含む金属酸化物半導体層の少なくとも一部により形成されたチャネルと、
ゲート電極と、
前記チャネルと前記ゲート電極との間に配置されたゲート絶縁層と、
前記金属酸化物半導体層に接続されたソース電極およびドレイン電極と、
前記チャネルを覆う絶縁層と
を含み、
前記チャネルの長さが１００μｍ以下であり、
ＮＢＴＳ、ＰＢＴＳおよびＮＢＩＳにおけるそれぞれの閾値のシフト量が、３Ｖ以下である、薄膜トランジスタ。
ＮＢＴＳ：暗状態、温度「６０℃」、ソース電極およびドレイン電極に対するゲート電極の電圧「Ｖｔｈ－２０Ｖ」、ストレス印加時間「３６００秒」
ＰＢＴＳ：暗状態、温度「６０℃」、ソース電極およびドレイン電極に対するゲート電極の電圧「Ｖｔｈ＋２０Ｖ」、ストレス印加時間「３６００秒」
ＮＢＩＳ：光照射条件「１５０００Ｌｕｘ」、ソース電極およびドレイン電極に対するゲート電極の電圧「Ｖｔｈ－２０Ｖ」、ストレス印加時間「３６００秒」
閾値電圧測定：ソース電極に対するドレイン電極の電圧「０．１Ｖ」
【0163】
前記チャネルはＩｎとＳｎとＺｎの合計に対するＳｎの割合が３０（ａｔ％）以上であってもよい。前記チャネルはＩｎとＳｎとＺｎの合計に対するＳｎの割合が４０（ａｔ％）以上であってもよい。
【0164】
前記チャネルは電界効果移動度が４０ｃｍ２／Ｖｓ以上であってもよい。前記チャネルは６０ｃｍ２／Ｖｓ以上であってもよい。
【0165】
前記絶縁層は、亜鉛（Ｚｎ）およびシリコン（Ｓｉ）を含む金属酸化物層であってもよい。
【0166】
前記チャネルの長さは５０μｍ以下であってもよい。前記チャネルの長さは２０μｍ以下であってもよい。
【0167】
ＮＢＴＳにおける閾値のシフト量が１Ｖ以下であってもよい。
【0168】
ＰＢＴＳにおける閾値のシフト量が１Ｖ以下であってもよい。
【0169】
ＮＢＩＳにおける閾値のシフト量が１Ｖ以下であってもよい。
【符号の説明】
【0170】
１…第１基板、２…第２基板、１０…第１支持基板、１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ…薄膜トランジスタ、１１０…下地絶縁層、１２０，１２０Ｂ，１２５…ゲート電極、１３０，１３５…ゲート絶縁層、１５０，１５０Ｂ，１５５…半導体層、１５０ａ…上面、１５０ｂ，１５０Ｂｂ，１５５ｂ…バックチャネル側表面、１５０ｄ…ドレイン表面、１５０ｅ，１５０ｅＥ…エッチストップ層、１５１Ｂ…ソース領域、１５２Ｂ…ドレイン領域、１５５ｆ…ＩＴＺＯ膜、１５０ｇ，１５０Ｂｇ，１５５ｇ…ゲート側表面、１５０ｓ…ソース表面、１６０，１６０Ｄ…パッシベーション層、１７１，１７１Ｂ，１７６…ソース電極、１７２，１７２Ｂ，１７７…ドレイン電極、１７５ｆ…金膜、２００…層間絶縁層、３００…画素電極、４００…バンク層、５００…発光層、６００…対向電極、９００…封止層、１０００…表示装置、１５００…筐体、１６００…制御装置、１７００…記憶装置、２０００…電子機器
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】