特許 7604162 メモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-13

(45)【発行日】2024-12-23

(54)【発明の名称】メモリシステム

(51)【国際特許分類】

   G11C 5/14 20060101AFI20241216BHJP

   G06F 12/00 20060101ALI20241216BHJP

   G06F 12/1027 20160101ALI20241216BHJP

【ＦＩ】

G11C5/14 370

G06F12/00 550E

G06F12/1027

【請求項の数】 15

(21)【出願番号】P 2020173165

(22)【出願日】2020-10-14

(65)【公開番号】P2022064497

(43)【公開日】2022-04-26

【審査請求日】2023-09-11

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100176599

【弁理士】

【氏名又は名称】高橋 拓也

(74)【代理人】

【識別番号】100205095

【弁理士】

【氏名又は名称】小林 啓一

(74)【代理人】

【識別番号】100208775

【弁理士】

【氏名又は名称】栗田 雅章

(72)【発明者】

【氏名】小林 将

(72)【発明者】

【氏名】内田 大輔

(72)【発明者】

【氏名】藤井 通太

【審査官】後藤 彰

(56)【参考文献】

【文献】米国特許出願公開第２０１５／００２３１０１（ＵＳ，Ａ１）

【文献】特表２０２０－５０５６９６（ＪＰ，Ａ）

【文献】特開２０１６－１３９４５０（ＪＰ，Ａ）

【文献】特開２００７－０３５０９１（ＪＰ，Ａ）

【文献】特開２００６－２２８３６１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ５／１４

Ｇ０６Ｆ １２／００

Ｇ０６Ｆ １２／１０２７

(57)【特許請求の範囲】

【請求項1】

ホストに接続可能で、前記ホストからコマンドを受信した場合に低電力状態またはパワーオフ状態に遷移し得るメモリシステムであって、
テーブルデータを格納する不揮発性メモリと、
前記ホストからの要求に基づいて前記不揮発性メモリへのデータの書き込み及び読み出しを含む所定の制御を実行するメモリコントローラと、を備え、
前記メモリコントローラは、
前記メモリシステムが前記低電力状態に遷移した場合、電源が供給されて前記テーブルデータの一部を保持するリテンション状態と、電源が遮断されるパワーダウン状態との何れかを取り得る揮発性メモリと、
前記低電力状態に遷移すると計測を開始するタイマーと、
前記低電力状態から復帰する時間の履歴を格納するレジスタと、を備え、
前記メモリコントローラは、前記タイマーの計測値が前記履歴の平均値に基づいて算出される閾値以上である場合、前記揮発性メモリを前記リテンション状態から前記パワーダウン状態に遷移させる、
メモリシステム。

【請求項2】

前記閾値は、前記平均値と第１値とに基づいて設定される値である請求項１に記載のメモリシステム。

【請求項3】

前記メモリコントローラは、前記第１値より小さい第２値と前記平均値とに基づいて設定される値以上かつ前記閾値未満の範囲である外れ値に、前記低電力状態から復帰する際の前記タイマーの計測値が該当する場合、前記履歴を破棄する請求項２に記載のメモリシステム。

【請求項4】

前記メモリコントローラは、前記低電力状態から復帰する際の前記タイマーの計測値が前記平均値と前記第２値とに基づいて設定される値未満である場合、前記低電力状態から復帰する時間を前記レジスタに格納する請求項３に記載のメモリシステム。

【請求項5】

前記テーブルデータは、論理物理アドレス変換テーブルである請求項１に記載のメモリシステム。

【請求項6】

前記揮発性メモリは、
前記テーブルデータの一部を一時的に保持するための記憶部と、
前記記憶部へのデータの入出力を制御する制御回路と、を有し、
前記低電力状態時に前記記憶部に対して電源が供給され、かつ、前記制御回路への電源供給が遮断される前記リテンション状態と、前記記憶部と前記制御回路の両方への電源供給が遮断される前記パワーダウン状態との何れかを取り得るリテンションＳＲＡＭである請求項１乃至請求項５のいずれか一項に記載のメモリシステム。

【請求項7】

前記メモリコントローラは、前記閾値が更新される度に前記不揮発性メモリに前記閾値を書き込み、前記低電力状態または前記パワーオフ状態から復帰した際に前記不揮発性メモリに書き込んだ前記閾値を読み出す請求項１乃至請求項５のいずれか一項に記載のメモリシステム。

【請求項8】

前記低電力状態はハイバネーション状態であり、
前記不揮発性メモリはＮＡＮＤ型フラッシュメモリである請求項１乃至５のいずれか一項に記載のメモリシステム。

【請求項9】

ホストに接続可能で、前記ホストからコマンドを受信した場合に低電力状態またはパワーオフ状態に遷移し得るメモリシステムであって、
テーブルデータを格納する不揮発性メモリと、
前記ホストからの要求に基づいて前記不揮発性メモリへのデータの書き込み及び読み出しを含む所定の制御を実行するメモリコントローラと、を備え、
前記メモリコントローラは、
前記メモリシステムが前記低電力状態に遷移した場合、電源が供給されて前記テーブルデータの一部を保持するリテンション状態と、電源が遮断されるパワーダウン状態との何れかを取り得る揮発性メモリと、
前記低電力状態に遷移すると計測を開始するタイマーと、
前記不揮発性メモリへのデータの書き込み及び読み出しの回数を計測する第１カウンタと、
前記揮発性メモリに前記テーブルデータの一部を更新する回数を計測する第２カウンタと、を備え、
前記メモリコントローラは、前記第１カウンタ及び前記第２カウンタが計測する回数に基づいて前記揮発性メモリを前記リテンション状態から前記パワーダウン状態に遷移させるタイミングを制御する、
メモリシステム。

【請求項10】

前記メモリコントローラは、前記タイマーの計測値が、前記第２カウンタが計測する回数に基づいて算出される閾値を超える場合に前記揮発性メモリを前記リテンション状態から前記パワーダウン状態に遷移させる請求項９に記載のメモリシステム。

【請求項11】

前記メモリコントローラは、前記第１カウンタが第３値以上を計測し、かつ、前記第２カウンタが第４値以上を計測する場合に、前記閾値を第５値だけ減じて、前記第１カウンタが第３値以上を計測し、かつ、前記第２カウンタが第４値未満を計測する場合に、前記閾値を第６値だけ加える、請求項１０に記載のメモリシステム。

【請求項12】

前記テーブルデータは、論理物理アドレス変換テーブルである請求項９に記載のメモリシステム。

【請求項13】

前記揮発性メモリは、
前記テーブルデータを一時的に保持するための記憶部と、
前記記憶部へのデータの入出力を制御する制御回路と、を有し、
前記低電力状態時に前記記憶部に対して電源が供給され、かつ、前記制御回路への電源供給が遮断される前記リテンション状態と、前記記憶部と前記制御回路の両方への電源供給が遮断される前記パワーダウン状態とを取り得るリテンションＳＲＡＭである請求項９乃至請求項１２のいずれか一項に記載のメモリシステム。

【請求項14】

前記メモリコントローラは、前記閾値が更新される度に前記不揮発性メモリに前記閾値を書き込み、前記低電力状態または前記パワーオフ状態から復帰した際に前記不揮発性メモリに書き込んだ前記閾値を読み出す請求項１０又は請求項１１に記載のメモリシステム。

【請求項15】

前記低電力状態はハイバネーション状態であり、
前記不揮発性メモリはＮＡＮＤ型フラッシュメモリである請求項９乃至請求項１２のいずれか一項に記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、メモリシステムに関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリのような不揮発性メモリと、メモリコントローラとを備えるメモリシステムが知られている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１８－１５６７０７号公報

【文献】特開２０１５－２３２７７２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、メモリコントローラの消費電流を低減することが可能なメモリシステムを提供することである。

【課題を解決するための手段】

【0005】

実施形態に係るメモリシステムは、ホストに接続可能で、ホストからコマンドを受信した場合に低電力状態またはパワーオフ状態に遷移し得るメモリシステムであって、テーブルデータを格納する不揮発性メモリと、ホストからの要求に基づいて不揮発性メモリへのデータの書き込み及び読み出しを含む所定の制御を実行するメモリコントローラとを有する。メモリコントローラは、メモリシステムが低電力状態に遷移した場合、電源が供給されてテーブルデータの一部を保持するリテンション状態と、電源が遮断されるパワーダウン状態との何れかを取り得る揮発性メモリと、低電力状態に遷移すると計測を開始するタイマーと、低電力状態から復帰する時間の履歴を格納するレジスタとを有する。メモリコントローラは、タイマーの計測値が履歴の平均値に基づいて算出される閾値以上である場合、揮発性メモリをリテンション状態からパワーダウン状態に遷移させる。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係るメモリシステムの全体構成例を示す図である。

【図2】図１のメモリシステムにおけるリテンション状態時の各ブロックの通電状態を示す図である。

【図3】図１のメモリシステムにおけるパワーダウン状態時の各ブロックの通電状態を示す図である。

【図4】第１実施形態に係るリテンションＳＲＡＭの回路図である。

【図5】第１実施形態に係るメモリシステムのタイマーの閾値及び外れ値の更新について説明する図である。

【図6】第１実施形態に係る記憶部の構成の一例を示す図である。

【図7】第１実施形態に係るメモリチップの構成の一例を示す図である。

【図8】第１実施形態に係るメモリシステムの動作例を示す図である。

【図9】比較例に係るメモリシステムのタイミングチャートである。

【図10】第１実施形態に係るメモリシステムのタイミングチャートである。

【図11】第２実施形態に係るメモリシステムの全体構成例を示す図である。

【図12】第２実施形態に係るメモリシステムの動作例を示す図である。

【図13】変形例に係るメモリシステムの動作例を示す図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能および構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法の例示であって、各構成要素の配置や各構成要素間の接続関係等は以下で説明する形態に限定されるものではない。

【0008】

また、各機能ブロックは、ハードウェアやコンピュータソフトウェアのいずれか、または両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。さらに、各機能ブロックは、図示される実施形態の例のように区分けされることは必須ではない。例えば、ある一部の機能が、例示する機能ブロックとは別の機能ブロックとの協働によって実行されてもよい。さらに、例示する機能ブロックは、さらに細かい機能サブブロックに分割されて構成されていてもよい。

【0009】

（１）第１実施形態
第１実施形態のメモリシステムについて、図１乃至図９を参照して説明する。

【0010】

（１）‐（ａ）メモリシステムの構成例
図１は、ホスト４に接続されたメモリシステム１の全体構成例を示すブロック図である。メモリシステム１は、ホスト４に通信線５を介して接続され、ホスト４の外部記憶装置として機能する。メモリシステム１は、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）規格やｅＭＭＣ（ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）規格などに準拠した組み込み用途のフラッシュメモリや、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などである。メモリシステム１は、メモリコントローラ２と不揮発性メモリ３を備える。

【0011】

ホスト４は、例えば、パーソナルコンピュータなどの情報処理装置、携帯電話、撮像装置であってもよいし、タブレットコンピュータやスマートフォンなどの携帯端末であってもよいし、ゲーム機器であってもよいし、カーナビゲーションシステムなどの車載端末であってもよい。ホスト４とメモリシステム１とは、通信線５を介して、例えば、ＵＦＳ規格、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）規格、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）規格、ＰＣＩｅ（登録商標）（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）規格、ＮＶＭｅ（登録商標）（Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ）規格に準拠したパケットを送受信できる。

【0012】

メモリシステム１は、ホスト４からハイバネーション状態へ遷移するコマンド（Ｈｉｂｅｒｎａｔｅ ｅｎｔｅｒ ｒｅｑｕｅｓｔ）を受信することで、ハイバネーション状態に遷移する。メモリシステム１は、ホスト４からコマンド（Ｈｉｂｅｒｎａｔｅ ｅｘｉｔ ｒｅｑｕｅｓｔ）を受信することで、ハイバネーション状態から復帰する。ハイバネーション状態とは、メモリシステム１が使用されない時に消費電力を少なくする状態（低電力状態）である。さらに、メモリシステム１は、ホスト４からの要求により、ハイバネーション状態からパワーオフ状態に遷移する場合がある。パワーオフ状態とは、メモリシステム１の電源が完全に落ちている状態である。特に、ＡＣ電源に接続されずバッテリを電源とするメモリシステムでは、適宜、ハイバネーション状態とすることにより、電源を長持ちさせることができる。

【0013】

メモリコントローラ２は、例えばホストインターフェース（Ｉ／Ｆ）回路２１、タイマー２２、発振器２３、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２４、テーブルキャッシュ２５、メモリインターフェース（Ｉ／Ｆ）回路２６、記憶部２７、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）電源制御回路２８を備える。これらは、バス２９により接続されている。メモリコントローラ２は、例えばＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）を含むコントローラパッケージとして実装され得る。

【0014】

ホストＩ／Ｆ回路２１は、メモリコントローラ２とホスト４との間のインターフェース処理を行う。ホストＩ／Ｆ回路２１は、ホスト４に通信線５を介して接続されている。なお、通信線５を介さずに無線接続としても良い。ホストＩ／Ｆ回路２１は、通信検出部２１２を有する。通信検出部２１２は、ホスト４と接続された信号線の振幅を確認する。メモリシステム１は、ホスト４からの信号線の振幅を確認すると、ホスト４と通信を開始したとみなし、ハイバネーション状態から復帰する。

【0015】

タイマー２２は、メモリシステム１がハイバネーション状態に遷移すると計測を開始する。そして、タイマー２２は、メモリシステム１がハイバネーション状態から復帰すると計測値を初期化する。

【0016】

発振器２３は、タイマー２２に接続される。発振器２３は、例えばＲＣ発振器である。発振器２３は、メモリシステム１がハイバネーション状態でも動作可能である。そのため、発振器２３が動作することにより、タイマー２２の計測を継続できる。発振器２３は、後述するテーブルキャッシュ２５がパワーダウン状態に遷移した場合、動作を停止する。

【0017】

ＣＰＵ２４は、メモリコントローラ２全体の動作を制御する。このＣＰＵ２４を制御するプログラムは、後述するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２７２の中に格納されているファームウェア（制御プログラム等）を用いるかあるいは、ＲＯＭ２７２に保持されているプログラムを後述するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２７４上にロードして所定の処理を実行する。すなわち、ＣＰＵ２４は、各種のテーブルをＲＡＭ２７４上に作成し、ホスト４からライト（書き込み）コマンド、リード（読み出し）コマンド、及び、イレース（消去）コマンドを受けて、不揮発性メモリ３に対し、データ書き込み、データ読み出し、及び、データ消去を行う。コマンドは、例えば、命令や要求と称することもある。不揮発性メモリ３へのデータ書き込みや不揮発性メモリ３からのデータ読み出し等のデータ転送は、メモリＩ／Ｆ回路２６及びホストＩ／Ｆ回路２１等を介して外部のホスト４との間で行われる。

【0018】

テーブルキャッシュ２５は、テーブルデータを一時的に保持する。テーブルデータは、所定サイズを有するデータ集合である。テーブルデータは、例えば、後述する論理物理アドレス変換テーブル（Ｌ２Ｐテーブル）の少なくとも一部である。

【0019】

テーブルキャッシュ２５は、ＳＲＡＭあるいはレジスタなどの揮発性メモリで構成される。本実施形態においては、テーブルキャッシュ２５がリテンションＳＲＡＭ２５で構成される場合について説明する。

【0020】

リテンションＳＲＡＭ２５は、記憶部２５２と制御回路２５４を備える。記憶部２５２は、テーブルデータを一時的に保持する。なお、記憶部２５２をデータ保持回路２５２と称する場合もある。制御回路２５４は、記憶部２５２へのデータの書き込み及び読み出しに必要な制御を行う。制御回路２５４は、例えばアドレッシング及びクロックゲーティング制御などを行う。

【0021】

図２と図３は、メモリシステム１がハイバネーション状態時の図１における各ブロックの通電状態を示す図である。図２は、リテンションＳＲＡＭ２５がリテンション状態の場合の通電状態を示す。リテンション状態とは、テーブルキャッシュ２５において、記憶部２５２へ電源供給されることによりテーブルデータを一時的に保持し、一方では、制御回路２５４への電源供給は停止され、その分消費電力を低減させることができる。記憶部２５２に対するデータの入出力はできない。図３は、リテンションＳＲＡＭ２５がパワーダウン状態の場合の通電状態を示す。パワーダウン状態とは、テーブルキャッシュ２５において、記憶部２５２および制御回路２５４への各々の電源供給が停止され、リテンション状態よりも更に消費電力を低減させることができる状態である。記憶部２５２が保持していたテーブルデータは消失する。メモリシステム１がハイバネーション状態では、図２と図３の斜線部で示すように、ホストＩ／Ｆ回路２１（通信検出部２１２を除く）、ＣＰＵ２４、テーブルキャッシュ２５（一部もしくは全部）、メモリＩ／Ｆ回路２６、及び不揮発性メモリ３の電源が遮断されている。

【0022】

リテンションＳＲＡＭ２５は、メモリシステム１がハイバネーション状態に遷移した際に、リテンション状態とパワーダウン状態の２つの状態の何れかを取りうる。

【0023】

リテンションＳＲＡＭ２５がリテンション状態からパワーダウン状態に遷移するタイミングは、ＣＰＵ２４が設定したタイマー２２の閾値で決まっている。なお、以下の説明では、リテンションＳＲＡＭ２５がリテンション状態に遷移してから、メモリシステム１がハイバネーション状態から復帰、もしくは、リテンションＳＲＡＭ２５がパワーダウン状態に遷移するまでの時間をリテンション滞在時間と称する。

【0024】

図４は、リテンションＳＲＡＭ２５の回路図である。以下では、リテンションＳＲＡＭ２５の回路の主要な構成部分を中心に説明するが、リテンションＳＲＡＭ２５の回路には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

【0025】

電源電圧ＶＤＤは電源線２５６に印加され、グランド電圧ＶＳＳはグランド線２５８に印加されている。

【0026】

パワースイッチＰＷＳ１にはソース端子を介して電源電圧ＶＤＤが供給されている。パワースイッチＰＷＳ１は、ゲート端子に供給される制御信号ＰＷＳ１ＥＮに応じて、記憶部２５２に対して電源電圧ＶＤＤを供給あるいは遮断する。すなわち、リテンションＳＲＡＭ２５がパワーダウン状態に遷移すると、制御信号ＰＷＳ１ＥＮにより、パワースイッチＰＷＳ１がオフになる。そして、記憶部２５２への電源供給が停止する。

【0027】

パワースイッチＰＷＳ２にはソース端子を介して電源電圧ＶＤＤが供給されている。パワースイッチＰＷＳ２は、ゲート端子に供給される制御信号ＰＷＳ２ＥＮに応じて、制御回路２５４に対して電源電圧ＶＤＤを供給あるいは遮断する。すなわち、リテンションＳＲＡＭ２５がリテンション状態に遷移すると、制御信号ＰＷＳ２ＥＮにより、パワースイッチＰＷＳ２がオフになる。そして、制御回路２５４への電源供給が停止する。

【0028】

ＣＰＵ２４は、メモリシステム１がハイバネーション状態から復帰した際に、後述するレジスタ２７６にハイバネーション復帰時間を更新する。さらに、ＣＰＵ２４は、タイマー２２の閾値及び外れ値の更新を行う。タイマー２２は、計測値が閾値以上であるか否かを自身で判断する。タイマー２２は、計測値が外れ値に該当するか否かを自身で判断する。ホスト４は、タイマー２２の閾値及び外れ値の初期値を任意の値に設定する。これらの初期値は、メモリシステム１が初めてハイバネーション状態に遷移した際に使用される。

【0029】

タイマー２２の閾値は、例えばレジスタ２７６が保持するハイバネーション復帰時間の履歴の平均値（平均ハイバネーション復帰時間）のｎ＿ｔｉｍｅｓ倍である。ｎ＿ｔｉｍｅｓは、後述するｘ＿ｒａｎｇｅよりも大きい正の整数値である。タイマー２２の計測値が閾値以上になると、リテンションＳＲＡＭ２５は、リテンション状態からパワーダウン状態に遷移する。

【0030】

タイマー２２の外れ値は、例えば平均ハイバネーション復帰時間のｘ＿ｒａｎｇｅ倍以上かつ閾値未満の範囲に当てはまる値である。ｘ＿ｒａｎｇｅは、ｎ＿ｔｉｍｅｓよりも小さい正の整数値である。メモリシステム１がハイバネーション状態から復帰するのに、外れ値に該当する時間を要した場合、ＣＰＵ２４は、レジスタ２７６が保持するハイバネーション復帰時間の履歴を破棄する。そして、ＣＰＵ２４は、タイマーの計測値を新たにレジスタ２７６に履歴として更新する。なお、この動作は、ＣＰＵ２４に電源が供給されている間に行われる。

【0031】

図５は、タイマー２２の閾値及び外れ値の更新について説明する図である。ＣＰＵ２４は、例えば、ｎ＿ｔｉｍｅｓを１０、ｘ＿ｒａｎｇｅを４と設定する。平均ハイバネーション復帰時間が１５ｍｓである場合、ＣＰＵ２４は、タイマー２２の閾値を１５ｍｓ×１０＝１５０ｍｓと設定する。また、ＣＰＵ２４は、タイマー２２の外れ値に該当する範囲を１５ｍｓ×４＝６０ｍｓ以上かつ１５０ｍｓ未満と設定する。

【0032】

ハイバネーション復帰時間が７５ｍｓの場合は外れ値に該当し、平均ハイバネーション復帰時間である１５ｍｓから大きく外れた値である。そのため、ＣＰＵ２４は、レジスタ２７６が保持するハイバネーション復帰時間の履歴を破棄した後、タイマー２２の計測値を新たにレジスタ２７６に履歴として更新する。以降、ハイバネーション状態への遷移と復帰をメモリシステム１が繰り返す毎に、ハイバネーション復帰時間の履歴がレジスタ２７６に蓄積される。

【0033】

タイマー２２の計測値が閾値である１５０ｍｓ以上になると、リテンションＳＲＡＭ２５は、リテンション状態からパワーダウン状態に遷移する。なお、ハイバネーション復帰時間が閾値以上である場合、ＣＰＵ２４は、レジスタ２７６に格納されているハイバネーション復帰時間の履歴の破棄及び更新を行わない。

【0034】

ＣＰＵ２４は、ｎ＿ｔｉｍｅｓとｘ＿ｒａｎｇｅの値を適宜変更することが可能である。なお、ホスト４がｎ＿ｔｉｍｅｓとｘ＿ｒａｎｇｅの値を変更してもよい。タイマー２２の閾値は、平均ハイバネーション復帰時間に基づいて決まるため、閾値には上限値及び下限値が設けられている。閾値の上限値及び下限値は、ホスト４によって変更可能である。

【0035】

図６は、記憶部２７の構成の一例を示す図である。記憶部２７は、ＲＯＭ２７２、ＲＡＭ２７４及びレジスタ２７６を有する。レジスタ２７６は、例えば、タイマー２２の閾値の上限値及び下限値並びにハイバネーション復帰時間の履歴を格納する。

【0036】

ＳＲＡＭ電源制御回路２８は、タイマー２２の計測値が閾値以上になると、リテンションＳＲＡＭ２５をリテンション状態からパワーダウン状態に遷移させる。

【0037】

メモリＩ／Ｆ回路２６は、メモリコントローラ２と不揮発性メモリ３との間のインターフェース処理を行う。メモリＩ／Ｆ回路２６は、後述するメモリチップ３０に通信線６を介して接続されている。

【0038】

不揮発性メモリ３は、例えば、積層ゲート構造のメモリセル、又はＭＯＮＯＳ構造のメモリセルを含むＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリでは、一般に、ページと呼ばれるデータ単位で、書き込みおよび読み出しが行われ、ブロックと呼ばれるデータ単位で消去が行われる。不揮発性メモリ３は、メモリコントローラ２の外部に配置され、不揮発性メモリパッケージとして実装され得る。不揮発性メモリ３は、１個もしくは複数個のメモリチップ３０を備える。図１では一例としてメモリチップ３０－１～３０－ｎ（ｎは１以上の自然数）が図示されている。メモリチップ３０の各々は、互いに独立して動作可能である。

【0039】

不揮発性メモリ３は、例えば、ユーザデータと論理物理アドレス変換テーブルなどの管理情報とを格納する。論理物理アドレス変換テーブルは、以下の説明にてアドレス変換テーブルと称する。アドレス変換テーブルは、論理アドレスそれぞれと不揮発性メモリ３の物理アドレスそれぞれとの間のマッピングを管理する。論理アドレスは、メモリシステム１の論理空間内の位置をアドレス指定するためにホスト４によって使用されるアドレスである。この論理アドレスとしては、ＬＢＡ（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）が使用され得る。物理アドレスは、データが格納されている不揮発性メモリ３内の物理記憶位置を示す。アドレス変換テーブルは、論理アドレスを、この論理アドレスに対応するデータが格納されている不揮発性メモリ３内の物理記憶位置を示す物理アドレスに変換するために使用される。

【0040】

通常、メモリシステム１が電源オン状態直後のような初期状態では、テーブルキャッシュ２５は空である。論理物理アドレス変換に使用されるアドレス変換データ（テーブルデータ）は、テーブルキャッシュ２５にキャッシュされる。ホスト４によって指定された論理アドレスに対応する物理アドレス（少なくともこの物理アドレスを含むテーブルデータ）がテーブルキャッシュ２５に存在する場合、メモリコントローラ２は、不揮発性メモリ３のアドレス変換テーブルをリードする代わりに、テーブルキャッシュ２５からこの物理アドレス（テーブルデータ）をリードする。これにより、ホスト４からリードコマンドが受信された時に、不揮発性メモリ３のアドレス変換テーブルをリードする回数を減らすことができるので、メモリシステム１の性能を改善することができる。

【0041】

次に、メモリチップ３０の構成例について、図７を用いて説明する。図７は、メモリチップ３０の構成の一例を示すブロック図である。メモリチップ３０は、入出力回路３１、ロジックコントローラ３２、レディ／ビジー制御回路３３、レジスタ３４、シーケンサ３５、電圧生成回路３６、センスアンプモジュール３７、ロウデコーダモジュール３８、及びメモリセルアレイ３９を備えている。

【0042】

入出力回路３１は、例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１～Ｉ／Ｏ８）を、メモリコントローラ２との間で送受信する。例えば入出力回路３１は、メモリコントローラ２から受信する入出力信号Ｉ／Ｏに含まれる書き込みデータＤＡＴをセンスアンプモジュール３７に転送する。また、入出力回路３１は、センスアンプモジュール３７から転送される読み出しデータＤＡＴを入出力信号Ｉ／Ｏとしてメモリコントローラ２に送信する。

【0043】

ロジックコントローラ３２は、メモリコントローラ２から受信した各種制御信号に基づいて、入出力回路３１及びシーケンサ３５を制御する。各種制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、メモリチップ３０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行してメモリチップ３０に入力される信号がコマンドＣＭＤであることを入出力回路３１に通知するための信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行してメモリチップ３０に入力される信号がアドレス情報ＡＤＤであることを入出力回路３１に通知するための信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力及び出力を入出力回路３１に対して命令する信号である。信号/ＷＰは、例えば電源のオンオフ時にメモリチップ３０を保護状態にするための信号である。

【0044】

レディ／ビジー制御回路３３は、シーケンサ３５の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成する。信号ＲＢｎは、メモリチップ３０がメモリコントローラ２からの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。

【0045】

レジスタ３４は、ステータスレジスタ３４Ａ、アドレスレジスタ３４Ｂ、コマンドレジスタ３４Ｃを含んでいる。ステータスレジスタ３４Ａは、例えばシーケンサ３５のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ３５の指示に基づいて入出力回路３１に転送する。アドレスレジスタ３４Ｂは、入出力回路３１から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤに含まれたブロックアドレス、カラムアドレス、及びページアドレスは、それぞれロウデコーダモジュール３８、センスアンプモジュール３７、及び電圧生成回路３６で使用される。コマンドレジスタ３４Ｃは、入出力回路３１から転送されたコマンドＣＭＤを保持する。

【0046】

シーケンサ３５は、コマンドレジスタ３４Ｃに保持されたコマンドＣＭＤに基づいて、メモリチップ３０全体の動作を制御する。例えば、シーケンサ３５は、電圧生成回路３６、センスアンプモジュール３７、ロウデコーダモジュール３８等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。

【0047】

電圧生成回路３６は、シーケンサ３５の制御に基づいて所望の電圧を生成し、生成した電圧をセンスアンプモジュール３７、ロウデコーダモジュール３８、メモリセルアレイ３９等に供給する。例えば電圧生成回路３６は、アドレスレジスタ３４Ｂに保持されたページアドレスに基づいて、選択ワード線に対応する信号線、及び非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。

【0048】

センスアンプモジュール３７は、メモリセルアレイ３９から読み出したデータＤＡＴを、入出力回路３１を介してメモリコントローラ２に出力する。また、センスアンプモジュール３７は、メモリコントローラ２から入出力回路３１を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ３９に転送する。

【0049】

ロウデコーダモジュール３８は、アドレスレジスタ３４Ｂに保持されたブロックアドレスに基づいて、各種動作を実行する対象のブロックＢＬＫを選択する。そしてロウデコーダモジュール３８は、電圧生成回路３６から供給された電圧を、選択したブロックＢＬＫに転送する。

【0050】

メモリセルアレイ３９は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図７では一例としてブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の自然数）が図示されている。そしてメモリセルアレイ３９は、メモリコントローラ２から与えられたデータを記憶する。

【0051】

（１）‐（ｂ） メモリシステムの動作例
次に、図８を用いてメモリシステム１の動作例について説明する。
まず、メモリシステム１が、ホスト４からHibernate enter requestコマンドを受信してハイバネーション状態に遷移すると、タイマー２２は、計測を開始する（Ｓ１１）。
タイマー２２の計測値が外れ値に該当する場合（Ｓ１２でＹｅｓの場合）、Ｓ１５に進む。
タイマー２２の計測値が外れ値に該当しない場合（Ｓ１２でＮｏの場合）、Ｓ１３に進む。
メモリシステム１が、ホスト４からHibernate exit requestコマンドを受信しておらず、ハイバネーション状態から復帰していない場合（Ｓ１３でＮｏの場合）、Ｓ１２に戻って前述したのと同様の処理を行う。
メモリシステム１が、ホスト４からHibernate exit requestコマンドを受信してハイバネーション状態から復帰した場合（Ｓ１３でＹｅｓの場合）、ＣＰＵ２４は、レジスタ２７６にハイバネーション復帰時間を更新し、タイマー２２は、計測値を初期化する（Ｓ１４）。そして、処理を終了する。
タイマー２２の計測値が閾値未満である場合（Ｓ１５でＮｏの場合）、Ｓ１６に進む。
メモリシステム１が、ホスト４からHibernate exit requestコマンドを受信しておらず、ハイバネーション状態から復帰していない場合（Ｓ１６でＮｏの場合）、Ｓ１５に戻って前述したのと同様の処理を行う。
メモリシステム１が、ホスト４からHibernate exit requestコマンドを受信してハイバネーション状態から復帰した場合（Ｓ１６でＹｅｓの場合）、ＣＰＵ２４は、レジスタ２７６に格納されているハイバネーション復帰時間の履歴を破棄する（Ｓ１７）。そして、ＣＰＵ２４は、Ｓ１６でＹｅｓの場合のハイバネーション復帰時間をレジスタ２７６に更新する（Ｓ１７）。なお、タイマー２２は、計測値を初期化する（Ｓ１７）。そして、処理を終了する。
タイマー２２の計測値が閾値以上である場合（Ｓ１５でＹｅｓの場合）、ＳＲＡＭ電源制御回路２８が、リテンションＳＲＡＭ２５の記憶部２５２の電源を遮断することで、リテンションＳＲＡＭ２５はパワーダウン状態に遷移する（Ｓ１８）。そして、タイマー２２は計測値を初期化する（Ｓ１８）。そして、処理を終了する。
閾値の値については、大きめの値から始めて、メモリシステムの使用状況に応じて徐々に小さい値に絞り込んでいくとよい。
以上のように、メモリシステム１の制御を行う。

【0052】

図９は、比較例に係るメモリシステムのタイミングチャートである。図１０は、本実施形態に係るメモリシステム１のタイミングチャートである。図９及び図１０では、各々のメモリシステムもしくはリテンションＳＲＡＭが或る状態に遷移した場合に、Ｈｉｇｈ（“Ｈ”）レベルで示し、或る状態から復帰した場合にＬｏｗ（“Ｌ”）レベルで示す。

【0053】

比較例のメモリシステムでは、ハイバネーション状態からの復帰時間を短くするためにリテンションＳＲＡＭにテーブルデータを保持する。この時、長くハイバネーション状態が続くと、その分、リテンションＳＲＡＭの電流を消費する。しかし、メモリシステムがハイバネーション状態から復帰した後、リテンションＳＲＡＭに保持しているテーブルデータが参照されない場合がある。比較例のメモリシステムでは、リテンションＳＲＡＭに保持しているテーブルデータが参照されない可能性が高い場合であっても、ハイバネーション状態から復帰するまでリテンション状態が維持される。

【0054】

一方で、本実施形態に係るメモリシステム１では、リテンションＳＲＡＭ２５のリテンション滞在時間に対して閾値を設定する。閾値はハイバネーション復帰時間の履歴の平均値を基に算出される。リテンションＳＲＡＭ２５のリテンション滞在時間が設定した閾値を超えた場合、メモリシステム１がハイバネーション状態から復帰後、リテンションＳＲＡＭ２５が保持するテーブルデータは参照されない可能性が高い。そのため、ＳＲＡＭ電源制御回路２８がリテンションＳＲＡＭ２５の記憶部２５２の電源を遮断し、リテンションＳＲＡＭ２５をパワーダウン状態に遷移させる。その結果、リテンションＳＲＡＭ２５のデータ保持回路の電源を遮断した分の消費電流を低減することが可能である。

【0055】

（２）第２実施形態
第２実施形態のメモリシステムについて、図１１乃至図１２を参照して説明する。

【0056】

（２）‐（ａ）メモリシステムの構成例
図１１は、ホスト４に接続されたメモリシステム１ａの全体構成例を示すブロック図である。第２実施形態に係るメモリシステム１ａは、基本的に第１実施形態に係るメモリシステム１と同様に構成されているが、カウンタ５２及びカウンタ５４を有する点において異なっている。

【0057】

カウンタ５２は、テーブルデータを新たにリテンションＳＲＡＭ２５に更新した回数をカウントする。テーブルデータは、例えば、論理物理アドレス変換テーブルの少なくとも一部である。カウンタ５４は、メモリアクセスの回数をカウントする。メモリアクセスとは、不揮発性メモリ３へのデータの書き込み及びデータの読み出しのことである。なお、メモリシステム１ａがハイバネーション状態に遷移した際に、カウンタ５２及びカウンタ５４の電源は遮断されてもよい。カウンタ５２及びカウンタ５４が計測した値は、メモリシステム１ａがハイバネーション状態から復帰後に０の値（初期値）となる。そして、カウンタ５２及びカウンタ５４は、テーブルデータを新たにリテンションＳＲＡＭ２５に更新した回数及びメモリアクセスの回数のそれぞれを再びカウントする。

【0058】

（２）‐（ｂ） メモリシステムの動作例
次に、図１２を用いてメモリシステム１ａの動作例について説明する。
まず、メモリシステム１ａが、ホスト４からHibernate enter requestコマンドを受信してハイバネーション状態へ遷移する（Ｓ２２）。
次に、メモリシステム１ａが、ホスト４からHibernate exit requestコマンドを受信してハイバネーション状態から復帰する（Ｓ２３）。
次に、メモリシステム１ａがハイバネーション状態から復帰後、ホスト４からHibernate enter requestコマンドを受信した場合（Ｓ２４でＹｅｓの場合）、Ｓ２２に戻って前述したのと同様の処理を行う。
次に、メモリシステム１ａがハイバネーション状態から復帰後、ホスト４からHibernate enter requestコマンドを受信していない場合（Ｓ２４でＮｏの場合）、Ｓ２５に進む。
メモリアクセスがＮ＿ｃｏｕｎｔ回行われていない場合（Ｓ２５でＮｏの場合）、Ｓ２４に戻って前述したのと同様の処理を行う。
メモリアクセスがＮ＿ｃｏｕｎｔ回行われた場合（Ｓ２５でＹｅｓの場合）、Ｓ２６に進む。
テーブルデータをＭ＿ｃｏｕｎｔ回更新した場合（Ｓ２６でＹｅｓの場合）、ＣＰＵ２４は、タイマー２２の閾値をｄ＿ｔｉｍｅ減少させる（Ｓ２７）。そして、処理を終了する。
テーブルデータをＭ＿ｃｏｕｎｔ回更新していない場合（Ｓ２６でＮｏの場合）、ＣＰＵ２４は、タイマー２２の閾値をｉ＿ｔｉｍｅ増加させる（Ｓ２８）。そして、処理を終了する。
以上のように、メモリシステム１ａの制御を行う。

【0059】

ＣＰＵ２４は、Ｎ＿ｃｏｕｎｔ、Ｍ＿ｃｏｕｎｔ、ｉ＿ｔｉｍｅ、ｄ＿ｔｉｍｅの値を適宜変更することが可能である。なお、ホスト４がＮ＿ｃｏｕｎｔ、Ｍ＿ｃｏｕｎｔ、ｉ＿ｔｉｍｅ、ｄ＿ｔｉｍｅの値を変更してもよい。

【0060】

本実施形態に係るメモリシステム１ａでは、リテンションＳＲＡＭ２５のリテンション滞在時間に対して閾値を設定する。閾値はテーブルデータを新たにリテンションＳＲＡＭ２５に更新した回数を基に算出される。リテンションＳＲＡＭ２５のリテンション滞在時間が設定した閾値を超えた場合、メモリシステム１ａがハイバネーション状態から復帰後、リテンションＳＲＡＭ２５が保持するテーブルデータは参照されない可能性が高い。そのため、ＳＲＡＭ電源制御回路２８がリテンションＳＲＡＭ２５の記憶部２５２の電源を遮断し、リテンションＳＲＡＭ２５をパワーダウン状態に遷移させる。その結果、リテンションＳＲＡＭ２５のデータ保持回路の電源を遮断した分の消費電流を低減することが可能である。

【0061】

（３） 変形例
上記実施形態において、タイマー２２の閾値に更新がある度に、不揮発性メモリ３にタイマー２２の閾値を書き込んでもよい。そして、不揮発性メモリ３に書き込まれたタイマー２２の閾値を必要に応じて読み出して用いてもよい。

【0062】

図１３を用いて、変形例に係るメモリシステム１（１ａ）の動作例について説明する。
タイマー２２の閾値に更新がある場合（Ｓ３１でＹｅｓの場合）、不揮発性メモリ３に更新後のタイマー２２の閾値を書き込む（Ｓ３２）。そして、処理を終了する。
次に、タイマー２２の閾値に更新がない場合（Ｓ３１でＮｏの場合）、処理を終了する。
以上のように、変形例に係るメモリシステム１（１ａ）の制御を行う。

【0063】

メモリシステム１（１ａ）のＣＰＵ２４は、メモリシステム１（１ａ）がハイバネーション状態から復帰後にリテンションＳＲＡＭ２５に保持しているテーブルデータを参照する可能性の大きさに基づいてタイマー２２の閾値を設定する。メモリシステム１（１ａ）が全く使用されない状態が続くと、メモリシステム１（１ａ）の電源を完全に遮断するパワーオフ状態となる場合がある。メモリシステム１（１ａ）がパワーオフ状態に遷移すると、レジスタ２７６に格納されているハイバネーション復帰時間の履歴などの値は消えてしまう。そのため、メモリシステム１（１ａ）がパワーオフ状態に遷移する前までのタイマー２２の閾値を参照することができない。

【0064】

本変形例においては、再度メモリシステム１（１ａ）を使用する場合に、不揮発化されたタイマー２２の閾値を参照することで、メモリシステム１（１ａ）がパワーオフ状態に遷移する前までの使い方に合わせた動作が可能となる。即ち、不揮発性メモリ３にタイマー２２の閾値を書き込んで不揮発化することで、例えば、ホスト４の電源を一度オフにして再びオンにした場合であっても同様の設定を引き継ぐことが可能である。

【0065】

以上詳述した少なくとも一つの実施形態のメモリシステムによれば、メモリシステムが低電力状態に遷移した場合、（１）低電力状態から復帰する時間の履歴の平均値を用いた閾値、または、（２）不揮発性メモリへのデータの書き込み及び読み出しの回数およびテーブルキャッシュにテーブルデータの一部を更新する回数、の何れかに基づいて、テーブルキャッシュをリテンション状態からパワーダウン状態に遷移させるタイミングを制御することにより、テーブルキャッシュの消費電流を低減できる。

【0066】

上記実施形態及び変形例は、可能な範囲で組み合わせることが可能である。例えば、変形例は、第１実施形態及び第２実施形態の何れとも組み合わされ得る。

【0067】

上記実施形態及び変形例において、「接続」との記載は、２つの構成要素が他の要素を介さずに直接的に接続された場合に限らず、２つの構成要素が他の要素を介して間接的に接続された場合も、その構成要素間の関係に応じて適宜含み得る。

【0068】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0069】

１ メモリシステム
２ メモリコントローラ
３ 不揮発性メモリ
４ ホスト
５、６ 通信線
２１ ホストＩ／Ｆ回路
２２ タイマー
２３ 発振器
２４ ＣＰＵ
２５ テーブルキャッシュ
２６ メモリＩ／Ｆ回路
２７ 記憶部
２８ ＳＲＡＭ電源制御回路
２９ バス
３０ メモリチップ
３１ 入出力回路
３２ ロジックコントローラ
３３ レディ／ビジー制御回路
３４ レジスタ
３５ シーケンサ
３６ 電圧生成回路
３７ センスアンプモジュール
３８ ロウデコーダモジュール
３９ メモリセルアレイ
５２、５４ カウンタ
２１２ 通信検出部
２５２ 記憶部
２５４ 制御回路
２５６ 電源線
２５８ グランド線
２７２ ＲＯＭ
２７４ ＲＡＭ
２７６ レジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】