特許 7604344 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-13

(45)【発行日】2024-12-23

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20241216BHJP

   H01L 21/336 20060101ALI20241216BHJP

   H01L 29/788 20060101ALI20241216BHJP

   H01L 29/792 20060101ALI20241216BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

【請求項の数】 11

(21)【出願番号】P 2021152580

(22)【出願日】2021-09-17

(65)【公開番号】P2023044519

(43)【公開日】2023-03-30

【審査請求日】2024-03-12

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】後藤 正和

【審査官】小山 満

(56)【参考文献】

【文献】米国特許出願公開第２０１７／０３５８５９１（ＵＳ，Ａ１）

【文献】特開２０２１－１１８２００（ＪＰ，Ａ）

【文献】特開２０２１－０４４４９０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２１／０２２６０１３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２１／００８２９３５（ＵＳ，Ａ１）

【文献】特開２０１９－１６５１７８（ＪＰ，Ａ）

【文献】特開２０１９－１６９５７７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

複数の導電層と複数の絶縁層とが交互に積層された積層体と、
前記積層体中を前記複数の導電層の積層方向に延びるチャネル層、前記チャネル層の側面に設けられるメモリ層、及び前記チャネル層上に設けられ、前記積層体の上層配線に接続されるキャップ層を含むピラーと、を備え、
前記チャネル層は、前記複数の導電層のうち少なくとも最上層の導電層の高さ位置から前記積層体中へと延び、
前記チャネル層に含まれる結晶の粒径は、前記キャップ層に含まれる結晶の粒径よりも大きく、
前記チャネル層の前記結晶中には炭素、窒素、及び酸素の少なくともいずれかのドーパントが含まれ、
前記チャネル層の前記結晶中における前記ドーパントの体積密度は、３×１０ ^１８ 原子／ｃｍ ^３ 以上５×１０ ^２０ 原子／ｃｍ ^３ 以下である、
半導体記憶装置。

【請求項2】

前記チャネル層の前記結晶の平均粒径は１００ｎｍ以上である、
請求項１に記載の半導体記憶装置。

【請求項3】

前記キャップ層の前記結晶中にはヒ素およびリンの少なくともいずれかのドーパントが含まれる、
請求項１または請求項２に記載の半導体記憶装置。

【請求項4】

前記ピラーは前記積層方向に延びる絶縁性の芯材を含み、
前記メモリ層と前記芯材とに挟まれた前記チャネル層の層厚は５ｎｍ以下である、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。

【請求項5】

前記芯材の上端部の高さ位置は、前記チャネル層の上端部の高さ位置と異なっている、
請求項４に記載の半導体記憶装置。

【請求項6】

前記芯材の上端部は前記キャップ層内に突出している、
請求項４または請求項５に記載の半導体記憶装置。

【請求項7】

複数の導電層と複数の絶縁層とが交互に積層された積層体と、
前記積層体中を前記複数の導電層の積層方向に延びる半導体層を含むピラーと、を備え、
前記半導体層は、
前記複数の導電層のうち最上層の導電層より高い位置から前記ピラーの上端部に至る第１の領域と、
少なくとも前記最上層の導電層の高さ位置から前記積層体中へと延び、前記半導体層に含まれる結晶の粒径が前記第１の領域における前記結晶の粒径よりも大きい第２の領域と、
を含み、
前記第２の領域の前記結晶中には炭素、窒素、及び酸素の少なくともいずれかのドーパントが含まれ、
前記第２の領域の前記結晶中における前記ドーパントの体積密度は、３×１０ ^１８ 原子／ｃｍ ^３ 以上５×１０ ^２０ 原子／ｃｍ ^３ 以下である、
半導体記憶装置。

【請求項8】

前記第２の領域における前記結晶の平均粒径は１００ｎｍ以上である、
請求項７に記載の半導体記憶装置。

【請求項9】

前記第１の領域の前記結晶中にはヒ素およびリンの少なくともいずれかのドーパントが含まれる、
請求項７または請求項８に記載の半導体記憶装置。

【請求項10】

前記ピラーは前記積層方向に延びる絶縁性の芯材を含み、
前記芯材の側面を覆う前記半導体層の層厚は５ｎｍ以下である、
請求項７乃至請求項９のいずれか１項に記載の半導体記憶装置。

【請求項11】

前記芯材の上端部の高さ位置は、前記第１の領域と前記第２の領域との境界部分の高さ位置とは異なっている、
請求項１０に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

３次元不揮発性メモリでは、例えば複数の導電層が積層された積層体中にピラーを貫通させ、ピラーと少なくとも一部の導電層との交差部にメモリセルが形成される。メモリセルにおいては、急峻な閾値電圧の分布を有し、また、大きなセル電流が得られることが望ましい。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１４－１７９４６５号公報

【文献】特開２０２１－０４８１９６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

１つの実施形態は、メモリセルの特性を向上させることができる半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが交互に積層された積層体と、前記積層体中を前記複数の導電層の積層方向に延びるチャネル層、前記チャネル層の側面に設けられるメモリ層、及び前記チャネル層上に設けられ、前記積層体の上層配線に接続されるキャップ層を含むピラーと、を備え、前記チャネル層は、前記複数の導電層のうち少なくとも最上層の導電層の高さ位置から前記積層体中へと延び、前記チャネル層に含まれる結晶の粒径は、前記キャップ層に含まれる結晶の粒径よりも大きく、前記チャネル層の前記結晶中には炭素、窒素、及び酸素の少なくともいずれかのドーパントが含まれ、前記チャネル層の前記結晶中における前記ドーパントの体積密度は、３×１０ ^１８ 原子／ｃｍ ^３ 以上５×１０ ^２０ 原子／ｃｍ ^３ 以下である。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかる半導体記憶装置の構成の一例を示す断面図。

【図2】実施形態にかかる半導体記憶装置の製造方法の手順の一例を示すＹ方向に沿う断面図。

【図3】実施形態にかかる半導体記憶装置の製造方法の手順の一例を示すＹ方向に沿う断面図。

【図4】実施形態にかかる半導体記憶装置の製造方法の手順の一例を示すＹ方向に沿う断面図。

【図5】実施形態にかかる半導体記憶装置の製造方法の手順の一例を示すＹ方向に沿う断面図。

【図6】実施形態の変形例にかかる半導体記憶装置の構成の一例を示す断面図。

【発明を実施するための形態】

【0007】

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0008】

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成の一例を示す断面図である。図１（ａ）は半導体記憶装置１のピラーＰＬの全体構造を示す断面図である。図１（ｂ）は選択ゲート線ＳＧＤ０，ＳＧＤ１近傍のピラーＰＬの拡大断面図であり、図１（ｃ）はワード線ＷＬ近傍のピラーＰＬの拡大断面図であり、図１（ｄ）は選択ゲート線ＳＧＳ０，ＳＧＳ１近傍のピラーＰＬの拡大断面図である。

【0009】

図１（ａ）に示すように、半導体記憶装置１は、ソース線ＳＬ、積層体ＬＭ、絶縁層５１～５３、及びビット線ＢＬを備える。なお、本明細書においては、ソース側にあたるソース線ＳＬに向かう方向を半導体記憶装置１の下方向とし、ドレイン側にあたるビット線ＢＬに向かう方向を半導体記憶装置１の上方向とする。

【0010】

導電膜としてのソース線ＳＬは、積層体ＬＭの下方位置に設けられており、下方側から順に下部ソース線ＤＳＬｂ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｔが積層された積層膜である。これらの下部ソース線ＤＳＬｂ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｔは、例えば導電性のポリシリコン層等である。

【0011】

積層体ＬＭは、複数のワード線ＷＬ及び複数の選択ゲート線ＳＧＤ，ＳＧＳと、複数の絶縁層ＯＬとが、１層ずつ交互に積層された構成を有する。選択ゲート線ＳＧＤは最上層のワード線ＷＬの更に上層に１つ以上設けられ、選択ゲート線ＳＧＳは最下層のワード線ＷＬの更に下層に１つ以上設けられている。

【0012】

複数の導電層としてのワード線ＷＬ及び複数の導電層としての選択ゲート線ＳＧＤ，ＳＧＳは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬは例えば酸化シリコン層等である。

【0013】

なお、図１（ａ）の例では、積層体ＬＭ内に５つのワード線ＷＬが設けられている。また、ワード線ＷＬ側から順に、２つの選択ゲート線ＳＧＤ１，ＳＧＤ０が設けられている。また、ソース線側から順に、２つの選択ゲート線ＳＧＳ１，ＳＧＳ０が設けられている。しかし、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの層数は、図１（ａ）の例によらず任意である。

【0014】

積層体ＬＭ上には、絶縁層５１～５３がこの順に積層されている。絶縁層５３中には積層体ＬＭの上層配線にあたるビット線ＢＬが設けられている。絶縁層５１～５３は例えば酸化シリコン層等であり、ビット線ＢＬは金属層である。

【0015】

積層体ＬＭには、積層体ＬＭを積層体ＬＭの各層の積層方向に延びるとともに、積層体ＬＭの各層に沿う第１の方向としてのＸ方向に沿う方向に延びる複数の板状コンタクトＬＩが設けられている。複数の板状コンタクトＬＩは、Ｘ方向と交差する第２の方向としてのＹ方向に、互いに離れた位置で、絶縁層５２，５１、積層体ＬＭ、及び上部ソース線ＤＳＬｔを貫通して中間ソース線ＢＳＬに到達している。このように、積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割されている。

【0016】

板状コンタクトＬＩの側壁には酸化シリコン層等の絶縁層５４が設けられている。絶縁層５４の内側にはタングステン層等の導電層２１が充填されている。板状コンタクトＬＩの導電層２１は、図示しないプラグ等によって上層配線に接続されている。また、導電層２１の下端部は中間ソース線ＢＳＬに接続されている。

【0017】

以上の構成により、板状コンタクトＬＩは、例えばソース線コンタクトとして機能する。ただし、板状コンタクトＬＩの代わりに、ソース線コンタクトとしての機能を有さない絶縁層等が積層体ＬＭをＹ方向に分割していてもよい。

【0018】

Ｙ方向に隣接する２つの板状コンタクトＬＩの間には、選択ゲート線ＳＧＤ０，ＳＧＤ１を貫通し、Ｘ方向に沿う方向に延びる分離層ＳＨＥが設けられている。分離層ＳＨＥは例えば酸化シリコン層等の絶縁層から構成され、積層体ＬＭの最上層の導電層を含む１つ以上の導電層を貫通することで、２つの板状コンタクトＬＩの間でこれらの導電層をＹ方向に分離して選択ゲート線ＳＧＤのパターンに区画する。

【0019】

また、２つの板状コンタクトＬＩの間には、複数のピラーＰＬが、積層体ＬＭの積層方向から見て例えば千鳥状に分散して設けられている。ピラーＰＬは、チャネル層ＣＮ、キャップ層ＣＰ、メモリ層ＭＥ、及びコア層ＣＲを含んで構成され、絶縁層５１、積層体ＬＭ、上部ソース線ＤＳＬｔ、及び中間ソース線ＢＳＬを貫通して下部ソース線ＤＳＬｂに到達している。

【0020】

第２の領域としてのチャネル層ＣＮは積層体ＬＭ中を積層体ＬＭの積層方向に延びる。より具体的には、チャネル層ＣＮは、積層体ＬＭの少なくとも最上層の選択ゲート線ＳＧＤ０の高さ位置から積層体ＬＭ中へと延び、下部ソース線ＤＳＬｂにまで到達している。

【0021】

第１の領域としてのキャップ層ＣＰはチャネル層ＣＮ上に設けられている。つまり、キャップ層ＣＰは、積層体ＬＭの最上層の選択ゲート線ＳＧＤ０より高い位置からピラーＰＬの上端部にまで至る。

【0022】

チャネル層ＣＮ及びキャップ層ＣＰはシリコン層等の半導体層である。チャネル層ＣＮに含まれるシリコン等の結晶は、例えばキャップ層ＣＰに含まれるシリコン等の結晶よりも大きな粒径を有している。

【0023】

このような結晶の粒径の比較は、例えば結晶の平均粒径に基づく。結晶の平均粒径は、例えば１つ１つの結晶の最大径をそれぞれの結晶の粒径として、単位体積あたりに存在する結晶の粒径を平均したものである。

【0024】

チャネル層ＣＮ中の結晶は例えば平均粒径が１００ｎｍ以上であり、より好ましくは、チャネル層ＣＮは略単結晶のシリコン層であってよい。キャップ層ＣＰの平均粒径は１００ｎｍ未満であり、キャップ層ＣＰは、例えば平均粒径が２０ｎｍ以下のポリシリコン層等であってよい。キャップ層ＣＰが、ポリシリコンとアモルファスシリコンとが混在した層となっていてもよい。

【0025】

また、キャップ層ＣＰの結晶中にはヒ素等のドーパントＤＰａが拡散されており、キャップ層ＣＰは、その上端部において絶縁層５３，５２中に設けられたプラグＣＨを介してビット線ＢＬに接続されている。キャップ層ＣＰにドーパントＤＰａが拡散されていることにより、キャップ層ＣＰとプラグＣＨとのコンタクト抵抗を低減させることができる。ただし、キャップ層ＣＰ中のドーパントＤＰａは、ヒ素以外にも例えばリン等の他のＮ型の不純物であってもよい。

【0026】

ピラーＰＬの中心部には、積層体ＬＭの積層方向に延びる芯材としてのコア層ＣＲが設けられ、上述のチャネル層ＣＮは、コア層ＣＲの側面および下端部を覆うように設けられている。コア層ＣＲの上端部の高さ位置は、例えばチャネル層ＣＮの上端部の高さ位置とは異なっており、コア層ＣＲの上端部は例えばキャップ層ＣＰ内に突出している。コア層ＣＮは、例えば酸化シリコン層等の絶縁層である。

【0027】

コア層ＣＲを覆うチャネル層ＣＮの層厚は、例えば５ｎｍ以下であることが好ましい。これにより、ゲート長に相当するチャネル層ＣＮの積層方向の長さに比して空乏層を薄くすることができ、短チャネル効果を抑制することができる。

【0028】

メモリ層ＭＥはチャネル層ＣＮの側面に設けられている。より具体的には、メモリ層ＭＥは、図１（ｂ）～（ｄ）に示すように、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された積層構造を有する。ブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮは例えば酸化シリコン層等であり、電荷蓄積層ＣＴは例えば窒化シリコン層または酸窒化シリコン層等である。

【0029】

上記のように、メモリ層ＭＥは、チャネル層ＣＮの側面を覆って下部ソース線ＤＳＬｂにまで到達し、チャネル層ＣＮの下端部をも覆っている。ただし、メモリ層ＭＥは、ソース線ＳＬ内の中間ソース線ＢＳＬの深さ位置には設けられておらず、中間ソース線ＢＳＬはチャネル層ＣＮと接している。これにより、チャネル層ＣＮは、側面で中間ソース線ＢＳＬを介してソース線ＳＬに接続されている。

【0030】

以上の構成により、ピラーＰＬの側面には、ワード線ＷＬの高さ位置にそれぞれ配列される複数のメモリセルＭＣが形成される。このように、半導体記憶装置１は、例えばメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成されている。

【0031】

図１（ｃ）は、ピラーＰＬ側面のワード線ＷＬと対向する高さ位置に、メモリセルＭＣが形成された様子を示している。ワード線ＷＬを介して所定の電圧が印加されること等により、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。

【0032】

つまり、メモリセルＭＣに “Ｈ”レベルデータを書き込むときは、接続されるワード線ＷＬに書き込み電圧を印加する。このとき、チャネル層ＣＮには接地電位が供給されてチャネルが形成され、チャネル中の電子がトンネル絶縁層ＴＮを抜けて電荷蓄積層ＣＴに注入され蓄積される。これにより、メモリセルＭＣの閾値電圧Ｖｔｈが上昇して、“Ｈ”レベルデータが書き込まれた状態となる。

【0033】

メモリセルＭＣに “Ｌ”レベルデータを書き込むときは、チャネル層ＣＮのチャネルをフローティング状態とすることで、電荷蓄積層ＣＴに電子が注入されず、メモリセルＭＣの閾値電圧Ｖｔｈが低いままの“Ｌ”レベルデータが書き込まれた状態が維持される。

【0034】

メモリセルＭＣからデータを読み出すときは、接続されるワード線ＷＬに読み出し電圧を印加する。読み出し電圧は、“Ｌ”レベルデータを保持しているメモリセルＭＣがオンし、“Ｈ”レベルデータを保持しているメモリセルＭＣはオンしない電圧である。したがって、ビット線ＢＬにセル電流が流れれば“Ｌ”レベルデータが読み出されたことを意味し、ビット線ＢＬにセル電流が流れなければ“Ｈ”レベルデータが読み出されたことを意味する。

【0035】

図１（ｂ）に示すように、ピラーＰＬの側面には、選択ゲート線ＳＧＤ０，ＳＧＤ１と対向する高さ位置に選択ゲートＳＴＤ０，ＳＴＤ１がそれぞれ形成される。また、図１（ｄ）に示すように、ピラーＰＬの側面には、選択ゲート線ＳＧＳ０，ＳＧＳ１と対向する高さ位置に選択ゲートＳＴＳ０，ＳＴＳ１がそれぞれ形成される。

【0036】

選択ゲート線ＳＧＤ，ＳＧＳを介して所定の電圧が印加されることで、選択ゲートＳＴＤ，ＳＴＳがオンまたはオフして、それらの選択ゲートＳＴＤ，ＳＴＳが属するピラーＰＬのメモリセルＭＣが選択状態または非選択状態となる。

【0037】

積層体ＬＭは、例えば複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが階段状に引き出された図示しない階段部を備える。階段部の個々のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳは、図示しない上層配線を介して周辺回路に接続されている。ピラーＰＬのメモリセルＭＣは、上述のビット線ＢＬを介して周辺回路に接続されている。

【0038】

周辺回路は、例えば図示しないトランジスタ等を備えて積層体ＬＭの下方または上方等に設けられている。ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳに印加する電圧を制御することで、周辺回路はメモリセルＭＣ及び選択ゲートＳＴＤ，ＳＴＳの動作に寄与する。また、周辺回路は、ビット線ＢＬを流れるセル電流をセンスしてメモリセルＭＣからのデータを読み出す。

【0039】

（半導体記憶装置の製造方法）
次に、図２～図５を用いて、実施形態の半導体記憶装置１の製造方法の例について説明する。図２～図５は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示すＹ方向に沿う断面図である。

【0040】

図２（ａ）に示すように、下部ソース線ＤＳＬｂ、中間層ＳＣＮ、及び上部ソース線ＤＳＬｔをこの順に形成する。中間層ＳＣＮは、例えば窒化シリコン層等の犠牲層であり、後に導電性のポリシリコン層等と置き換えられて中間ソース線ＢＳＬが形成される。

【0041】

また、上部ソース線ＤＳＬｔ上に、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓを形成する。絶縁層ＮＬは、例えば窒化シリコン層等の犠牲層であり、後にタングステン層またはモリブデン層等に置き換えられてワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが形成される。積層体ＬＭｓ上には絶縁層５１が形成される。

【0042】

図２（ｂ）に示すように、絶縁層５１、積層体ＬＭｓ、上部ソース線ＤＳＬｔ、及び中間層ＳＣＮを貫通して下部ソース線ＤＳＬｂに到達するメモリホールＭＨを形成する。

【0043】

図２（ｃ）に示すように、メモリホールＭＨの側壁および底面に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図１（ｂ）～（ｄ）参照）がこの順に積層されたメモリ層ＭＥを形成する。メモリ層ＭＥは絶縁層５１の上面にも形成される。

【0044】

また、メモリホールＭＨの側壁および底面に、メモリ層ＭＥを介してチャネル層ＣＮａを形成する。チャネル層ＣＮａは、後に結晶化されてチャネル層ＣＮとなるアモルファスシリコン層等である。チャネル層ＣＮａは、メモリ層ＭＥを介して絶縁層５１の上面にも形成される。

【0045】

また、メモリホールＭＨのチャネル層ＣＮａ内側をコア層ＣＲｓで充填する。コア層ＣＲｓは、例えば酸化シリコン層等の犠牲層であり、後の工程で除去される。コア層ＣＲｓは、チャネル層ＣＮａ及びメモリ層ＭＥを介して絶縁層５１の上面にも形成される。

【0046】

図２（ｄ）に示すように、コア層ＣＲｓをエッチバックして、絶縁層５１の上面及びメモリホールＭＨの上面から除去する。これにより、絶縁層５１の上面にチャネル層ＣＮａが露出する。また、コア層ＣＲｓの上端部がメモリホールＭＨ内の所定深さに位置することとなり、コア層ＣＲｓの上方に凹部ＲＣｃが形成される。

【0047】

メモリホールＭＨ内の凹部ＲＣｃは、例えば絶縁層５１上面のコア層ＣＲｓが除去された後も、所定時間、オーバーエッチングを継続することで得られる。

【0048】

図２（ｅ）に示すように、絶縁層５１上面のチャネル層ＣＮａを覆うキャップ層ＣＰｓを形成する。キャップ層ＣＰｓは、例えばアモルファスシリコン層等の犠牲層であり、後の工程で除去される。キャップ層ＣＰｓは、メモリホールＭＨ内の凹部ＲＣｃにも充填される。

【0049】

図２（ｆ）に示すように、例えばアニール処理等によってチャネル層ＣＮａ及びキャップ層ＣＰｓを結晶化して、チャネル層ＣＮを形成する。アニール処理の際、結晶化を促進するため、例えばＭＩＬＣ技術等が併用されてもよい。

【0050】

なお、この時点で、上部ソース線ＤＳＬｔ及び下部ソース線ＤＳＬｂの深さ位置で、チャネル層ＣＮａはメモリ層ＭＥに覆われており、例えばポリシリコン層等である上部ソース線ＤＳＬｔ及び下部ソース線ＤＳＬｂとは接していない。このため、比較的均質な略単結晶のチャネル層ＣＮが得られやすくなる。

【0051】

図３（ａ）に示すように、チャネル層ＣＮ及びメモリ層ＭＥをエッチバックして絶縁層５１の上面から除去する。これにより、絶縁層５１の上面が露出する。またこのとき、メモリホールＭＨ内においてもチャネル層ＣＮ及びコア層ＣＲｓがエッチバックされる。これにより、チャネル層ＣＮ及びコア層ＣＲｓの上端部がメモリホールＭＨ内の所定深さに位置することとなり、チャネル層ＣＮ及びコア層ＣＲｓの上方に凹部ＲＣｍが形成される。

【0052】

メモリホールＭＨ内の凹部ＲＣｍは、例えば絶縁層５１上面のチャネル層ＣＮが除去された後も、所定時間、オーバーエッチングを継続することで得られる。このとき、オーバーエッチング時間等を制御して、チャネル層ＣＮ及びコア層ＣＲｓの上端部を、少なくとも積層体ＬＭｓの最上層の絶縁層ＮＬよりも上方の高さ位置に維持する。

【0053】

図３（ｂ）に示すように、絶縁層５１の上面を覆うサイドウォール層ＳＷを形成する。サイドウォール層ＳＷは、メモリホールＭＨの側壁を覆うように、メモリホールＭＨ上端部の凹部ＲＣｍ内にも形成され、後述するチャネル層ＣＮのスリミング処理においてメモリ層ＭＥを保護する。サイドウォール層ＳＷは例えばアモルファスシリコン層等である。なお、処理時間等を制御することによって、凹部ＲＣｍが完全に塞がらないよう、サイドウォール層ＳＷの層厚を調整する。

【0054】

図３（ｃ）に示すように、ウェットエッチング、あるいは等方的なドライエッチング等によって、メモリホールＭＨ内のコア層ＣＲｓを除去するとともに、チャネル層ＣＮを薄層化する。このとき、サイドウォール層ＳＷによってメモリホールＭＨ側壁のメモリ層ＭＥが保護される。なお、チャネル層ＣＮの層厚が例えば５ｎｍ以下となるように、上記スリミング処理を行うことが好ましい。

【0055】

このように、当初、厚膜のチャネル層ＣＮａを形成してアニール処理等を行うことで、チャネル層ＣＮａの結晶化が促進されやすくなる。また、結晶化されたチャネル層ＣＮをスリミングすることで、上述のように、ゲート長に対して空乏層を薄くすることができ、短チャネル効果を抑制することができる。

【0056】

図３（ｄ）に示すように、コア層ＣＲｓが除去され、チャネル層ＣＮがスリミングされて生じたメモリホールＭＨ内の空隙に、絶縁層等を充填してコア層ＣＲを形成する。このとき、コア層ＣＲ上端部の高さ位置が、チャネル層ＣＮ上端部の高さ位置と等しくならなくともよく、例えばチャネル層ＣＮの上端部よりも上方にコア層ＣＲの上端部が位置することとなってもよい。

【0057】

図３（ｅ）に示すように、絶縁層５１上面のサイドウォール層ＳＷを覆うキャップ層ＣＰａを形成する。キャップ層ＣＰａは、後に結晶化されてキャップ層ＣＰとなるアモルファスシリコン層等である。キャップ層ＣＰａは、メモリホールＭＨ上端部の凹部ＲＣｍ内にも充填される。

【0058】

図３（ｆ）に示すように、キャップ層ＣＰａ及びサイドウォール層ＳＷをエッチバックして、絶縁層５１の上面から除去する。このとき、オーバーエッチング量を抑制して、メモリホールＭＨ内のキャップ層ＣＰａ及びサイドウォール層ＳＷまでもが除去されないように制御する。

【0059】

図４（ａ）に示すように、残ったキャップ層ＣＰａ及びサイドウォール層ＳＷを、例えばアニール処理等によって結晶化して、キャップ層ＣＰを形成する。キャップ層ＣＰにおける結晶化の度合いは上述のチャネル層ＣＮほど高くなくてよく、キャップ層ＣＰは例えばポリシリコン層等であってよい。キャップ層ＣＰの一部にアモルファスシリコンの層が残っていてもよい。

【0060】

なお、コア層ＣＲ上端部の高さ位置が例えば最上層の絶縁層ＮＬよりも下方であると、後に選択ゲート線ＳＧＤ０となる最上層の絶縁層ＮＬの高さ位置で、チャネル層ＣＮの内側がキャップ層ＣＰで埋まってしまい、円環状に形成されない。上述のように、コア層ＣＲ上端部を例えばチャネル層ＣＮ上端部から突出させているので、チャネル層ＣＮのこのような形成不良を抑制することができる。

【0061】

形成されたキャップ層ＣＰに、例えばヒ素等のＮ型のドーパントＤＰａを拡散させる。上述のように、ドーパントＤＰａは例えばリン等の不純物であってもよい。

【0062】

これにより、ピラーＰＬが形成される。ただし、この時点でも、ピラーＰＬのチャネル層ＣＮの側面および下端部はメモリ層ＭＥに覆われている。

【0063】

図４（ｂ）に示すように、絶縁層５１上に絶縁層５２を形成する。また、絶縁層５２，５１、積層体ＬＭｓ、及び上部ソース線ＤＳＬｔを貫通して、中間層ＳＣＮに到達するスリットＳＴを形成する。スリットＳＴは、積層体ＬＭｓ内をＸ方向に沿う方向にも延びている。

【0064】

図４（ｃ）に示すように、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５４ｓを形成する。絶縁層５４ｓは、例えば酸化シリコン層等であり、後述するリプレース処理における保護層となる。

【0065】

図４（ｄ）に示すように、スリットＳＴの上部から熱リン酸等の除去液を注入して、スリットＳＴの底面に露出する中間層ＳＣＮを除去する。これにより、上部ソース線ＤＳＬｔと下部ソース線ＤＳＬｂとの間には空隙ＧＰｓが形成され、ピラーＰＬ最外周のメモリ層ＭＥの側面が空隙ＧＰｓ内に露出する。

【0066】

このとき、スリットＳＴ側壁の絶縁層５４ｓにより、除去液が積層体ＬＭｓ内へと流れ込むことが抑制されて、積層体ＬＭｓ内の絶縁層ＮＬは除去されない。

【0067】

図４（ｅ）に示すように、スリットＳＴの上部から順次、酸化シリコン層および窒化シリコン層等を除去する除去液を注入して、空隙ＧＰｓ内に露出したメモリ層ＭＥの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮを順に除去していく。これにより、チャネル層ＣＮの側面が空隙ＧＰｓ内に露出する。

【0068】

図４（ｆ）に示すように、スリットＳＴの上部から、ポリシリコン等の原料となる原料ガスを注入し、空隙ＧＰｓ内をポリシリコン層等で充填して中間ソース線ＢＳＬを形成する。

【0069】

これにより、下部ソース線ＤＳＬｂ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｔを含むソース線ＳＬが形成される。また、ピラーＰＬのチャネル層ＣＮが側面でソース線ＳＬに接続された状態となる。

【0070】

なお、図４（ｄ）～図４（ｆ）に示したように、中間層ＳＣＮを除去して中間ソース線ＢＳＬを形成する処理をソース線ＳＬにおけるリプレース処理とも呼ぶ。

【0071】

図５（ａ）に示すように、スリットＳＴ側壁の絶縁層５４ｓを除去する。

【0072】

図５（ｂ）に示すように、スリットＳＴの上部から熱リン酸等の除去液を注入して、スリットＳＴの側面に露出する積層体ＬＭｓ内の絶縁層ＮＬを除去する。これにより、複数の絶縁層ＯＬ間に空隙ＧＰｗを有する積層体ＬＭｇが形成される。

【0073】

図５（ｃ）に示すように、スリットＳＴの上部から、導電体等の原料となる原料ガスを注入し、空隙ＧＰｗ内を導電層で充填してワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを形成する。これにより、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが積層された積層体ＬＭが形成される。

【0074】

なお、図５（ｂ）～図５（ｃ）に示したように、絶縁層ＮＬを除去してワード線ＷＬ等を形成する処理を積層体ＬＭにおけるリプレース処理とも呼ぶ。

【0075】

図５（ｄ）に示すように、スリットＳＴの側壁に絶縁層５４を形成し、絶縁層５４の内側を導電層２１で充填して板状コンタクトＬＩを形成する。ただし、スリットＳＴ内を全体的に絶縁層で充填して、ソース線コンタクトとして機能しない板状の部材を形成してもよい。この場合、スリットＳＴは、専らソース線ＳＬ及び積層体ＬＭのリプレース処理に用いるために形成されることとなる。

【0076】

図５（ｅ）に示すように、分離層ＳＨＥを形成するため、絶縁層５２，５１及び選択ゲート線ＳＧＤ０，ＳＧＤ１を貫通し、Ｘ方向に沿う方向に延びる溝ＧＲを形成する。換言すれば、積層体ＬＭ内の導電層のうち、選択ゲート線ＳＧＤとして機能させたい導電層に溝ＧＲを貫通させて、複数の選択ゲート線ＳＧＤのパターンに分離する。

【0077】

図５（ｆ）に示すように、溝ＧＲ内に絶縁層を充填して分離層ＳＨＥを形成する。

【0078】

その後、絶縁層５２上に絶縁層５３を形成し、絶縁層５３，５２を貫通してピラーＰＬのキャップ層ＣＰに接続されるプラグＣＨ、及びプラグＣＨに接続されるビット線ＢＬ等を形成する。

【0079】

以上により、実施形態の半導体記憶装置１が製造される。

【0080】

（概括）
３次元不揮発性メモリ等の半導体記憶装置においては、閾値電圧の分布がブロードになってしまうことによるメモリセルの動作不良、及びセル電流が小さいことによるデータのセンス不良等の改善が課題となっている。また、キャップ層に拡散させたドーパントが、例えばソース側の選択ゲートの深さ位置まで達してしまい、選択ゲートのオフ特性が悪化したり、ばらついたりしてしまう課題も生じている。

【0081】

実施形態の半導体記憶装置１によれば、チャネル層ＣＮに含まれる結晶の粒径は、キャップ層ＣＰに含まれる結晶の粒径よりも大きく、平均粒径が例えば１００ｎｍ以上となっている。これにより、メモリセルＭＣの特性を向上させることができる。

【0082】

具体的には、チャネル層ＣＮの結晶性が向上することで、チャネル層ＣＮの電気抵抗を下げ、キャリアである電子の移動度を向上させることができる。また、チャネル層ＣＮ中の結晶欠陥を低減することができ、チャネル層ＣＮ内で電子の散乱および捕捉が生じ難くなる。

【0083】

チャネル層ＣＮ内での電子の散乱および捕捉が抑制されることで、同じピラーＰＬ内で隣接するメモリセルＭＣ間で、互いの閾値電圧Ｖｔｈに及ぼす影響が少なくなり、閾値電圧Ｖｔｈの分布が急峻となって、書き込み特性を向上させることができる。

【0084】

また、セル電流が、チャネル層ＣＮ内を流れやすくなるとともに、チャネル層ＣＮ内で減衰することが抑制される。このため、ビット線ＢＬを流れるセル電流の量が増大してセンスされやすくなり、メモリセルＭＣの読み出し特性を向上させることができる。

【0085】

実施形態の半導体記憶装置１によれば、チャネル層ＣＮとキャップ層ＣＰとによる結晶粒径が異なる２つの領域が半導体層内に存在し、結晶粒径がより大きい領域は、少なくとも最上層の選択ゲート線ＳＧＤ０の高さ位置から積層体ＬＭ中へと延びる。

【0086】

ここで、ヒ素等のドーパントＤＰａは、結晶中の粒界に沿って拡散していく特性を有する。このため、チャネル層ＣＮとキャップ層ＣＰとの界面偏析により、結晶性が高く粒界等の影響が少ないチャネル層ＣＮ側へとドーパントＤＰａが拡散していくことが抑制される。

【0087】

よって、選択ゲートＳＴＤのオフ特性を向上させ、また、オフ特性のばらつきを抑制することができる。また、選択ゲートＳＴＤをより確実にオン／オフさせることができるので、選択ゲートＳＴＤの数を削減しても半導体記憶装置１の動作の信頼性を担保することができる。さらには、選択ゲートＳＴＤに替えてメモリセルＭＣの数を増やし、半導体記憶装置１の記憶容量を高めることも可能である。

【0088】

実施形態の半導体記憶装置１によれば、コア層ＣＲの側面を覆うチャネル層ＣＮの層厚は例えば５ｎｍ以下である。これにより、短チャネル効果を抑制することができる。

【0089】

実施形態の半導体記憶装置１によれば、メモリ層ＭＥは、ソース線ＳＬ内の中間ソース線ＢＳＬの深さ位置を除くチャネル層ＣＮの側面および下端部を覆っており、チャネル層ＣＮは側面でソース線ＳＬと接続されている。このようなソース線ＳＬとの接続方式を採ることで、チャネル層ＣＮａの側面および下端部をメモリ層ＭＥで覆った状態でチャネル層ＣＮａを結晶化することができる。これにより、チャネル層ＣＮの結晶性をより向上させることができる。

【0090】

（変形例）
次に、図６を用いて、実施形態の変形例の半導体記憶装置２について説明する。変形例の半導体記憶装置２は、チャネル層ＣＮｃに所定のドーパントＤＰｃが拡散されている点が上述の実施形態とは異なる。

【0091】

図６は、実施形態の変形例にかかる半導体記憶装置２の構成の一例を示す断面図である。図６は、上述の実施形態の図１（ａ）と同様、Ｙ方向に沿う断面を示している。なお、図６において、上述の実施形態の半導体記憶装置１と同様の構成には同様の符号を付し、その説明を省略する。

【0092】

図６に示すように、半導体記憶装置２のピラーＰＬｃは、積層体ＬＭ中を各層の積層方向に延びるチャネル層ＣＮｃを備える。チャネル層ＣＮｃの結晶中には、例えば炭素等のドーパントＤＰｃが拡散されている。チャネル層ＣＮｃの結晶中におけるドーパントＤＰｃの体積密度は、例えば３×１０^１８原子／ｃｍ^３以上５×１０^２０原子／ｃｍ^３以下である。

【0093】

ただし、チャネル層ＣＮｃ中のドーパントＤＰｃは、炭素以外にも例えば酸素または窒素等の不純物であってもよい。

【0094】

チャネル層ＣＮｃの上記以外の構成、及びピラーＰＬｃの上記以外の構成は、上述の実施形態のチャネル層ＣＮ及びピラーＰＬと同様である。

【0095】

上記のドーパントＤＰｃを含むチャネル層ＣＮｃは、例えば上述の実施形態の図２（ｃ）の処理において、メモリホールＭＨ内にチャネル層ＣＮａが形成されたタイミングであって、コア層ＣＲｓが形成される前のタイミングで、チャネル層ＣＮａ中にドーパントＤＰｃを拡散させておくことで形成することができる。

【0096】

変形例の半導体記憶装置１によれば、チャネル層ＣＮｃの結晶中には炭素、窒素、及び酸素の少なくともいずれかのドーパントＤＰｃが含まれており、結晶中のドーパントＤＰｃの体積密度は、例えば３×１０^１８原子／ｃｍ^３以上５×１０^２０原子／ｃｍ^３以下である。

【0097】

チャネル層ＣＮｃに拡散された炭素、窒素、酸素等のドーパントＤＰｃは、キャップ層ＣＰに拡散されたヒ素等のドーパントＤＰａがチャネル層ＣＮｃ中に拡散されることを抑制する効果がある。よって、選択ゲートＳＴＤのオフ特性をいっそう向上させ、また、オフ特性のばらつきをいっそう抑制することができる。

【0098】

また、半導体記憶装置２の製造工程において、結晶化前のチャネル層ＣＮａ中に炭素、窒素、酸素等のドーパントＤＰｃを拡散させておくことで、チャネル層ＣＮａの結晶化を促進する効果も期待できる。

【0099】

変形例の半導体記憶装置１によれば、その他、上述の実施形態の半導体記憶装置１と同様の効果を奏する。

【0100】

（その他の変形例）
上述の実施形態および変形例では、半導体記憶装置１，２は、導電層として、タングステン層等の金属層であるワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを含む積層体ＬＭを備えることとした。しかし、積層体の導電層は、ポリシリコン層等のシリコン材料を含む層であってもよい。この場合、当初より、シリコン材料を含む層が積層された積層体を形成し、リプレース処理を含まずに半導体記憶装置が製造される。

【0101】

上述の実施形態および変形例では、半導体記憶装置１，２は、１つの積層体ＬＭを含む１Ｔｉｅｒ（１段）構造を備えることとした。しかし、半導体記憶装置は、２Ｔｉｅｒ以上の構造を備えていてもよい。

【0102】

上述の実施形態および変形例では、半導体記憶装置１，２は、積層体ＬＭの下方または上方に周辺回路を備えることとした。しかし、半導体記憶装置は、積層体と同じ階層に設けられた周辺回路を備えていてもよい。

【0103】

積層体ＬＭの下方に周辺回路を設ける場合、シリコン基板等の半導体基板上に、トランジスタを含む周辺回路を形成し、周辺回路の上方にソース線ＳＬ及び積層体ＬＭ等を順次形成して、半導体記憶装置１，２を得ることができる。

【0104】

積層体ＬＭの上方に周辺回路を設ける場合、ソース線ＳＬ及び積層体ＬＭを支持基板上に形成し、周辺回路が設けられた半導体基板を積層体ＬＭの上方に貼り合わせることで、半導体記憶装置１，２を得ることができる。

【0105】

積層体と周辺回路とを同じ階層に設ける場合、半導体基板上に積層体を形成し、その外縁部に周辺回路を形成することができる。

【0106】

（付記）
以下、本発明の好ましい態様について付記する。

【0107】

（付記１）
本発明の一態様によれば、
複数の導電層と複数の絶縁層とが交互に積層された積層体と、
前記積層体中を前記複数の導電層の積層方向に延びるチャネル層、前記チャネル層の側面に設けられるメモリ層、及び前記チャネル層上に設けられ、前記積層体の上層配線に接続されるキャップ層を含むピラーと、を備え、
前記チャネル層は、前記複数の導電層のうち少なくとも最上層の導電層の高さ位置から前記積層体中へと延び、
前記チャネル層に含まれる結晶の粒径は、前記キャップ層に含まれる結晶の粒径よりも大きい、
半導体記憶装置が提供される。

【0108】

（付記２）
上記の付記１の半導体記憶装置において、
前記積層体の下方に、前記複数の導電層に沿う方向に延びる導電膜を更に備え、
前記ピラーの下端部は前記導電膜へと延びる。

【0109】

（付記３）
上記の付記２の半導体記憶装置において、
前記チャネル層は側面で前記導電膜に接続されている。

【0110】

（付記４）
上記の付記３の半導体記憶装置において、
前記メモリ層は前記チャネル層の下端部を覆っている。

【0111】

（付記５）
上記の付記３または付記４の半導体記憶装置において、
前記メモリ層は、前記導電膜内の所定の深さ位置を除く前記チャネル層の側面および下端部を覆っている。

【0112】

（付記６）
上記の付記１乃至付記５のいずれか１つの半導体記憶装置において、
前記複数の導電層の少なくとも最上層の導電層を貫通し、前記複数の導電層に沿う第１の方向に延び、貫通した前記導電層を前記第１の方向に交わる第２の方向に分離する分離層を更に備える。

【0113】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0114】

１，２…半導体記憶装置、ＢＬ…ビット線、ＣＮ，ＣＮｃ…チャネル層、ＣＲ…コア層、ＬＭ…積層体、ＭＥ…メモリ層、ＯＬ…絶縁層、ＰＬ，ＰＬｃ…ピラー、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＨＥ…分離層、ＳＬ…ソース線、ＳＴＤ，ＳＴＳ…選択ゲート、ＷＬ…ワード線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】