特許 7604346 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-13

(45)【発行日】2024-12-23

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20241216BHJP

   H10B 43/50 20230101ALI20241216BHJP

   H10B 41/27 20230101ALI20241216BHJP

   H10B 41/50 20230101ALI20241216BHJP

   H01L 21/336 20060101ALI20241216BHJP

   H01L 29/788 20060101ALI20241216BHJP

   H01L 29/792 20060101ALI20241216BHJP

【ＦＩ】

H10B43/27

H10B43/50

H10B41/27

H10B41/50

H01L29/78 371

【請求項の数】 9

(21)【出願番号】P 2021153611

(22)【出願日】2021-09-21

(65)【公開番号】P2023045293

(43)【公開日】2023-04-03

【審査請求日】2024-03-08

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001612

【氏名又は名称】弁理士法人きさらぎ国際特許事務所

(72)【発明者】

【氏名】井口 直

(72)【発明者】

【氏名】福田 夏樹

【審査官】加藤 俊哉

(56)【参考文献】

【文献】特開２０１４－０２２７１７（ＪＰ，Ａ）

【文献】特表２０１４－５１７５３０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０２８６６７８（ＵＳ，Ａ１）

【文献】特開２０２０－０３５８３３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ１０Ｂ ４３／５０

Ｈ１０Ｂ ４１／２７

Ｈ１０Ｂ ４１／５０

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記第１方向と交差する第２方向に並ぶ複数のメモリ構造と
を備え、
前記複数のメモリ構造は、それぞれ、
前記基板の表面と交差する第３方向に並び、前記メモリ領域及び前記フックアップ領域にわたって前記第１方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記第３方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記第３方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と
を備え、
前記フックアップ領域は、前記第１方向に並ぶ第１領域と第２領域とを備え、
前記第１領域は、第１コンタクト電極及び第２コンタクト電極を含み、
前記第２領域は、第３コンタクト電極を含み、
前記第３コンタクト電極の前記第３方向の長さは、前記第１コンタクト電極の前記第３方向の長さよりも長く、前記第２コンタクト電極の前記第３方向の長さよりも短く、
前記フックアップ領域は、前記第２方向に並ぶ第１コンタクト電極領域及び第２コンタクト電極領域を含み、
前記第１コンタクト電極領域及び前記第２コンタクト電極領域は、それぞれ、前記第１方向に並ぶ所定数の前記コンタクト電極を備え、
前記第１コンタクト電極領域に含まれる前記所定数のコンタクト電極は、前記第１方向の一方側に設けられたものほど、前記第３方向の長さが大きく、
前記第２コンタクト電極領域に含まれる前記所定数のコンタクト電極は、前記第１方向の他方側に設けられたものほど、前記第３方向の長さが大きい
半導体記憶装置。

【請求項2】

前記複数のコンタクト電極は、それぞれ、前記第１領域又は前記第２領域に含まれ、
前記第１領域に含まれる前記コンタクト電極の数は、前記第２領域に含まれる前記コンタクト電極の数と等しい
請求項１記載の半導体記憶装置。

【請求項3】

前記第１領域に含まれる前記コンタクト電極は、それぞれ、前記第２領域に含まれる前記コンタクト電極と、前記第１方向に並ぶ
請求項１又は２記載の半導体記憶装置。

【請求項4】

第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記第１方向と交差する第２方向に並ぶ第１メモリ構造及び第２メモリ構造と
を備え、
前記第１メモリ構造及び前記第２メモリ構造は、それぞれ、
前記基板の表面と交差する第３方向に並び、前記メモリ領域及び前記フックアップ領域にわたって、前記第１方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記第３方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記第３方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と
を備え、
前記フックアップ領域は、前記第１方向に並ぶ複数の単位領域を備え、
前記第１メモリ構造に含まれる前記複数のコンタクト電極と、前記第２メモリ構造に含まれる前記複数のコンタクト電極とは、それぞれ、前記複数の単位領域のいずれかに含まれ、
前記複数の単位領域に含まれる前記コンタクト電極の数をｍ（ｍは２以上の整数）とし、
前記第１メモリ構造及び前記第２メモリ構造に含まれる複数の前記コンタクト電極のうち、前記第３方向の長さが１番目～ｍ番目に大きいｍ個の前記コンタクト電極の前記第３方向の長さの平均値を第１の長さとし、
前記第１メモリ構造及び前記第２メモリ構造に含まれる複数の前記コンタクト電極のうち、前記第３方向の長さが１番目～ｍ番目に小さいｍ個の前記コンタクト電極の前記第３方向の長さの平均値を第２の長さとすると、
前記各単位領域内における前記ｍ個のコンタクト電極の前記第３方向の長さの各平均値は、前記第１の長さよりも小さく、前記第２の長さよりも大きく、
前記各単位領域内における前記ｍ個のコンタクト電極の前記第３方向の長さの各平均値が、略一定である
半導体記憶装置。

【請求項5】

第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記第１方向と交差する第２方向に並ぶ第１メモリ構造及び第２メモリ構造と
を備え、
前記第１メモリ構造及び前記第２メモリ構造は、それぞれ、
前記基板の表面と交差する第３方向に並び、前記メモリ領域及び前記フックアップ領域にわたって、前記第１方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記第３方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記第３方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と
を備え、
前記フックアップ領域は、前記第１方向に並ぶ複数の単位領域を備え、
前記第１メモリ構造に含まれる前記複数のコンタクト電極と、前記第２メモリ構造に含まれる前記複数のコンタクト電極とは、それぞれ、前記複数の単位領域のいずれかに含まれ、
前記複数の単位領域に含まれる前記コンタクト電極の数をｍ（ｍは２以上の整数）とし、
前記第１メモリ構造及び前記第２メモリ構造に含まれる複数の前記コンタクト電極のうち、前記第３方向の長さが１番目～ｍ番目に大きいｍ個の前記コンタクト電極の前記第３方向の長さの平均値を第１の長さとし、
前記第１メモリ構造及び前記第２メモリ構造に含まれる複数の前記コンタクト電極のうち、前記第３方向の長さが１番目～ｍ番目に小さいｍ個の前記コンタクト電極の前記第３方向の長さの平均値を第２の長さとすると、
前記各単位領域内における前記ｍ個のコンタクト電極の前記第３方向の長さの各平均値は、前記第１の長さよりも小さく、前記第２の長さよりも大きく、
前記フックアップ領域は、前記第２方向に並ぶ第１コンタクト電極領域及び第２コンタクト電極領域を含み、
前記第１コンタクト電極領域及び前記第２コンタクト電極領域は、それぞれ、前記第１方向に並ぶ所定数の前記コンタクト電極を備え、
前記第１コンタクト電極領域に含まれる前記所定数のコンタクト電極は、前記第１方向の一方側に設けられたものほど、前記第３方向の長さが大きく、
前記第２コンタクト電極領域に含まれる前記所定数のコンタクト電極は、前記第１方向の他方側に設けられたものほど、前記第３方向の長さが大きい
半導体記憶装置。

【請求項6】

第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記第１方向と交差する第２方向に並ぶ第１メモリ構造及び第２メモリ構造と
を備え、
前記第１メモリ構造及び前記第２メモリ構造は、それぞれ、
前記基板の表面と交差する第３方向に並び、前記メモリ領域及び前記フックアップ領域にわたって、前記第１方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記第３方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記第３方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と
を備え、
前記フックアップ領域は、前記第１方向に並ぶ複数の単位領域を備え、
前記第１メモリ構造に含まれる前記複数のコンタクト電極と、前記第２メモリ構造に含まれる前記複数のコンタクト電極とは、それぞれ、前記複数の単位領域のいずれかに含まれ、
前記複数の単位領域に含まれる前記コンタクト電極の数をｍ（ｍは２以上の整数）とし、
前記第１メモリ構造及び前記第２メモリ構造に含まれる複数の前記コンタクト電極のうち、前記第３方向の長さが１番目～ｍ番目に大きいｍ個の前記コンタクト電極の前記第３方向の長さの平均値を第１の長さとし、
前記第１メモリ構造及び前記第２メモリ構造に含まれる複数の前記コンタクト電極のうち、前記第３方向の長さが１番目～ｍ番目に小さいｍ個の前記コンタクト電極の前記第３方向の長さの平均値を第２の長さとすると、
前記各単位領域内における前記ｍ個のコンタクト電極の前記第３方向の長さの各平均値は、前記第１の長さよりも小さく、前記第２の長さよりも大きく、
前記フックアップ領域は、第３コンタクト電極領域を含み、
前記第３コンタクト電極領域は、前記第１方向に並ぶ第４コンタクト電極、第５コンタクト電極、及び、第６コンタクト電極を備え、
前記第５コンタクト電極は、前記第４コンタクト電極及び第６コンタクト電極の間に設けられ、
前記第５コンタクト電極の前記第３方向の長さは、前記第４コンタクト電極の前記第３方向の長さ、及び、第６コンタクト電極の前記第３方向の長さのいずれよりも大きく、又は、いずれよりも小さい
半導体記憶装置。

【請求項7】

第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記基板の表面と交差する第３方向に並び、前記メモリ領域及び前記フックアップ領域にわたって、前記第１方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記第３方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記第３方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と
を備え、
前記フックアップ領域は、前記第１方向に並ぶ複数の単位領域を備え、
前記コンタクト電極は、前記複数の単位領域のいずれかに含まれ、
前記複数の単位領域に含まれる前記コンタクト電極の数をｍ（ｍは２以上の整数）とし、
前記複数の前記コンタクト電極のうち、前記第３方向の長さが１番目～ｍ番目に大きいｍ個の前記コンタクト電極の前記第３方向の長さの平均値を第３の長さとし、
前記複数のコンタクト電極のうち、前記第３方向の長さが１番目～ｍ番目に小さいｍ個の前記コンタクト電極の前記第３方向の長さの平均値を第４の長さとすると、
前記各単位領域内における前記ｍ個のコンタクト電極の前記第３方向の長さの各平均値は、前記第３の長さよりも小さく、前記第４の長さよりも大きく、
前記各単位領域内における前記ｍ個のコンタクト電極の前記第３方向の長さの各平均値が、略一定である
半導体記憶装置。

【請求項8】

第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記基板の表面と交差する第３方向に並び、前記メモリ領域及び前記フックアップ領域にわたって、前記第１方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記第３方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記第３方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と
を備え、
前記フックアップ領域は、前記第１方向に並ぶ複数の単位領域を備え、
前記コンタクト電極は、前記複数の単位領域のいずれかに含まれ、
前記複数の単位領域に含まれる前記コンタクト電極の数をｍ（ｍは２以上の整数）とし、
前記複数の前記コンタクト電極のうち、前記第３方向の長さが１番目～ｍ番目に大きいｍ個の前記コンタクト電極の前記第３方向の長さの平均値を第３の長さとし、
前記複数のコンタクト電極のうち、前記第３方向の長さが１番目～ｍ番目に小さいｍ個の前記コンタクト電極の前記第３方向の長さの平均値を第４の長さとすると、
前記各単位領域内における前記ｍ個のコンタクト電極の前記第３方向の長さの各平均値は、前記第３の長さよりも小さく、前記第４の長さよりも大きく、
前記フックアップ領域は、前記第１方向及び前記第３方向と交差する第２方向に並ぶ第１コンタクト電極領域及び第２コンタクト電極領域を含み、
前記第１コンタクト電極領域及び前記第２コンタクト電極領域は、それぞれ、前記第１方向に並ぶ所定数の前記コンタクト電極を備え、
前記第１コンタクト電極領域に含まれる前記所定数のコンタクト電極は、前記第１方向の一方側に設けられたものほど、前記第３方向の長さが大きく、
前記第２コンタクト電極領域に含まれる前記所定数のコンタクト電極は、前記第１方向の他方側に設けられたものほど、前記第３方向の長さが大きい
半導体記憶装置。

【請求項9】

第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記基板の表面と交差する第３方向に並び、前記メモリ領域及び前記フックアップ領域にわたって、前記第１方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記第３方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記第３方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と
を備え、
前記フックアップ領域は、前記第１方向に並ぶ複数の単位領域を備え、
前記コンタクト電極は、前記複数の単位領域のいずれかに含まれ、
前記複数の単位領域に含まれる前記コンタクト電極の数をｍ（ｍは２以上の整数）とし、
前記複数の前記コンタクト電極のうち、前記第３方向の長さが１番目～ｍ番目に大きいｍ個の前記コンタクト電極の前記第３方向の長さの平均値を第３の長さとし、
前記複数のコンタクト電極のうち、前記第３方向の長さが１番目～ｍ番目に小さいｍ個の前記コンタクト電極の前記第３方向の長さの平均値を第４の長さとすると、
前記各単位領域内における前記ｍ個のコンタクト電極の前記第３方向の長さの各平均値は、前記第３の長さよりも小さく、前記第４の長さよりも大きく、
前記フックアップ領域は、第３コンタクト電極領域を含み、
前記第３コンタクト電極領域は、前記第１方向に並ぶ第４コンタクト電極、第５コンタクト電極、及び、第６コンタクト電極を備え、
前記第５コンタクト電極は、前記第４コンタクト電極及び第６コンタクト電極の間に設けられ、
前記第５コンタクト電極の前記第３方向の長さは、前記第４コンタクト電極の前記第３方向の長さ、及び、第６コンタクト電極の前記第３方向の長さのいずれよりも大きく、又は、いずれよりも小さい
半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１８－０２６５１８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

高集積化の容易な半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

一の実施形態に係る半導体記憶装置は、第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、第１方向と交差する第２方向に並ぶ複数のメモリ構造と、を備える。複数のメモリ構造は、それぞれ、基板の表面と交差する第３方向に並び、メモリ領域及びフックアップ領域にわたって第１方向に延伸する複数の導電層と、メモリ領域に設けられ、第３方向に延伸し、複数の導電層に対向する半導体層と、複数の導電層及び半導体層の間に設けられた電荷蓄積膜と、フックアップ領域に設けられ、第３方向に延伸し、複数の導電層の一部によって囲われた外周面を備え、複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と、を備える。フックアップ領域は、第１方向に並ぶ第１領域と第２領域とを備える。第１領域は、第１コンタクト電極及び第２コンタクト電極を含み、第２領域は、第３コンタクト電極を含む。第３コンタクト電極の第３方向の長さは、第１コンタクト電極の第３方向の長さよりも長く、第２コンタクト電極の第３方向の長さよりも短い。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係るメモリダイＭＤの模式的な平面図である。

【図2】図１のＡで示した部分及びＢで示した部分の模式的な拡大図である。

【図3】図２のＣで示した部分の模式的な拡大図である。

【図4】図３に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

【図5】図４のＥで示した部分の模式的な拡大図である。

【図6】図２に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

【図7】図２に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

【図8】図２で示したフックアップ領域の模式的な拡大図である。

【図9】第１実施形態に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。

【図10】同製造方法について説明するため模式的な断面図である。

【図11】同製造方法について説明するため模式的な平面図である。

【図12】同製造方法について説明するため模式的な断面図である。

【図13】同製造方法について説明するため模式的な断面図である。

【図14】同製造方法について説明するため模式的な平面図である。

【図15】同製造方法について説明するため模式的な断面図である。

【図16】同製造方法について説明するため模式的な断面図である。

【図17】同製造方法について説明するため模式的な断面図である。

【図18】同製造方法について説明するため模式的な断面図である。

【図19】同製造方法について説明するため模式的な断面図である。

【図20】同製造方法について説明するため模式的な断面図である。

【図21】同製造方法について説明するため模式的な断面図である。

【図22】同製造方法について説明するため模式的な断面図である。

【図23】同製造方法について説明するため模式的な平面図である。

【図24】同製造方法について説明するため模式的な断面図である。

【図25】同製造方法について説明するため模式的な断面図である。

【図26】同製造方法について説明するため模式的な断面図である。

【図27】同製造方法について説明するため模式的な断面図である。

【図28】同製造方法について説明するため模式的な断面図である。

【図29】同製造方法について説明するため模式的な断面図である。

【図30】同製造方法について説明するため模式的な断面図である。

【図31】同製造方法について説明するため模式的な断面図である。

【図32】同製造方法について説明するため模式的な平面図である。

【図33】同製造方法について説明するため模式的な断面図である。

【図34】同製造方法について説明するため模式的な断面図である。

【図35】同製造方法について説明するため模式的な断面図である。

【図36】同製造方法について説明するため模式的な断面図である。

【図37】同製造方法について説明するため模式的な断面図である。

【図38】同製造方法について説明するため模式的な断面図である。

【図39】同製造方法について説明するため模式的な平面図である。

【図40】同製造方法について説明するため模式的な断面図である。

【図41】同製造方法について説明するため模式的な断面図である。

【図42】同製造方法について説明するため模式的な断面図である。

【図43】比較例に係る半導体記憶装置の模式的な平面図である。

【図44】図４３で示したフックアップ領域の模式的な拡大図である。

【図45】比較例に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。

【図46】同製造方法について説明するため模式的な断面図である。

【図47】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図48】図４７に示す構造をＨ－Ｈ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

【図49】図４７に示す構造をＩ－Ｉ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

【図50】図４７に示す構造をＪ－Ｊ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

【図51】図４７で示したフックアップ領域の模式的な拡大図である。

【図52】第２実施形態に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。

【図53】同製造方法について説明するため模式的な断面図である。

【図54】同製造方法について説明するため模式的な断面図である。

【図55】比較例に係る半導体記憶装置の模式的な平面図である。

【図56】図５５で示したフックアップ領域の模式的な拡大図である。

【図57】比較例に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。

【図58】比較例に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。

【図59】比較例に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。

【図60】第３実施形態に係る半導体記憶装置のフックアップ領域の模式的な拡大図である。

【図61】第４実施形態に係る半導体記憶装置のフックアップ領域の模式的な拡大図である。

【発明を実施するための形態】

【0007】

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。

【0008】

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

【0009】

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

【0010】

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。

【0011】

また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。

【0012】

また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。

【0013】

また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。

【0014】

また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。

【0015】

［第１実施形態］
［構成］
図１は、メモリダイＭＤの模式的な平面図である。図２は、図１のＡで示した部分及びＢで示した部分の模式的な拡大図である。図３は、図２のＣで示した部分の模式的な拡大図である。図４は、図３に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５は、図４のＥで示した部分の模式的な拡大図である。図６は、図２に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図７は、図２に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図８は、図２で示したフックアップ領域の模式的な拡大図である。

【0016】

例えば図１に示す様に、メモリダイＭＤは、半導体基板１００を備える。半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域と、が設けられている。

【0017】

また、メモリダイＭＤは、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域Ｒ_ＭＣＡを備える。メモリセルアレイ領域Ｒ_ＭＣＡは、Ｘ方向に並ぶ２つのメモリホール領域Ｒ_ＭＨ（メモリホール領域Ｒ_ＭＨをメモリ領域と呼ぶ場合もある。）と、これらメモリホール領域Ｒ_ＭＨの間に設けられたフックアップ領域Ｒ_ＨＵと、を備える。

【0018】

メモリセルアレイ領域Ｒ_ＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図２に示す様に、Ｙ方向に並ぶ２つのフィンガー構造ＦＳ（フィンガー構造ＦＳをメモリ構造と呼ぶ場合もある。）を備える。フィンガー構造ＦＳは、例えば図２に示す様に、Ｙ方向に並ぶ２つのストリングユニットＳＵを備える。

【0019】

Ｙ方向において隣り合う２つのフィンガー構造ＦＳの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。また、例えば図２及び図３に示す様に、Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ_２）等のストリングユニット間絶縁層ＳＨＥが設けられる。

【0020】

メモリブロックＢＬＫのメモリホール領域Ｒ_ＭＨは、例えば図４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。

【0021】

導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０１が設けられている。尚、導電層１１０は、メモリセルのゲート電極及びワード線、又は、選択トランジスタのゲート電極及び選択ゲート線として機能する。

【0022】

導電層１１０の下方には、半導体層１１２が設けられている。半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、半導体層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０１が設けられている。尚、半導体層１１２は、ソース線の一部として機能する。

【0023】

半導体層１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、複数のメモリセル及び選択トランジスタのチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図４に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。

【0024】

半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。図４の例では、半導体層１２０の上端部と不純物領域１２１の下端部との境界線を、破線によって示している。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図３）を介してビット線ＢＬに接続される。

【0025】

半導体層１２０の下端部は、半導体層１１２に接続されている。

【0026】

ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図５に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と半導体層１１２との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。

【0027】

尚、図５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。

【0028】

メモリブロックＢＬＫのフックアップ領域Ｒ_ＨＵは、例えば図２に示す様に、導電層１１０の一部と、Ｘ方向及びＹ方向のマトリクス状に並ぶ複数のコンタクト電極ＣＣと、を備える。

【0029】

尚、フックアップ領域Ｒ_ＨＵに配置される複数のコンタクト電極ＣＣのうち、図２に示す複数のコンタクト電極ＣＣについて、＋Ｙ方向から－Ｙ方向に数えてａ（ａは１以上の整数）番目、－Ｘ方向から＋Ｘ方向に数えてｂ（ｂは１以上の整数）番目のコンタクト電極ＣＣを、コンタクト電極ＣＣａｂと呼ぶ場合がある。例えば、＋Ｙ方向から－Ｙ方向に数えて２番目、－Ｘ方向から＋Ｘ方向に数えて４番目のコンタクト電極ＣＣを、コンタクト電極ＣＣ２４と呼ぶ場合がある。

【0030】

Ｘ方向に並ぶ８つのコンタクト電極ＣＣの列をコンタクト電極列ＣＣＧと呼ぶ場合がある。また、コンタクト電極列ＣＣＧに対応する領域を、それぞれ、コンタクト電極領域と呼ぶ場合がある。図２に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクト電極列ＣＣＧ（０），ＣＣＧ（１）がＹ方向に交互に並んでいる。

【0031】

複数のコンタクト電極ＣＣは、図６及び図７に示す様に、Ｚ方向に延伸し、下端において導電層１１０と接続されている。コンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、コンタクト電極ＣＣの外周面には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０３が設けられている。

【0032】

尚、以下の説明では、上方から数えてｎ（ｎは１以上の整数）番目の導電層１１０を、導電層１１０（ｎ－１）と呼ぶ場合がある。また、複数のコンタクト電極ＣＣのうち、導電層１１０（ｎ）に接続されたものを、コンタクト電極ＣＣ（ｎ）と呼ぶ場合がある。また、導電層１１０（ｎ－１）を、第ｎ層の導電層１１０と呼ぶ場合がある。図４、図６及び図７に示す様に、複数の導電層１１０（ｎ）は、Ｚ方向に等間隔で並んでいる。このため、コンタクト電極ＣＣ（ｎ）のｎは、コンタクト電極ＣＣのＺ方向の長さ（深さ）のレベルを表す。

【0033】

図６に示す様に、コンタクト電極列ＣＣＧ（０）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（０），ＣＣ１２（１），ＣＣ１３（２），ＣＣ１４（３），ＣＣ１５（４），ＣＣ１６（５），ＣＣ１７（６），ＣＣ１８（７）を備えている。この様に、コンタクト電極列ＣＣＧ（０）においては、メモリホール領域Ｒ_ＭＨから遠くなるごとに段階的にコンタクト電極ＣＣの深さが深くなる（即ち、コンタクト電極ＣＣのＺ方向の長さが長くなる）。

【0034】

図７に示す様に、コンタクト電極列ＣＣＧ（１）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（７），ＣＣ２２（６），ＣＣ２３（５），ＣＣ２４（４），ＣＣ２５（３），ＣＣ２６（２），ＣＣ２７（１），ＣＣ２８（０）を備えている。この様に、コンタクト電極列ＣＣＧ（１）においては、メモリホール領域Ｒ_ＭＨから遠くなるごとに段階的にコンタクト電極ＣＣの深さが浅くなる（即ち、コンタクト電極ＣＣのＺ方向の長さが短くなる）。

【0035】

図８に示す様に、コンタクト電極列ＣＣＧ（０）中の複数のコンタクト電極ＣＣ１１（０），ＣＣ１２（１），ＣＣ１３（２），ＣＣ１４（３），ＣＣ１５（４），ＣＣ１６（５），ＣＣ１７（６），ＣＣ１８（７）は、それぞれ、コンタクト電極列ＣＣＧ（１）中の複数のコンタクト電極ＣＣ２１（７），ＣＣ２２（６），ＣＣ２３（５），ＣＣ２４（４），ＣＣ２５（３），ＣＣ２６（２），ＣＣ２７（１），ＣＣ２８（０）と、Ｙ方向において並んでいる。

【0036】

また、コンタクト電極列ＣＣＧ（０）中の複数のコンタクト電極ＣＣ３１（０），ＣＣ３２（１），ＣＣ３３（２），ＣＣ３４（３），ＣＣ３５（４），ＣＣ３６（５），ＣＣ３７（６），ＣＣ３８（７）は、それぞれ、コンタクト電極列ＣＣＧ（１）中の複数のコンタクト電極ＣＣ４１（７），ＣＣ４２（６），ＣＣ４３（５），ＣＣ４４（４），ＣＣ４５（３），ＣＣ４６（２），ＣＣ４７（１），ＣＣ４８（０）と、Ｙ方向において並んでいる。

【0037】

一定数ｍ（ｍは２以上の整数）のコンタクト電極ＣＣを含む領域を単位領域と呼ぶ場合がある。図８の例では、Ｙ方向に並んだ２つのコンタクト電極ＣＣを含む一定面積の領域を単位領域としている。フックアップ領域Ｒ_ＨＵは、複数の単位領域に仮想的に分けられる。

【0038】

図８において、単位領域Ｒ１１は、２つのコンタクト電極ＣＣ１１（０），ＣＣ２１（７）を含む領域である。単位領域Ｒ１２は、２つのコンタクト電極ＣＣ１２（１），ＣＣ２２（６）を含む領域である。単位領域Ｒ１３は、２つのコンタクト電極ＣＣ１３（２），ＣＣ２３（５）を含む領域である。単位領域Ｒ１４は、２つのコンタクト電極ＣＣ１４（３），ＣＣ２４（４）を含む領域である。単位領域Ｒ１５は、２つのコンタクト電極ＣＣ１５（４），ＣＣ２５（３）を含む領域である。単位領域Ｒ１６は、２つのコンタクト電極ＣＣ１６（５），ＣＣ２６（２）を含む領域である。単位領域Ｒ１７は、２つのコンタクト電極ＣＣ１７（６），ＣＣ２７（１）を含む領域である。単位領域Ｒ１８は、２つのコンタクト電極ＣＣ１８（７），ＣＣ２８（０）を含む領域である。

【0039】

また、単位領域Ｒ２１は、２つのコンタクト電極ＣＣ３１（０），ＣＣ４１（７）を含む領域である。単位領域Ｒ２２は、２つのコンタクト電極ＣＣ３２（１），ＣＣ４２（６）を含む領域である。単位領域Ｒ２３は、２つのコンタクト電極ＣＣ３３（２），ＣＣ４３（５）を含む領域である。単位領域Ｒ２４は、２つのコンタクト電極ＣＣ３４（３），ＣＣ４４（４）を含む領域である。単位領域Ｒ２５は、２つのコンタクト電極ＣＣ３５（４），ＣＣ４５（３）を含む領域である。単位領域Ｒ２６は、２つのコンタクト電極ＣＣ３６（５），ＣＣ４６（２）を含む領域である。単位領域Ｒ２７は、２つのコンタクト電極ＣＣ３７（６），ＣＣ４７（１）を含む領域である。単位領域Ｒ２８は、２つのコンタクト電極ＣＣ３８（７），ＣＣ４８（０）を含む領域である。

【0040】

例えば、単位領域Ｒ１１内に配置されたコンタクト電極ＣＣ１１（０）の深さレベル「０」と、コンタクト電極ＣＣ１１（７）の深さレベル「７」と、の平均値は、「３．５」である。同様に、単位領域Ｒ１２～Ｒ１８，Ｒ２１～Ｒ２８内に配置された２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「３．５」である。即ち、全ての単位領域Ｒ１１～Ｒ１８，Ｒ２１～Ｒ２８内に配置された２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも同一の値である。

【0041】

尚、図２に示す様に、複数のコンタクト電極ＣＣが配置されるフックアップ領域Ｒ_ＨＵは、Ｘ方向に並ぶ第１領域Ｒ_ＨＵ１と第２領域Ｒ_ＨＵ２とに分けられる。例えば、第１領域Ｒ_ＨＵ１は、コンタクト電極ＣＣ１１～ＣＣ１４，ＣＣ２１～ＣＣ２４，・・・を含む領域であり、第２領域Ｒ_ＨＵ２は、コンタクト電極ＣＣ１５～ＣＣ１８，ＣＣ２５～ＣＣ２８，・・・を含む領域である。

【0042】

また、複数の単位領域に含まれるコンタクト電極ＣＣの数をｍ（ｍは２以上の整数）とする。そして、複数のコンタクト電極ＣＣのうち、Ｚ方向の長さが１番目～ｍ番目に大きいｍ個のコンタクト電極ＣＣのＺ方向の長さの平均値を「第１の長さ」とする。また、複数のコンタクト電極ＣＣのうち、Ｚ方向の長さが１番目～ｍ番目に小さいｍ個のコンタクト電極ＣＣのＺ方向の長さの平均値を「第２の長さ」とする。

【0043】

例えば、図８の例では、複数の単位領域に含まれるコンタクト電極ＣＣの数ｍは「２」である。そして、Ｚ方向の長さが１番目～２番目に大きい２個のコンタクト電極（例えば、コンタクト電極ＣＣ１８（７），ＣＣ１７（６））のＺ方向の長さの平均値は、「６．５」である。従って、「第１の長さ」は、「６．５」となる。また、Ｚ方向の長さが１番目～２番目に小さい２個のコンタクト電極（例えば、コンタクト電極ＣＣ１１（０），ＣＣ１２（１））のＺ方向の長さの平均値は、「０．５」である。従って、「第２の長さ」は、「０．５」となる。

【0044】

上述した様に、各単位領域Ｒ１１～Ｒ１８，Ｒ２１～Ｒ２８内における２個のコンタクト電極ＣＣのＺ方向の長さの各平均値（深さレベルの各平均値）は、「３．５」である。従って、各単位領域Ｒ１１～Ｒ１８，Ｒ２１～Ｒ２８内における２個のコンタクト電極ＣＣのＺ方向の長さの各平均値は、「第１の長さ」よりも小さく、「第２の長さ」よりも大きい。

【0045】

［製造方法］
次に、図９～図４２を参照して、メモリダイＭＤの製造方法について説明する。図１１、図１４、図２３、図３２、図３９は、同製造方法について説明するための模式的な平面図であり、図２に対応する平面を示している。図９、図１０、図１２、図１３、図１５、図１７、図１９、図２１、図２４、図２６、図２８、図３０、図３３、図３５、図３７、図４０～図４２は、同製造方法について説明するための模式的な断面図であり、図６に対応する断面を示している。図９、図１０、図１６、図１８、図２０、図２２、図２５、図２７、図２９、図３１、図３４、図３６、図３８は、同製造方法について説明するための模式的な断面図であり、図７に対応する断面を示している。

【0046】

本実施形態に係るメモリダイＭＤの製造に際しては、例えば図９に示す様に、半導体層１１２を形成する。また、半導体層１１２の上方に、複数の絶縁層１０１及び複数の犠牲層１１１を交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。

【0047】

次に、例えば図１０に示す様に、複数の半導体層１２０等を形成する。この工程では、例えば、図９を参照して説明した構造の上面に、ＣＶＤ等の方法によって、酸化シリコン（ＳｉＯ_２）等の絶縁層１０４を形成する。次に、ＲＩＥ（Reactive Ion Etching）等の方法によって、絶縁層１０４、複数の絶縁層１０１及び複数の犠牲層１１１を貫通する貫通孔を形成する。また、ＣＶＤ等の方法によって、この貫通孔の内周面にゲート絶縁膜１３０（図５）及び半導体層１２０を形成する。

【0048】

次に、例えば図１１及び図１２に示す様に、コンタクト電極ＣＣに対応する位置に、複数のコンタクトホールＣＨ（０）を形成する。例えば、図１０を参照して説明した構造の上面に、ハードマスク１０５を形成する。次に、ＲＩＥ等の方法によって、ハードマスク１０５及び絶縁層１０４を貫通し、犠牲層１１１の上面を露出させる貫通孔を形成する。

【0049】

尚、以下の説明では、上方から数えてｎ（ｎは１以上の整数）番目の犠牲層１１１を、犠牲層１１１（ｎ－１）と呼ぶ場合がある。また、複数のコンタクトホールＣＨのうち、犠牲層１１１（ｎ）の上面を露出させ、それよりも上方に設けられた全ての犠牲層１１１を貫通するものを、コンタクトホールＣＨ（ｎ）と呼ぶ場合がある。また、犠牲層１１１（ｎ－１）を、第ｎ層の犠牲層１１１と呼ぶ場合がある。図１２等に示す様に、複数の犠牲層１１１（ｎ）はＺ方向に等間隔で並んでいる。このため、コンタクトホールＣＨ（ｎ）のｎは、コンタクトホールＣＨのＺ方向の長さ（深さ）のレベルを表す。

【0050】

また、フックアップ領域Ｒ_ＨＵに配置される複数のコンタクトホールＣＨのうち、図１１に示す複数のコンタクトホールＣＨについて、＋Ｙ方向から－Ｙ方向に数えてａ（ａは１以上の整数）番目、－Ｘ方向から＋Ｘ方向に数えてｂ（ｂは１以上の整数）番目のコンタクトホールＣＨを、コンタクトホールＣＨａｂと呼ぶ場合がある。

【0051】

Ｘ方向に並ぶ８つのコンタクトホールＣＨの列をコンタクトホール列ＣＨＧと呼ぶ場合がある。図１１に示す様に、フックアップ領域Ｒ_ＨＵには、２つのコンタクトホール列ＣＨＧ（０），ＣＨＧ（１）がＹ方向に交互に並んでいる。尚、コンタクトホール列ＣＨＧ（０）は、コンタクト電極列ＣＣＧ（０）と同じ位置に形成され、コンタクトホール列ＣＨＧ（１）は、コンタクト電極列ＣＣＧ（１）と同じ位置に形成される。

【0052】

次に、リソグラフィ（ＰＥＰ（Photo Engraving Process）と呼ぶ場合がある。）を用いて、コンタクトホールＣＨを加工するためのレジストパターンを生成する。

【0053】

例えば図１３に示す様に、図１２を参照して説明した構造の上面に、レジスト１５１を塗布する。

【0054】

尚、図１２及び図１３は、コンタクトホール列ＣＨＧ（０）に対応する断面を示している。コンタクトホール列ＣＨＧ（１）に対応する断面の構造も、図１２及び図１３に示す断面の構造と同様である。このため、コンタクトホール列ＣＨＧ（１）に対応する断面図について図示を省略している。

【0055】

次に、例えば図１４～図１６に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールＣＨ１２（０），ＣＨ１４（０），ＣＨ１６（０），ＣＨ１８（０），ＣＨ２１（０），ＣＨ２３（０），ＣＨ２５（０），ＣＨ２７（０），ＣＨ３２（０），ＣＨ３４（０），ＣＨ３６（０），ＣＨ３８（０），ＣＨ４１（０），ＣＨ４３（０），ＣＨ４５（０），ＣＨ４７（０）の位置を露光する。

【0056】

そして、レジスト１５１に応じた現像液で現像することで、コンタクトホールＣＨ１２（０），ＣＨ１４（０），ＣＨ１６（０），ＣＨ１８（０），ＣＨ２１（０），ＣＨ２３（０），ＣＨ２５（０），ＣＨ２７（０），ＣＨ３２（０），ＣＨ３４（０），ＣＨ３６（０），ＣＨ３８（０），ＣＨ４１（０），ＣＨ４３（０），ＣＨ４５（０），ＣＨ４７（０）の位置のレジストを除去する。これにより、これらのコンタクトホールが開口する。

【0057】

次に、例えば図１７及び図１８に示す様に、コンタクトホールＣＨのうち、開口しているコンタクトホールＣＨ１２（０），ＣＨ１４（０），ＣＨ１６（０），ＣＨ１８（０），ＣＨ２１（０），ＣＨ２３（０），ＣＨ２５（０），ＣＨ２７（０）に対して、犠牲層１１１及び絶縁層１０１を１層ずつ除去する。これにより、第２層の犠牲層１１１（１）に達するコンタクトホールＣＨ１２（１），ＣＨ１４（１），ＣＨ１６（１），ＣＨ１８（１），ＣＨ２１（１），ＣＨ２３（１），ＣＨ２５（１），ＣＨ２７（１）が形成される。この工程は、例えば、ＲＩＥ等によって行われる。

【0058】

尚、ＣＨ３２（０），ＣＨ３４（０），ＣＨ３６（０），ＣＨ３８（０），ＣＨ４１（０），ＣＨ４３（０），ＣＨ４５（０），ＣＨ４７（０）においても、犠牲層１１１及び絶縁層１０１が１層ずつ除去される。

【0059】

そして、図１９及び図２０に示す様に、レジスト１５１を除去する。

【0060】

次に、図２１及び図２２に示す様に、図１９及び図２０を参照して説明した構造の上面に、レジスト１５１を塗布する。

【0061】

次に、例えば図２３～図２５に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールＣＨ１３（０），ＣＨ１４（１），ＣＨ１７（０），ＣＨ１８（１），ＣＨ２１（１），ＣＨ２２（０），ＣＨ２５（１），ＣＨ２６（０），ＣＨ３３（０），ＣＨ３４（１），ＣＨ３７（０），ＣＨ３８（１），ＣＨ４１（１），ＣＨ４２（０），ＣＨ４５（１），ＣＨ４６（０）の位置を露光する。

【0062】

そして、レジスト１５１に応じた現像液で現像することで、コンタクトホールＣＨ１３（０），ＣＨ１４（１），ＣＨ１７（０），ＣＨ１８（１），ＣＨ２１（１），ＣＨ２２（０），ＣＨ２５（１），ＣＨ２６（０），ＣＨ３３（０），ＣＨ３４（１），ＣＨ３７（０），ＣＨ３８（１），ＣＨ４１（１），ＣＨ４２（０），ＣＨ４５（１），ＣＨ４６（０）の位置のレジストを除去する。これにより、これらのコンタクトホールが開口する。

【0063】

次に、例えば図２６及び図２７に示す様に、コンタクトホールＣＨのうち、開口しているコンタクトホールＣＨ１３（０），ＣＨ１４（１），ＣＨ１７（０），ＣＨ１８（１），ＣＨ２１（１），ＣＨ２２（０），ＣＨ２５（１），ＣＨ２６（０）に対して、犠牲層１１１及び絶縁層１０１を２層ずつ除去する。これにより、第３層及び第４層の犠牲層１１１（２），１１１（３）に達するコンタクトホールＣＨ１３（２），ＣＨ１４（３），ＣＨ１７（２），ＣＨ１８（３），ＣＨ２１（３），ＣＨ２２（２），ＣＨ２５（３），ＣＨ２６（２）が形成される。この工程は、例えば、ＲＩＥ等によって行われる。

【0064】

尚、コンタクトホールＣＨ３３（０），ＣＨ３４（１），ＣＨ３７（０），ＣＨ３８（１），ＣＨ４１（１），ＣＨ４２（０），ＣＨ４５（１），ＣＨ２６（０）においても、犠牲層１１１及び絶縁層１０１が２層ずつ除去される。

【0065】

そして、図２８及び図２９に示す様に、レジスト１５１を除去する。

【0066】

次に、図３０及び図３１に示す様に、図２８及び図２９を参照して説明した構造の上面に、レジスト１５１を塗布する。

【0067】

次に、例えば図３２～図３４に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールＣＨ１５（０），ＣＨ１６（１），ＣＨ１７（２），ＣＨ１８（３），ＣＨ２１（３），ＣＨ２２（２），ＣＨ２３（１），ＣＨ２４（０），ＣＨ３５（０），ＣＨ３６（１），ＣＨ３７（２），ＣＨ３８（３），ＣＨ４１（３），ＣＨ４２（２），ＣＨ４３（１），ＣＨ４４（０）の位置を露光する。

【0068】

そして、レジスト１５１に応じた現像液で現像することで、コンタクトホールＣＨ１５（０），ＣＨ１６（１），ＣＨ１７（２），ＣＨ１８（３），ＣＨ２１（３），ＣＨ２２（２），ＣＨ２３（１），ＣＨ２４（０），ＣＨ３５（０），ＣＨ３６（１），ＣＨ３７（２），ＣＨ３８（３），ＣＨ４１（３），ＣＨ４２（２），ＣＨ４３（１），ＣＨ４４（０）の位置のレジストを除去する。これにより、これらのコンタクトホールが開口する。

【0069】

次に、例えば図３５及び図３６に示す様に、コンタクトホールＣＨのうち、開口しているコンタクトホールＣＨ１５（０），ＣＨ１６（１），ＣＨ１７（２），ＣＨ１８（３），ＣＨ２１（３），ＣＨ２２（２），ＣＨ２３（１），ＣＨ２４（０）に対して、犠牲層１１１及び絶縁層１０１を４層ずつ除去する。これにより、第５層～第８層の犠牲層１１１（４）～１１１（７）に達するコンタクトホールＣＨ１５（４），ＣＨ１６（５），ＣＨ１７（６），ＣＨ１８（７），ＣＨ２１（７），ＣＨ２２（６），ＣＨ２３（５），ＣＨ２４（４）が形成される。この工程は、例えば、ＲＩＥ等によって行われる。

【0070】

尚、コンタクトホールＣＨ３５（０），ＣＨ３６（１），ＣＨ３７（２），ＣＨ３８（３），ＣＨ４１（３），ＣＨ４２（２），ＣＨ４３（１），ＣＨ４４（０）においても、犠牲層１１１及び絶縁層１０１が４層ずつ除去される。

【0071】

そして、図３７及び図３８に示す様に、レジスト１５１を除去する。図３９に示す様に、フックアップ領域Ｒ_HUにおいては、コンタクトホール列ＣＨＧ（０），ＣＨＧ（１）が、Ｙ方向に交互に並ぶ。そして、コンタクトホール列ＣＨＧ（０）においては、メモリホール領域Ｒ_ＭＨから遠くなるごとに１層ずつコンタクトホールＣＨの深さが深くなっている。また、コンタクトホール列ＣＨＧ（１）においては、メモリホール領域Ｒ_ＭＨから遠くなるごとに１層ずつコンタクトホールＣＨの深さが浅くなっている。

【0072】

次に、例えば図４０に示す様に、コンタクトホールＣＨ１１（０）～コンタクトホールＣＨ１８（７）の内部に、絶縁層１０３及び犠牲層１０６を形成する。この工程は、例えば、ＣＶＤ等によって行われる。

【0073】

次に、例えば図４１に示す様に、導電層１１０を形成する。この工程では、例えば、ＲＩＥ等の方法によって、ブロック間絶縁層ＳＴ（図２）に対応する位置に、複数の絶縁層１０１及び複数の犠牲層１１１を貫通する溝を形成する。次に、この溝を介したウェットエッチング等の方法によって、複数の犠牲層１１１を除去する。次に、ＣＶＤ等の方法によって、複数の導電層１１０を形成する。

【0074】

次に、例えば図４２に示す様に、コンタクト電極ＣＣ１１（０）～コンタクト電極ＣＣ１８（７）を形成する。この工程では、例えば、犠牲層１０６を除去する。次に、ＲＩＥ等の方法によって絶縁層１０３の一部を除去して、導電層１１０（０）～導電層１１０（７）の上面を露出させる。次に、ＣＶＤ等の方法によってコンタクト電極ＣＣ１１（０）～コンタクト電極ＣＣ１８（７）を形成する。

【0075】

その後、ビット線ＢＬ等を形成することにより、図１～図８を参照して説明した半導体記憶装置が形成される。

【0076】

尚、図４０～図４２に基づき、コンタクトホール列ＣＨＧ（０）からコンタクト電極列ＣＣＧ（０）を形成する工程について説明した。しかしながら、コンタクトホール列ＣＨＧ（１）からコンタクト電極列ＣＣＧ（１）を形成する工程についても、図４０～図４２を参照して説明した内容と同様である。このため、コンタクトホール列ＣＨＧ（１）及びコンタクト電極列ＣＣＧ（１）に対応する断面図及びその説明を省略している。

【0077】

［比較例］
［構成］
次に、図４３及び図４４を参照して、比較例に係る半導体記憶装置の構成について説明する。図４３は、比較例に係る半導体記憶装置の模式的な平面図である。図４４は、図４３で示したフックアップ領域の模式的な拡大図である。

【0078】

尚、フックアップ領域Ｒ_ＨＵに配置される複数のコンタクト電極ＣＣのうち、図４３及び図４４に示す複数のコンタクト電極ＣＣについて、＋Ｙ方向から－Ｙ方向に数えてａ（ａは１以上の整数）番目、－Ｘ方向から＋Ｘ方向に数えてｂ（ｂは１以上の整数）番目のコンタクト電極ＣＣを、コンタクト電極ＣＣａｂと呼ぶ場合がある。

【0079】

第１実施形態に係る半導体記憶装置においては、図２及び図８に示す様に、２つのコンタクト電極列ＣＣＧ（０），ＣＣＧ（１）がＹ方向に交互に並んでいる。一方、比較例に係る半導体記憶装置においては、図４３及び図４４に示す様に、コンタクト電極列ＣＣＧ（０）だけがＹ方向に並んでいる。

【0080】

複数のコンタクト電極列ＣＣＧ（０）は、いずれも、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ（０），ＣＣ（１），ＣＣ（２），ＣＣ（３），ＣＣ（４），ＣＣ（５），ＣＣ（６），ＣＣ（７）の順にＸ方向に並んでいる。即ち、複数のコンタクト電極列ＣＣＧ（０）は、いずれも、メモリホール領域Ｒ_ＭＨから遠くなるごとに、１層ずつコンタクトホールＣＨの深さが深くなっている。

【0081】

比較例において、一定数ｍ（ｍは２以上の整数）のコンタクト電極ＣＣを含む領域を単位領域と呼ぶ場合がある。図４４の例では、Ｙ方向に並んだ２つのコンタクト電極ＣＣを含む一定面積の領域を単位領域としている。フックアップ領域Ｒ_ＨＵは、複数の単位領域に仮想的に分けられる。

【0082】

図４４において、単位領域Ｒ１１は、２つのコンタクト電極ＣＣ１１（０），ＣＣ２１（０）を含む領域である。単位領域Ｒ１２は、２つのコンタクト電極ＣＣ１２（１），ＣＣ２２（１）を含む領域である。単位領域Ｒ１３は、２つのコンタクト電極ＣＣ１３（２），ＣＣ２３（２）を含む領域である。単位領域Ｒ１４は、２つのコンタクト電極ＣＣ１４（３），ＣＣ２４（３）を含む領域である。単位領域Ｒ１５は、２つのコンタクト電極ＣＣ１５（４），ＣＣ２５（４）を含む領域である。単位領域Ｒ１６は、２つのコンタクト電極ＣＣ１６（５），ＣＣ２６（５）を含む領域である。単位領域Ｒ１７は、２つのコンタクト電極ＣＣ１７（６），ＣＣ２７（６）を含む領域である。単位領域Ｒ１８は、２つのコンタクト電極ＣＣ１８（７），ＣＣ２８（７）を含む領域である。

【0083】

また、単位領域Ｒ２１は、２つのコンタクト電極ＣＣ３１（０），ＣＣ４１（０）を含む領域である。単位領域Ｒ２２は、２つのコンタクト電極ＣＣ３２（１），ＣＣ４２（１）を含む領域である。単位領域Ｒ２３は、２つのコンタクト電極ＣＣ３３（２），ＣＣ４３（２）を含む領域である。単位領域Ｒ２４は、２つのコンタクト電極ＣＣ３４（３），ＣＣ４４（３）を含む領域である。単位領域Ｒ２５は、２つのコンタクト電極ＣＣ３５（４），ＣＣ４５（４）を含む領域である。単位領域Ｒ２６は、２つのコンタクト電極ＣＣ３６（５），ＣＣ４６（５）を含む領域である。単位領域Ｒ２７は、２つのコンタクト電極ＣＣ３７（６），ＣＣ４７（６）を含む領域である。単位領域Ｒ２８は、２つのコンタクト電極ＣＣ３８（７），ＣＣ４８（７）を含む領域である。

【0084】

単位領域Ｒ１１，Ｒ２１内に配置された２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「０」である。単位領域Ｒ１２，Ｒ２２内に配置された２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「１」である。単位領域Ｒ１３，Ｒ２３内に配置された２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「２」である。単位領域Ｒ１４，Ｒ２４内に配置された２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「３」である。

【0085】

単位領域Ｒ１５，Ｒ２５内に配置された２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「４」である。単位領域Ｒ１６，Ｒ２６内に配置された２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「５」である。単位領域Ｒ１７，Ｒ２７内に配置された２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「６」である。単位領域Ｒ１８，Ｒ２８内に配置された２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「７」である。

【0086】

尚、比較例に係る半導体記憶装置においては、例えば図４４に示す様に、複数の単位領域に含まれるコンタクト電極ＣＣの数ｍが「２」である。そして、Ｚ方向の長さが１番目～２番目に大きい２個のコンタクト電極（例えば、コンタクト電極ＣＣ１８（７），ＣＣ１７（６））のＺ方向の長さの平均値は、「６．５」である。従って、「第１の長さ」は、「６．５」となる。また、Ｚ方向の長さが１番目～２番目に小さい２個のコンタクト電極（例えば、コンタクト電極ＣＣ１１（０），ＣＣ１２（１））のＺ方向の長さの平均値は、「０．５」である。従って、「第２の長さ」は、「０．５」となる。

【0087】

上述した様に、各単位領域内における２個のコンタクト電極ＣＣのＺ方向の長さの各平均値（深さレベルの各平均値）の最大値は、単位領域Ｒ１８，Ｒ２８内における２個のコンタクト電極ＣＣ１８，ＣＣ２８，ＣＣ３８，ＣＣ４８のＺ方向の長さの平均値「７」である。従って、単位領域Ｒ１８，Ｒ２８内における２個のコンタクト電極ＣＣ１８，ＣＣ２８，ＣＣ３８，ＣＣ４８のＺ方向の長さの平均値は、「第１の長さ」である「６．５」よりも大きい。また、各単位領域内における２個のコンタクト電極ＣＣのＺ方向の長さの各平均値の最小値は、単位領域Ｒ１１，Ｒ２１内における２個のコンタクト電極ＣＣ１１，ＣＣ２１，ＣＣ３１，ＣＣ４１のＺ方向の長さの平均値「０」である。従って、単位領域Ｒ１１，Ｒ２１内における２個のコンタクト電極ＣＣ１１，ＣＣ２１，ＣＣ３１，ＣＣ４１のＺ方向の長さの平均値は、「第２の長さ」である「０．５」よりも小さい。

【0088】

［製造方法］
次に、図４５及び図４６を参照して、比較例に係る半導体記憶装置の製造方法について説明する。図４５及び図４６は、比較例に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。

【0089】

比較例に係る半導体記憶装置の製造に際しては、図９を参照して説明した工程から、図４２を参照して説明した工程のうち、コンタクトホール列ＣＨＧ（０）及びコンタクト電極列ＣＣＧ（０）を形成する工程と同様の工程を実行する。

【0090】

図４５及び図４６に示す構造は、それぞれ、図３０及び図３３を参照して説明した構造と対応する。図３０及び図３３に例示したレジスト１５１は、フックアップ領域Ｒ_ＨＵにおいて、一定の膜厚（Ｚ方向の厚み）を有し、平坦な上面を有する。一方、図４５及び図４６に例示するレジスト１５１は、フックアップ領域Ｒ_ＨＵにおいて、膜厚（Ｚ方向の厚み）にバラツキがあり、上面には段差ｄ３が生じている。

【0091】

具体的には、例えば図４５及び図４６に示す構造では、メモリホール領域Ｒ_ＭＨにおけるレジスト１５１の膜厚はｄ１である。レジスト１５１の膜厚は、メモリホール領域Ｒ_ＭＨから遠ざかるにつれて徐々に薄くなる。コンタクトホールＣＨ１４（３）の上方のレジスト１５１の膜厚はｄ２である。レジスト１５１の膜厚は、コンタクトホールＣＨ１４（３）の上方からコンタクトホールＣＨ１５（０）の上方に向けて急激に厚くなる。そして、レジスト１５１の膜厚は、再び、メモリホール領域Ｒ_ＭＨから遠ざかるにつれて徐々に薄くなる。上記のようなレジスト１５１の膜厚の差として段差ｄ３が生じる。

【0092】

比較例に係る半導体記憶装置は、同じコンタクトホール列ＣＨＧ（０）がＹ方向に並んでいる。従って、コンタクトホールＣＨの深さに偏りが生じている。即ち、ホールの深さの浅いコンタクトホールＣＨがメモリホール領域Ｒ_ＭＨに近い領域（例えば単位領域Ｒ１１，Ｒ２１，Ｒ１５，Ｒ２５）に配置され、ホールの深さの深いコンタクトホールＣＨがメモリホール領域Ｒ_ＭＨから遠い領域（例えば単位領域Ｒ１４，Ｒ２４，Ｒ１８，Ｒ２８）に配置されている。この場合、レジスト１５１が塗布される際に、ホールの深さの深いコンタクトホールＣＨは、ホールの深さの浅いコンタクトホールＣＨよりも、レジスト１５１の吸込量が大きい。その結果、ホールの深さの深いコンタクトホールＣＨの上方のレジスト１５１の膜厚は、ホールの浅いの深いコンタクトホールＣＨの上方のレジスト１５１の膜厚よりも薄くなる。

【0093】

この様に、コンタクトホールＣＨの深さの偏りによって、レジスト１５１の膜厚にバラツキが生じるので、レジスト１５１の膜厚の厚い個所と薄い個所とで、露光装置の最適なフォーカスがずれてしまう。従って、露光装置のフォーカスずれに対するリソグラフィのプロセスマージンが低下する。その結果、コンタクトホールＣＨが未開口となったり、コンタクトホールＣＨの寸法の均一性が低下するおそれがある。また、ホールの深さの深いコンタクトホールＣＨの個所において、レジスト１５１の膜厚が不足する可能性がある。特に、導電層１１０の層数が多くなるほど、コンタクトホールＣＨが深くなり、レジスト１５１の膜厚不足が起こりやすくなる。

【0094】

これに対して、第１実施形態に係る半導体記憶装置は、メモリホール領域Ｒ_ＭＨから遠くなるごとに１層ずつコンタクトホールＣＨの深さが深くなるコンタクトホール列ＣＨＧ（０）と、メモリホール領域Ｒ_ＭＨから遠くなるごとに１層ずつコンタクトホールＣＨの深さが浅くなるコンタクトホール列ＣＨＧ（１）とが、Ｙ方向に交互に並んでいる。従って、単位領域当たりのコンタクトホールＣＨの深さの偏りがなく、レジスト１５１の膜厚が均一になっている。

【0095】

例えば図３２に示す様に、全ての単位領域Ｒ１１～Ｒ１８，Ｒ２１～Ｒ２８（図８参照）内に配置された２つのコンタクトホールＣＨの深さのレベルｎの平均値は、いずれも同一の値「１．５」である。また、全てのコンタクトホールＣＨの径は、同一又は略同一である。この場合、各単位領域Ｒ１１～Ｒ１８，Ｒ２１～Ｒ２８内に配置された２つのコンタクトホールＣＨのレジスト１５１の吸込量は、各単位領域Ｒ１１～Ｒ１８，Ｒ２１～Ｒ２８において同一又は略同一となる。その結果、フックアップ領域Ｒ_ＨＵにおいて、レジスト１５１の膜厚は、同一又は略同一となる。

【0096】

従って、リソグラフィのプロセスマージンが低下することを回避することができる。その結果、未開口のコンタクトホールＣＨが発生したり、コンタクトホールＣＨの寸法の均一性が低下することを防止することができる。また、レジスト１５１の膜厚が不足することを防止することができる。

【0097】

［第２実施形態］
［構成］
次に、図４７～図５１を参照して、第２実施形態に係る半導体記憶装置について説明する。図４７は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図４８は、図４７に示す構造をＨ－Ｈ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図４９は、図４７に示す構造をＩ－Ｉ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５０は、図４７に示す構造をＪ－Ｊ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５１は、図４７で示したフックアップ領域の模式的な拡大図である。

【0098】

第１実施形態に係る半導体記憶装置においては、図２及び図３を参照して説明した様に、ブロック間絶縁層ＳＴの間に、８つのコンタクト電極ＣＣを備えるコンタクト電極列ＣＣＧが１列設けられていた。これに対して、第２実施形態に係る半導体記憶装置においては、図４７に示す様に、ブロック間絶縁層ＳＴの間に、８つのコンタクト電極ＣＣを備えるコンタクト電極列ＣＣＧ２が３列設けられている。尚、Ｙ方向に並ぶ複数のメモリブロックＢＬＫは、ブロック間絶縁層ＳＴの間の領域として形成される。

【0099】

また、第１実施形態に係る半導体記憶装置においては、図２、図４、図６等を参照して説明した様に、導電層１１０及び絶縁層１０１が８層形成されていた。これに対して、第２実施形態に係る半導体記憶装置においては、図４８～図５０に示す様に、導電層１１０及び絶縁層１０１が２４層形成されている。

【0100】

メモリブロックＢＬＫのフックアップ領域Ｒ_ＨＵは、例えば図４７に示す様に、導電層１１０の一部と、Ｘ方向及びＹ方向のマトリクス状に並ぶ複数のコンタクト電極ＣＣと、を備える。

【0101】

尚、フックアップ領域Ｒ_ＨＵに配置される複数のコンタクト電極ＣＣのうち、図４７に示す複数のコンタクト電極ＣＣについて、＋Ｙ方向から－Ｙ方向に数えてａ（ａは１以上の整数）番目、－Ｘ方向から＋Ｘ方向に数えてｂ（ｂは１以上の整数）番目のコンタクト電極ＣＣを、コンタクト電極ＣＣａｂと呼ぶ場合がある。

【0102】

Ｘ方向に並ぶ８つのコンタクト電極ＣＣの列をコンタクト電極列ＣＣＧ２と呼ぶ場合がある。また、コンタクト電極列ＣＣＧ２に対応する領域を、それぞれ、コンタクト電極領域と呼ぶ場合がある。図４７に示す様に、フックアップ領域Ｒ_ＨＵのブロック間絶縁層ＳＴの間には、３つのコンタクト電極列ＣＣＧ２（０），ＣＣＧ２（１），ＣＣＧ２（２）がＹ方向に並んでいる。

【0103】

図４８に示す様に、コンタクト電極列ＣＣＧ２（０）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（０），ＣＣ１２（１２），ＣＣ１３（３），ＣＣ１４（１５），ＣＣ１５（６），ＣＣ１６（１８），ＣＣ１７（９），ＣＣ１８（２１）を備えている。

【0104】

図４９に示す様に、コンタクト電極列ＣＣＧ２（１）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（１），ＣＣ２２（１３），ＣＣ２３（４），ＣＣ２４（１６），ＣＣ２５（７），ＣＣ２６（１９），ＣＣ２７（１０），ＣＣ２８（２２）を備えている。

【0105】

図５０に示す様に、コンタクト電極列ＣＣＧ２（２）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ３１（２），ＣＣ３２（１４），ＣＣ３３（５），ＣＣ３４（１７），ＣＣ３５（８），ＣＣ３６（２０），ＣＣ３７（１１），ＣＣ３８（２３）を備えている。

【0106】

図５１の例では、３行２列（Ｙ方向に３つ、Ｘ方向に２つ）の６つのコンタクト電極ＣＣを含む一定面積の領域を単位領域としている。フックアップ領域Ｒ_ＨＵは、複数の単位領域に仮想的に分けられる。

【0107】

図５１において、単位領域Ｓ１１は、６つのコンタクト電極ＣＣ１１（０），ＣＣ１２（１２），ＣＣ２１（１），ＣＣ２２（１３），ＣＣ３１（２），ＣＣ３２（１４）を含む領域である。単位領域Ｓ１２は、６つのコンタクト電極ＣＣ１３（３），ＣＣ１４（１５），ＣＣ２３（４），ＣＣ２４（１６），ＣＣ３３（５），ＣＣ３４（１７）を含む領域である。単位領域Ｓ１３は、６つのコンタクト電極ＣＣ１５（６），ＣＣ１６（１８），ＣＣ２５（７），ＣＣ２６（１９），ＣＣ３５（８），ＣＣ３６（２０）を含む領域である。単位領域Ｓ１４は、６つのコンタクト電極ＣＣ１７（９），ＣＣ１８（２１），ＣＣ２７（１０），ＣＣ２８（２２），ＣＣ３７（１１），ＣＣ３８（２３）を含む領域である。

【0108】

単位領域Ｓ１１内に配置された６つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「７」（＝４２／６）である。単位領域Ｓ１２内に配置された６つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「１０」（＝６０／６）である。単位領域Ｓ１３内に配置された６つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「１３」（＝７８／６）である。単位領域Ｓ１４内に配置された６つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「１６」（＝９６／６）である。

【0109】

６つのコンタクト電極ＣＣの深さのレベルｎの平均値の最小値は、単位領域Ｓ１１の「７」であり、６つのコンタクト電極ＣＣの深さのレベルｎの平均値の最大値は、単位領域Ｓ１４の「１６」である。

【0110】

尚、図５１に示す様に、コンタクト電極ＣＣ４１（０），ＣＣ４２（１２），ＣＣ４３（３），ＣＣ４４（１５），ＣＣ４５（６），ＣＣ４６（１８），ＣＣ４７（９），ＣＣ４８（２１）を備えるコンタクト電極列ＣＣＧ２（０）は、コンタクト電極ＣＣ１１（０），ＣＣ１２（１２），ＣＣ１３（３），ＣＣ１４（１５），ＣＣ１５（６），ＣＣ１６（１８），ＣＣ１７（９），ＣＣ１８（２１）を備えるコンタクト電極列ＣＣＧ２（０）と同じ配列のコンタクト電極列である。

【0111】

尚、図４７に示す様に、複数のコンタクト電極ＣＣが配置されるフックアップ領域Ｒ_ＨＵは、Ｘ方向に並ぶ第１領域Ｒ_ＨＵ１と第２領域Ｒ_ＨＵ２とに分けられる。例えば、第１領域Ｒ_ＨＵ１は、コンタクト電極ＣＣ１１～ＣＣ１４，ＣＣ２１～ＣＣ２４，・・・を含む領域であり、第２領域Ｒ_ＨＵ２は、コンタクト電極ＣＣ１５～ＣＣ１８，ＣＣ２５～ＣＣ２８，・・・を含む領域である。

【0112】

また、複数の単位領域に含まれるコンタクト電極ＣＣの数をｍ（ｍは２以上の整数）とする。そして、複数のコンタクト電極ＣＣのうち、Ｚ方向の長さが１番目～ｍ番目に大きいｍ個のコンタクト電極ＣＣのＺ方向の長さの平均値を「第３の長さ」とする。また、複数のコンタクト電極ＣＣのうち、Ｚ方向の長さが１番目～ｍ番目に小さいｍ個のコンタクト電極ＣＣのＺ方向の長さの平均値を「第４の長さ」とする。

【0113】

例えば、図５１の例では、複数の単位領域に含まれるコンタクト電極ＣＣの数ｍが「６」である。そして、Ｚ方向の長さが１番目～６番目に大きい６個のコンタクト電極（例えば、コンタクト電極ＣＣ３８（２３），ＣＣ２８（２２），ＣＣ１８（２１），ＣＣ３６（２０），ＣＣ２６（１９），ＣＣ１６（１８））のＺ方向の長さの平均値は、「２０．５」である。従って、「第３の長さ」は、「２０．５」となる。また、Ｚ方向の長さが１番目～６番目に小さい６個のコンタクト電極（例えば、コンタクト電極ＣＣ１１（０），ＣＣ２１（１），ＣＣ３１（２），ＣＣ１３（３），ＣＣ２３（４），ＣＣ３３（５））のＺ方向の長さの平均値は、「２．５」である。従って、「第４の長さ」は、「２．５」となる。

【0114】

上述した様に、６つのコンタクト電極ＣＣの深さのレベルｎの平均値の最小値は、単位領域Ｓ１１の「７」であり、６つのコンタクト電極ＣＣの深さのレベルｎの平均値の最大値は、単位領域Ｓ１４の「１６」である。従って、各単位領域Ｓ１１～Ｓ１４内における６個のコンタクト電極ＣＣのＺ方向の長さの各平均値は、「第３の長さ」よりも小さく、「第４の長さ」よりも大きい。

【0115】

［製造方法］
次に、図５２～図５４を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図５２～図５４は、第２実施形態に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。

【0116】

第２実施形態に係る半導体記憶装置の製造方法は、第１実施形態に係る半導体記憶装置の製造方法と略同様である。

【0117】

ただし、第２実施形態に係る半導体記憶装置の製造方法では、図９に対応する工程において、２４層の犠牲層１１１を形成する。また、

【0118】

また、第１実施形態に係る半導体記憶装置の製造方法では、コンタクトホールＣＨに対する１層、２層、４層の加工（２のべき乗層の加工）を組み合わせて、第１層～第８層の犠牲層１１１（０）～１１１（７）に達するコンタクトホールＣＨ（０）～ＣＨ（７）を形成していた。これに対して、第２実施形態に係る半導体記憶装置の製造方法では、コンタクトホールＣＨに対する１層、２層、３層、６層、１２層の加工を組み合わせて、第１層～第２４層の犠牲層１１１（０）～１１１（２３）に達するコンタクトホールＣＨ（０）～ＣＨ（２３）を形成する。

【0119】

尚、図５２～図５４には、６層の加工の実行後、これに対応するレジスト１５１を除去し、再度レジスト１５１を塗布した時の様子を示している。

【0120】

［比較例］
［構成］
次に、図５５及び図５６を参照して、比較例に係る半導体記憶装置の構成について説明する。図５５は、比較例に係る半導体記憶装置の模式的な平面図である。図５６は、図５５で示したフックアップ領域の模式的な拡大図である。

【0121】

メモリブロックＢＬＫのフックアップ領域Ｒ_ＨＵは、例えば図５５に示す様に、導電層１１０の一部と、Ｘ方向及びＹ方向のマトリクス状に並ぶ複数のコンタクト電極ＣＣと、を備える。

【0122】

尚、フックアップ領域Ｒ_ＨＵに配置される複数のコンタクト電極ＣＣのうち、図５５及び図５６に示す複数のコンタクト電極ＣＣについて、＋Ｙ方向から－Ｙ方向に数えてａ（ａは１以上の整数）番目、－Ｘ方向から＋Ｘ方向に数えてｂ（ｂは１以上の整数）番目のコンタクト電極ＣＣを、コンタクト電極ＣＣａｂと呼ぶ場合がある。

【0123】

Ｘ方向に並ぶ８つのコンタクト電極ＣＣの列をコンタクト電極列ＣＣＧ２´と呼ぶ場合がある。図５５に示す様に、フックアップ領域Ｒ_ＨＵのブロック間絶縁層ＳＴの間には、３つのコンタクト電極列ＣＣＧ２´（０），ＣＣＧ２´（１），ＣＣＧ２´（２）がＹ方向に並んでいる。

【0124】

図５５及び図５６に示す様に、コンタクト電極列ＣＣＧ２´（０）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（０），ＣＣ１２（３），ＣＣ１３（６），ＣＣ１４（９），ＣＣ１５（１２），ＣＣ１６（１５），ＣＣ１７（１８），ＣＣ１８（２１）を備えている。

【0125】

また、コンタクト電極列ＣＣＧ２´（１）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（１），ＣＣ２２（４），ＣＣ２３（７），ＣＣ２４（１０），ＣＣ２５（１３），ＣＣ２６（１６），ＣＣ２７（１９），ＣＣ２８（２２）を備えている。

【0126】

また、コンタクト電極列ＣＣＧ２´（２）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ３１（２），ＣＣ３２（５），ＣＣ３３（８），ＣＣ３４（１１），ＣＣ３５（１４），ＣＣ３６（１７），ＣＣ３７（２０），ＣＣ３８（２３）を備えている。

【0127】

図５６の例では、３行２列（Ｙ方向に３つ、Ｘ方向に２つ）の６つのコンタクト電極ＣＣを含む一定面積の領域を単位領域としている。フックアップ領域Ｒ_ＨＵは、複数の単位領域に仮想的に分けられる。

【0128】

図５６において、単位領域Ｓ１１は、６つのコンタクト電極ＣＣ１１（０），ＣＣ１２（３），ＣＣ２１（１），ＣＣ２２（４），ＣＣ３１（２），ＣＣ３２（５）を含む領域である。単位領域Ｓ１２は、６つのコンタクト電極ＣＣ１３（６），ＣＣ１４（９），ＣＣ２３（７），ＣＣ２４（１０），ＣＣ３３（８），ＣＣ３４（１１）を含む領域である。単位領域Ｓ１３は、６つのコンタクト電極ＣＣ１５（１２），ＣＣ１６（１５），ＣＣ２５（１３），ＣＣ２６（１６），ＣＣ３５（１４），ＣＣ３６（１７）を含む領域である。単位領域Ｓ１４は、６つのコンタクト電極ＣＣ１７（１８），ＣＣ１８（２１），ＣＣ２７（１９），ＣＣ２８（２２），ＣＣ３７（２０），ＣＣ３８（２３）を含む領域である。

【0129】

単位領域Ｓ１１内に配置された６つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「２．５」（＝１５／６）である。単位領域Ｓ１２内に配置された６つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「８．５」（＝５１／６）である。単位領域Ｓ１３内に配置された６つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「１４．５」（＝８７／６）である。単位領域Ｓ１４内に配置された６つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「２０．５」（＝１２３／６）である。

【0130】

６つのコンタクト電極ＣＣの深さのレベルｎの平均値の最小値は、単位領域Ｓ１１の「２．５」であり、６つのコンタクト電極ＣＣの深さのレベルｎの平均値の最大値は、単位領域Ｓ１４の「２０．５」である。

【0131】

尚、図５６に示す様に、コンタクト電極ＣＣ４１（０），ＣＣ４２（３），ＣＣ４３（６），ＣＣ４４（９），ＣＣ４５（１２），ＣＣ４６（１５），ＣＣ４７（１８），ＣＣ４８（２１）を備えるコンタクト電極列ＣＣＧ２´（０）は、コンタクト電極ＣＣ１１（０），ＣＣ１２（３），ＣＣ１３（６），ＣＣ１４（９），ＣＣ１５（１２），ＣＣ１６（１５），ＣＣ１７（１８），ＣＣ１８（２１）を備えるコンタクト電極列ＣＣＧ２´（０）と同じ配列のコンタクト電極列である。

【0132】

尚、比較例に係る半導体記憶装置においては、例えば図５６に示す様に、複数の単位領域に含まれるコンタクト電極ＣＣの数ｍが「６」である。また、第２実施形態で説明した様な「第３の長さ」は「２０．５」であり、「第４の長さ」は「２．５」である。

【0133】

上述した様に、６つのコンタクト電極ＣＣの深さのレベルｎの平均値の最小値は、単位領域Ｓ１１の「２．５」であり、６つのコンタクト電極ＣＣの深さのレベルｎの平均値の最大値は、単位領域Ｓ１４の「２０．５」である。従って、単位領域Ｓ１４内における６つのコンタクト電極ＣＣのＺ方向の長さの平均値は、「第３の長さ」と同じであり、単位領域Ｓ１１内における６つのコンタクト電極ＣＣのＺ方向の長さの平均値は、「第４の長さ」と同じである。この様に、各単位領域Ｓ１１～Ｓ１４内における６個のコンタクト電極ＣＣのＺ方向の長さの各平均値は、「第３の長さ」よりも小さいわけではない。また、各単位領域Ｓ１１～Ｓ１４内における６個のコンタクト電極ＣＣのＺ方向の長さの各平均値は、「第４の長さ」よりも大きいわけではない。

【0134】

［製造方法］
次に、図５７～図５９を参照して、比較例に係る半導体記憶装置の製造方法について説明する。図５７～図５９は、比較例に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。

【0135】

比較例に係る半導体記憶装置の製造に際しては、第２実施形態で説明した工程と同様の工程を実行する。

【0136】

図５７～図５９に示す構造は、それぞれ、図５２～図５４を参照して説明した構造と対応する。図５２～図５４に例示したレジスト１５１は、フックアップ領域Ｒ_ＨＵにおいて、一定の膜厚（Ｚ方向の厚み）を有し、平坦な上面を有する。

【0137】

一方、図５７～図５９に例示するレジスト１５１は、フックアップ領域Ｒ_ＨＵにおいて、膜厚（Ｚ方向の厚み）にバラツキがあり、上面には段差ｄ３が生じている。

【0138】

具体的には、例えば図５７～図５９に示す構造では、メモリホール領域Ｒ_ＭＨにおけるレジスト１５１の膜厚はｄ１である。レジスト１５１の膜厚は、メモリホール領域Ｒ_ＭＨから遠ざかるにつれて徐々に薄くなる。コンタクトホールＣＨ１４（９）の上方のレジスト１５１の膜厚はｄ２である。レジスト１５１の膜厚は、コンタクトホールＣＨ１４（９）の上方からコンタクトホールＣＨ１５（０）の上方に向けて急激に厚くなる。そして、レジスト１５１の膜厚は、再び、メモリホール領域Ｒ_ＭＨから遠ざかるにつれて徐々に薄くなる。上記のようなレジスト１５１の膜厚の差として段差ｄ３が生じる。

【0139】

比較例に係る半導体記憶装置においては、６つのコンタクト電極ＣＣの深さのレベルｎの平均値の最小値が、単位領域Ｓ１１の「２．５」であり、６つのコンタクト電極ＣＣの深さのレベルｎの平均値の最大値が、単位領域Ｓ１４の「２０．５」である。この様に、単位領域当たりのコンタクトホールＣＨの深さに偏りが生じている。この場合、レジスト１５１が塗布される際に、ホールの深さの深いコンタクトホールＣＨは、ホールの深さの浅いコンタクトホールＣＨよりも、レジスト１５１の吸込量が大きい。その結果、ホールの深さの深いコンタクトホールＣＨの上方のレジスト１５１の膜厚は、ホールの浅いの深いコンタクトホールＣＨの上方のレジスト１５１の膜厚よりも薄くなる。

【0140】

この様に、コンタクトホールＣＨの深さの偏りによって、レジスト１５１の膜厚にバラツキが生じるので、レジスト１５１の膜厚の厚い個所と薄い個所とで、露光装置の最適なフォーカスがずれてしまう。従って、露光装置のフォーカスずれに対するリソグラフィのプロセスマージンが低下する。その結果、コンタクトホールＣＨが未開口となったり、コンタクトホールＣＨの寸法の均一性が低下するおそれがある。また、ホールの深さの深いコンタクトホールＣＨの個所において、レジスト１５１の膜厚が不足する可能性がある。

【0141】

これに対して、第２実施形態に係る半導体記憶装置においては、６つのコンタクト電極ＣＣの深さのレベルｎの平均値の最小値が、単位領域Ｓ１１の「７」であり、６つのコンタクト電極ＣＣの深さのレベルｎの平均値の最大値が、単位領域Ｓ１４の「１６」である。この様に、第２実施形態に係る半導体記憶装置は、比較例に係る半導体記憶装置と比較して、単位領域当たりのコンタクトホールＣＨの深さの偏りが小さい。その結果、第２実施形態に係る半導体記憶装置は、比較例に係る半導体記憶装置よりも、レジスト１５１の膜厚のバラツキが小さくなる。

【0142】

従って、リソグラフィのプロセスマージンを確保することができる。その結果、未開口のコンタクトホールＣＨが発生したり、コンタクトホールＣＨの寸法の均一性が低下することを防止することができる。また、レジスト１５１の膜厚が不足することを防止することができ。

【0143】

［第３実施形態］
次に、図６０を参照して、第３実施形態に係る半導体記憶装置について説明する。図６０は、第３実施形態に係る半導体記憶装置のフックアップ領域の模式的な拡大図である。

【0144】

第３実施形態に係る半導体記憶装置においては、図６０に示す様に、ブロック間絶縁層ＳＴの間に、８つのコンタクト電極ＣＣを備えるコンタクト電極列ＣＣＧ３が３列設けられている。また、第３実施形態に係る半導体記憶装置においては、導電層１１０及び絶縁層１０１が２４層形成されている。

【0145】

Ｘ方向に並ぶ８つのコンタクト電極ＣＣの列をコンタクト電極列ＣＣＧ３と呼ぶ場合がある。また、コンタクト電極列ＣＣＧ３に対応する領域を、それぞれ、コンタクト電極領域と呼ぶ場合がある。図６０に示す様に、フックアップ領域Ｒ_ＨＵのブロック間絶縁層ＳＴの間には、３つのコンタクト電極列ＣＣＧ３（０），ＣＣＧ３（１），ＣＣＧ３（２）がＹ方向に並んでいる。

【0146】

図６０に示す様に、コンタクト電極列ＣＣＧ３（０）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（０），ＣＣ１２（１），ＣＣ１３（２），ＣＣ１４（３），ＣＣ１５（４），ＣＣ１６（５），ＣＣ１７（６），ＣＣ１８（７）を備えている。

【0147】

コンタクト電極列ＣＣＧ３（１）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（８），ＣＣ２２（９），ＣＣ２３（１０），ＣＣ２４（１１），ＣＣ２５（１２），ＣＣ２６（１３），ＣＣ２７（１４），ＣＣ２８（１５）を備えている。

【0148】

コンタクト電極列ＣＣＧ３（２）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ３１（１６），ＣＣ３２（１７），ＣＣ３３（１８），ＣＣ３４（１９），ＣＣ３５（２０），ＣＣ３６（２１），ＣＣ３７（２２），ＣＣ３８（２３）を備えている。

【0149】

図６０の例では、Ｙ方向に並ぶ３つのコンタクト電極ＣＣを含む一定面積の領域を単位領域としている。フックアップ領域Ｒ_ＨＵは、複数の単位領域に仮想的に分けられる。

【0150】

図６０において、単位領域Ｔ１１は、３つのコンタクト電極ＣＣ１１（０），ＣＣ２１（８），ＣＣ３１（１６）を含む領域である。単位領域Ｔ１２は、３つのコンタクト電極ＣＣ１２（１），ＣＣ２２（９），ＣＣ３２（１７）を含む領域である。単位領域Ｔ１３は、３つのコンタクト電極ＣＣ１３（２），ＣＣ２３（１０），ＣＣ３３（１８）を含む領域である。単位領域Ｔ１４は、３つのコンタクト電極ＣＣ１４（３），ＣＣ２４（１１），ＣＣ３４（１９）を含む領域である。単位領域Ｔ１５は、３つのコンタクト電極ＣＣ１５（４），ＣＣ２５（１２），ＣＣ３５（２０）を含む領域である。単位領域Ｔ１６は、３つのコンタクト電極ＣＣ１６（５），ＣＣ２６（１３），ＣＣ３６（２１）を含む領域である。単位領域Ｔ１７は、３つのコンタクト電極ＣＣ１７（６），ＣＣ２７（１４），ＣＣ３７（２２）を含む領域である。単位領域Ｔ１８は、３つのコンタクト電極ＣＣ１８（７），ＣＣ２８（１５），ＣＣ３８（２３）を含む領域である。

【0151】

単位領域Ｔ１１内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「８」（＝２４／３）である。単位領域Ｔ１２内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「９」（＝２７／３）である。単位領域Ｔ１３内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「１０」（＝３０／３）である。単位領域Ｓ１４内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「１１」（＝３３／３）である。

【0152】

単位領域Ｔ１５内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「１２」（＝３６／３）である。単位領域Ｔ１６内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「１３」（＝３９／３）である。単位領域Ｔ１７内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「１４」（＝４２／３）である。単位領域Ｓ１８内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「１５」（＝４５／３）である。

【0153】

３つのコンタクト電極ＣＣの深さのレベルｎの平均値の最小値は、単位領域Ｔ１１の「８」であり、３つのコンタクト電極ＣＣの深さのレベルｎの平均値の最大値は、単位領域Ｔ１８の「１５」である。

【0154】

この様に、各単位領域Ｔ１１～Ｔ１８には、ホールの深さの浅いコンタクト電極ＣＣと、ホールの深さの深いコンタクト電極ＣＣとが配置されている。従って、コンタクト電極ＣＣの深さのレベルｎの平均値の最小値と、コンタクト電極ＣＣの深さのレベルｎの平均値の最大値との差が小さくなっている。よって、リソグラフィのプロセスマージンを確保することができる。その結果、未開口のコンタクトホールＣＨが発生したり、コンタクトホールＣＨの寸法の均一性が低下することを防止することができる。また、レジスト１５１の膜厚が不足することを防止することができ、所望のパターンをレジスト１５１に形成することができる。

【0155】

［第４実施形態］
次に、図６１を参照して、第４実施形態に係る半導体記憶装置について説明する。図６１は、第４実施形態に係る半導体記憶装置のフックアップ領域の模式的な拡大図である。

【0156】

第４実施形態に係る半導体記憶装置においては、図６１に示す様に、ブロック間絶縁層ＳＴの間に、８つのコンタクト電極ＣＣを備えるコンタクト電極列ＣＣＧ４が３列設けられている。また、第４実施形態に係る半導体記憶装置においては、導電層１１０及び絶縁層１０１が２４層形成されている。

【0157】

Ｘ方向に並ぶ８つのコンタクト電極ＣＣの列をコンタクト電極列ＣＣＧ４と呼ぶ場合がある。また、コンタクト電極列ＣＣＧ４に対応する領域を、それぞれ、コンタクト電極領域と呼ぶ場合がある。図６１に示す様に、フックアップ領域Ｒ_ＨＵのブロック間絶縁層ＳＴの間には、３つのコンタクト電極列ＣＣＧ４（０），ＣＣＧ４（１），ＣＣＧ４（２）がＹ方向に並んでいる。

【0158】

図６１に示す様に、コンタクト電極列ＣＣＧ４（０）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（０），ＣＣ１２（１），ＣＣ１３（２），ＣＣ１４（３），ＣＣ１５（４），ＣＣ１６（５），ＣＣ１７（６），ＣＣ１８（７）を備えている。

【0159】

コンタクト電極列ＣＣＧ４（１）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（１５），ＣＣ２２（１４），ＣＣ２３（１３），ＣＣ２４（１２），ＣＣ２５（１１），ＣＣ２６（１０），ＣＣ２７（９），ＣＣ２８（８）を備えている。

【0160】

コンタクト電極列ＣＣＧ４（２）は、メモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ３１（１６），ＣＣ３２（１７），ＣＣ３３（１８），ＣＣ３４（１９），ＣＣ３５（２０），ＣＣ３６（２１），ＣＣ３７（２２），ＣＣ３８（２３）を備えている。

【0161】

図６１の例では、Ｙ方向に並ぶ３つのコンタクト電極ＣＣを含む一定面積の領域を単位領域としている。フックアップ領域Ｒ_ＨＵは、複数の単位領域に仮想的に分けられる。

【0162】

図６１において、単位領域Ｕ１１は、３つのコンタクト電極ＣＣ１１（０），ＣＣ２１（１５），ＣＣ３１（１６）を含む領域である。単位領域Ｕ１２は、３つのコンタクト電極ＣＣ１２（１），ＣＣ２２（１４），ＣＣ３２（１７）を含む領域である。単位領域Ｕ１３は、３つのコンタクト電極ＣＣ１３（２），ＣＣ２３（１３），ＣＣ３３（１８）を含む領域である。単位領域Ｕ１４は、３つのコンタクト電極ＣＣ１４（３），ＣＣ２４（１２），ＣＣ３４（１９）を含む領域である。単位領域Ｕ１５は、３つのコンタクト電極ＣＣ１５（４），ＣＣ２５（１１），ＣＣ３５（２０）を含む領域である。単位領域Ｕ１６は、３つのコンタクト電極ＣＣ１６（５），ＣＣ２６（１０），ＣＣ３６（２１）を含む領域である。単位領域Ｕ１７は、３つのコンタクト電極ＣＣ１７（６），ＣＣ２７（９），ＣＣ３７（２２）を含む領域である。単位領域Ｕ１８は、３つのコンタクト電極ＣＣ１８（７），ＣＣ２８（８），ＣＣ３８（２３）を含む領域である。

【0163】

単位領域Ｕ１１内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、約「１０．３３」（＝３１／３）である。単位領域Ｕ１２内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、約「１０．６７」（＝３２／３）である。単位領域Ｕ１３内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「１１」（＝３３／３）である。単位領域Ｕ１４内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、約「１１．３３」（＝３４／３）である。

【0164】

単位領域Ｕ１５内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、約「１１．６７」（＝３５／３）である。単位領域Ｕ１６内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「１２」（＝３６／３）である。単位領域Ｕ１７内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、約「１２．３３」（＝３７／３）である。単位領域Ｕ１８内に配置された３つのコンタクト電極ＣＣの深さのレベルｎの平均値は、約「１２．６７」（＝３８／３）である。

【0165】

３つのコンタクト電極ＣＣの深さのレベルｎの平均値の最小値は、単位領域Ｕ１１の約「１０．３３」であり、３つのコンタクト電極ＣＣの深さのレベルｎの平均値の最大値は、単位領域Ｕ１８の約「１２．６７」である。

【0166】

この様に、各単位領域Ｕ１１～Ｕ１８には、ホールの深さの浅いコンタクト電極ＣＣと、ホールの深さの深いコンタクト電極ＣＣとが配置されている。従って、第４実施形態に係る半導体記憶装置では、第３実施形態に係る半導体記憶装置よりも、コンタクト電極ＣＣの深さのレベルｎの平均値の最小値と、コンタクト電極ＣＣの深さのレベルｎの平均値の最大値との差異が小さくなっている。よって、リソグラフィのプロセスマージンを確保することができる。その結果、未開口のコンタクトホールＣＨが発生したり、コンタクトホールＣＨの寸法の均一性が低下することを防止することができる。また、レジスト１５１の膜厚が不足することを防止することができる。

【0167】

［その他の実施形態］
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、第１実施形態～第４実施形態に係る半導体記憶装置の構成及び製造方法はあくまでも例示に過ぎず、具体的な構成及び製造方法は適宜調整可能である。

【0168】

例えば、メモリブロックＢＬＫのフックアップ領域Ｒ_ＨＵにおいて、全体として、各単位領域当たりのコンタクトホールＣＨ（コンタクト電極ＣＣ）の深さのレベルの平均値の差が小さくなれば良い。

【0169】

例えば、第１実施形態においては、深さの深いコンタクトホールＣＨ（コンタクト電極ＣＣ）と深さの浅いコンタクトホールＣＨ（コンタクト電極ＣＣ）とがＹ方向に並んでいた。しかしながら、深さの深いコンタクトホールＣＨ（コンタクト電極ＣＣ）と深さの浅いコンタクトホールＣＨ（コンタクト電極ＣＣ）とがＸ方向に交互に並んでいても良い。

【0170】

また、例えば、第１実施形態～第４実施形態では、コンタクトホールＣＨ（複数のコンタクト電極ＣＣ）が、フックアップ領域Ｒ_ＨＵにおいてＸ方向及びＹ方向のマトリクス状に並べられていた。しかしながら、複数のコンタクトホールＣＨ（コンタクト電極ＣＣ）は、三角形や方形などの図形で構成される様々な幾何学的なパターンの配列であってもよい。

【0171】

また、例えば、第１実施形態においては、Ｙ方向に隣り合う２つのブロック間絶縁層ＳＴの間に、１つのコンタクトホール列ＣＨＧ（コンタクト電極列ＣＣＧ）が設けられ、第２実施形態～第４実施形態においては、Ｙ方向に隣り合う２つのブロック間絶縁層ＳＴの間に、３つのコンタクトホール列ＣＨＧ（コンタクト電極列ＣＣＧ）が設けられていた。しかしながら、Ｙ方向に隣り合う２つのブロック間絶縁層ＳＴの間に設けられるコンタクトホール列ＣＨＧ（コンタクト電極列ＣＣＧ）の数は「１」や「３」に限られず、「２」や「４以上」であっても良い。

【0172】

また、例えば、第１実施形態～第４実施形態においては、コンタクトホール列ＣＨＧ（コンタクト電極列ＣＣＧ）が８つのコンタクトホールＣＨ（コンタクト電極ＣＣ）を含んでいた。しかしながら、コンタクトホール列ＣＨＧ（コンタクト電極列ＣＣＧ）に含まれるコンタクトホールＣＨ（コンタクト電極ＣＣ）の数は「８」に限られず、それ以外の数でも良い。

【0173】

また、例えば、第１実施形態においては、導電層１１０の層数が「８」で、第２実施形態～第４実施形態においては、導電層１１０の層数が「２４」であった。しかしながら、導電層１１０の層数は「８」や「２４」に限られず、それ以外の数でも良い。

【0174】

なお、レジスト１５１を塗布する際に、コンタクトホールＣＨの深さが浅い時よりも、コンタクトホールＣＨの深さが深い時の方が塗布するレジスト１５１の量を多くしても良い。コンタクトホールＣＨのレジスト１５１の吸込量が多くなるためである。

【0175】

また、第１実施形態では、単位領域Ｒ１１～Ｒ１８，Ｒ２１～２８が、２つのコンタクト電極ＣＣを含む領域であり、第２実施形態では、単位領域Ｓ１１～Ｓ１４が、６つのコンタクト電極ＣＣを含む領域であり、第3実施形態及び第４実施形態では、単位領域Ｔ１１～Ｔ１８，Ｕ１１～Ｕ１８が、３つのコンタクト電極ＣＣを含む領域であった。単位領域をどのように設定するかは任意であるが、少なくとも、単位領域が含むコンタクト電極の数（一定数）は、導電層の層数よりも小さい数である。一般的には、単位領域が含むコンタクト電極の数が少なく（つまり、単位領域の面積が小さく）、また、単位領域内のコンタクト電極の深さのレベルの平均値の差が小さいほど、レジスト１５１の膜厚が均一になりやすくなる。

【0176】

また、例えば、第１実施形態～第４実施形態においては、半導体層１２０のＺ方向における一端が、半導体層１１２に接続されていた。しかしながら、半導体層１２０のＺ方向における一端は、半導体基板１００に接続されていても良い。また、例えば、第１実施形態～第４実施形態においては、コンタクト電極ＣＣが、導電層１１０の上面に接続されていた。しかしながら、コンタクト電極ＣＣは、導電層１１０の下面に接続されていても良い。

【0177】

また、例えば、図１０及び図１１を参照して説明した様に、第１実施形態～第４実施形態に係る製造方法においては、ハードマスク１０５が使用されていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、いずれかの実施形態に係る半導体記憶装置を、ハードマスク１０５を使用せずに製造することも可能である。

【0178】

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0179】

１００…半導体基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、ＣＣ…コンタクト電極、ＣＣＧ…コンタクト電極列、ＣＨ…コンタクトホール、ＣＨＣ…コンタクトホール列、ＳＴ…ブロック間絶縁層、Ｒ_ＨＵ…フックアップ領域、Ｒ_ＨＵ１…第１領域、Ｒ_ＨＵ２…第２領域、Ｒ１１～Ｒ１８，Ｒ２１～Ｒ２８，Ｓ１１～Ｓ１４，Ｔ１１～Ｔ１８，Ｕ１１～Ｕ１８…単位領域。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【図61】