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特許7604377符号化装置、符号化方法、復号装置、復号方法、およびプログラム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-13
(45)【発行日】2024-12-23
(54)【発明の名称】符号化装置、符号化方法、復号装置、復号方法、およびプログラム
(51)【国際特許分類】
H04L 25/49 20060101AFI20241216BHJP
H03M 7/14 20060101ALI20241216BHJP
H03M 13/21 20060101ALI20241216BHJP
H04L 1/00 20060101ALI20241216BHJP
【ＦＩ】
H04L25/49 A
H03M7/14 B
H03M13/21
H04L1/00 B
【請求項の数】
20
(21)【出願番号】P 2021542581
(86)(22)【出願日】2020-06-30
(86)【国際出願番号】 JP2020025631
(87)【国際公開番号】W WO2021039099
(87)【国際公開日】2021-03-04
【審査請求日】2023-05-12
(31)【優先権主張番号】P 2019157637
(32)【優先日】2019-08-30
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100121131
【弁理士】
【氏名又は名称】西川 孝
(74)【代理人】
【氏名又は名称】稲本 義雄
(74)【代理人】
【識別番号】100168686
【弁理士】
【氏名又は名称】三浦 勇介
(72)【発明者】
【氏名】杉岡 達也
(72)【発明者】
【氏名】百代 俊久
(72)【発明者】
【氏名】鵜沼 雅幸
(72)【発明者】
【氏名】岡澤 大介
(72)【発明者】
【氏名】木村 在利
(72)【発明者】
【氏名】城下 寛司
【審査官】阿部 弘
(56)【参考文献】
【文献】特表平１１－５００８８７（ＪＰ，Ａ）
【文献】特開平１１－１７７４３０（ＪＰ，Ａ）
【文献】特開２０１１－２４４２１２（ＪＰ，Ａ）
【文献】特開平０３－２４５６２９（ＪＰ，Ａ）
【文献】米国特許第０７７８２８０５（ＵＳ，Ｂ１）
【文献】欧州特許出願公開第００９７７４１１（ＥＰ，Ａ１）
【文献】欧州特許出願公開第０１３５１４６２（ＥＰ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｌ ２５／４９
Ｈ０３Ｍ ７／１４
Ｈ０３Ｍ １３／２１
Ｈ０４Ｌ １／００
(57)【特許請求の範囲】
【請求項1】
入力されたデータをＮビットまたはＭビットに分割し、前記Ｎビットまたは前記Ｍビットのデータ列の第１のランニングディスパリティを算出する算出部と、前記算出部で算出された前記第１のランニングディスパリティと前記第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティを加算した値の第１の絶対値と、前記第１のランニングディスパリティの反転した値と前記第２のランニングディスパリティを加算した値の第２の絶対値とを比較し、前記第２の絶対値の方が、前記第１の絶対値よりも小さい場合、前記データ列を反転すると判定する判定部と、
前記判定部による判定結果に基づき、前記データ列を反転または非反転し、前記判定部による判定結果を表すフラグを付加して出力する付加部と
を備え、
前記判定部は、前記データ列が、予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードである場合、反転しないと判定し、
前記付加部は、前記制御コードに割り当てられているフラグを付加する
符号化装置。
【請求項2】
前記Ｎと前記Ｍは、奇数である請求項１に記載の符号化装置。
【請求項3】
入力される所定のビット数の制御コードを、前記Ｎビットまたは前記Ｍビットの制御コードに変換する請求項１に記載の符号化装置。
【請求項4】
前記Ｎビットは、前記所定のビット数よりも小さいビット数であり、前記Ｍビットは、前記所定のビット数よりも大きいビット数である請求項３に記載の符号化装置。
【請求項5】
前記所定のビット数は、３２ビットであり、前記Ｎビットは、３１ビットであり、前記Ｍビットは３３ビットである請求項３に記載の符号化装置。
【請求項6】
前記変換は、前記所定のビット数の制御コードと、変換後の制御コードが関連づけられた表が参照されて変換される請求項３に記載の符号化装置。
【請求項7】
前記Ｎビットまたは前記Ｍビットの前記制御コードと、前記制御コードに割り当てられているフラグを含むランニングディスパリティは、０である請求項１に記載の符号化装置。
【請求項8】
前記Ｎビットまたは前記Ｍビットの制御データは、前記所定のビット数の制御コードの前半部分のデータ列と、前記所定のビット数の制御コードの前半部分を反転したデータ列を含む請求項３に記載の符号化装置。
【請求項9】
前記前半部分のデータ列と、前記前半部分を反転したデータ列との間の２ビットのデータは、０と１である請求項８に記載の符号化装置。
【請求項10】
前記前半部分のデータ列の前のビットのデータは、０である請求項８に記載の符号化装置。
【請求項11】
前記Ｍビットの制御コードの先頭ビットとして、前記Ｍビットの前に前記Ｎビットに変換されたデータ列の最後のビットが設定され、前記Ｍビットの制御コードの最後のビットは、前記先頭ビットの値を反転した値が設定される
請求項８に記載の符号化装置。
【請求項12】
前記Ｎビットのデータ列と前記Ｍビットのデータ列をそれぞれ１ブロックとし、２ブロックを１処理単位としたとき、複数の処理単位の最後のブロックの前記フラグは、前記複数の処理単位の最後のブロック以外のブロックに付加された前記フラグの排他的論理和の計算結果に設定される請求項１に記載の符号化装置。
【請求項13】
前記最後のブロックは、反転しないデータ列として処理される請求項１２に記載の符号化装置。
【請求項14】
前記Ｎビットのデータ列と前記Ｍビットのデータ列をそれぞれ１ブロックとし、２ブロックを１処理単位としたとき、複数の処理単位の最後のブロックの後に、複数の処理単位に含まれる前記フラグをハミング（Humming）符号処理した結果を付加する請求項１に記載の符号化装置。
【請求項15】
前記制御コードは、Idle Code, Start Code, End Code, Pad Code, Sync Code, Deskew Code, Standby Codeのいずれかである
請求項１に記載の符号化装置。
【請求項16】
符号化装置が、入力されたデータをＮビットまたはＭビットに分割し、前記Ｎビットまたは前記Ｍビットのデータ列の第１のランニングディスパリティを算出し、
算出された前記第１のランニングディスパリティと、前記第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティを加算した値の第１の絶対値と、前記第１のランニングディスパリティの反転した値と前記第２のランニングディスパリティを加算した値の第２の絶対値とを比較し、前記第２の絶対値の方が、前記第１の絶対値よりも小さい場合、前記データ列を反転すると判定し、
判定結果に基づき、前記データ列を反転または非反転し、前記判定結果を表すフラグを付加して出力し、
前記判定は、前記データ列が予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードである場合、反転しないと判定し、
前記制御コードに割り当てられているフラグを付加する
符号化方法。
【請求項17】
符号化装置を制御するコンピュータに、入力されたデータをＮビットまたはＭビットに分割し、前記Ｎビットまたは前記Ｍビットのデータ列の第１のランニングディスパリティを算出し、
算出された前記第１のランニングディスパリティと、前記第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティを加算した値の第１の絶対値と、前記第１のランニングディスパリティの反転した値と前記第２のランニングディスパリティを加算した値の第２の絶対値とを比較し、前記第２の絶対値の方が、前記第１の絶対値よりも小さい場合、前記データ列を反転すると判定し、
判定結果に基づき、前記データ列を反転または非反転し、前記判定結果を表すフラグを付加して出力し、
前記判定は、前記データ列が予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードである場合、反転しないと判定し、
前記制御コードに割り当てられているフラグを付加する
ステップを含む処理を実行させるためのプログラム。
【請求項18】
入力されるＮビットまたはＭビットのデータ列に付加されているフラグを参照し、前記データ列が、予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードであるか否かを判定する第１の判定部と、前記第１の判定部により、前記データ列は前記制御コードではないと判定された場合、前記データ列は、反転されているか否かを判定する第２の判定部と、
前記第１の判定部により、前記データ列は、前記制御コードであると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、前記第２の判定部により、前記データ列は、反転されていないと判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、前記第２の判定部により、前記データ列は、反転されていると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転して出力する出力部と
を備える復号装置。
【請求項19】
復号装置が、入力されるＮビットまたはＭビットのデータ列に付加されているフラグを参照し、前記データ列が、予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードであるか否かを判定し、
前記データ列は前記制御コードではないと判定された場合、前記データ列は、反転されているか否かを判定し、
前記データ列は、前記制御コードであると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、
前記データ列は、前記制御コードではなく、反転されていないと判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、
前記データ列は、前記制御コードではなく、反転されていると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転して出力する
復号方法。
【請求項20】
復号装置を制御するコンピュータが、入力されるＮビットまたはＭビットのデータ列に付加されているフラグを参照し、前記データ列が、予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードであるか否かを判定し、
前記データ列は前記制御コードではないと判定された場合、前記データ列は、反転されているか否かを判定し、
前記データ列は、前記制御コードであると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、
前記データ列は、前記制御コードではなく、反転されていないと判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、
前記データ列は、前記制御コードではなく、反転されていると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転して出力する
ステップを含む処理を実行するためのプログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は符号化装置、符号化方法、復号装置、復号方法、およびプログラムに関し、例えば、ＤＣフリーな符号化、復号を行えるようにした符号化装置、符号化方法、復号装置、復号方法、およびプログラムに関する。
【背景技術】
【0002】
イメージセンサの高画質化、高フレームレート化に伴い、イメージセンサと、イメージセンサにより撮像された画像を処理するDSP(Digital Signal Processor)との間のインタフェースに求められるデータの伝送容量が高まってきている。
【0003】
イメージセンサ－DSP間などのチップ間のデータ伝送のインタフェースの規格として、MIPI(Mobile Industry Processor Interface)規格、SLVS-EC(Scalable Low Voltage Signaling-Embedded Clock)規格がある。
【0004】
特許文献１には、画像データを格納するパケットを複数レーンに分配し、複数レーンを介して、イメージセンサからDSPにデータを伝送する伝送方式が記載されている。この伝送方式においては、１フレームの各ラインを構成する画像データがイメージセンサにおいて各パケットに格納され、DSPに伝送される。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１２－１２０１５９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
チップ間のデータ伝送においては、８ｂ／１０ｂ符号化方式、６４ｂ／６６ｂ符号化方式、６４ｂ／６７ｂ符号化方式などの符号化方式が用いられ、その符号化方式に対応する復号方式で復号が行われていた。８ｂ／１０ｂ符号化方式によると、伝送効率が低下してしまう可能性があった。また、６４ｂ／６６ｂ符号化方式ではＤＣフリーとならない可能性があった。６４ｂ／６７ｂ符号化方式によると、ランレングスが悪化し、受信側で正確な復号ができなくなる可能性があった。
【0007】
本技術は、このような状況に鑑みてなされたものであり、伝送効率が悪化することなく、ランニングディスパリティとランレングスを制御した符号化や復号を行えるようにするものである。
【課題を解決するための手段】
【0008】
本技術の一側面の符号化装置は、入力されたデータをＮビットまたはＭビットに分割し、前記Ｎビットまたは前記Ｍビットのデータ列の第１のランニングディスパリティを算出する算出部と、前記算出部で算出された前記第１のランニングディスパリティと前記第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティを加算した値の第１の絶対値と、前記第１のランニングディスパリティの反転した値と前記第２のランニングディスパリティを加算した値の第２の絶対値とを比較し、前記第２の絶対値の方が、前記第１の絶対値よりも小さい場合、前記データ列を反転すると判定する判定部と、前記判定部による判定結果に基づき、前記データ列を反転または非反転し、前記判定部による判定結果を表すフラグを付加して出力する付加部とを備え、前記判定部は、前記データ列が、予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードである場合、反転しないと判定し、前記付加部は、前記制御コードに割り当てられているフラグを付加する符号化装置である。
【0009】
本技術の一側面の符号化方法は、符号化装置が、入力されたデータをＮビットまたはＭビットに分割し、前記Ｎビットまたは前記Ｍビットのデータ列の第１のランニングディスパリティを算出し、算出された前記第１のランニングディスパリティと、前記第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティを加算した値の第１の絶対値と、前記第１のランニングディスパリティの反転した値と前記第２のランニングディスパリティを加算した値の第２の絶対値とを比較し、前記第２の絶対値の方が、前記第１の絶対値よりも小さい場合、前記データ列を反転すると判定し、判定結果に基づき、前記データ列を反転または非反転し、前記判定結果を表すフラグを付加して出力し、前記判定は、前記データ列が予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードである場合、反転しないと判定し、前記制御コードに割り当てられているフラグを付加する符号化方法である。
【0010】
本技術の一側面の第１のプログラムは、符号化装置を制御するコンピュータに、入力されたデータをＮビットまたはＭビットに分割し、前記Ｎビットまたは前記Ｍビットのデータ列の第１のランニングディスパリティを算出し、算出された前記第１のランニングディスパリティと、前記第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティを加算した値の第１の絶対値と、前記第１のランニングディスパリティの反転した値と前記第２のランニングディスパリティを加算した値の第２の絶対値とを比較し、前記第２の絶対値の方が、前記第１の絶対値よりも小さい場合、前記データ列を反転すると判定し、判定結果に基づき、前記データ列を反転または非反転し、前記判定結果を表すフラグを付加して出力し、前記判定は、前記データ列が予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードである場合、反転しないと判定し、前記制御コードに割り当てられているフラグを付加するステップを含む処理を実行させるためのプログラムである。
【0011】
本技術の一側面の復号装置は、入力されるＮビットまたはＭビットのデータ列に付加されているフラグを参照し、前記データ列が、予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードであるか否かを判定する第１の判定部と、前記第１の判定部により、前記データ列は前記制御コードではないと判定された場合、前記データ列は、反転されているか否かを判定する第２の判定部と、前記第１の判定部により、前記データ列は、前記制御コードであると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、前記第２の判定部により、前記データ列は、反転されていないと判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、前記第２の判定部により、前記データ列は、反転されていると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転して出力する出力部とを備える復号装置である。
【0012】
本技術の一側面の復号方法は、復号装置が、入力されるＮビットまたはＭビットのデータ列に付加されているフラグを参照し、前記データ列が、予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードであるか否かを判定し、前記データ列は前記制御コードではないと判定された場合、前記データ列は、反転されているか否かを判定し、前記データ列は、前記制御コードであると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、前記データ列は、前記制御コードではなく、反転されていないと判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、前記データ列は、前記制御コードではなく、反転されていると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転して出力する復号方法である。
【0013】
本技術の一側面の第２のプログラムは、復号装置を制御するコンピュータが、入力されるＮビットまたはＭビットのデータ列に付加されているフラグを参照し、前記データ列が、予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードであるか否かを判定し、前記データ列は前記制御コードではないと判定された場合、前記データ列は、反転されているか否かを判定し、前記データ列は、前記制御コードであると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、前記データ列は、前記制御コードではなく、反転されていないと判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、前記データ列は、前記制御コードではなく、反転されていると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転して出力するステップを含む処理を実行するためのプログラムである。
【0014】
本技術の一側面の符号化装置、符号化方法、および第１のプログラムにおいては、入力されたデータがＮビットまたはＭビットに分割され、ＮビットまたはＭビットのデータ列の第１のランニングディスパリティが算出され、算出された第１のランニングディスパリティと、第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティが加算された値の第１の絶対値と、第１のランニングディスパリティの反転した値と第２のランニングディスパリティが加算された値の第２の絶対値とが比較され、第２の絶対値の方が、第１の絶対値よりも小さい場合、データ列を反転すると判定され、判定結果に基づき、データ列を反転または非反転し、判定結果を表すフラグが付加されて出力され、判定は、データ列が予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードである場合、反転しないと判定され、制御コードに割り当てられているフラグが付加される。
【0015】
本技術の一側面の復号装置、復号方法、および第２のプログラムにおいては、入力されるＮビットまたはＭビットのデータ列に付加されているフラグが参照され、データ列が、予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表される制御コードであるか否かが判定され、データ列が制御コードではないと判定された場合、データ列は、反転されているか否かが判定され、データ列は、制御コードであると判定された場合、入力されたＮビットまたはＭビットのデータ列が反転されずに出力され、データ列は、制御コードではなく、反転されていないと判定された場合、入力されたＮビットまたはＭビットのデータ列が反転されずに出力され、データ列は、制御コードではなく、反転されていると判定された場合、入力されたＮビットまたはＭビットのデータ列が反転されて出力される。
【0016】
なお、符号化装置または復号装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
【0017】
また、プログラムは、伝送媒体を介して伝送することにより、または、記録媒体に記録して、提供することができる。
【図面の簡単な説明】
【0018】
【図1】本技術を適用したデータ処理システムの一実施の形態の構成を示す図である。
【図2】分割されるビット数について説明するための図である。
【図3】エンコーダの構成例を示す図である。
【図4】デコーダの構成例を示す図である。
【図5】ランニングディスパリティの制御について説明するための図である。
【図6】フラグについて説明するための図である。
【図7】ランニングディスパリティとフラグの関係について説明するための図である。
【図8】ランレングスの制御について説明するための図である。
【図9】エンコードの処理について説明するためのフローチャートである。
【図10】デコードの処理について説明するためのフローチャートである。
【図11】エラー検出を行うデコーダの構成について説明するための図である。
【図12】エラー検出を行うときのフラグの設定について説明するための図である。
【図13】エラー検出を行うときのフラグの設定について説明するための図である。
【図14】本技術を適用したデータ処理システムの他の実施の形態の構成を示す図である。
【図15】伝送システムの構成例を示す図である。
【図16】フレームフォーマットの例を示す図である。
【図17】送信部と受信部の構成例を示す図である。
【図18】ヘッダ構造を示す図である。
【図19】ヘッダ情報の内容と情報量を示す図である。
【図20】ビット配列の例を示す図である。
【図21】各画素の画素値が８ビットで表される場合のPixel to Byte変換の例を示す図である。
【図22】各画素の画素値が１０ビットで表される場合のPixel to Byte変換の例を示す図である。
【図23】各画素の画素値が１２ビットで表される場合のPixel to Byte変換の例を示す図である。
【図24】各画素の画素値が１４ビットで表される場合のPixel to Byte変換の例を示す図である。
【図25】各画素の画素値が１６ビットで表される場合のPixel to Byte変換の例を示す図である。
【図26】ペイロードデータの例を示す図である。
【図27】ペイロードデータの他の例を示す図である。
【図28】パリティが挿入されたペイロードデータの例を示す図である。
【図29】ペイロードデータにヘッダを付加した状態を示す図である。
【図30】ペイロードデータにヘッダとフッタを付加した状態を示す図である。
【図31】パリティが挿入されたペイロードデータにヘッダを付加した状態を示す図である。
【図32】パケットデータの割り当ての例を示す図である。
【図33】制御コードの例を示す図である。
【図34】K Characterの値を示す図である。
【図35】Pad Codeの挿入の例を示す図である。
【図36】制御コード挿入後のパケットデータの例を示す図である。
【図37】Data Skewの補正の例を示す図である。
【図38】撮像装置の処理について説明するフローチャートである。
【図41】レーン数を切り替える場合の制御シーケンスを示す図である。
【図42】伝送システムの他の構成例を示す図である。
【図43】プレエンコーダを備えたエンコーダの構成例を示す図である。
【図44】ケース１における変換について説明するための図である。
【図45】ケース２における変換について説明するための図である。
【図46】変換表の一例を示す図である。
【図47】ケース３における変換について説明するための図である。
【図48】ケース４における変換について説明するための図である。
【図49】データの変換方法について説明するための図である。
【図50】データの変換方法について説明するための図である。
【図51】エンコード処理について説明するためのフローチャートである。
【図52】デコード処理について説明するためのフローチャートである。
【図53】エラー発生時の制御コードについて説明するための図である。
【図54】反転禁止のデータ列について説明するための図である。
【図55】エンコーダに関わる構成例を示す図である。
【図56】エンコーダに関わる他の構成例を示す図である。
【図57】デコーダに関わる構成例を示す図である。
【図58】エンコーダの他の構成例を示す図である。
【図59】デコーダの他の構成例を示す図である。
【図60】エンコーダの他の処理について説明するためのフローチャートである。
【図61】デコーダの他の処理について説明するためのフローチャートである。
【図62】コンピュータの構成例を示すブロック図である。
【図63】内視鏡手術システムの概略的な構成の一例を示す図である。
【図64】カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
【発明を実施するための形態】
【0019】
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
【0020】
＜システム構成例＞
図１は、本技術を適用したデータ処理システムの構成例を示す図である。データ処理システム１は、データをエンコード(符号化)するエンコーダ（符号化装置）１１と、符号化されたデータをデコード（複合）するデコーダ（復号装置）１２を含む構成とされている。
図１は、本技術を適用したデータ処理システムの構成例を示す図である。データ処理システム１は、データをエンコード(符号化)するエンコーダ（符号化装置）１１と、符号化されたデータをデコード（複合）するデコーダ（復号装置）１２を含む構成とされている。
【0021】
本技術を適用した符号化方式や復号方式について説明する前に、従来の符号化方式の一例を説明する。従来の符号化方式として、８ｂ／１０ｂ符号化方式がある。８ｂ／１０ｂ符号化方式は、８ビットのデータを１０ビットのデータに符号化する方式であり、シリアルデータ中にクロックを埋め込むことでデータとクロックの転送を同じ配線で行う。
【0022】
しかしながら、８ビットを１０ビットに変換するため、帯域を２０％ロスしてしまう。そこで、６４ｂ／６６ｂ符号化方式も提案されている６４ｂ／６６ｂ符号化方式は、８ｂ／１０ｂ符号化方式と異なる手法で同様のことを実行する。６４ｂ／６６ｂ符号化方式は、８ｂ／１０ｂ符号化方式で用いられているコードテーブルの代わりにスクランブリングという技術が用いられている。
【0023】
スクランブリングにより、符号化データの０と１のパターンは、頻繁なシフトによってランダム化され、０と１が高確率で連続しないように制御される。そのようにランダム化された符号化データであっても、受信側では、再び元に戻すことができるように構成されている。このようなスクランブリングにより、出力データのランダム化が行われ、ＤＣバランスが均衡になる。
【0024】
６４ｂ／６６ｂは、０または１の累積値であるランニングディスパリティが制御されないため、完全なＤＣフリーが保証されるわけではない。ランニングディスパリティが制御される符号化方式として、６４ｂ／６７ｂ符号化方式も提案されている。６４ｂ／６７ｂ符号化方式によると、ランニングディスパリティは制御されるが、０または１が連続することで発生するランレングスが制御されない場合がある。
【0025】
これらのことにより、６４ｂ／６６ｂ符号化方式、６４ｂ／６７ｂ符号化方式のいずれにおいても、伝送されるデータ系列によっては、ランニングディスパリティ、ランレングスが悪化する場合があり、受信側（デコード側）のクロック再生性能に悪影響及ぼす可能性がある。また、６４ｂ／６７ｂ符号化方式によると、伝送するデータの６４ビットに対して、制御用のデータとして３ビットのデータが必要となるため、伝送効率が悪化してしまう。
【0026】
そこで、以下に説明する本技術を適用した、ＤＣフリーであり、ランニングディスパリティを制御し、ランレングスも制御する符号化方式であり、伝送効率の劣化を抑制する符号化方式について説明する。また、そのような符号化方式で符号化されたデータを復号する復号方式についても適宜説明を加える。
【0027】
本技術を適用したエンコーダ１１は、入力されたデータ列を図２に示すようなデータ列に変換する。図２のＡに示したように、エンコーダ１１は、入力されたデータ列をＮビットのデータ列に分け、Ｎビット毎に、その先頭に１ビットのフラグを付加する。
【0028】
または図２のＢに示したように、エンコーダ１１は、入力されたデータをＮビットとＭビットのデータ列に分け、Ｎビットのデータ列の先頭に１ビットのフラグを付加し、Ｍビットのデータ列の先頭に１ビットのフラグを付加する。
【0029】
以下の説明において、ＮビットまたはＭビットのデータ列を、１ブロックと記述する。また、Ｎビットのデータ列に１ビットのフラグを付加した（Ｎ＋１）ビットのデータ列も、適宜、１ブロックと記述する。同様に、Ｍビットのデータ列に１ビットのフラグを付加した（Ｍ＋１）ビットのデータ列も、適宜、１ブロックと記述する。
【0030】
【0031】
Ｎ、Ｍは、奇数である。Ｎビットに１ビットのフラグが付加されるため、（Ｎ＋１）ビットは、偶数となる。また、（Ｍ＋１）ビットも、偶数となる。このように、フラグを含む１ブロックは偶数ビットとなるようにＮまたはＭは設定されている。
【0032】
以下の説明では、図２のＢに示したように、入力されたデータ列をＮビットとＭビットに分割される例を主に例に挙げて説明するが、図２のＡに示したように、入力されたデータ列をＮビットに分割される場合にも以下に説明する本実施の形態は適用できる。換言すれば、Ｎ＝Ｍの場合であっても、本実施の形態は適用できる。
【0033】
＜エンコーダの構成＞
図３は、エンコーダ１１の構成を示す図である。エンコーダ１１は、反転部３１、選択部３２、付加部３３、ビットチェック部３４、ＲＤチェック部３５、ＲＬチェック部３６、およびフラグ判定部３７を含む構成とされている。
図３は、エンコーダ１１の構成を示す図である。エンコーダ１１は、反転部３１、選択部３２、付加部３３、ビットチェック部３４、ＲＤチェック部３５、ＲＬチェック部３６、およびフラグ判定部３７を含む構成とされている。
【0034】
エンコーダ１１に入力されたデータは、反転部３１、選択部３２、ビットチェック部３４のそれぞれに供給される。反転部３１は、供給されたデータを反転する。反転部３１は、入力されたデータが、“１”である場合、“０”に変換し、“０”である場合、“１”に変換する。反転部３１で反転されたデータ（ｎビットのデータ列）は、選択部３２に供給される。
【0035】
選択部３２には、エンコーダ１１に入力されたデータ列そのものも入力される。すなわち、選択部３２には、反転されたデータ列と、反転されていないデータ列が入力される。選択部３２は、フラグ判定部３７からの判定結果に応じて、反転されたデータ列または判定されていないデータ列のどちらか一方を、付加部３３に供給する。
【0036】
付加部３３は、フラグ判定部３７から供給されるフラグを、選択部３２から出力されたデータ列に付加する。たとえば、選択部３２から、Ｎビットのデータ列が出力される場合、１ビットのフラグを付加し、（Ｎ＋１）ビットのデータ列を出力する。フラグは、データが反転されているか否かを表すフラグである。以下の説明では、データが反転された場合のフラグは“１”であるとし、データが反転されていない場合のフラグは“０”であるとして説明を行うが、その他のフラグが設定されるようにしても本技術の適用範囲内である。
【0037】
ビットチェック部３４は、入力されているデータ列をチェックする。ビットチェック部３４は、入力されているデータ列のランニングディスパリティ（以下、ＲＤと記述する）と、ランレングス（以下、ＲＬと記述する）を監視している。
【0038】
ビットチェック部３４は、入力されたデータが“１”である場合、“１”を割り当て、入力されたデータが“０”である場合、“－１”を割り当て、その割り当てた数値の累積加算した値を、累積値ＲＤとする。また、ビットチェック部３４は、入力されたデータの“１”が連続している回数ＲＬと“０”が連続している回数ＲＬを管理する。
【0039】
ビットチェック部３４は、入力されるデータのランニングディスパリティや、ランレングスを算出する算出部として機能する。
【0040】
ＲＤチェック部３５は、過去の累積値ＲＤをチェックする。ＲＬチェック部３６は、過去の回数ＲＬをチェックする。ＲＤチェック部３５と、ＲＬチェック部３６は、ビットチェック部３４がチェックしているデータ列よりも前の時点のデータ列における累積値ＲＤと回数ＲＬを、それぞれチェックする。
【0041】
フラグ判定部３７は、ビットチェック部３４、ＲＤチェック部３５、ＲＬチェック部３６からのチェック結果を用いて、データ列を反転するか否かを判定し、対応するフラグを生成する。詳細は後述するが、フラグ判定部３７は、現在処理しているデータ列の累積値ＲＤ、回数ＲＬ、過去のデータ列の累積値ＲＤ、回数ＲＬを用いて、データ列を反転するか否かを判定する。
【0042】
フラグ判定部３７は、データを反転すると判定した場合、フラグとして“１”というデータを生成し、データを反転しないと判定した場合、フラグとして“０”というデータを生成し、選択部３２と付加部３３に供給する。
【0043】
選択部３２は、“１”というフラグの供給を受けた場合、反転部３１から供給されたデータ列を付加部３３に出力し、そのデータ列に、付加部３３は、“１”というフラグを付加する。また選択部３２は、“０”というフラグの供給を受けた場合、エンコーダ１１に入力された非反転のデータ列を付加部３３に出力し、そのデータ列に、付加部３３は、“０”というフラグを付加する。
【0044】
＜デコーダの構成＞
図４は、デコーダ１２の構成を示す図である。デコーダ１２は、反転部４１、選択部４２、およびフラグ判定部４３を含む構成とされている。
図４は、デコーダ１２の構成を示す図である。デコーダ１２は、反転部４１、選択部４２、およびフラグ判定部４３を含む構成とされている。
【0045】
デコーダ１２に入力されたデータは、反転部４１、選択部４２、およびフラグ判定部４３のそれぞれに供給される。反転部４１は、供給されたデータを反転し、選択部４２に供給する。選択部４２には、デコーダ１２に入力された非反転のデータ列も入力される。
【0046】
フラグ判定部４３は、デコーダ１２に入力されたデータ列に含まれる１ビットのフラグを参照し、フラグが反転を示している場合、この場合、“１”である場合、選択部４２に反転部４１からのデータ列を選択し、出力するように指示を出す。また、フラグ判定部４３は、デコーダ１２に入力されたデータ列に含まれる１ビットのフラグを参照し、フラグが非反転を示している場合、この場合、“０”である場合、選択部４２に反転部４１を介さずに入力されたデータ列を選択し、出力するように指示を出す。
【0047】
このように、エンコーダ１１においては、データ列に１ビットのフラグを付加し、デコーダ１２においては、フラグを参照してデータ列が反転されているか否かを判定する処理が行われる。エンコーダ１１側においては、符号化するデータがＮビットである場合、１ビットのフラグが付加され、（Ｎ＋１）ビットのデータ列に変換されるが、１ビット付加されるだけであるため、伝送効率の劣化を抑制した符号化を行うことができる。
【0048】
また、エンコーダ１１側では、ランニングディスパリティ（ＲＤ）とランレングス（ＲＬ）を監視し、監視しているランニングディスパリティとランレングスに基づいた符号化を行うため、ランニングディスパリティとランレングスを制御した符号化を行うことができる。
【0049】
また、エンコーダ１１側で行われた符号化に応じた復号を、デコーダ１２側で行うことができる。デコーダ１２側でも、ランニングディスパリティとランレングスに基づいて符号化されたデータを復号し、伝送効率の劣化が抑制された復号を行うことができる。
【0050】
＜ランニングディスパリティの制御について＞
エンコーダ１１では、ビットチェック部３４とＲＤチェック部３５においてランニングディスパリティ（ＲＤ）が監視され、ランニングディスパリティに応じたフラグが設定されるように構成されている。ここで、ランニングディスパリティの制御について説明を加える。
エンコーダ１１では、ビットチェック部３４とＲＤチェック部３５においてランニングディスパリティ（ＲＤ）が監視され、ランニングディスパリティに応じたフラグが設定されるように構成されている。ここで、ランニングディスパリティの制御について説明を加える。
【0051】
図５に示したグラフは、ランニングディスパリティの制御について説明するための図である。時間Ｔｃは、現在（処理中）の時間を表し、時間Ｔｐは、時間Ｔｃよりも前の時間を表し、時間Ｔｎは、時間Ｔｃよりも後の時間を表す。
【0052】
ビットチェック部３４（図３）は、時間Ｔｃにおいて処理中のデータ列の累積値ＲＤを算出する。ＲＤチェック部３５（図３）は、時刻Ｔｃの前の時間まで、この場合、時刻Ｔｐにおいて処理されたデータ列の累積値ＲＤを参照する。累積値ＲＤは、エンコーダ１１における処理が開始されてから、データが“１”である場合、“１”とし、データが“０”である場合、“－１”として計算してきた値である。
【0053】
時間Ｔｃにおいて、Ｎビットのデータ列が処理される場合を例にあげて説明する。換言すれば、エンコーダ１１においては、図２のＡに示したように、入力されたデータを、Ｎビット毎に分け、１ビットのフラグを付加し、１ブロックが（Ｎ＋１）ビットのデータ列を生成する場合を例に挙げて説明する。
【0054】
図５に示したグラフのうち、細線で示したグラフＬ１は、時間Ｔｐのときの累積値ＲＤの変化を表す。時刻Ｔｐが終了した時点（時間Ｔｃが開始される時点）での累積値ＲＤが、ＲＤ＝（－５）であったとする。
【0055】
時間Ｔｃに処理するＮビットのデータ列が、全て“１”であるとする。時間Ｔｃに処理するＮビットのデータ列が、全て“１”であった場合、図５に太線で示したグラフＬ２のように、累積値ＲＤは、（－５）を始点として、一直線に上昇するグラフとなる。この場合、データを反転していないため、フラグは“０”となる。よって、時間Ｔｃが終了した時点（時間Ｔｎが開始する時点）での累積値ＲＤｎｅｘｔ（Ａ）は、時刻Ｔｐが終了した時点の累積値ＲＤと、時間Ｔｃに計算された累積値ＲＤを加算した値となる。
【0056】
時間Ｔｃに計算された累積値ＲＤを加算した値は、Ｎビットが全て“１”のため、Ｎとなる。フラグの“０”は、“－１”として累積値ＲＤｎｅｘｔ（Ａ）に含まれるため、累積値ＲＤｎｅｘｔ（Ａ）は、以下の値となる。
累積値ＲＤｎｅｘｔ（Ａ）＝（－５）＋（－１）＋Ｎ
累積値ＲＤｎｅｘｔ（Ａ）＝（－５）＋（－１）＋Ｎ
【0057】
処理対象とされているＮビットのデータ列のランニングディスパリティは、Ｎとなる。上記した累積値ＲＤｎｅｘｔ（Ａ）は、前の時点まで算出されたランニングディスパリティに、現時点で算出されたランニングディスパリティを加算した値となる。
【0058】
時間Ｔｃに処理するＮビットのデータ列が、全て“１”であり、そのデータを全て反転した場合、全て“０”となり、図５に点線で示したグラフＬ３のように、累積値ＲＤは、（－５）を始点として、一直線に下降するグラフとなる。この場合、データは反転されているため、フラグは“１”となる。フラグの“１”は、累積値ＲＤを計算するときには、“１”とされ、この値も、累積値ＲＤｎｅｘｔ （Ｒ）に含まれる。
【0059】
累積値ＲＤｎｅｘｔ（Ｒ）は、以下の値となる。
累積値ＲＤｎｅｘｔ＝（－５）＋１＋（－Ｎ）
累積値ＲＤｎｅｘｔ＝（－５）＋１＋（－Ｎ）
【0060】
処理対象とされているＮビットのデータ列を反転したときのＮビットのデータ列のランニングディスパリティは、－Ｎとなる。上記した累積値ＲＤｎｅｘｔ（Ｒ）は、前の時点まで算出されたランニングディスパリティから、現時点で算出されたランニングディスパリティを減算した値となる。
【0061】
ランニングディスパリティは、０（ＲＤ＝０）となるのが理想とされている。ランニングディスパリティが０となるのは、データとして、“０”と“１”の出現回数が同一となり、ＤＣバランスがとれている状態である。
【0062】
ランニングディスパリティが０に近い値となるように制御するために、エンコーダ１１においては、データを反転した場合の累積値ＲＤと反転しない場合の累積値ＲＤを比較し、ＲＤ＝０に近い方の累積値ＲＤとなる方を採用するように構成されている。
【0063】
すなわちこの場合、累積値ＲＤｎｅｘｔ（Ａ）の絶対値と、累積値ＲＤｎｅｘｔ（Ｒ）の絶対値が比較され、０に近い方が採用される。図５に示した例では、累積値ＲＤｎｅｘｔ（Ａ）の方が、累積値ＲＤｎｅｘｔ（Ｒ）よりもＲＤ＝０に近いため、累積値ＲＤｎｅｘｔ（Ａ）が採用される。累積値ＲＤｎｅｘｔ（Ａ）は、データを反転しない場合であるため、この場合、フラグとして“０”が設定される。
【0064】
エンコーダ１１のビットチェック部３４（図３）は、時刻Ｔｃにおける処理を実行する。すなわちビットチェック部３４は、入力されるＮビットデータ列の累積値ＲＤを算出する。例えば、ビットチェック部３４は、図５のグラフＬ２を作成する処理を実行する。
【0065】
エンコーダ１１のＲＤチェック部３５（図３）は、時刻Ｔｐにおける処理を実行する。図３に示したようにＲＤチェック部３５には、付加部３３から出力されたフラグを含むデータ列が入力される。付加部３３から出力されるデータ列は、反転されたデータ列または非反転のデータ列である。すなわち、デコーダ１２側に伝送されるデータ列が、ＲＤチェック部３５には入力される。
【0066】
ＲＤチェック部３５は、入力されるデータ列の累積値ＲＤを、ビットチェック部３４と同じようにして算出する。例えば、ＲＤチェック部３５は、図５のグラフＬ１を作成する処理を実行する。
【0067】
フラグ判定部３７（図３）は、図５を参照して説明したように、累積値ＲＤｎｅｘｔ（Ａ）と累積値ＲＤｎｅｘｔ（Ｒ）を比較し、０に近い方の累積値を判定し、その累積値に応じたフラグを生成する。例えば、フラグ判定部３７は、図６に示す判定表に基づき、判定を行い、フラグを生成する。
【0068】
図６の判定表を参照するに、判定表は、時間Ｔｃ（現時点）の累積値ＲＤ（以下、累積値ＲＤｃとする）、時間Ｔｐ（過去）の累積値（以下、累積値ＲＤｐとする）、およびフラグが関連付けられている表である。
【0069】
図６の判定表は、時間Ｔｃは、（現時点）でのデータを反転するか否かを判定するための表である。よって、累積値ＲＤｐは、時間Ｔｐ（過去）の時点、換言すれば、時間Ｔpから時間Ｔcに切り替わる時点でのフラグを含めた累積値である。累積値ＲＤｃは、時間Ｔｃが終了時の累積値であり、フラグを含めない値である。
【0070】
累積値ＲＤｃがプラス（累積値ＲＤｃ＞０）の場合、累積値ＲＤｃがゼロ（累積値ＲＤｃ＝０）の場合、および累積値ＲＤｃがマイナス（累積値ＲＤｃ＜０）の場合に分類される。すなわち、ビットチェック部３４から供給される累積値ＲＤｃが、プラスであるか、０であるか、マイナスであるかが、フラグ設定の１要因に設定されている。
【0071】
また、図６の判定表を参照するに、累積値ＲＤｐも、累積値ＲＤｐがプラス（累積値ＲＤｐ＞０）の場合、累積値ＲＤｐがゼロ（累積値ＲＤｐ＝０）の場合、および累積値ＲＤｐがマイナス（累積値ＲＤｐ＜０）の場合に分類される。すなわち、ＲＤチェック部３５から供給される累積値ＲＤｐが、プラスであるか、０であるか、マイナスであるかが、フラグ設定の１要因に設定されている。
【0072】
累積値ＲＤｃ＞０であり、累積値ＲＤｐ＞０である場合、フラグは“１”に設定される。すなわちこの場合、データは反転される。累積値ＲＤｃ＞０であり、累積値ＲＤｐ＝０である場合、フラグは“１”に設定される。すなわちこの場合、データは反転される。累積値ＲＤｃ＞０であり、累積値ＲＤｐ＜０である場合、フラグは“０”に設定される。すなわちこの場合、データは非反転とされる。
【0073】
なお、累積値ＲＤｃ＞０であり、累積値ＲＤｐ＝０である場合、フラグは“０”に設定され、データは非反転とされるように設定されていてもよい。
【0074】
累積値ＲＤｃ＞０である場合について、図７のＡを参照して説明を加える。図７においても、図６と同じく、累積値ＲＤｐは、時間Ｔｐのフラグを含めた累積値であり、累積値ＲＤｃは、時間Ｔｃのフラグを含めない値であるとして説明を続ける。
【0075】
図７のＡにおいては、累積値ＲＤｃ＞０であり、累積値ＲＤｐ＞０である場合のグラフをグラフＬ１１として表し、累積値ＲＤｃ＞０であり、累積値ＲＤｐ＝０である場合のグラフをグラフＬ１２として表し、累積値ＲＤｃ＞０であり、累積値ＲＤｐ＜０である場合のグラフをグラフＬ１３として表している。なお、累積値ＲＤｐと累積値ＲＤｃを２点とし、その２点を通る（２点を結ぶ）直線であり、その直線をグラフと記載している。
【0076】
累積値ＲＤｃ＞０の場合、累積値ＲＤｐを始点としたグラフＬ１１乃至Ｌ１３は、増加するグラフ（右上がりのグラフ）となる。すなわち、グラフＬ１１を参照するに、累積値ＲＤｐ＞０を始点とした場合、累積値ＲＤｃ＞０であるため、累積値ＲＤｐよりも大きな値となり、０から離れる方向に進むグラフとなる。よって、このような場合、累積値ＲＤを０に近づけるために、フラグ判定部３７は、データを反転すると判定し、フラグとして“１”を設定する。データを反転すると、Ｌ１１のグラフは、右下がりのグラフとなり、０に近づくことがわかる。
【0077】
グラフＬ１２を参照するに、累積値ＲＤｐ＝０を始点とした場合、累積値ＲＤｃ＞０であるため、累積値ＲＤｐ（＝０）よりも大きな値となり、０から離れる方向に進むグラフとなる。よって、このような場合、累積値ＲＤを０に近づけるために、フラグ判定部３７は、データを反転すると判定し、フラグとして“１”を設定する。または累積値ＲＤを０に近づけるために、フラグ判定部３７は、データを非反転とすると判定し、フラグとして“０”を設定するようにしてもよい。累積値ＲＤｐ＝０の場合、反転しても、反転しなくても、０からの距離は同じとなるため、反転すると判定するように設定しておいてもよいし、非反転とすると判定するように設定しておいてもよい。
【0078】
累積値ＲＤｃ＞０である場合、すなわち、処理しているデータ列の累積値ＲＤがプラスである場合、処理しているデータ列は、“１”を多く含むデータ列であることになる。フラグの値も、累積値ＲＤに含まれるため、処理しているデータ列が、“１”を多く含むデータ列である場合、フラグとして“０”を設定することで、累積値ＲＤを０に近づけることができる。このようなことを考慮し、累積値ＲＤｐ＝０であり、累積値ＲＤｃ＞０である場合、フラグとして“０”が設定されるようにしてもよい。
【0079】
グラフＬ１３を参照するに、累積値ＲＤｐ＜０を始点とした場合、累積値ＲＤｃ＞０であるため、累積値ＲＤｐよりも大きな値となり、０に近づく方向（マイナス領域からプラス領域に向かう方向）に進むグラフとなる。よって、このような場合、累積値ＲＤを０に近づけるために、フラグ判定部３７は、データを非反転とすると判定し、フラグとして“０”を設定する。
【0080】
図６を参照した説明に戻る。累積値ＲＤｃ＝０であり、累積値ＲＤｐ＞０である場合、フラグは“０”に設定される。すなわちこの場合、データは反転されない。累積値ＲＤｃ＝０であり、累積値ＲＤｐ＝０である場合、フラグは“０”に設定される。すなわちこの場合、データは反転されない。累積値ＲＤｃ＝０であり、累積値ＲＤｐ＜０である場合、フラグは“１”に設定される。すなわちこの場合、データは非反転とされる。
【0081】
なお、累積値ＲＤｃ＝０であり、累積値ＲＤｐ＝０である場合、フラグは“１”に設定され、データは反転されるように設定されていてもよい。
【0082】
累積値ＲＤｃ＝０である場合について、図７のＢを参照して説明を加える。図７のＢにおいては、累積値ＲＤｃ＝０であり、累積値ＲＤｐ＞０である場合のグラフをグラフＬ２１として表し、累積値ＲＤｃ＝０であり、累積値ＲＤｐ＝０である場合のグラフをグラフＬ２２として表し、累積値ＲＤｃ＝０であり、累積値ＲＤｐ＜０である場合のグラフをグラフＬ２３として表している。
【0083】
累積値ＲＤｃ＝０の場合、累積値ＲＤｐを始点としたグラフＬ２１乃至Ｌ２３は、値が変化しないグラフとなる。すなわち、グラフＬ２１を参照するに、累積値ＲＤｐ＞０を始点とした場合、累積値ＲＤｃ＝０であるため、累積値ＲＤｐの値のままであり、０からの距離が一定のグラフとなる。よって、このような場合、データを反転しても、反転しなくても、０からの距離は変わらないため、フラグ判定部３７は、データを反転しない判定し、フラグとして“０”を設定するようにしてもよいし、データを反転すると判定し、フラグとして“１”を設定するようにしてもよい。
【0084】
フラグとして“０”が設定されることで、累積値ＲＤを算出するときの値として、“－１”が用いられるため、累積値ＲＤｐ＞０の場合、－１だけ、０に近づくことになる。ここでは、フラグとして“０”が設定されるとして説明を続ける。
【0085】
グラフＬ２２を参照するに、累積値ＲＤｐ＝０を始点とした場合、累積値ＲＤｃ＝０であるため、累積値ＲＤｐ（＝０）が維持されたグラフとなる。よって、このような場合、良好な状態なので、データを反転しても、しなくてもよいため、フラグ判定部３７は、データを反転すると判定し、フラグとして“１”を設定するようにしてもよいし、またはデータを非反転とすると判定し、フラグとして“０”を設定するようにしてもよい。
【0086】
グラフＬ２３を参照するに、累積値ＲＤｐ＜０を始点とした場合、累積値ＲＤｃ＝０であるため、累積値ＲＤｐの値のままであり、０からの距離が一定のグラフとなる。よって、このような場合、データを反転しても、反転しなくても、０からの距離は変わらないため、フラグ判定部３７は、データを反転しない判定し、フラグとして“０”を設定するようにしてもよいし、データを反転すると判定し、フラグとして“１”を設定するようにしてもよい。
【0087】
フラグとして“１”が設定されることで、累積値ＲＤを算出するときの値として、“１”が用いられるため、累積値ＲＤｐ＜０の場合、１だけ、０に近づくことになる。ここでは、フラグとして“１”が設定されるとして説明を続ける。
【0088】
図６を参照した説明に戻る。累積値ＲＤｃ＜０であり、累積値ＲＤｐ＞０である場合、フラグは“０”に設定される。すなわちこの場合、データは反転されない。累積値ＲＤｃ＜０であり、累積値ＲＤｐ＝０である場合、フラグは“０”に設定される。すなわちこの場合、データは反転されない。累積値ＲＤｃ＜０であり、累積値ＲＤｐ＜０である場合、フラグは“１”に設定される。すなわちこの場合、データは反転される。
【0089】
なお、累積値ＲＤｃ＜０であり、累積値ＲＤｐ＝０である場合、フラグは“１”に設定され、データは反転されるように設定されていてもよい。
【0090】
累積値ＲＤｃ＜０である場合について、図７のＣを参照して説明を加える。図７のＣにおいては、累積値ＲＤｃ＜０であり、累積値ＲＤｐ＞０である場合のグラフをグラフＬ３１として表し、累積値ＲＤｃ＜０であり、累積値ＲＤｐ＝０である場合のグラフをグラフＬ３２として表し、累積値ＲＤｃ＜０であり、累積値ＲＤｐ＜０である場合のグラフをグラフＬ３３として表している。
【0091】
累積値ＲＤｃ＜０の場合、累積値ＲＤｐを始点としたグラフＬ３１乃至Ｌ３３は、減少するグラフ（右下がりのグラフ）となる。すなわち、グラフＬ３１を参照するに、累積値ＲＤｐ＞０を始点とした場合、累積値ＲＤｃ＜０であるため、累積値ＲＤｐよりも小さな値となり、０に近づく方向に進むグラフとなる。よって、このような場合、累積値ＲＤを０に近づけるために、フラグ判定部３７は、データを反転しないと判定し、フラグとして“０”を設定する。
【0092】
グラフＬ３２を参照するに、累積値ＲＤｐ＝０を始点とした場合、累積値ＲＤｃ＜０であるため、累積値ＲＤｐ（＝０）よりも小さな値となり、０から離れる方向に進むグラフとなる。よって、このような場合、累積値ＲＤを０に近づけるために、フラグ判定部３７は、データを反転しないと判定し、フラグとして“０”を設定するようにしてもよいし、またはデータを反転すると判定し、フラグとして“１”を設定するようにしてもよい。累積値ＲＤｐ＝０の場合、反転しても、反転しなくても、０からの距離は同じとなるため、反転すると判定するように設定しておいてもよいし、非反転とすると判定するように設定しておいてもよい。
【0093】
累積値ＲＤｃ＜０である場合、すなわち、処理しているデータ列の累積値ＲＤがマイナスである場合、処理しているデータ列は、“０”を多く含むデータ列であることになる。フラグの値も、累積値ＲＤに含まれるため、処理しているデータ列が、“０”を多く含むデータ列である場合、フラグとして“１”を設定することで、累積値ＲＤを０に近づけることができる。このようなことを考慮し、累積値ＲＤｐ＝０であり、累積値ＲＤｃ＜０である場合、フラグとして“１”が設定されるようにしてもよい。
【0094】
グラフＬ３３を参照するに、累積値ＲＤｐ＜０を始点とした場合、累積値ＲＤｃ＜０であるため、累積値ＲＤｐよりも小さな値となり、０から遠ざかる方向に進むグラフとなる。よって、このような場合、累積値ＲＤを０に近づけるために、フラグ判定部３７は、データを反転すると判定し、フラグとして“１”を設定する。データを反転すると、Ｌ３３のグラフは、右上がりのグラフとなり、０に近づくことがわかる。
【0095】
このように、フラグ判定部３７は、過去の累積値ＲＤと、現在処理している累積値ＲＤとからフラグを設定する。
【0096】
このように、ランニングディスパリティ（ＲＤ）が監視され、累積値ＲＤが０に近づくように、必要に応じてデータが反転されることで、ＤＣフリーとなるように制御することができる。さらにデータ列として、０が連続したり、１が連続したりする、いわゆるランレングスも制御することで、より好ましい符号化、復号が行えるようになる。
【0097】
＜ランレングスの制御について＞
エンコーダ１１では、ビットチェック部３４とＲＬチェック部３６においてランレングス（ＲＬ）が監視され、ランレングスに応じたフラグが設定（変更）されるように構成されている。ここで、ランレングスの制御について説明を加える。
エンコーダ１１では、ビットチェック部３４とＲＬチェック部３６においてランレングス（ＲＬ）が監視され、ランレングスに応じたフラグが設定（変更）されるように構成されている。ここで、ランレングスの制御について説明を加える。
【0098】
図８に示したグラフは、ランレングスの制御について説明するための図である。図８に示したグラフにおいても、図５に示したグラフと同じく、時間Ｔｃは、現在（処理中）の時間を表し、時間Ｔｐは、時間Ｔｃよりも前の時間を表し、時間Ｔｎは、時間Ｔｃよりも後の時間を表す。
【0099】
時間Ｔｐから時間Ｔｃに切り替わる時刻Ｔｐｃのときの累積値ＲＤが、累積値ＲＤｐｃであり、図８に示した例では、累積値ＲＤｐｃ＞０の値である場合を想定する。また、時間Ｔｐにおける累積値ＲＤは、図８に示したグラフＬ５１のように変化した場合を想定する。
【0100】
時間Ｔｃにおいて処理されているデータ列の累積値ＲＤは、図８のグラフＬ５２に示したように、データとして１が連続しているため、累積値ＲＤｐｃから上昇し、時間Ｔｃの終了間近に一旦下がり、最終的に時間Ｔｃから時間Ｔｎに切り替わる時刻Ｔｃｎのとき、累積値ＲＤｃｎとなる。
【0101】
時間Ｔｃに処理されるデータ列を反転した場合のグラフを、グラフＬ５３として示す。グラフＬ５３は、グラフＬ５２を反転したグラフとなるため、データとして０が連続し、累積値ＲＤｐｃから下降し、時間Ｔｃの終了間近に一旦上がり、最終的に時間Ｔｃから時間Ｔｎに切り替わる時刻Ｔｃｎのとき、累積値ＲＤｃｎ’となる。
【0102】
図８に示したように累積値ＲＤが変化する場合、データを反転しないときの累積値ＲＤｃｎよりも、データを反転したときの累積値ＲＤｃｎ’の方が、累積値ＲＤ＝０に近い値となる。よって、ランニングディスパリティＲＤを考慮した場合、時間Ｔｃにおけるデータは、反転すると判定され、フラグとして“１”が設定される。換言すれば、図６を再度参照するに、図８に示したグラフＬ５１からグラフＬ５２になるデータ列の場合、ＲＤｃ＞０であり、ＲＤｐ＞０に該当するため、フラグは、“１”に設定されることが、図６に示した表からも読み取れる。
【0103】
ここで、ランレングスについて考える。上記したように、ランニングディスパリティＲＤを考慮した結果、データを反転した場合、図８に示したグラフＬ５１からグラフＬ５３になる累積値ＲＤとなる。データ列が反転されることで、グラフＬ５１からグラフＬ５３において、一直線に下降する区間がある。すなわち、０が連続している区間がある。
【0104】
図８を参照するに、時間Ｔｐの所定の時刻（時刻Ｔｐ１とする）から、時刻Ｔｐｃまで、０が連続している。また、時間Ｔｃのデータ列が反転されることにより、時刻Ｔｐｃから、時間Ｔｃの所定の時刻（時刻Ｔｃ１とする）まで、０が連続している。すなわち、この場合、時刻Ｔｐ１から時刻Ｔｃ１までのデータは、０となっている。さらに換言するに、時刻Ｔｐ１から時刻Ｔｃ１までの数ビットのデータが０で連続している。
【0105】
このようにデータを反転することで、ランレングスが悪化する可能性がある。例えば、ランレングスの最大値（最大値ＲＬｍａｘとする）を設定しておき、ランレングスが最大値ＲＬｍａｘ以上（より大きく）になった場合、ランニングディスパリティＲＤを制御するためにデータを反転するとの判定を覆し、反転しないとの判定に変更する。
【0106】
図８に示した例では、時刻Ｔｐ１から時刻Ｔｃ１までの０が連続しているビット数（ランレングスＲＬ）が、最大値ＲＬｍａｘ以上である場合、反転しないとの判定に変更されるため、結果として、グラフＬ５１からグラフＬ５２に変化する累積値ＲＤ（データ列）となる。
【0107】
よって、グラフＬ５１からグラフＬ５２に変わるため、時刻Ｔｐｃにおいて、０の連続は途切れる、ランレングスの悪化は防がれる。このように、ランニングディスパリティＲＤにより、データを反転するか否かを一旦判定し、その判定結果でデータを処理した場合、ランレングスＲＬが悪化しないか否かが判定され、ランレングスＲＬが悪化する場合には、ランニングディスパリティＲＤによる判定が変更される。
【0108】
再度、図８を参照する。上記した説明においては、グラフＬ５２は、現時点で処理されているデータ列の累積値ＲＤのグラフであるとして説明した。次に、グラフＬ５３が、現時点で処理されているデータ列の累積値ＲＤのグラフである場合について説明を加える。
【0109】
グラフＬ５３が、データを反転しないときの累積値ＲＤのグラフである場合、データを反転しないときの時刻Ｔｃｎにおける累積値ＲＤは、累積値ＲＤｃｎ’となる。また、データを反転したときの累積値ＲＤのグラフは、グラフＬ５２となるため、データを反転したときの時刻Ｔｃｎにおける累積値ＲＤは、累積値ＲＤｃｎとなる。
【0110】
累積値ＲＤｃｎ’と累積値ＲＤｃｎを比較したとき、累積値ＲＤ＝０に近い値は、累積値ＲＤｃｎ’である。よって、ランニングディスパリティＲＤを考慮した場合、時間Ｔｃにおけるデータは、反転しないと判定され、フラグとして“０”が設定される。換言すれば、図６を再度参照するに、図８に示したグラフＬ５１からグラフＬ５３になるデータ列の場合、ＲＤｃ＜０であり、ＲＤｐ＞０に該当するため、フラグは、“０”に設定されることが、図６に示した表からも読み取れる。
【0111】
データ列が非反転の場合、グラフＬ５１からグラフＬ５３において、一直線に下降する区間がある。すなわち、０が連続している区間がある。上記した場合と同じく、時刻Ｔｐ１から時刻Ｔｐｃまで、０が連続している。また、時間Ｔｃのデータ列が反転されないことにより、時刻Ｔｐｃから時刻Ｔｃ１まで、０が連続している。すなわち、この場合、時刻Ｔｐ１から時刻Ｔｃ１までのデータは、０となっている。さらに換言するに、時刻Ｔｐ１から時刻Ｔｃ１までの数ビットのデータが０で連続している。
【0112】
このようにデータを反転しない場合でも、ランレングスが悪化する可能性がある。このような場合も、ランレングスの最大値ＲＬｍａｘを設定しておき、ランレングスが最大値ＲＬｍａｘ以上（より大きく）になった場合、ランニングディスパリティＲＤを制御するためにデータを非反転とするとの判定を覆し、反転するとの判定に変更する。
【0113】
図８に示した例では、時刻Ｔｐ１から時刻Ｔｃ１までの０が連続しているビット数（ランレングスＲＬ）が、最大値ＲＬｍａｘ以上である場合、反転するとの判定に変更されるため、結果として、グラフＬ５１からグラフＬ５２に変化する累積値ＲＤ（データ列）となる。
【0114】
よって、グラフＬ５１からグラフＬ５２に変わるため、時刻Ｔｐｃにおいて、０の連続は途切れるため、ランレングスの悪化は防がれる。このように、ランニングディスパリティＲＤにより、データを反転するか否かを一旦判定し、その判定結果でデータを処理した場合、ランレングスＲＬが悪化しないか否かが判定され、ランレングスＲＬが悪化する場合には、ランニングディスパリティＲＤによる判定が変更される。
【0115】
このような制御は、ランレングスＲＬを優先させているため、ランニングディスパリティＲＤは悪化してしまう可能性がある。ランレングスＲＬをどの程度優先するか、換言すれば、最大値ＲＬｍａｘの値は、システムに依存して設定されるようにすることができる。例えば、デコーダ１２の復号能力が高い場合、例えば、ランレングスＲＬが大きくても復号できるような場合、最大値ＲＬｍａｘの値を大きくし、ランレングスＲＬの優先度を低くすることができる。
【0116】
ここでは、０が連続する場合を例に挙げて説明したが、１が連続する場合も、同様に処理される。
【0117】
＜エンコーダの処理について＞
図９のフローチャートを参照し、エンコーダ１１の処理について説明を加える。
図９のフローチャートを参照し、エンコーダ１１の処理について説明を加える。
【0118】
ステップＳ１１において、エンコーダ１１は、入力されたデータをＮビットに分割し、Ｎビット毎にステップＳ１２以降の処理を実行する。ここでは、Ｎビットの場合を例に挙げて説明するが、Ｍビットに分割する場合も、同様に処理が行われる。
【0119】
ステップＳ１２において、ビットチェック部３４は、処理中のＮビットのデータ列の累積値ＲＤを算出する。
【0120】
【0121】
ステップＳ１４において、ステップＳ１３における判定結果が、データ列を反転するとの判定であったか否かが判定される。ステップＳ１４において、データ列を反転するとの判定結果であったと判定された場合、ステップＳ１５に処理が進められる。
【0122】
ステップＳ１５において、フラグが１に設定される。ステップＳ１６において、フラグが１に設定されたことによりデータ列が反転され、処理はステップＳ１８に進められる。
【0123】
一方、ステップＳ１４において、データ列は反転しないとの判定結果であったと判定された場合、ステップＳ１７に処理が進められる。ステップＳ１７において、フラグが１に設定され、処理はステップＳ１８に進められる。
【0124】
ステップＳ１８において、ランレングスＲＬによる判定が行われる。この判定は、図８を参照して説明したように行われるため、その詳細な説明は省略する。
【0125】
ステップＳ１９において、ステップＳ１８における判定結果が、フラグを変更する（ランニングディスパリティＲＤによる判定を覆す）との判定であったか否かが判定される。すなわち、ランニングディスパリティによる判定が行われた後、再度、ランレングスによる判定が行われ、ランニングディスパリティにより判定が維持されるか、または異なる判定結果が出される。
【0126】
ステップＳ１８において、フラグを変更するとの判定結果であったと判定された場合、ステップＳ２０に処理が進められる。ステップＳ２０において、フラグが変更される。例えば、フラグが１に設定されていた場合、０に変更され、フラグが０に設定されていた場合、１に変更される。ステップＳ２１において、フラグが変更されたことによりデータ列が反転され、処理はステップＳ２２に進められる。
【0127】
一方、ステップＳ１８において、フラグは変更しないとの判定結果であったと判定された場合、ステップＳ２２に処理は進められる。
【0128】
ステップＳ２２において、設定されたフラグを含めた１ブロックのデータ列におけるランニングディスパリティＲＤとランレングスＲＬが算出される。ステップＳ２２において算出されるランニングディスパリティＲＤとランレングスＲＬは、上記した時間ＴｐにおけるランニングディスパリティＲＤとランレングスＲＬとして用いられる。
【0129】
ステップＳ２３において、フラグを含むデータ列（１ブロック）が、出力データ（符号化されたデータ）として、エンコーダ１１から出力される。
【0130】
このように、エンコーダ１１においては、エンコード処理が実行される。なお、図９に示したフローチャートにおいては、入力されたデータがＮビットのデータ毎に処理される例を示したが、図２のＢに示したように、ＮビットとＭビットという異なるビット数でエンコードを行うようにした場合、図９におけるＮビットで行われる処理を、適宜Ｍビットで行うことで実行できる。
【0131】
＜デコーダの処理について＞
図１０のフローチャートを参照し、デコーダ１２の処理について説明する。
図１０のフローチャートを参照し、デコーダ１２の処理について説明する。
【0132】
ステップＳ３１において、デコーダ１２は、入力された符号化されたデータのうち、（Ｎ＋１）ビットを処理対象とする。なお、図２のＢのように、１ブロックのデータ数が（Ｎ＋１）ビットである場合と、（Ｍ＋１）ビットである場合が混在しているような場合、（Ｎ＋１）ビットまたは（Ｍ＋１）ビットで処理されるようにすればよい。
【0133】
ステップＳ３２において、フラグ判定部４３は、（Ｎ＋１）ビットの１ブロックに含まれる１ビットのフラグを参照し、そのフラグが１であるか否か、すなわちデータは反転されているか否かを判定する。
【0134】
ステップＳ３２において、フラグは１であると判定された場合、ステップＳ３３に処理は進められる。ステップＳ３３において、選択部４２は、反転部４１を介して入力される反転されたデータを選択し、デコード結果として出力する。
【0135】
一方、ステップＳ３２において、フラグは１ではない判定された場合、換言すれば、フラグは０であり、データは非反転であると判定された場合、ステップＳ３４に処理は進められる。ステップＳ３４において、選択部４２は、反転部４１を介さずに入力されたデータを選択し、デコード結果として出力する。
【0136】
このように、デコーダ１２は、エンコーダ１１で行われ符号化処理に対応する復号処理を実行する。
【0137】
＜デコーダにおけるエラー検出について＞
上記したように、エンコーダ１１は、ランニングディスパリティＲＤが０に近づくように制御を行う。このことを利用し、デコーダ１２側でエラーを検出することができる。
上記したように、エンコーダ１１は、ランニングディスパリティＲＤが０に近づくように制御を行う。このことを利用し、デコーダ１２側でエラーを検出することができる。
【0138】
エンコーダ１１側でランニングディスパリティＲＤが小さくなるように制御していても、例えば、エンコーダ１１とデコーダ１２との間の伝送路上で誤りが発生すると、デコーダ１２側で受信されたデータのランニングディスパリティＲＤは大きくなる可能性がある。デコーダ１２側で受信されたデータを復号し、その復号されたデータのランニングディスパリティＲＤを計算し、その計算値が大きくなるような(増加傾向にある)場合、受信されたデータに誤りが含まれると判定することができる。
【0139】
図１１に示すように、デコーダ１２からの出力を入力し、ランニングディスパリティＲＤを計算し、エラーを検出するエラー検出部６１をデコーダ１２側に設ける構成とすることができる。図１１に示したデコーダ１２の内部構成は、図４に示したデコーダ１２の構成と同様である。デコーダ１２からは、復号されたデータが出力される。
【0140】
エラー検出部６１は、デコーダ１２から供給されるデコード後のデータのランニングディスパリティＲＤを算出する。算出されたランニングディスパリティＲＤが大きい場合、エラーが発生していると判定し、上位レイヤに、エラーがある可能性があるという情報を供給する。
【0141】
上位レイヤは、デコーダ１２から出力されたデータの供給を受け、所定の処理を行うレイヤである。そのような上位レイヤは、エラー検出部６１からエラーがある可能性があるとの情報を取得した場合、エラーがある可能性があることを前提として、供給されているデータを処理する。例えば、エラー訂正処理を強化した処理を行ったり、エラーがある可能性のあるデータは破棄したりするといった処理を行う。
【0142】
エラー検出部６１は、ランニングディスパリティＲＤが大きくなったときにエラーが発生していると判定するが、例えば、所定の閾値を設定しておき、その閾値以上に、ランニングディスパリティＲＤが大きくなった場合に、エラーが発生していると判定するようにすることができる。また、処理しているデータのランニングディスパリティＲＤと、そのデータよりも前に処理されたデータのランニングディスパリティＲＤを比較し、その差分が所定の閾値以上大きくなったときに、エラーが発生していると判定するようにすることができる。
【0143】
このように、デコードを行う側でも、ランニングディスパリティＲＤを監視することで、受信されるデータに誤りが含まれる可能性があるか否かを判定することができる。また、デコード側でエラー検出ができるようにし、エラーが発生したときに対応できるように構成しておくことで、デコーダ１２でデコードされた受信データの信頼性を向上させることができる。
【0144】
＜フラグの信頼性の向上について＞
上記したように、エンコーダ１１側では、データを反転または非反転し、反転したか否かは、フラグを付加することでデコーダ１２側が判断できるように構成されている。仮に、エンコーダ１１からデコーダ１２にデータが供給されるときに、エラーが発生し、フラグが変わってしまったような場合、デコーダ１２側では正しく復号することができなくなってしまう。
上記したように、エンコーダ１１側では、データを反転または非反転し、反転したか否かは、フラグを付加することでデコーダ１２側が判断できるように構成されている。仮に、エンコーダ１１からデコーダ１２にデータが供給されるときに、エラーが発生し、フラグが変わってしまったような場合、デコーダ１２側では正しく復号することができなくなってしまう。
【0145】
そこで、フラグにエラーが発生していないか否かを、デコーダ１２側で判定できるようにする仕組みについて説明を加える。
【0146】
図１２、図１３を参照した説明は、図２のＢに示したように、符号化するデータを、ＮビットのブロックとＭビットのブロックに分割して処理する場合を例に挙げて説明する。図１２を参照するに、Ｎビットのブロック８１－１のフラグがＦＬＧ１であり、Ｍビットのブロック８１－２のフラグがＦＬＧ２であり、Ｎビットのブロック８１－３のフラグがＦＬＧ３である。
【0147】
Ｍビットのブロック８１－４のフラグは、ＦＬＧ４となるが、このＦＬＧ４は、ブロック８１－４のデータが反転されているか否かを表すフラグとしては用いられない。また、ブロック８１－４のデータは、反転処理を行わないブロックとされる。換言すれば、ブロック８１－４のデータは、ランニングディスパリティＲＤやランレングスＲＬの制御の対象とはされず、非反転とされるデータである。
【0148】
ＦＬＧ４は、ＦＬＧ１、ＦＬＧ２、およびＦＬＧ３の排他的論理和（ＥＸＯＲ）の計算結果（パリティ）とされる。ＦＬＧ４は、ＦＬＧ１、ＦＬＧ２、およびＦＬＧ３とは異なり、これらフラグのパリティとして、ブロック８１－４に付加される。
ＦＬＧ４＝ＦＬＧ１xorＦＬＧ２xorＦＬＧ３
ＦＬＧ４＝ＦＬＧ１xorＦＬＧ２xorＦＬＧ３
【0149】
受信側では、ＦＬＧ１乃至ＦＬＧ４の排他的論理和を演算し、その値が０である場合、誤りなしと判定し、１である場合、誤りありと判定する。
ＦＬＧ１xorＦＬＧ２xorＦＬＧ３xorＦＬＧ４＝０ 誤りなしと判定
ＦＬＧ１xorＦＬＧ２xorＦＬＧ３xorＦＬＧ４＝１ 誤りありと判定
ＦＬＧ１xorＦＬＧ２xorＦＬＧ３xorＦＬＧ４＝０ 誤りなしと判定
ＦＬＧ１xorＦＬＧ２xorＦＬＧ３xorＦＬＧ４＝１ 誤りありと判定
【0150】
このように、デコーダ１２（受信側）では、ＦＬＧ１、ＦＬＧ２、ＦＬＧ３、およびＦＬＧ４の全てが正しいか、いずれかが誤っているかを判定することができる。フラグに誤りが含まれると判定された場合には、デコーダ１２よりも上位のレイヤに、エラーがある可能性があるという情報が供給されるようにする。上位レイヤは、デコーダ１２から出力されたエラーがあるか否かの情報の供給を受けた場合、エラーがある可能性があることを前提として、供給されているデータを処理する。例えば、エラー訂正処理を強化した処理を行ったり、エラーがある可能性のあるデータは破棄したりするといった処理を行う。
【0151】
図１２に示した例は、４つのブロック８１毎に、１つのパリティとしてのフラグ（ＦＬＧ４）が含まれる例である。何ブロック毎にパリティを含めるかは、システムに依存して設定されるようにしてもよいし、伝送路の状態を監視し、伝送路の状態により適宜変更されるようにしてもよい。
【0152】
パリティを多めに入れるようにした場合、ランニングディスパリティＲＤが制御されないブロック（図１２に示した例におけるブロック８１－４に該当するブロック）、換言すれば、ランニングディスパリティＲＤの悪化を防ぐために、データを反転すると判定されるブロックも、非反転として処理されるブロックが増える可能性がある。
【0153】
パリティを少なめに入れるようにした場合、エラーが発生したときに、不確定なフラグが多くなる。フラグが不確定な場合、そのようなフラグが付加されているブロック内のデータも不確定となり、エラーとして扱うデータ量が増える可能性がある。
【0154】
このようなことを考慮し、パリティを入れるブロック数が設定されるようにしてもよい。
【0155】
ＮビットのブロックとＭビットのブロックに分けて符号化を行うような場合、Ｎビットの１ブロックとＭビットの１ブロックの合計２ブロックを１処理単位として、数処理単位毎に、その数処理単位の最後のブロックのフラグがパリティとされる。図１２に示した例は、２処理単位である場合である。また、図２のＡに示したように、Ｎビットのブロックのみで符号化を行うような場合、少なくとも２ブロック以上を１処理単位とし、処理単位の最後のブロックのフラグがパリティとされる。
【0156】
パリティを入れるブロック数を設定するとき、処理単位も考慮して設定される。
【0157】
なお、図１２に示した例では、図２のＢに示したように、符号化するデータを、ＮビットのブロックとＭビットのブロックに分割して処理する場合を例に挙げて説明したが、図２のＡに示したように、符号化するデータを、Ｎビットのブロックに分割して処理する場合にも適用できる。
【0158】
図１３は、フラグにエラーがあるか否かを判定するデータの他の構成を示す図である。図１３も、図１２に示した場合と同じく、ブロック８１－１乃至８１－４の４ブロック毎に、エラー検出するためのデータが挿入される例を示している。
【0159】
図１３に示した例では、Ｎビットのブロック８１－１のフラグがＦＬＧ１であり、Ｍビットのブロック８１－２のフラグがＦＬＧ２であり、Ｎビットのブロック８１－３のフラグがＦＬＧ３であり、Ｍビットのブロック８１－４のフラグがＦＬＧ４である。
【0160】
ブロック８１－１乃至８１－４が順次符号化され、ＦＬＧ４が付加された後に、ＦＬＧ１乃至ＦＬＧ４にハミング（humming）符号処理を行い、パリティビット(ハミング結果)が算出される。この算出されたパリティビット８２は、ブロック８１－４の後ろに付加され、送信される。
【0161】
図１３に示したように４つのブロック８１－１乃至８１－４毎に、パリティビット８２が付加される場合、ＦＬＧ１、ＦＬＧ２、ＦＬＧ３、ＦＬＧ４の４ビットに対して、３ビットのパリティビット８２が生成され、付加される。この際、ハミング符号としては、（７，４，３）ハミング符号を用いることができる。
【0162】
ここで挙げたハミング符号は一例であり、他のハミング符号を適用することもできる。例えば、ＦＬＧ１、ＦＬＧ２、ＦＬＧ３、ＦＬＧ４の４ビットに対して、４ビットのパリティビット８２が生成される（８，４，４）ハミング符号を適用することもできる。
【0163】
受信側（デコーダ１２）は、ブロック８１－１乃至８１－４と、パリティビット８２を受信したあと、ハミング復号を行うことで、ＦＬＧ１、ＦＬＧ２、ＦＬＧ３、およびＦＬＧ４に誤りがないか否かを検出することができる。ハミング復号を行うことで、この場合、ＦＬＧ１、ＦＬＧ２、ＦＬＧ３、およびＦＬＧ４のうちのいずれか１ビット（１つのフラグ）が誤ったことを検出し、訂正することができる。
【0164】
ここでは、ハミング符号、復号を用いた場合を例に挙げて説明したが、ハミング符号、復号以外の誤り訂正符号、復号を適用することもできる。また、ここでは、ＮビットのブロックとＭビットのブロックに分けて符号化を行う場合を例に挙げて説明したが、Ｎビットのブロックだけに分けて符号化を行うような場合にも適用できる。
【0165】
ＮビットのブロックとＭビットのブロックに分けて符号化を行うような場合、Ｎビットの１ブロックとＭビットの１ブロックの合計２ブロックを１処理単位として、２処理単位以上（４ブロック以上）毎に、その処理単位の最後のブロックの後にパリティビット８２が付加される。図１２に示した例は、２処理単位である場合である。また、図２のＡに示したように、Ｎビットのブロックのみで符号化を行うような場合、少なくとも２ブロック以上を１処理単位とし、処理単位の最後のブロックの後にパリティビット８２が付加される。
【0166】
ハミング符号によるパリティビット８２を多く入れるようにした場合、エラーに対する耐性を高めることができる。しかしながら、パリティビット８２は、上記した例では３ビット必要となるため、入れるほど、伝送効率が悪化してしまう可能性がある。このようなことを考慮し、パリティビット８２を入れるブロック数（処理単位数）は、システムに依存して設定されるようにすることもできる。
【0167】
なお、図１３に示した例では、図２のＢに示したように、符号化するデータを、ＮビットのブロックとＭビットのブロックに分割して処理する場合を例に挙げて説明したが、図２のＡに示したように、符号化するデータを、Ｎビットのブロックに分割して処理する場合にも適用できる。
【0168】
またＮビットとしては、例えば３２ビットとすることができる。Ｎ＝３２ビットであり、図１３に示したように４ブロック毎に処理される場合、１２８ビットのデータ列が処理されることになる。その１２８ビットのデータ列に対して、４つのブロック毎に１ビットのフラグが付加され、さらにパリティビット８２を４ビットとした場合、１３６ビットのデータ列となる。すなわち、この場合、１２８ビットのデータ列が１３６ビットのデータに変換されたことになる。
【0169】
このように、本技術には、１２８ｂ／１３６ｂ符号化方式を適用することもできる。
【0170】
このように、フラグに誤りがないか否かを、受信側で判定できるようにすることで、符号化や復号に対する信頼性を高めることができる。
【0171】
＜他のシステム構成例＞
図１４は、データ処理システムの他の構成例を示す図である。図１４に示したデータ処理システム１は、図１に示したデータ処理システム１と比較し、エンコーダ１３とセレクタ１４が追加された構成とされている点が異なり、他の部分は同様である。
図１４は、データ処理システムの他の構成例を示す図である。図１４に示したデータ処理システム１は、図１に示したデータ処理システム１と比較し、エンコーダ１３とセレクタ１４が追加された構成とされている点が異なり、他の部分は同様である。
【0172】
図１４に示したデータ処理システム１は、上記したデータを反転する符号化（以下、適宜、反転符号化と記述する）を行うエンコーダ１１と、反転符号化以外の符号化を行うエンコーダ１３とを備える。また、エンコーダ１１でエンコードされたデータ列を送信するか、エンコーダ１３でエンコードされたデータ列を送信するかを選択するセレクタ１４を備える構成とされている。
【0173】
エンコーダ１３は、例えば、８ｂ／１０ｂ符号化方式、６４ｂ／６６ｂ符号化方式、６４ｂ／６７ｂ符号化方式などの符号化方式を適用して符号化を行う。なお、図１４では、エンコーダ１３を１つだけ図示しているが、これらの符号化方式に対応して複数設けても良い。
【0174】
セレクタ１４は、エンコーダ１１からの出力、またはエンコーダ１３からの出力を切り替えて出力する。セレクタ１４は、外部の回路から供給される制御信号により出力を切り替える。また制御信号は、ユーザにより選択（設定）された符号化方式を表す信号であっても良い。
【0175】
なお、図１４に示したデータ処理システム１は、エンコーダ１１またはエンコーダ１３からの符号化データを選択する位置に、セレクタ１４が設けられている例を示したが、換言すれば、エンコーダ１１とエンコーダ１３の後段に、セレクタ１４が設けられている例を示したが、エンコーダ１１とエンコーダ１３の前段に、セレクタ１４が設けられている構成とすることもできる。すなわち、入力されたデータの供給先として、エンコーダ１１またはエンコーダ１３を選択する選択部として、セレクタ１４が設けられていても良い。
【0176】
また、エンコーダ１１とエンコーダ１３の前段と後段に、それぞれセレクタ１４を設ける構成としても良い。エンコーダ１１とエンコーダ１３の前段に設けられているセレクタ１４は、外部からの制御信号に基づき、入力されたデータを、エンコーダ１１またはエンコーダ１３に供給する。
【0177】
エンコーダ１１とエンコーダ１３の後段に設けられたセレクタ１４は、入力されたデータの供給先に設定されたエンコーダ１１またはエンコーダ１３からの出力を選択するセレクタ１４として機能する。
【0178】
またエンコードを行わないエンコーダ１１またはエンコーダ１３には、電力が供給されないようにし、電力の消費が抑制される構成とすることもできる。
【0179】
また、エンコーダ１１とデコーダ１２は、入力されるデータの有効データ量に応じて、データの付加や削除を行う調整部が設けられていても良い。付加されるデータは、例えば、Pad Codeであっても良い。なお、Pad Codeとは、例えば、後述するSLVS-EC規格に図１４に示したシステムを適用した場合に、画素データ帯域とPHY伝送帯域の差を埋めるためにペイロードデータ中に挿入されるシンボル群であり、このようなデータを付加するデータとして用いることができる。
【0180】
このような構成とすることで、符号化データの供給を受ける側が対応している復号方式に対応した符号化方式で符号化を行い、符号化データを生成し、供給することができる。
【0181】
図１４に示したデータ処理システム１においては、デコーダ１２側は、１つのデコーダしか図示していないが、エンコーダ側と同じく、エンコーダ１１の符号化方式に対応したデコーダ１２や、エンコーダ１３の符号化方式に対応したデコーダ１２など、複数のデコーダ１２を備える構成とすることもできる。また、複数のデコーダ１２のうちの１つにデコーダ１２に対して符号化データを供給するセレクタ、または複数のデコーダ１２のうちの１つのデコーダ１２からの復号されたデータを選択するセレクタを備える構成とすることもできる。
【0182】
このように復号側も、複数のデコーダ１２やセレクタを備える構成とした場合、セレクタに対する制御信号は外部の回路から入力されるものであっても良いし、ユーザによる設定に応じて入力されるものであっても良い。また、符号化する側で、符号化を行うとき、符号化方式を表す識別子を符号化データに付加するようにし、その識別子が、セレクタに供給されるようにしても良い。
【0183】
＜SLVS-EC規格について＞
上記した符号化や復号、換言すれば、図１に示したシステムは、以下に説明するSLVS-EC(Scalable Low Voltage Signaling-Embedded Clock)規格における符号化や復号を行う部分に適用できる。そこで、以下に、SLVS-EC規格について説明を加える。
上記した符号化や復号、換言すれば、図１に示したシステムは、以下に説明するSLVS-EC(Scalable Low Voltage Signaling-Embedded Clock)規格における符号化や復号を行う部分に適用できる。そこで、以下に、SLVS-EC規格について説明を加える。
【0184】
イメージセンサのインタフェースの規格としてSLVS-EC規格がある。SLVS-EC規格の伝送方式は、送信側においてクロックを重畳した形でデータを送信し、受信側においてクロックを再生してデータを復調・復号する方式である。
【0185】
＜伝送システムの構成例＞
図１５は、伝送システムの構成例を示す図である。図１５の伝送システム１００は、イメージセンサ１１１とＤＳＰ１１２から構成される。イメージセンサ１１１とＤＳＰ１１２はそれぞれ異なるLSI(Large Scale Integrated Circuit)により構成され、デジタルカメラや携帯電話機などの、撮像機能を有する同じ撮像装置内に設けられる。イメージセンサ１１１には撮像部１２１と１つの送信部１２２が設けられ、ＤＳＰ１１２には１つの受信部１３１と画像処理部１３２が設けられている。
図１５は、伝送システムの構成例を示す図である。図１５の伝送システム１００は、イメージセンサ１１１とＤＳＰ１１２から構成される。イメージセンサ１１１とＤＳＰ１１２はそれぞれ異なるLSI(Large Scale Integrated Circuit)により構成され、デジタルカメラや携帯電話機などの、撮像機能を有する同じ撮像装置内に設けられる。イメージセンサ１１１には撮像部１２１と１つの送信部１２２が設けられ、ＤＳＰ１１２には１つの受信部１３１と画像処理部１３２が設けられている。
【0186】
イメージセンサ１１１の撮像部１２１は、CMOS(Complementary Metal Oxide Semiconductor)などの撮像素子よりなり、レンズを介して受光した光の光電変換を行う。また、撮像部１２１は、光電変換によって得られた信号のA/D変換などを行い、１フレームの画像を構成する画素データを、１画素のデータずつ順に送信部１２２に出力する。
【0187】
送信部１２２は、撮像部１２１から供給された各画素のデータを、例えば撮像部１２１から供給された順に複数の伝送路に割り当て、複数の伝送路を介して並列にＤＳＰ１１２に送信する。図１５の例においては、８本の伝送路を用いて画素データの伝送が行われている。イメージセンサ１１１とＤＳＰ１１２の間の伝送路は有線の伝送路であってもよいし、無線の伝送路であってもよい。以下、適宜、イメージセンサ１１１とＤＳＰ１１２の間の伝送路をレーン（Lane）という。
【0188】
ＤＳＰ１１２の受信部１３１は、８本のレーンを介して送信部１２２から伝送されてきた画素データを受信し、各画素のデータを順に画像処理部１３２に出力する。
【0189】
画像処理部１３２は、受信部１３１から供給された画素データに基づいて１フレームの画像を生成し、生成した画像を用いて各種の画像処理を行う。イメージセンサ１１１からＤＳＰ１１２に伝送される画像データはRAWデータであり、画像処理部１３２においては、画像データの圧縮、画像の表示、記録媒体に対する画像データの記録などの各種の処理が行われる。
【0190】
＜フレームフォーマット＞
図１６は、イメージセンサ１１１－ＤＳＰ１１２間で１フレームの画像データを伝送するのに用いられるフォーマットの例を示す図である。
図１６は、イメージセンサ１１１－ＤＳＰ１１２間で１フレームの画像データを伝送するのに用いられるフォーマットの例を示す図である。
【0191】
有効画素領域Ａ１は、撮像部１２１により撮像された１フレームの画像の有効画素の領域である。有効画素領域Ａ１の左側には、垂直方向の画素数が有効画素領域Ａ１の垂直方向の画素数と同じであるマージン領域Ａ２が設定される。
【0192】
有効画素領域Ａ１の上側には、水平方向の画素数が、有効画素領域Ａ１とマージン領域Ａ２全体の水平方向の画素数と同じである前ダミー領域Ａ３が設定される。図１６の例においては、前ダミー領域Ａ３にはEmbedded Dataが挿入されている。Embedded Dataは、シャッタスピード、絞り値、ゲインなどの、撮像部１２１による撮像に関する設定値の情報が含まれる。後ダミー領域Ａ４にEmbedded Dataが挿入されることもある。
【0193】
有効画素領域Ａ１の下側には、水平方向の画素数が、有効画素領域Ａ１とマージン領域Ａ２全体の水平方向の画素数と同じである後ダミー領域Ａ４が設定される。
【0194】
有効画素領域Ａ１、マージン領域Ａ２、前ダミー領域Ａ３、および後ダミー領域Ａ４から画像データ領域Ａ１１が構成される。
【0195】
画像データ領域Ａ１１を構成する各ラインの前にはヘッダが付加され、ヘッダの前にはStart Codeが付加される。また、画像データ領域Ａ１１を構成する各ラインの後ろにはフッタがオプションで付加され、フッタの後ろにはEnd Codeなどの後述する制御コードが付加される。フッタが付加されない場合、画像データ領域Ａ１１を構成する各ラインの後ろにEnd Codeなどの制御コードが付加される。
【0196】
撮像部１２１により撮像された１フレームの画像をイメージセンサ１１１からＤＳＰ１１２に伝送する毎に、図１６に示すフォーマットのデータ全体が伝送データとして伝送される。
【0197】
図１６の上側の帯は下側に示す伝送データの伝送に用いられるパケットの構造を示している。水平方向の画素の並びをラインとすると、パケットのペイロードには、画像データ領域Ａ１１の１ラインを構成する画素のデータが格納される。１フレームの画像データ全体の伝送は、画像データ領域Ａ１１の垂直方向の画素数以上の数のパケットを用いて行われることになる。
【0198】
１ライン分の画素データが格納されたペイロードに、ヘッダとフッタが付加されることによって１パケットが構成される。後に詳述するように、ヘッダには、Frame Start, Frame End, Line Valid, Line Number, ECCなどの、ペイロードに格納されている画素データの付加的な情報が含まれる。各パケットには、制御コードであるStart CodeとEnd Codeが少なくとも付加される。
【0199】
このように、１フレームの画像を構成する画素データをライン毎に伝送するフォーマットを採用することによって、ヘッダ等の付加的な情報やStart Code, End Codeなどの制御コードをライン毎のブランキング期間中に伝送することが可能になる。
【0200】
＜送信部１２２と受信部１３１の構成＞
図１７は、送信部１２２と受信部１３１の構成例を示す図である。
図１７は、送信部１２２と受信部１３１の構成例を示す図である。
【0201】
図１７の左側に破線で囲んで示す構成が送信部１２２の構成であり、右側に破線で囲んで示す構成が受信部１３１の構成である。送信部１２２と受信部１３１は、それぞれ、リンクレイヤの構成と物理レイヤの構成からなる。実線Ｌ２０１より上側に示す構成がリンクレイヤの構成であり、実線Ｌ２０１より下側に示す構成が物理レイヤの構成である。
【0202】
なお、実線Ｌ１０１の上に示す構成はアプリケーションレイヤの構成である。システム制御部１５１、フレームデータ入力部１５２、およびレジスタ１５３は撮像部１２１において実現される。システム制御部１５１は、送信部１２２のLINK-TXプロトコル管理部１６１と通信を行い、フレームフォーマットに関する情報を提供するなどして画像データの伝送を制御する。フレームデータ入力部１５２は、ユーザによる指示などに応じて撮像を行い、撮像を行うことによって得られた画像を構成する各画素のデータを送信部１２２のPixel to Byte変換部１６２に供給する。レジスタ１５３は、Pixel to Byte変換のビット数やLane数等の情報を記憶する。レジスタ１５３に記憶されている情報に従って画像データの送信処理が行われる。
【0203】
また、アプリケーションレイヤの構成のうちのフレームデータ出力部２４１、レジスタ２４２、およびシステム制御部２４３は画像処理部１３２において実現される。フレームデータ出力部２４１は、受信部１３１から供給された各ラインの画素データに基づいて１フレームの画像を生成し、出力する。フレームデータ出力部２４１から出力された画像を用いて各種の処理が行われる。レジスタ２４２は、Byte to Pixel変換のビット数やLane数などの、画像データの受信に関する各種の設定値を記憶する。レジスタ２４２に記憶されている情報に従って画像データの受信処理が行われる。システム制御部２４３は、LINK-RXプロトコル管理部２２１と通信を行い、モードチェンジ等のシーケンスを制御する。
【0204】
＜送信部１２２のリンクレイヤの構成＞
はじめに、送信部１２２のリンクレイヤの構成について説明する。
はじめに、送信部１２２のリンクレイヤの構成について説明する。
【0205】
送信部１２２には、リンクレイヤの構成として、LINK-TXプロトコル管理部１６１、Pixel to Byte変換部１６２、ペイロードECC挿入部１６３、パケット生成部１６４、およびレーン分配部１６５が設けられる。LINK-TXプロトコル管理部１６１は、状態制御部１７１、ヘッダ生成部１７２、データ挿入部１７３、およびフッタ生成部１７４から構成される。
【0206】
LINK-TXプロトコル管理部１６１の状態制御部１７１は、送信部１２２のリンクレイヤの状態を管理する。
【0207】
ヘッダ生成部１７２は、１ライン分の画素データが格納されたペイロードに付加されるヘッダを生成し、パケット生成部１６４に出力する。
【0208】
図１８は、ヘッダ生成部１７２により生成されるヘッダの構造を示す図である。
【0209】
上記したように、１パケット全体は、ヘッダと、１ライン分の画素データであるペイロードデータから構成される。パケットにはフッタが付加されることもある。ヘッダは、ヘッダ情報とHeader ECCから構成される。
【0210】
ヘッダ情報には、Frame Start, Frame End, Line Valid, Line Number, Reservedが含まれる。各情報の内容と情報量を図１９に示す。
【0211】
Frame Startは、フレームの先頭を示す１ビットの情報である。図１６の画像データ領域Ａ１１の１ライン目の画素データの伝送に用いられるパケットのヘッダのFrame Startには１の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのFrame Startには０の値が設定される。
【0212】
Frame Endは、フレームの終端を示す１ビットの情報である。有効画素領域Ａ１の終端ラインの画素データをペイロードに含むパケットのヘッダのFrame Endには１の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのFrame Endには０の値が設定される。
【0213】
Frame StartとFrame Endが、フレームに関する情報であるフレーム情報となる。
【0214】
Line Validは、ペイロードに格納されている画素データのラインが有効画素のラインであるのか否かを表す１ビットの情報である。有効画素領域Ａ１内のラインの画素データの伝送に用いられるパケットのヘッダのLine Validには１の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのLine Validには０の値が設定される。
【0215】
Line Numberは、ペイロードに格納されている画素データにより構成されるラインのライン番号を表す１３ビットの情報である。
【0216】
Line ValidとLine Numberが、ラインに関する情報であるライン情報となる。
【0217】
Reservedは拡張用の32ビットの領域である。ヘッダ情報全体のデータ量は６バイトになる。
【0218】
図１８に示すように、ヘッダ情報に続けて配置されるHeader ECCには、６バイトのヘッダ情報に基づいて計算された２バイトの誤り検出符号であるCRC(Cyclic Redundancy Check)符号が含まれる。また、Header ECCには、CRC符号に続けて、ヘッダ情報とCRC符号の組である８バイトの情報と同じ情報が２つ含まれる。
【0219】
すなわち、１つのパケットのヘッダには、同じヘッダ情報とCRC符号の組が３つ含まれる。ヘッダ全体のデータ量は、１組目のヘッダ情報とCRC符号の組の８バイトと、２組目のヘッダ情報とCRC符号の組の８バイトと、３組目のヘッダ情報とCRC符号の組の８バイトとの、あわせて２４バイトになる。
【0220】
図２０は、ヘッダ情報とCRC符号の１つの組を構成する８バイトのビット配列の例を示す図である。
【0221】
ヘッダを構成する８バイトのうちの１番目の１バイトであるバイトＨ７には、１ビット目から順に、Frame Start, Frame End, Line Validの各１ビットと、Line Numberの１３ビットのうちの１～５ビット目が含まれる。また、２番目の１バイトであるバイトＨ６には、Line Numberの１３ビットのうちの６～１３ビット目が含まれる。
【0222】
３番目の１バイトであるバイトＨ５から６番目の１バイトであるバイトＨ２がReservedとなる。７番目の１バイトであるバイトＨ１と８番目の１バイトであるバイトＨ０にはCRC符号の各ビットが含まれる。
【0223】
図１７の説明に戻り、ヘッダ生成部１７２は、システム制御部１５１による制御に従ってヘッダ情報を生成する。例えば、システム制御部１５１からは、フレームデータ入力部１５２が出力する画素データのライン番号を表す情報や、フレームの先頭、終端を表す情報が供給される。
【0224】
また、ヘッダ生成部１７２は、ヘッダ情報を生成多項式に適用してCRC符号を計算する。ヘッダ情報に付加されるCRC符号の生成多項式は例えば下式（１）により表される。
【数1】
【0225】
ヘッダ生成部１７２は、ヘッダ情報にCRC符号を付加することによってヘッダ情報とCRC符号の組を生成し、同じヘッダ情報とCRC符号の組を３組繰り返して配置することによってヘッダを生成する。ヘッダ生成部１７２は、生成したヘッダをパケット生成部１６４に出力する。
【0226】
データ挿入部１７３は、スタッフィング（stuffing）に用いられるデータを生成し、Pixel to Byte変換部１６２とレーン分配部１６５に出力する。Pixel to Byte変換部１６２に供給されたスタッフィングデータであるペイロードスタッフィングデータは、Pixel to Byte変換後の画素データに付加され、ペイロードに格納される画素データのデータ量の調整に用いられる。また、レーン分配部１６５に供給されたスタッフィングデータであるレーンスタッフィングデータは、レーン割り当て後のデータに付加され、レーン間のデータ量の調整に用いられる。
【0227】
フッタ生成部１７４は、システム制御部１５１による制御に応じて、適宜、ペイロードデータを生成多項式に適用して３２ビットのCRC符号を計算し、計算により求めたCRC符号をフッタとしてパケット生成部１６４に出力する。フッタとして付加されるCRC符号の生成多項式は例えば下式（２）により表される。
【数2】
【0228】
Pixel to Byte変換部１６２は、フレームデータ入力部１５２から供給された画素データを取得し、各画素のデータを１バイト単位のデータに変換するPixel to Byte変換を行う。例えば、撮像部１２１により撮像された画像の各画素の画素値（RGB）は、８ビット、１０ビット、１２ビット、１４ビット、１６ビットのうちのいずれかのビット数で表される。
【0229】
図２１は、各画素の画素値が８ビットで表される場合のPixel to Byte変換の例を示す図である。
【0230】
Data［0］がLSBを表し、数字の最も大きいData［7］がMSBを表す。白抜き矢印で示すように、この場合、画素Nの画素値を表すData［7］～［0］の８ビットは、Data［7］～［0］からなるByte Nに変換される。各画素の画素値が８ビットで表される場合、Pixel to Byte変換後のバイト単位のデータの数は、画素の数と同じ数になる。
【0231】
図２２は、各画素の画素値が１０ビットで表される場合のPixel to Byte変換の例を示す図である。
【0232】
この場合、画素Nの画素値を表すData［9］～［0］の１０ビットは、Data［9］～［2］からなるByte 1.25*Nに変換される。
【0233】
画素N+1～N+3についても同様に、それぞれの画素値を表すData［9］～［0］の１０ビットが、Data［9］～［2］からなるByte 1.25*N+1～Byte 1.25*N+3に変換される。また、画素N～N+3のそれぞれの下位のビットであるData［1］とData［0］が集められてByte 1.25*N+4に変換される。各画素の画素値が１０ビットで表される場合、Pixel to Byte変換後のバイト単位のデータの数は、画素の数の1.25倍の数になる。
【0234】
図２３は、各画素の画素値が１２ビットで表される場合のPixel to Byte変換の例を示す図である。
【0235】
この場合、画素Nの画素値を表すData［11］～［0］の１２ビットは、Data［11］～［4］からなるByte 1.5*Nに変換される。
【0236】
画素N+1についても同様に、画素N+1の画素値を表すData［11］～［0］の１２ビットが、Data［11］～［4］からなるByte 1.5*N+1に変換される。また、画素Nと画素N+1のそれぞれの下位のビットであるData［3］～［0］が集められてByte 1.5*N+2に変換される。各画素の画素値が１２ビットで表される場合、Pixel to Byte変換後のバイト単位のデータの数は、画素の数の1.5倍の数になる。
【0237】
図２４は、各画素の画素値が１４ビットで表される場合のPixel to Byte変換の例を示す図である。
【0238】
この場合、画素Nの画素値を表すData［13］～［0］の１４ビットは、Data［13］～［6］からなるByte 1.75*Nに変換される。
【0239】
画素N+1～N+3についても同様に、それぞれの画素値を表すData［13］～［0］の１４ビットが、Data［13］～［6］からなるByte 1.75*N+1～Byte 1.75*N+3に変換される。また、画素N～N+3のビットのうちの残ったビットが下位のビットから順に集められ、例えば、画素NのビットであるData［5］～［0］と、画素N+1のビットであるData［5］,［4］がByte 1.75*N+4に変換される。
【0240】
同様に、画素N+1のビットであるData［3］～［0］と、画素N+2のビットであるData［5］～［2］がByte 1.75*N+5に変換され、画素N+2のビットであるData［1］,［0］と、画素N+3のビットであるData［5］～［0］がByte 1.75*N+6に変換される。各画素の画素値が１４ビットで表される場合、Pixel to Byte変換後のバイト単位のデータの数は、画素の数の1.75倍の数になる。
【0241】
図２５は、各画素の画素値が１６ビットで表される場合のPixel to Byte変換の例を示す図である。
【0242】
この場合、画素Nの画素値を表すData［15］～［0］の１６ビットは、Data［15］～［8］からなるByte 2*NとData［7］～［0］からなるByte 2*N+1に変換される。各画素の画素値が１６ビットで表される場合、Pixel to Byte変換後のバイト単位のデータの数は、画素の数の2倍の数になる。
【0243】
図１７のPixel to Byte変換部１６２は、このようなPixel to Byte変換を例えばラインの左端の画素から順に各画素を対象として行う。また、Pixel to Byte変換部１６２は、Pixel to Byte変換によって得られたバイト単位の画素データに、データ挿入部１７３から供給されたペイロードスタッフィングデータを付加することによってペイロードデータを生成し、ペイロードECC挿入部１６３に出力する。
【0244】
図２６は、ペイロードデータの例を示す図である。
【0245】
図２６は、各画素の画素値が１０ビットで表される場合のPixel to Byte変換によって得られた画素データを含むペイロードデータを示している。色を付していない１つのブロックが、Pixel to Byte変換後のバイト単位の画素データを表す。また、色を付している１つのブロックが、データ挿入部１７３により生成されたペイロードスタッフィングデータを表す。
【0246】
Pixel to Byte変換後の画素データは、変換によって得られた順に、所定の数のグループにグループ化される。図２６の例においては、各画素データがグループ０～１５の１６グループにグループ化されており、画素Ｐ０のMSBを含む画素データがグループ０に割り当てられ、画素Ｐ１のMSBを含む画素データがグループ１に割り当てられている。また、画素Ｐ２のMSBを含む画素データがグループ２に割り当てられ、画素Ｐ３のMSBを含む画素データがグループ３に割り当てられ、画素Ｐ０～Ｐ３のLSBを含む画素データがグループ４に割り当てられている。
【0247】
画素Ｐ４のMSBを含む画素データ以降の画素データについても、グループ５以降の各グループに順に割り当てられる。ある画素データがグループ１５に割り当てられたとき、それ以降の画素データは、グループ０以降の各グループに順に割り当てられる。なお、画素データを表すブロックのうち、３本の破線が内側に付されているブロックは、Pixel to Byte変換時に、画素N～N+3のLSBを含むようにして生成されたバイト単位の画素データを表す。
【0248】
送信部１２２のリンクレイヤにおいては、このようにしてグループ化が行われた後、クロック信号によって規定される期間毎に、各グループにおいて同じ位置にある画素データを対象として処理が並行して行われる。すなわち、図２６に示すように１６のグループに画素データが割り当てられた場合、各列に並ぶ１６の画素データを同じ期間内に処理するようにして画素データの処理が進められる。
【0249】
上記したように、１つのパケットのペイロードには１ラインの画素データが含まれる。図２６に示す画素データ全体が、１ラインを構成する画素データである。ここでは、図１６の有効画素領域Ａ１の画素データの処理について説明しているが、マージン領域Ａ２等の他の領域の画素データについても有効画素領域Ａ１の画素データとともに処理される。
【0250】
１ライン分の画素データがグループ化された後、各グループのデータ長が同じ長さになるように、ペイロードスタッフィングデータが付加される。ペイロードスタッフィングデータは１バイトのデータである。
【0251】
図２６の例においては、グループ０の画素データにはペイロードスタッフィングデータが付加されず、破線で囲んで示すように、グループ１～１５の各画素データには、終端にペイロードスタッフィングデータが１つずつ付加されている。画素データとスタッフィングデータからなるペイロードデータのデータ長（Byte）は下式（３）により表される。
【数3】
【0252】
式（３）のLineLengthはラインの画素数を表し、BitPixは１画素の画素値を表すビット数を表す。PayloadStuffingはペイロードスタッフィングデータの数を表す。
【0253】
【0254】
図２７は、ペイロードデータの他の例を示す図である。
【0255】
図２７は、各画素の画素値が１２ビットで表される場合のPixel to Byte変換によって得られた画素データを含むペイロードデータを示している。
【0256】
図２７の例においては、画素Ｐ０のMSBを含む画素データがグループ０に割り当てられ、画素Ｐ１のMSBを含む画素データがグループ１に割り当てられ、画素Ｐ０と画素Ｐ１のLSBを含む画素データがグループ２に割り当てられている。画素Ｐ２のMSBを含む画素データ以降の画素データについても、グループ３以降の各グループに順に割り当てられる。画素データを表すブロックのうち、１本の破線が内側に付されているブロックは、Pixel to Byte変換時に、画素Nと画素N+1のLSBを含むようにして生成されたバイト単位の画素データを表す。
【0257】
図２７の例においては、グループ０とグループ１の画素データにはペイロードスタッフィングデータが付加されず、グループ２～１５の各画素データには、終端にペイロードスタッフィングデータが１つずつ付加されている。
【0258】
このような構成を有するペイロードデータがPixel to Byte変換部１６２からペイロードECC挿入部１６３に供給される。
【0259】
ペイロードECC挿入部１６３は、Pixel to Byte変換部１６２から供給されたペイロードデータに基づいて、ペイロードデータの誤り訂正に用いられる誤り訂正符号を計算し、計算により求めた誤り訂正符号であるパリティをペイロードデータに挿入する。誤り訂正符号として、例えばリードソロモン符号が用いられる。なお、誤り訂正符号の挿入はオプションであり、例えば、ペイロードECC挿入部１６３によるパリティの挿入と、フッタ生成部１７４によるフッタの付加はいずれか一方のみを行うことが可能とされる。
【0260】
図２８は、パリティが挿入されたペイロードデータの例を示す図である。
【0261】
図２８に示すペイロードデータは、図２７を参照して説明した、各画素の画素値が１２ビットで表される場合のPixel to Byte変換によって得られた画素データを含むペイロードデータである。斜線を付して示すブロックがパリティを表す。
【0262】
図２８の例においては、グループ０～１５の各グループの先頭の画素データから順に１４個選択され、選択された２２４個（２２４バイト）の画素データに基づいて２バイトのパリティが求められている。２バイトのパリティが、その計算に用いられた２２４個の画素データに続けてグループ０，１の１５番目のデータとして挿入され、２２４個の画素データと２バイトのパリティから１つ目のBasic Blockが形成される。
【0263】
このように、ペイロードECC挿入部１６３においては、基本的に、２２４個の画素データに基づいて２バイトのパリティが生成され、２２４個の画素データに続けて挿入される。
【0264】
また、図２８の例においては、１つ目のBasic Blockに続く２２４個の画素データが各グループから順に選択され、選択された２２４個の画素データに基づいて２バイトのパリティが求められている。２バイトのパリティが、その計算に用いられた２２４個の画素データに続けてグループ２，３の２９番目のデータとして挿入され、２２４個の画素データと２バイトのパリティから２つ目のBasic Blockが形成される。
【0265】
あるBasic Blockに続く画素データとペイロードスタッフィングデータの数である16×Mが２２４に満たない場合、残っている16×M個のブロック（画素データとペイロードスタッフィングデータ）に基づいて２バイトのパリティが求められる。また、求められた２バイトのパリティがペイロードスタッフィングデータに続けて挿入され、16×M個のブロックと２バイトのパリティからExtra Blockが形成される。
【0266】
ペイロードECC挿入部１６３は、パリティを挿入したペイロードデータをパケット生成部１６４に出力する。パリティの挿入が行われない場合、Pixel to Byte変換部１６２からペイロードECC挿入部１６３に供給されたペイロードデータは、そのままパケット生成部１６４に出力される。
【0267】
パケット生成部１６４は、ペイロードECC挿入部１６３から供給されたペイロードデータに、ヘッダ生成部１７２により生成されたヘッダを付加することによってパケットを生成する。フッタ生成部１７４によりフッタの生成が行われている場合、パケット生成部１６４は、ペイロードデータにフッタを付加することも行う。
【0268】
図２９は、ペイロードデータにヘッダを付加した状態を示す図である。
【0269】
Ｈ７～Ｈ０の文字を付して示す２４個のブロックは、ヘッダ情報、またはヘッダ情報のCRC符号である、バイト単位のヘッダデータを表す。図１８を参照して説明したように１つのパケットのヘッダには、ヘッダ情報とCRC符号の組が３組含まれる。
【0270】
例えばヘッダデータＨ７～Ｈ２はヘッダ情報（６バイト）であり、ヘッダデータＨ１，Ｈ０はCRC符号（２バイト）である。
【0271】
図２９の例においては、グループ０のペイロードデータには１つのヘッダデータＨ７が付加され、グループ１のペイロードデータには１つのヘッダデータＨ６が付加されている。グループ２のペイロードデータには１つのヘッダデータＨ５が付加され、グループ３のペイロードデータには１つのヘッダデータＨ４が付加されている。グループ４のペイロードデータには１つのヘッダデータＨ３が付加され、グループ５のペイロードデータには１つのヘッダデータＨ２が付加されている。グループ６のペイロードデータには１つのヘッダデータＨ１が付加され、グループ７のペイロードデータには１つのヘッダデータＨ０が付加されている。
【0272】
また、図２９の例においては、グループ８のペイロードデータには２つのヘッダデータＨ７が付加され、グループ９のペイロードデータには２つのヘッダデータＨ６が付加されている。グループ１０のペイロードデータには２つのヘッダデータＨ５が付加され、グループ１１のペイロードデータには２つのヘッダデータＨ４が付加されている。グループ１２のペイロードデータには２つのヘッダデータＨ３が付加され、グループ１３のペイロードデータには２つのヘッダデータＨ２が付加されている。グループ１４のペイロードデータには２つのヘッダデータＨ１が付加され、グループ１５のペイロードデータには２つのヘッダデータＨ０が付加されている。
【0273】
図３０は、ペイロードデータにヘッダとフッタを付加した状態を示す図である。
【0274】
Ｆ３～Ｆ０の文字を付して示す４個のブロックは、フッタとして生成された４バイトのCRC符号であるフッタデータを表す。図３０の例においては、フッタデータＦ３～Ｆ０が、グループ０からグループ３のそれぞれのペイロードデータに付加されている。
【0275】
図３１は、パリティが挿入されたペイロードデータにヘッダを付加した状態を示す図である。
【0276】
【0277】
パケット生成部１６４は、このようにして生成した１パケットを構成するデータであるパケットデータをレーン分配部１６５に出力する。レーン分配部１６５に対しては、ヘッダデータとペイロードデータからなるパケットデータ、ヘッダデータとペイロードデータとフッタデータからなるパケットデータ、または、ヘッダデータと、パリティが挿入されたペイロードデータからなるパケットデータが供給されることになる。図１８のパケット構造は論理的なものであり、リンクレイヤ、物理レイヤにおいては、図１８の構造を有するパケットのデータがバイト単位で処理される。
【0278】
レーン分配部１６５は、パケット生成部１６４から供給されたパケットデータを、先頭のデータから順に、Lane0～7のうちのデータ伝送に用いる各レーンに割り当てる。
【0279】
図３２は、パケットデータの割り当ての例を示す図である。
【0280】
ここでは、ヘッダデータとペイロードデータとフッタデータからなるパケットデータ（図３０）の割り当てについて説明する。Lane0～7の８レーンを用いてデータ伝送を行う場合のパケットデータの割り当ての例を白抜き矢印＃１の先に示す。
【0281】
この場合、ヘッダデータＨ７～Ｈ０の３回繰り返しを構成するそれぞれのヘッダデータは、先頭のヘッダデータから順にLane0～7に割り当てられる。あるヘッダデータがLane7に割り当てられたとき、それ以降のヘッダデータは、Lane0以降の各レーンに順に割り当てられる。Lane0～7の各レーンには同じヘッダデータが３個ずつ割り当てられることになる。
【0282】
また、ペイロードデータは、先頭のペイロードデータから順にLane0～7に割り当てられる。あるペイロードデータがLane7に割り当てられたとき、それ以降のペイロードデータは、Lane0以降の各レーンに順に割り当てられる。
【0283】
フッタデータＦ３～Ｆ０は、先頭のフッタデータから順に各レーンに割り当てられる。図３２の例においては、ペイロードデータを構成する最後のペイロードスタッフィングデータがLane7に割り当てられており、フッタデータＦ３～Ｆ０がLane0～3に１つずつ割り当てられている。
【0284】
黒色を付して示すブロックはデータ挿入部１７３により生成されたレーンスタッフィングデータを表す。レーンスタッフィングデータは、１パケット分のパケットデータが各レーンに割り当てられた後、各レーンに割り当てられるデータ長が同じ長さになるように、データの数が少ないレーンに割り当てられる。レーンスタッフィングデータは１バイトのデータである。図３２の例においては、データの割り当て数の少ないレーンであるLane4～7に対して、レーンスタッフィングデータが１つずつ割り当てられている。
【0285】
パケットデータがヘッダデータとペイロードデータとフッタデータからなる場合のレーンスタッフィングデータの数は下式（５）により表される。
【数5】
【0286】
式（５）のLaneNumはレーンの数を表し、PayloadLengthはペイロードデータ長（バイト）を表す。また、FooterLengthはフッタ長（バイト）を表す。
【0287】
また、パケットデータが、ヘッダデータと、パリティが挿入されたペイロードデータからなる場合のレーンスタッフィングデータの数は下式（６）により表される。式（６）のParityLengthは、ペイロードに含まれるパリティの総バイト数を表す。
【数6】
【0288】
Lane0～5の６レーンを用いてデータ伝送を行う場合のパケットデータの割り当ての例を白抜き矢印＃２の先に示す。
【0289】
この場合、ヘッダデータＨ７～Ｈ０の３回繰り返しを構成するそれぞれのヘッダデータは、先頭のヘッダデータから順にLane0～5に割り当てられる。あるヘッダデータがLane5に割り当てられたとき、それ以降のヘッダデータは、Lane0以降の各レーンに順に割り当てられる。Lane0～5の各レーンには４個ずつヘッダデータが割り当てられることになる。
【0290】
また、ペイロードデータは、先頭のペイロードデータから順にLane0～5に割り当てられる。あるペイロードデータがLane5に割り当てられたとき、それ以降のペイロードデータは、Lane0以降の各レーンに順に割り当てられる。
【0291】
フッタデータＦ３～Ｆ０は、先頭のフッタデータから順に各レーンに割り当てられる。図３２の例においては、ペイロードデータを構成する最後のペイロードスタッフィングデータがLane1に割り当てられており、フッタデータＦ３～Ｆ０がLane2～5に１つずつ割り当てられている。Lane0～5のパケットデータの数が同じ数であるから、この場合、レーンスタッフィングデータは用いられない。
【0292】
Lane0～3の４レーンを用いてデータ伝送を行う場合のパケットデータの割り当ての例を白抜き矢印＃３の先に示す。
【0293】
この場合、ヘッダデータＨ７～Ｈ０の３回繰り返しを構成するそれぞれのヘッダデータは、先頭のヘッダデータから順にLane0～3に割り当てられる。あるヘッダデータがLane3に割り当てられたとき、それ以降のヘッダデータは、Lane0以降の各レーンに順に割り当てられる。Lane0～3の各レーンには６個ずつヘッダデータが割り当てられることになる。
【0294】
また、ペイロードデータは、先頭のペイロードデータから順にLane0～3に割り当てられる。あるペイロードデータがLane3に割り当てられたとき、それ以降のペイロードデータは、Lane0以降の各レーンに順に割り当てられる。
【0295】
フッタデータＦ３～Ｆ０は、先頭のフッタデータから順に各レーンに割り当てられる。図３２の例においては、ペイロードデータを構成する最後のペイロードスタッフィングデータがLane3に割り当てられており、フッタデータＦ３～Ｆ０がLane0～3に１つずつ割り当てられている。Lane0～3のパケットデータの数が同じ数であるから、この場合、レーンスタッフィングデータは用いられない。
【0296】
レーン分配部１６５は、このようにして各レーンに割り当てたパケットデータを物理レイヤに出力する。以下、Lane0～7の８レーンを用いてデータを伝送する場合について主に説明するが、データ伝送に用いるレーンの数が他の数の場合であっても同様の処理が行われる。
【0297】
＜送信部１２２の物理レイヤの構成＞
次に、送信部１２２の物理レイヤの構成について説明する。
次に、送信部１２２の物理レイヤの構成について説明する。
【0298】
送信部１２２には、物理レイヤの構成として、PHY-TX状態制御部１８１、クロック生成部１８２、信号処理部１８３－０乃至１８３－Ｎが設けられる。信号処理部１８３－０は、制御コード挿入部１９１、8B10Bシンボルエンコーダ１９２、同期部１９３、および送信部１９４から構成される。
【0299】
図１乃至図１３を参照して説明した符号化を行うエンコーダ１１は、8B10Bシンボルエンコーダ１９２の代わりに用いることができる。8B10Bシンボルエンコーダ１９２である場合を先に説明し、エンコーダ１１を8B10Bシンボルエンコーダ１９２の代わりに用いた場合については、図４２以降を参照して説明する。
【0300】
レーン分配部１６５から出力された、Lane0に割り当てられたパケットデータは信号処理部１８３－０に入力され、Lane1に割り当てられたパケットデータは信号処理部１８３－１に入力される。また、LaneNに割り当てられたパケットデータは信号処理部１８３－Ｎに入力される。
【0301】
このように、送信部１２２の物理レイヤには、信号処理部１８３－０乃至１８３－Ｎがレーンの数と同じ数だけ設けられ、各レーンを用いて伝送するパケットデータの処理が、信号処理部１８３－０乃至１８３－Ｎのそれぞれにおいて並行して行われる。信号処理部１８３－０の構成について説明するが、信号処理部１８３－１乃至１８３－Ｎも同様の構成を有する。
【0302】
PHY-TX状態制御部１８１は、信号処理部１８３－０乃至１８３－Ｎの各部を制御する。例えば、信号処理部１８３－０乃至１８３－Ｎにより行われる各処理のタイミングがPHY-TX状態制御部１８１により制御される。
【0303】
クロック生成部１８２は、クロック信号を生成し、信号処理部１８３－０乃至１８３－Ｎのそれぞれの同期部１９３に出力する。
【0304】
信号処理部１８３－０の制御コード挿入部１９１は、レーン分配部１６５から供給されたパケットデータに対して制御コードを付加する。制御コードは、予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表されるコードである。制御コード挿入部１９１により挿入される各シンボルは８ビットのデータである。後段の回路で8B10B変換が施されることによって、制御コード挿入部１９１により挿入された１シンボルは１０ビットのデータになる。一方、受信部１３１においては後述するように受信データに対して10B8B変換が施されるが、受信データに含まれる10B8B変換前の各シンボルは１０ビットのデータであり、10B8B変換後の各シンボルは８ビットのデータになる。
【0305】
図３３は、制御コード挿入部１９１により付加される制御コードの例を示す図である。
【0306】
制御コードには、Idle Code, Start Code, End Code, Pad Code, Sync Code, Deskew Code, Standby Codeがある。
【0307】
Idle Codeは、パケットデータの伝送時以外の期間に繰り返し送信されるシンボル群である。Idle Codeは、8B10B CodeであるD CharacterのD00.0（00000000）で表される。
【0308】
Start Codeは、パケットの開始を示すシンボル群である。上記したように、Start Codeはパケットの前に付加される。Start Codeは、３種類のK Characterの組み合わせであるK28.5, K27.7, K28.2, K27.7の４シンボルで表される。それぞれのK Characterの値を図３４に示す。
【0309】
End Codeは、パケットの終了を示すシンボル群である。上記したように、End Codeはパケットの後ろに付加される。End Codeは、３種類のK Characterの組み合わせであるK28.5, K29.7, K30.7, K29.7の４シンボルで表される。
【0310】
Pad Codeは、画素データ帯域とPHY伝送帯域の差を埋めるためにペイロードデータ中に挿入されるシンボル群である。画素データ帯域は、撮像部１２１から出力され、送信部１２２に入力される画素データの伝送レートであり、PHY伝送帯域は、送信部１２２から送信され、受信部１３１に入力される画素データの伝送レートである。Pad Codeは、４種類のK Characterの組み合わせであるK23.7, K28.4, K28.6, K28.3の４シンボルで表される。
【0311】
図３５は、Pad Codeの挿入の例を示す図である。
【0312】
図３５の上段は、Pad Code挿入前の、各レーンに割り当てられたペイロードデータを示し、下段は、Pad Code挿入後のペイロードデータを示す。図３５の例においては、先頭から３番目の画素データと４番目の画素データの間、６番目の画素データと７番目の画素データの間、１２番目の画素データと１３番目の画素データの間にPad Codeが挿入されている。このように、Pad Codeは、Lane0～7の各レーンのペイロードデータの同じ位置に挿入される。
【0313】
Lane0に割り当てられたペイロードデータに対するPad Codeの挿入は信号処理部１８３－０の制御コード挿入部１９１により行われる。他のレーンに割り当てられたペイロードデータに対するPad Codeの挿入も同様に、信号処理部１８３－１乃至１８３－Ｎにおいてそれぞれ同じタイミングで行われる。Pad Codeの数は、画素データ帯域とPHY伝送帯域の差と、クロック生成部１８２が生成するクロック信号の周波数などに基づいて決定される。
【0314】
このように、Pad Codeは、画素データ帯域が狭く、PHY伝送帯域が広い場合に、双方の帯域の差を調整するために挿入される。例えば、Pad Codeが挿入されることによって、画素データ帯域とPHY伝送帯域の差が一定の範囲内に収まるように調整される。
【0315】
図３３の説明に戻り、Sync Codeは、送信部１２２－受信部１３１間のビット同期、シンボル同期を確保するために用いられるシンボル群である。Sync Codeは、K28.5, Any**の２シンボルで表される。Any**は、どの種類のシンボルが用いられてもよいことを表す。Sync Codeは、例えば送信部１２２－受信部１３１間でパケットデータの伝送が開始される前のトレーニングモード時に繰り返し送信される。
【0316】
Deskew Codeは、レーン間のData Skew、すなわち、受信部１３１の各レーンで受信されるデータの受信タイミングのずれの補正に用いられるシンボル群である。Deskew Codeは、K28.5, Any**の２シンボルで表される。Deskew Codeを用いたレーン間のData Skewの補正については後述する。
【0317】
Standby Codeは、送信部１２２の出力がHigh-Z（ハイインピーダンス）などの状態になり、データ伝送が行われなくなることを受信部１３１に通知するために用いられるシンボル群である。すなわち、Standby Codeは、パケットデータの伝送を終了し、Standby状態になるときに受信部１３１に対して伝送される。Standby Codeは、K28.5, Any**の２シンボルで表される。
【0318】
制御コード挿入部１９１は、このような制御コードを付加したパケットデータを8B10Bシンボルエンコーダ１９２に出力する。
【0319】
図３６は、制御コード挿入後のパケットデータの例を示す図である。
【0320】
図３６に示すように、信号処理部１８３－０乃至１８３－Ｎにおいては、それぞれ、パケットデータの前にStart Codeが付加され、ペイロードデータにPad Codeが挿入される。パケットデータの後ろにはEnd Codeが付加され、End Codeの後ろにDeskew Codeが付加される。図３６の例においては、Deskew Codeの後ろにIdle Codeが付加されている。
【0321】
8B10Bシンボルエンコーダ１９２は、制御コード挿入部１９１から供給されたパケットデータ（制御コードが付加されたパケットデータ）に対して8B10B変換を施し、１０ビット単位のデータに変換したパケットデータを同期部１９３に出力する。
【0322】
同期部１９３は、8B10Bシンボルエンコーダ１９２から供給されたパケットデータの各ビットを、クロック生成部１８２により生成されたクロック信号に従って送信部１９４に出力する。なお、送信部１２２に同期部１９３が設けられないようにしてもよい。この場合、8B10Bシンボルエンコーダ１９２から出力されたパケットデータは、送信部１９４にそのまま供給される。
【0323】
送信部１９４は、Lane0を構成する伝送路を介して、同期部１９３から供給されたパケットデータを受信部１３１に送信する。８レーンを用いてデータ伝送が行われる場合、Lane1～7を構成する伝送路をも用いてパケットデータが受信部１３１に送信される。
【0324】
＜受信部１３１の物理レイヤの構成＞
次に、受信部１３１の物理レイヤの構成について説明する。
次に、受信部１３１の物理レイヤの構成について説明する。
【0325】
受信部１３１には、物理レイヤの構成として、PHY-RX状態制御部２０１、信号処理部２０２－０乃至２０２－Ｎが設けられる。信号処理部２０２－０は、受信部２１１、クロック生成部２１２、同期部２１３、シンボル同期部２１４、10B8Bシンボルデコーダ２１５、スキュー補正部２１６、および制御コード除去部２１７から構成される。
【0326】
図１乃至図１３を参照して説明した復号を行うデコーダ１２は、10B8Bシンボルデコーダ２１５の代わりに用いることができる。10B8Bシンボルデコーダ２１５である場合を先に説明し、デコーダ１２を10B8Bシンボルデコーダ２１５の代わりに用いた場合については、図４２以降を参照して説明する。
【0327】
Lane0を構成する伝送路を介して送信されてきたパケットデータは信号処理部２０２－０に入力され、Lane1を構成する伝送路を介して送信されてきたパケットデータは信号処理部２０２－１に入力される。また、LaneNを構成する伝送路を介して送信されてきたパケットデータは信号処理部２０２－Ｎに入力される。
【0328】
このように、受信部１３１の物理レイヤには、信号処理部２０２－０乃至２０２－Ｎがレーンの数と同じ数だけ設けられ、各レーンを用いて伝送されてきたパケットデータの処理が、信号処理部２０２－０乃至２０２－Ｎのそれぞれにおいて並行して行われる。信号処理部２０２－０の構成について説明するが、信号処理部２０２－１乃至２０２－Ｎも同様の構成を有する。
【0329】
受信部２１１は、Lane0を構成する伝送路を介して送信部１２２から伝送されてきたパケットデータを表す信号を受信し、クロック生成部２１２に出力する。
【0330】
クロック生成部２１２は、受信部２１１から供給された信号のエッジを検出することによってビット同期をとり、エッジの検出周期に基づいてクロック信号を生成する。クロック生成部２１２は、受信部２１１から供給された信号を、クロック信号とともに同期部２１３に出力する。
【0331】
同期部２１３は、クロック生成部２１２により生成されたクロック信号に従って、受信部２１１において受信された信号のサンプリングを行い、サンプリングによって得られたパケットデータをシンボル同期部２１４に出力する。クロック生成部２１２と同期部２１３によりCDR(Clock Data Recovery)の機能が実現される。
【0332】
シンボル同期部２１４は、パケットデータに含まれる制御コードを検出することによって、または制御コードに含まれる一部のシンボルを検出することによってシンボル同期をとる。例えば、シンボル同期部２１４は、Start Code, End Code, Deskew Codeに含まれるK28.5のシンボルを検出し、シンボル同期をとる。シンボル同期部２１４は、各シンボルを表す１０ビット単位のパケットデータを10B8Bシンボルデコーダ２１５に出力する。
【0333】
また、シンボル同期部２１４は、パケットデータの伝送が開始される前のトレーニングモード時に送信部１２２から繰り返し送信されてくるSync Codeに含まれるシンボルの境界を検出することによってシンボル同期をとる。
【0334】
10B8Bシンボルデコーダ２１５は、シンボル同期部２１４から供給された１０ビット単位のパケットデータに対して10B8B変換を施し、８ビット単位のデータに変換したパケットデータをスキュー補正部２１６に出力する。
【0335】
スキュー補正部２１６は、10B8Bシンボルデコーダ２１５から供給されたパケットデータからDeskew Codeを検出する。スキュー補正部２１６によるDeskew Codeの検出タイミングの情報はPHY-RX状態制御部２０１に供給される。
【0336】
また、スキュー補正部２１６は、Deskew Codeのタイミングを、PHY-RX状態制御部２０１から供給された情報により表されるタイミングに合わせるようにしてレーン間のData Skewを補正する。PHY-RX状態制御部２０１からは、信号処理部２０２－０乃至２０２－Ｎのそれぞれにおいて検出されたDeskew Codeのタイミングのうち、最も遅いタイミングを表す情報が供給されてくる。
【0337】
図３７は、Deskew Codeを用いたレーン間のData Skewの補正の例を示す図である。
【0338】
図３７の例においては、Lane0～7の各レーンにおいて、Sync Code, Sync Code,…,Idle Code, Deskew Code, Idle Code, …, Idle Code, Deskew Codeの伝送が行われ、それぞれの制御コードが受信部１３１において受信されている。同じ制御コードの受信タイミングがレーン毎に異なり、レーン間のData Skewが生じている状態になっている。
【0339】
この場合、スキュー補正部２１６は、１つ目のDeskew CodeであるDeskew Code Ｃ１を検出し、Deskew Code Ｃ１の先頭のタイミングを、PHY-RX状態制御部２０１から供給された情報により表される時刻ｔ１に合わせるように補正する。PHY-RX状態制御部２０１からは、Lane0～7の各レーンにおいてDeskew Code Ｃ１が検出されたタイミングのうち、最も遅いタイミングであるLane7においてDeskew Code Ｃ１が検出された時刻ｔ１の情報が供給されてくる。
【0340】
また、スキュー補正部２１６は、２つ目のDeskew CodeであるDeskew Code Ｃ２を検出し、Deskew Code Ｃ２の先頭のタイミングを、PHY-RX状態制御部２０１から供給された情報により表される時刻ｔ２に合わせるように補正する。PHY-RX状態制御部２０１からは、Lane0～7の各レーンにおいてDeskew Code Ｃ２が検出されたタイミングのうち、最も遅いタイミングであるLane7においてDeskew Code Ｃ２が検出された時刻ｔ２の情報が供給されてくる。
【0341】
信号処理部２０２－１乃至２０２－Ｎのそれぞれにおいて同様の処理が行われることによって、図３７の矢印＃１の先に示すようにレーン間のData Skewが補正される。
【0342】
スキュー補正部２１６は、Data Skewを補正したパケットデータを制御コード除去部２１７に出力する。
【0343】
制御コード除去部２１７は、パケットデータに付加された制御コードを除去し、Start CodeからEnd Codeまでの間のデータをパケットデータとしてリンクレイヤに出力する。
【0344】
PHY-RX状態制御部２０１は、信号処理部２０２－０乃至２０２－Ｎの各部を制御し、レーン間のData Skewの補正などを行わせる。また、PHY-RX状態制御部２０１は、所定のレーンで伝送エラーが起きて制御コードが失われた場合、失われた制御コードに代えて、他のレーンで伝送されてきた制御コードを付加することによって制御コードの誤り訂正を行う。
【0345】
＜受信部１３１のリンクレイヤの構成＞
次に、受信部１３１のリンクレイヤの構成について説明する。
次に、受信部１３１のリンクレイヤの構成について説明する。
【0346】
受信部１３１には、リンクレイヤの構成として、LINK-RXプロトコル管理部２２１、レーン統合部２２２、パケット分離部２２３、ペイロードエラー訂正部２２４、およびByte to Pixel変換部２２５が設けられる。LINK-RXプロトコル管理部２２１は、状態制御部２３１、ヘッダエラー訂正部２３２、データ除去部２３３、およびフッタエラー検出部２３４から構成される。
【0347】
レーン統合部２２２は、物理レイヤの信号処理部２０２－０乃至２０２－Ｎから供給されたパケットデータを、送信部１２２のレーン分配部１６５による各レーンへの分配順と逆順で並び替えることによって統合する。
【0348】
例えば、レーン分配部１６５によるパケットデータの分配が図３２の矢印＃１の先に示すようにして行われている場合、各レーンのパケットデータの統合が行われることによって図３２の左側のパケットデータが取得される。各レーンのパケットデータの統合時、データ除去部２３３による制御に従って、レーンスタッフィングデータがレーン統合部２２２により除去される。レーン統合部２２２は、統合したパケットデータをパケット分離部２２３に出力する。
【0349】
パケット分離部２２３は、レーン統合部２２２により統合された１パケット分のパケットデータを、ヘッダデータを構成するパケットデータとペイロードデータを構成するパケットデータに分離する。パケット分離部２２３は、ヘッダデータをヘッダエラー訂正部２３２に出力し、ペイロードデータをペイロードエラー訂正部２２４に出力する。
【0350】
また、パケット分離部２２３は、パケットにフッタが含まれている場合、１パケット分のデータを、ヘッダデータを構成するパケットデータとペイロードデータを構成するパケットデータとフッタデータを構成するパケットデータに分離する。パケット分離部２２３は、ヘッダデータをヘッダエラー訂正部２３２に出力し、ペイロードデータをペイロードエラー訂正部２２４に出力する。また、パケット分離部２２３は、フッタデータをフッタエラー検出部２３４に出力する。
【0351】
ペイロードエラー訂正部２２４は、パケット分離部２２３から供給されたペイロードデータにパリティが挿入されている場合、パリティに基づいて誤り訂正演算を行うことによってペイロードデータのエラーを検出し、検出したエラーの訂正を行う。例えば、図２８に示すようにしてパリティが挿入されている場合、ペイロードエラー訂正部２２４は、１つ目のBasic Blockの最後に挿入されている２つのパリティを用いて、パリティの前にある２２４個の画素データの誤り訂正を行う。
【0352】
ペイロードエラー訂正部２２４は、各Basic Block, Extra Blockを対象として誤り訂正を行うことによって得られた誤り訂正後の画素データをByte to Pixel変換部２２５に出力する。パケット分離部２２３から供給されたペイロードデータにパリティが挿入されていない場合、パケット分離部２２３から供給されたペイロードデータはそのままByte to Pixel変換部２２５に出力される。
【0353】
Byte to Pixel変換部２２５は、ペイロードエラー訂正部２２４から供給されたペイロードデータに含まれるペイロードスタッフィングデータをデータ除去部２３３による制御に従って除去する。
【0354】
また、Byte to Pixel変換部２２５は、ペイロードスタッフィングデータを除去して得られたバイト単位の各画素のデータを、８ビット、１０ビット、１２ビット、１４ビット、または１６ビット単位の画素データに変換するByte to Pixel変換を行う。Byte to Pixel変換部２２５においては、図２１乃至図２５を参照して説明した、送信部１２２のPixel to Byte変換部１６２によるPixel to Byte変換と逆の変換が行われる。
【0355】
Byte to Pixel変換部２２５は、Byte to Pixel変換によって得られた８ビット、１０ビット、１２ビット、１４ビット、または１６ビット単位の画素データをフレームデータ出力部２４１に出力する。フレームデータ出力部２４１においては、例えば、ヘッダ情報のLine Validにより特定される有効画素の各ラインがByte to Pixel変換部２２５により得られた画素データに基づいて生成され、ヘッダ情報のLine Numberに従って各ラインが並べられることによって１フレームの画像が生成される。
【0356】
LINK-RXプロトコル管理部２２１の状態制御部２３１は、受信部１３１のリンクレイヤの状態を管理する。
【0357】
ヘッダエラー訂正部２３２は、パケット分離部２２３から供給されたヘッダデータに基づいてヘッダ情報とCRC符号の組を３組取得する。ヘッダエラー訂正部２３２は、ヘッダ情報とCRC符号の組の各組を対象として、ヘッダ情報のエラーを検出するための演算である誤り検出演算を、そのヘッダ情報と同じ組のCRC符号を用いて行う。
【0358】
また、ヘッダエラー訂正部２３２は、それぞれの組のヘッダ情報の誤り検出結果と、誤り検出演算により求められたデータの比較結果とのうちの少なくともいずれかに基づいて正しいヘッダ情報を推測し、正しいと推測したヘッダ情報と復号結果を出力する。誤り検出演算により求められたデータは、ヘッダ情報にCRCの生成多項式を適用することによって求められた値である。また、復号結果は、復号成功または復号失敗を表す情報である。
【0359】
ヘッダ情報とCRC符号の３つの組をそれぞれ組１、組２、組３とする。この場合、ヘッダエラー訂正部２３２は、組１を対象とした誤り検出演算によって、組１のヘッダ情報にエラーがあるか否か（誤り検出結果）と、誤り検出演算により求められたデータであるデータ１を取得する。また、ヘッダエラー訂正部２３２は、組２を対象とした誤り検出演算によって、組２のヘッダ情報にエラーがあるか否かと、誤り検出演算により求められたデータであるデータ２を取得する。ヘッダエラー訂正部２３２は、組３を対象とした誤り検出演算によって、組３のヘッダ情報にエラーがあるか否かと、誤り検出演算により求められたデータであるデータ３を取得する。
【0360】
また、ヘッダエラー訂正部２３２は、データ１とデータ２が一致するか否か、データ２とデータ３が一致するか否か、データ３とデータ１が一致するか否かをそれぞれ判定する。
【0361】
例えば、ヘッダエラー訂正部２３２は、組１、組２、組３を対象としたいずれの誤り検出演算によっても誤りが検出されず、誤り検出演算によって求められたデータのいずれの比較結果もが一致した場合、復号結果として、復号成功を表す情報を選択する。また、ヘッダエラー訂正部２３２は、いずれのヘッダ情報も正しいと推測し、組１のヘッダ情報、組２のヘッダ情報、組３のヘッダ情報のうちのいずれかを出力情報として選択する。
【0362】
一方、ヘッダエラー訂正部２３２は、組１を対象とした誤り検出演算でだけ誤りが検出されなかった場合、復号結果として、復号成功を表す情報を選択するとともに、組１のヘッダ情報が正しいと推測し、組１のヘッダ情報を出力情報として選択する。
【0363】
また、ヘッダエラー訂正部２３２は、組２を対象とした誤り検出演算でだけ誤りが検出されなかった場合、復号結果として、復号成功を表す情報を選択するとともに、組２のヘッダ情報が正しいと推測し、組２のヘッダ情報を出力情報として選択する。
【0364】
ヘッダエラー訂正部２３２は、組３を対象とした誤り検出演算でだけ誤りが検出されなかった場合、復号結果として、復号成功を表す情報を選択するとともに、組３のヘッダ情報が正しいと推測し、組３のヘッダ情報を出力情報として選択する。
【0365】
ヘッダエラー訂正部２３２は、以上のようにして選択した復号結果と出力情報をレジスタ２４２に出力し、記憶させる。このように、ヘッダエラー訂正部２３２によるヘッダ情報の誤り訂正は、複数のヘッダ情報の中から、エラーのないヘッダ情報が、CRC符号が用いられて検出され、検出されたヘッダ情報が出力されるようにして行われる。
【0366】
データ除去部２３３は、レーン統合部２２２を制御してレーンスタッフィングデータを除去し、Byte to Pixel変換部２２５を制御してペイロードスタッフィングデータを除去する。
【0367】
フッタエラー検出部２３４は、パケット分離部２２３から供給されたフッタデータに基づいて、フッタに格納されたCRC符号を取得する。フッタエラー検出部２３４は、取得したCRC符号を用いて誤り検出演算を行い、ペイロードデータのエラーを検出する。フッタエラー検出部２３４は、誤り検出結果を出力し、レジスタ２４２に記憶させる。
【0368】
＜イメージセンサ１１１とＤＳＰ１１２の動作＞
次に、以上のような構成を有する送信部１２２と受信部１３１の一連の処理について説明する。
次に、以上のような構成を有する送信部１２２と受信部１３１の一連の処理について説明する。
【0369】
はじめに、図３８のフローチャートを参照して、伝送システム１００を有する撮像装置の動作について説明する。図３８の処理は、例えば、撮像装置に設けられたシャッタボタンが押されるなどして撮像の開始が指示されたときに開始される。
【0370】
ステップＳ１０１において、イメージセンサ１１１の撮像部１２１は撮像を行う。撮像部１２１のフレームデータ入力部１５２（図１７）は、撮像によって得られた１フレームの画像を構成する画素データを、１画素のデータずつ順に出力する。
【0371】
ステップＳ１０２において、送信部１２２によりデータ送信処理が行われる。データ送信処理により、１ライン分の画素データをペイロードに格納したパケットが生成され、パケットを構成するパケットデータが受信部１３１に対して送信される。データ送信処理については図３９のフローチャートを参照して後述する。
【0372】
ステップＳ１０３において、受信部１３１によりデータ受信処理が行われる。データ受信処理により、送信部１２２から送信されてきたパケットデータが受信され、ペイロードに格納されている画素データが画像処理部１３２に出力される。データ受信処理については図４０のフローチャートを参照して後述する。
【0373】
ステップＳ１０２において送信部１２２により行われるデータ送信処理と、ステップＳ１０３において受信部１３１により行われるデータ受信処理は、１ライン分の画素データを対象として交互に行われる。すなわち、ある１ラインの画素データがデータ送信処理によって送信されたとき、データ受信処理が行われ、データ受信処理によって１ラインの画素データが受信されたとき、次の１ラインの画素データを対象としてデータ送信処理が行われる。送信部１２２によるデータ送信処理と、受信部１３１によるデータ受信処理は、適宜、時間的に並行して行われることもある。ステップＳ１０４において、画像処理部１３２のフレームデータ出力部２４１は、１フレームの画像を構成する全てのラインの画素データの送受信が終了したか否かを判定し、終了していないと判定した場合、ステップＳ１０２以降の処理を繰り返し行わせる。
【0374】
１フレームの画像を構成する全てのラインの画素データの送受信が終了したとステップＳ１０４において判定した場合、ステップＳ１０５において、画像処理部１３２のフレームデータ出力部２４１は、受信部１３１から供給された画素データに基づいて１フレームの画像を生成する。
【0375】
ステップＳ１０６において、画像処理部１３２は、１フレームの画像を用いて画像処理を行い、処理を終了させる。
【0376】
【0377】
ステップＳ１１１において、ヘッダ生成部１７２は、Frame Start, Frame End, Line Valid, Line Number, Reservedからなるヘッダ情報を生成する。
【0378】
ステップＳ１１２において、ヘッダ生成部１７２は、ヘッダ情報を生成多項式に適用してCRC符号を計算する。
【0379】
ステップＳ１１３において、ヘッダ生成部１７２は、ヘッダ情報にCRC符号を付加することによってヘッダ情報とCRC符号の組を生成し、同じヘッダ情報とCRC符号の組を３組繰り返して配置することによってヘッダを生成する。
【0380】
ステップＳ１１４において、Pixel to Byte変換部１６２は、フレームデータ入力部１５２から供給された画素データを取得し、Pixel to Byte変換を行う。Pixel to Byte変換部１６２は、Pixel to Byte変換によって得られたバイト単位の画素データのグループ化、ペイロードスタッフィングデータの付加などを行うことによって生成したペイロードデータを出力する。ペイロードデータに対しては、適宜、ペイロードECC挿入部１６３によりパリティが挿入される。
【0381】
ステップＳ１１５において、パケット生成部１６４は、１ライン分の画素データを含むペイロードデータと、ヘッダ生成部１７２により生成されたヘッダに基づいてパケットを生成し、１パケットを構成するパケットデータを出力する。
【0382】
ステップＳ１１６において、レーン分配部１６５は、パケット生成部１６４から供給されたパケットデータを、データ伝送に用いられる複数のレーンに割り当てる。
【0383】
ステップＳ１１７において、制御コード挿入部１９１は、レーン分配部１６５から供給されたパケットデータに制御コードを付加する。
【0384】
ステップＳ１１８において、8B10Bシンボルエンコーダ１９２は、制御コードが付加されたパケットデータの8B10B変換を行い、１０ビット単位のデータに変換したパケットデータを出力する。
【0385】
ステップＳ１１９において、同期部１９３は、8B10Bシンボルエンコーダ１９２から供給されたパケットデータを、クロック生成部１８２により生成されたクロック信号に従って出力し、送信部１９４から送信させる。ステップＳ１１７乃至Ｓ１１９の処理は信号処理部１８３－０乃至１８３－Ｎにより並行して行われる。１ライン分の画素データの送信が終了したとき、図３８のステップＳ１０２に戻りそれ以降の処理が行われる。
【0386】
【0387】
ステップＳ１３１において、受信部２１１は、送信部１２２から伝送されてきたパケットデータを表す信号を受信する。ステップＳ１３１乃至Ｓ１３６の処理は信号処理部２０２－０乃至２０２－Ｎにより並行して行われる。
【0388】
ステップＳ１３２において、クロック生成部２１２は、受信部２１１から供給された信号のエッジを検出することによってビット同期をとる。同期部２１３は、受信部２１１において受信された信号のサンプリングを行い、パケットデータをシンボル同期部２１４に出力する。
【0389】
ステップＳ１３３において、シンボル同期部２１４は、パケットデータに含まれる制御コードを検出するなどしてシンボル同期をとる。
【0390】
ステップＳ１３４において、10B8Bシンボルデコーダ２１５は、シンボル同期後のパケットデータに対して10B8B変換を施し、８ビット単位のデータに変換したパケットデータを出力する。
【0391】
ステップＳ１３５において、スキュー補正部２１６は、Deskew Codeを検出し、上記したように、Deskew CodeのタイミングをPHY-RX状態制御部２０１から供給された情報により表されるタイミングに合わせるようにしてレーン間のData Skewを補正する。
【0392】
ステップＳ１３６において、制御コード除去部２１７は、パケットデータに付加された制御コードを除去する。
【0393】
ステップＳ１３７において、レーン統合部２２２は、信号処理部２０２－０乃至２０２－Ｎから供給されたパケットデータを統合する。
【0394】
ステップＳ１３８において、パケット分離部２２３は、レーン統合部２２２により統合されたパケットデータを、ヘッダデータを構成するパケットデータとペイロードデータを構成するパケットデータに分離する。
【0395】
ステップＳ１３９において、ヘッダエラー訂正部２３２は、パケット分離部２２３により分離されたヘッダデータに含まれるヘッダ情報とCRC符号の各組を対象としてCRC符号を用いた誤り検出演算を行う。また、ヘッダエラー訂正部２３２は、各組の誤り検出結果と、誤り検出演算により求められたデータの比較結果とに基づいてエラーのないヘッダ情報を選択し、出力する。
【0396】
ステップＳ１４０において、Byte to Pixel変換部２２５は、ペイロードデータのByte to Pixel変換を行い、８ビット、１０ビット、１２ビット、１４ビット、または１６ビット単位の画素データを出力する。Byte to Pixel変換の対象となるペイロードデータに対しては、適宜、パリティを用いた誤り訂正がペイロードエラー訂正部２２４により行われる。
【0397】
１ライン分の画素データの処理が終了したとき、図３８のステップＳ１０３に戻りそれ以降の処理が行われる。
【0398】
イメージセンサ１１１とＤＳＰ１１２の間でのデータ伝送は、以上のように、１フレームの１ラインが１パケットに相当するパケットフォーマットを用いて行われる。
【0399】
イメージセンサ１１１とＤＳＰ１１２間のデータ伝送に用いられるパケットフォーマットは、ヘッダ情報や、Start Code, End Code等のパケット境界を示す制御コードの伝送を最小限に抑えるフォーマットといえ、伝送効率の低下を防ぐことが可能になる。仮に、１パケットのペイロードに格納される画素データが１ラインより少ないパケットフォーマットを採用した場合、１フレーム全体の画素データを伝送するためにはより多くのパケットを伝送する必要があり、伝送するヘッダ情報や制御コードの数が多くなる分、伝送効率が低下してしまう。
【0400】
また、伝送効率の低下を防ぐことによって伝送レイテンシを抑えることが可能となり、大量の画像データを高速に伝送する必要がある高画素・高フレームレートのインタフェースを実現することができる。
【0401】
伝送の信頼度／冗長度を上げて受信部１３１側で誤り訂正を行うことを前提にしたパケットフォーマットを採用することによって、ヘッダ情報の伝送エラー対策を確保することが可能になる。Frame/Line（V/H）の同期情報等の伝送がヘッダ情報を用いて行われるため、ヘッダ情報が伝送エラーで失われると、システム上、大きな不具合となる可能性があるが、そのようなことを防ぐことができる。
【0402】
また、ヘッダ情報の伝送エラー対策を確保するための実装コストや消費電力の増大を抑えることもできる。すなわち、イメージセンサ１１１とＤＳＰ１１２間のデータ伝送に用いられるパケットフォーマットは、CRC符号が付加されていることで、ヘッダ情報の伝送エラーの有無をＤＳＰ１１２において検出することができるようになっている。また、ヘッダ情報とCRC符号の組を３組伝送することで、ヘッダ情報の伝送エラーが生じた場合にＤＳＰ１１２において正しいヘッダ情報に訂正することができるようになっている。
【0403】
仮に、ヘッダ情報の伝送エラー対策として誤り訂正符号を用いるとした場合、誤り訂正符号の計算を行う回路を送信部１２２に用意するとともに、誤り訂正演算を行う回路を受信部１３１に用意する必要があることになる。ヘッダ情報に付加されるのは誤り検出符号であるCRC符号であるため、誤り訂正に関する演算を行う回路を用意する場合に較べて、回路規模、消費電力を小さくすることができる。また、ヘッダ情報の誤りを検出した場合にヘッダ情報の再送を受信部１３１が送信部１２２に対して要求することも行われないため、再送要求のための逆方向の伝送路を用意する必要がない。
【0404】
冗長度を上げ、8B10Bコードの複数のK Characterを組み合わせて制御コードを構成することによって、制御コードのエラー確率を低減させることができ、これにより、比較的簡単な回路で制御コードの伝送エラー対策を確保することが可能になる。
【0405】
具体的には、Start Codeには３種類のK Characterを４シンボル組み合わせて用いているが、少なくともK28.5以外のシンボルを検出できれば受信部１３１においてStart Codeを特定することができ、伝送エラーに対する耐性が高いといえる。End Codeについても同様である。
【0406】
また、Pad Codeに４種類のK Characterを組み合わせて用いているが、他の制御コードより多くの種類のK Characterを割り当てることによって、他の制御コードよりエラー耐性を上げることが可能になる。すなわち、４種類のうちの１種類のシンボルを検出できれば受信部１３１においてPad Codeを特定することができる。Pad Codeは、伝送頻度がStart CodeやEnd Codeなどよりも高いため、よりエラー耐性を上げることができる構造を持たせている。
【0407】
さらに、レーン毎に、同じ制御コードを同じタイミングで伝送することによって、１つのレーンで伝送エラーが起きて制御コードが失われた場合でも、他のレーンの制御コードを使って、エラーとなった制御コードを再現することができる。
【0408】
また、K Characterの数が限られているため、必要最小限のK Characterを組合せてそれぞれの制御コードを構成するようになされている。例えば、繰り返し送信することによって伝送エラーを比較的許容できるSync Code, Deskew Code, Standby Codeについては、K Characterを追加で割り当てる必要がないようなデータ構造を用いている。
【0409】
再同期させるために必要な制御コードが１パケット（１ライン）毎に割り当てられているため、静電気等の外乱やノイズなどによりビット同期が外れてしまった場合に再同期を迅速にとることができる。また、同期外れによる伝送エラーの影響を最小限に抑えることができる。
【0410】
具体的には、クロック生成部２１２と同期部２１３により実現されるCDRにおいて8B10B変換後のビットデータの遷移／エッジを検出することでビット同期をとることができる。送信部１２２がデータを送り続けていれば、CDRロック時間として想定された期間内でビット同期をとることができることになる。
【0411】
また、シンボル同期が外れてしまった場合でも、特定のK Character（K28.5）をシンボル同期部２１４において検出することによって再同期を迅速にとることができる。K28.5はStart Code, End Code, Deskew Codeにそれぞれ用いられているから、１パケット分のパケットデータの伝送期間中に、３箇所でシンボル同期をとることが可能になる。
【0412】
また、Deskew Codeを用いてレーン間のData Skewを補正することができるようにすることによって、レーン間の同期をとることもできる。
【0413】
リンクレイヤにおいて、１６個ずつなどのグループ単位（図２６の例の場合、１６バイト単位）で各パケットデータが並列処理されるようにすることによって、１クロック周期に１つずつパケットデータを処理する場合に較べて、回路規模やメモリ量を抑えることができる。実装上、パケットデータを１つずつ処理する場合と所定の単位毎にまとめて処理する場合とで、後者の方が回路規模等を抑えることができる。回路規模を抑えることができることによって、消費電力を抑えることも可能になる。
【0414】
また、レーン割り当ての際、連続するパケットデータを異なるレーンに割り当てることによってエラー耐性を高めることができる。あるレーンにおいてパリティの誤り訂正能力を超えた数の連続するパケットデータに跨ってエラーが生じた場合であっても、受信部１３１においてレーン結合が行われることによって、エラーが生じたパケットデータの位置が分散することになり、パリティを用いたエラー訂正が可能になることがある。パリティによる誤り訂正能力はパリティ長により定まる。
【0415】
さらに、物理レイヤに近い方を下位として、レーン分配・レーン統合より上位でECC処理を行うようにすることによって、送信部１２２と受信部１３１の回路規模を削減することが可能になる。例えば、送信部１２２において、パケットデータの各レーンへの割り当てが行われた後にペイロードにECCのパリティが挿入されるとした場合、ペイロードECC挿入部１６３をレーン毎に用意する必要があり、回路規模が大きくなってしまうがそのようなことを防ぐことができる。
【0416】
物理レイヤにおいてはパケットデータの並列処理が複数の回路で行われるが、PHY-TX状態制御部１８１やクロック生成部１８２については共通化することによって、それらの回路をレーン毎に用意する場合に較べて回路の簡素化を図ることができる。また、レーン毎に異なる制御コードを伝送しないプロトコルを用いることによって、各レーンのパケットデータを処理する回路の簡素化を図ることができる。
【0417】
＜レーン数の切り替え＞
各レーンにおいて同じ制御コードを同じタイミングで伝送することは、通常のデータ伝送時だけでなく、例えばレーン数を切り替える場合にも行われる。レーン数を切り替える場合においても、アクティブなレーン（データ伝送に用いられるレーン）の状態は全て同じ状態になる。
各レーンにおいて同じ制御コードを同じタイミングで伝送することは、通常のデータ伝送時だけでなく、例えばレーン数を切り替える場合にも行われる。レーン数を切り替える場合においても、アクティブなレーン（データ伝送に用いられるレーン）の状態は全て同じ状態になる。
【0418】
図４１は、レーン数を切り替える場合の制御シーケンスを示す図である。
【0419】
図４１の右側に垂直同期信号（XVS）、水平同期信号（XHS）のタイミングを示す。垂直同期信号が検出される時刻ｔ１までの間に１フレームの画像を構成する各ラインの画素データが水平同期信号に従って伝送され、時刻ｔ１のタイミングで、アクティブなレーンを４レーンから２レーンに変更する場合について説明する。時刻ｔ１までは、４つのレーンを用いてデータ伝送が行われている。
【0420】
図４１のほぼ中央には縦方向に各レーンの状態を示している。「PIX DATA」は、その文字が付されているレーンにおいて画素データの伝送が行われていることを表す。「PIX DATA」に続く「E」、「BLK」、「S」は、それぞれ、Frame End、ブランキング期間、Frame Startを表す。
【0421】
時刻ｔ１までの１フレーム期間に伝送するフレームの画素データの伝送が終了した場合、ステップＳ１８１において、画像処理部１３２は、受信部１３１に対してレーン数を４から２に切り替えることを指示する。画像処理部１３２による指示はステップＳ１７１において受信部１３１により受信される。
【0422】
時刻ｔ１になったとき、ステップＳ１８２において、画像処理部１３２は、イメージセンサ１１１の撮像部１２１に対して、モードチェンジを要求する。撮像部１２１に対して送信されるモードチェンジの要求には、レーン数を４から２に切り替えることを表す情報も含まれている。図１等には示していないが、撮像部１２１と画像処理部１３２の間には、シャッタスピード、ゲインなどの撮像に関する設定値の情報を画像処理部１３２が撮像部１２１に対して送信するための伝送路が設けられている。モードチェンジの要求もこの伝送路を介して撮像部１２１に送信される。
【0423】
ステップＳ１５１において、撮像部１２１は、画像処理部１３２からのモードチェンジの要求を受信し、ステップＳ１５２において、送信部１２２に対してレーン数を４から２に切り替えることを指示する。撮像部１２１による指示はステップＳ１６１において送信部１２２により受信される。
【0424】
送信部１２２と受信部１３１の間ではStandby Sequenceが行われ、Lane0～3を使ってStandby Codeが送信部１２２から受信部１３１に繰り返し伝送される。Standby Sequenceが終了したとき、ステップＳ１７２において、受信部１３１から状態の検出結果が出力され、ステップＳ１８３において画像処理部１３２により受信される。また、アクティブな状態を維持するLane0とLane1についてはLowの状態となり、データ伝送を終了するLane2とLane3についてはHigh-Zの状態となる。
【0425】
送信部１２２と受信部１３１の間ではTraining Sequenceが行われ、Lane0とLane1を使ってSync Codeが送信部１２２から受信部１３１に繰り返し伝送される。受信部１３１においてはビット同期が確保され、Sync Codeが検出されることによってシンボル同期が確保される。
【0426】
Training Sequenceが終了したとき、ステップＳ１７３において、受信部１３１は、画像処理部１３２に対して準備が完了したことを通知する。受信部１３１による通知はステップＳ１８４において画像処理部１３２により受信され、レーン数を切り替える場合の一連の制御シーケンスが終了する。
【0427】
このように、レーン数を切り替える制御シーケンスにおいては、続けてデータ伝送に用いられるLane0,1と同じ状態になるように、データ伝送を終了するLane2,3においてもStandby Sequence時にStandby Codeが伝送される。例えば、Lane2,3については、Standby Codeの伝送を行わないでそのままHigh-Zの状態にすることも考えられるが、続けてデータ伝送に用いられるレーンと異なる状態になってしまい、制御が複雑になる。
【0428】
＜送信部１２２と受信部１３１の他の構成＞
図４２は、送信部１２２と受信部１３１の他の構成例を示す図である。図１７に示した送信部１２２と区別するために、図４２に示す送信部は、送信部１２２aと記述する。同様に図１７に示した受信部１３１と区別するために、図４２に示す送信部は、受信部１３１aと記述する。
図４２は、送信部１２２と受信部１３１の他の構成例を示す図である。図１７に示した送信部１２２と区別するために、図４２に示す送信部は、送信部１２２aと記述する。同様に図１７に示した受信部１３１と区別するために、図４２に示す送信部は、受信部１３１aと記述する。
【0429】
図１７に示した送信部１２２と図４２に示した送信部１２２aを比較するに、送信部１２２の8B10Bシンボルエンコーダ１９２が、エンコーダ１１になっている点が異なり、他の部分は同様に構成されている。図１７に示した受信部１３１と図４２に示した受信部１３１aを比較するに、受信部１３１の10B8Bシンボルデコーダ２１５が、デコーダ１２になっている点が異なり、他の部分は同様に構成されている。同様の部分には、同様の符号を付し、その説明は省略する。
【0430】
SLVS-EC規格により送受信を行う伝送システム１００に対して、図１乃至図１３を参照して説明したエンコーダ１１やデコーダ１２を適用することができる。具体的には、図４２に示すように、送信部１２２a内の信号処理部１８３に含まれるデータをエンコード（符号化）する部分に、エンコーダ１１を適用することができる。また図４２に示すように、受信部１３１a内の信号処理部２０２に含まれるデータをデコード（復号）する部分に、デコーダ１２を適用することができる。
【0431】
SLVS-EC規格により送受信を行う伝送システム１００に、エンコーダ１１やデコーダ１２を適用した場合も、図１乃至図１３を参照して説明したように、符号化や復号が行われるため、その説明は省略する。ここでは、より具体的に、SLVS-EC規格で送受信を行うときのエンコーダ１１やデコーダ１２の処理について説明を加える。
【0432】
SLVS-EC規格でデータを送受信する場合、図２のＢに示したように、ＮビットのブロックとＭビットのブロックとに分けられ、Ｎビットの１ブロックとＭビットの１ブロックを１つの処理単位として処理がなされる。また、図３３、図３４を参照して説明したように、エンコーダ１１（図１７では8B10Bシンボルエンコーダ１９２）には、伝送するデータの他に、制御コードも入力される。
【0433】
制御コードは、伝送するデータ（以下、制御コードと区別するために、適宜、情報伝送データと記述する）と異なり、通信を制御する特別な役割を持つコードであるため、エンコーダ１１でエンコードするとき、情報伝送データと区別して処理される。
【0434】
図４３に示すように、制御コードと情報伝送データと区別したり、ＮビットまたはＭビットに分割する処理を行ったりするプレエンコードを行うプレエンコーダ３０１がエンコーダ１１の前の部分に追加される。なお、図４３では、プレエンコーダ３０１とエンコーダ１１を別体として表したが、エンコーダ１１の一部にプレエンコーダ３０１が含まれる構成とすることも可能である。
【0435】
プレエンコーダ３０１には、レーン分配部１６５（図４２）から情報伝達データ（図中、Dataと記載）が供給され、制御コード挿入部１９１から制御コード（図中、Codeと記載）が供給される。プレエンコーダ３０１は、入力された情報伝達データまたは制御コードをＮビットまたはＭビットに分割（変換）し、エンコーダ１１に供給する。また、プレエンコーダ３０１は、供給したデータが、情報伝達データであるか、制御コードであるかを表すフラグ（以下、ＤＣフラグと記述する）を、エンコーダ１１に供給する。
【0436】
ここで、再度、図３３を参照する。例えば、制御コードとして、Start Codeを参照するに、Start Codeは、３種類のK Characterの組み合わせであるK28.5, K27.7, K28.2, K27.7の４シンボルで表される。１シンボルは、８ビットであるため、Start Codeは、３２ビットのコードとされている。他の制御コードも同様に、３２ビットで構成されている。
【0437】
エンコードするときのＮビット、Ｍビットは、制御コードのビット数に応じて、設定することができる。制御コードが３２ビットである場合、Ｎビットを、３１ビットとし、Ｍビットを３３ビットとする。このようにした場合、（Ｎ＋Ｍ）ビットは、６４ビットとなる。また、Ｎビットに１ビットのフラグが付加されるため、Ｎビットの１ブロックは、３２ビットとなり、Ｍビットに１ビットのフラグが付加されるため、Ｍビットの１ブロックは、３４ビットとなる。
【0438】
以下の説明では、Ｎ＝３１、Ｍ＝３３である場合を例に挙げて説明するが、他のビット数であっても本技術を適用できる。また、以下の説明では、（Ｎ＋Ｍ）＝６４ビットを１処理単位として説明を続ける。１処理単位の６４ビットのうち、プレエンコーダ３０１に入力される前半の３２ビットを前半ブロックと記述し、後半の３２ビットを後半ブロックと記述する。
【0439】
プレエンコーダ３０１によりＮビット（３１ビット）にされ、エンコーダ１１に出力されるデータ列を、第１のブロックと記述し、Ｍビット（３３ビット）にされ、エンコーダ１１に出力されるデータ列を、第２のブロックと記述する。
【0440】
ここでは、プレエンコーダ３０１は、入力された１処理単位のデータを、Ｎビット（３１ビット）の第１のブロックに分割し、次にＭビット（３３ビット）の第２のブロックに分割するとして説明を続けるが、先に、Ｍビットのブロックに分割し、次にＮビットのブロックに分割するようにしてもよい。
【0441】
プレエンコーダ３０１には、前半ブロックと後半ブロックの６４ビットのデータが供給される。前半ブロックと後半ブロックは、情報伝送データであるか制御コードであるため、その組み合わせは、以下の４通りある。
ケース１：前半ブロックが情報伝送データ＋後半ブロックが情報伝送データ
ケース２：前半ブロックが情報伝送データ＋後半ブロックが制御コード
ケース３：前半ブロックが制御コード＋後半ブロックが情報伝達データ
ケース４：前半ブロックが制御コード＋後半ブロックが制御コード
１乃至４のケース毎に、プレエンコーダ３０１とエンコーダ１１の処理について説明を加える。
ケース１：前半ブロックが情報伝送データ＋後半ブロックが情報伝送データ
ケース２：前半ブロックが情報伝送データ＋後半ブロックが制御コード
ケース３：前半ブロックが制御コード＋後半ブロックが情報伝達データ
ケース４：前半ブロックが制御コード＋後半ブロックが制御コード
１乃至４のケース毎に、プレエンコーダ３０１とエンコーダ１１の処理について説明を加える。
【0442】
＜ケース１におけるエンコードについて＞
図４４を参照し、ケース１におけるプレエンコードとエンコードについて説明を加える。ケース１は、プレエンコーダ３０１に入力される６４ビットのデータが全て情報伝達データであり、情報伝達データの第１のブロックと情報伝達データの第２のブロックに分割する場合である。
図４４を参照し、ケース１におけるプレエンコードとエンコードについて説明を加える。ケース１は、プレエンコーダ３０１に入力される６４ビットのデータが全て情報伝達データであり、情報伝達データの第１のブロックと情報伝達データの第２のブロックに分割する場合である。
【0443】
すなわち、ケース１の場合、プレエンコーダ３０１には、３２ビットの前半ブロックとしての第１の情報伝達データ[３１：０]と、３２ビットの後半ブロックとしての第２の情報伝達データ[３１：０]が入力される。
【0444】
プレエンコーダ３０１は、入力された３２ビットの前半ブロックの第１の情報伝達データ[３１：０]のうちの３１ビットの情報伝達データ[３１：１]を、第１のブロックとし、エンコーダ１１に出力する。
【0445】
プレエンコーダ３０１は、入力された３２ビットの第１の情報伝達データ[３１：０]のうちの最後のビットである第１の情報伝達データ[０]を、第２のブロックに振り分ける。また、その第１の情報伝達データ[０]の後に、後半ブロックの３２ビットの第２の情報伝達データ[３１:０]を付加した３３ビットを、第２のブロックとしてエンコーダ１１に出力する。
【0446】
換言すれば、プレエンコーダ３０１は、入力された６４ビットのデータ列を、入力された６４ビットのうちの前半の３１ビットを構成する第１の情報伝達データ[３１：１]と、その残りの１ビットの第１の情報伝達データ[０]と入力された６４ビットのうちの後半の３２ビットを構成する第２の情報伝達データ[３１：０]とを合わせた３３ビットとに、２分割する。
【0447】
プレエンコーダ３０１は、情報伝達データである第１のブロックをエンコーダ１１に出力するとき、第１のブロックが情報伝達データであることを示すＤＣフラグも、エンコーダ１１に供給する。
【0448】
エンコーダ１１は、供給されたＤＣフラグが、情報伝達データであることを示している場合、供給される第１のブロックのデータに対して、図１乃至図１３を参照して説明したように、ランニングディスパリティＲＤやランレングスＲＬを制御した符号化を行う。すなわち、ランニングディスパリティＲＤやランレングスＲＬにより、第１のブロックのデータを反転し、反転したことを示すフラグを付加したり、データは反転せずに、反転していないことを示すフラグを付加したりする処理を実行する。
【0449】
エンコーダ１１により３１ビットの第１のブロックが処理されることで、１ビットのフラグが付加されるため、エンコーダ１１から出力されるデータは、３２ビットのデータである。
【0450】
また同様に、プレエンコーダ３０１は、情報伝達データである第２のブロックをエンコーダ１１に出力するとき、第２のブロックが情報伝達データであることを示すＤＣフラグも、エンコーダ１１に供給する。
【0451】
エンコーダ１１は、供給されたＤＣフラグが、情報伝達データであることを示している場合、供給される第２のブロックのデータに対して、図１乃至図１３を参照して説明したように、ランニングディスパリティＲＤやランレングスＲＬを制御した符号化を行う。すなわち、ランニングディスパリティＲＤやランレングスＲＬにより、第２のブロックのデータを反転し、反転したことを示すフラグを付加したり、データは反転せずに、反転していないことを示すフラグを付加したりする処理を実行する。
【0452】
エンコーダ１１により３３ビットの第２のブロックが処理されることで、１ビットのフラグが付加されるため、エンコーダ１１から出力されるデータは、３４ビットのデータである。
【0453】
＜ケース２におけるエンコードについて＞
図４５を参照し、ケース２におけるプレエンコードとエンコードについて説明を加える。ケース２は、プレエンコーダ３０１に入力される６４ビットのデータのうち前半ブロックが情報伝達データであり、後半ブロックが制御コードであり、情報伝達データの第１のブロックと制御コードの第２のブロックに分割する場合である。
図４５を参照し、ケース２におけるプレエンコードとエンコードについて説明を加える。ケース２は、プレエンコーダ３０１に入力される６４ビットのデータのうち前半ブロックが情報伝達データであり、後半ブロックが制御コードであり、情報伝達データの第１のブロックと制御コードの第２のブロックに分割する場合である。
【0454】
すなわち、ケース２の場合、プレエンコーダ３０１には、３２ビットの前半ブロックとしての第１の情報伝達データ[３１：０]と、３２ビットの後半ブロックとしての第２の制御コード[３１：０]が入力される。
【0455】
プレエンコーダ３０１は、入力された３２ビットの前半ブロックの第１の情報伝達データ[３１：０]のうちの３１ビットの情報伝達データ[３１：１]を、第１のブロックとし、エンコーダ１１に出力する。
【0456】
プレエンコーダ３０１は、入力された３２ビットの第１の情報伝達データ[３１：０]のうちの最後のビットである第１の情報伝達データ[０]を、第２のブロックに振り分ける。また、プレエンコーダ３０１は、その第１の情報伝達データ[０]の後に、後半ブロックの３２ビットの第２の制御コード[３１:０]が３１ビットに変換された第２の変換制御コード「３０：０」を付加して３２ビットにデータ列にし、さらに、１ビットの“０”または“１”のデータを付加することで、３３ビットの第２のブロックを生成し、エンコーダ１１に出力する。
【0457】
換言すれば、プレエンコーダ３０１は、入力された６４ビットのデータ列を、入力された６４ビットのうちの前半の３１ビットを構成する第１の情報伝達データ[３１：１]と、３３ビットの第２のブロックに２分割する。３３ビットの第２のブロックは、第１の情報伝達データ[３１：０]の残りの１ビットの第１の情報伝達データ[０]、入力された６４ビットのうちの後半の３２ビットを構成する第２の制御コード[３１：０]を３１ビットの制御コードに変換した第２の変換制御コード［３０：０］、および、第１の情報伝達データ[０]を反転したビットから構成されるデータ列である。
【0458】
第２のブロックの前後に、第１の情報伝達データ[０]と第１の情報伝達データ[０]を反転したビットを付加することで、第２のブロックのランニングディスパリティＲＤが０になるように設定されている。
【0459】
また入力された３２ビットの制御コードは、３１ビットの制御コードに変換される。入力される３２ビットの制御コードは、例えば、上記した8B10B符号化に対応した制御コードであり、例えば、図３３を参照して説明したシンボル構成を有する。図４６を参照し、入力される３２ビットの制御コードと、変換後の３１ビットの制御コードについて説明する。
【0460】
【0461】
8B10B符号化における制御コード（図４６中、８ｂコードと記述する）は、図３３を参照して説明したように、Idle Code, Start Code, End Code, Pad Code, Sync Code, Deskew Code, Standby Codeがある。
【0462】
Idle Codeは、8B10B CodeであるD CharacterのD00.0（00000000）で表される。Idle Codeは、８ｂコードでは、３２ビット全て“０”のデータ列である。Idle CodeのランニングディスパリティＲＤは、“－３２”となる。Idle Codeの反転符号化（図中 INVと記載）は、第１シンボル（１st symbol）と第２シンボル（２nd symbol）が、全て“０”であり、第３シンボル（３rd symbol）と第４シンボル（４th symbol）の最後の１ビット以外が、全て“１”である。
【0463】
反転符号化では、８ｂコードにおける第４シンボルの最後の１ビットは用いられないため、３１ビットの制御コードとなる。制御コードの場合、エンコーダ１１では、フラグとして“１”を付与する。フラグが“１”は、データを反転したことを表すが、制御コードである場合もフラグは“１”にされ、データが制御コードであることが示される。エンコーダ１１は、制御コードの場合、フラグを“１”に設定するが、データは反転しない。
【0464】
制御コードの場合、フラグは“１”に設定されるため、このフラグを含めた反転符号化におけるIdle CodeのランニングディスパリティＲＤは、０となる。以下に説明するように、反転符号化における制御コードは、フラグを含めた３２ビットにおいて、ランニングディスパリティＲＤは、０となるように設定されている。
【0465】
図４６のIdle Codeのinvの反転禁止のところに記載したデータ列は、反転符号化におけるIdle Codeを反転したデータ列である。すなわち、第１シンボル（１st symbol）と第２シンボル（２nd symbol）が、全て“１”であり、第３シンボル（３rd symbol）と第４シンボル（４th symbol）の最後の１ビット以外が、全て“０”である。このようなデータ列が、情報伝達データとしてプレエンコーダ３０１（またはエンコーダ１１）に入力され、反転するデータとして設定され、反転されてしまうと、Idle Codeと同一のデータ列となってしまう。
【0466】
反転することで、制御コードと同一のデータ列になるようなデータ列は、反転禁止のデータ列として設定されている。よって、エンコーダ１１は、そのような反転禁止のデータ列が入力された場合、フラグとして“０”を設定し、非反転のデータ列として設定する。この反転禁止に設定されているデータ列も、フラグである“０”まで含めたランニングディスパリティＲＤは、“０”となるデータ列である。
【0467】
Start Codeは、８ｂコードでは、３種類のK Characterの組み合わせであるK28.5, K27.7, K28.2, K27.7の４シンボルで表される。８ｂコードにおけるStart CodeのランニングディスパリティＲＤは、“１４”となる。反転符号化におけるStart Codeの第１シンボルは、“00111100”であり、第２シンボルは、“11111010”であり、第３シンボルは、“11000011”であり、第４シンボルは、“0000010”である。
【0468】
反転符号化におけるStart Codeも、８ｂコードにおける第４シンボルの最後の１ビットは用いられないため、３１ビットの制御コードとなる。またStart Codeも、制御コードであるため、エンコーダ１１では、フラグとして“１”が付与される。よってフラグを含めた反転符号化におけるStart CodeのランニングディスパリティＲＤは、０となる。
【0469】
また、Start Codeの反転禁止のデータ列も設定されており、反転することでStart Codeと同一となるデータ列は、反転しないデータ列であるとして設定されている。Start Codeの反転禁止のデータ列も、エンコーダ１１に情報伝達データとして入力された場合には、フラグとして“０”が設定され、非反転のデータ列として処理される。この反転禁止に設定されているデータ列も、フラグである“０”まで含めたランニングディスパリティＲＤは、“０”となるデータ列である。
【0470】
End Codeは、８ｂコードでは、３種類のK Characterの組み合わせであるK28.5, K29.7, K30.7, K29.7の４シンボルで表される。８ｂコードにおけるEnd CodeのランニングディスパリティＲＤは、“２０”となる。反転符号化におけるEnd Codeの第１シンボルは、“00111100”であり、第２シンボルは、“11111100”であり、第３シンボルは、“11000011”であり、第４シンボルは、“0000001”である。
【0471】
反転符号化におけるEnd Codeも、８ｂコードにおける第４シンボルの最後の１ビットは用いられないため、３１ビットの制御コードとなる。またEnd Codeも、制御コードであるため、エンコーダ１１では、フラグとして“１”が付与される。よってフラグを含めた反転符号化におけるEnd CodeのランニングディスパリティＲＤは、０となる。
【0472】
また、End Codeの反転禁止のデータ列も設定されており、反転することでEnd Codeと同一となるデータ列は、反転しないデータ列であるとして設定されている。End Codeの反転禁止のデータ列も、エンコーダ１１に情報伝達データとして入力された場合には、フラグとして“０”が設定され、非反転のデータ列として処理される。この反転禁止に設定されているデータ列も、フラグである“０”まで含めたランニングディスパリティＲＤは、“０”となるデータ列である。
【0473】
Pad Codeは、８ｂコードでは、３種類のK Characterの組み合わせであるK23.7, K28.4, K28.6, K28.3の４シンボルで表される。８ｂコードにおけるPad CodeのランニングディスパリティＲＤは、“１０”となる。反転符号化におけるPad Codeの第１シンボルは、“01110111”であり、第２シンボルは、“10011100”であり、第３シンボルは、“10001000”であり、第４シンボルは、“0110001”である。
【0474】
反転符号化におけるPad Codeも、８ｂコードにおける第４シンボルの最後の１ビットは用いられないため、３１ビットの制御コードとなる。またPad Codeも、制御コードであるため、エンコーダ１１では、フラグとして“１”が付与される。よってフラグを含めた反転符号化におけるPad CodeのランニングディスパリティＲＤは、０となる。
【0475】
また、Pad Codeの反転禁止のデータ列も設定されており、反転することでPad Codeと同一となるデータ列は、反転しないデータ列であるとして設定されている。Pad Codeの反転禁止のデータ列も、エンコーダ１１に情報伝達データとして入力された場合には、フラグとして“０”が設定され、非反転のデータ列として処理される。この反転禁止に設定されているデータ列も、フラグである“０”まで含めたランニングディスパリティＲＤは、“０”となるデータ列である。
【0476】
Sync Codeは、８ｂコードでは、K CharacterのK28.5と、D CharacterのD10.5の組み合わせからなる４シンボルで表される。図３３では、Any**とし、どの種類のシンボルが用いられてもよいことを表すとして説明したが、図４６では、具体的に、D CharacterのD10.5が用いられる場合を例に挙げている。
【0477】
８ｂコードにおけるSync CodeのランニングディスパリティＲＤは、“２”となる。反転符号化におけるSync Codeの第１シンボルは、“00111100”であり、第２シンボルは、“10101010”であり、第３シンボルは、“11000011”であり、第４シンボルは、“0101010”である。
【0478】
反転符号化におけるSync Codeも、８ｂコードにおける第４シンボルの最後の１ビットは用いられないため、３１ビットの制御コードとなる。またSync Codeも、制御コードであるため、エンコーダ１１では、フラグとして“１”が付与される。よってフラグを含めた反転符号化におけるSync CodeのランニングディスパリティＲＤは、０となる。
【0479】
また、Sync Codeの反転禁止のデータ列も設定されており、反転することでSync Codeと同一となるデータ列は、反転しないデータ列であるとして設定されている。Sync Codeの反転禁止のデータ列も、エンコーダ１１に情報伝達データとして入力された場合には、フラグとして“０”が設定され、非反転のデータ列として処理される。この反転禁止に設定されているデータ列も、フラグである“０”まで含めたランニングディスパリティＲＤは、“０”となるデータ列である。
【0480】
Deskew Codeは、８ｂコードでは、K CharacterのK28.5と、D CharacterのD00.3の組み合わせからなる４シンボルで表される。図３３では、Any**とし、どの種類のシンボルが用いられてもよいことを表すとして説明したが、図４６では、具体的に、D CharacterのD00.3が用いられる場合を例に挙げている。
【0481】
８ｂコードにおけるDeskew CodeのランニングディスパリティＲＤは、“－１０”となる。反転符号化におけるDeskew Codeの第１シンボルは、“00111100”であり、第２シンボルは、“01100000”であり、第３シンボルは、“11000011”であり、第４シンボルは、“1001111”である。
【0482】
反転符号化におけるDeskew Codeも、８ｂコードにおける第４シンボルの最後の１ビットは用いられないため、３１ビットの制御コードとなる。またDeskew Codeも、制御コードであるため、エンコーダ１１では、フラグとして“１”が付与される。よってフラグを含めた反転符号化におけるDeskew CodeのランニングディスパリティＲＤは、０となる。
【0483】
また、Deskew Codeの反転禁止のデータ列も設定されており、反転することでDeskew Codeと同一となるデータ列は、反転しないデータ列であるとして設定されている。Deskew Codeの反転禁止のデータ列も、エンコーダ１１に情報伝達データとして入力された場合には、フラグとして“０”が設定され、非反転のデータ列として処理される。この反転禁止に設定されているデータ列も、フラグである“０”まで含めたランニングディスパリティＲＤは、“０”となるデータ列である。
【0484】
Standby Codeは、８ｂコードでは、K CharacterのK28.5と、D CharacterのD03.0の組み合わせからなる４シンボルで表される。図３３では、Any**とし、どの種類のシンボルが用いられてもよいことを表すとして説明したが、図４６では、具体的に、D CharacterのD03.0が用いられる場合を例に挙げている。
【0485】
８ｂコードにおけるStandby CodeのランニングディスパリティＲＤは、“－１０”となる。反転符号化におけるStandby Codeの第１シンボルは、“00111100”であり、第２シンボルは、“00000010”であり、第３シンボルは、“11000011”であり、第４シンボルは、“111110”である。
【0486】
反転符号化におけるStandby Codeも、８ｂコードにおける第４シンボルの最後の１ビットは用いられないため、３１ビットの制御コードとなる。またStandby Codeも、制御コードであるため、エンコーダ１１では、フラグとして“１”が付与される。よってフラグを含めた反転符号化におけるStandby CodeのランニングディスパリティＲＤは、０となる。
【0487】
また、Standby Codeの反転禁止のデータ列も設定されており、反転することでStandby Codeと同一となるデータ列は、反転しないデータ列であるとして設定されている。Standby Codeの反転禁止のデータ列も、エンコーダ１１に情報伝達データとして入力された場合には、フラグとして“０”が設定され、非反転のデータ列として処理される。この反転禁止に設定されているデータ列も、フラグである“０”まで含めたランニングディスパリティＲＤは、“０”となるデータ列である。
【0488】
このような制御コードが設定されている場合、プレエンコーダ３０１は、入力される８ｂコードを、反転符号化のコードに変換する。この変換を行うとき、図４６に示した８ｂコードにおける制御コードと反転符号化における制御コードとの対応表を保持し、適宜参照して変換されるようにしてもよい。またここでは、変換する処理が含まれるとして説明を続けるが、制御コード挿入部１９１は、反転符号化における制御コードを挿入するようにし、プレエンコーダ３０１は、変換を行わない構成とすることもできる。
【0489】
図４５を参照した説明に戻り、プレエンコーダ３０１は、情報伝達データである第１のブロックをエンコーダ１１に出力するとき、第１のブロックが情報伝達データであることを示すＤＣフラグも、エンコーダ１１に供給する。
【0490】
エンコーダ１１は、供給されたＤＣフラグが、情報伝達データであることを示している場合、供給される第１のブロックのデータに対して、図１乃至図１３を参照して説明したように、ランニングディスパリティＲＤやランレングスＲＬを制御した符号化を行う。すなわち、ランニングディスパリティＲＤやランレングスＲＬにより、第１のブロックのデータを反転し、反転したことを示すフラグを付加したり、データは反転せずに、反転していないことを示すフラグを付加したりする処理を実行する。
【0491】
なお、情報伝達データが、反転禁止のデータ列である場合、プレエンコーダ３０１で、そのような反転禁止のデータ列であるか否かを判定し、その判定結果を、ＤＣフラグとして出力するようにし、エンコーダ１１では、そのＤＣフラグを参照して処理するようにしてもよい。または、エンコーダ１１が、ＤＣフラグが情報伝達データであることを示している場合、情報伝達データが、反転禁止のデータ列になっていないか否かを判定し、その判定結果による処理を実行するようにしてもよい。
【0492】
エンコーダ１１により３１ビットの第１のブロックが処理されることで、１ビットのフラグが付加されるため、エンコーダ１１から出力されるデータは、３２ビットのデータである。
【0493】
また同様に、プレエンコーダ３０１は、第２の変換制御コードを含む第２のブロックをエンコーダ１１に出力するとき、第２のブロックが制御コードであることを示すＤＣフラグも、エンコーダ１１に供給する。
【0494】
エンコーダ１１は、供給されたＤＣフラグが、制御コードであることを示している場合、フラグを“１”に設定し、供給された３３ビットの第２のブロックに付加し、３４ビットのデータとして出力する。
【0495】
＜ケース３におけるエンコードについて＞
図４７を参照し、ケース３におけるプレエンコードとエンコードについて説明を加える。ケース３は、プレエンコーダ３０１に入力される６４ビットのデータのうち前半ブロックが制御コードであり、後半ブロックが情報伝達データであり、制御コードの第１のブロックと情報伝達コードの第２のブロックに分ける場合である。
図４７を参照し、ケース３におけるプレエンコードとエンコードについて説明を加える。ケース３は、プレエンコーダ３０１に入力される６４ビットのデータのうち前半ブロックが制御コードであり、後半ブロックが情報伝達データであり、制御コードの第１のブロックと情報伝達コードの第２のブロックに分ける場合である。
【0496】
すなわち、ケース３の場合、プレエンコーダ３０１には、３２ビットの前半ブロックとしての第１の制御コード[３１：０]と、３２ビットの後半ブロックとしての第２の情報伝達データ[３１：０]が入力される。
【0497】
プレエンコーダ３０１は、入力された３２ビットの前半ブロックの第１の制御コード[３１：０]を、例えば図４６に示した表を参照して３１ビットの第１の変換制御コード［３０：０］に変換し、その第１の変換制御コード［３０：０］を、第１のブロックとし、エンコーダ１１に出力する。
【0498】
プレエンコーダ３０１は、入力された３２ビットの後半ブロックの第２の情報伝達データ［３１：０］を、第２のブロックに振り分ける。第２のブロックは、３３ビットであるため、第２のブロックの先頭に１ビットが加えられる。この加えられる１ビットは、８ｂコードにおける制御コードの第４シンボルのＡの値が用いられるようにすることができる。すなわち、前半ブロックの第１の制御コードの最後のビットが、第２のブロックの第２のブロックの先頭のビットに割り当てられる。
【0499】
例えばIdle Codeの場合、８ｂコードにおける制御コードの第４シンボルのＡの値は“０”であるため、第２のブロックの先頭ビットは“０”に設定される。
【0500】
第２のブロックの先頭に入れられたビット、この場合、第１の制御コード［０］は、デコーダ１２側では、ダミーデータとして扱われる。
【0501】
プレエンコーダ３０１は、入力された６４ビットのデータ列を、入力された６４ビットのうちの前半の３１ビットを構成する第１の制御コード [３１：０]と、３３ビットの第２のブロックに２分割する。３３ビットの第２のブロックは、第１の制御コード[３１：０]の残りの１ビットの第１の制御コード[０]に、入力された６４ビットのうちの後半の３２ビットを構成する第２の情報伝達データ[３１：０]を加えた３３ビットのデータ列である。
【0502】
プレエンコーダ３０１は、制御コードである第１のブロックをエンコーダ１１に出力するとき、第１のブロックが制御コードであることを示すＤＣフラグも、エンコーダ１１に供給する。
【0503】
エンコーダ１１は、供給されたＤＣフラグが、制御コードであることを示している場合、フラグを“１”に設定し、供給された３１ビットの第１のブロックに付加し、３２ビットのデータとして出力する。
【0504】
プレエンコーダ３０１は、情報伝達データである第２のブロックをエンコーダ１１に出力するとき、第２のブロックが情報伝達データであることを示すＤＣフラグも、エンコーダ１１に供給する。
【0505】
エンコーダ１１は、供給されたＤＣフラグが、情報伝達データであることを示している場合、供給される第２のブロックのデータに対して、図１乃至図１３を参照して説明したように、ランニングディスパリティＲＤやランレングスＲＬを制御した符号化を行う。すなわち、ランニングディスパリティＲＤやランレングスＲＬにより、第２のブロックのデータを反転し、反転したことを示すフラグを付加したり、データは反転せずに、反転していないことを示すフラグを付加したりする処理を実行する。
【0506】
＜ケース４におけるエンコードについて＞
図４８を参照し、ケース４におけるプレエンコードとエンコードについて説明を加える。ケース４は、プレエンコーダ３０１に入力される６４ビットのデータの全てが制御コードであり、制御コードの第１のブロックと制御コードの第２のブロックに分割する場合である。
図４８を参照し、ケース４におけるプレエンコードとエンコードについて説明を加える。ケース４は、プレエンコーダ３０１に入力される６４ビットのデータの全てが制御コードであり、制御コードの第１のブロックと制御コードの第２のブロックに分割する場合である。
【0507】
すなわち、ケース４の場合、プレエンコーダ３０１には、３２ビットの前半ブロックとしての第１の制御コード[３１：０]と、３２ビットの後半ブロックとしての第２の制御コード[３１：０]が入力される。
【0508】
プレエンコーダ３０１は、入力された３２ビットの前半ブロックの第１の制御コード[３１：０]を、例えば図４６に示した表を参照して３１ビットの第１の変換制御コード［３０：０］に変換し、その第１の変換制御コード［３０：０］を、第１のブロックとし、エンコーダ１１に出力する。
【0509】
プレエンコーダ３０１は、入力された３２ビットの後半ブロックの第２の制御コード［３１：０］を、例えば図４６に示した表を参照して３１ビットの第２の変換制御コード［３０：０］に変換し、その第２の変換制御コード［３０：０］を、第２のブロックに振り分ける。第２のブロックは、３３ビットであるため、第２のブロックの先頭の１ビットと、最後の１ビットの計２ビットが加えられる。
【0510】
先頭に加えられる１ビットは、８ｂコードにおける制御コードの第４シンボルのＡの値が用いられるようにすることができる。すなわち、前半ブロックの第１の制御コードの最後のビット（第１の制御コード［０］）が、第２のブロックの先頭のビットに割り当てられる。例えばIdle Codeの場合、８ｂコードにおける制御コードの第４シンボルのＡの値は“０”であるため、第２のブロックの先頭ビットは“０”に設定される。
【0511】
最後に加えられる１ビットは、先頭に加えられた１ビットの値を反転した値とされる。すなわち、先頭に加えられる１ビットは、第１の制御コード［０］であるため、この第１の制御コード［０］の反転値が最後に加えられるビットとされる。例えばIdle Codeの場合、８ｂコードにおける制御コードの第４シンボルのＡの値は“０”であり、この値が先頭に加えられるため、第２のブロックの最終ビットは“１”に設定される。
【0512】
このように、第２のブロックには、２ビットのデータが付加されるが、一方の値の反転値が他方の値とされることで、ランニングディスパリティＲＤを０にすることができる。
【0513】
第２のブロックの先頭に入れられたビットと最後に入れられたビットは、デコーダ１２側では、ダミーデータとして扱われる。
【0514】
プレエンコーダ３０１は、入力された６４ビットのデータ列を、入力された６４ビットのうちの前半の３２ビットを構成する第１の制御コード [３１：０]を第１の変換制御コード［３０：０］に変換し、後半の３２ビットを構成する第２の制御コード [３１：０]を第２の変換制御コード［３０：０］に変換することで、２つのブロックに分割する。また、プレエンコーダ３０１は、第２の変換制御コード［３０：０］に、２ビット追加することで、３３ビットのデータ列にして、第２のブロックを生成する。
【0515】
プレエンコーダ３０１は、制御コードである第１のブロックをエンコーダ１１に出力するとき、第１のブロックが制御コードであることを示すＤＣフラグも、エンコーダ１１に供給する。エンコーダ１１は、供給されたＤＣフラグが、制御コードであることを示している場合、フラグを“１”に設定し、供給された３１ビットの第１のブロックに付加し、３２ビットのデータとして出力する。
【0516】
同じくプレエンコーダ３０１は、制御コードである第２のブロックをエンコーダ１１に出力するとき、第２のブロックが制御コードであることを示すＤＣフラグも、エンコーダ１１に供給する。エンコーダ１１は、供給されたＤＣフラグが、制御コードであることを示している場合、フラグを“１”に設定し、供給された３３ビットの第２のブロックに付加し、３４ビットのデータとして出力する。
【0517】
このように、プレエンコーダ３０１により入力された６４ビットのデータが、３１ビットのデータと３３ビットのデータに分割される。上記した説明では、制御コードは、図４６に示した表を参照して変換されるとしたが、８Ｂ１０Ｂ符号化において用いられている制御コード（上記した８ｂコード）が入力され、その８ｂコードを変換する場合、図４９、図５０を参照して説明するような変換が行われるようにしてもよい。換言すれば、図４９、図５０を参照して説明するように、変換制御コードは規則性があり、その規則に基づいて８ｂコードから生成することができる。
【0518】
図４９は、プレエンコーダ３０１に入力される６４ビットのデータの前半が、制御コードである場合の変換方法について説明するための図である。すなわち図４７、図４８を参照して説明した入力された６４ビットの前半ブロックが、第１の制御コード［３１：０］であり、その第１の制御コード［３１：０］を、第１の変換制御コード［３０：０］に変換する場合である。
【0519】
図４９において、上部には、８ｂコードの第１の制御コードを示した。第１の制御コード［３１：０］は、３２ビットのデータである。第１の制御コード［３１：０］のうち、第１の制御コード［３０：１７］の１４ビットは、第１の変換制御コードの１６乃至２９の１４ビットとしてそのまま用いられる。すなわち、第１の制御コード［３０：１７］は、第１の変換制御コード［２９：１６］として用いられる。この第１の変化制御コード［３０：１７］は、制御コードを区別するためのデータとして用いられる。
【0520】
第１の変換制御コードの最初のビット、換言すれば第１の変換制御コード［２９：１６］の前のビットである第１の変換制御コード［３０］は、“０”と固定されている。また、第１の変換制御コードの第１の変換制御コード［１５］と第１の変換制御コード［１４］、換言すれば、第１の変換制御コード［２９：１６］に続く２ビットは、“０”、“１”で固定されている。
【0521】
第１の変換制御コード［１３：０］の１４ビットは、第１の変換制御コード［２９：１６］の１４ビットを反転した値に設定される。換言すれば、第１の変換制御コード［１３：０］の１４ビットは、入力された８ｂコードの第１の制御コード［３０：１７］の１４ビットが反転されたデータとされる。
【0522】
このように、入力される８ｂコードから、変換制御コードが生成される。このように、第１の変換制御コード［３０：０］は、入力された第１の制御コード［３１：０］のうち、第１の制御コード［３０：１７］の１４ビットが用いられて生成される。
【0523】
第１の変換制御コード［３０］となるビットとして０を設定する。
第１の制御コード［３０：０］のうちの第１の制御コード［３０：１７］の１４ビットを、第１の変換制御コード［２９：１６］とする。
第１の変換制御コード［２９：１６］に続く２ビットとして、第１の変換制御コード［１５：１４］を、０，１を設定する。
第１の制御コード［３０：１７］の１４ビットを反転した１４ビットを、第１の変換制御コード［１３：０］とする。
このような処理がなされることで、第１の変換制御コード［３０：０］が生成される。
第１の制御コード［３０：０］のうちの第１の制御コード［３０：１７］の１４ビットを、第１の変換制御コード［２９：１６］とする。
第１の変換制御コード［２９：１６］に続く２ビットとして、第１の変換制御コード［１５：１４］を、０，１を設定する。
第１の制御コード［３０：１７］の１４ビットを反転した１４ビットを、第１の変換制御コード［１３：０］とする。
このような処理がなされることで、第１の変換制御コード［３０：０］が生成される。
【0524】
第１の変換制御コード［２９：１６］と第１の変換制御コード［１３：０］は、データが反転された関係にあるため、この部分に関するランニングディスパリティＲＤは、０である。また、固定値として第１の変換制御コードに含まれているのは、０，０，１であり、制御コードに付加されるフラグは１であるため、この部分に関するランニングディスパリティＲＤも０である。よって、生成される第１の変換制御コード［３０：０］に、フラグまで含めたランニングディスパリティＲＤは、必ず０となる。
【0525】
次に、図５０を参照してプレエンコーダ３０１に入力される６４ビットのデータの後半が、制御コードである場合の変換方法について説明する。すなわち図４５、図４８を参照して説明した入力された６４ビットの後半ブロックが、第２の制御コード［３１：０］であり、その第２の制御コード［３１：０］を、第２の変換制御コード［３０：０］に変換する場合である。
【0526】
基本的な変換は、図４９に示した場合と同じであるが、図４９に示した場合は、３１ビットに変換する場合であり、図５０に示す場合は３３ビットに変換する場合である。このために、さらに２ビット追加する処理が加えられる。その２ビットとしては、第２の変換制御コード［３２］に該当するビットと、第２の変換制御コード［０］に該当するビットである。
【0527】
すなわち、図５０に示した場合も、第２の制御コード［３１：０］のうち、第２の制御コード［３０：１７］の１４ビットは、第２の変換制御コードの１６乃至２９の１４ビットとしてそのまま用いられる。この場合、第２の制御コード［３０：１７］は、第２の変換制御コード［３０：１７］として用いられる。この第２の変化制御コード［３０：１７］は、制御コードを区別するためのデータとして用いられる。
【0528】
第２の変換制御コードの最初のビット、換言すれば第２の変換制御コード［３０：１７］の前のビットである第２の変換制御コード［３１］は、“０”と固定されている。また、第２の変換制御コードの第２の変換制御コード［１６］と第２の変換制御コード［１５］、換言すれば、第２の変換制御コード［３０：１７］に続く２ビットは、“０”、“１”で固定されている。
【0529】
第２の変換制御コード［１４：１］の１４ビットは、第２の変換制御コード［２９：１６］の１４ビットを反転した値に設定される。換言すれば、第２の変換制御コード［１４：１］の１４ビットは、入力された８ｂコードの第２の制御コード［３０：１７］の１４ビットが反転されたデータとされる。
【0530】
さらに、第２の変換制御コード［３２］に該当するビットが、第２の変換制御コード［３１：１］の前に付加され、第２の変換制御コード［０］に該当するビットが、第２の変換制御コード［３１：１］の前に付加される。
【0531】
第２の変換制御コード［３２］は、入力された６４ビットのうちの前半ブロックの最後のビット、例えば、図４５に示した例では、第１の情報伝達データ［３１：０］の第１の情報伝達データ［０］が、割り当てられる。また、第２の変換制御コード［３２］を反転した値が、第２の変換制御コード［０］に割り当てられる。
【0532】
このように、入力される８ｂコードから、変換制御コードが生成される。このように、第２の変換制御コード［３２：０］は、入力された第２の制御コード［３１：０］のうち、第２の制御コード［３０：１７］の１４ビットが用いられて生成される。
【0533】
第２の変換制御コード［３２］となるビットとして、前のブロックの最後のビットが割り当てられる。
第２の変換制御コード［３１］となるビットとして０を設定する。
第２の制御コード［３０：１７］の１４ビットを、第２の変換制御コード［３０：１７］とする。
第２の変換制御コード［３０：１７］に続く２ビットとして、第２の変換制御コード［１６：１５］を、０，１に設定する。
第２の制御コード［３０：１７］の１４ビットを反転した１４ビットを、第２の変換制御コード［１４：１］とする。
第２の変換制御コード［０］となるビットとし、第２の変換制御コード［３２］を反転した値を設定する。
このような処理がなされることで、第２の変換制御コード［３２：０］が生成される。
第２の変換制御コード［３１］となるビットとして０を設定する。
第２の制御コード［３０：１７］の１４ビットを、第２の変換制御コード［３０：１７］とする。
第２の変換制御コード［３０：１７］に続く２ビットとして、第２の変換制御コード［１６：１５］を、０，１に設定する。
第２の制御コード［３０：１７］の１４ビットを反転した１４ビットを、第２の変換制御コード［１４：１］とする。
第２の変換制御コード［０］となるビットとし、第２の変換制御コード［３２］を反転した値を設定する。
このような処理がなされることで、第２の変換制御コード［３２：０］が生成される。
【0534】
第２の変換制御コード［３０：１７］と第２の変換制御コード［１４：１］は、データが反転された関係にあるため、この部分に関するランニングディスパリティＲＤは、０である。また、第２の変換制御コード［３２］と第２の変換制御コード［０］は、データが反転された関係にあるため、この部分に関するランニングディスパリティＲＤは、０である。さらに固定値として第２の変換制御コードに含まれているのは、０，０，１であり、制御コードに付加されるフラグは１であるため、この部分に関するランニングディスパリティＲＤも０である。よって、生成される第２の変換制御コード［３２：０］に、フラグまで含めたランニングディスパリティＲＤは、必ず０となる。
【0535】
【0536】
このようにして、制御コードや情報伝送データが符号化される場合においても、図４２に示した送信部１２２aと受信部１３１aの動作は、図３８乃至図４０に示したフローチャートに基づく動作となる。ここでは、説明が重複するため、異なる処理についてのみ説明を加える。
【0537】
送信部１２２ａのデータ送信処理として、ステップＳ１１７（図３９）において、制御コード挿入部１９１は、レーン分配部１６５から供給されたパケットデータに制御コードを付加する。この付加される制御コードは、８Ｂ１０Ｂ符号化における制御コードが反転符号化における制御コードに変換されたコードとされる。
【0538】
または、制御コード挿入部１９１でこのような変換を行うのではなく、エンコーダ１１（エンコーダ１１に含まれるプレエンコーダ３０１）で行われるように構成することもできる。
【0539】
ステップＳ１１８において、エンコーダ１１は、制御コードが付加されたパケットデータの反転符号化を行う。このエンコーダ１１における処理については、図５１を参照して後述する。
【0540】
受信部１３１ａのデータ受信処理として、ステップＳ１３３（図４０）において、シンボル同期部２１４は、パケットデータに含まれる制御コードを検出するなどしてシンボル同期をとる。このとき用いられる制御コードは、反転符号化における制御コードである。
【0541】
シンボル同期部２４４が、８Ｂ１０Ｂ符号化における制御コードにより、シンボル同期をとる場合、デコーダ１２によりデコードされた後のデータであり、８Ｂ１０Ｂ符号化における制御コードに変換された制御コードが用いられるようにしてもよい。
【0542】
ステップＳ１３４において、デコーダ１２は、反転符号化されているエンコードデータを復号する。このデコーダ１２における処理については、図５２を参照して後述する。
【0543】
＜制御コードを含めたエンコーダの処理＞
特殊な役割を有する制御コードと、情報伝達データをエンコードする場合のエンコーダ１１の処理について、図５１のフローチャートを参照して説明する。
特殊な役割を有する制御コードと、情報伝達データをエンコードする場合のエンコーダ１１の処理について、図５１のフローチャートを参照して説明する。
【0544】
ステップＳ２０１において、エンコーダ１１は、プレエンコーダ３０１から、データとＤＣフラグを入力する。ステップＳ２０２において、エンコーダ１１は、入力されたデータが、制御コードであるか否かを、ＤＣフラグを参照して判定する。ステップＳ２０２において、入力されたデータは、制御コードであると判定された場合、ステップＳ２０３に処理は進められる。
【0545】
ステップＳ２０３において、フラグが１に設定される。上記したように、制御コードは、フラグが１に設定され、反転処理はされないデータとして設定される。エンコーダ１１には、プレエンコーダ３０１により、ＮまたはＭビットの制御コードに変更されているため、その制御コードにフラグが付加されて、出力される。
【0546】
ステップＳ２０４において、出力される制御コードのランニングディスパリティＲＤとランレングスＲＬが算出される。ステップＳ２０５において、生成されたデータ列が、受信側に送信される。ステップＳ２０４，ステップＳ２０５は、ステップＳ２２，ステップＳ２３（図９）と同一の処理である。
【0547】
一方、ステップＳ２０２において、入力されたデータは、制御コードではないと判定された場合、ステップＳ２０６に処理が進められる。ステップＳ２０６において、入力された情報伝達データは、反転禁止のデータ列であるか否かが判定される。反転禁止のデータ列とは、図４６を参照して説明したように、反転すると制御コードと同一のデータ列となるデータ列である。
【0548】
ステップＳ２０６において、入力されたデータは、反転禁止のデータ列であると判定された場合、ステップＳ２０７に処理は進められる。ステップＳ２０７において、フラグが０に設定される。エンコーダ１１には、プレエンコーダ３０１により、ＮまたはＭビットの情報伝達データに変更されているため、その情報伝達データにフラグが付加されて、出力される。その後、ステップＳ２０４，ステップＳ２０５の処理が実行されるが、ステップＳ２０４，ステップＳ２０５の処理については既に説明したため、その説明は省略する。
【0549】
一方、ステップＳ２０６において、入力された情報伝達データは、反転禁止のデータ列ではないと判定された場合、ステップＳ２０８に処理は進められる。ステップＳ２０８において、情報伝達データに対する反転符号化処理が実行される。また、反転符号化処理が実行された情報伝達データに対して、ステップＳ２０４，ステップＳ２０５の処理が実行される。
【0550】
ステップＳ２０８において実行される反転符号化処理と、ステップＳ２０４，Ｓ２０５において実行される処理は、図９に示したフローチャートにおけるステップＳ１２乃至Ｓ２３の処理に該当するため、その説明は既にしたので省略する。
【0551】
このようにして、反転符号化において、制御コードといった特殊なデータ列を有するコードも扱う場合には、制御コードは反転しないように、また制御コードであることがわかるフラグが付加される処理が含まれる。
【0552】
＜制御コードを含めたデコーダの処理＞
特殊な役割を有する制御コードと、情報伝達データをデコードする場合のデコーダ１２の処理について、図５２のフローチャートを参照して説明する。
特殊な役割を有する制御コードと、情報伝達データをデコードする場合のデコーダ１２の処理について、図５２のフローチャートを参照して説明する。
【0553】
ステップＳ２３１において、デコーダ１２は、フラグは１であるか否かを判定する。ステップＳ２３１において、フラグは１であると判定された場合、ステップＳ２３２に処理は進められる。
【0554】
ステップＳ２３２において、処理対象とされているデータ列は、制御コードであるか否かが判定される。ステップＳ２３２において、処理対象とされているデータ列は、制御コードであると判定された場合、ステップＳ２３３に処理は進められる。
【0555】
ステップＳ２３３において、データ情報が、制御コードであることを示す情報に設定される。データ情報とは、デコーダ１２の後段の処理において、デコーダ１２からの出力を処理するときに参照される情報であり、制御コードであるか、制御コードではないかを示す情報（フラグ）である。
【0556】
ステップＳ２３４において、デコーダ１２から、データ情報と制御コードが出力される。
【0557】
一方、ステップＳ２３２において、制御コードではないと判定された場合、処理は、ステップＳ２３５に進められる。ステップＳ２３５に処理が来るのは、フラグが１であり、制御コードではない場合である。すなわち、ステップＳ２３５に処理が来た場合、処理対象とされているデータは、反転された情報伝達データである。
【0558】
ステップＳ２３５において、データ情報が、情報伝達データであることを示す情報に設定される。ステップＳ２３６において、処理対象とされているデータ列が、反転される。そして、ステップＳ２３７において、デコーダ１２から、データ情報と情報伝達データが出力される。
【0559】
一方、ステップＳ２３１において、フラグは０であると判定された場合、処理は、ステップＳ２３８に進められる。ステップＳ２３８に処理が来るのは、処理対象とされているデータは、反転されていない情報伝達データである場合である。
【0560】
ステップＳ２３８において、データ情報が、情報伝達データであることを示す情報に設定される。ステップＳ２３９において、処理対象とされているデータ列は、反転されずにそのまま出力される。そして、ステップＳ２３７において、デコーダ１２から、データ情報と情報伝達データが出力される。
【0561】
このようにして、反転符号化に対応する復号において、制御コードといった特殊なデータ列を有するコードも扱う場合には、制御コードは反転しないように、また制御コードであることがわかるフラグが付加されたデータ列が、フラグを参照して処理される。
【0562】
＜他のエンコード、デコードの処理＞
上記したように、制御コードは、反転しないようにし、フラグとして１が付加される。また、制御コード以外のデータ(情報伝達データ)のうち、反転すると制御コードと同一のデータ列となるデータは、反転禁止のデータ列とし、反転されないように制御され、フラグとして０が付加される。
上記したように、制御コードは、反転しないようにし、フラグとして１が付加される。また、制御コード以外のデータ(情報伝達データ)のうち、反転すると制御コードと同一のデータ列となるデータは、反転禁止のデータ列とし、反転されないように制御され、フラグとして０が付加される。
【0563】
また情報伝達データは、反転される場合、フラグとして１が付加される。フラグとして１が付加されるのは、制御コードであることを表す場合と同じである。仮に、反転された情報伝達データにエラーが発生し、制御コードと同一のデータ列になっていたような場合、デコード側では、フラグが１であり、制御コードと同一のデータであるため、制御コードとして処理してしまう。
【0564】
また、制御コードにエラーが発生した場合、デコーダ側では、フラグが１であるため、反転された情報伝達データとして扱われてデコードされてしまう可能性がある。そこで、制御コードにエラーが発生しているような場合でも、制御コードとして扱えるようにするエンコードとデコードについて説明を加える。
【0565】
図５３に示すように、制御コードに１ビットのエラーが発生したことを想定する。図５３の上段に示したコードは、図４６に示した反転符号化におけるPad Codeであり、そのPad Codeの先頭の1ビットにフラグの１が付加されているコードを示した。エラーが発生していない状態で、エンコードされ、デコード側に送信された場合、図５３の上段に示したコードが授受される。
【0566】
Pad Codeにおいて、例えば１ビットのエラーが発生した場合を、図５３の下段に示す。1bit違うデータ１として表したPad Codeは、最後のデータにエラーが発生し、正常なコードであるときには１というデータであるべきデータが、０というデータになっている。このような１bit違うデータ１がデコーダ１２側で処理されると、フラグが１であるため、反転された情報伝達データとして処理されてしまう。
【0567】
同じく、1bit違うデータ２として表したPad Codeは、最後からの2番目のデータにエラーが発生し、正常なコードであるときには０というデータであるべきデータが、１というデータになっている。このような１bit違うデータ２がデコーダ１２側で処理されると、フラグが１であるため、反転された情報伝達データとして処理されてしまう。
【0568】
さらに、1bit違うデータ３２として表したPad Codeは、最後からの３２番目のデータにエラーが発生し、正常なコードであるときには０というデータであるべきデータが、１というデータになっている。このような１bit違うデータ３２がデコーダ１２側で処理されると、フラグが１であるため、反転された情報伝達データとして処理されてしまう。
【0569】
このように、制御コードに１ビットのエラーが発生したような場合、情報伝達データとしてデコードされてしまう可能性がある。そこで、1ビットのエラーが発生した場合も考慮してデコードされるようにする。具体的には、デコーダ１２は、１bit違うデータ１乃至３２を、制御コードとして扱う。このように、１bit違うデータ１乃至３２を、適宜、拡大された制御コードと記載する。
【0570】
１bit違うデータ１乃至３２は、３２パターンあるため、デコーダ１２は、この３２パターンも含めて制御コードとして処理することになる。よって、エラーが発生していない制御コードを含めると、３３パターンを制御コードとして扱うことになる。また、ここでは制御コードとして、Pad Codeを例に挙げて説明したが、図４６を参照して説明したように、制御コードには、Pad Code以外にも、Idle Code, Start Code, End Code, Sync Code, Deskew Code, Standby Codeがある。これらの制御コード毎に、制御コードとして扱うデータ列が３３パターン存在する。
【0571】
デコーダ１２側で、このように、１bit違うデータ１乃至３２も、制御コードとして扱えるようにするために、エンコード側では、反転して１bit違うデータ１乃至３２のいずれかに該当する情報伝達データは、反転しない制御が行われる。すなわち、反転禁止のデータ列の範囲を、制御コードが反転されたデータ列だけでなく、拡大された制御コードにまで広げた処理がエンコード側で行われる。
【0572】
情報伝達データのうち、反転されて１というフラグが付加され、かつ反転した後のデータ列が１bit違うデータ列１乃至３２のいずれかと同一のパターンになってしまう場合、デコーダ１２側では、制御コードとして扱われることになる。このようなことを防ぐために、情報伝達データのうち、反転した後のデータ列が１bit違うデータ列１乃至３２のいずれかと同一のパターンになってしまう情報伝達データは、反転禁止とし、フラグとして０が付加されるようにする。
【0573】
図５４のＡを参照する。図５４のＡの上段に、反転前のデータ（情報伝達データ）を示す。図５４のＡの上段に示した情報伝達データは、1000100001100011011101111001111というデータである。この情報伝達データは、制御コードではない。
【0574】
図５４のＡの上段に示したような情報伝達データが、反転されると、図５４のＡの下段に示したデータとなる。反転された情報伝達データは、0111011110011100100010000110000となる。この反転された情報伝達データは、図５３に示した１bit違うデータ1乃至３２のうちの、１bit違うデータ1と同じデータ列となっている。
【0575】
また、図５４のＡの下段に示したデータは、反転されたデータであるため、フラグとして１が付加されている。よって、このような反転符号化が行われると、デコーダ１２側では、フラグが１であり、１bit違うデータ１と同じデータ列であるため、制御コードとして扱われる。しかしながら、図５４のＡの下段に示したデータは、情報伝達データが反転されたデータであり、制御コードではないため、デコーダ１２側で制御コードとして扱われると、誤ったデコードとなる。
【0576】
このようなことから、エンコーダ１１は、図５４のＡの上段に示した情報伝達データは、反転しないデータ（反転禁止のデータ列）として処理する。すなわち、エンコーダ１１は、図５４のＡの上段に示した情報伝達データが入力された場合、反転禁止のデータ列として扱い、０というフラグを付加する処理を実行する。
【0577】
このようにエンコードが行われることで、図５４のＡの上段に示した情報伝達データは、反転されず、また０というフラグが付加されるため、デコーダ１２側では、反転されていない情報伝達データであるとしてデコードが行われる。
【0578】
すなわち、エンコーダ１１は、反転すると制御コードと１ビットだけ異なるデータ列になる情報伝達データは、反転禁止のデータ列として扱い、フラグとして０を付加するエンコードを行う。図５４を参照して説明したように、制御コードと１ビット異なるデータ列は、３２パターンあるため、これら３２パターンのデータ列が、エンコーダ１１側では反転禁止のデータ列として扱われる。
【0579】
また、制御コードは、上記したように、複数あるため、複数の制御コード毎の３２パターンの１bit違いのデータと、反転したときに同一のデータ列となる情報伝達データも、非反転のデータとして扱われる。
【0580】
また、図５４のＢに示すように、２ビットのエラーが発生したときに、制御コードと一致するような情報伝達データも、反転禁止のデータ列として扱われるようにしても良い。
【0581】
図５４のＢの上段に示した1000100001101011011101111001111という情報伝達データが、反転されると、中段に示した0111011110010100100010000110000というデータ列に変換される。さらに、この反転されたデータ列に1ビットのエラーが発生した場合、下段に示した0111011110011100100010000110000というデータ列になる。
【0582】
この反転されたデータ列に１ビットのエラーが発生している0111011110011100100010000110000というデータ列は、図５４のＡの下段に示した反転後のデータ列と同一のデータ列である。この図５４のＡの下段に示した反転後のデータ列は、図５３に示した１bit違うデータ１と同じデータ列である。
【0583】
図５４のＢの上段に示した反転前の情報伝達データは、反転したデータ列に１ビットのエラーが発生することで、制御コードに１ビットのエラーが発生したとき１bit違うデータ１と同一のデータ列となる。このような情報伝達データも、反転禁止のデータとして扱われるようにしても良い。このような情報伝達データを、ここでは、２bit違うデータと記述する。
【0584】
このように、エンコーダ１１は、反転すると制御コードとなる情報伝達データ、反転すると制御コードに１ビットのエラーが発生したときの１bit違うデータとなる情報伝達データ、さらに、反転すると制御コードに２ビットのエラーが発生したときの２bit違うデータとなる情報伝達データは、反転禁止のデータ列として扱う。
【0585】
このように、拡大された制御コードを含めて反転禁止のデータ列として扱うようにした場合も、エンコーダ１１の処理は、図５１に示したフローチャートに基づき行うことができる。すなわち、ステップＳ２０６において、処理対象とされているデータ列は、反転禁止のデータ列であるか否かが判定されるが、この反転禁止のデータ列として設定されているデータ列が、反転すると制御コードとなる情報伝達データだけではなく、上記した情報伝達データ（拡大された制御データ）まで広げられている点が異なり、他の処理は同様に行うことができる。
【0586】
また、デコーダ１２の処理は、図５２に示したフローチャートに基づき行うことができる。すなわち、ステップＳ２３２において、制御コードであるか否かが判定されるが、この制御コードであると判定するための制御コードが、制御コードだけでなく、１bit違うデータと２bit違うデータまで範囲が広げられている点が異なり、他の処理は同様に行うことができる。
【0587】
エンコーダ１１とデコーダ１２のそれぞれの構成も、基本的には、図３に示したエンコーダ１１や図４に示したデコーダ１２と同様の構成とすることができる。ただし、エンコーダ１１側では、反転禁止のデータ列の範囲が広げられているため、その処理を実行する機能を加える必要がある。またデコーダ１２側も、制御コードとして判定するデータ列の範囲が広げられているため、その処理を実行する機能を加える必要がある。
【0588】
図５５は、反転禁止のデータ列として扱う範囲を拡大したときのエンコーダ１１に関わる構成図を示す。エンコーダ１１は、距離判定部４０２から反転禁止フラグが供給される構成とされている。また、距離判定部４０２は、データ反転部４０１からのデータの供給を受ける構成とされている。
【0589】
データ反転部４０１と距離判定部４０２は、プレエンコーダ３０１に含まれる構成とすることができる。プレエンコーダ３０１は、図４３を参照して説明したように、制御コードと情報伝達データを区別し、制御コードであるか、情報伝送データであるかを表すＤＣフラグをエンコーダ１１に供給する。
【0590】
このような処理を行うプレエンコーダ３０１に、データ反転部４０１と距離判定部４０２を追加する構成とする場合を例に挙げて説明を続けるが、プレエンコーダ３０１と同じく、エンコーダ１１と別体として設けられていても良いし、エンコーダ１１内に含まれる構成としても良い。プレエンコーダ３０１は、ＤＣフラグを出力するが、このＤＣフラグは、制御コードであるか、情報伝達データであるかを表すフラグである。このようなＤＣフラグを出すのは、制御コードである場合、反転禁止とするためである。よって、ＤＣフラグを、反転禁止フラグとして用い、反転禁止のデータであるか、反転しても良いデータであるかを表すフラグとして用いるようにしても良い。
【0591】
プレエンコーダ３０１に含まれるデータ反転部４０１は、入力されたデータを反転する。反転されるデータは、情報伝達データを処理対象とすれば良いため、制御データが入力されたときには、データ反転部４０１での処理は実行されないようにしても良い。反転されたデータは、距離判定部４０２に供給される。距離判定部４０２は、制御コードと、反転された情報伝達データを比較する。
【0592】
距離判定部４０２は、反転されたデータ列が、制御コード、１bit違うデータ列、または２bit違うデータ列のいずれかに該当するか否かを判定する。この判定は、反転されたデータ列と制御コードとが何ビット異なるかを判定することで行われる。換言すれば、反転されたデータ列と制御コードとの距離が判定される。例えば、ハミング距離を判定することで反転されたデータ列と制御コードとの異なるビット数が判定される。
【0593】
反転されたデータ列と制御コードとが一致している、換言すればハミング距離＝０の場合、反転禁止のデータ列として判定される。また、反転されたデータ列と制御コードとが１ビット異なる、換言すればハミング距離＝１の場合、反転禁止のデータ列として判定される。また、反転されたデータ列と制御コードとが２ビット異なる、換言すればハミング距離＝２の場合、反転禁止のデータ列として判定される。
【0594】
距離判定部４０２は、反転されたデータ列と制御コードとが３ビット以上異なる、換言すればハミング距離が３以上の場合、情報伝達データであると判定する。
【0595】
距離判定部４０２において、反転禁止のデータ列と判定された場合、反転禁止のデータ列であることを表すDＣフラグが、エンコーダ１１に供給される。DCフラグとしては、制御コードであることを表すフラグ、情報伝達データであることを表すフラグ、および情報伝達データであるが、反転禁止のデータであることを表すフラグのいずれかである。
【0596】
このように、反転されたデータが、拡大された制御コードと一致するか否かを判定し、その判定結果を用いてエンコードが行われるようにしても良い。
【0597】
またここでは、拡大された制御コードの範囲が、制御コード、１bit違うデータ、および２bit違うデータまでとしたが、３bit違うデータや４bit違うデータまで含めることも可能である。エラーが発生するビット数として保障するかは、システムに要求されている性能などを考慮して適宜設定することができる。
【0598】
データを反転せずに、データと反転された制御コードが比較されるような構成とすることもできる。図５６は、反転禁止のデータ列として扱う範囲を拡大したときのエンコーダ１１に関わる他の構成図を示す。エンコーダ１１には、プレエンコーダ３０１に含まれる距離判定部４１１からDCフラグが供給される構成とされている。
【0599】
距離判定部４１１は、入力されたデータと反転された制御コードとの距離を判定する。距離判定部４１１は、入力されたデータ列と反転された制御コードが一致している場合（ハミング距離＝０である場合）、反転禁止のデータ列と判定し、反転禁止であることを示すＤＣフラグを出力する。
【0600】
また距離判定部４１１は、入力されたデータ列と反転された制御コードとが１ビット異なる場合（ハミング距離＝１の場合）、反転禁止のデータ列として判定し、反転禁止であることを示すＤＣフラグを出力する。また距離判定部４１１は、入力されたデータ列と反転された制御コードとが２ビット異なる場合（ハミング距離＝２の場合）、反転禁止のデータ列として判定し、反転禁止であることを示すＤＣフラグを出力する。
【0601】
距離判定部４１１は、入力されたデータ列と反転された制御コードとが３ビット以上異なる場合（ハミング距離が３以上の場合）、情報伝達データであると判定し、判定しても良いデータであることを示すＤＣフラグを出す。
【0602】
このように、入力されたデータが、拡大された制御コードを反転したデータ列と一致するか否かを判定し、その判定結果を用いてエンコードが行われるようにしても良い。
【0603】
このように、エンコーダ１１では、拡大された制御コードと一致する情報伝達データは、反転禁止のデータ列として扱われ、非反転とされ、フラグとしては０が設定される。
【0604】
このような拡大された制御コードも扱うようにした場合のデコーダ１２に関わる構成について説明する。図５７は、拡大された制御コードを扱う場合のデコーダ１２に関わる構成例を示す図である。
【0605】
デコーダ１２は、距離判定部４５１からの判定結果を用いてデコードを行う構成とされる。距離判定部４５１は、デコーダ１２に入力されるデータ列と同一のデータ列が入力され、その入力されたデータ列と、制御コードとの距離を判定する。距離判定部４５１は、基本的には、エンコーダ１１側の距離判定部４０２（４１１）と同様に、入力されたデータ列と、制御コードとの距離を判定する。
【0606】
入力されるデータ列のフラグが１である場合、制御コードであるか、または反転された情報伝達データである。拡大された制御コードも、制御コードとして判定するためには、フラグが１であるデータ列が、制御コードであるのか、拡大された制御コードであるのか、または反転された情報伝達データであるのかを判定する必要がある。
【0607】
そこで、距離判定部４５１は、入力されたデータ列と制御コードとの距離を判定する。距離判定部４５１は、入力されたデータ列と制御コードが一致している場合（ハミング距離＝０である場合）、制御コードであると判定する。
【0608】
また、距離判定部４５１は、入力されたデータ列と制御コードとが１ビット異なる場合（ハミング距離＝１の場合）、制御コードであるとして判定する。また、距離判定部４５１は、入力されたデータ列と制御コードとが２ビット異なる場合（ハミング距離＝２の場合）、制御コードであるとして判定する。
【0609】
距離判定部４５１は、入力されたデータ列と制御コードとが３ビット以上異なる場合（ハミング距離が３以上の場合）、情報伝達データであると判定する。
【0610】
このように、入力されたデータが、拡大された制御コードと一致するか否かを判定し、その判定結果、換言すれば、制御コードであるか、情報伝達データであるかの情報を用いてデコードが行われるようにしても良い。
【0611】
このように、拡大された制御コードも制御コードとして扱うようにすることで、制御コードにエラーが発生したような場合であっても、制御コードとして扱うことが可能となる。
【0612】
＜スクランブルを併用するエンコード、デコードについて＞
エンコードおよびデコードを、拡大された制御コードも制御コードとして扱うようにすることで、エラーが発生したときの耐性を高めることができる。一方で、拡大された制御コードも制御コードとして扱えるようにした場合、エンコーダ１１側では、反転禁止とされる情報伝達データが増える可能性がある。
エンコードおよびデコードを、拡大された制御コードも制御コードとして扱うようにすることで、エラーが発生したときの耐性を高めることができる。一方で、拡大された制御コードも制御コードとして扱えるようにした場合、エンコーダ１１側では、反転禁止とされる情報伝達データが増える可能性がある。
【0613】
反転禁止とされる情報伝達データが増えることで、ランニングディスパリティＲＤが増加してしまう可能性がある。例えば、反転禁止の情報伝達データが連続した場合、ランニングディスパリティＲＤが増加する可能性がある。また、画像として階調が上下するような縦縞画像（所謂キラーパターンなどと称される画像）を処理する場合、反転禁止のデータ列が連続する可能性があり、ランニングディスパリティＲＤが増加する可能性がある。
【0614】
上記したように、本技術を適用したエンコードやデコードによれば、ランニングディスパリティＲＤとランレングスＲＬを制御（抑圧）することができるが、拡大された制御コードまでも扱うエンコードやデコードを行うようにした場合にランニングディスパリティＲＤが増加する可能性がある。そこで、ランニングディスパリティＲＤとランレングスＲＬを制御（抑圧）し、かつ拡大された制御コードまでも扱うことでエラー耐性を向上させることができるエンコードとデコードについて説明を続ける。
【0615】
図５８は、エンコーダ１１の他の構成例を示す図である。図５８に示したエンコーダ１１ｂは、図３に示したエンコーダ１１と比較して、スクランブル部５０１が追加された構成とされている点が異なり、他の点は同一である。図３に示したエンコーダ１１と同一の部分に関しては説明を省略する。
【0616】
スクランブル部５０１は、エンコーダ１１ｂに入力された情報伝達データに対してスクランブルをかける。エンコーダ１１ｂは、図３に示したエンコーダ１１と同じく、反転符号化に基づく符号化を行う。この反転符号化を行う前に、データをスクランブルする。ただし、制御コードはスクランブルの対象外とし、スクランブルをかけずに処理される。
【0617】
エンコーダ１１ｂは、プレエンコーダ３０１（図４３）からデータとＤＣフラグが供給される構成としても良いし、プレエンコーダ３０１がない構成であっても良い。エンコーダ１１ｂは、拡大された制御コードも扱うエンコードを行い、かつランニングディスパリティＲＤやランレングスＲＬを制御できる反転符号化を行う場合に適用できる。また、エンコーダ１１ｂは、拡大された制御コードを扱わないエンコードを行う場合であっても適用でき、そのような場合であってもランニングディスパリティＲＤやランレングスＲＬを制御できるエンコードを行う場合に適用できる。
【0618】
スクランブルは、０と１が高確率で連続しないように、０と１のパターンが頻繁なシフトによりランダム化されることにより行われる。また、このスクランブルは、受信側で再び元のデータ列に戻すことができる。スクランブル部５０１は、例えば、生成多項式によるスクランブルを行う。生成多項式によるスクランブルとしては、疑似ランダムビットシーケンス（PRBS：pseude-random bit sequence）を用いたスクランブルを適用することができる。
【0619】
生成多項式の一例を、次式（７）に示す。
PayloadScramble＝Ｘ１５＋Ｘ１４＋１ ・・・（７）
PayloadScramble＝Ｘ１５＋Ｘ１４＋１ ・・・（７）
【0620】
スクランブル部５０１により、反転禁止のデータも、スクランブルがかけられ、０または１が連続するようなことが抑制される。よって、反転禁止のデータが連続するような状況が発生したような場合でも、ランニングディスパリティＲＤが増加するようなことを抑制することができる。
【0621】
また、スクランブル部５０１によりスクランブルがかけられた情報伝達データに対して、反転符号化の処理が行われるため、さらに、ランニングディスパリティＲＤやランレングスＲＬを制御した符号化を行うことができる。
【0622】
図５８に示したエンコーダ１１ｂに対応するデコーダ１２ｂの構成例を、図５９に示す。図５９に示したデコーダ１２ｂは、図４に示したデコーダ１２と比較して、デスクランブル部５１１が追加された構成とされている点が異なり、他の点は同一である。図４に示したデコーダ１２と同一の部分に関しては説明を省略する。
【0623】
デスクランブル部５１１は、デコーダ１２ｂ内のデコードされたスクランブルされているデータ列の供給を受け、デスクランブルの処理を実行する。エンコード側でスクランブルは、反転符号化が行われる前の処理で行われている。デコード側では、反転符号化が行われているデータに対して、反転復号の処理を実行して、反転符号化が行われる前のデータ列を取得し、その後、スクランブルを解除する処理が実行される。
【0624】
【0625】
図６０に示したフローチャートの処理は、図５１に示したフローチャートの処理に、スクランブル部５０１がスクランブルを行う処理を追加した点が異なり、他の処理は同様であるため、同様な処理については説明を省略する。
【0626】
ステップＳ３０１乃至Ｓ３０５は、ステップＳ２０１乃至Ｓ２０５（図５１）と同様の処理であり、制御コードが入力されたときには、反転符号化処理を行わずに、フラグを１に設定したデータ列を出力する。また、制御コードに対しては、スクランブル部５０１におけるスクランブルの処理も実行されない。
【0627】
一方で、ステップＳ３０２において、処理対象とされているデータ列は、制御コードではないと判定された場合、すなわち、情報伝達データであると判定された場合、ステップＳ３０６に処理が進められる。ステップＳ３０６において、処理対象とされた情報伝達データに対して、スクランブル部５０１によりスクランブルがかけられる。
【0628】
スクランブルがかけられた情報伝達データに対して、ステップＳ３０７乃至Ｓ３０９の処理が実行される。このステップＳ３０７乃至Ｓ３０９の処理は、ステップＳ２０６乃至Ｓ２０８（図５１）と同様の処理であり、反転符号化に係わる処理である。
【0629】
このように、情報伝達データに対して、スクランブルがかけられ、その後、反転符号化の処理が実行されることでエンコードが行われる。
【0630】
【0631】
図６１に示したフローチャートの処理は、図５２に示したフローチャートの処理に、デスクランブル部５１１がデスクランブルを行う処理を追加した点が異なり、他の処理は同様であるため、同様な処理については説明を省略する。
【0632】
ステップＳ３３１乃至Ｓ３３９は、ステップＳ２３１乃至Ｓ２３９（図５２）と同様の処理であり、情報伝達データに対する反転復号の処理が実行される。制御コードの場合には、反転符号化およびスクランブルが実行されていないため、制御コードであると判定された場合には、そのデータ列は、制御コードであるとして処理される。
【0633】
一方で、制御コードでないデータ、すなわち情報伝達データに対しては、反転復号の処理が実行されることで、スクランブルがかけられた状態の情報伝達データが取得される。
【0634】
ステップＳ３４０において、デスクランブル部５１１は、スクランブルがかけられている情報伝達データに対してデスクランブルの処理を実行することで、スクランブルが解除されたデータ列を生成する。
【0635】
このように、反転符号化された情報伝達データに対して、反転復号が行われ、スクランブルがかけられている情報伝達データに対してデスクランブルの処理が実行されることでデコードが行われる。
【0636】
このようにエンコードやデコードが行われることで、ランニングディスパリティＲＤやランレングスＲＬをより制御（抑圧）することができる。
【0637】
なお、スクランブルを行うようにした場合、スクランブルにリセットをかける制御コードを新たに定義し、エンコーダ１１とデコーダ１２との間で授受されるようにしても良い。また、スクランブルにリセットをかける制御コードは、リセットのタイミングを任意のライン（LINE）数で行えるようにするものであっても良い。
【0638】
本技術を適用した符号化、復号によれば、簡単な回路構成で、伝送効率を悪化させることなく、ランニングディスパリティＲＤとランレングスＲＬを制御（抑圧）することができる。また、フラグの誤りを検出できるようにすることで、受信側で、受信データの信頼性を向上させた処理を行うことができる。
【0639】
また、制御コードといった特殊なデータ列を有するデータ列のランニングディスパリティＲＤやランレングスＲＬを制限することができる。よって、制御コードが連続するような場合であっても、ランニングディスパリティＲＤやランレングスＲＬが悪化するようなことを抑制することができる。また、制御コードのランニングディスパリティＲＤやランレングスＲＬの悪化が抑制されることで、受信側でクロックなどの制御コードを用いた処理の制度を向上させることができる。
【0640】
＜コンピュータの構成例＞
上記した一連の処理は、ハードウェアにより実行することもできるし、ソフトウェアにより実行することもできる。一連の処理をソフトウェアにより実行する場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または汎用のパーソナルコンピュータなどに、プログラム記録媒体からインストールされる。
上記した一連の処理は、ハードウェアにより実行することもできるし、ソフトウェアにより実行することもできる。一連の処理をソフトウェアにより実行する場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または汎用のパーソナルコンピュータなどに、プログラム記録媒体からインストールされる。
【0641】
図６２は、上記した一連の処理をプログラムにより実行するコンピュータのハードウェアの構成例を示すブロック図である。
【0642】
CPU(Central Processing Unit)１００１、ROM(Read Only Memory)１００２、RAM(Random Access Memory)１００３は、バス１００４により相互に接続されている。
【0643】
バス１００４には、さらに、入出力インタフェース１００５が接続されている。入出力インタフェース１００５には、キーボード、マウスなどよりなる入力部１００６、ディスプレイ、スピーカなどよりなる出力部１００７が接続される。また、入出力インタフェース１００５には、ハードディスクや不揮発性のメモリなどよりなる記憶部１００８、ネットワークインタフェースなどよりなる通信部１００９、リムーバブルメディア１０１１を駆動するドライブ１０１０が接続される。
【0644】
以上のように構成されるコンピュータでは、CPU１００１が、例えば、記憶部１００８に記憶されているプログラムを入出力インタフェース１００５及びバス１００４を介してRAM１００３にロードして実行することにより、上記した一連の処理が行われる。
【0645】
CPU１００１が実行するプログラムは、例えばリムーバブルメディア１０１１に記録して、あるいは、ローカルエリアネットワーク、インターネット、デジタル放送といった、有線または無線の伝送媒体を介して提供され、記憶部１００８にインストールされる。
【0646】
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
【0647】
本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0648】
本技術の実施の形態は、上記した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【0649】
例えば、本技術は、１つの機能をネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
【0650】
また、上記のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
【0651】
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
【0652】
＜内視鏡手術システムへの応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
【0653】
図６３は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【0654】
図６３では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
【0655】
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
【0656】
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
【0657】
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
【0658】
ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
【0659】
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
【0660】
光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
【0661】
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
【0662】
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
【0663】
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
【0664】
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
【0665】
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
【0666】
【0667】
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
【0668】
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
【0669】
撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
【0670】
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
【0671】
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
【0672】
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
【0673】
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
【0674】
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
【0675】
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
【0676】
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
【0677】
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
【0678】
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
【0679】
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
【0680】
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
【0681】
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
【0682】
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
【0683】
本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【0684】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0685】
なお、本技術の実施の形態は、上記した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【0686】
なお、本技術は以下のような構成も取ることができる。
（１）
入力されたデータをＮビットまたはＭビットに分割し、前記Ｎビットまたは前記Ｍビットのデータ列の第１のランニングディスパリティを算出する算出部と、
前記算出部で算出された前記第１のランニングディスパリティと、前記第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティに基づき、前記データ列を反転するか否かを判定する判定部と、
前記判定部による判定結果に基づき、前記データ列を反転または非反転し、前記判定部による判定結果を表すフラグを付加して出力する付加部と
を備え、
前記判定部は、前記データ列が制御コードである場合、反転しないと判定し、
前記付加部は、前記制御コードに割り当てられている前記フラグを付加する
符号化装置。
（２）
前記Ｎと前記Ｍは、奇数である
前記（１）に記載の符号化装置。
（３）
入力される所定のビット数の制御コードを、前記Ｎビットまたは前記Ｍビットの制御コードに変換する
前記（１）または（２）に記載の符号化装置。
（４）
前記Ｎビットは、前記所定のビット数よりも小さいビット数であり、前記Ｍビットは、前記所定のビット数よりも大きいビット数である
前記（３）に記載の符号化装置。
（５）
前記所定のビット数は、３２ビットであり、前記Ｎビットは、３１ビットであり、前記Ｍビットは３３ビットである
前記（３）に記載の符号化装置。
（６）
前記変換は、前記所定のビット数の制御コードと、変換後の制御コードが関連づけられた表が参照されて変換される
前記（３）に記載の符号化装置。
（７）
前記Ｎビットまたは前記Ｍビットの前記制御コードと、前記制御コードに割り当てられているフラグを含むランニングディスパリティは、０である
前記（１）乃至（６）のいずれかに記載の符号化装置。
（８）
前記Ｎビットまたは前記Ｍビットの制御データは、前記所定のビット数の制御コードの前半部分のデータ列と、前記所定のビット数の制御コードの前半部分を反転したデータ列を含む
前記（３）乃至（７）のいずれかに記載の符号化装置。
（９）
前記前半部分のデータ列と、前記前半部分を反転したデータ列との間の２ビットのデータは、０と１である
前記（８）に記載の符号化装置。
（１０）
前記前半部分のデータ列の前のビットのデータは、０である
前記（８）または（９）に記載の符号化装置。
（１１）
前記Ｍビットの制御コードの先頭ビットとして、前記Ｍビットの前に前記Ｎビットに変換されたデータ列の最後のビットが設定され、
前記Ｍビットの制御コードの最後のビットは、前記先頭ビットの値を反転した値が設定される
前記（８）乃至（１０）のいずれかに記載の符号化装置。
（１２）
前記Ｎビットのデータ列と前記Ｍビットのデータ列をそれぞれ１ブロックとし、２ブロックを１処理単位としたとき、複数の処理単位の最後のブロックの前記フラグは、前記複数の処理単位の最後のブロック以外のブロックに付加された前記フラグの排他的論理和の計算結果に設定される
前記（１）乃至（１１）のいずれかに記載の符号化装置。
（１３）
前記最後のブロックは、反転しないデータ列として処理される
前記（１２）に記載の符号化装置。
（１４）
前記Ｎビットのデータ列と前記Ｍビットのデータ列をそれぞれ１ブロックとし、２ブロックを１処理単位としたとき、複数の処理単位の最後のブロックの後に、複数の処理単位に含まれる前記フラグをハミング（Humming）符号処理した結果を付加する
前記（１）乃至（１３）のいずれかに記載の符号化装置。
（１５）
前記判定部により反転すると判定されたときに、前記付加部により付加される前記フラグと、前記制御コードに割り当てられている前記フラグは同一である
前記（１）乃至（１４）のいずれかに記載の符号化装置。
（１６）
符号化装置が、
入力されたデータをＮビットまたはＭビットに分割し、前記Ｎビットまたは前記Ｍビットのデータ列の第１のランニングディスパリティを算出し、
算出された前記第１のランニングディスパリティと、前記第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティに基づき、前記データ列を反転するか否かを判定し、
判定結果に基づき、前記データ列を反転または非反転し、前記判定結果を表すフラグを付加して出力し、
前記判定は、前記データ列が制御コードである場合、反転しないと判定し、
前記制御コードに割り当てられているフラグを付加する
符号化方法。
（１７）
符号化装置を制御するコンピュータに、
入力されたデータをＮビットまたはＭビットに分割し、前記Ｎビットまたは前記Ｍビットのデータ列の第１のランニングディスパリティを算出し、
算出された前記第１のランニングディスパリティと、前記第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティに基づき、前記データ列を反転するか否かを判定し、
判定結果に基づき、前記データ列を反転または非反転し、前記判定結果を表すフラグを付加して出力し、
前記判定は、前記データ列が制御コードである場合、反転しないと判定し、
前記制御コードに割り当てられているフラグを付加する
ステップを含む処理を実行させるためのプログラム。
（１８）
入力されるＮビットまたはＭビットのデータ列に付加されているフラグを参照し、前記データ列が、制御コードであるか否かを判定する第１の判定部と、
前記第１の判定部により、前記データ列は前記制御コードではないと判定された場合、前記データ列は、反転されているか否かを判定する第２の判定部と、
前記第１の判定部により、前記データ列は、前記制御コードであると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、前記第２の判定部により、前記データ列は、反転されていないと判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、前記第２の判定部により、前記データ列は、反転されていると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転して出力する出力部と
を備える復号装置。
（１９）
復号装置が、
入力されるＮビットまたはＭビットのデータ列に付加されているフラグを参照し、前記データ列が、制御コードであるか否かを判定し、
前記データ列は前記制御コードではないと判定された場合、前記データ列は、反転されているか否かを判定し、
前記データ列は、前記制御コードであると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、
前記データ列は、前記制御コードではなく、反転されていないと判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、
前記データ列は、前記制御コードではなく、反転されていると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転して出力する
復号方法。
（２０）
復号装置を制御するコンピュータが、
入力されるＮビットまたはＭビットのデータ列に付加されているフラグを参照し、前記データ列が、制御コードであるか否かを判定し、
前記データ列は前記制御コードではないと判定された場合、前記データ列は、反転されているか否かを判定し、
前記データ列は、前記制御コードであると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、
前記データ列は、前記制御コードではなく、反転されていないと判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、
前記データ列は、前記制御コードではなく、反転されていると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転して出力する
ステップを含む処理を実行するためのプログラム。
（１）
入力されたデータをＮビットまたはＭビットに分割し、前記Ｎビットまたは前記Ｍビットのデータ列の第１のランニングディスパリティを算出する算出部と、
前記算出部で算出された前記第１のランニングディスパリティと、前記第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティに基づき、前記データ列を反転するか否かを判定する判定部と、
前記判定部による判定結果に基づき、前記データ列を反転または非反転し、前記判定部による判定結果を表すフラグを付加して出力する付加部と
を備え、
前記判定部は、前記データ列が制御コードである場合、反転しないと判定し、
前記付加部は、前記制御コードに割り当てられている前記フラグを付加する
符号化装置。
（２）
前記Ｎと前記Ｍは、奇数である
前記（１）に記載の符号化装置。
（３）
入力される所定のビット数の制御コードを、前記Ｎビットまたは前記Ｍビットの制御コードに変換する
前記（１）または（２）に記載の符号化装置。
（４）
前記Ｎビットは、前記所定のビット数よりも小さいビット数であり、前記Ｍビットは、前記所定のビット数よりも大きいビット数である
前記（３）に記載の符号化装置。
（５）
前記所定のビット数は、３２ビットであり、前記Ｎビットは、３１ビットであり、前記Ｍビットは３３ビットである
前記（３）に記載の符号化装置。
（６）
前記変換は、前記所定のビット数の制御コードと、変換後の制御コードが関連づけられた表が参照されて変換される
前記（３）に記載の符号化装置。
（７）
前記Ｎビットまたは前記Ｍビットの前記制御コードと、前記制御コードに割り当てられているフラグを含むランニングディスパリティは、０である
前記（１）乃至（６）のいずれかに記載の符号化装置。
（８）
前記Ｎビットまたは前記Ｍビットの制御データは、前記所定のビット数の制御コードの前半部分のデータ列と、前記所定のビット数の制御コードの前半部分を反転したデータ列を含む
前記（３）乃至（７）のいずれかに記載の符号化装置。
（９）
前記前半部分のデータ列と、前記前半部分を反転したデータ列との間の２ビットのデータは、０と１である
前記（８）に記載の符号化装置。
（１０）
前記前半部分のデータ列の前のビットのデータは、０である
前記（８）または（９）に記載の符号化装置。
（１１）
前記Ｍビットの制御コードの先頭ビットとして、前記Ｍビットの前に前記Ｎビットに変換されたデータ列の最後のビットが設定され、
前記Ｍビットの制御コードの最後のビットは、前記先頭ビットの値を反転した値が設定される
前記（８）乃至（１０）のいずれかに記載の符号化装置。
（１２）
前記Ｎビットのデータ列と前記Ｍビットのデータ列をそれぞれ１ブロックとし、２ブロックを１処理単位としたとき、複数の処理単位の最後のブロックの前記フラグは、前記複数の処理単位の最後のブロック以外のブロックに付加された前記フラグの排他的論理和の計算結果に設定される
前記（１）乃至（１１）のいずれかに記載の符号化装置。
（１３）
前記最後のブロックは、反転しないデータ列として処理される
前記（１２）に記載の符号化装置。
（１４）
前記Ｎビットのデータ列と前記Ｍビットのデータ列をそれぞれ１ブロックとし、２ブロックを１処理単位としたとき、複数の処理単位の最後のブロックの後に、複数の処理単位に含まれる前記フラグをハミング（Humming）符号処理した結果を付加する
前記（１）乃至（１３）のいずれかに記載の符号化装置。
（１５）
前記判定部により反転すると判定されたときに、前記付加部により付加される前記フラグと、前記制御コードに割り当てられている前記フラグは同一である
前記（１）乃至（１４）のいずれかに記載の符号化装置。
（１６）
符号化装置が、
入力されたデータをＮビットまたはＭビットに分割し、前記Ｎビットまたは前記Ｍビットのデータ列の第１のランニングディスパリティを算出し、
算出された前記第１のランニングディスパリティと、前記第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティに基づき、前記データ列を反転するか否かを判定し、
判定結果に基づき、前記データ列を反転または非反転し、前記判定結果を表すフラグを付加して出力し、
前記判定は、前記データ列が制御コードである場合、反転しないと判定し、
前記制御コードに割り当てられているフラグを付加する
符号化方法。
（１７）
符号化装置を制御するコンピュータに、
入力されたデータをＮビットまたはＭビットに分割し、前記Ｎビットまたは前記Ｍビットのデータ列の第１のランニングディスパリティを算出し、
算出された前記第１のランニングディスパリティと、前記第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティに基づき、前記データ列を反転するか否かを判定し、
判定結果に基づき、前記データ列を反転または非反転し、前記判定結果を表すフラグを付加して出力し、
前記判定は、前記データ列が制御コードである場合、反転しないと判定し、
前記制御コードに割り当てられているフラグを付加する
ステップを含む処理を実行させるためのプログラム。
（１８）
入力されるＮビットまたはＭビットのデータ列に付加されているフラグを参照し、前記データ列が、制御コードであるか否かを判定する第１の判定部と、
前記第１の判定部により、前記データ列は前記制御コードではないと判定された場合、前記データ列は、反転されているか否かを判定する第２の判定部と、
前記第１の判定部により、前記データ列は、前記制御コードであると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、前記第２の判定部により、前記データ列は、反転されていないと判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、前記第２の判定部により、前記データ列は、反転されていると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転して出力する出力部と
を備える復号装置。
（１９）
復号装置が、
入力されるＮビットまたはＭビットのデータ列に付加されているフラグを参照し、前記データ列が、制御コードであるか否かを判定し、
前記データ列は前記制御コードではないと判定された場合、前記データ列は、反転されているか否かを判定し、
前記データ列は、前記制御コードであると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、
前記データ列は、前記制御コードではなく、反転されていないと判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、
前記データ列は、前記制御コードではなく、反転されていると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転して出力する
復号方法。
（２０）
復号装置を制御するコンピュータが、
入力されるＮビットまたはＭビットのデータ列に付加されているフラグを参照し、前記データ列が、制御コードであるか否かを判定し、
前記データ列は前記制御コードではないと判定された場合、前記データ列は、反転されているか否かを判定し、
前記データ列は、前記制御コードであると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、
前記データ列は、前記制御コードではなく、反転されていないと判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転せずに出力し、
前記データ列は、前記制御コードではなく、反転されていると判定された場合、入力された前記Ｎビットまたは前記Ｍビットの前記データ列を反転して出力する
ステップを含む処理を実行するためのプログラム。
【符号の説明】
【0687】
１１ エンコーダ， １２ デコーダ， ３１ 反転部， ３２ 選択部， ３３ 付加部， ３４ ビットチェック部， ３５ ＲＤチェック部， ３６ ＲＬチェック部， ３７ フラグ判定部， ４１ 反転部， ４２ 選択部， ４３ フラグ判定部， ６１ エラー検出部， ７１ 状態制御部， ７２ ヘッダ生成部， ７３ データ挿入部， ７４ フッタ生成部， ８１ ブロック， ８２ パリティビット， １００伝送システム， １１１ イメージセンサ， １２１ 撮像部， １２２ 送信部， １３１ 受信部， １３２ 画像処理部， １５１ システム制御部， １５２ フレームデータ入力部， １５３ レジスタ， １６１ TXプロトコル管理部， １６２ Byte変換部， １６３ ペイロードECC挿入部， １６４ パケット生成部， １６５ レーン分配部， １７１ 状態制御部， １７２ ヘッダ生成部， １７３ データ挿入部， １７４ フッタ生成部， １８１ TX状態制御部， １８２ クロック生成部， １８３ 信号処理部， １９１ 制御コード挿入部， １９２ 8B10Bシンボルエンコーダ， １９３ 同期部， １９４ 送信部， ２０１ RX状態制御部， ２０２ 信号処理部， ２１１ 受信部， ２１２ クロック生成部， ２１３ 同期部， ２１４ シンボル同期部， ２１５ 10B8Bシンボルデコーダ， ２１６ スキュー補正部， ２１７ 制御コード除去部， ２２１ RXプロトコル管理部， ２２２ レーン統合部， ２２３ パケット分離部， ２２４ ペイロードエラー訂正部， ２２５ Pixel変換部， ２３１ 状態制御部， ２３２ ヘッダエラー訂正部， ２３３ データ除去部， ２３４ フッタエラー検出部， ２４１ フレームデータ出力部， ２４２ レジスタ， ２４３ システム制御部， ２４４ シンボル同期部， ３０１ プレエンコーダ， ４０１ データ反転部， ４０２ 距離判定部， ４５１ 距離判定部， ５０１ スクランブル部， ５１１ デスクランブル部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】