特許 7604756 ３Ｄ ＮＡＮＤフラッシュメモリを作製するためのプロセス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-16

(45)【発行日】2024-12-24

(54)【発明の名称】３Ｄ ＮＡＮＤフラッシュメモリを作製するためのプロセス

(51)【国際特許分類】

   C25D 7/00 20060101AFI20241217BHJP

   C25D 3/58 20060101ALI20241217BHJP

   C25D 5/50 20060101ALI20241217BHJP

   C25D 5/54 20060101ALI20241217BHJP

   H01L 21/288 20060101ALI20241217BHJP

   H01L 21/336 20060101ALI20241217BHJP

   H01L 29/788 20060101ALI20241217BHJP

   H01L 29/792 20060101ALI20241217BHJP

【ＦＩ】

C25D7/00 G

C25D3/58

C25D5/50

C25D5/54

H01L21/288 E

H01L29/78 371

【請求項の数】 10

(21)【出願番号】P 2023521504

(86)(22)【出願日】2021-10-08

(65)【公表番号】

(43)【公表日】2023-10-25

(86)【国際出願番号】 EP2021077913

(87)【国際公開番号】W WO2022074221

(87)【国際公開日】2022-04-14

【審査請求日】2023-06-02

(31)【優先権主張番号】2010350

(32)【優先日】2020-10-09

(33)【優先権主張国・地域又は機関】FR

(73)【特許権者】

【識別番号】501407311

【氏名又は名称】マクダーミッド エンソン インコーポレイテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】ライナル，フレデリック

(72)【発明者】

【氏名】メヴェレック，ヴィンセント

(72)【発明者】

【氏名】ティアム，ミカイロウ

(72)【発明者】

【氏名】ラクダリ，アミーネ

【審査官】祢屋 健太郎

(56)【参考文献】

【文献】特開２０１８－１６４０７７（ＪＰ，Ａ）

【文献】特表２０２２－５２０３７５（ＪＰ，Ａ）

【文献】特開２００７－０１２９２２（ＪＰ，Ａ）

【文献】特表２０２０－５２６０３１（ＪＰ，Ａ）

【文献】特開２０１７－１４３２６６（ＪＰ，Ａ）

【文献】特開２０１８－１１９１６９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｃ２５Ｄ ７／００

Ｃ２５Ｄ ５／００

Ｈ０１Ｌ ２１／２８－２１／２８８

Ｈ０１Ｌ ２１／４４－２１／４４５

Ｈ０１Ｌ ２１／８８－２１／９０

Ｈ０１Ｌ ２９／４０－２９／６４

(57)【特許請求の範囲】

【請求項1】

３Ｄ ＮＡＮＤフラッシュメモリを作製するためのプロセスであって、前記プロセスは、
（ａ）金属層（１０１、４００）の第１の表面を、銅（ＩＩ）イオン及びドーパント金属イオンを含む電解質に接触させ、その後前記第１の表面を銅－ドーパント金属合金（２００、２０１）で覆うのに十分な時間分極させることによって、銅と、マンガン及び亜鉛から選択されたドーパント金属との合金を電着させる電着工程と、
（ｂ）前記合金をアニーリングして脱混合させ、第１の銅層（１１０、１１１）、並びに、前記ドーパント金属及び／又はその酸化物を含む第２の層（３００、３０１）を形成するアニーリング工程とを含み、
前記金属層（１０１、４００）が、絶縁領域（７０ａ、７０ｂ）及び導電領域（５０ａ）を含む混合表面と接触する第２の表面を有し、前記絶縁領域（７０ａ、７０ｂ）は誘電材料からなり、
前記導電領域（５０ａ）は、タングステン、モリブデン、コバルト、及びルテニウムから選択される接触金属からなり、
前記接触金属は、前記３Ｄ ＮＡＮＤフラッシュメモリの銅ビット線（４０）及びポリシリコンチャネル（３０）を接続する、ことを特徴とするプロセス。

【請求項2】

前記第１の銅層（１１０、１１１）が前記３Ｄ ＮＡＮＤフラッシュメモリの前記銅ビット線を形成する請求項１に記載のプロセス。

【請求項3】

前記銅（ＩＩ）イオン及びドーパント金属イオンを含む電解質が６．０～１０．０のｐＨを有する請求項１に記載のプロセス。

【請求項4】

前記アニーリング工程の間、前記ドーパント金属が前記混合表面に移動し、前記ドーパント金属及び／又はその酸化物を含む前記第２の層（３００、３０１）は、前記混合表面の少なくとも前記絶縁領域（７０ａ、７０ｂ）を覆う請求項１に記載のプロセス。

【請求項5】

前記第２の層（３００、３０１）が前記ドーパント金属の酸化物を含み、銅拡散障壁の機能を果たす請求項４に記載のプロセス。

【請求項6】

前記金属層（１０１）は、銅、銅合金、又はタンタルからなる金属シード層であり、前記金属シード層は、前記電着工程の前の工程で、前記絶縁領域（７０ａ、７０ｂ）と前記導電領域（５０ａ）との混合表面と接触して堆積される請求項１に記載のプロセス。

【請求項7】

前記金属シード層の前記第１の表面（１０１ａ）の一部が凹面であり、トレンチの壁と底部で区切られる中空（８０ｂ）を画定する請求項６に記載のプロセス。

【請求項8】

トレンチの中空（８０ｂ）が、１５ｎｍ～７００ｎｍの範囲に亘る開口部の平均幅及び３０ｎｍ～５００ｎｍの範囲に亘る平均深さを有する請求項７に記載のプロセス。

【請求項9】

前記電着工程が、中空（８０ｂ）を前記合金（２００）で充填するのに十分な時間行われる請求項７に記載のプロセス。

【請求項10】

前記金属層（４００）が、トレンチ充填銅堆積物であり、
前記電着工程は、合金堆積物（２０１）を形成するために、前記トレンチ充填銅堆積物（４００）を覆うのに十分な時間行われ、
前記第１の銅層（１１１）が、アニーリング工程の結果形成され、その後化学機械研磨工程で研磨される請求項１に記載のプロセス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、三次元ＮＡＮＤフラッシュメモリデバイス、及びそのようなデバイスにおける銅導体を作製するプロセスの分野に関する。

【背景技術】

【0002】

３Ｄ ＮＡＮＤフラッシュメモリは、交互の導電性金属層（ワード線、８の倍数の番号付け）及び絶縁層の水平積層体によって形成される。導体／絶縁体積層体は、幾つかの垂直ポリシリコン半導体チャネル（ドレイン）によってその全高に亘って貫通され、３次元メモリセルの配列を作製し、各セルはチャネルとワード線の交点に位置される。ワード線は、ビット線とソース線に電気的に接続される。ビット線とポリシリコンドレインとの間の接触は、通常、タングステンパッド又は線によって提供される。

【0003】

金属接触部（ｍｅｔａｌ ｃｏｎｔａｃｔｓ）の伝導性と信頼性は、メモリ内の良好な電子移動を提供するための非常に重要な基準である。しかしながら、銅線とタングステン接触部線との間に置かなければならない銅拡散障壁材料は、抵抗が高く、電流の一部をブロックするため、ワード線からビット線への情報転送速度が低下し、銅ソース線からワード線への電力供給が減少し、バッテリー消費が増加する。

【0004】

より正確には、現在デバイスにおけるタングステンと銅との間の銅拡散障壁層は、多くの欠点がある。窒化タンタルや窒化チタンなどの使用される障壁材料は、銅との付着が低いため、通常、窒化物と銅の間にタンタル又はチタンの薄い層が挿入される。一方、タンタル層は物理蒸着（ＰＶＤ）によって作製されるため、抵抗性の高い五酸化タンタルへの酸化を避けるために、チャンバー内の真空を壊さずに銅シード層で覆う必要がある。

【0005】

したがって、３Ｄ ＮＡＮＤフラッシュメモリで銅線を作製する現在のプロセスは複雑であり、タングステン接触部（ｔｕｎｇｓｔｅｎ ｃｏｎｔａｃｔｓ）と銅との間の界面に堆積する材料が少なく、その結果、製造工程が少なくて済む、実装がはるかに簡単なプロセスを提供することが望ましい。

【0006】

また、２つの金属レベル間の電気抵抗を低減し、実装が容易な３Ｄ ＮＡＮＤフラッシュメモリを作製するためのプロセスを提供する必要もある。このプロセスに従って製造された３Ｄ ＮＡＮＤフラッシュメモリは、製造コストが低く、高速で動作し、消費電力も少ない。

【0007】

最後に、例えば、気相での乾式プロセスによって従来技術で堆積された障壁層は、覆われた表面全体に亘って均一な厚みを有さず、その厚みは、凹面又はエッジ上でより高くなる。したがって、ポリシリコンチャネルと銅ビット線との間に配置されたタングステン接触部の特定の場合では、例えばＣＶＤによって気相で堆積された窒化タンタル又は窒化チタンの層は、銅で満たされた溝の底部、正確には電流が流れるポイントでより厚くなる。銅の溝の底部と壁との間の障壁材料の厚みの違い、及び溝のエッジにオーバーハング（ｏｖｅｒｈａｎｇｓ）が存在することにより、デバイスの信頼性に影響を与える特定の領域の電気抵抗が低下し、電流が流れる領域の抵抗が増加する。

【0008】

これらの問題を解決するには、より薄く、より伝導性があり、よりコンプライアンスのある（ｃｏｍｐｌｉａｎｔ）バリアを有し、トレンチ（ｔｒｅｎｃｈ）充填スペースを最大化させ、電流が流れる領域の電気抵抗を減らし、３Ｄ ＮＡＮＤフラッシュメモリの信頼性を増加させることが望ましいであろう。

【0009】

本発明は、高抵抗で厚みが不均一である従来技術で使用されていた障壁材料を、コンフォーマルでより薄く、より伝導性の高い障壁層に少なくとも部分的に置き換えることによって、これらの様々なニーズを満たす。

【0010】

また、本発明は、銅拡散障壁材料と銅を１回の充填工程で溝に堆積し、銅ビット線を作製するプロセスも提供する。

【0011】

最後に、本発明は、実質的に絶縁部分（ほとんどの場合、二酸化ケイ素）上に、また程度は低いが銅と金属接触部との間の界面に、銅拡散障壁層を選択的に形成することを可能にし、それにより、これら２つの金属レベル間、その結果として、銅ビット線とそれを３Ｄ ＮＡＮＤフラッシュメモリのポリシリコンチャネルに接続する接触部との間の抵抗を大幅に減少させる。

【0012】

一般記載

【0013】

本発明は、３Ｄ ＮＡＮＤフラッシュメモリを製造するプロセスを提案することにより、これらの様々なニーズに応え、従来技術のような乾式プロセスではなく、湿式プロセス工程で絶縁表面に銅拡散障壁層を堆積することができる。本発明のプロセスは、ワード線を形成する銅の電着工程中に、銅拡散障壁層にドーパント金属前駆体を堆積させることができる。本工程は、銅イオンと障壁材料ドーパント金属前駆体イオンの両方を含む電解質を使用する。

【0014】

現在の説明における乾式プロセスは、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、及び化学蒸着（ＣＶＤ）からなる群から選択される選択されるプロセスであることができる。
本発明は、銅と、マンガン及び亜鉛から選択されたドーパント金属との合金を電着する第１の工程と、前記合金をアニーリングして脱混合させ（ｄｅｍｉｘ）、第１の銅層及び前記ドーパント金属及び／又はその酸化物を含む第２の層を形成する第２の工程とを含むプロセスを提供する。

【図面の簡単な説明】

【0015】

【図1】図１は、窒化タンタル又は窒化チタンに基づく障壁材料を含む従来技術の３Ｄ ＮＡＮＤフラッシュメモリの透視図を示す。

【図2】図２Ａ～図２Ｄは、従来技術による３Ｄ ＮＡＮＤフラッシュメモリの銅ビット線を作製するプロセスの工程を示す。

【図3】図３Ａ～図３Ｄは、本発明による３Ｄ ＮＡＮＤフラッシュメモリを「充填（ｆｉｌｌｉｎｇ）」モードで作製するプロセスを示す。

【図4】図４Ａ～図４Ｄは、本発明による３Ｄ ＮＡＮＤフラッシュメモリを「オーバーバーデン（ｏｖｅｒｂｕｒｄｅｎ）」モードで製造するプロセスを示す。

【発明を実施するための形態】

【0016】

したがって、本発明のプロセスは、３Ｄ ＮＡＮＤフラッシュメモリを作製するためのプロセスであって、前記プロセスは、銅と、マンガン及び亜鉛から選択されたドーパント金属との合金を電着する第１の工程を含み、前記第１の電着工程は、金属層の第１の表面を銅（ＩＩ）イオン及びドーパント金属イオンを含む電解質に接触させ、その後前記第１の表面を銅－ドーパント金属合金で覆うのに十分な時間分極させることからなり、前記第１の電着工程の後に、前記合金をアニーリングして脱混合させ、第１の銅層及び前記ドーパント金属及び／又はその酸化物を含む第２の層を形成する第２の工程が続く。

【0017】

特に、第１の銅層は、３Ｄ ＮＡＮＤフラッシュメモリの銅ビット線を形成することを目的とする。

【0018】

銅ビット線を形成するために使用される銅（ＩＩ）イオンを含む従来技術の電解質は、はるかに低いｐＨを有するが、銅（ＩＩ）イオン及びドーパント金属イオンを含む電解質は、６．０～１０．０のｐＨを有するという利点がある。

【0019】

本明細書で使用される「電着」とは、基板の表面に金属を堆積させるために、基板を電気的に分極させ、金属前駆体を含む液体と接触させるあらゆるプロセスを意味すると理解される。金属イオンを含む電解質中で、アノードと、コーティングされ、カソードを構成する基板との間に、電流を流すことによって電着を行う。

【0020】

一実施形態によれば、銅－マンガン合金又は銅－亜鉛合金は、導電性金属層の表面に堆積され、前記導電層は、好ましくは無機酸化物である誘電材料を覆う。その後、合金を熱処理してドーパント金属から銅を分離し、実質的にマンガン、亜鉛、及び／又はその酸化物を含む第２の層及び実質的に銅を含む第１の層を得る。

【0021】

「実質的に銅を含む層」とは、１質量％未満の不純物を含む銅堆積物を意味し、前記不純物は、銅以外のあらゆる元素を含む。

【0022】

「実質的にマンガン、亜鉛、及び／又はその酸化物を含む層」は、１質量％未満の不純物を含む堆積物を意味し、前記不純物は、マンガン、亜鉛、及び／又はその酸化物以外のあらゆる化合物を含む。

【0023】

合金のアニーリング中に、合金は脱混合し、マンガン、亜鉛、及び／又はその酸化物を実質的に含む薄い層、及び銅の層を形成する。その後、この薄い層は、銅の層と誘電材料の表面との間に挿入されることができる。誘電材料が無機酸化物である場合、ドーパント金属の原子が、誘電体中に存在する酸素原子から酸化物を形成し、例えば酸化マンガン（ＭｎＯ）又は酸化亜鉛（ＺｎＯ）を含む、銅の拡散障壁特性を有する層を形成することを可能にする。

【0024】

有利には、合金のアニーリング後に形成される銅堆積物中の不純物の濃度は、１質量％未満である。更に、本発明のプロセスに従って製造された実質的にマンガン、亜鉛、及び／又はその酸化物を含む層は、コンフォーマルであるという利点を有する（それらの表面全体に亘る厚みの変動は、１０％以下であることが好ましい）。これらは、また、非常に薄く、例えば０．１ｎｍ～３ｎｍの範囲に亘る。

【0025】

したがって、実質的にマンガン、亜鉛、及び／又はその酸化物を含む薄くて規則的な層によって、誘電材料から分離された銅ビット線を得ることができる。また、本発明のプロセスは、ポリシリコンチャネルに接続する電気接触部から銅ビット線を分離するために従来技術で使用されていた銅拡散障壁層の厚みを大幅に減少させるか、又は無くすことさえ可能にする。

【0026】

本発明の特定の実施形態によれば、金属層は、絶縁領域及び導電領域の両方を含む混合表面と接触する第２の表面を含み、前記絶縁領域は誘電体材料からなり、前記導電領域は、タングステン、モリブデン、コバルト、及びルテニウムから選択された接触金属（ｃｏｎｔａｃｔ ｍｅｔａｌ）からなり、前記接触金属は、３Ｄ ＮＡＮＤフラッシュメモリの銅ビット線とポリシリコンチャネルを接続することを意図する。

【0027】

特に、誘電材料は、二酸化ケイ素、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＮ、又はＳｉＣから選択される。好ましい実施形態によれば、誘電材料は酸素を含む。合金をアニーリングする第２の工程の間に、ドーパント金属は混合表面に移動し、それによって前記ドーパント金属及び／又はその酸化物を含む第２の層は、混合表面の少なくとも絶縁領域を覆うことができる。有利な実施形態では、第２の層は、ドーパント金属の酸化物を含み、銅拡散障壁の機能を果たす。

【0028】

「充填」モードと呼ばれる本発明のプロセスの第１の実施形態によれば、金属層は、銅、銅合金、又はタンタルからなる金属シード層であり、第１の電着工程の前の工程で、前記シード層は、絶縁領域と導電領域との混合表面と接触して堆積される。この場合、前記金属層の第１の表面は、シード層の表面であり、凹面であることができ、トレンチの壁と底部で区切られる中空を画定する。トレンチの中空は、例えば、１５ｎｍ～７００ｎｍの範囲に亘る開口部の平均幅及び３０ｎｍ～５００ｎｍの範囲に亘る平均深さを有する。本発明のプロセスのこの第１の実施形態では、銅－ドーパント金属合金を電着する第１の工程は、中空を前記合金で充填するのに十分な時間行うことができる。

【0029】

本発明のプロセスの第２の実施形態によれば、金属層は、トレンチ充填銅堆積物であり、合金堆積物を形成するために、銅－ドーパント金属合金を電着する第１の工程は、トレンチ充填銅堆積物を覆うのに十分な時間行われ、「オーバーバーデン」と呼ばれることができ、第２のアニーリング工程の結果形成された第１の銅層は、その後第３の化学機械研磨工程で研磨される。トレンチ充填銅堆積物は、当業者に知られている任意の方法で形成されることができ、マンガン及び亜鉛から選択されたドーパント金属を含まないことが好ましい。

【0030】

本発明のプロセスの第１の銅合金電着工程は、例えば、水中の溶液に下記を含む電解質を使用することができる。
―１ｍＭ～１２０ｍＭのモル濃度の銅（ＩＩ）イオン；
―２～４個のアミノ基、好ましくはエチレンジアミンを有する脂肪族ポリアミンから選択される銅イオン錯化剤であって、錯化剤のモル濃度と銅のモル濃度との比が１：１～３：１の範囲に亘るモル濃度の銅イオン錯化剤；
―銅のモル濃度と金属のモル濃度との比が１：１０～１０：１の範囲になるモル濃度での、マンガンと亜鉛から選択される金属のイオン；
―６．０～１０．０のｐＨを有する電解質

【0031】

特定の実施形態によれば、電解質は、硫酸銅、塩化銅、硝酸銅、及び酢酸銅から選択される銅（ＩＩ）の塩、好ましくは硫酸銅、更に好ましくは硫酸銅五水和物を水に溶解することによって得られる。金属イオンは、有機塩、好ましくはグルコン酸、ムチン酸、酒石酸、クエン酸、及びキシロン酸から選択されるカルボン酸塩を溶解することによって提供されることができる。金属イオンは、電解質中でカルボン酸又はそのカルボン酸形態と実質的に錯体を形成することが好ましい。

【0032】

特定の特徴によれば、銅イオンは、電着組成物内に１ｍＭ～１２０ｍＭ、好ましくは１０ｍＭ～１００ｍＭ、より好ましくは４０ｍＭ～９０ｍＭの濃度で存在する。

【0033】

銅イオン錯化剤は、２～４個のアミノ基（－ＮＨ２）を有する脂肪族ポリアミンから選択される１以上の化合物からなる。使用可能な脂肪族ポリアミンの中で、エチレンジアミン、ジエチレンジアミン、トリエチレンテトラミン、及びジプロピレントリアミン、好ましくはエチレンジアミンが言及されることができる。

【0034】

錯化剤のモル濃度と銅イオンのモル濃度との比は、１：１～３：１、好ましくは１．５～２．５、より好ましくは１．８～２．２で構成される。

【0035】

電解質中では、銅イオンは、錯化剤を用いて、実質的に錯体の形態である。

【0036】

金属イオンは、銅のモル濃度と金属のモル濃度との比が１：１０～１０：１に亘るモル濃度である。

【0037】

本発明の特定の実施形態では、金属は亜鉛である。この場合、銅イオンのモル濃度と亜鉛イオンのモル濃度との比は、１：１～１０：１が好ましい。

【0038】

金属がマンガンの場合、銅のモル濃度とマンガンのモル濃度との比は、１：１０～１０：１の範囲に亘ることができる。

【0039】

電解質のｐＨは、６．０～１０．０であることができ、より好ましくは６．５～１０．０の間であることができる。特定の実施形態によれば、ｐＨは、例えば７．０に等しく、その場測定の不確実性により、６．５～７．５、好ましくは６．８～７．２である。組成物のｐＨは、例えば、テトラ－メチルアンモニウム又はテトラ－エチルアンモニウムの等のテトラ－アルキルアンモニウム塩のような一つ以上のｐＨ修飾化合物によって、任意に所望の範囲に調整することができる。水酸化テトラ－エチルアンモニウムを使用することができる。

【0040】

原則として溶媒の性質に制限はないが（溶液中の活性種を十分に可溶化し、電着を妨げないことを条件とする）、水であることが好ましい。一実施形態によれば、溶媒は、体積比で殆ど水を含む。

【0041】

特定の実施形態によれば、組成物は、４０ｍＭ～９０ｍＭの硫酸銅、１．８～２．２の銅とのモル比のエチレンジアミン、及び銅のモル濃度と亜鉛のモル濃度との比が２：１～３：１の範囲亘る濃度のグルコン酸亜鉛を含む。ｐＨは、約７であることが好ましい。

【0042】

銅と選択された金属との合金を電着する第１の工程は、以下を含むことができる。
－前述の記載に従って、トレンチの導電性表面を電解質と接触させる工程；
－合金の堆積を達成するのに十分な時間、導電性表面を分極させる工程

【0043】

第１の電着工程の終了時に堆積した合金中のマンガン含有量又は亜鉛含有量は、０．５原子％～１０原子％であることが好ましい。

【0044】

分極工程は、目的の合金の厚みを形成するのに十分な時間行われる。ガルバノスタットモード（一定の課される電流）、又はポテンショスタットモード（任意に参照電極に関連して課された一定の電位）、又はパルスモードで（電流又は電圧で）のいずれかで、導電性表面を分極することができる。

【0045】

本発明による３Ｄ ＮＡＮＤフラッシュメモリを作製するためのプロセスの特定の実施形態では、銅－金属合金が銅層の表面に堆積される。銅層は、前の工程でエッチングされたトレンチの底部と壁を覆うシード層であることができ、トレンチを充填し、当業者によって知られるプロセスに従って前に堆積された銅の体積であることができる。

【0046】

第１の実施形態では、合金が堆積され、空洞を充填する。空洞は、基板において事前に掘られ、表面が誘電体材料の層で覆われ、その後任意で金属材料の層、特に銅及び／又はタンタルシード層で覆われる（所謂「充填」モード）。この第１の実施形態では、充填されるトレンチの導電性表面に、合金を堆積する。

【0047】

第２の実施形態では、基板の表面に開口する空洞を充填する銅の層の上に、合金を堆積する（所謂「オーバーバーデン」モード）。導電性表面は、空洞を充填する銅堆積物に対応する部分と、空洞が開口する基板の表面に対応する部分を含む。

【0048】

空洞は、開口部で、１５ｎｍ～７００ｎｍの平均幅及び１００ｎｍ～５００ｎｍの平均深さを有することができる。

【0049】

第１の実施形態では、本発明に従ったプロセスは、材料の欠陥がない優れた品質の銅充填を達成することを可能にし、汚染物質を大量に発生させない。

【0050】

合金で充填される空洞の表面は、例えば、通常ＣＶＤによって堆積される、誘電材料、好ましくは二酸化ケイ素等の無機酸化物の層と接触する第２の表面を有する金属層の第１の表面である。

【0051】

シード層は、例えば、銅やタンタル等の単一の材料からなる。或いは、シード層は、銅層、及び前記銅層と誘電材料との間に挿入される所謂「ライナー」層を含む２層の集合体からなり、材料への銅の接着性を向上させることができる。前記ライナーは、例えば、タンタル、ルテニウム、コバルト、チタン、又はそれらの合金からなることができる。

【0052】

特定の実施形態では、金属層は、４ｎｍ～２０ｎｍの範囲の範囲に亘る厚みを有する銅からなるシード層、又は１ｎｍの厚みを有するライナー及び５ｎｍの厚みを有する銅のシード層の集合体からなるシード層である。

【0053】

第２の実施形態によれば、空洞の充填は、当業者によって知られる任意の方法によって、物理的堆積（ＰＶＤ、ＣＶＤ、ＡＬＤ）又は湿式プロセス（自己触媒又は電解）のいずれかによって、純銅を使用して行われた。本発明の意味において、「純銅」とは、他の金属元素を含まない銅、特に亜鉛又はマンガンを含まない銅を意味する。特に、本発明の意味における「純銅」とは、１原子％未満の銅以外の元素を有利に含有する銅堆積物を意味すると理解されることができる。不純物は、特に酸素、炭素、窒素を含むことができる。

【0054】

第１の電着工程は、単一又は複数の分極工程を含むことができ、一般的な知識に基づき当業者が選択する方法を知る変数（ｖａｒｉａｂｌｅｓ）であり、２０℃～３０℃の温度で行われる。

【0055】

ランプモード、ガルバノスタットモード、ガルバノパルスモードからなる群から選択された少なくとも１つの分極モードを使用して実行することができる。

【0056】

一実施形態によれば、導電性表面の分極は、５ｋＨｚ～１５ｋＨｚの範囲に亘る周波数で、単位面積あたり３ｍＡ／ｃｍ２～２５ｍＡ／ｃｍ２の範囲の電流を流し、１ｋＨｚ～１０ｋＨｚの範囲に亘る周波数でゼロ電流周期を実行することによって、パルスモードで行われる。

【0057】

導電性表面は、分極前又は分極後に、電解質と接触させることができる。通電前に接触させることが好ましい。

【0058】

第１の電着工程は、合金堆積物が５０ｎｍ～４００ｎｍ、例えば１２５ｎｍ～３００ｎｍの厚みまで基板の平面を覆うときに停止する。合金堆積物は、完全に充填せずに空洞の中空体積内に堆積した合金質量、又は空洞の中空体積全体を充填する合金質量と基板の表面を覆う合金質量の組合せ、又は基板の表面と空洞を充填する銅堆積物の上部を覆う質量のみに対応し、第１の電着工程の前の工程で生成された。

【0059】

銅合金の堆積速度は、０．１ｎｍ／ｓ～６．０ｎｍ／ｓ、好ましくは１．０ｎｍ／ｓ～３．０ｎｍ／ｓ、より好ましくは１ｎｍ／ｓ～２．５ｎｍ／ｓの範囲であることができる。

【0060】

本発明のプロセスは、第１の電着工程の終了時に得られた銅合金堆積物をアニーリングする第２の工程を含む。

【0061】

このアニーリング熱処理は、５０℃～５５０℃の温度、好ましくはＮ_２中の４％のＨ_２等還元ガス下で行われることができる。

【0062】

低い不純物含有量と非常に低い割合の空隙の組合せは、低い抵抗率を有する銅堆積物をもたらす。

【0063】

アニーリング工程の間、マンガン又は亜鉛原子が銅から分離し、実質的に銅を含む第１の層、及び実質的にマンガン、亜鉛、及び／又はその酸化物を含む第２の層である、２層の形成をもたらす。

【0064】

電解質が接触する導電性表面は、金属シード層の表面であることができ、この層は絶縁性誘電材料の上にあり、それ自体がポリシリコンの上にある。本実施形態では、マンガン又は亜鉛原子は、アニーリング工程の間に、シード層を通ってシード層と誘電性絶縁材料との間の界面に移動する。

【0065】

実質的にマンガン、亜鉛、及び／又はその酸化物含む層は、０．５ｎｍ～２ｎｍの範囲に亘る平均厚みを有する連続したコンフォーマル層であることが好ましい。「連続」とは、面一（ｆｌｕｓｈ）になることなく層が誘電体基板の表面全体を覆うことを意味する。「コンフォーマル」とは、厚みがその平均厚みに対して±１０％変化することが好ましい層を意味する。

【0066】

第２のアニーリング工程の終了時に本発明のプロセスによって得られた第１の銅層の全不純物含有量は、有利に１原子％未満である。不純物は、主に酸素、次いで炭素、窒素を含む。炭素と窒素の総含有量は３００ｐｐｍ未満が好ましい。

【0067】

本発明のプロセスは、金属層の表面に存在する天然の金属酸化物を減少させるために、還元プラズマ処理の予備段階を含むことができる。好ましくは、天然酸化物の再形成を最小限に抑えるために、プラズマ処理の直後に第１の電着工程を行う。

【0068】

本発明のプロセスは、タングステン、モリブデン、コバルト、及びルテニウムから選択された接触金属の金属接触部を作製する工程を含むこともでき、接触部作製工程は、上述の金属層の堆積の前である。この金属接触部形成工程は、当業者によって知られる方法で実施することができる。

【0069】

本発明のプロセスを用いて得られる３Ｄ ＮＡＮＤデバイスは、銅と絶縁材料との間に配置された少なくとも１つの銅拡散障壁材料を含み、前記障壁材料は亜鉛又はマンガンを含むことができる。

【0070】

本発明の意味において、「３Ｄ ＮＡＮＤフラッシュメモリ」は、垂直統合型メモリを意味し、例えば、Ｂｉｔ－Ｃｏｓｔ Ｓｃａｌａｂｌｅ（登録商標）（ＢｉＣＳ）商用参照メモリ、Ｐｉｐｅ－ｓｈａｐｅ Ｂｉｔ－Ｃｏｓｔ Ｓｃａｌａｂｌｅ（登録商標）（Ｐ－ＢｉＣＳ）商用参照メモリ、Ｔｅｒａｂｉｔ Ｃｅｌｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ（ＴＣＡＴ）及び垂直ＮＡＮＤ（Ｖ－ＮＡＮＤ）メモリなどがある。

【0071】

図１で再現された、従来技術に係る３Ｄ ＮＡＮＤフラッシュメモリは、下記を含むことができる。
－水平面に位置する層の積層体２０で覆われたシリコン基板１０であって、前記積層体が二酸化ケイ素層２０ａ及びワード線２０ｂを構成する導電性金属層で交互に積み重ねる；
－層の積層体２０を垂直に通過する少なくとも１つのポリシリコンチャネル３０；
－層の積層体に平行な平面に位置され、前記積層体の上に位置される少なくとも１つの銅ビット線４０；
ポリシリコンチャネル３０及び銅ビット線４０を電気的に接続する金属接触部５０；
ポリシリコンチャネル３０及びワード線２０ｂを分離する、一般に窒化シリコン（ＯＮＯ）を含む電荷蓄積領域６０；
金属接触部５０から銅ビット線４０を分離する、一般に窒化タンタル又は窒化チタンを含む銅拡散障壁材料９０。

【0072】

本発明は、従来技術で使用された銅拡散障壁材料９０を、亜鉛、マンガン、又はその酸化物を含む別の銅拡散障壁材料で少なくとも部分的に置き換える方法を提供することである。これにより、銅ビット線４０とポリシリコンチャネルとの間の電気伝導率を増加させる。特に、このプロセスは、従来技術の障壁層９０が除去されることを可能にする。特定の実施形態では、本発明のプロセスは、少なくとも垂直壁上に、任意で銅ビット線の底部に、亜鉛又はマンガン系の材料を含む層の堆積を可能にし、堆積させた材料の性質は、銅線の表面上の位置によって変化することができる。例えば、銅線の壁に堆積された亜鉛又はマンガン系の材料は、銅の拡散障壁機能を有することができる。例えば、銅線の底部に亜鉛又はマンガン系の材料を堆積させず、銅が金属接触部と接触するようにする。最後に、層が障壁機能を提供せずに、金属接触部との境界面で銅線の底部に、亜鉛又はマンガン系の材料を堆積させることができる。これら全ての選択肢は、堆積した亜鉛又はマンガン材料の化学的性質に依存する。特に、酸化亜鉛又は酸化マンガンは、十分な厚みまで堆積すると銅の拡散障壁として機能する。

【0073】

図１に示される概略図の３Ｄ ＮＡＮＤフラッシュメモリは、従来技術において２つのシリーズの工程を含む方法で製造することができる。第１のシリーズの工程は、ポリシリコンチャネル３０の上部に金属接触部５０を作製し、金属接触部５０は、一般的にモリブデン、タングステン、コバルト、又はルテニウム、最も一般的にはタングステンからなる。従来技術の特定のプロセスによれば、第１のシリーズの工程は、金属接触部の作製において以下を含む。
－ポリシリコンチャネル３０の少なくとも上部にＣＶＤにより二酸化ケイ素層を堆積し、その後リソグラフィにより二酸化ケイ素をエッチングして少なくとも１つの空洞を形成する。
－空洞の表面に、ＰＶＤによりチタン又はタンタルのシード層、及び例えば窒化チタン又は窒化タンタルの銅拡散障壁層のシード層をＣＶＤ法により連続的に堆積する。
－ＣＶＤにより空洞をタングステンで充填し、堆積した過剰のタングステンを化学機械研磨（ＣＭＰ）し、金属接触部５０を得る。

【0074】

図２Ａ～図２Ｄに部分的に示されている従来技術のプロセスの第２のシリーズの工程では、銅ビット線が第１のシリーズの工程から得られた金属接触部上に堆積される。

【0075】

金属接触部５０上に銅ビット線４０を作製することからなる第２のシリーズの工程は、特に以下を含むことができる。
－図２Ａに示されるように、金属接触部５０上にＰＥＣＶＤによって二酸化ケイ素の層７０を堆積する工程と、その後前記二酸化ケイ素の層７０に少なくとも１つのトレンチ８０をエッチングする工程が続き、前記エッチング工程は、トレンチ８０の底部で金属接触部５０ａの表面を面一にする；
－図２Ｂに示されるように、トレンチ８０の壁と底部にＰＥＣＶＤによって銅拡散障壁層９０、典型的には窒化タンタルを堆積させる工程；
－図２Ｃに示されるように、銅拡散障壁層９０上にＰＥＣＶＤによって銅シード層１００を堆積させる工程；
－図２Ｄに示されるように、トレンチ内の残りの空隙体積を電着によって銅で充填する工程と、その後過剰に堆積した銅を化学的－機械的に研磨し、銅ビット線４０を形成する工程が続く。

【0076】

本発明に従って３Ｄ ＮＡＮＤフラッシュメモリを作製するためのプロセスの特定の例は、図３Ａ～図３Ｃに示される。これらの図は、銅－ドーパント金属合金を電着する第１の工程がトレンチの体積を完全に充填することをもたらす、上記の本発明のプロセスの第１の変形例を示す。

【0077】

図３Ａでは、下記を含む基板が提供される。
－水平面に配置された層の積層体２０であって、前記積層体は、二酸化ケイ素層２０ａ及びワード線２０ｂを構成する導電性金属層を交互に積み重ねる；
－層の積層体２０を通って垂直に通過する少なくとも１つのポリシリコンチャネル３０；
－ポリシリコンチャネル３０の上部に位置する金属接触部５０、及びトレンチの壁にある誘電体表面７０ａ、トレンチの外側の誘電体表面７０ｂ、及び金属接触部５０ａの表面を含む混合表面を作製するために誘電体層７０に切り込まれたトレンチ。前記混合表面は、トレンチ８０ｂに空隙体積を残すように薄い金属層１０１で覆われる。

【0078】

図３Ｂに示されるように、本発明のプロセスに従って第１の電着工程の終了時に、銅と、マンガン及び亜鉛から選択されたドーパント金属との合金２００を金属シード層１０１上に電着し、体積８０ｂを充填した。

【0079】

図３Ｃでは、本発明のプロセスの第２の工程に従って合金２００をアニーリングすることによって銅とドーパント金属を分離し、トレンチを充填する第１の銅層１１０と、誘電体表面７０ａと第１の銅層１１０との間の界面に位置する前記ドーパント金属及び／又はその酸化物を含む第２の層３００を形成する。

【0080】

図４Ａ～図４Ｃは、上記の本発明のプロセスの第２の変形例を示し、それによると、銅－ドーパント金属合金を電着する第１の工程は、従来技術のプロセスに従ってトレンチ８０ｂの体積を銅で充填した後に実行される。この変形例では、事前の純銅充填工程は、例えば電着によってトレンチを銅で充填し、その後、上記の第１の電着工程に従って、銅－金属合金－をトレンチ充填銅上に堆積させて、銅－ドーパント金属合金堆積物を形成し、これは「オーバーバーデン」と呼ばれる。

【0081】

図４Ａに示されたものに適合し、特にトレンチ内の金属シード層１０１と空隙体積８０ｂを含む、図３Ａに示されたものと同一の基板が提供される。

【0082】

図４Ｂに示されているように、当業者に知られている方法で、例えば、第１の電着工程で使用された電解質と同一又は異なる銅（ＩＩ）イオンを含む電解質、更にドーパント金属イオンを含む電解質、好ましくは全て銅（ＩＩ）イオンである金属イオンを含む電解質を使用して、電着によって銅堆積物４００でこの空隙体積８０ｂを充填した。

【0083】

図４Ｃでは、本発明のプロセスに従って第１の電着工程の最後に、銅とドーパント金属との合金２０１が銅堆積物４００上に堆積される。

【0084】

次に、図４Ｄに示されるように、本発明のプロセスに従って合金をアニーリングして脱混合させ、シード層１０１に含まれた銅の体積及び合金２０１の一部であった銅の体積を含む、第１の銅層１１１を形成する第２の工程によって、合金２０１をアニーリングする。このアニーリングにより、誘電体表面（誘電体表面７０ａ及び誘電体表面７０ｂを含む）と第１の銅層１１１との間の界面に位置するドーパント金属及び／又はその酸化物を含む第２の層３０１の形成も可能になる。ドーパント金属及び／又はその酸化物を含む第２の層は、金属接触部５０の表面５０ａを覆っても、覆っていなくてもよい。図４Ｄにおいて、誘電体７０の二酸化ケイ素、及び、酸化亜鉛又は酸化マンガンを含むドーパント金属を含む第２の層３０１は、金属接触部５０ａの表面を覆っていない。

【0085】

本発明のプロセスは、３Ｄ ＮＡＮＤデバイスを製造するための銅ビット線の作製を有利に意図しており、第１の電着工程の前に、ポリシリコンチャネルを作製する工程、ワード線を作製する工程、及び金属接触部を作製する工程を含むことができ、これらの工程は、当業者に知られている方法に従って実行される。本発明のプロセスの有利な実施形態によれば、従来技術で乾式プロセスによって行われている銅拡散障壁材料を堆積する少なくとも１つの工程は、銅と、亜鉛又はマンガンから選択されたドーパント金属との合金を堆積する工程に置き換えられ、堆積工程は上記の第１の電着工程に従っている。

【0086】

本発明のプロセスは、銅－金属合金を電着する第１の工程の前に、以下を含むことができる。
－二酸化ケイ素の層を堆積する工程；
－この層をエッチングして、二酸化ケイ素からなる側壁と金属接触部材料からなる底部を有する少なくとも１つの空洞を形成する工程；
－空洞の壁と底部に、銅からなる金属シード層、又は金属接着層（「ライナー」として知られる）と銅層の集合体を堆積させる工程。

【0087】

本発明の別の主題は、金属接触部と銅ビット線との間の銅拡散障壁材料（一般に高抵抗）のインターカレーションを抑制するための、３Ｄ ＮＡＮＤフラッシュメモリを作製するためのプロセスにおける亜鉛又はマンガンの使用であり、前記障壁材料は、乾式プロセスによって堆積され、例えば、窒化タンタル及び窒化チタンから選択され、前記金属接触部は、３Ｄ ＮＡＮＤフラッシュメモリにおいて、ポリシリコンチャネル及び前記銅ビット線を電気的に接続し、タングステン、モリブデン、コバルト、及びルテニウムから選択される接触金属を含む。
本発明は、以下の実施例によって例示される。

【0088】

実施例１：タンタル／銅シード層で覆われた空洞を充填するための銅－亜鉛合金の電着とアニーリング、及びタングステン接触部のオーバーハング（ｏｖｅｒｈａｎｇ）
タンタル／銅シード層上で、幅３００ｎｍ、深さ６００ｎｍのトレンチを、電着によって銅－亜鉛合金を充填した。エチレンジアミンの存在下で、銅（ＩＩ）イオンの硫黄塩と亜鉛（ＩＩ）イオンの有機塩を含むｐＨ７の組成物を用いて、堆積を行う。

【0089】

Ａ．－材料及び装置：
基板：
本実施例で使用された基板は、幅３００ｎｍ、深さ６００ｎｍのトレンチがエッチングされた４×４ｃｍのシリコンクーポン（ｃｏｕｐｏｎ）からなった。側壁では、シリコンはシリコン酸化物で覆われ、１ｎｍ厚のタンタルの薄い層でも覆われ、５ｎｍ厚の銅金属の層と接触している。トレンチの底部では、シリコンはタングステンの厚い層で覆われ、５ｎｍ厚の銅金属の層と接触している。基板の抵抗率の測定値は、約３０オーム／平方である。
電着溶液：
この溶液では、銅は、１６ｇ／ＬのＣｕＳＯ_４（Ｈ_２Ｏ）_５（６４ｍＭのＣｕ^２＋）と２モル当量のエチレンジアミンによって供給される。亜鉛は、グルコン酸亜鉛によって供給され、２５ｍＭのＺｎ^２＋を提供する。水酸化テトラエチルアンモニウム（ＴＥＡＨ）を添加し、溶液のｐＨを７に調整する。
装置：
本実施例では、システムの流体力学を制御する流体再循環システムを備えた電着溶液を保持するセルと、使用されるクーポンのサイズ（４ｃｍ×４ｃｍ）に適したサンプルホルダーを備えた回転電極の２つの部分から構成される電着装置を使用した。電着セルは、銅アノード、及びカソードを構成する銅金属層でコーティングされたシリコンクーポンの２つの電極を有した。参照はアノードに接続された。コネクタは、最大２０Ｖ又は２Ａを提供するポテンショスタットに電線で接続された電極の電気的接触を可能にした。

【0090】

Ｂ．－実験プロトコル：
予備工程：
基板は、一般的には、ウエハの経年が進んでいるか、後の保存が悪いことによって本来の酸化銅層が影響しすぎる場合を除き、特別な処理を必要としない。この保存は、通常、窒素下で行われる。この場合、水素を含むプラズマを行う必要がある。純粋な水素か、窒素中４％の水素を含む混合ガスのいずれかである。
電着の第１の工程：
カソードは、１０ｍＡ（又は１．４ｍＡ／ｃｍ^２）～２００ｍＡ（又は２８．６ｍＡ／ｃｍ^２）の電流範囲、例えば１５０ｍＡ（又は２１．４ｍＡ／ｃｍ^２）で、ガルバノパルスモードで分極され、そのパルス持続時間は、カソード分極では５～１０００ｍｓ、２つのカソードパルス間の０分極では５～１０００ｍｓからなった。本工程は、５分間、６０ｒｐｍの回転下で行った。
アニーリングの第２の工程：
ＳｉＯ_２と銅との界面であるトレンチの側壁への亜鉛の移動が起こるように、水素雰囲気（窒素中４％水素）下で１００℃の温度で３０分間、その後３５０℃で１５分間、アニーリングを行った。

【0091】

Ｃ－得られた結果：
アニーリング後に行われた透過型電子顕微法（ＴＥＭ）分析は、良好な銅の核形成を反映するトレンチの壁の穴の完璧な充填、及び構造内の穴がないことを明らかにする。構造上の銅層の厚みは２００ｎｍである。アニーリング前のＸＰＳ分析は、合金中に約２原子％の亜鉛が均一に存在することを示す。同じタイプの分析は、アニーリング後、一方ではＳｉＯ_２－Ｔａ界面と極表面の両方への亜鉛の移動を示すが、Ｗ－銅界面への移動は示さない。一方、酸素、炭素、窒素における全汚染は６００原子ｐｐｍを超えない。この集積化は、線抵抗を減らし、メモリを最適化するという利点を有する。

【0092】

実施例２：銅シード層で覆われた空洞を充填するための銅－亜鉛合金の電着とアニーリング、及びタングステン接触部のオーバーハング
ＳｉＯ２上に直接堆積した銅シード層上に電着することによって、幅３００ｎｍ、深さ６００ｎｍのトレンチを銅－亜鉛合金で充填した。エチレンジアミンの存在下で、銅（ＩＩ）イオンの硫黄塩及び亜鉛（ＩＩ）イオンの有機塩を含むｐＨ７の組成物を用いて、堆積を行う。

【0093】

Ａ．－材料及び装置：
基板：
本実施例で使用された基板は、幅３００ｎｍ、深さ６００ｎｍのトレンチがエッチングされた４×４ｃｍのシリコンクーポンからなった。側壁では、５ｎｍ厚の銅金属の層と直接接触しているシリコン酸化物で、シリコンを覆う。トレンチの底部では、シリコンはタングステンの厚い層で覆われ、５ｎｍ厚の銅金属の層と接触している。基板の抵抗率の測定値は、約３０オーム／平方である。
電着溶液：
使用された電着溶液は、実施例１と同じである。
装置：
使用された装置は、実施例１と同じである。

【0094】

Ｂ．－実験プロトコル：
予備工程：
基板は特別な処理を必要としない。
合金電着の第１の工程：
実施例１のものと同じである。
アニーリングの第２の工程：
アニーリングは、実施例１と同じである。

【0095】

Ｃ－得られた結果：
アニーリング後に行われた透過型電子顕微法（ＴＥＭ）分析は、良好な銅の核形成を反映するトレンチの壁の穴の完璧な充填、及び構造内の穴がないことを明らかにする。構造上の銅層の厚みは２００ｎｍである。アニーリング前のＸＰＳ分析は、合金中に約２原子％の亜鉛が均一に存在することを示す。同じタイプの分析は、アニーリング後、実施例１よりもＳｉＯ_２－Ｃｕ界面への亜鉛のより顕著な移動を示す。この集積化は、線抵抗を減らし、メモリを最適化するのに最適である。

【0096】

実施例３：構造体に銅を充填した後、銅－亜鉛合金を電着及びアニーリングし、タングステン接触部をオーバーハングする３００ｎｍの、所謂「オーバーバーデン」堆積物を得る
銅シード層上に電着することによって、幅３００ｎｍ、深さ６００ｎｍのトレンチを銅で充填した。エチレンジアミン及びチオジグリコール酸の銅（ＩＩ）イオンの硫黄塩を含むｐＨ７の組成物を用いて、堆積を行う。
次に、第１の工程で堆積した銅の上に３００ｎｍ厚の銅－亜鉛合金のオーバーバーデンを電着する。エチレンジアミンの存在下で、銅（ＩＩ）イオンの硫黄塩と亜鉛（ＩＩ）イオンの有機塩を含むｐＨ７の組成物で、オーバーバーデンを作製する。
Ａ．－材料及び装置：
基板：
使用された基板は、実施例２と同じである。
電着溶液：
銅の第１の溶液：本溶液では、銅は、トレンチ充填用に２モル当量のエチレンジアミンと５０ｐｐｍのチオジグリコール酸を含む、１６ｇ／ＬのＣｕＳＯ_４（Ｈ_２Ｏ）_５（６４ｍＭのＣｕ^２＋）によって提供される。ＴＥＡＨを添加し、溶液のｐＨを７に調整する。
オーバーバーデン用の銅及び亜鉛の第２の溶液：銅は、２モル当量のエチレンジアミンを含む、１６ｇ／ＬのＣｕＳＯ_４（Ｈ_２Ｏ）_５（６４ｍＭのＣｕ^２＋）によって提供される。亜鉛は、２５ｍＭのＺｎ^２＋を得るためにグルコン酸亜鉛によって提供される。ＴＥＡＨを添加し、溶液のｐＨを７に調整する。

【0097】

装置：
使用された装置は、実施例１と同じである。
Ｂ．－実験プロトコル：
予備工程：
基板は特別な処理を必要としない。
１－銅充填
プロセスは、以下の通り行われる。２０ｍＡ（又は１．４ｍＡ／ｃｍ^２）～１２０ｍＡ（又は１７．１ｍＡ／ｃｍ^２）の電流範囲で、ランプモードで、カソードを分極させた。例えば、電流ランプは、２０ｍＡ（又は２．９ｍＡ／ｃｍ^２）～１００ｍＡ（又は１４．３ｍＡ／ｃｍ^２）の範囲に亘り、傾き（ｓｌｏｐｅ）は、０．５～２ｍＡ／ｓである。

【0098】

２－オーバーバーデンを形成するために合金を堆積させる第１の電解工程
条件は、実施例１のものと同じである。
３－アニーリングの第２の工程：
アニーリングは、実施例１と同じである。

【0099】

Ｃ－得られた結果：
アニーリング後に行われた透過型電子顕微法（ＴＥＭ）分析は、良好な銅の核形成を反映するトレンチの壁の穴の完璧な充填、及び構造内の穴がないことを明らかにする。構造上の銅層の厚みは３００ｎｍである。アニーリング前のＸＰＳ分析は、厚い銅層において、合金中に約２原子％の亜鉛が均一に存在することを示す。構造中では、銅は純粋である。一方で、アニーリング後の同じタイプの分析は、純銅を通った亜鉛の移動が、ＳｉＯ_２－Ｃｕ界面の到達、及び極表面への到達を示す。一方、酸素、炭素、窒素の総汚染は、６００原子ｐｐｍを超えない。この溶液は、より薄いトレンチで作用するという利点を有する。

【0100】

実施例４：銅シード層で覆われた空洞を充填するための銅及び亜鉛合金の電気めっき及びアニーリング、及びニッケル－ホウ素接触部のオーバーハング
ＳｉＯ２上に直接堆積させた銅シード層上で、電着によって、銅と亜鉛との合金で幅３００ｎｍ、深さ６００ｎｍのトレンチを充填した。エチレンジアミンの存在下で、銅（ＩＩ）イオンの硫黄塩及び亜鉛（ＩＩ）イオンの有機塩を含むｐＨ７の組成物を用いて、この堆積を行った。
Ａ．－材料及び装置：
基板：
本実施例で使用された基板は、幅３００ｎｍ、深さ６００ｎｍのエッチングされたトレンチがその上にある４×４ｃｍのシリコンクーポンからなった。側面には、厚み５ｎｍの金属銅の層に直接接触しているシリコン酸化物で、シリコンをコーティングする。トレンチの底部で、シリコンは、ＮｉＢの厚い層で覆われ、厚み５ｎｍの金属銅の層に接触している。測定された基板の抵抗率は、約３０オーム／平方である。
電着溶液：
使用する電気めっき溶液は、実施例１と同じである。
装置：
使用される装置は、実施例１と同じである。
Ｂ．－実験プロトコル：
予備工程：
基板は特別な処理を必要としない。
１－第１の電解工程
条件は、実施例１のものと同じである。
２－アニーリングの第２の工程：
アニーリングは、実施例１と同じである。
Ｃ－得られた結果：
アニーリング後に行われた透過型電子顕微法（ＴＥＭ）分析は、良好な銅の核形成を示すトレンチの壁の穴の完璧な充填、及び構造内の穴がないことを明らかにする。構造上の銅層の厚みは２００ｎｍである。アニーリング前のＸＰＳ分析は、合金中に約２原子％の亜鉛が存在することを示す。アニーリング後の同じタイプの分析は、亜鉛の移動が、ＳｉＯ２－Ｃｕ界面へ移動し、ＮｉＢ－Ｃｕ界面へ移動がなかったことを示す。

【0101】

実施例５：構造体に銅を充填した後、銅と亜鉛との合金を電気めっき及びアニーリングし、ニッケル－ホウ素接触部をオーバーハングする３００ｎｍの、所謂「オーバーバーデン」堆積物を生成する
銅シード層上に、幅３００ｎｍ、深さ６００ｎｍのトレンチを電着により銅で充填した。エチレンジアミン及びチオジグリコール酸の銅（ＩＩ）イオンの硫黄塩を含むｐＨ７の組成物を用いて、堆積を行う。
次に、第１の工程で堆積された銅の上に厚み３００ｎｍの銅－亜鉛合金のオーバーバーデンを電着する。エチレンジアミンの存在下で、銅（ＩＩ）イオンの硫黄塩と亜鉛（ＩＩ）イオンの有機塩を含むｐＨ７の組成物を使用して、オーバーバーデンを作製する。
Ａ．－材料及び装置：
基板：
使用される基板は、実施例３と同じである。
電着溶液：
使用される２つの溶液は、実施例４と同じである。
装置：
使用される装置は、実施例１と同じである。
Ｂ．－実験プロトコル：
実施例１と同じである。
Ｃ－得られた結果：
アニーリング後に行われた透過型電子顕微法（ＴＥＭ）分析は、良好な銅の核形成を示すトレンチの壁の穴の完璧な充填、及び構造内の穴がないことを明らかにする。構造上の銅の層の厚みは、３００ｎｍである。アニーリング前のＸＰＳ分析は、合金層には約２原子％の亜鉛が均一に存在し、構造中の銅は純粋であることを示す。一方で、アニーリング後の同じタイプの分析は、純銅を通った亜鉛の移動が、ＳｉＯ_２－Ｃｕ界面の到達、及び極表面への到達を示す。一方、Ｃｕ－ＮｉＢ界面は、ＮｉＢ中にＺｎの痕跡がなく変化がない。一方、酸素、炭素、窒素の総汚染は、６００原子ｐｐｍを超えない。この溶液は、従来技術よりも微細な寸法の銅線を作製する利点を有する。

【図1】

【図2】

【図3】

【図4】