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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-16
(45)【発行日】2024-12-24
(54)【発明の名称】発光装置及び計測装置
(51)【国際特許分類】
H01S 5/042 20060101AFI20241217BHJP
H01L 33/00 20100101ALI20241217BHJP
G01S 7/484 20060101ALI20241217BHJP
【ＦＩ】
H01S5/042 630
H01L33/00 J
G01S7/484
【請求項の数】
11
(21)【出願番号】P 2022045915
(22)【出願日】2022-03-22
(65)【公開番号】P2023140068
(43)【公開日】2023-10-04
【審査請求日】2024-02-13
(73)【特許権者】
【識別番号】000005496
【氏名又は名称】富士フイルムビジネスイノベーション株式会社
(74)【代理人】
【識別番号】100104880
【弁理士】
【氏名又は名称】古部 次郎
(74)【代理人】
【識別番号】100125346
【弁理士】
【氏名又は名称】尾形 文雄
(72)【発明者】
【氏名】竹山 慶
(72)【発明者】
【氏名】井口 大介
(72)【発明者】
【氏名】大野 誠治
(72)【発明者】
【氏名】崎田 智明
(72)【発明者】
【氏名】近藤 崇
(72)【発明者】
【氏名】早川 純一朗
【審査官】右田 昌士
(56)【参考文献】
【文献】特開２０２０－０４９７２０（ＪＰ，Ａ）
【文献】特開２０１２－２０６４８５（ＪＰ，Ａ）
【文献】特開２０１８－０３０３１９（ＪＰ，Ａ）
【文献】特開２０２１－１５０３８８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／００６９９３１（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｓ ５／００ － ５／５０
Ｈ０１Ｌ ３３／００ － ３３／６４
Ｇ０１Ｓ ７／４８４
(57)【特許請求の範囲】
【請求項1】
発光素子を有する発光部と、前記発光部と接続される容量部と、
前記発光部における前記発光素子の発光時に前記容量部の電位を制御する制御部と、を備え、
前記発光部と前記容量部とは、ひとつの半導体基板上に設けられ、
前記容量部は、前記半導体基板に設けられた前記発光素子と等価な構造体であるｐｎ接合で構成され、
前記発光部と前記容量部とは、前記半導体基板により接続され、
前記制御部が前記容量部に印加する電位は、前記ｐｎ接合を順バイアスにしない電位である
発光装置。
【請求項2】
前記制御部は、前記発光部に流れる発光電流がオンの際に、前記容量部の電位を第１の電位に設定し、
前記発光部に流れる発光電流をオンからオフにする際に、前記容量部の電位を前記第１の電位から、当該第１の電位より絶対値において大きい第２の電位に設定する
ことを特徴とする請求項１に記載の発光装置。
【請求項3】
前記発光部と前記容量部に接続され、当該発光部に流れる発光電流をオン又はオフにする駆動部を備え、前記制御部は、前記駆動部が発光電流をオンからオフにするタイミングに応じて、前記第１の電位から前記第２の電位に設定することを特徴とする請求項２に記載の発光装置。
【請求項4】
前記発光部は、前記発光素子と並列に第１の容量を有し、前記容量部は、第２の容量を有し、
前記第１の電位又は及び前記第２の電位は、前記第１の容量と前記第２の容量とが直列接続状態となって変位電流が流れる電位であることを特徴とする請求項２に記載の発光装置。
【請求項5】
前記第２の容量は、前記第１の容量の１倍以上であることを特徴とする請求項４に記載の発光装置。
【請求項6】
前記第２の容量は、前記第１の容量の４倍以下であることを特徴とする請求項５に記載の発光装置。
【請求項7】
前記発光部は、前記発光素子を複数備え、
発光させる前記発光素子を選択する選択部を備え、
前記選択部は、前記容量部に積層されている
ことを特徴とする請求項１に記載の発光装置。
【請求項8】
前記制御部は、選択された前記発光素子を発光させる発光時に、前記選択部が発光させる当該発光素子を選択する選択時とは異なる電位に設定する
ことを特徴とする請求項７に記載の発光装置。
【請求項9】
前記制御部は、前記選択部の前記選択時に、前記容量部を第１の電位に設定し、当該選択部の当該選択が終了した際に、当該第１の電位より絶対値が大きい第２の電位に設定することを特徴とする請求項８に記載の発光装置。
【請求項10】
前記制御部は、前記発光時に前記容量部の電位を浮遊状態に設定することを特徴とする請求項１に記載の発光装置。
【請求項11】
請求項１乃至１０のいずれか１項に記載された発光装置と、前記発光装置の前記発光部から出射され、被計測物で反射された光を受光する受光部と、を備え、
前記被計測物の三次元形状を計測する計測装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、発光装置及び計測装置に関する。
【背景技術】
【0002】
特許文献１には、基板と、前記基板上に設けられ、当該基板の表面と交差する方向に光を出射する複数の発光素子と、複数の前記発光素子上にそれぞれが積層され、オン状態になることで、当該発光素子を発光、又は、発光量を増加させるように駆動する複数のサイリスタと、を備え、前記サイリスタは、前記発光素子の当該サイリスタへ向かう光の経路に開口部を有する発光部品が記載されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１９－５７６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＴｏＦ（Time of Flight）法を用いて被計測物の三次元形状を計測する計測装置などでは、Ａオーダの発光電流で、数百ｐｓオーダの立ち下がり及び立ち上がりの発光パルスを発生する発光装置が求められる。しかし、発光装置に付随する容量（電気容量）により、発光パルスの波形が劣化するおそれがある。
本発明は、発光パルスの波形に対する容量の影響を抑制した発光装置などを提供する。
本発明は、発光パルスの波形に対する容量の影響を抑制した発光装置などを提供する。
【課題を解決するための手段】
【0005】
請求項１に記載の発明は、発光素子を有する発光部と、前記発光部と接続される容量部と、前記発光部における前記発光素子の発光時に前記容量部の電位を制御する制御部と、を備え、前記発光部と前記容量部とは、ひとつの半導体基板上に設けられ、前記容量部は、前記半導体基板に設けられた前記発光素子と等価な構造体であるｐｎ接合で構成され、前記発光部と前記容量部とは、前記半導体基板により接続され、前記制御部が前記容量部に印加する電位は、前記ｐｎ接合を順バイアスにしない電位である発光装置である。
請求項２に記載の発明は、前記制御部は、前記発光部に流れる発光電流がオンの際に、前記容量部の電位を第１の電位に設定し、前記発光部に流れる発光電流をオンからオフにする際に、前記容量部の電位を前記第１の電位から、当該第１の電位より絶対値において大きい第２の電位に設定することを特徴とする請求項１に記載の発光装置である。
請求項３に記載の発明は、前記発光部と前記容量部に接続され、当該発光部に流れる発光電流をオン又はオフにする駆動部を備え、前記制御部は、前記駆動部が発光電流をオンからオフにするタイミングに応じて、前記第１の電位から前記第２の電位に設定することを特徴とする請求項２に記載の発光装置である。
請求項４に記載の発明は、前記発光部は、前記発光素子と並列に第１の容量を有し、前記容量部は、第２の容量を有し、前記第１の電位又は及び前記第２の電位は、前記第１の容量と前記第２の容量とが直列接続状態となって変位電流が流れる電位であることを特徴とする請求項２に記載の発光装置である。
請求項５に記載の発明は、前記第２の容量は、前記第１の容量の１倍以上であることを特徴とする請求項４に記載の発光装置である。
請求項６に記載の発明は、前記第２の容量は、前記第１の容量の４倍以下であることを特徴とする請求項５に記載の発光装置である。
請求項７に記載の発明は、前記発光部は、前記発光素子を複数備え、発光させる前記発光素子を選択する選択部を備え、前記選択部は、前記容量部に積層されていることを特徴とする請求項１に記載の発光装置である。
請求項８に記載の発明は、前記制御部は、選択された前記発光素子を発光させる発光時に、前記選択部が発光させる当該発光素子を選択する選択時とは異なる電位に設定することを特徴とする請求項７に記載の発光装置である。
請求項９に記載の発明は、前記制御部は、前記選択部の前記選択時に、前記容量部を第１の電位に設定し、当該選択部の当該選択が終了した際に、当該第１の電位より絶対値が大きい第２の電位に設定することを特徴とする請求項８に記載の発光装置である。
請求項１０に記載の発明は、前記制御部は、前記発光時に前記容量部の電位を浮遊状態に設定することを特徴とする請求項１に記載の発光装置である。
請求項１１に記載の発明は、請求項１乃至１０のいずれか１項に記載された発光装置と、前記発光装置の前記発光部から出射され、被計測物で反射された光を受光する受光部と、を備え、前記被計測物の三次元形状を計測する計測装置である。
請求項２に記載の発明は、前記制御部は、前記発光部に流れる発光電流がオンの際に、前記容量部の電位を第１の電位に設定し、前記発光部に流れる発光電流をオンからオフにする際に、前記容量部の電位を前記第１の電位から、当該第１の電位より絶対値において大きい第２の電位に設定することを特徴とする請求項１に記載の発光装置である。
請求項３に記載の発明は、前記発光部と前記容量部に接続され、当該発光部に流れる発光電流をオン又はオフにする駆動部を備え、前記制御部は、前記駆動部が発光電流をオンからオフにするタイミングに応じて、前記第１の電位から前記第２の電位に設定することを特徴とする請求項２に記載の発光装置である。
請求項４に記載の発明は、前記発光部は、前記発光素子と並列に第１の容量を有し、前記容量部は、第２の容量を有し、前記第１の電位又は及び前記第２の電位は、前記第１の容量と前記第２の容量とが直列接続状態となって変位電流が流れる電位であることを特徴とする請求項２に記載の発光装置である。
請求項５に記載の発明は、前記第２の容量は、前記第１の容量の１倍以上であることを特徴とする請求項４に記載の発光装置である。
請求項６に記載の発明は、前記第２の容量は、前記第１の容量の４倍以下であることを特徴とする請求項５に記載の発光装置である。
請求項７に記載の発明は、前記発光部は、前記発光素子を複数備え、発光させる前記発光素子を選択する選択部を備え、前記選択部は、前記容量部に積層されていることを特徴とする請求項１に記載の発光装置である。
請求項８に記載の発明は、前記制御部は、選択された前記発光素子を発光させる発光時に、前記選択部が発光させる当該発光素子を選択する選択時とは異なる電位に設定することを特徴とする請求項７に記載の発光装置である。
請求項９に記載の発明は、前記制御部は、前記選択部の前記選択時に、前記容量部を第１の電位に設定し、当該選択部の当該選択が終了した際に、当該第１の電位より絶対値が大きい第２の電位に設定することを特徴とする請求項８に記載の発光装置である。
請求項１０に記載の発明は、前記制御部は、前記発光時に前記容量部の電位を浮遊状態に設定することを特徴とする請求項１に記載の発光装置である。
請求項１１に記載の発明は、請求項１乃至１０のいずれか１項に記載された発光装置と、前記発光装置の前記発光部から出射され、被計測物で反射された光を受光する受光部と、を備え、前記被計測物の三次元形状を計測する計測装置である。
【発明の効果】
【0006】
請求項１に記載の発明によれば、発光パルスの波形に対する容量の影響が抑制できる。
請求項２に記載の発明によれば、発光パルスの立ち上がり及び立下りの時間が短縮できる。
請求項３に記載の発明によれば、駆動部が発光電流をオン又はオフするタイミングに対応しない場合に比べ、電位の設定が容易になる。
請求項４に記載の発明によれば、変位電流を用いない場合に比べ、発光パルスの立ち上がり又は及び立ち下がりの時間が短縮できる。
請求項５に記載の発明によれば、発光素子をオフにする電圧にしやすい。
請求項６に記載の発明によれば、第２の容量を４倍超にする場合に比べ、充電及び放電の時間が短縮される。
請求項７に記載の発明によれば、選択部を備えない場合に比べ、発光部を分割した照射ができる。
請求項８に記載の発明によれば、同じ電位を用いる場合に比べ、発光パルスの波形に対する容量の影響が抑制される。
請求項９に記載の発明によれば、第２の電位が第１の電位の絶対値未満である場合に比べ、発光パルス波形に対する容量の影響が抑制される。
請求項１０に記載の発明によれば、発光パルスの波形に対する容量部の影響が抑制される。
請求項１１に記載の発明によれば、三次元形状を計測できる計測装置が提供される。
請求項２に記載の発明によれば、発光パルスの立ち上がり及び立下りの時間が短縮できる。
請求項３に記載の発明によれば、駆動部が発光電流をオン又はオフするタイミングに対応しない場合に比べ、電位の設定が容易になる。
請求項４に記載の発明によれば、変位電流を用いない場合に比べ、発光パルスの立ち上がり又は及び立ち下がりの時間が短縮できる。
請求項５に記載の発明によれば、発光素子をオフにする電圧にしやすい。
請求項６に記載の発明によれば、第２の容量を４倍超にする場合に比べ、充電及び放電の時間が短縮される。
請求項７に記載の発明によれば、選択部を備えない場合に比べ、発光部を分割した照射ができる。
請求項８に記載の発明によれば、同じ電位を用いる場合に比べ、発光パルスの波形に対する容量の影響が抑制される。
請求項９に記載の発明によれば、第２の電位が第１の電位の絶対値未満である場合に比べ、発光パルス波形に対する容量の影響が抑制される。
請求項１０に記載の発明によれば、発光パルスの波形に対する容量部の影響が抑制される。
請求項１１に記載の発明によれば、三次元形状を計測できる計測装置が提供される。
【図面の簡単な説明】
【0007】
【図1】計測装置の構成を説明するブロック図である。
【図2】発光装置から光が照射される照射領域を説明する斜視図である。
【図3】第１の実施の形態が適用される発光装置の等価回路である。
【図4】シフトサイリスタ、結合トランジスタ、発光制御サイリスタ及びＶＣＳＥＬにより、光源の動作を説明する図である。（ａ）は、等価回路、（ｂ）は、シフトサイリスタＴと結合トランジスタとの部分における断面図である。
【図5】光源のレイアウト及び断面を説明する図である。（ａ）は、レイアウト、（ｂ）は、（ａ）のＶＢ－ＶＢ線での断面である。
【図6】発光装置におけるＶＣＳＥＬの発光パルス波形である。（ａ）、（ｂ）は、シフト部を備えた発光装置におけるＶＣＳＥＬの発光パルス波形、（ｃ）は、シフト部を備えない発光装置におけるＶＣＳＥＬの発光パルス波形である。
【図7】光源の拡大断面図、及び拡大断面図で示された部分の等価回路である。（ａ）は、拡大断面図、（ｂ）は、拡大断面図で示された部分の等価回路である。
【図8】発光装置において、容量部が発光パルス波形に及ぼす影響を説明する図である。（ａ）は、ドライバがオンである場合、（ｂ）は、ドライバをオンからオフに移行させた場合、（ｃ）は、ドライバがオフである場合、（ｄ）は、ドライバをオフからオンに移行させた場合である。
【図9】発光装置における、第１の実施の形態が適用される動作を説明する図である。（ａ）は、ドライバがオンである場合、（ｂ）は、ドライバをオンからオフに移行させた場合、（ｃ）は、ドライバがオフである場合、（ｄ）は、ドライバをオフからオンに移行させた場合である。
【図10】制御電位の電位を異ならせる制御を一般化して説明する図である。（ａ）は、ドライバがオンである場合、（ｂ）は、ドライバをオンからオフに移行させた場合である。
【図11】容量に対する容量の比と、ドライバがオフになった際の基板電位との関係を説明する図である。（ａ）は、ドライバがオンのときの基板電位が２Ｖの場合、（ｂ）は、ドライバがオンのときの基板電位が１Ｖの場合である。
【図12】比較のために示す発光装置の等価回路である。
【図13】比較のための発光装置において、ドライバをオンからオフに移行させた場合を説明する図である。
【図14】第１の実施の形態が適用される計測フローチャートである。（ａ）は、フローチャート、（ｂ）は、制御電位の制御を説明する図である。
【図15】第２の実施の形態が適用される発光装置の等価回路である。
【図16】発光装置における、第２の実施の形態が適用される動作を説明する図である。（ａ）は、ドライバがオンである場合、（ｂ）は、ドライバをオンからオフに移行させた場合、（ｃ）は、ドライバがオフである場合、（ｄ）は、ドライバをオフからオンに移行させた場合である。
【図17】発光装置におけるＶＣＳＥＬの発光パルス波形である。（ａ）は、ドライバをオフにする際に、制御電位を接地電位に維持した場合、（ｂ）は、ドライバをオフにする際に、制御電位を浮遊電位に設定した場合である。
【図18】第２の実施の形態が適用される計測フローチャートである。
【発明を実施するための形態】
【0008】
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
ＴｏＦ（Time of Flight）法に基づいて、被計測物の三次元形状を計測する計測装置は、光の飛行時間により被計測物の三次元形状を計測する。つまり、ＴｏＦ法では、発光装置から光が出射されたタイミングから被計測物で反射して３Ｄセンサが受光するタイミングまでの時間での光の飛行時間から、発光装置から被計測物までの距離を計測する。被計測物の三次元形状を精度よく計測するには、数Ａの発光電流で、数百ｐｓの立ち上がり及び立ち下り時間の光パルスが求められる。
ＴｏＦ（Time of Flight）法に基づいて、被計測物の三次元形状を計測する計測装置は、光の飛行時間により被計測物の三次元形状を計測する。つまり、ＴｏＦ法では、発光装置から光が出射されたタイミングから被計測物で反射して３Ｄセンサが受光するタイミングまでの時間での光の飛行時間から、発光装置から被計測物までの距離を計測する。被計測物の三次元形状を精度よく計測するには、数Ａの発光電流で、数百ｐｓの立ち上がり及び立ち下り時間の光パルスが求められる。
【0009】
［第１の実施の形態］
（計測装置１００）
図１は、計測装置１００の構成を説明するブロック図である。計測装置１００は、発光装置１と、三次元センサ５（以下では、３Ｄセンサ５と表記する。）とを備える。発光装置１は、光源１０と制御部５０と駆動部６０とを備える。なお、図１は、計測装置１００に加え、計測制御部１１０を示している。
（計測装置１００）
図１は、計測装置１００の構成を説明するブロック図である。計測装置１００は、発光装置１と、三次元センサ５（以下では、３Ｄセンサ５と表記する。）とを備える。発光装置１は、光源１０と制御部５０と駆動部６０とを備える。なお、図１は、計測装置１００に加え、計測制御部１１０を示している。
【0010】
発光装置１における光源１０は、被計測物に向けて光を出射する。３Ｄセンサ５は、被計測物で反射されて戻ってきた光（反射光）を取得する。そして、３Ｄセンサ５は、出射されてから反射光を受光するまでの時間に基づいた、被計測物までの距離に関する情報（距離情報）を出力する。３Ｄセンサ５は、受光部の一例である。
【0011】
計測制御部１１０は、ＣＰＵ、ＲＯＭ、ＲＡＭなどを含むコンピュータとして構成され、３Ｄセンサ５から取得した距離情報に基づいて、被計測物の三次元形状（以下では、３Ｄ形状と表記する。）を特定する。被計測物の３Ｄ形状を特定することを、三次元計測、３Ｄ計測又は３Ｄセンシングと表記することがある。なお、計測装置１００は、計測制御部１１０を含んでもよい。
【0012】
このような計測装置は、特定された３Ｄ形状から被計測物を認識することに適用される。例えば、携帯型情報処理装置などに搭載され、アクセスしようとするユーザの顔の認識などに利用される。つまり、アクセスしたユーザの顔の３Ｄ形状を特定し、アクセスすることが許可されているか否かを識別し、アクセスが許可されているユーザであると認識された場合にのみ、自装置（携帯型情報処理装置）の使用を許可する。
また、この計測装置は、拡張現実（ＡＲ：Augmented Reality）など、継続的に被計測物の３Ｄ形状を計測する場合にも適用される。
また、この計測装置は、拡張現実（ＡＲ：Augmented Reality）など、継続的に被計測物の３Ｄ形状を計測する場合にも適用される。
【0013】
このような計測装置は、携帯型情報処理装置以外のパーソナルコンピュータ（ＰＣ）などの情報処理装置に適用しうる。
【0014】
（分割照射）
図２は、発光装置１から光が照射される照射領域２００を説明する斜視図である。ここでは、照射領域２００は、被計測物の３Ｄ形状を計測するために、発光装置１が出射する光が照射される範囲である。照射領域２００に被計測物が存在する場合に、被計測物の３Ｄ形状が計測される。
図２は、発光装置１から光が照射される照射領域２００を説明する斜視図である。ここでは、照射領域２００は、被計測物の３Ｄ形状を計測するために、発光装置１が出射する光が照射される範囲である。照射領域２００に被計測物が存在する場合に、被計測物の３Ｄ形状が計測される。
【0015】
照射領域２００は、複数の照射区画２１０に分けられている。そして、発光装置１は、後述する発光部１１が複数の発光素子を備え、照射区画２１０毎に対応する発光素子から光が照射される。発光装置１が照射区画２１０毎に光を照射することを分割照射と表記する。図２では、２次元に配列された４×３の照射区画２１０を示しているが、照射区画２１０の数は、４×３以外であってもよい。分割照射の場合、各照射区画２１０に対応する発光素子を選択して、選択された発光素子を発光させ、選択されていない発光素子を非発光にしてもよい。以下では、発光装置１は分割照射するとし、選択された発光素子が発光するとして説明する。しかし、照射領域２００を一括して照射するとしてもよい。なお、照射領域２００を一括して照射することを一括照射と表記する。
【0016】
（発光装置１）
図３は、第１の実施の形態が適用される発光装置１の等価回路である。図３において、紙面の右方向を＋ｘ方向とする。サイリスタ及びトランジスタを記号で示し、抵抗を長方形で示す。他の場合も同様である。前述したように、発光装置１は、光源１０と制御部５０と駆動部６０とを備える。
図３は、第１の実施の形態が適用される発光装置１の等価回路である。図３において、紙面の右方向を＋ｘ方向とする。サイリスタ及びトランジスタを記号で示し、抵抗を長方形で示す。他の場合も同様である。前述したように、発光装置１は、光源１０と制御部５０と駆動部６０とを備える。
【0017】
（光源１０）
光源１０は、一方側（－ｘ方向側）に、φ１端子と、φ２端子と、ＶＧＫ端子と、ＶＣ端子と、ＶＬＤ端子と、ＶＫ端子とを備える。なお、ＶＧＫは、光源１０におけるシフト部１２を駆動する電位（電源電位ＶＧＫ）、ＶＣは、光源１０の容量部１３の電位を制御する電位（制御電位ＶＣ）、ＶＬＤは、光源１０における発光部１１の発光素子に発光電流を供給する電位（発光電位ＶＬＤ、）、ＶＫは、光源１０を構成する基板（ｎ型の半導体基板８０）の電位（基板電位ＶＫ）である。
光源１０は、一方側（－ｘ方向側）に、φ１端子と、φ２端子と、ＶＧＫ端子と、ＶＣ端子と、ＶＬＤ端子と、ＶＫ端子とを備える。なお、ＶＧＫは、光源１０におけるシフト部１２を駆動する電位（電源電位ＶＧＫ）、ＶＣは、光源１０の容量部１３の電位を制御する電位（制御電位ＶＣ）、ＶＬＤは、光源１０における発光部１１の発光素子に発光電流を供給する電位（発光電位ＶＬＤ、）、ＶＫは、光源１０を構成する基板（ｎ型の半導体基板８０）の電位（基板電位ＶＫ）である。
【0018】
光源１０は、発光部１１とシフト部１２と容量部１３とを備える。なお、容量部１３については、図７（ａ）、（ｂ）にて説明する。
発光部１１は、垂直共振器面発光レーザＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）と発光制御サイリスタＳとを複数備える。以下では、垂直共振器面発光レーザＶＣＳＥＬをＶＣＳＥＬと表記する。図３では、６個のＶＣＳＥＬ（ＶＣＳＥＬ（１）～ＶＣＳＥＬ（６））及び６個の発光制御サイリスタＳ（発光制御サイリスタＳ（１）～Ｓ（６））を示している。そして、ＶＣＳＥＬのアノードと発光制御サイリスタＳのカソードとが接続されている。つまり、同じ番号のＶＣＳＥＬと発光制御サイリスタＳとが直列接続されている。そして、６個のＶＣＳＥＬ及び６個の発光制御サイリスタＳは、一方側（－ｘ方向側）から他方側（＋ｘ方向側）に向けて配列されている。ＶＣＳＥＬが発光素子の一例である。なお、発光素子は、発光制御サイリスタＳのようなサイリスタであって、サイリスタにおけるｐｎ接合が発光する素子であってもよい。
発光部１１は、垂直共振器面発光レーザＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）と発光制御サイリスタＳとを複数備える。以下では、垂直共振器面発光レーザＶＣＳＥＬをＶＣＳＥＬと表記する。図３では、６個のＶＣＳＥＬ（ＶＣＳＥＬ（１）～ＶＣＳＥＬ（６））及び６個の発光制御サイリスタＳ（発光制御サイリスタＳ（１）～Ｓ（６））を示している。そして、ＶＣＳＥＬのアノードと発光制御サイリスタＳのカソードとが接続されている。つまり、同じ番号のＶＣＳＥＬと発光制御サイリスタＳとが直列接続されている。そして、６個のＶＣＳＥＬ及び６個の発光制御サイリスタＳは、一方側（－ｘ方向側）から他方側（＋ｘ方向側）に向けて配列されている。ＶＣＳＥＬが発光素子の一例である。なお、発光素子は、発光制御サイリスタＳのようなサイリスタであって、サイリスタにおけるｐｎ接合が発光する素子であってもよい。
【0019】
シフト部１２は、シフトサイリスタＴと、結合トランジスタＱと、電源線抵抗Ｒｇと、電流制限抵抗ＲＬと、結合抵抗Ｒｃとを複数備える。図３は、６個のシフトサイリスタＴ（シフトサイリスタＴ（１）～Ｔ（６））及び６個の結合トランジスタＱ（結合トランジスタＱ（１）～Ｑ（６））を示している。なお、図３では、６個の電源線抵抗Ｒｇと、６個の電流制限抵抗ＲＬと、６個の結合抵抗Ｒｃとを示しているが、これらには、番号を付さない。各１個のシフトサイリスタＴ、結合トランジスタＱ、電源線抵抗Ｒｇ、電流制限抵抗ＲＬ、及び結合抵抗Ｒｃでシフトユニット１２ａを構成する。６個のシフトユニット１２ａが一方側（－ｘ方向側）から他方側（＋ｘ方向側）に向けて配列されている。シフト部１２は、一方側（－ｘ方向側）の端部に、電源線抵抗Ｒｇと、スタート抵抗Ｒｓとを備える。さらに、光源１０は、電流制限抵抗Ｒ１、Ｒ２を備える。
【0020】
シフトユニット１２ａにおいて、シフトサイリスタＴと結合トランジスタＱとが接続されている。シフトユニット１２ａにおける結合トランジスタＱは、発光部１１の発光制御サイリスタＳに接続されている。つまり、シフトサイリスタＴ（１）～Ｔ（６）は、結合トランジスタＱ（１）～Ｑ（６）と、結合トランジスタＱ（１）～Ｑ（６）は、発光制御サイリスタＳ（１）～Ｓ（６）と同じ番号で接続されている。ここでは、６個の発光制御サイリスタＳ、結合トランジスタＱ、発光制御サイリスタＳ及びＶＣＳＥＬを示しているが、他の個数であってもよい。
【0021】
光源１０において、ＶＧＫ端子は電源線７１、φ１端子はシフト信号線７２－１、φ２端子はシフト信号線７２－２、ＶＣ端子は制御電位層７３、ＶＬＤ端子は発光電位線７４、ＶＫ端子は基板電極７５に接続されている。なお、図３において、制御電位層７３を線状に記載しているが、後述する図７（ａ）に示すように、ｐ型の半導体層８３である。よって、制御電位層７３と表記する。同様に、図３において、基板電極７５を線状に記載しているが、後述する図５（ｂ）に示すように、光源１０を構成するｎ型の半導体基板８０の裏面に設けられた電極（裏面電極）である。よって、基板電極７５と表記する。シフト信号線７２－１、７２－２をそれぞれ区別しない場合は、シフト信号線７２と表記する。
【0022】
容量部１３は、ＶＣ端子とＶＫ端子との間に構成される電気容量（以下では、容量と記載する。）である。
【0023】
（制御部５０）
制御部５０は、シフト信号ｐ１、ｐ２、制御信号ｐｃを発生して、光源１０を制御する。
制御部５０は、バッファＢｕｆ１、Ｂｕｆ２と、電源ＶＳ１、ＶＳ２、ＶＳ３と、ドライバＤｒｖ１とを備える。バッファＢｕｆ１は、シフト信号ｐ１を光源１０のφ１端子に供給する。バッファＢｕｆ２は、シフト信号ｐ２を光源１０のφ２端子に供給する。ドライバＤｒｖ１は、制御電位ＶＣを光源１０のＶＣ端子に供給する。
制御部５０は、シフト信号ｐ１、ｐ２、制御信号ｐｃを発生して、光源１０を制御する。
制御部５０は、バッファＢｕｆ１、Ｂｕｆ２と、電源ＶＳ１、ＶＳ２、ＶＳ３と、ドライバＤｒｖ１とを備える。バッファＢｕｆ１は、シフト信号ｐ１を光源１０のφ１端子に供給する。バッファＢｕｆ２は、シフト信号ｐ２を光源１０のφ２端子に供給する。ドライバＤｒｖ１は、制御電位ＶＣを光源１０のＶＣ端子に供給する。
【0024】
電源ＶＳ１は、電源電位ＶＧＫを発生し、光源１０のＶＧＫ端子に供給する。また、電源ＶＳ１は、バッファＢｕｆ１、Ｂｕｆ２の電源を兼ねている。すなわち、バッファＢｕｆ１、Ｂｕｆ２は、シフト信号ｐ１、ｐ２がＨレベル（「Ｈ」と表記することがある。）のときは、ほぼ電源ＶＳ１の電圧を出力し、シフト信号ｐ１、ｐ２がＬレベル（「Ｌ」と表記することがある。）のときはほぼ接地電位（接地電位ＧＮＤ（０Ｖ））を出力する。なお、バッファＢｕｆ１、Ｂｕｆ２の電源は、電源電位ＶＧＫとは独立した電源であってもよい。以下では、接地電位ＧＮＤを供給することを、接地すると表記し、接地をＧＮＤと表記する。
【0025】
電源ＶＳ２は、発光電位ＶＬＤを発生し、光源１０のＶＬＤ端子に供給する。
【0026】
ドライバＤｒｖ１は、例えば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが組み合わされた相補型（ＣＭＯＳ構成）のドライバ素子を備える。ＮＭＯＳトランジスタのソースは接地され、ＰＭＯＳトランジスタのソースは、電源ＶＳ３に接続されている。ＮＭＯＳトランジスタのドレインとＰＭＯＳトランジスタのドレインとは接続され、ＶＣ端子に接続されている。ＮＭＯＳトランジスタのゲートとＰＭＯＳトランジスタのゲートとは接続され、制御信号ｐｃが供給される。制御信号ｐｃがＨレベルであると、ＶＣ端子に供給される制御電位ＶＣを電位ＶＬにし、制御信号ｐｃがＬレベルであると、ＶＣ端子に供給される制御電位ＶＣを電位ＶＨにする。なお、電位ＶＨは、電源ＶＳ３が供給する電位である。ここでは、一例として、ＶＬは、接地電位ＧＮＤ（０Ｖ）であり、ＶＨは、後述するように、３．３Ｖである。電位ＶＬは、第１の電位の一例であり、電位ＶＨは、第２の電位の一例である。なお、ドライバＤｒｖ１は、ドライバ素子をＣＭＯＳ構成としたが、他のドライバ素子やスイッチであってもよい。
【0027】
制御部５０は、シフト信号ｐ１、ｐ２、制御信号ｐｃを発生するとしたが、計測制御部１１０からこれらの信号を受信してもよい。また、制御部５０と計測制御部１１０とを合わせて制御部としてもよい。
【0028】
（駆動部６０）
駆動部６０は、発光信号ｐＩを発生し、光源１０のＶＣＳＥＬを発光させる。
駆動部６０は、ドライバＤｒｖ２と発光電流制限抵抗ＲＩとを備える。ドライバＤｒｖ２は、例えば、ＮＭＯＳトランジスタをドライバ素子として備える。ＮＭＯＳトランジスタは、ソースが接地され、ドレインが発光電流制限抵抗ＲＩを介して、ＶＫ端子に接続されている。ＮＭＯＳトランジスタは、ゲートに印加される発光信号ｐＩによりオン又はオフに設定される。発光信号ｐＩがＨレベルであると、ドライバＤｒｖ２がオンになり、ＮＭＯＳトランジスタのドレインは接地電位ＧＮＤ（０Ｖ）となり、光源１０のＶＫ端子が接地電位ＧＮＤ（０Ｖ）に向って変化する。発光信号ｐＩがＬレベルであると、ドライバＤｒｖ２がオフになる。なお、ＮＭＯＳトランジスタの代わりに、絶縁ゲートバイポーラトランジスタＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他の素子を用いてもよい。なお、駆動部６０が発光信号ｐＩを発生するとしたが、計測制御部１１０から発光信号ｐＩを受信してもよい。また、駆動部６０と計測制御部１１０とを合わせて駆動部としてもよい。
駆動部６０は、発光信号ｐＩを発生し、光源１０のＶＣＳＥＬを発光させる。
駆動部６０は、ドライバＤｒｖ２と発光電流制限抵抗ＲＩとを備える。ドライバＤｒｖ２は、例えば、ＮＭＯＳトランジスタをドライバ素子として備える。ＮＭＯＳトランジスタは、ソースが接地され、ドレインが発光電流制限抵抗ＲＩを介して、ＶＫ端子に接続されている。ＮＭＯＳトランジスタは、ゲートに印加される発光信号ｐＩによりオン又はオフに設定される。発光信号ｐＩがＨレベルであると、ドライバＤｒｖ２がオンになり、ＮＭＯＳトランジスタのドレインは接地電位ＧＮＤ（０Ｖ）となり、光源１０のＶＫ端子が接地電位ＧＮＤ（０Ｖ）に向って変化する。発光信号ｐＩがＬレベルであると、ドライバＤｒｖ２がオフになる。なお、ＮＭＯＳトランジスタの代わりに、絶縁ゲートバイポーラトランジスタＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他の素子を用いてもよい。なお、駆動部６０が発光信号ｐＩを発生するとしたが、計測制御部１１０から発光信号ｐＩを受信してもよい。また、駆動部６０と計測制御部１１０とを合わせて駆動部としてもよい。
【0029】
光源１０における接続関係は、拡大図によって説明する。発光制御サイリスタＳを発光制御サイリスタ、シフトサイリスタＴをシフトサイリスタ、結合トランジスタＱを結合トランジスタと表記することがある。発光制御サイリスタＳとシフトサイリスタＴとを区別しないで、サイリスタと表記することがある。
【0030】
（シフトサイリスタ、結合トランジスタ、ＶＣＳＥＬ及び発光制御サイリスタの動作）
ここでは、光源１０の基本的な動作を説明する。
シフトサイリスタ及び発光制御サイリスタは、ｎｐｎｐ構造のサイリスタである。サイリスタは、ｎ型のカソードＫ（以下では、カソードＫと表記する。以下同様とする。）、ｐ型のゲートＧｐ（ｐゲートＧｐ）、ｎ型のゲートＧｎ（ｎゲートＧｎ）、ｐ型のアノードＡ（アノードＡ）を備える。なお、発光制御サイリスタＳは、ｐゲートＧｐを制御に用いないため、表記していない。
ここでは、光源１０の基本的な動作を説明する。
シフトサイリスタ及び発光制御サイリスタは、ｎｐｎｐ構造のサイリスタである。サイリスタは、ｎ型のカソードＫ（以下では、カソードＫと表記する。以下同様とする。）、ｐ型のゲートＧｐ（ｐゲートＧｐ）、ｎ型のゲートＧｎ（ｎゲートＧｎ）、ｐ型のアノードＡ（アノードＡ）を備える。なお、発光制御サイリスタＳは、ｐゲートＧｐを制御に用いないため、表記していない。
【0031】
結合トランジスタは、マルチコレクタのｎｐｎバイポーラトランジスタである。結合トランジスタは、ｎ型のエミッタＥ（エミッタＥ）、ｐ型のベースＢ（ベースＢ）、ｎ型のコレクタＣｆ、Ｃｓ（コレクタＣｆ、Ｃｓ）を備える。
【0032】
なお、上記の符号は、サイリスタ間、結合トランジスタ間において区別しないで用いる。後述するサイリスタを構成するバイポーラトランジスタについても同様とする。ただし、サイリスタは、シングルコレクタのｎｐｎバイポーラトランジスタとｐｎｐバイポーラトランジスタとの組み合わせで構成されている。よって、エミッタＥ、ベースＢ、コレクタＣと表記する。以下では、図に符号を付さない場合であっても、アノードＡ、カソードＫ、ｎゲートＧｎ、ｐゲートＧｐ、エミッタＥ、ベースＢ、及びコレクタＣの表記を用いる。
【0033】
シフトサイリスタＴ、結合トランジスタＱ、発光制御サイリスタＳ及びＶＣＳＥＬは、例えばＧａＡｓなどのＩＩＩ－Ｖ属の化合物半導体で構成されている。ここでは、この化合物半導体の接合の順方向電圧（拡散電位）Ｖｄを１．５Ｖとし、化合物半導体で構成されるバイポーラトランジスタの飽和電圧Ｖｓａｔを０．３Ｖとする。また、接地電位ＧＮＤを０Ｖ、電源電位ＶＧＫを５Ｖ、発光電位ＶＬＤを７Ｖとする。シフト信号ｐ１、ｐ２、制御信号ｐｃ、発光信号ｐＩは、Ｌレベルが０Ｖ（「Ｌ」（０Ｖ））で、Ｈレベルが５Ｖ（「Ｈ」（５Ｖ））である信号とする。
【0034】
図４は、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、発光制御サイリスタＳ（１）及びＶＣＳＥＬ（１）により、光源１０の動作を説明する図である。図４（ａ）は、等価回路、図４（ｂ）は、シフトサイリスタＴ（１）と結合トランジスタＱ（１）との部分における断面図である。図４（ａ）では、シフトサイリスタＴ（２）を合わせて示している。
【0035】
図４（ａ）に示すように、シフトサイリスタＴ（１）は、ｎｐｎバイポーラトランジスタＴｒ１（以下では、ｎｐｎトランジスタＴｒ１と表記する。）とｐｎｐバイポーラトランジスタＴｒ２（以下では、ｐｎｐトランジスタＴｒ２と表記する。）との組み合わせで構成されている。ｎｐｎトランジスタＴｒ１のベースＢがｐｎｐトランジスタＴｒ２のコレクタＣに接続され、ｎｐｎトランジスタＴｒ１のコレクタＣがｐｎｐトランジスタＴｒ２のベースＢに接続されている。ｎｐｎトランジスタＴｒ１のエミッタＥがシフトサイリスタＴ（１）のカソードＫ、ｐｎｐトランジスタＴｒ２のエミッタＥがシフトサイリスタＴ（１）のアノードＡである。ｎｐｎトランジスタＴｒ１のコレクタＣ（ｐｎｐトランジスタＴｒ２のベースＢ）がシフトサイリスタＴ（１）のｎゲートＧｎ、ｐｎｐトランジスタＴｒ２のコレクタＣ（ｎｐｎトランジスタＴｒ１のベースＢ）がシフトサイリスタＴ（１）のｐゲートＧｐである。
【0036】
シフトサイリスタＴ（１）のカソードＫ（ｎｐｎトランジスタＴｒ１のエミッタＥ）は、制御電位層７３に接続されている。制御電位層７３は、制御電位ＶＣが供給されるＶＣ端子に接続されている。シフトサイリスタＴ（１）のアノードＡ（ｐｎｐトランジスタＴｒ２のエミッタＥ）は、シフト信号線７２－１に接続されている。シフト信号線７２－１は、シフト信号ｐ１が供給されるφ１端子に接続されている。シフトサイリスタＴ（１）のｎゲートＧｎは、直列接続されたスタート抵抗Ｒｓと電源線抵抗Ｒｇとの接続点に接続されている。スタート抵抗Ｒｓの他方（接続点でない方）は、シフト信号線７２－２に接続されている。シフト信号線７２－２は、シフト信号ｐ２が供給されるφ２端子に接続されている。電源線抵抗Ｒｇの他方（接続点でない方）は、電源線７１に接続されている。電源線７１は、電源電位ＶＧＫが供給されるＶＧＫ端子に接続されている。
【0037】
結合トランジスタＱ（１）は、ｎｐｎトランジスタである。結合トランジスタＱ（１）のベースＢは、シフトサイリスタＴ（１）のｐゲートＧｐ（ｎｐｎトランジスタＴｒ１のベースＢ及びｐｎｐトランジスタＴｒ２のコレクタＣ）に接続されている。結合トランジスタＱ（１）のエミッタＥは、制御電位層７３に接続されている。結合トランジスタＱ（１）のコレクタＣｆは、直列接続された結合抵抗Ｒｃと電源線抵抗Ｒｇとを介して電源線７１に接続されている。結合抵抗Ｒｃと電源線抵抗Ｒｇとの接続点は、シフトサイリスタＴ（２）のｎゲートＧｎに接続されている。
【0038】
シフトサイリスタＴ（１）におけるｎｐｎトランジスタＴｒ１と、結合トランジスタＱ（１）とは、カレントミラー回路を構成する。つまり、ｎｐｎトランジスタＴｒ１に流れる電流に比例した電流が、結合トランジスタＱ（１）に流れる。
【0039】
結合トランジスタＱ（１）のコレクタＣｓは、発光制御サイリスタＳ（１）のｎゲートＧｎに接続されるとともに、電流制限抵抗ＲＬを介して発光電位線７４に接続されている。発光電位線７４は、発光電位ＶＬＤが供給されるＶＬＤ端子に接続されている。
【0040】
前述したように、ＶＣＳＥＬ（１）と発光制御サイリスタＳ（１）とは直列接続されている。つまり、ＶＣＳＥＬ（１）のアノードＡと発光制御サイリスタＳ（１）のカソードＫとが接続されている。発光制御サイリスタＳ（１）のアノードＡは、発光電位線７４に接続されている。ＶＣＳＥＬ（１）のカソードＫは、基板電極７５に接続されている。基板電極７５は、発光電流制限抵抗ＲＩを介してドライバＤｒｖ２に接続されたＶＫ端子に接続されている（図３参照）。
【0041】
シフトサイリスタＴ（２）のアノードＡは、シフト信号線７２－２に接続されている。シフト信号線７２－２は、シフト信号ｐ２が供給されるφ２端子に接続されている。図３に示したように、奇数番号のシフトサイリスタＴのアノードＡは、シフト信号線７２－１に接続され、偶数番号のシフトサイリスタＴのアノードＡは、シフト信号線７２－２に接続されている。シフトサイリスタＴのシフト信号線７２－１、７２－２との接続関係を除いて、番号２以上のシフトサイリスタＴ、結合トランジスタ、発光制御サイリスタＳ、及びＶＣＳＥＬの接続関係は、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、発光制御サイリスタＳ（１）、及びＶＣＳＥＬ（１）と同様である。以下では、シフト信号ｐ１（φ１）、シフト信号ｐ２（φ２）と表記する場合がある。
【0042】
まず、シフト部１２におけるシフトサイリスタＴ（１）の動作を説明する。
電源線７１が電源電位ＶＧＫ（５Ｖ）に、制御信号ｐｃが「Ｌ」（０Ｖ）で制御電位層７３が接地電位ＧＮＤ（０Ｖ）に、シフト信号ｐ１（φ１）、ｐ２（φ２）が「Ｌ」（０Ｖ）でシフト信号線７２－１、７２－２が接地電位ＧＮＤ（０Ｖ）に、発光信号ｐＩが、「Ｌ」（０Ｖ）であってドライバＤｒｖ２はオフであり、基板電極７５には、電圧が供給されていないとする。この状態を、初期状態と表記する。
電源線７１が電源電位ＶＧＫ（５Ｖ）に、制御信号ｐｃが「Ｌ」（０Ｖ）で制御電位層７３が接地電位ＧＮＤ（０Ｖ）に、シフト信号ｐ１（φ１）、ｐ２（φ２）が「Ｌ」（０Ｖ）でシフト信号線７２－１、７２－２が接地電位ＧＮＤ（０Ｖ）に、発光信号ｐＩが、「Ｌ」（０Ｖ）であってドライバＤｒｖ２はオフであり、基板電極７５には、電圧が供給されていないとする。この状態を、初期状態と表記する。
【0043】
この時、シフトサイリスタＴ（１）を構成するｎｐｎトランジスタＴｒ１、ｐｎｐトランジスタＴｒ２は、オフ状態にある。シフトサイリスタＴ（１）のｎゲートＧｎは、直列接続されたスタート抵抗Ｒｓと電源線抵抗Ｒｇとの接続点に接続されている。そして、スタート抵抗Ｒｓの他方（接続点でない方）は、「Ｌ」（０Ｖ）のシフト信号線７２－２に接続され、電源線抵抗Ｒｇの他方（接続点でない方）は、５Ｖの電源線７１に接続されている。よって、ｎゲートＧｎは、電圧差（５Ｖ）がスタート抵抗Ｒｓと電源線抵抗Ｒｇとで分圧された電圧になる。スタート抵抗Ｒｓと電源線抵抗Ｒｇとの抵抗比を、一例として１：５とすると、ｎゲートＧｎは、０．８３Ｖになる。
【0044】
ここで、シフト信号ｐ１（φ１）が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行すると、シフトサイリスタＴ（１）のｐｎｐトランジスタＴｒ２のエミッタＥ（アノードＡ）（「Ｈ」（５Ｖ））とベースＢ（ｐゲートＧｐ）（０．８３Ｖ）との電圧差が４．１７Ｖと、順方向電圧Ｖｄ（１．５Ｖ）以上となる。これにより、エミッタＥ－ベースＢ間が順バイアスになって、ｐｎｐトランジスタＴｒ２がオフ状態からオン状態に移行する。すると、ｐｎｐトランジスタＴｒ２のコレクタＣ（ｎｐｎトランジスタＴｒ１のベースＢ）が、エミッタＥ（「Ｈ」（５Ｖ））から飽和電圧Ｖｓａｔ（０．３Ｖ）を引いた４．７Ｖと、順方向電圧Ｖｄ（１．５Ｖ）以上となる。これにより、エミッタＥ－ベースＢ間が順バイアスになり、ｎｐｎトランジスタＴｒ１がオフ状態からオン状態に移行する。シフトサイリスタＴ（１）におけるｎｐｎトランジスタＴｒ１とｐｎｐトランジスタＴｒ２とがオン状態になるので、シフトサイリスタＴ（１）がオフ状態からオン状態に移行する。シフトサイリスタＴがオフ状態からオン状態に移行することを、ターンオンと表記する。なお、シフトサイリスタＴがオン状態からオフ状態に移行することを、ターンオフと表記する。
【0045】
つまり、初期状態において、シフト信号ｐ１（φ１）が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行するとシフトサイリスタＴ（１）がターンオンしてオフ状態からオン状態に移行する。ここでは、アノードＡが「Ｈ」（５Ｖ）になるとシフトサイリスタＴ（１）がターンオンしうる状態を、オン状態に移行可能な状態であると表記する。他の場合も同様とする。
【0046】
シフトサイリスタＴ（１）がターンオンすると、シフトサイリスタＴ（１）において、ｎゲートＧｎは、飽和電圧Ｖｓａｔの０．３Ｖになる。また、アノードＡは、順方向電圧Ｖｄと飽和電圧Ｖｓａｔとを足した電圧（Ｖｄ＋Ｖｓａｔ）及びシフトサイリスタＴの内部抵抗での電圧低下により決まる電圧になる。ここでは、アノードＡは、１．９Ｖになるとする。つまり、シフトサイリスタＴ（１）がターンオンすると、シフト信号線７２－１は、５Ｖから１．９Ｖに移行する。すると、シフトサイリスタＴ（１）のｐゲートＧｐは、１．６Ｖになる。
【0047】
以上説明したように、シフトサイリスタＴ（１）は、ｎゲートＧｎの電位がアノードＡの電位より順方向電圧Ｖｄ（１．５Ｖ）以上低い電位となれば、ターンオンする。なお、シフトサイリスタＴ（１）は、シフト信号線７２－１の電位（アノードＡ－カソードＫ間の電位）が、上記の１．９Ｖ未満になると、ターンオフする。例えば、アノードＡが「Ｌ」（０Ｖ）になると、アノードＡ－カソードＫ間の電位差が０Ｖになるので、シフトサイリスタＴ（１）は、ターンオフする。一方、シフト信号線７２－１の電圧（アノードＡ－カソードＫ間の電位差）が１．９Ｖ以上であれば、シフトサイリスタＴ（１）のオン状態が保持される。よって、１．９Ｖを保持電圧と表記する。なお、保持電圧が印加されていても、シフトサイリスタＴ（１）をオン状態に保持する電流が流れていないと、シフトサイリスタＴ（１）のオン状態は保持されない。オン状態を保持する電流を保持電流と表記する。
【0048】
次に、結合トランジスタＱ（１）の動作を説明する。
シフトサイリスタＴ（１）がオフ状態であれば、ｎｐｎトランジスタＴｒ１は、オフ状態である。よって、結合トランジスタＱ（１）も、オフ状態である。このとき、結合トランジスタＱ（１）において、エミッタＥは、接地電位ＧＮＤ（０Ｖ）である制御電位層７３に接続されている。コレクタＣｆは、直列に接続された電源線抵抗Ｒｇと結合抵抗Ｒｃとを介して電源電位ＶＧＫ（５Ｖ）になっている。また、コレクタＣｓは、電流制限抵抗ＲＬを介して発光電位ＶＬＤ（７Ｖ）になっている。
シフトサイリスタＴ（１）がオフ状態であれば、ｎｐｎトランジスタＴｒ１は、オフ状態である。よって、結合トランジスタＱ（１）も、オフ状態である。このとき、結合トランジスタＱ（１）において、エミッタＥは、接地電位ＧＮＤ（０Ｖ）である制御電位層７３に接続されている。コレクタＣｆは、直列に接続された電源線抵抗Ｒｇと結合抵抗Ｒｃとを介して電源電位ＶＧＫ（５Ｖ）になっている。また、コレクタＣｓは、電流制限抵抗ＲＬを介して発光電位ＶＬＤ（７Ｖ）になっている。
【0049】
前述したように、シフトサイリスタＴ（１）がターンオンすると、シフト信号線７２－１は１．９Ｖになる。すると、シフトサイリスタＴ（１）のｐゲートＧｐは、１．６Ｖになる。結合トランジスタＱ（１）はベースＢがシフトサイリスタＴ（１）のｐゲートＧｐに接続されているので、結合トランジスタＱ（１）のエミッタＥ－ベースＢ間が順方向電圧Ｖｄ（１．５Ｖ）以上、つまり順バイアスになる。これにより、結合トランジスタＱ（１）は、オフ状態からオン状態に移行する。すると、コレクタＣｆは飽和電圧Ｖｓａｔ（０．３Ｖ）となる（コレクタＣｓについては後述する。）。電源線抵抗Ｒｇと結合抵抗Ｒｃとの接続点（シフトサイリスタＴ（２）のｎゲートＧｎ）は、電源線７１の電圧（５Ｖ）とコレクタＣｆの電圧（０．３Ｖ）との電圧差（４．７Ｖ）が電源線抵抗Ｒｇと結合抵抗Ｒｃとで分圧された電圧となる。電源線抵抗Ｒｇと結合抵抗Ｒｃとの抵抗比を一例として５：１とすると、電源線抵抗Ｒｇと結合抵抗Ｒｃとの接続点（シフトサイリスタＴ（２）のｎゲートＧｎ）は、１．０８Ｖとなる。
【0050】
シフトサイリスタＴ（２）のアノードＡは、シフト信号線７２－２に接続されている。シフト信号線７２－２は、シフト信号ｐ２（φ２）が供給されるφ２端子に接続されている。シフト信号ｐ２（φ２）は、「Ｌ」（０Ｖ）であるので、シフトサイリスタＴ（２）は、ターンオンしない。しかし、シフト信号ｐ２（φ２）が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行すると、シフト信号線７２－２に接続されたシフトサイリスタＴ（２）のアノードＡが「Ｈ」（５Ｖ）になる。すると、シフトサイリスタＴ（２）のアノードＡとｎゲートＧｎ（１．０８Ｖ）との電位差（３．９２Ｖ）が順方向電圧Ｖｄ（１．５Ｖ）以上になる。すると、シフトサイリスタＴ（２）は、ｎゲートＧｎ－アノードＡ間が順バイアスになってターンオンする。このとき、シフトサイリスタＴ（１）とシフトサイリスタＴ（２）とがオン状態になっている。次に、シフト信号ｐ１（φ１）が「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行すると、シフトサイリスタＴ（１）のアノードＡが「Ｌ」（０Ｖ）になり、シフトサイリスタＴ（１）がターンオフする。
【0051】
つまり、シフトサイリスタＴは、シフト信号ｐ１（φ１）、ｐ２（φ２）を「Ｌ」（０Ｖ）と「Ｈ」（５Ｖ）とで、ともに「Ｈ」（５Ｖ）である期間を設けて、交互に切り替わることで、シフトサイリスタＴのオン状態がシフトしていく。このように複数の素子があって、その複数の素子のうちターンオンする素子が次々に移行していく動作がシフト動作である。また、本明細書における実施の形態では、このシフト動作によってターンオンやターンオフさせられる素子がシフト素子である。
【0052】
最後に、発光制御サイリスタＳ（１）及びＶＣＳＥＬ（１）の動作を説明する。
結合トランジスタＱ（１）のコレクタＣｓは、発光制御サイリスタＳ（１）のｎゲートＧｎに接続されている。よって、結合トランジスタＱ（１）がオフ状態からオン状態に移行すると、結合トランジスタＱ（１）のコレクタＣｓと同様に、コレクタＣｓに接続された発光制御サイリスタＳ（１）のｎゲートＧｎの電位が０．３Ｖになる。発光制御サイリスタＳ（１）のアノードＡは、発光電位線７４に接続されている。発光電位線７４は、発光電位ＶＬＤ（７Ｖ）が供給されているＶＬＤ端子に接続されている。よって、発光制御サイリスタＳ（１）のアノードＡ－ｎゲートＧｎ間は、６．７Ｖとなって、発光制御サイリスタＳ（１）のアノードＡ－ｎゲートＧｎ間のｐｎ接合が順方向となる。すると、結合トランジスタＱ（１）のコレクタＣｓは、発光電位ＶＬＤ（７Ｖ）から発光制御サイリスタＳ（１）のアノードＡ－ｎゲートＧｎ間のｐｎ接合を介して電流を引き込む。これにより、結合トランジスタＱ（１）のコレクタＣｓは、おおよそ発光電位ＶＬＤ（７Ｖ）から順方向電圧Ｖｄ（１．５Ｖ）を引いた５．５Ｖになる。ここで、ドライバＤｒｖ２がオンになって、ＶＫ端子が接地電位ＧＮＤ（０Ｖ）に向って変化する。すると、基板電極７５、及び、ＶＣＳＥＬ（１）のカソードＫが０Ｖに向って変化する。これにより、発光制御サイリスタＳ（１）がターンオンして、直列接続された発光制御サイリスタＳ（１）とＶＣＳＥＬ（１）とに電流が流れて、ＶＣＳＥＬ（１）が発光する。
結合トランジスタＱ（１）のコレクタＣｓは、発光制御サイリスタＳ（１）のｎゲートＧｎに接続されている。よって、結合トランジスタＱ（１）がオフ状態からオン状態に移行すると、結合トランジスタＱ（１）のコレクタＣｓと同様に、コレクタＣｓに接続された発光制御サイリスタＳ（１）のｎゲートＧｎの電位が０．３Ｖになる。発光制御サイリスタＳ（１）のアノードＡは、発光電位線７４に接続されている。発光電位線７４は、発光電位ＶＬＤ（７Ｖ）が供給されているＶＬＤ端子に接続されている。よって、発光制御サイリスタＳ（１）のアノードＡ－ｎゲートＧｎ間は、６．７Ｖとなって、発光制御サイリスタＳ（１）のアノードＡ－ｎゲートＧｎ間のｐｎ接合が順方向となる。すると、結合トランジスタＱ（１）のコレクタＣｓは、発光電位ＶＬＤ（７Ｖ）から発光制御サイリスタＳ（１）のアノードＡ－ｎゲートＧｎ間のｐｎ接合を介して電流を引き込む。これにより、結合トランジスタＱ（１）のコレクタＣｓは、おおよそ発光電位ＶＬＤ（７Ｖ）から順方向電圧Ｖｄ（１．５Ｖ）を引いた５．５Ｖになる。ここで、ドライバＤｒｖ２がオンになって、ＶＫ端子が接地電位ＧＮＤ（０Ｖ）に向って変化する。すると、基板電極７５、及び、ＶＣＳＥＬ（１）のカソードＫが０Ｖに向って変化する。これにより、発光制御サイリスタＳ（１）がターンオンして、直列接続された発光制御サイリスタＳ（１）とＶＣＳＥＬ（１）とに電流が流れて、ＶＣＳＥＬ（１）が発光する。
【0053】
つまり、結合トランジスタＱ（１）がオン状態になり、発光制御サイリスタＳ（１）のｎゲートＧｎが５．５Ｖになった状態は、ドライバＤｒｖ２がオンになると、ＶＣＳＥＬ（１）が発光する状態である。よって、結合トランジスタＱ（１）がオンになり、発光制御サイリスタＳ（１）のアノードＡ－ｎゲートＧｎ間が順バイアス（５．５Ｖ）になった状態を、ＶＣＳＥＬ（１）が発光可能な状態と表記する。発光制御サイリスタＳは、ｎゲートＧｎの電位によって、ＶＣＳＥＬの発光を制御するので、発光制御サイリスタと表記する。
【0054】
ドライバＤｒｖ２がオンからオフにされると、発光制御サイリスタＳ（１）とＶＣＳＥＬ（１）とに流れていた発光電流が流れなくなり、ＶＣＳＥＬ（１）の発光が停止（消光）する。
【0055】
このとき、シフトサイリスタＴ（１）がオン状態からオフ状態になることで、結合トランジスタＱ（１）がオン状態からオフ状態に移行したとする。つまり、結合トランジスタＱ（１）のコレクタＣｓが５．５Ｖを維持できない。発光制御サイリスタＳ（１）のｎゲートＧｎは、電流制限抵抗ＲＬを介して発光電位ＶＬＤ（７Ｖ）の発光電位線７４に接続されている。よって、発光制御サイリスタＳ（１）のｎゲートＧｎは、発光電位ＶＬＤ（７Ｖ）に向かって上昇する。このとき、発光制御サイリスタＳ（１）のアノードとｎゲートＧｎとの間の寄生容量Ｃａｇ（容量をＣａｇとする）が電流制限抵抗ＲＬ（抵抗値をＲＬとする）を介して、ＲＬ×Ｃａｇの時定数で放電する。一方、発光制御サイリスタＳ（１）における、ｎゲートＧｎとｐゲートＧｐ間の寄生容量Ｃｇｇ、ｐゲートＧｐとカソードＫとの間の寄生容量Ｃｇｋ、ＶＣＳＥＬ（１）の寄生容量Ｃｖに蓄積された電荷は移動できないので、ｎゲートＧｎの電位が上昇した分だけ、発光制御サイリスタＳ（１）のｐゲートＧｐ、カソードＫの電位が上昇する。
【0056】
ここで、発光信号ｐＩが「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）になって、ドライバＤｒｖ２が再びオンになると、基板電位ＶＫが急に接地電位ＧＮＤ（０Ｖ）に向かって変化する。つまり、ＶＣＳＥＬ（１）のカソードＫが接続された基板電極７５が急に接地電位ＧＮＤ（０Ｖ）に向かって変化する。このため、寄生容量Ｃａｇ、Ｃｇｇ、Ｃｇｋを貫通する変位電流が流れ、これをしきい電流として発光制御サイリスタＳ（１）がターンオンし、ＶＣＳＥＬ（１）が発光する。つまり、ＶＣＳＥＬ（１）を一度発光させると、シフトサイリスタＴ（１）がオン状態でなくとも、ドライバＤｒｖ２が再びオンになると、ＶＣＳＥＬ（１）が再び発光する。この後も、ＶＣＳＥＬ（１）は、発光と消光とを繰り返し行える。つまり、ＶＣＳＥＬ（１）は、複数の発光パルスを連続的に発生させられる。なお、発光制御サイリスタＳ（１）のカソードＫの電位の上昇が小さく、接地電位ＧＮＤに近いと、ドライバＤｒｖ２が再びオンになっても、発光制御サイリスタＳ（１）は、ターンオンしない。発光パルスを光パルス又はパルス光と表記してもよい。
【0057】
シフトサイリスタＴ（１）がオン状態でないとは、シフトサイリスタＴ（１）がオフ状態に移行した場合に加え、シフト部１２が動作を停止した状態、つまりオフである場合を含む。シフト部１２がオフとは、例えば、シフト信号ｐ１、ｐ２をともに「Ｌ」（０Ｖ）にした状態である。上記のように、ＶＣＳＥＬは、一度発光させると、シフト部１２をオフにしても、複数の発光パルスを連続的に発生させられる。ＶＣＳＥＬを再発光が可能な状態にすることを、メモリ効果を発現させると表記する。なお、シフト部１２をオフにすると、シフトサイリスタＴ、結合トランジスタＱに電流が流れないので、光源１０の消費電力が抑制される。
【0058】
制御電位ＶＣは、シフトサイリスタＴのカソードＫ、結合トランジスタＱのエミッタＥに供給される。よって、シフト部１２を動作させる場合には、制御電位ＶＣが予め定められた電位、ここでは接地電位ＧＮＤ（０Ｖ）に設定されていることを要す。しかし、シフト部１２を動作させない場合や、シフト部１２をオフにした場合には、制御電位ＶＣは、接地電位ＧＮＤ（０Ｖ）と異なる電位に設定されてもよい。
【0059】
以上説明したことを言いかえると、初期状態とは、つまり電源線７１が電源電位ＶＧＫ（５Ｖ）、制御電位層７３が接地電位ＧＮＤ（０Ｖ）に、シフト信号ｐ１（φ１）、ｐ２（φ２）が「Ｌ」（０Ｖ）でシフト信号線７２－１、７２－２が接地電位ＧＮＤ（０Ｖ）に、発光信号ｐＩが、「Ｌ」（０Ｖ）であってドライバＤｒｖ２はオフであり、基板電極７５には、電圧が供給されていない状態である。初期状態では、シフトサイリスタＴ（１）がオン状態に移行可能な状態になる。ここで、シフト信号ｐ１（φ１）（シフト信号線７２－１）が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行すると、シフトサイリスタＴ（１）がターンオンしてオフ状態からオン状態に移行する。シフトサイリスタＴ（１）がターンオンすると、結合トランジスタＱ（１）がオフ状態からオン状態に移行する。すると、発光制御サイリスタＳ（１）のアノードＡとｎゲートＧｎとが順バイアスとなり、ＶＣＳＥＬ（１）が発光可能な状態になる。そして、基板電位ＶＫが接地電位ＧＮＤ（０Ｖ）に向って変化すると、発光制御サイリスタＳ（１）がターンオンして、ＶＣＳＥＬ（１）が発光する。
【0060】
また、結合トランジスタＱ（１）がオン状態になると、シフトサイリスタＴ（２）がオン状態に移行可能な状態になる。そして、シフト信号ｐ２（φ２）（シフト信号線７２－２）が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行すると、シフトサイリスタＴ（２）がターンオンする。なお、シフトサイリスタＴ（１）は、シフト信号ｐ１（φ１）（シフト信号線７２－１）が「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行すると、カソードＫとアノードＡとが「Ｌ」（０Ｖ）になって、ターンオフする。他のシフトサイリスタＴ、結合トランジスタＱ、発光制御サイリスタＳ及びＶＣＳＥＬも同様に動作する。つまり、シフト信号ｐ１（φ１）とシフト信号ｐ２（φ２）とにより、オン状態のシフトサイリスタＴがシフトする。
【0061】
そして、ＶＣＳＥＬ（１）は、一度発光させるとメモリ効果が発現して、シフト部１２をオフにしても、複数の発光パルスを連続的に発生させられる。
【0062】
ここでは、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、発光制御サイリスタＳ（１）及びＶＣＳＥＬ（１）で説明したが、シフト部１２の動作によりシフトサイリスタＴのオン状態をシフトさせ、オン状態のシフトサイリスタＴ及び結合トランジスタＱに接続されたＶＣＳＥＬを発光させるＶＣＳＥＬとして選択する。そして、発光させるＶＣＳＥＬを、上述したように発光させる。このように、シフト部１２により選択されたＶＣＳＥＬを発光させれば、分割照射における照射区画２１０毎に照射が行われる。シフト部１２は、選択部の一例である。
【0063】
図４（ｂ）に示すように、光源１０は、複数の半導体層が積層されて構成されている半導体部品である（後述する図５参照）。図４（ｂ）では、シフトサイリスタＴ（１）及び結合トランジスタＱ（１）を構成するｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、及びｐ型の半導体層８８が積層された部分を示す。シフトサイリスタＴ（１）は、ｎ型の半導体層８５をカソードＫ、ｐ型の半導体層８６をｐゲートＧｐ、ｎ型の半導体層８７をｎゲートＧｎ、及びｐ型の半導体層８８をアノードＡとして構成されている。一方、結合トランジスタＱ（１）は、ｎ型の半導体層８５をエミッタＥ、ｐ型の半導体層８６をベースＢ、ｎ型の半導体層８７をコレクタＣｆ、Ｃｓとして構成されている。ここで、シフトサイリスタＴ（１）のカソードＫと結合トランジスタＱ（１）のエミッタＥとは、ｎ型の半導体層８５を介して電気的に接続されている。同様に、シフトサイリスタＴ（１）のｐゲートＧｐと結合トランジスタＱ（１）のベースＢとは、ｐ型の半導体層８６を介して電気的に接続されている。そして、シフトサイリスタＴ（１）のｎゲートＧｎと結合トランジスタＱ（１）のコレクタＣｆ、Ｃｓとは、ともにｎ型の半導体層８７で構成されているが、分離されている。他のシフトサイリスタＴ、結合トランジスタＱも同様である。
【0064】
図５は、光源１０のレイアウト及び断面を説明する図である。図５（ａ）は、レイアウト、図５（ｂ）は、図５（ａ）のＶＢ－ＶＢ線での断面である。図５（ａ）では、シフトサイリスタＴ（１）～Ｔ（４）、結合トランジスタＱ（１）～Ｑ（４）、発光制御サイリスタＳ（１）～Ｓ（４）及びＶＣＳＥＬ（１）～ＶＣＳＥＬ（４）を中心に示している。図５（ｂ）では、発光制御サイリスタＳ（１）、ＶＣＳＥＬ（１）、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、結合トランジスタＱ（１）に接続された結合抵抗Ｒｃ、電源線抵抗Ｒｇの部分の断面を示している。
【0065】
図５（ｂ）に示すように、光源１０は、ｎ型の半導体基板８０上にｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３、トンネル接合層８４、ｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、及びｐ型の半導体層８８が積層されて構成されている。そして、シフトサイリスタＴ、結合トランジスタＱ、発光制御サイリスタＳ、ＶＣＳＥＬなどの素子は、一部の半導体層がエッチングにより除去されて分離された複数のアイランドから構成されている。なお、アイランドは、メサと表記されることがあり、アイランド（メサ）を形成するエッチングをメサエッチングと表記されることがある。以下では、発光制御サイリスタＳ（１）及びＶＣＳＥＬ（１）が設けられるアイランド３０１、シフトサイリスタＴ（１）及び結合トランジスタＱ（１）が設けられるアイランド３０２などを中心にアイランド（アイランド３００、３０１～３０７）を説明する。
【0066】
アイランド３００は、シフトサイリスタＴ（１）、結合トランジスタＱ（１）などのシフト部１２（図３参照）が設けられる部分であって、ｎ型の半導体基板８０上にｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３、トンネル接合層８４、ｎ型の半導体層８５が除去されないで残されている。
【0067】
アイランド３０１にＶＣＳＥＬ（１）と発光制御サイリスタＳ（１）とが積層されて設けられている。アイランド３０２に図２（ｂ）に示したシフトサイリスタＴ（１）及び結合トランジスタＱ（１）が設けられている。アイランド３０３に電流制限抵抗ＲＬ、アイランド３０４に電源線抵抗Ｒｇ及び結合抵抗Ｒｃが設けられている。アイランド３０５に電源線抵抗Ｒｇ及びスタート抵抗Ｒｓが設けられている。アイランド３０６に電流制限抵抗Ｒ１、アイランド３０７に電流制限抵抗Ｒ２が設けられている。
【0068】
以下では、図５（ａ）、（ｂ）を参照してレイアウト及び断面を説明する。
アイランド３０１の周囲は、ｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３、トンネル接合層８４、ｎ型の半導体層８５、８７、ｐ型の半導体層８６、８８がエッチングにより除去されている。ｐ型の半導体層８８上にｐ型の半導体層とオーミック接触しやすいｐオーミック電極３２１が設けられている。ｐ型の半導体層８８を除去して露出させたｎ型の半導体層８７上にｎ型の半導体層とオーミック接触しやすいｎオーミック電極３３１が設けられている。ＶＣＳＥＬ（１）は、ｎ型の半導体層８１をカソードＫ（図４（ａ）参照）、活性層８２を活性層、ｐ型の半導体層８３をアノードＡ（図４（ａ）参照）とする。発光制御サイリスタＳ（１）は、ｎ型の半導体層８５をカソードＫ、ｐ型の半導体層８６をｐゲートＧｐ（ｐゲート層）、ｎ型の半導体層８７をｎゲートＧｎ（ｎゲート層）、ｐ型の半導体層８８をアノードＡとする。ｎオーミック電極３３１は、発光制御サイリスタＳ（１）のｎゲートＧｎである。
アイランド３０１の周囲は、ｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３、トンネル接合層８４、ｎ型の半導体層８５、８７、ｐ型の半導体層８６、８８がエッチングにより除去されている。ｐ型の半導体層８８上にｐ型の半導体層とオーミック接触しやすいｐオーミック電極３２１が設けられている。ｐ型の半導体層８８を除去して露出させたｎ型の半導体層８７上にｎ型の半導体層とオーミック接触しやすいｎオーミック電極３３１が設けられている。ＶＣＳＥＬ（１）は、ｎ型の半導体層８１をカソードＫ（図４（ａ）参照）、活性層８２を活性層、ｐ型の半導体層８３をアノードＡ（図４（ａ）参照）とする。発光制御サイリスタＳ（１）は、ｎ型の半導体層８５をカソードＫ、ｐ型の半導体層８６をｐゲートＧｐ（ｐゲート層）、ｎ型の半導体層８７をｎゲートＧｎ（ｎゲート層）、ｐ型の半導体層８８をアノードＡとする。ｎオーミック電極３３１は、発光制御サイリスタＳ（１）のｎゲートＧｎである。
【0069】
図５（ｂ）に示すように、ｎ型の半導体基板８０上に、ＶＣＳＥＬ（１）が設けられ、ＶＣＳＥＬ（１）上に、トンネル接合層８４を介して、発光制御サイリスタＳ（１）が積層されている。トンネル接合層８４は、ＶＣＳＥＬ（１）のｐ型の半導体層８３と発光制御サイリスタＳ（１）のｎ型の半導体層８５とが、逆バイアスになって電流が流れにくくなることを抑制する。トンネル接合層８４は、ｎ型の不純物を高濃度に添加したｎ＋＋層と、ｐ型の不純物を高濃度に添加したｐ＋＋層との接合であって、逆バイアスであってもトンネル効果によって電流が流れる。
【0070】
アイランド３０１は、ｎオーミック電極３３１が設けられる部分を除いて、円柱状である。ｐオーミック電極３２１は、円柱状であるアイランド３０１のｐ型の半導体層８８上に、円環状に設けられている。そして、エッチングにより露出させたｐ型の半導体層８３を構成する半導体層の一部が円柱状の外周部から酸化されることで、円環状に電流が流れにくい電流阻止部βとなっている。一方、酸化されなかった中央部は、電流が流れやすい電流通過部αとなっている。そして、円環状のｐオーミック電極３２１の中央部から光が出射される。なお、電流阻止部βは、ｐ型の半導体層８３に、ＡｌＡｓ層やＡｌ濃度が高いＡｌＧａＡｓ層を設け、露出した外周部から酸化させて、Ａｌを酸化することで構成される。ＶＣＳＥＬ（１）の周辺部は、エッチングに起因した欠陥が多く、非発光再結合が起こりやすい。よって、電流阻止部βを設けることで、非発光再結合に消費される電力が抑制される。電流阻止部βを設けることで、低消費電力化及び光取り出し効率の向上が図れる。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。
【0071】
図５（ａ）（ｂ）では、ＶＣＳＥＬ（１）は、発光制御サイリスタＳ（１）を透過して光を出射する。なお、アイランド３０１の光が出射する部分の発光制御サイリスタＳ（１）（トンネル接合層８４、ｎ型の半導体層８５、８７、ｐ型の半導体層８６、８８）を除去してもよい。この場合、発光制御サイリスタＳ（１）は、円筒状になる。このようにすると、ＶＣＳＥＬ（１）が出射する光が、発光制御サイリスタＳ（１）で吸収されて光量が低下することが抑制される。
【0072】
アイランド３０２の周囲は、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８がエッチングにより除去されている（図４（ｂ）参照）。ｐ型の半導体層８８上にｐオーミック電極３２２が設けられている。ｐオーミック電極３２２は、シフトサイリスタＴ（１）のアノードＡに接続される電極（アノードＡ電極）であって、シフト信号ｐ１（φ１）が供給されるシフト信号線７２－１に接続されている。ｐ型の半導体層８８を除去して露出させたｎ型の半導体層８７上にｎオーミック電極３３２、３３３、３３４が設けられている。ｎオーミック電極３３２、３３４は、結合トランジスタＱ（１）のコレクタＣｓ、Ｃｆに接続される電極（コレクタＣｆ、Ｃｓ電極）である。なお、ｐオーミック電極３２２とｎオーミック電極３３２、３３４との間のｎ型の半導体層８７は除去されている（図４（ｂ）参照）。ｎオーミック電極３３３は、シフトサイリスタＴ（１）のｎゲートＧｎに接続される電極（ｎゲートＧｎ電極）である。
【0073】
アイランド３０３の周囲は、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８がエッチングにより除去されている。さらに、アイランド３０３では、ｐ型の半導体層８８がエッチングにより除去されている（図５（ｂ）に示すアイランド３０４参照）。露出されたｎ型の半導体層８７上に、２個のｎオーミック電極３３５、３３６が設けられている。２個のｎオーミック電極３３５、３３６間におけるｎ型の半導体層８７が電流制限抵抗ＲＬである。
【0074】
アイランド３０４の周囲は、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８がエッチングにより除去されている。さらに、アイランド３０４では、ｐ型の半導体層８８がエッチングにより除去されている。露出されたｎ型の半導体層８７上に、３個のｎオーミック電極３３７、３３８、３３９が設けられている。そして、ｎオーミック電極３３７、３３８間におけるｎ型の半導体層８７が結合抵抗Ｒｃ、ｎオーミック電極３３８、３３９間におけるｎ型の半導体層８７が電源線抵抗Ｒｇである。
【0075】
アイランド３０５は、アイランド３０４と同様に構成され、スタート抵抗Ｒｓと電源線抵抗Ｒｇが設けられている。アイランド３０６、３０７は、アイランド３０３と同様に構成され、電流制限抵抗Ｒ１、Ｒ２が設けられている。
【0076】
アイランド３００の露出したｎ型の半導体層８５上に、ｎオーミック電極３３８が設けられている。ｎ型の半導体基板８０の裏面には、基板電極７５が設けられている。
【0077】
次に、接続関係を説明する。なお、図５（ａ）では、接続に用いられる配線（電源線７１、シフト信号線７２－１、７２－２、発光電位線７４）を直線で示している。
アイランド３０１の発光制御サイリスタＳ（１）のアノードＡ電極であるｐオーミック電極３２１は、発光電位ＶＬＤが供給される発光電位線７４に接続されている。アイランド３０１の発光制御サイリスタＳ（１）のｎゲートＧｎ電極であるｎオーミック電極３３１は、アイランド３０２の結合トランジスタＱ（１）のコレクタＣｓ電極であるｎオーミック電極３３２に接続されている。ｎオーミック電極３３２は、アイランド３０３に設けられた電流制限抵抗ＲＬのｎオーミック電極３３６に接続されている。アイランド３０３のｎオーミック電極３３５は、発光電位線７４に接続されている。
アイランド３０１の発光制御サイリスタＳ（１）のアノードＡ電極であるｐオーミック電極３２１は、発光電位ＶＬＤが供給される発光電位線７４に接続されている。アイランド３０１の発光制御サイリスタＳ（１）のｎゲートＧｎ電極であるｎオーミック電極３３１は、アイランド３０２の結合トランジスタＱ（１）のコレクタＣｓ電極であるｎオーミック電極３３２に接続されている。ｎオーミック電極３３２は、アイランド３０３に設けられた電流制限抵抗ＲＬのｎオーミック電極３３６に接続されている。アイランド３０３のｎオーミック電極３３５は、発光電位線７４に接続されている。
【0078】
アイランド３０２のシフトサイリスタＴ（１）のアノードＡ電極であるｐオーミック電極３２２は、シフト信号線７２－１に接続されている。シフト信号線７２－１は、アイランド３０６に設けられた電流制限抵抗Ｒ１を介して、シフト信号ｐ１が供給されるφ１端子に接続されている。アイランド３０２のシフトサイリスタＴ（１）のｎゲートＧｎ電極であるｎオーミック電極３３３は、アイランド３０５に設けられた電源線抵抗Ｒｇとスタート抵抗Ｒｓとの接続点であるｎオーミック電極（符号なし）に接続されている。アイランド３０２の結合トランジスタＱ（１）のコレクタＣｆ電極であるｎオーミック電極３３４は、アイランド３０４の結合抵抗Ｒｃの一方のｎオーミック電極３３７に接続されている。
【0079】
アイランド３０４の結合抵抗Ｒｃの他方のｎオーミック電極３３８は、シフトサイリスタＴ（２）のｎゲートＧｎ電極であるｎオーミック電極（符号なし）に接続されている。アイランド３０４の電源線抵抗Ｒｇの他方の電極であるｎオーミック電極３３９は、電源電位ＶＧＫが供給される電源線７１に接続されている。
【0080】
アイランド３０５のスタート抵抗Ｒｓの一方のｎオーミック電極（符号なし）は、シフト信号線７２－２に接続されている。アイランド３０５の電源線抵抗Ｒｇの他方のｎオーミック電極（符号なし）は、電源線７１に接続されている。シフト信号線７２－２は、アイランド３０７に設けられた電流制限抵抗Ｒ２を介してシフト信号ｐ２（φ２）が供給されるφ２端子に接続されている。
【0081】
なお、シフト信号線７２－１は、奇数番号のシフトサイリスタＴのアノードＡ電極であるｐオーミック電極に接続され、シフト信号線７２－２は、偶数番号のシフトサイリスタＴのアノードＡ電極であるｐオーミック電極に接続されている。
【0082】
他のシフトサイリスタＴ、結合トランジスタＱ、発光制御サイリスタＳ、及びＶＣＳＥＬは、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、発光制御サイリスタＳ（１）及びＶＣＳＥＬ（１）と同様に構成されている。
【0083】
アイランド３００の露出したｎ型の半導体層８５のｎオーミック電極３３８は、制御電位ＶＣが供給されるＶＣ端子である。なお、制御電位ＶＣは、ｎオーミック電極３３８を介してｎ型の半導体層８５、トンネル接合層８４及びｐ型の半導体層８３に供給される。よって、ｐ型の半導体層８３を制御電位層７３と表記する。なお、ｐ型の半導体層８３と同電位であるｎ型の半導体層８５、トンネル接合層８４を含めて制御電位層７３としてもよい。そして、ｎ型の半導体基板８０の裏面に設けられた裏面電極を基板電極７５と表記する。基板電極７５は、基板電位ＶＫが供給されるＶＫ端子である。
【0084】
図５（ｂ）に示すように、シフトサイリスタＴ、結合トランジスタＱ、電源線抵抗Ｒｇ、結合抵抗Ｒｃ、スタート抵抗Ｒｓ、電流制限抵抗ＲＬ、Ｒ１、Ｒ２で構成されるシフト部１２は、ＶＣＳＥＬが構成される積層半導体層（ｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３）上に設けられている。シフト部１２の下部の積層半導体層（ｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３）は、ＶＣＳＥＬとして機能させない。つまり、ＶＣＳＥＬが構成される積層半導体層（ｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３）を除去することなく、その上に、ｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８が積層されて、シフト部１２が構成されている。このようにすることで、製造プロセスが複雑になることが抑制される。ここでは、シフト部１２がその上に設けられる積層半導体層を、ＶＣＳＥＬ（発光素子）と等価な構造体と表記する。
【0085】
以上説明したように、光源１０は、ひとつの半導体基板（ｎ型の半導体基板８０）に設けられた半導体部品である。
【0086】
（発光装置１の発光パルス波形）
シフト部１２を備えた発光装置１の場合と、シフト部１２を備えない発光装置（不図示）の場合とにおける発光パルスの波形（以下、発光パルス波形と表記する。）について説明する。シフト部１２を備えた発光装置１では、前述したように、制御電位ＶＣを接地電位ＧＮＤ（０Ｖ）に設定している。なお、シフト部１２を備えない発光装置は、図３、図４（ａ）、（ｂ）において、直列接続された発光制御サイリスタＳとＶＣＳＥＬとのみを備え、外部からの信号により、発光させるＶＣＳＥＬに接続された発光制御サイリスタＳが制御される。
シフト部１２を備えた発光装置１の場合と、シフト部１２を備えない発光装置（不図示）の場合とにおける発光パルスの波形（以下、発光パルス波形と表記する。）について説明する。シフト部１２を備えた発光装置１では、前述したように、制御電位ＶＣを接地電位ＧＮＤ（０Ｖ）に設定している。なお、シフト部１２を備えない発光装置は、図３、図４（ａ）、（ｂ）において、直列接続された発光制御サイリスタＳとＶＣＳＥＬとのみを備え、外部からの信号により、発光させるＶＣＳＥＬに接続された発光制御サイリスタＳが制御される。
【0087】
図６は、発光装置１におけるＶＣＳＥＬの発光パルス波形である。図６（ａ）、（ｂ）は、シフト部１２を備えた発光装置１におけるＶＣＳＥＬの発光パルス波形、図６（ｃ）は、シフト部を備えない発光装置（不図示）におけるＶＣＳＥＬの発光パルス波形である。図６（ａ）、（ｂ）、（ｃ）において、左側に発光パルス波形を、右側に発光パルス波形の模式図を示している。左側に示した発光パルス波形において、横軸は時間で一目盛りが５ｎｓ、縦軸は光強度（ａ．ｕ．）である。
【0088】
図６（ｃ）に示すシフト部を備えない発光装置におけるＶＣＳＥＬの発光パルス波形は、右側の模式図に示すように、立ち上がり及び立ち下がりの傾きが一定である。
【0089】
これに対して、図６（ａ）に示す発光パルス波形は、右側の模式図に示すように、立ち下がり部分において傾きが変化している。つまり、立ち下がり部分は、傾きが異なる２つの部分を有している。矢印δで示す部分は、矢印γで示す部分より傾きが緩やかである。ここでは、矢印δで示す部分を、肩（ショルダ）と呼ぶ。発光パルス波形の立ち下がり部分に肩（ショルダ）を有すると、肩（ショルダ）を有しない場合（図６（ｃ）の場合）に比べ、立ち下がり時間が長くなる。
【0090】
また、図６（ｂ）に示す発光パルス波形は、右側の模式図に示すように、矢印εで示す一つ目のピークに加え、一つ目のピークの立ち下がり部分において矢印ζで示す二つ目のピークを有している。つまり、発光パルス波形の立ち下がり部分に二つ目のピークを有すると、二つ目のピークを有しない場合（図６（ｃ）の場合）に比べ、立ち下がり時間が長くなる。
【0091】
次に、シフト部１２を有する発光装置１において、制御電位ＶＣが接地電位ＧＮＤ（０Ｖ）に設定された場合に、発光パルス波形の立ち下がり部分に肩（ショルダ）や二つ目のピークを有する理由について説明する。
図７は、光源１０の拡大断面図、及び拡大断面図で示された部分の等価回路である。図７（ａ）は、拡大断面図、図７（ｂ）は、拡大断面図で示された部分の等価回路である。図７（ａ）では、ｐｎ接合を示すために、ｎ型の半導体基板８０をｎ、発光部１１において、ＶＣＳＥＬにおけるｎ型の半導体層８１をＶＣＳＥＬ ｎとし、ＶＣＳＥＬにおけるｐ型の半導体層８３をＶＣＳＥＬ ｐと示し、ＶＣＳＥＬ上に発光制御サイリスタＳを示している。なお、活性層８２及びトンネル接合層８４の記載を省略している。
図７は、光源１０の拡大断面図、及び拡大断面図で示された部分の等価回路である。図７（ａ）は、拡大断面図、図７（ｂ）は、拡大断面図で示された部分の等価回路である。図７（ａ）では、ｐｎ接合を示すために、ｎ型の半導体基板８０をｎ、発光部１１において、ＶＣＳＥＬにおけるｎ型の半導体層８１をＶＣＳＥＬ ｎとし、ＶＣＳＥＬにおけるｐ型の半導体層８３をＶＣＳＥＬ ｐと示し、ＶＣＳＥＬ上に発光制御サイリスタＳを示している。なお、活性層８２及びトンネル接合層８４の記載を省略している。
【0092】
また、シフト部１２において、ｎ型の半導体層８１をｎとし、ｐ型の半導体層８３をｐと示している。そして、ｐ型の半導体層８３上にシフトサイリスタＴ、結合トランジスタＱをシフト部１２として示している。なお、活性層８２及びトンネル接合層８４の記載を省略している。
【0093】
図５（ａ）に示したように、制御電位ＶＣが供給されるＶＣ端子は、シフトサイリスタＴ、結合トランジスタＱを構成するｎ型の半導体層８５に接続されている。しかし、前述したように、ｎ型の半導体層８５は、トンネル接合層８４を介してｐ型の半導体層８３上に設けられている。トンネル接合層８４は、ｎ型の半導体層８５とｐ型の半導体層８３とが逆バイアスにならないように設けられている。よって、ｎ型の半導体層８５とｐ型の半導体層８３とは、同電位になる。そこで、図７（ａ）では、ＶＣ端子は、ｐ型の半導体層８３に接続されているとして記載している。前述したように、ｐ型の半導体層８３が制御電位層７３である。
【0094】
そして、ドライバＤｒｖ２におけるＮＭＯＳトランジスタのドレインは、ｎ型の半導体基板８０の裏面に設けられた基板電極７５に接続されている。ＮＭＯＳトランジスタのソースは、接地電位ＧＮＤ（０Ｖ）に設定されている。よって、基板電極７５には、基板電位ＶＫが供給される。
【0095】
ドライバＤｒｖ２がオンであると、発光電位ＶＬＤ（７Ｖ）から発光制御サイリスタＳとＶＣＳＥＬとを介してドライバＤｒｖ２に向けて電流が流れる。このとき、基板電位ＶＫは、発光部１１における内部抵抗（図７（ｂ）に示す抵抗Ｒｖ）により、例えば２Ｖ程度（～２Ｖと表記する。）になる。
【0096】
シフト部１２において、ＶＣ端子は接地電位ＧＮＤ（０Ｖ）に設定されている。このため、シフト部１２におけるｎ型の半導体層８１（～２Ｖ）とｐ型の半導体層８３（０Ｖ）とのｐｎ接合が逆バイアスになる。つまり、ｎ型の半導体層８１とｐ型の半導体層８３との間のｐｎ接合が容量を構成し、電荷を蓄積する。シフト部１２におけるｎ型の半導体層８１とｐ型の半導体層８３との間のｐｎ接合が構成する容量が容量部１３である。ＶＣ端子の制御電位ＶＣは、容量を構成するｐ型の半導体層８３の電位である。なお、ｎ型の半導体層８１は、ｎ型の半導体基板８０上に設けられており、ｎ型の半導体基板８０と同電位である。ｎ型の半導体基板８０の裏面電極である基板電極７５は、基板電位ＶＫとなる。ｎ型の半導体基板８０、ｎ型の半導体層８１は、基板電位ＶＫとなる。よって、ｎ型の半導体層８１とｐ型の半導体層８３との間のｐｎ接合が構成する容量に、制御電位ＶＣと基板電位ＶＫとの差電圧が印加されている。
【0097】
図７（ｂ）に示す等価回路では、発光部１１は、直列接続されたＶＣＳＥＬ、発光制御サイリスタＳ及び内部抵抗Ｒｖと、容量Ｃ１との並列接続で表される。図３に示したように、発光部１１は、直列接続されたＶＣＳＥＬと発光制御サイリスタＳが複数並列に接続されて構成されている。よって、発光させるＶＣＳＥＬ（と発光制御サイリスタＳとの直列接続）以外の直列接続されたＶＣＳＥＬと発光制御サイリスタＳは、発光させるＶＣＳＥＬ（と発光制御サイリスタＳとの直列接続）に並列に接続された容量Ｃ１となる。また、内部抵抗Ｒｖは、直列接続されたＶＣＳＥＬと発光制御サイリスタＳとを流れる電流に対する抵抗である。つまり、内部抵抗Ｒｖは、ＶＣＳＥＬと発光制御サイリスタＳとの内部に含まれる抵抗であって、外付けで設けられている抵抗ではない。例えば、内部抵抗Ｒｖは、ＶＣＳＥＬの電流通過部αが小さく（狭く）なると大きくなる。また、分割照射において、照射区画２１０の数が多くなって、同時に発光させるＶＣＳＥＬの数が少なくなると大きくなる。なお、図７（ｂ）において、ＶＣＳＥＬと内部抵抗Ｒｖとの接続点の電位を内部電位ＶＲとする。容量Ｃ１が第１の容量の一例である。
【0098】
一方、容量部１３は、上述したように、ｎ型の半導体層８１とｐ型の半導体層８３とで構成されるｐｎ接合（図７（ｂ）ではダイオードの記号で示す。）による容量Ｃ２とｐｎ接合との並列接続で表される。容量Ｃ２が第２の容量の一例である。
【0099】
なお、シフト部１２は、表記を簡単にするために、シフトサイリスタＴのみを示している。発光パルス波形には、シフト部１２は関係しない。以下では、シフト部１２の記載を省略する。
【0100】
図７（ａ）に示すように、容量部１３の容量Ｃ２は、シフト部１２の下部に設けられている。よって、光源１０において、シフト部１２の占める面積が大きくなると、容量Ｃ２が大きくなる。一例として示した、図５（ａ）のレイアウト図から分かるように、シフト部１２の占める面積は、発光部１１に比べて小さくない。つまり、シフト部１２の容量Ｃ２は、発光部１１の容量Ｃ１に比べて小さくなく、発光パルス波形に影響を与える。
【0101】
光源１０は、ひとつの半導体基板（ｎ型の半導体基板８０）上に設けられている。つまり、発光部１１と容量部１３とは、ｎ型の半導体基板８０と基板電極７５とによって接続されている。発光部１１と容量部１３との間の抵抗は、ｎ型の半導体基板８０及び基板電極７５の面積で決まる。なお、容量部１３は、発光部１１と別に設けられてもよい。この場合、発光部１１と容量部１３とは、配線で接続される。つまり、ひとつの半導体基板（ｎ型の半導体基板８０）上に発光部１１と容量部１３とが設けられていると、発光部１１と容量部１３との間の抵抗を、配線で接続する場合に比べ抑えられる。
【0102】
次に、容量部１３の発光パルス波形に及ぼす影響を説明する。
図８は、発光装置１において、容量部１３が発光パルス波形に及ぼす影響を説明する図である。図８（ａ）は、ドライバＤｒｖ２がオンである場合、図８（ｂ）は、ドライバＤｒｖ２をオンからオフに移行させた場合、図８（ｃ）は、ドライバＤｒｖ２がオフである場合、図８（ｄ）は、ドライバＤｒｖ２をオフからオンに移行させた場合である。ここでは、発光電位ＶＬＤは７Ｖとする。そして、制御電位ＶＣは接地電位ＧＮＤ（０Ｖ）に固定されているとする。図８（ａ）、（ｂ）、（ｃ）、（ｄ）において、ドライバＤｒｖ２のオンをＯＮ、オフをＯＦＦと表記する。以下同様である。また、発光電流の経路を破線で示す。
図８は、発光装置１において、容量部１３が発光パルス波形に及ぼす影響を説明する図である。図８（ａ）は、ドライバＤｒｖ２がオンである場合、図８（ｂ）は、ドライバＤｒｖ２をオンからオフに移行させた場合、図８（ｃ）は、ドライバＤｒｖ２がオフである場合、図８（ｄ）は、ドライバＤｒｖ２をオフからオンに移行させた場合である。ここでは、発光電位ＶＬＤは７Ｖとする。そして、制御電位ＶＣは接地電位ＧＮＤ（０Ｖ）に固定されているとする。図８（ａ）、（ｂ）、（ｃ）、（ｄ）において、ドライバＤｒｖ２のオンをＯＮ、オフをＯＦＦと表記する。以下同様である。また、発光電流の経路を破線で示す。
【0103】
図８（ａ）に示す、ドライバＤｒｖ２がオンである場合、発光制御サイリスタＳがオン状態で、ＶＣＳＥＬが発光する。つまり、発光電位ＶＬＤ（７Ｖ）が供給されるＶＬＤ端子から、発光制御サイリスタＳ、ＶＣＳＥＬ、内部抵抗Ｒｖ、及びドライバＤｒｖ２を経由してＧＮＤに向けて発光電流が流れる。ここでは、順方向電圧Ｖｄを１．５Ｖとしている。よって、オン状態の発光制御サイリスタＳに印加される電圧が１．５Ｖ、発光しているＶＣＳＥＬに印加される電圧が１．５Ｖとなる。よって、内部電位ＶＲは、４Ｖになる。つまり、発光制御サイリスタＳとＶＣＳＥＬとの直列接続に３Ｖが印加されている。このとき、基板電位ＶＫは、２Ｖであるとする。内部抵抗Ｒｖには、２Ｖが印加されている。
【0104】
図８（ｂ）に示すように、ドライバＤｒｖ２をオンからオフに移行させると、直列接続された発光制御サイリスタＳ、ＶＣＳＥＬ、及び内部抵抗Ｒｖに流れていた発光電流は、容量Ｃ１と容量Ｃ２との並列容量と、内部抵抗Ｒｖとで決まる時定数（Ｃ１＋Ｃ２）×Ｒｖで立ち下がる。そして、基板電位ＶＫは、２Ｖから４Ｖへ向かって上昇する。基板電位ＶＫが２Ｖから４Ｖへ向かって上昇する期間においては、発光制御サイリスタＳとＶＣＳＥＬとの直列接続に３Ｖが印加されているので、発光制御サイリスタＳがオン状態であり、ＶＣＳＥＬが発光を継続する。
【0105】
図８（ｃ）に示すように、ドライバＤｒｖ２がオフのとき、基板電位ＶＫが４Ｖになると、発光制御サイリスタＳがオン状態からオフ状態に移行し、ＶＣＳＥＬが発光を停止（消光）する。つまり、ＶＣＳＥＬが消光した状態になる。そして、基板電位ＶＫの変化が停止する。このとき、内部電位ＶＲは、基板電位ＶＫと同じ４Ｖになる。
【0106】
図８（ｄ）に示すように、ドライバＤｒｖ２をオフからオンに移行させると、容量Ｃ１と容量Ｃ２との並列容量と、ドライバＤｒｖ２のオン抵抗とで決まる時定数で発光電流が立ち上がる。ドライバＤｒｖ２のオン抵抗は、内部抵抗Ｒｖに比べて小さい。よって、発光電流は、立ち下がりより短い時間で立ち上がる（速く立ち上がる）。そして、図８（ａ）の状態に移行する。
【0107】
以上説明したように、発光装置１において、制御電位ＶＣを接地電位ＧＮＤ（０Ｖ）に設定した場合、ドライバＤｒｖ２をオンからオフに移行させた際に、発光電流が、容量Ｃ１と容量Ｃ２との並列容量と、内部抵抗Ｒｖとで決まる時定数（Ｃ１＋Ｃ２）×Ｒｖで立ち下がる。前述したように、容量Ｃ２は、容量Ｃ１に比べて小さくない。つまり、容量Ｃ１と容量Ｃ２とが並列接続された状態（並列接続状態と表記する。）になって発光電流が流れるため、立ち下がりに肩（ショルダ）や二つ目のピークを生じ、立ち下がり特性が劣化する。
【0108】
図９は、発光装置１における、第１の実施の形態が適用される動作を説明する図である。図９（ａ）は、ドライバＤｒｖ２がオンである場合、図９（ｂ）は、ドライバＤｒｖ２をオンからオフに移行させた場合、図９（ｃ）は、ドライバＤｒｖ２がオフである場合、図９（ｄ）は、ドライバＤｒｖ２をオフからオンに移行させた場合である。ここでは、容量Ｃ１を１００ｐＦ、容量Ｃ２を２００ｐＦとして説明する。図９（ａ）、（ｂ）、（ｄ）において、発光電流を破線で、変位電流を実線で示す。
【0109】
第１の実施の形態では、制御電位ＶＣをドライバＤｒｖ２のオン及びオフに対応して異なる電位に制御する。
図９（ａ）に示すように、ドライバＤｒｖ２がオンである場合には、制御電位ＶＣは、接地電位ＧＮＤ（０Ｖ）に設定されている。この状態は、図８（ａ）に示した状態と同じである。つまり、発光制御サイリスタＳがオン状態で、ＶＣＳＥＬが発光する。発光電位ＶＬＤ（７Ｖ）が供給されるＶＬＤ端子から、発光制御サイリスタＳ、ＶＣＳＥＬ、内部抵抗Ｒｖ、及びドライバＤｒｖ２を経由してＧＮＤに向けて発光電流が流れる。内部電位ＶＲは４Ｖ、基板電位ＶＫは２Ｖである。よって、１００ｐＦの容量Ｃ１には５Ｖ（＝７Ｖ－２Ｖ）が印加され、５００ｐＣの電荷量が蓄積される。２００ｐＦの容量Ｃ２には２Ｖ（＝２Ｖ－０Ｖ）が印加され、４００ｐＣの電荷量が蓄積される。
図９（ａ）に示すように、ドライバＤｒｖ２がオンである場合には、制御電位ＶＣは、接地電位ＧＮＤ（０Ｖ）に設定されている。この状態は、図８（ａ）に示した状態と同じである。つまり、発光制御サイリスタＳがオン状態で、ＶＣＳＥＬが発光する。発光電位ＶＬＤ（７Ｖ）が供給されるＶＬＤ端子から、発光制御サイリスタＳ、ＶＣＳＥＬ、内部抵抗Ｒｖ、及びドライバＤｒｖ２を経由してＧＮＤに向けて発光電流が流れる。内部電位ＶＲは４Ｖ、基板電位ＶＫは２Ｖである。よって、１００ｐＦの容量Ｃ１には５Ｖ（＝７Ｖ－２Ｖ）が印加され、５００ｐＣの電荷量が蓄積される。２００ｐＦの容量Ｃ２には２Ｖ（＝２Ｖ－０Ｖ）が印加され、４００ｐＣの電荷量が蓄積される。
【0110】
図９（ｂ）に示すように、ドライバＤｒｖ２をオンからオフに移行させる際に、制御電位ＶＣを０Ｖから３．３Ｖに移行させる。すると、ＶＣ端子が接地電位ＧＮＤ（０Ｖ）から３．３Ｖに急激に移行して、ＶＣ端子からＶＬＤ端子に向けて、電位差３．３Ｖに対応した変位電流が流れる。これにより、１００ｐＦの容量Ｃ１は、５００ｐＣから２８０ｐＣに、２００ｐＦの容量Ｃ２は、４００ｐＣから１８０ｐＣに向かって電荷量が変化し、基板電位ＶＫは、４．２Ｖに向かって引き上げられる。同様に、内部電位ＶＲも、４Ｖから４．２Ｖに向かって引き上げられる。内部電位ＶＲが４Ｖを超えるとＶＣＳＥＬがオフする。つまり、内部電位ＶＲが４Ｖを超えると、発光制御サイリスタＳとＶＣＳＥＬとの直列接続に印加される電圧は、３Ｖ未満になる。このため、発光制御サイリスタＳはオン状態を維持できずターンオフし、ＶＣＳＥＬに流れる発光電流が強制的に切断される。これにより、発光パルスの立ち下がりの時間が、制御電位ＶＣを０Ｖから３．３Ｖに移行させない場合に比べ短縮される（立ち下がりが速くなる）。つまり、発光パルス波形に対する容量Ｃ２の影響が抑制される。なお、変位電流は、容量Ｃ１と容量Ｃ２とが直列接続された状態（直列接続状態）で流れる。制御電位ＶＣを０Ｖから３．３Ｖに移行させる際とは、ドライバＤｒｖ２をオンからオフに移行させるタイミングであってよい。なお、制御電位ＶＣを０Ｖから３．３Ｖに移行させる際とは、ドライバＤｒｖ２がオフになった後でもよく、立ち下がりの時間を短縮できればよい。
【0111】
図９（ｃ）に示すドライバＤｒｖ２がオフであって、発光電流が流れなくなった状態において、制御電位ＶＣを３．３Ｖに維持する。すると、容量Ｃ１は、２８０ｐＣの電荷量を蓄積した状態、容量Ｃ２は、１８０ｐＣの電荷量を蓄積した状態を維持する。そして、内部電位ＶＲは、４．２Ｖを維持する。
【0112】
図９（ｄ）に示すように、ドライバＤｒｖ２がオフからオンに移行させる際に、制御電位ＶＣを３．３Ｖから０Ｖに設定する。すると、ＶＣ端子が３．３Ｖから０Ｖに急激に移行する。これにより、ＶＬＤ端子からＶＣ端子に向けて、電位差３．３Ｖに対応した変位電流が流れて、容量Ｃ１、Ｃ２を充電する。すると、基板電位ＶＫが４．２Ｖから急激に引き下げられる。このとき、オンになったドライバＤｒｖ２も容量Ｃ１、Ｃ２を充電する。つまり、容量Ｃ１は、電荷量が２８０ｐＣから５００ｐＣに向かって充電され、容量Ｃ２は、電荷量が１８０ｐＣから４００ｐＣに向かって充電される。そして、基板電位ＶＫが４Ｖ以下に引き下げられると、発光制御サイリスタＳがターンオンして、直列接続された発光制御サイリスタＳとＶＣＳＥＬとに電流が流れ始めて、ＶＣＳＥＬが発光を開始する。この場合であっても、制御電位ＶＣを３．３Ｖから０Ｖに移行させたことによる変位電流により、容量Ｃ１、Ｃ２の充電が補助されるので、ＶＣＳＥＬの発光開始までの遅延時間が短縮される。つまり、発光パルスの立ち上がりの時間が、制御電位ＶＣを０Ｖから３．３Ｖに移行させない場合に比べ短縮される（立ち上がりが速くなる）。つまり、発光パルス波形に対する容量Ｃ２の影響が抑制される。ここでも、変位電流は、容量Ｃ１と容量Ｃ２とが直列接続された状態（直列接続状態と表記する。）で流れる。制御電位ＶＣを３．３Ｖから０Ｖに移行させる際とは、ドライバＤｒｖ２をオフからオンに移行させるタイミングであってよい。なお、制御電位ＶＣを３．３Ｖから０Ｖに移行させる際とは、ドライバＤｒｖ２がオンになった後でもよく、立ち上がりの時間を短縮できればよい。
【0113】
そして、図９（ａ）に戻って、ドライバＤｒｖ２により、容量Ｃ１、Ｃ２が充電されて基板電位ＶＫが２Ｖになると、発光電流は、定常値になる。
【0114】
図１０は、制御電位ＶＣの電位を異ならせる制御を一般化して説明する図である。図１０（ａ）は、ドライバＤｒｖ２がオンである場合、図１０（ｂ）は、ドライバＤｒｖ２をオンからオフに移行させた場合である。なお、発光電流を破線で、変位電流を実線で示す。また、容量Ｃ１、Ｃ２に付記した“＋”は、＋の電荷が蓄積されている場合、電荷が＋であることを意味する。
【0115】
図１０（ａ）のドライバＤｒｖ２がオンである場合を説明する。ここでは、発光制御サイリスタＳがターンオンし、ＶＣＳＥＬが発光している。よって、ＶＬＤ端子からＧＮＤに向かって、発光電流が流れている。ここで、基板電位ＶＫは、ＶＣＳＥＬがオン状態であるとして、Ｖｏｎとする。このとき、制御電位ＶＣは、電位ＶＬであるとする。すると、容量Ｃ１の蓄積する電荷量Ｑ１と、容量Ｃ２の蓄積する電荷量Ｑ２とは、数１に示すようになる。以下では、容量Ｃ１の容量値をＣ１と表記し、容量Ｃ２の容量値をＣ２と表記する。
【0116】
【数1】
【0117】
次に、図１０（ｂ）のドライバＤｒｖ２をオンからオフに移行させた場合を説明する。ドライバＤｒｖ２をオンからオフに移行させるとともに、制御電位ＶＣを電位ＶＬから電位ＶＨに移行させる。なお、電位ＶＨは、電位ＶＬより大きい電位である。これは、ｎ型の半導体基板８０を用いた場合であって、ｐ型の半導体基板を用いる場合には、極性が逆になる。つまり、電位ＶＨは、電位ＶＬより絶対値において大きい電位である。
【0118】
ドライバＤｒｖ２をオンからオフに移行させ、制御電位ＶＣを電位ＶＬから電位ＶＨに移行させると、制御電位ＶＣの電位差（ＶＨ－ＶＬ）による変位電流が容量Ｃ１と容量Ｃ２とを直列とした状態で流れる。そして、数２に示すように、基板電位ＶＫは、基板電位ＶＫ′に、容量Ｃ１の電荷量Ｑ１が電荷量Ｑ１′に、容量Ｃ２の電荷量Ｑ２が電荷量Ｑ２′になる。そして、数１と数２とから基板電位ＶＫ′は、数３に示すようになる。なお、電荷量ＱＤは、変位電流によって移行する電荷量である。
【0119】
【数2】
【0120】
【数3】
【0121】
発光制御サイリスタＳとＶＣＳＥＬとの直列接続に印加されている電圧（発光電位ＶＬＤ－基板電位ＶＫ′）がそれぞれの順方向電圧Ｖｄ（例えば、１．５Ｖ）の和（３Ｖ）未満になると、発光制御サイリスタＳがターンオフして発光電流が遮断されて発光が停止する（消光する）。
【0122】
基板電位ＶＫ′を大きくすれば、発光制御サイリスタＳが速やかにターンオフして発光が停止しやすくなる。数３から分かるように、基板電位ＶＫ′を大きくするには、容量Ｃ２を大きくするか、制御電位ＶＣに設定する電位ＶＨを大きくすればよい。なお、容量Ｃ２はシフト部１２の下部に構成されるｐｎ接合で構成されているとしたが、容量Ｃ２を大きくするには、容量Ｃ２と並列に外付けの容量を付加してもよい。
【0123】
図１１は、容量Ｃ１に対する容量Ｃ２の比と、ドライバＤｒｖ２がオフになった際の基板電位ＶＫ′との関係を説明する図である。図１１（ａ）は、ドライバＤｒｖ２がオンのときの基板電位ＶＫ（Ｖｏｎ）が２Ｖの場合、図１１（ｂ）は、ドライバＤｒｖ２がオンのときの基板電位ＶＫ（Ｖｏｎ）が１Ｖの場合である。図１１（ａ）、（ｂ）において、横軸は容量比Ｃ２／Ｃ１であり、縦軸はドライバＤｒｖ２がオフになったときの基板電位ＶＫ′（Ｖ）である。なお、制御電位ＶＣの電位ＶＬを接地電位ＧＮＤ（０Ｖ）、電位ＶＨを３．３Ｖとする。
【0124】
図１１（ａ）に示す、ドライバＤｒｖ２がオンのときの基板電位ＶＫ（Ｖｏｎ）を２Ｖとした場合、ドライバＤｒｖ２がオフにおける基板電位ＶＫ′は、容量Ｃ２が０の場合のＶｏｎ（２Ｖ）から、容量比Ｃ２／Ｃ１が大きくなるとともに、Ｖｏｎ＋ＶＨ－ＶＬ（５．３Ｖ）に漸近して大きくなる。そして、容量比Ｃ２／Ｃ１が２のとき、基板電位ＶＫ′は４．２Ｖになる。このとき、直列接続された発光制御サイリスタＳとＶＣＳＥＬとに印加される電圧であるＶＬＤ－ＶＫ′は２．８Ｖになり、ＶＣＳＥＬの発光が止まる（消光する）。前述したように、基板電位ＶＫ′を４Ｖ以上とすれば、ＶＣＳＥＬの発光を停止させられる（消光させられる）。
【0125】
図１１（ｂ）に示す、ドライバＤｒｖ２がオンのときの基板電位ＶＫ（Ｖｏｎ）を１Ｖとした場合、ドライバＤｒｖ２がオフにおける基板電位ＶＫ′は、容量Ｃ２が０の場合のＶｏｎ（１Ｖ）から、容量比Ｃ２／Ｃ１が大きくなるとともに、Ｖｏｎ＋ＶＨ－ＶＬ（４．３Ｖ）に漸近して大きくなる。しかし、容量比Ｃ２／Ｃ１を１０としても、基板電位ＶＫ′は４Ｖに到達しない。容量比Ｃ２／Ｃ１を１０とした場合に、ＶＣＳＥＬの発光を止めるには、制御電位ＶＣとして設定する電位ＶＨを３．３Ｖより高くすることが求められる。
【0126】
以上説明したように、ドライバＤｒｖ２がオフのときの基板電位ＶＫ′が大きいほど、発光制御サイリスタＳが速やかにターンオフして発光が停止させやすくなる。このためには、制御電位ＶＣに設定する電位ＶＨを大きくするか、容量Ｃ２を大きくすればよい。しかし、容量Ｃ２を大きくし過ぎると、充電及び放電に時間がかかる。このため、図１１（ａ）に示すように、ドライバＤｒｖ２がオンのときの基板電位ＶＫ（Ｖｏｎ）と、ドライバＤｒｖ２がオフのときの基板電位ＶＫ′との差が大きく、且つ容量比Ｃ２／Ｃ１が小さい容量Ｃ２を選ぶことが好ましい。図１１（ａ）に示すように、基板電位ＶＫ′の大きな変化がみられる、容量比Ｃ２／Ｃ１が１以上（１倍以上）であることが好ましい。容量比Ｃ２／Ｃ１が１未満である場合に比べ、ＶＣＳＥＬをオフ状態にする電圧にしやすい。さらに、容量Ｃ２が大きくなりすぎないように、容量比Ｃ２／Ｃ１が４以下（４倍以下）であることがさらに好ましい。容量比Ｃ２／Ｃ１が４を超える場合に比べて、充電及び放電の時間が短縮される。
【0127】
ここでは、制御電位ＶＣを電位ＶＬと電位ＶＨとに制御するドライバＤｒｖ１（図１参照）の内部抵抗Ｒｄ（抵抗値Ｒｄ）（不図示）が十分小さいとする。つまり、数４を満たすように、内部抵抗Ｒｄは、ＶＣ端子から容量Ｃ１と容量Ｃ２とを直列に流れる電流の時定数Ｒｄ×Ｃ１Ｃ２／（Ｃ１＋Ｃ２）が、発光電流が容量Ｃ１と容量Ｃ２とを並列に流れる場合（図８（ｂ）参照）の時定数Ｒｖ×（Ｃ１＋Ｃ２）より小さく設定されているとする。これにより、制御電位ＶＣを制御することによる変位電流は、発光電流が容量Ｃ１と容量Ｃ２とに並列に流れて立ち下がる場合（図８（ｂ）の場合）より速やかに流れる。よって、基板電位ＶＫが、速やかに基板電位ＶＫ′に引き上げられる。これにより、発光パルスの立ち下がりの時間が短縮される（立下りが速くなる）。
【0128】
【数4】
【0129】
ここでは、ドライバＤｒｖ２をオンにする際に制御電位ＶＣを電位ＶＬ（一例として、０Ｖ）に設定し、ドライバＤｒｖ２のオフにする際に制御電位ＶＣを電位ＶＨ（一例として、３．３Ｖ）に設定した。電位ＶＬ、ＶＨは、容量部１３のｐｎ接合を順バイアスにしない電位であるとよい。容量部１３のｐｎ接合が順バイアスになると、電流が流れて消費電力が増加する。また、電位ＶＨは、電位ＶＬより絶対値において大きい電位であるとした。電位ＶＨが電位ＶＬより絶対値において小さい電位であると、ドライバＤｒｖ２をオフにする際に容量Ｃ１、Ｃ２の電荷量が増加し、基板電位ＶＫが低下し、発光パルスの立ち下がりの時間が逆に長くなってしまう。
【0130】
（比較例としての発光装置２）
第１の実施の形態が適用される発光装置１では、ドライバＤｒｖ２のドライバ素子がＮＭＯＳであった。このため、制御電位ＶＣを接地電位ＧＮＤ（０Ｖ）に固定しておくと、ドライバＤｒｖ２をオフにした際に、発光電流が容量Ｃ１とＣ２とに並列に流れた。このため、発光電流の立ち下がりの時定数が大きくなっていた。そこで、ドライバＤｒｖ２のドライバ素子を、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを組み合わせた相補型（ＣＭＯＳ構成）のドライバ素子に置き換えたドライバＤｒｖ２′とすることが考えられる。つまり、ＮＭＯＳトランジスタがオフであっても、ＰＭＯＳトランジスタを介して基板電位ＶＫを引き上げられるようにする。
第１の実施の形態が適用される発光装置１では、ドライバＤｒｖ２のドライバ素子がＮＭＯＳであった。このため、制御電位ＶＣを接地電位ＧＮＤ（０Ｖ）に固定しておくと、ドライバＤｒｖ２をオフにした際に、発光電流が容量Ｃ１とＣ２とに並列に流れた。このため、発光電流の立ち下がりの時定数が大きくなっていた。そこで、ドライバＤｒｖ２のドライバ素子を、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを組み合わせた相補型（ＣＭＯＳ構成）のドライバ素子に置き換えたドライバＤｒｖ２′とすることが考えられる。つまり、ＮＭＯＳトランジスタがオフであっても、ＰＭＯＳトランジスタを介して基板電位ＶＫを引き上げられるようにする。
【0131】
図１２は、比較のために示す発光装置２の等価回路である。発光装置２は、図３に示した発光装置１の制御部５０におけるドライバＤｒｖ１を備えず、ＶＣ端子は、接地されている。さらに、図３に示した発光装置１の駆動部６０におけるドライバＤｒｖ２のドライバ素子であるＮＭＯＳトランジスタをＣＭＯＳ構成に置き換えたドライバＤｒｖ２′を備える。ドライバＤｒｖ２′のＮＭＯＳトランジスタのソースは接地され、ＰＭＯＳトランジスタのドレインは、発光電位ＶＬＤに接続されている。そして、ＮＭＯＳトランジスタのドレインとＰＭＯＳトランジスタのドレインとが接続され、発光電流制限抵抗ＲＩを介して、基板電位ＶＫを供給するＶＫ端子に接続されている。そして、ＮＭＯＳトランジスタのゲートとＰＭＯＳトランジスタのゲートとが接続されて、発光信号ｐＩが供給される。発光信号ｐＩが「Ｌ」（０Ｖ）であると、ＮＭＯＳトランジスタがＯＦＦ、ＰＭＯＳトランジスタがＯＮになり、ＮＭＯＳトランジスタのドレインとＰＭＯＳトランジスタのドレインとの接続点は、発光電位ＶＬＤになる。一方、発光信号ｐＩが「Ｈ」（５Ｖ）であると、ＮＭＯＳトランジスタがＯＮ、ＰＭＯＳトランジスタがＯＦＦになり、ＮＭＯＳトランジスタのドレインとＰＭＯＳトランジスタのドレインとの接続点は、接地電位ＧＮＤ（０Ｖ）になる。他の構成は、発光装置１と同様である。
【0132】
【0133】
前述したように、ドライバＤｒｖ２′のＰＭＯＳトランジスタのソースは、ＶＬＤ端子に接続されている。発光信号ｐＩが「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行すると、ドライバＤｒｖ２′のＮＭＯＳトランジスタがオフになり、ＰＭＯＳトランジスタがオンになる。すると、ＰＭＯＳトランジスタを介して、容量Ｃ１と容量Ｃ２とに並列に電流が流れる。これにより、基板電位ＶＫが発光電位ＶＬＤに引き上げられる。よって、発光パルスが速やかに立ち下がる。つまり、ドライバＤｒｖ２′をＣＭＯＳ構成にすることで、発光パルスの立ち下がりの時間が短縮される（立ち下がりが速くなる）。
【0134】
このとき、移動する電荷量ＱＣとすると、電荷量ＱＣは、数５で示すように容量Ｃ１と容量Ｃ２とに並列に電荷が移動する。この電荷移動により消費される電力Ｅは、数６に示すようになる。なお、Ｃは（Ｃ１＋Ｃ２）、Ｖは（ＶＬＤ－Ｖｏｎ）である。
【0135】
【数5】
【0136】
【数6】
【0137】
ここで、ＶＬＤを７Ｖ、Ｖｏｎを２Ｖ、Ｃ１を２００ｐＦ、Ｃ２を１２０ｐＦとし、光パルスのパルス幅を５ｎｓ、デューティを５％とした場合、１００ｎｓに２回電力が消費される。よって、消費される電力Ｅは、（２００ｐＦ＋１００ｐＦ）×（７Ｖ－２Ｖ）２／２×２／１００ｎｓで計算され、０．０８Ｗとなる。一方、発光電流を１Ａとすると、発光のために消費される電力は、７Ｖ×１Ａ×５％で計算され、０．３５Ｗとなる。つまり、容量Ｃ１、Ｃ２の充放電に消費される電力Ｅは、発光のために消費される電力の２０％以上と大きい。これは、容量Ｃ１、Ｃ２に並列に電流が流れることによる。つまり、容量Ｃ１、Ｃ２の並列容量はＣ１＋Ｃ２になり、上記の場合３２０ｐＦとなる。
【0138】
一方、制御電位ＶＣを異なる電位に制御する第１の実施の形態では、図９（ｂ）に示したように、容量Ｃ１と容量Ｃ２とは、直列に見える。よって、直列容量がＣ１Ｃ２／（Ｃ１＋Ｃ２）になり、上記の場合７５ｐＦとなる。よって、第１の実施の形態における容量Ｃ１、Ｃ２の充放電により消費される電力Ｐは、７５ｐＦ×（３．３Ｖ）２／２×２／１００ｎｓで計算され、０．００８１７Ｗとなる。つまり、制御電位ＶＣを異なる値に制御する第１の実施の形態における充放電により消費される電力Ｐは、ドライバＤｒｖ２′をＣＭＯＳ構成とした場合に充放電により消費される電力Ｅに比べ、１／１０程度になる。
【0139】
なお、ドライバＤｒｖ２′をＣＭＯＳ構成とすれば、制御電位ＶＣを異なる電位に制御するドライバＤｒｖ１（図３参照）を要しない。また、基板電位ＶＫを発光電位ＶＬＤに引き上げやすい。しかし、基板電位ＶＫが発光電位ＶＬＤに引き上げられると、発光部１１が逆バイアスになり、発光制御サイリスタＳとＶＣＳＥＬとに蓄積された電荷が逃げにくくなる。このため、メモリ効果が維持されつづけるおそれがある。よって、ドライバＤｒｖ２′をＣＭＯＳ構成とした場合には、メモリ効果を消去する消去手段が必要になる。
【0140】
一方、制御電位ＶＣを異なる電位に制御する第１の実施の形態では、容量Ｃ１、Ｃ２の充放電に消費される電力が抑制されるとともに、設定する制御電位ＶＣにより、メモリ効果を消去することを可能とできる。
【0141】
（第１の実施の形態が適用される計測フローチャート）
次に、第１の実施の形態が適用される計測フローチャートについて説明する。
図１４は、第１の実施の形態が適用される計測フローチャートである。図１４（ａ）は、フローチャート、図１４（ｂ）は、制御電位ＶＣの制御を説明する図である。図１４（ａ）では、シフト部１２のオンをＯＮと、オフをＯＦＦと表記する。以下同様とする。
次に、第１の実施の形態が適用される計測フローチャートについて説明する。
図１４は、第１の実施の形態が適用される計測フローチャートである。図１４（ａ）は、フローチャート、図１４（ｂ）は、制御電位ＶＣの制御を説明する図である。図１４（ａ）では、シフト部１２のオンをＯＮと、オフをＯＦＦと表記する。以下同様とする。
【0142】
まず、図１４（ｂ）に示す、制御部５０による制御電位ＶＣの制御について説明する。制御電位ＶＣは、発光信号ｐＩの変化、つまり発光パルスに対応して制御される。つまり、発光信号ｐＩが「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行する際（タイミング）において、制御電位ＶＣを電位ＶＨ（例えば、３．３Ｖ）から電位ＶＬ（例えば、０Ｖ）に移行させる。これにより、図９（ｄ）に示したように、変位電流が容量Ｃ１と容量Ｃ２を直列に流れ、基板電位ＶＫを引き下げて発光パルスの立ち上がりの時間を短縮する。そして、発光信号ｐＩが「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行する際（タイミング）において、制御電位ＶＣを電位ＶＬ（例えば、０Ｖ）から電位ＶＨ（例えば、３．３Ｖ）に移行させる。これにより、図９（ｂ）に示したように、変位電流が容量Ｃ２と容量Ｃ１を直列に流れ、基板電位ＶＫを引き上げて発光パルスの立ち下がりの時間を短縮する。このように、発光パルスの立ち上がり及び立ち下がりと、制御電位ＶＣを異ならせる制御のタイミングとを対応させると、電位の設定が容易になる。
【0143】
なお、前述したように、制御電位ＶＣを電位ＶＨ（例えば、３．３Ｖ）から電位ＶＬ（例えば、０Ｖ）に移行させるタイミングは、発光信号ｐＩが「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行する際（タイミング）でなくともよく、発光信号ｐＩが「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行した後でもよい。制御電位ＶＣを電位ＶＬ（例えば、０Ｖ）から電位ＶＨ（例えば、３．３Ｖ）に移行させるタイミングは、発光信号ｐＩが「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行する際（タイミング）でなくともよく、発光信号ｐＩが「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行した後でもよい。つまり、図１４（ｂ）に破線で示すように、制御電位ＶＣの変化が、発光信号ｐＩの変化より遅れて生じてもよい。
【0144】
図１４（ａ）により、発光装置１における第１の実施の形態が適用される動作を説明する。なお、発光装置１を動作させるフローは複数ある。まず、左側のフローを説明する。
ステップ１０（図１４（ａ）では、Ｓ１０と表記する。他も同様である。）において、制御部５０は、シフト部１２をオンにする。つまり、発光装置１を、前述した初期状態に設定する。このとき、制御電位ＶＣは、接地電位ＧＮＤ（０Ｖ）に設定する（ＶＬ＝０Ｖ）。ステップ１１において、制御部５０は、シフト部１２を動作させて、発光させるＶＣＳＥＬを選択する。
ステップ１０（図１４（ａ）では、Ｓ１０と表記する。他も同様である。）において、制御部５０は、シフト部１２をオンにする。つまり、発光装置１を、前述した初期状態に設定する。このとき、制御電位ＶＣは、接地電位ＧＮＤ（０Ｖ）に設定する（ＶＬ＝０Ｖ）。ステップ１１において、制御部５０は、シフト部１２を動作させて、発光させるＶＣＳＥＬを選択する。
【0145】
ステップ１２において、駆動部６０は、選択したＶＣＳＥＬを発光させる。このとき、制御部５０は、制御電位ＶＣを、０Ｖとする。この発光により、メモリ効果が発現する。なお、この発光は計測に用いないため、予備発光と表記する。
【0146】
ステップ１３において、制御部５０は、シフト部１２をオフにする。前述したように、例えば、シフト信号ｐ１、ｐ２を「Ｌ」（０Ｖ）にする。これにより、シフトサイリスタＴ、結合トランジスタＱに電流が流れないため、シフト部１２の消費電力が抑制される。
【0147】
ステップ１４において、駆動部６０は、ドライバＤｒｖ２をオン、オフさせて、ＶＣＳＥＬから複数の発光パルスを連続して発生させる（連続発光パルス）。各発光パルスに対する被計測物からの反射光が３Ｄセンサ５（図１参照）で受光され、各発光パルスに対応した電荷が３Ｄセンサ５内の容量（キャパシタ）に蓄積される。連続発光パルスにより蓄積された電荷から、被計測物までの距離が計測される。このとき、図１４（ｂ）に示したように、制御部５０は、ＶＣＳＥＬの発光に対応して制御電位ＶＣを制御する。なお、複数の発光パルスを連続して発生させている期間を発光時とする。つまり、制御部５０は、シフト部１２がシフト動作を行うシフト期間（選択時）においては、制御電位ＶＣを接地電位ＧＮＤ（０Ｖ）に設定し、発光時のある一時期には制御電位ＶＣをシフト期間（選択時）と同じＶＬ（接地電位ＧＮＤ（０Ｖ））に設定し、発光時の他の時期にはシフト期間（選択時）と異なる電位ＶＨ（３．３Ｖ）に設定する。
【0148】
なお、ステップ１３を行わなくてもよい。つまり、制御部５０は、シフト部１２をオフにしなくてもよい。シフト信号ｐ１又はシフト信号ｐ２を「Ｈ」（５Ｖ）に維持しても、ＶＣＳＥＬは、メモリ効果により連続発光パルスを発生する。
【0149】
ステップ１５において、制御部５０は、次のＶＣＳＥＬを発光させるか否かを判定する。次のＶＣＳＥＬを発光させると判定された場合（Ｙｅｓの場合）には、ステップ１０に戻って、発光装置１を初期状態にし、シフト部１２をＯＮにする。その後は、上述したフローにしたがって計測を行う。シフト部１２は、一旦オフにされると、オフにされる前に選択したＶＣＳＥＬの情報を失ってしまう。そこで、次のＶＣＳＥＬを発光させる場合には、発光装置１を初期状態にし、シフト動作をシフトサイリスタＴ（１）からやり直して、次に発光させるＶＣＳＥＬを選択する。
【0150】
ステップ１５において、次のＶＣＳＥＬを発光させないと判定された場合（Ｎｏの場合）には、ステップ１６の計測終了になる。
【0151】
次に右側のフローを説明する。
ステップ１７とステップ１９とは、分けて記載しているが、連続したステップである。ステップ１４と同様に、駆動部６０は、ドライバＤｒｖ２をオン、オフさせて、ＶＣＳＥＬから連続発光パルスを発生させ、被計測物までの距離を計測する。このとき、図１４（ｂ）に示したように、制御部５０は、ＶＣＳＥＬの発光に対応して制御電位ＶＣを制御する。この場合であっても、ＶＣＳＥＬを一度発光させるとメモリ効果が発現する。よって、ＶＣＳＥＬにより、連続発光パルスが発生させられる。
ステップ１７とステップ１９とは、分けて記載しているが、連続したステップである。ステップ１４と同様に、駆動部６０は、ドライバＤｒｖ２をオン、オフさせて、ＶＣＳＥＬから連続発光パルスを発生させ、被計測物までの距離を計測する。このとき、図１４（ｂ）に示したように、制御部５０は、ＶＣＳＥＬの発光に対応して制御電位ＶＣを制御する。この場合であっても、ＶＣＳＥＬを一度発光させるとメモリ効果が発現する。よって、ＶＣＳＥＬにより、連続発光パルスが発生させられる。
【0152】
そして、ステップ１８において、制御部５０は、ステップ１７によるＶＣＳＥＬの発光後、速やかにシフト部１２をオフにする。ステップ１７においてＶＣＳＥＬが発光すると、メモリ効果が発現するので、ステップ１７によるＶＣＳＥＬの発光後速やかにシフト部１２をオフにすることがよい。
その後、前述したステップ１５以降が実行される。
その後、前述したステップ１５以降が実行される。
【0153】
なお、複数の発光パルスを連続して発生させる場合、最初の光パルスは、それに引き続く光パルスに比べ、ピークが低いなど、発光パルス波形が他の発光パルスと異なることがある。このような場合には、ステップ１２のように、最初の発光パルスを予備発光として、計測に使用しないことがよい。最初の発光パルス波形が、他の発光パルス波形と差がない又は少ない場合には、ステップ１７のように、最初の発光パルスから計測に用いてもよい。
【0154】
［第２の実施の形態］
第１の実施の形態では、制御部５０は、制御電位ＶＣを異なる電位（電位ＶＬと電位ＶＨ）に制御した。第２の実施の形態では、制御部５０は、一方の電位を特定の電位とせず、浮遊状態にする。なお、浮遊状態は、フロート（フロート状態）又はフローティング（フローティング状態）と呼ばれることがある。ここでは、浮遊状態の電位を、「Ｈｉ－Ｚ」と表記する。
第１の実施の形態では、制御部５０は、制御電位ＶＣを異なる電位（電位ＶＬと電位ＶＨ）に制御した。第２の実施の形態では、制御部５０は、一方の電位を特定の電位とせず、浮遊状態にする。なお、浮遊状態は、フロート（フロート状態）又はフローティング（フローティング状態）と呼ばれることがある。ここでは、浮遊状態の電位を、「Ｈｉ－Ｚ」と表記する。
【0155】
図１５は、第２の実施の形態が適用される発光装置３の等価回路である。発光装置３は、図３に示した発光装置１の制御部５０におけるドライバＤｒｖ１の代わりにドライバＤｒｖ１′を備える。ドライバＤｒｖ１′は、例えば、ＮＭＯＳトランジスタをドライバ素子としている。他の構成は、発光装置１と同様である。
【0156】
ドライバＤｒｖ１′のＮＭＯＳトランジスタのソースは、接地され、ドレインは、制御電位ＶＣの供給される端子ＶＣ端子に接続されている。ドライバＤｒｖ１′のゲートには、「Ｈ」（５Ｖ）と「Ｌ」（０Ｖ）とになる制御信号ｐｃが供給される。制御信号ｐｃが「Ｈ」（５Ｖ）のとき、ドライバＤｒｖ１′はＯＮになり、制御電位ＶＣが接地電位ＧＮＤ（０Ｖ）になり、制御信号ｐｃが「Ｌ」（０Ｖ）のとき、ドライバＤｒｖ１′はＯＦＦになり、制御電位ＶＣが浮遊状態（Ｈｉ－Ｚ）になる。
【0157】
図１６は、発光装置３における、第２の実施の形態が適用される動作を説明する図である。図１６（ａ）は、ドライバＤｒｖ２がオンである場合、図１６（ｂ）は、ドライバＤｒｖ２をオンからオフに移行させた場合、図１６（ｃ）は、ドライバＤｒｖ２がオフである場合、図１６（ｄ）は、ドライバＤｒｖ２をオフからオンに移行させた場合である。ここでは、発光電位ＶＬＤは７Ｖであるとする。発光電流の経路を破線で示す。
【0158】
図１６（ａ）に示す、ドライバＤｒｖ２がオンである場合とは、シフト部１２を動作させて発光させたＶＣＳＥＬを選択した直後であるとする。このため、制御電位ＶＣは、接地電位ＧＮＤ（０Ｖ）になっている。つまり、図８（ａ）と同じである。
【0159】
図１６（ｂ）に示すように、ドライバＤｒｖ２をオンからオフに移行させる際に、制御電位ＶＣを０Ｖから浮遊電位（Ｈｉ－Ｚ）に設定する。すると、直列接続された発光制御サイリスタＳ、ＶＣＳＥＬ、及び内部抵抗Ｒｖに流れていた発光電流は、容量Ｃ２に流れることが阻止され、容量Ｃ１に向けて流れる。つまり、発光電流は、容量Ｃ１と、内部抵抗Ｒｖとで決まる時定数Ｃ１×Ｒｖで立ち下がる。この時定数は、図８（ｂ）に示した、制御電位ＶＣが接地電位ＧＮＤ（０Ｖ）に設定されていた場合の時定数（Ｃ１＋Ｃ２）×Ｒｖに比べ小さい。よって、制御電位ＶＣを浮遊電位（Ｈｉ－Ｚ）に設定すると、制御電位ＶＣを接地電位ＧＮＤ（０Ｖ）に設定する場合に比べ、発光パルスの立ち下がりの時間が短縮される（立ち下がりが速くなる）。
【0160】
図１６（ｃ）に示すように、ドライバＤｒｖ２がオフのとき、基板電位ＶＫが４Ｖになると、発光制御サイリスタＳがオン状態からオフ状態に移行し、ＶＣＳＥＬが発光を停止（消光）する。この状態は、図８（ｃ）と同様であるが、制御電位ＶＣは、浮遊電位（Ｈｉ－Ｚ）に維持されている。
【0161】
図１６（ｄ）に示すように、ドライバＤｒｖ２をオフからオンに移行させる。このとき、制御電位ＶＣは、浮遊電位（Ｈｉ－Ｚ）に維持されている。すると、容量Ｃ１と、ドライバＤｒｖ２のオン抵抗とで決まる時定数で発光電流が立ち上がる。ドライバＤｒｖ２のオン抵抗は、内部抵抗Ｒｖに比べて小さい。よって、発光電流は、立ち下がりより速く立ち上がる。
この後は、図１６（ｂ）に戻る。つまり、ＶＣＳＥＬが連続した複数の発光パルスを発生する間において、制御電位ＶＣは、浮遊電位（Ｈｉ－Ｚ）に設定されている。
この後は、図１６（ｂ）に戻る。つまり、ＶＣＳＥＬが連続した複数の発光パルスを発生する間において、制御電位ＶＣは、浮遊電位（Ｈｉ－Ｚ）に設定されている。
【0162】
以上説明したように、ドライバＤｒｖ２をオンからオフに移行させる際に、制御電位ＶＣを接地電位ＧＮＤ（０Ｖ）から浮遊電位（Ｈｉ－Ｚ）に移行することで、発光電流の立ち下がりの時間が短縮される（立ち下がりが速くなる）。つまり、発光パルス波形に対する容量Ｃ２の影響が抑制される。
【0163】
図１７は、発光装置３におけるＶＣＳＥＬの発光パルス波形である。図１７（ａ）は、ドライバＤｒｖ２をオフにする際に、制御電位ＶＣを接地電位ＧＮＤ（０Ｖ）に維持した場合、図１７（ｂ）は、ドライバＤｒｖ２をオフにする際に、制御電位ＶＣを浮遊電位（Ｈｉ－Ｚ）に設定した場合である。図６（ａ）、（ｂ）、（ｃ）と同様に、横軸は時間で一目盛りが５ｎｓ、縦軸は光強度（ａ．ｕ．）である。
【0164】
図１７（ａ）に示す、制御電位ＶＣを接地電位ＧＮＤ（０Ｖ）に設定した場合には、図６（ａ）と同様に、発光パルスの立ち下がりに肩（ショルダ）が見られる（矢印δで示す部分）。一方、図１７（ｂ）に示す、制御電位ＶＣを浮遊電位（Ｈｉ－Ｚ）に設定した場合には、発光パルスの立ち下がりに肩（ショルダ）が見られない。つまり、ドライバＤｒｖ２をオフにする際に、制御電位ＶＣを浮遊電位（Ｈｉ－Ｚ）に設定することで、発光パルスの立ち下がりの時間が短縮される（立ち下がりが速くなる）。
【0165】
【0166】
発光装置３を動作させるフローは複数ある。左側のフローを説明する。
ステップ２０において、制御部５０は、シフト部１２をオンにする。つまり、発光装置１を、前述した初期状態に設定する。このとき、制御電位ＶＣを、接地電位ＧＮＤ（０Ｖ）に設定する（ＶＬ＝０Ｖ）。ステップ２１において、制御部５０は、シフト部１２を動作させて、発光させるＶＣＳＥＬを選択する。ステップ２０、２１は、図１４（ａ）のステップ１０、１１と同じである。
ステップ２０において、制御部５０は、シフト部１２をオンにする。つまり、発光装置１を、前述した初期状態に設定する。このとき、制御電位ＶＣを、接地電位ＧＮＤ（０Ｖ）に設定する（ＶＬ＝０Ｖ）。ステップ２１において、制御部５０は、シフト部１２を動作させて、発光させるＶＣＳＥＬを選択する。ステップ２０、２１は、図１４（ａ）のステップ１０、１１と同じである。
【0167】
ステップ２２において、駆動部６０は、選択したＶＣＳＥＬを発光させる。このとき、制御電位ＶＣは、０Ｖである。この発光により、メモリ効果が発現する。この発光は、計測に用いないため、予備発光と表記する。ステップ２２は、図１４（ａ）のステップ１２と同じである。
【0168】
ステップ２３において、制御部５０は、シフト部１２をオフにする。前述したように、例えば、シフト信号ｐ１、ｐ２を「Ｌ」（０Ｖ）にする。これにより、シフトサイリスタＴ、結合トランジスタＱに電流が流れないため、シフト部１２の消費電力が抑制される。
【0169】
ステップ２４において、駆動部６０は、ドライバＤｒｖ２をオン、オフさせて、ＶＣＳＥＬから複数の発光パルスを連続して発生させる（連続発光パルス）。各発光パルスにおける被計測物からの反射光が３Ｄセンサ５（図１参照）で受光され、各発光パルスに対応した電荷が３Ｄセンサ５内の容量（キャパシタ）に蓄積される。連続発光パルスにより蓄積された電荷から、被計測物までの距離を計測する。このとき、制御部５０は、制御電位ＶＣを浮遊電位（Ｈｉ－Ｚ）に設定する。なお、浮遊電位（Ｈｉ－Ｚ）に設定するタイミングは、ステップ２４における最初のＶＣＳＥＬの発光が終了する前であればよい。なお、複数の発光パルスを連続して発生させている期間を発光時とする。つまり、制御部５０は、シフト部１２がシフト動作を行うシフト期間（選択時）においては、制御電位ＶＣを接地電位ＧＮＤ（０Ｖ）に設定し、発光時には制御電位ＶＣを期間（選択時）と異なる電位（ここでは、浮遊電位（Ｈｉ－Ｚ））に設定する。
【0170】
ステップ２５において、制御部５０は、次のＶＣＳＥＬを発光させるか否かを判定する。ステップ２５以降は、図１４（ａ）のステップ１５以降と同様である。
【0171】
次に右側のフローを説明する。
ステップ２７とステップ２９とは、分けて記載しているが、連続したステップである。ステップ２４と同様に、駆動部６０は、ドライバＤｒｖ２をオン、オフさせて、ＶＣＳＥＬから連続発光パルスを発生させ、被計測物までの距離を計測する。このとき、制御部５０は、制御電位ＶＣを浮遊電位（Ｈｉ－Ｚ）に設定する。ＶＣＳＥＬを一度発光させるとメモリ効果が発現する。よって、ＶＣＳＥＬにより、連続発光パルスが発生させられる。なお、浮遊電位（Ｈｉ－Ｚ）に設定するタイミングは、ステップ２７における最初のＶＣＳＥＬの発光が終了する前であればよい。
ステップ２７とステップ２９とは、分けて記載しているが、連続したステップである。ステップ２４と同様に、駆動部６０は、ドライバＤｒｖ２をオン、オフさせて、ＶＣＳＥＬから連続発光パルスを発生させ、被計測物までの距離を計測する。このとき、制御部５０は、制御電位ＶＣを浮遊電位（Ｈｉ－Ｚ）に設定する。ＶＣＳＥＬを一度発光させるとメモリ効果が発現する。よって、ＶＣＳＥＬにより、連続発光パルスが発生させられる。なお、浮遊電位（Ｈｉ－Ｚ）に設定するタイミングは、ステップ２７における最初のＶＣＳＥＬの発光が終了する前であればよい。
【0172】
そして、ステップ２８において、制御部５０は、ステップ２７によるＶＣＳＥＬの発光後速やかにシフト部１２をオフにする。ステップ２７においてＶＣＳＥＬが一度発光させると、メモリ効果が発現する。よって、ステップ２７によるＶＣＳＥＬの発光後速やかにシフト部１２をオフにすることがよい。
【0173】
その後、前述したステップ２５以降が実行される。
【0174】
ここでは、制御電位ＶＣを浮遊電位（Ｈｉ－Ｚ）にするとした。しかし、制御電位ＶＣは、必ずしも浮遊電位（Ｈｉ－Ｚ）でなくてもよい。制御電位ＶＣは、発光パルスの立ち下がりの際に、発光電流が容量Ｃ１と容量Ｃ２とが並列接続された状態（並列接続状態）で流れることを抑制する電位であればよい。例えば、制御電位ＶＣは、容量部１３の容量Ｃ２を構成するｐｎ接合（ｎ型の半導体層８１とｐ型の半導体層８３とが作るｐｎ接合）を順バイアスにする電位であってもよい。
【0175】
第１の実施の形態及び第２の実施の形態では、発光素子をＶＣＳＥＬとし、ひとつのシフトユニット１２ａにひとつの直列接続された発光制御サイリスタＳとＶＣＳＥＬとを接続した。しかし、ひとつのシフトユニット１２ａに、直列接続された発光制御サイリスタＳとＶＣＳＥＬとを複数接続してもよい。また、ひとつの発光制御サイリスタＳに複数のＶＣＳＥＬを設けてもよい。ひとつのシフトユニット１２ａにより、複数のＶＣＳＥＬが同時に選択され並行して発光する。このようにすることで、分割照射における照射区画２１０に照射される光量が増加する。
【0176】
図３、５（ａ）において、光源１０における発光素子（ＶＣＳＥＬ）は、一次元に配列されているように記載されているが、発光素子を二次元に配列してもよい。例えば、光源１０において、発光素子を二次元に配列することで、二次元に配列された照射区画２１０に対応して発光素子を発光させられる。
【0177】
また、第１の実施の形態及び第２の実施の形態では、シフト部１２を発光させる発光素子（ＶＣＳＥＬ）を選択する選択部としたが、選択部を、シフト動作するシフト部でなく、ドライバから直に発光素子のサイリスタに信号を送るように構成してもよい。
【0178】
上述した、光源１０は、カソードコモンで記載したが、アノードコモンとしてもよい。このとき、ｎゲート層（ｎ型の半導体層８７）にｎオーミック電極を設けたが、ｐゲート層（ｐ型の半導体層８６）にｐオーミック電極を設けるように構成すればよい。
また、光源１０のシフト部１２において、シフトサイリスタＴ間を、結合トランジスタＱで接続したが、ダイオードや抵抗で接続してもよい。
また、光源１０のシフト部１２において、シフトサイリスタＴ間を、結合トランジスタＱで接続したが、ダイオードや抵抗で接続してもよい。
【0179】
また、第１の実施の形態及び第２の実施の形態では、発光部と容量部とをひとつの半導体基板上に設けたが、発光部に対して、別の基板に設けられた容量部を配線で繋いでもよいし、同じ基板上でも共有の層を持たないように構成してもよい。
【0180】
また、第１の実施の形態では、制御電位ＶＣをドライバＤｒｖ２のオン及びオフに対応して異なる電位に制御したが、例えば発光が複数回行われる場合など、必ずしも最初の発光の際に電位が切り替わっていなくても途中で切り替えるようにしてもよい。具体的には発光時は０Ｖと３．３Ｖとの両方があるようにしてもよい。ただし、その場合でも選択時は、０Ｖに設定する。つまり、容量部は発光させる前記発光素子を選択する選択部で構成され、選択された当該発光素子を発光させる発光時に、前記選択部が前記発光部において発光させる前記発光素子を選択する選択時とは異なる電位に設定する際に、選択された発光素子を発光させる発光時のある一時期は、選択時と同じ電位に設定する。としてもよい。
【0181】
また、発光時に制御電位ＶＣを異なる電位に制御する場合、発光に合わせて電荷が蓄積されやすい場合にのみこまめに切り替えてもよいが、駆動が複雑になるため、あるまとまった期間で切り替えてもよい。つまり、容量部は発光させる前記発光素子を選択する選択部で構成され、選択された当該発光素子を発光させる発光時の連続する複数回の発光など、まとまった期間に、前記選択部が前記発光部において発光させる前記発光素子を選択する選択時とは異なる電位に設定する、としてもよい。
【0182】
以上、本発明の実施の形態について説明したが、本発明の趣旨に反しない限りにおいて様々な変形を行っても構わない。
【符号の説明】
【0183】
１、２、３…発光装置、５…三次元センサ（３Ｄセンサ）、１０…光源、１１…発光部、１２…シフト部、１２ａ…シフトユニット、１３…容量部、５０…制御部、６０…駆動部、７１…電源線、７２、７２－１、７２－２…シフト信号線、７３…制御電位層、７４…発光電位線、７５…基板電極、８０…ｎ型の半導体基板、８１、８５、８７…ｎ型の半導体層、８２…活性層、８３、８６、８８…ｐ型の半導体層、８４…トンネル接合層、１００…計測装置、１１０…計測制御部、２００…照射領域、２１０…照射区画、Ｂｕｆ１、Ｂｕｆ２…バッファ、Ｄｒｖ１、Ｄｒｖ１′、Ｄｒｖ２、Ｄｒｖ２′…ドライバ、ＧＮＤ…接地電位、ｐ１、ｐ２…シフト信号、ｐＩ…発光信号、ｐｃ…制御信号、Ｑ…結合トランジスタ、Ｒｖ…内部抵抗、Ｓ…発光制御サイリスタ、Ｔ…シフトサイリスタ、ＶＣＳＥＬ…垂直共振器面発光レーザ、ＶＣ…制御電位、Ｖｄ…順方向電圧（拡散電位）、ＶＧＫ…電源電位、ＶＫ…基板電位、ＶＬＤ…発光電位、Ｖｓａｔ…飽和電圧、ＶＳ１、ＶＳ２、ＶＳ３…電源
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
