特許 7605241 トレンチ型半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-16

(45)【発行日】2024-12-24

(54)【発明の名称】トレンチ型半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241217BHJP

   H01L 29/78 20060101ALI20241217BHJP

   H01L 29/739 20060101ALI20241217BHJP

【ＦＩ】

H01L29/78 658F

H01L29/78 653A

H01L29/78 652M

H01L29/78 655B

H01L29/78 655A

【請求項の数】 16

(21)【出願番号】P 2023064204

(22)【出願日】2023-04-11

(62)【分割の表示】P 2018161093の分割

【原出願日】2018-08-30

(65)【公開番号】P2023080193

(43)【公開日】2023-06-08

【審査請求日】2023-04-11

【前置審査】

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110003889

【氏名又は名称】弁理士法人酒井総合特許事務所

(72)【発明者】

【氏名】下沢 慎

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２００５－１３６２７０（ＪＰ，Ａ）

【文献】特開２００７－３１１５４７（ＪＰ，Ａ）

【文献】特開２０１４－０７５５８２（ＪＰ，Ａ）

【文献】特開２００７－１３４６６６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０１１０５７３（ＵＳ，Ａ１）

【文献】国際公開第２０１８／１４７４６６（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７３９

(57)【特許請求の範囲】

【請求項1】

シリコンを含んだ半導体基体の一方の表面側にトレンチが形成され、前記トレンチにゲート絶縁膜を介して埋め込まれるゲート電極を含む単位セルを備えるトレンチ型半導体装置の製造方法であって、
前記半導体基体の前記一方の表面側および前記ゲート電極上に、前記ゲート絶縁膜とは別体の熱酸化膜を形成する工程と、
前記熱酸化膜上に層間絶縁膜を形成する工程と、
前記熱酸化膜に側壁部の少なくとも一部が接するようにバリアメタルを形成する工程と、
前記半導体基体の表面が前記熱酸化膜および前記バリアメタルで覆われた前記単位セルにおいて、前記バリアメタル内に金属プラグを埋め込む工程と、
を含み、
前記熱酸化膜を形成する工程では、酸素雰囲気中で熱処理を行うことにより前記熱酸化膜を形成することを特徴とするトレンチ型半導体装置の製造方法。

【請求項2】

前記層間絶縁膜を形成する工程の後に、前記熱酸化膜および前記層間絶縁膜を貫通するコンタクトホールを形成する工程を含み、
前記コンタクトホール内に前記バリアメタルを形成することを特徴とする請求項１に記載のトレンチ型半導体装置の製造方法。

【請求項3】

前記熱酸化膜を形成する工程では、前記ゲート絶縁膜よりも膜厚が薄い前記熱酸化膜を形成することを特徴とする請求項１または２に記載のトレンチ型半導体装置の製造方法。

【請求項4】

前記ゲート絶縁膜を形成する工程よりも後の工程で、前記熱酸化膜を形成することを特徴とする請求項１から３のいずれか１項に記載のトレンチ型半導体装置の製造方法。

【請求項5】

前記熱酸化膜を形成する工程よりも前の工程で、前記ゲート絶縁膜を選択的に除去することを特徴とする請求項１から４のいずれか１項に記載のトレンチ型半導体装置の製造方法。

【請求項6】

前記半導体基体の表面側に第１導電型の第１高濃度領域を形成する工程を含み、
前記金属プラグを埋め込む工程の後において、前記熱酸化膜および前記層間絶縁膜は前記第１高濃度領域の少なくとも一部の上に設けられていることを特徴とする請求項１から５のいずれか１項に記載のトレンチ型半導体装置の製造方法。

【請求項7】

前記第１高濃度領域を形成する工程は、前記熱酸化膜を形成する工程と前記層間絶縁膜を形成する工程との間に実施されることを特徴とする請求項６に記載のトレンチ型半導体装置の製造方法。

【請求項8】

前記熱酸化膜を形成する工程では、２００ｎｍ以下の膜厚で前記熱酸化膜を形成し、
前記第１高濃度領域を形成する工程では、燐（Ｐ）を注入して前記第１高濃度領域を形成することを特徴とする請求項７に記載のトレンチ型半導体装置の製造方法。

【請求項9】

前記熱酸化膜を形成する工程では、５０ｎｍ以下の膜厚で前記熱酸化膜を形成し、
前記第１高濃度領域を形成する工程では、砒素（Ａｓ）を注入して前記第１高濃度領域を形成することを特徴とする請求項７に記載のトレンチ型半導体装置の製造方法。

【請求項10】

前記熱酸化膜を形成する工程と前記層間絶縁膜を形成する工程との間に、前記半導体基体の表面側に第２導電型の第２高濃度領域を形成する工程を含むことを特徴とする請求項１から９のいずれか１項に記載のトレンチ型半導体装置の製造方法。

【請求項11】

前記層間絶縁膜を形成する工程では、前記熱酸化膜上に、ＨＴＯ膜とＢＰＳＧ膜とを順に積層することを特徴とする請求項１から１０のいずれか１項に記載のトレンチ型半導体装置の製造方法。

【請求項12】

シリコンを含んだ半導体基体の一方の表面側にトレンチが形成され、前記トレンチにゲート絶縁膜を介して埋め込まれるゲート電極を含む単位セルを備えるトレンチ型半導体装置の製造方法であって、
前記半導体基体の前記一方の表面側および前記ゲート電極上に、前記ゲート絶縁膜とは別体の第１の膜を形成する工程と、
前記第１の膜上に第２の膜としての層間絶縁膜を形成する工程と、
前記第１の膜に側壁部の少なくとも一部が接するようにバリアメタルを形成する工程と、
前記半導体基体の表面が前記第１の膜および前記バリアメタルで覆われた前記単位セルにおいて、前記バリアメタル内に金属プラグを埋め込む工程と、
を含み、
前記第１の膜は、前記層間絶縁膜よりも緻密な膜であり、
前記第１の膜を形成する工程では、酸素雰囲気中で熱処理を行うことにより前記第１の膜を形成することを特徴とするトレンチ型半導体装置の製造方法。

【請求項13】

シリコンを含んだ半導体基体の一方の表面側にトレンチが形成され、前記トレンチにゲート絶縁膜を介して埋め込まれるゲート電極を含む単位セルを備えるトレンチ型半導体装置の製造方法であって、
前記半導体基体の前記一方の表面側および前記ゲート電極上に、前記ゲート絶縁膜とは別体の第１の膜を形成する工程と、
前記第１の膜上に第２の膜としての層間絶縁膜を形成する工程と、
前記第１の膜に側壁部の少なくとも一部が接するようにバリアメタルを形成する工程と、
前記半導体基体の表面が前記第１の膜および前記バリアメタルで覆われた前記単位セルにおいて、前記バリアメタル内に金属プラグを埋め込む工程と、
を含み、
前記第１の膜は、ハロゲンに対するエッチングレートが前記層間絶縁膜よりも小さく、
前記第１の膜を形成する工程では、酸素雰囲気中で熱処理を行うことにより前記第１の膜を形成することを特徴とするトレンチ型半導体装置の製造方法。

【請求項14】

シリコンを含んだ半導体基体の一方の表面側にトレンチが形成され、前記トレンチにゲート絶縁膜を介して埋め込まれるゲート電極を含む単位セルを備えるトレンチ型半導体装置の製造方法であって、
前記半導体基体の前記一方の表面側および前記ゲート電極上に、前記ゲート絶縁膜とは別体の熱酸化膜を形成する工程と、
前記熱酸化膜上に層間絶縁膜を形成する工程と、
底部よりも膜厚が薄い側壁部の少なくとも一部が前記熱酸化膜に接するようにバリアメタルを形成する工程と、
前記半導体基体の表面が前記熱酸化膜および前記バリアメタルで覆われた前記単位セルにおいて、前記側壁部を有する前記バリアメタル内に金属プラグを埋め込む工程と、
を含むことを特徴とするトレンチ型半導体装置の製造方法。

【請求項15】

シリコンを含んだ半導体基体の一方の表面側にトレンチが形成され、前記トレンチにゲート絶縁膜を介して埋め込まれるゲート電極を含む単位セルを備えるトレンチ型半導体装置の製造方法であって、
前記半導体基体の前記一方の表面側および前記ゲート電極上に、前記ゲート絶縁膜とは別体の第１の膜を形成する工程と、
前記第１の膜上に第２の膜としての層間絶縁膜を形成する工程と、
底部よりも膜厚が薄い側壁部の少なくとも一部が前記第１の膜に接するようにバリアメタルを形成する工程と、
前記半導体基体の表面が前記第１の膜および前記バリアメタルで覆われた前記単位セルにおいて、前記側壁部を有する前記バリアメタル内に金属プラグを埋め込む工程と、
を含み、
前記第１の膜は、前記層間絶縁膜よりも緻密な膜であることを特徴とするトレンチ型半導体装置の製造方法。

【請求項16】

シリコンを含んだ半導体基体の一方の表面側にトレンチが形成され、前記トレンチにゲート絶縁膜を介して埋め込まれるゲート電極を含む単位セルを備えるトレンチ型半導体装置の製造方法であって、
前記半導体基体の前記一方の表面側および前記ゲート電極上に、前記ゲート絶縁膜とは別体の第１の膜を形成する工程と、
前記第１の膜上に第２の膜としての層間絶縁膜を形成する工程と、
底部よりも膜厚が薄い側壁部の少なくとも一部が前記第１の膜に接するようにバリアメタルを形成する工程と、
前記半導体基体の表面が前記第１の膜および前記バリアメタルで覆われた前記単位セルにおいて、前記側壁部を有する前記バリアメタル内に金属プラグを埋め込む工程と、
を含み、
前記第１の膜は、ハロゲンに対するエッチングレートが前記層間絶縁膜よりも小さいことを特徴とするトレンチ型半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、トレンチ型半導体装置の製造方法に関する。

【背景技術】

【0002】

産業用または電気自動車用といった様々な用途の電力変換装置において、その中心的な役割を果たすパワー半導体デバイスへの低消費電力化に対する期待は大きい。パワー半導体デバイスの中でも、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、伝導度変調効果により低オン電圧が達成でき、また電圧駆動のゲート制御で制御が容易であるため、その使用が確実に定着してきている。特にシリコン（Ｓｉ）ウエハの表面に設けたトレンチにゲート電極を形成するトレンチゲート型ＩＧＢＴは、電子の反転層（チャネル）の密度（総チャネル長）を大きくすることができるので、オン電圧を低くすることができる。

【0003】

図１５は、従来のトレンチゲート型ＩＧＢＴの構造を示す断面図である。図１５に示すように、ｎ^-型ドリフト層１０１を備えるシリコン基板の一方の表面層にｐ型ベース層１０５が設けられ、他方の表面層にｎ⁺型フィールドストップ層（以下ＦＳ層と略記）１０３が設けられ、ｎ⁺型ＦＳ層１０３の表面層にｐ⁺型コレクタ層１０２が設けられている（以降は、ｐ型ベース層１０５が設けられている側をシリコン基板のおもて面、ｐ⁺型コレクタ層１０２が設けられている側をシリコン基板の裏面と定義する）。シリコン基板のおもて面側からは、ｐ型ベース層１０５を深さ方向に貫通してｎ^-型ドリフト層１０１に達する複数のトレンチ１１８が設けられている。

【0004】

ｐ型ベース層１０５の内部には、ｎ⁺⁺型エミッタ領域１０６が選択的に設けられている。さらに、ｐ型ベース層１０５の内部には、ｎ⁺⁺型エミッタ領域１０６に隣接して選択的にｐ⁺⁺型コンタクト領域１０７が設けられている。ｐ型ベース層１０５の、トレンチ１１８の側壁に沿った部分には、オン状態のときに主電流の電流経路となるｎ型の反転層が形成される。

【0005】

エミッタ電極１１１は、層間絶縁膜１１０に設けられたコンタクトホールを介してｐ⁺⁺型コンタクト領域１０７およびｎ⁺⁺型エミッタ領域１０６に導電接続されている。コレクタ電極１１２は、シリコン基板の裏面側においてｐ⁺型コレクタ層１０２に導電接続されている。ゲート電極１０９は、ゲート絶縁膜１０８を介して、トレンチ１１８の内部に設けられている。

【0006】

エミッタ電極１１１の形成方法を、以下に具体的に説明する。シリコン基板の一方の表面層に層間絶縁膜１１０を形成し、層間絶縁膜１１０の一部をエッチングしてコンタクトホールを形成し、コンタクトホール内に金属プラグ１１５のようなメタル部材を組み込むことで接続部が形成される。金属プラグ１１５は、例えば、タングステンプラグである。以前は、エミッタ電極１１１であるアルミニウム（Ａｌ）電極とシリコン基板が直接接続される構造であったが、微細化によりコンタクトホールが狭くなると主にスパッタ法で形成されるＡｌではシリコン基板との良好な接触が確保できなくなった。このため、コンタクトホール内にタングステンプラグのようなメタル部材を組み込み、コンタクトホールの底部でシリコン基板とタングステン（Ｗ）を接続させ、コンタクトホールの上部でＷとＡｌ電極を接続する構造を採用している。

【0007】

ここで、Ｗを堆積させ、タングステンプラグを形成させる方法として、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法がある。この場合、ＷＦ₆（六フッ化タングステン）ガスとＨ₂（水素）ガスの還元反応を用いて、Ｗ膜を形成する場合が多い。その際、ＷＦ₆ガスはシリコン基板、層間絶縁膜１１０の酸化珪素（ＳｉＯ₂）膜をエッチングしてしまうため、ＷＦ₆ガスを用いてＷを堆積させる時、シリコン基板、ＳｉＯ₂膜がエッチングされないように、バリアメタル１１４が設けられている。バリアメタル１１４はチタン（Ｔｉ）系の膜をスパッタ法で形成する場合が多く、膜厚制御やスパッタ後の加熱制御によりシリサイド化等を施すことにより、コンタクト抵抗を所望の範囲内に制御する場合が多い。

【0008】

また、トレンチゲート型ＩＧＢＴにおいて、シリコン基板の表面に、シリコン基板の一部を酸化して形成する熱酸化法で形成された熱酸化膜で形成されたＳｉＯ₂のゲート絶縁膜、その上にボロンとリンを含有したシリケートガラスからなる層間絶縁膜を堆積した構造が公知である（例えば、下記特許文献１参照）。また、コンタクトプラグには、例えばタングステンを用い、層間絶縁膜が下部層間絶縁膜と上部層間絶縁膜からなり、下部層間絶縁膜には、例えばＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）を用い、上部層間絶縁膜には、例えばＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）を用いることが公知である（例えば、下記特許文献２参照）。

【先行技術文献】

【特許文献】

【0009】

【文献】特許第３３８４１９８号公報

【文献】特開２０１７－１６３１０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

ここで、スパッタ後の加熱処理により、コンタクトホールの底部のバリアメタル１１４はシリコン（Ｓｉ）と反応してシリサイド化することで、膜厚が加熱処理前よりも２～３倍になりバリア性が担保される。しかし、コンタクトホールの側壁部（例えば、図１５の領域Ｓ）では、層間絶縁膜１１０とほとんど反応しないため、膜厚が加熱処理前と変わらずに薄いままである。このため、バリアメタル１１４をスパッタ法で形成する場合、特に側壁部でバリアメタル１１４の膜厚が薄くなる場合が多い。また、この側壁部におけるバリアメタル１１４の膜質は、比較的疎な膜になる場合が多く、膜厚、膜質の観点から、バリア性が比較的弱い領域となっている。

【0011】

この状態で、タングステンプラグの形成を行うとコンタクトホールの側壁部のバリアメタル１１４のバリア性が弱い領域で、層間絶縁膜１１０がＷＦ₆ガス等によりエッチングされてしまう場合がある。特に層間絶縁膜１１０にＢＰＳＧ膜を用いている場合、ＢＰＳＧ膜中に吸着している水分の存在により、エッチング量が大きくなる場合がある。このエッチングが進行して、図１５の矢印Ａのように、ＷＦ₆ガスがシリコン基板に到達してしまうと、ＷＦ₆ガスとＳｉが反応してシリコン基板もエッチングされてしまう場合があった。これにより、半導体装置の電気的特性が著しく損なわれる場合があり、半導体装置の歩留まりが悪化してしまう。

【0012】

この発明は、上述した従来技術による問題点を解消するため、コンタクトホールに金属プラグを形成する際に、シリコン基板がエッチングされることを防止し、歩留まりを向上させることができるトレンチ型半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0013】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる構成は、シリコンを含んだ半導体基体の一方の表面側にトレンチが形成され、トレンチにゲート絶縁膜を介して埋め込まれるゲート電極を含む単位セルを備えるトレンチ型半導体装置の製造方法であって、半導体基体の一方の表面側およびゲート電極上に、ゲート絶縁膜とは別体の熱酸化膜を形成する工程、熱酸化膜上に層間絶縁膜を形成する工程と、熱酸化膜に側壁部の少なくとも一部が接するようにバリアメタルを形成する工程と、前記半導体基体の表面が熱酸化膜およびバリアメタルで覆われた単位セルにおいて、バリアメタル内に金属プラグを埋め込む工程と、を含む。前記熱酸化膜を形成する工程では、酸素雰囲気中で熱処理を行うことにより前記熱酸化膜を形成する。

【0014】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる他の構成は、シリコンを含んだ半導体基体の一方の表面側にトレンチが形成され、トレンチにゲート絶縁膜を介して埋め込まれるゲート電極を含む単位セルを備えるトレンチ型半導体装置の製造方法であって、半導体基体の一方の表面側およびゲート電極上に、ゲート絶縁膜とは別体の第１の膜を形成する工程と、第１の膜上に第２の膜としての層間絶縁膜を形成する工程と、第１の膜に側壁部の少なくとも一部が接するようにバリアメタルを形成する工程と、前記半導体基体の表面が第１の膜およびバリアメタルで覆われた単位セルにおいて、バリアメタル内に金属プラグを埋め込む工程と、を含む。第１の膜は、層間絶縁膜よりも緻密な膜である。前記第１の膜を形成する工程では、酸素雰囲気中で熱処理を行うことにより前記第１の膜を形成する。

【0015】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる他の構成は、シリコンを含んだ半導体基体の一方の表面側にトレンチが形成され、トレンチにゲート絶縁膜を介して埋め込まれるゲート電極を含む単位セルを備えるトレンチ型半導体装置の製造方法であって、半導体基体の一方の表面側およびゲート電極上に、ゲート絶縁膜とは別体の第１の膜を形成する工程と、第１の膜上に第２の膜としての層間絶縁膜を形成する工程と、第１の膜に側壁部の少なくとも一部が接するようにバリアメタルを形成する工程と、前記半導体基体の表面が第１の膜およびバリアメタルで覆われた単位セルにおいて、バリアメタル内に金属プラグを埋め込む工程と、を含む。第１の膜は、ハロゲンに対するエッチングレートが層間絶縁膜よりも小さい。前記第１の膜を形成する工程では、酸素雰囲気中で熱処理を行うことにより前記第１の膜を形成する。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる他の構成は、シリコンを含んだ半導体基体の一方の表面側にトレンチが形成され、前記トレンチにゲート絶縁膜を介して埋め込まれるゲート電極を含む単位セルを備えるトレンチ型半導体装置の製造方法であって、前記半導体基体の前記一方の表面側および前記ゲート電極上に、前記ゲート絶縁膜とは別体の熱酸化膜を形成する工程と、前記熱酸化膜上に層間絶縁膜を形成する工程と、底部よりも膜厚が薄い側壁部の少なくとも一部が前記熱酸化膜に接するようにバリアメタルを形成する工程と、前記半導体基体の表面が前記熱酸化膜および前記バリアメタルで覆われた前記単位セルにおいて、前記側壁部を有する前記バリアメタル内に金属プラグを埋め込む工程と、を含む。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる他の構成は、シリコンを含んだ半導体基体の一方の表面側にトレンチが形成され、前記トレンチにゲート絶縁膜を介して埋め込まれるゲート電極を含む単位セルを備えるトレンチ型半導体装置の製造方法であって、前記半導体基体の前記一方の表面側および前記ゲート電極上に、前記ゲート絶縁膜とは別体の第１の膜を形成する工程と、前記第１の膜上に第２の膜としての層間絶縁膜を形成する工程と、底部よりも膜厚が薄い側壁部の少なくとも一部が前記第１の膜に接するようにバリアメタルを形成する工程と、前記半導体基体の表面が前記第１の膜および前記バリアメタルで覆われた前記単位セルにおいて、前記側壁部を有する前記バリアメタル内に金属プラグを埋め込む工程と、を含み、前記第１の膜は、前記層間絶縁膜よりも緻密な膜である。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる他の構成は、シリコンを含んだ半導体基体の一方の表面側にトレンチが形成され、前記トレンチにゲート絶縁膜を介して埋め込まれるゲート電極を含む単位セルを備えるトレンチ型半導体装置の製造方法であって、前記半導体基体の前記一方の表面側および前記ゲート電極上に、前記ゲート絶縁膜とは別体の第１の膜を形成する工程と、前記第１の膜上に第２の膜としての層間絶縁膜を形成する工程と、底部よりも膜厚が薄い側壁部の少なくとも一部が前記第１の膜に接するようにバリアメタルを形成する工程と、前記半導体基体の表面が前記第１の膜および前記バリアメタルで覆われた前記単位セルにおいて、前記側壁部を有する前記バリアメタル内に金属プラグを埋め込む工程と、を含み、前記第１の膜は、ハロゲンに対するエッチングレートが前記層間絶縁膜よりも小さい。

【発明の効果】

【0016】

本発明にかかるトレンチ型半導体装置の製造方法によれば、コンタクトホールに金属プラグを形成する際に、シリコン基板がエッチングされ、半導体装置の歩留まりが低下する場合を防止できるという効果を奏する。

【図面の簡単な説明】

【0017】

【図1】実施の形態にかかる半導体装置の構造を示す断面図である。

【図2】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その１）。

【図3】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その２）。

【図4】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その３）。

【図5】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その４）。

【図6】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その５）。

【図7】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その６）。

【図8】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その７）。

【図9】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その８）。

【図10】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その９）。

【図11】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その１０）。

【図12】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その１１）。

【図13】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その１２）。

【図14】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その１３）。

【図15】従来のトレンチゲート型ＩＧＢＴの構造を示す断面図である。

【発明を実施するための形態】

【0018】

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法および半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0019】

（実施の形態）
本発明にかかる半導体装置について、トレンチゲート型ＩＧＢＴを例に説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図である。図１には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図１に示すＩＧＢＴは、ｎ^-型ドリフト層１となるシリコンからなる半導体基体（シリコン基体：半導体チップ）のおもて面（ｐ型ベース層５側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＩＧＢＴである。

【0020】

図１に示すように、実施の形態にかかる半導体装置は、ｎ^-型ドリフト層（第１導電型の第１半導体層）１の主面（おもて面）の表面層にｐ型ベース層（第２導電型の第２半導体層）５が選択的に設けられている。ｎ^-型ドリフト層１の裏面側にｎ⁺型ＦＳ層３が設けられ、ｎ⁺型ＦＳ層３の表面にｐ⁺型コレクタ層（第２導電型の第４半導体層）２が設けられている。

【0021】

ｐ型ベース層５の内部には、ｐ⁺⁺型コンタクト領域７およびｎ⁺⁺型エミッタ領域（第１導電型の第３半導体層）６が選択的に設けられる。ｎ⁺⁺型エミッタ領域６はｐ⁺⁺型コンタクト領域７の横に配置され、ｐ⁺⁺型コンタクト領域７がｎ⁺⁺型エミッタ領域６より深くてもよい。ｎ⁺⁺型エミッタ領域６に隣接した領域には、ｐ型ベース層５を深さ方向（コレクタ電極１２側）に貫通してｎ^-型ドリフト層１に達するトレンチ１８が設けられる。例えば、熱酸化膜であるゲート絶縁膜８を介してポリシリコンからなるゲート電極９がトレンチ１８に埋め込まれる。

【0022】

また、ゲート電極９上に、エミッタ電極１１と絶縁するための熱酸化膜１３および層間絶縁膜１０が積層して設けられる。熱酸化膜１３および層間絶縁膜１０はｎ⁺⁺型エミッタ領域６の一部上に設けられていてもよい。熱酸化膜１３および層間絶縁膜１０に選択的に開口されたコンタクトホール内で、エミッタ電極１１が、バリアメタル１４および金属プラグ１５を介して、ｎ⁺⁺型エミッタ領域６、ｐ⁺⁺型コンタクト領域７およびｐ型ベース層５と電気的に接続される。エミッタ電極１１は接地されてもよく、負の電圧が印加されてもよい。半導体装置の裏側には、ｐ⁺型コレクタ層と電気的に接続するコレクタ電極１２が設けられる。コレクタ電極１２には正の電圧が印加される。

【0023】

バリアメタル１４は、コンタクトホールを覆い、実施の形態のバリアメタル１４は、例えば、Ｔｉ、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）などからなる、またはこれらの積層からなる。金属プラグ１５は、エミッタ電極１１と異なる金属からなり、例えば、タングステンをバリアメタル１４内に埋め込んだタングステンプラグである。金属プラグ１５として、モリブデン（Ｍｏ）をバリアメタル１４内に埋め込んだモリブデンプラグであってもよい。

【0024】

実施の形態のＩＧＢＴでは、シリコン基板の一部を酸化して形成する熱酸化法で形成された熱酸化膜１３がシリコン基板と層間絶縁膜１０との間に設けられている。図１においては、層間絶縁膜１０とゲート電極９との間にも熱酸化膜１３が設けられているが、シリコン基板と層間絶縁膜１０との間にあればよく、層間絶縁膜１０とゲート電極９との間の熱酸化膜１３はなくてもよい。一般に、熱酸化膜１３は、ＢＰＳＧ膜等のＣＶＤ法により形成された酸化膜より緻密な膜となり、ハロゲンに対するエッチングレートが大幅に減少する。このため、熱酸化膜１３をシリコン基板（図１では、ｎ⁺⁺型エミッタ領域６）と層間絶縁膜１０との間に設けることによって、コンタクトホールの側壁部（例えば、図１の領域Ｓ）でバリアメタル１４の膜厚が薄くバリア性が比較的弱い領域で、金属プラグ１５としてタングステンプラグを形成する際に、層間絶縁膜１０がＷＦ₆ガス等によりエッチングされてしまっても、エッチングレートが大幅に遅い熱酸化膜１３があることで、図１の矢印Ａのように、熱酸化膜１３によりエッチング量が大幅に低下し、ＷＦ₆ガスがシリコン基板まで到達する可能性が著しく低くなる。これにより、実施の形態のＩＧＢＴでは、コンタクトホール内に金属プラグ１５を形成する際に、半導体装置の電気的特性が損なわれることがなくなり、半導体装置の歩留まりが向上し、良品率を良好な値に維持することが可能になる。

【0025】

また、熱酸化膜１３は、上述のようにＷＦ₆ガスがシリコン基板まで到達することを阻止する機能を有しているため、金属プラグ１５を形成中にすべてエッチングされない程度の膜厚が必要である。具体的には、熱酸化膜１３は、少なくとも１ｎｍ以上の膜厚を有している。また、熱酸化膜１３は、ｐ型ベース層５を形成する際のイオン注入のスクリーン酸化膜としての機能も有している。この機能のため、熱酸化膜１３は、１０ｎｍ以上の膜厚を有していることが好ましい。

【0026】

さらに、エッチングを阻止する機能の場合、膜厚は厚くても問題はないが、スクリーン酸化膜として機能する場合、膜厚が厚すぎるとイオン注入の効率が落ちる。このため、イオン注入する不純物がリン（Ｐ）である場合、熱酸化膜１３は、少なくとも２００ｎｍ以下、効率を考慮する１２０ｎｍ以下が好ましい。一方、イオン注入する不純物が砒素（Ａｓ）である場合、熱酸化膜１３をさらに薄くする必要がある。この場合、熱酸化膜１３は、少なくとも５０ｎｍ以下、効率を考慮する３５ｎｍ以下が好ましい。また、ゲート絶縁膜８の膜厚は、１００ｎｍ以上１５０ｎｍ以下、熱酸化膜１３は、ゲート絶縁膜８より膜厚が薄いことが好ましい。

【0027】

また、以下の半導体装置の製造方法で説明するように、熱酸化膜１３を形成する前に、ｎ⁺⁺型エミッタ領域６、ｐ⁺⁺型コンタクト領域７およびｐ型ベース層５を形成する場合、熱酸化膜１３のスクリーン酸化膜としての機能は不要になる。この場合、熱酸化膜１３の膜厚は厚くても問題はない。

【0028】

（実施の形態にかかる半導体装置の製造方法）
次に、実施の形態にかかる半導体装置の製造方法について説明する。図２～図１４は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。まず、ｎ^-型ドリフト層１となるｎ^-型半導体基板を用意する。ｎ^-型半導体基板の材料は、シリコンであってもよいし、炭化珪素（ＳｉＣ）であってもよい。また、ｎ^-型半導体基板は、ｎ型の半導体基板のおもて面上にｎ^-型の半導体層をエピタキシャル成長させたものでもよい。以下、ｎ^-型半導体基板がシリコンウエハである場合を例に説明する。ここまでの状態が図２に記載される。

【0029】

次に、フォトリソグラフィおよびエッチングにより、ｎ^-型ドリフト層１を貫通しないトレンチ１８を形成する。トレンチ１８は、例えば、深さ５μｍ以下に形成する。ここまでの状態が図３に記載される。次に、例えば熱酸化により、ｎ^-型ドリフト層１のおもて面およびトレンチ１８の内壁に沿ってゲート絶縁膜８を形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐ型の不純物を注入することで、ｎ^-型ドリフト層１のおもて面側にｐ型ベース層５を形成する。ｐ型の不純物は、例えば、Ｂである。ここまでの状態が図４に記載される。

【0030】

次に、ｐ型ベース層５のおもて面上に、トレンチ１８の内部を埋め込むようにポリシリコン（ｐｏｌｙ－Ｓｉ）層を形成する。次に、このポリシリコン層を例えばエッチバックして、ゲート電極９となる部分をトレンチ１８の内部に残す。ここまでの状態が図５に記載される。

【0031】

次に、ｐ型ベース層５のおもて面に形成されたゲート絶縁膜８を除去する。イオン注入時に、イオン注入装置に起因する重金属がゲート絶縁膜８に入り込む場合があり、重金属が入り込んだゲート絶縁膜８を残しておくと、重金属が高温（１０００℃程度）のアニール時に拡散して、チャネルを形成するｐ型ベース層５に欠陥を作ってしまい、半導体装置の特性が劣化してしまう。このため、アニールの前にゲート絶縁膜８を除去しておく必要があり、ゲート絶縁膜８を熱酸化膜１３の代わりに使用することはできない。ここまでの状態が図６に記載される。

【0032】

また、ｐ型ベース層５を形成し、アニール後にゲート絶縁膜８を形成することも考えられる。この場合、ゲート絶縁膜８を除去する必要がなくなる。しかしながら、ゲート絶縁膜８の形成時に、ｐ型ベース層５がゲート絶縁膜８から影響を受けるため、ｐ型ベース層５の面積、不純物濃度の制御を厳格に行う必要があり、実現は難しく、ゲート絶縁膜８を熱酸化膜１３の代わりに使用することは現実的ではない。

【0033】

次に、酸素（Ｏ₂）雰囲気中で熱処理（アニール）を行うことによってｐ型ベース層５
のおもて面に熱酸化膜１３を形成する。なお、熱酸化には酸素を使ったドライ酸化と、Ｈ₂Ｏを使ったスチーム酸化とがある。どちらの製法でもハロゲンに対するエッチングレートが低いため、どちらの製法も使用可能であるが、ドライ酸化の方が熱酸化膜の緻密性が高く、エッチングレートの低減が期待できるため、熱酸化にはドライ酸化が好ましい。また、前記熱処理および続く熱処理でｐ型ベース層５のｐ型不純物が活性化、拡散されてもよい。ここまでの状態が図７に記載される。

【0034】

次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層５の表面に、ｐ⁺⁺型コンタクト領域７を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層５の表面にｎ⁺⁺型エミッタ領域６を選択的に形成する。

【0035】

次に、ｐ⁺⁺型コンタクト領域７およびｎ⁺⁺型エミッタ領域６を活性化させるための熱処理（アニール）を行う。ここまでの状態が図８に記載される。ここで、熱酸化膜１３を形成する際のアニールの場合と同様に、重金属がｐ⁺⁺型コンタクト領域７およびｎ⁺⁺型エミッタ領域６に拡散されるが、チャネルが形成されるｐ型ベース層５に重金属が拡散される場合に比べて、半導体装置の特性への影響は軽微なため、半導体装置の特性を良好な値に維持できる。また、ｐ⁺⁺型コンタクト領域７およびｎ⁺⁺型エミッタ領域６を形成する順序は種々変更可能である。また、熱酸化膜１３を形成した直後にｎ⁺⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７を形成することが好ましい。

【0036】

次に、熱酸化膜１３を覆うように層間絶縁膜１０を形成する。層間絶縁膜１０は、ＨＴＯ膜とＢＰＳＧ膜を順に積層することで形成することが好ましい。ＨＴＯ膜とＢＰＳＧ膜の積層構造とすることで、ＨＴＯ膜により、ＢＰＳＧ膜に含まれるドーパントが拡散することを防ぐことができる。また、層間絶縁膜１０は、ＨＴＯ膜またはＢＰＳＧ膜で形成してもよい。ここまでの状態が図９に記載される。

【0037】

次に、熱酸化膜１３および層間絶縁膜１０をパターニングして、熱酸化膜１３および層間絶縁膜１０を深さ方向に貫通する複数のコンタクトホールを形成する。なお、図１のＩＧＢＴのようなストライプ状のトレンチ構造の半導体装置では、コンタクトホールはストライプ状や、格子状などの溝となる。深さ方向とは、ｎ^-型ドリフト層１のおもて面から裏面に向かう方向である。コンタクトホールには、ｎ⁺⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７が露出される。ここまでの状態が図１０に記載される。

【0038】

次に、コンタクトホールを埋め込むように、スパッタ法でバリアメタル１４を形成する。バリアメタル１４は、例えば、ＴｉとＴｉＮを積層することで形成する。次に、バリアメタル１４内に、金属プラグ１５を形成する。金属プラグ１５は、金属ハロゲン化物を用いたＣＶＤ法により形成される。金属プラグ１５が、タングステンプラグである場合、例えば、ＣＶＤ法により、ＷＦ₆ガスとＨ₂ガスの還元反応を用いてタングステンを埋め込むことで形成する。また、タングステンプラグは、ＷＣｌ₆（六塩化タングステン）ガスとＨ₂ガスの還元反応を用いて形成してもよい。金属プラグ１５はモリブデンプラグであってもよく、この場合、ＭｏＦ₆ガス（六フッ化モリブデン）またはＭｏＣｌ₆（六塩化モリブデン）ガスを用いてモリブデンプラグを形成する。ここまでの状態が図１１に記載される。

【0039】

次に、バリアメタル１４および金属プラグ１５上にエミッタ電極１１を形成する。エミッタ電極１１は、バリアメタル１４および金属プラグ１５を介して、ｐ型ベース層５、ｎ⁺⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７に電気的に接続される。エミッタ電極１１は、例えば、Ａｌにより形成される。

【0040】

次に、ｎ^-型ドリフト層１を裏面側から研削していき（バックグラインド）、半導体装置として用いる製品厚さの位置まで研削する。次に、フォトリソグラフィおよびイオン注入によって、ｎ^-型ドリフト層１を裏面側にｎ⁺型ＦＳ層３を形成する。次に、フォトリソグラフィおよびイオン注入によって、ｎ⁺型ＦＳ層３の表面にｐ⁺型コレクタ層２を形成する。ここまでの状態が図１２に記載される。

【0041】

次に、ｐ⁺型コレクタ層２の表面の全面に、コレクタ電極１２を形成する。その後、半導体ウエハをチップ状に切断（ダイシング）して個片化することで、図１に示すＩＧＢＴチップ（半導体チップ）が完成する。

【0042】

また、実施の形態にかかる半導体装置の製造方法は、ゲート絶縁膜８を選択的に除去する前に、ｎ⁺⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７を形成してもよい。この場合、ｎ^-型ドリフト層１のおもて面側に、ｐ型ベース層５となる部分にｐ型の不純物を注入する工程まで行う（図５参照）。

【0043】

次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層５の表面に、ｐ⁺⁺型コンタクト領域７を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層５の表面にｎ⁺⁺型エミッタ領域６を選択的に形成する。また、ｐ⁺⁺型コンタクト領域７およびｎ⁺⁺型エミッタ領域６を形成する順序は種々変更可能である。また、ｐ型ベース層５を形成した直後にｎ⁺⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７を形成することが好ましい。ここまでの状態が図１３に記載される。

【0044】

次に、ｎ^-型ドリフト層１のおもて面に形成されたゲート絶縁膜８を除去する。ここまでの状態が図１４に記載される。次に、ｐ型ベース層５、ｐ⁺⁺型コンタクト領域７およびｎ⁺⁺型エミッタ領域６を活性化させるための熱処理（アニール）を行う。この熱処理を酸素（Ｏ₂）雰囲気中で行うことによって、ｐ型ベース層５、ｐ⁺⁺型コンタクト領域７およびｎ⁺⁺型エミッタ領域６のおもて面に熱酸化膜１３が形成される。この後、熱酸化膜１３を覆うように層間絶縁膜１０を形成する工程（図９参照）以降の工程を行うことにより、図１に示すＩＧＢＴチップ（半導体チップ）が完成する。

【0045】

以上、説明したように、実施の形態によれば、熱酸化膜がシリコン基板と層間絶縁膜との間に設けられている。これにより、バリアメタルの側壁部が薄くバリア性の弱い領域で、金属プラグを形成する際に、層間絶縁膜がハロゲン化物ガス等によりエッチングされてしまっても、ハロゲン化物ガスがシリコン基板まで到達する可能性が著しく低くなる。このため、半導体装置の電気的特性が損なわれることがなくなり、半導体装置の歩留まりが向上し、良品率を良好な値に維持することが可能になる。

【0046】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、トレンチゲート型の半導体装置を例に説明しているが、これに限らず、縦型プレーナーゲート構造の半導体装置にも広く適用可能である。また、上述した各実施の形態では、ＩＧＢＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な半導体装置にも広く適用可能である。例えば、ＩＧＢＴとは異なる導電型の半導体基板を用いることで、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）に適用することができる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0047】

以上のように、本発明にかかるトレンチ型半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

【符号の説明】

【0048】

１、１０１ ｎ^-型ドリフト層
２、１０２ ｐ⁺型コレクタ層
３、１０３ ｎ⁺型ＦＳ層
５、１０５ ｐ型ベース層
６、１０６ ｎ⁺⁺型エミッタ領域
７、１０７ ｐ⁺⁺型コンタクト領域
８、１０８ ゲート絶縁膜
９、１０９ ゲート電極
１０、１１０ 層間絶縁膜
１１、１１１ エミッタ電極
１２、１１２ コレクタ電極
１３ 熱酸化膜
１４、１１４ バリアメタル
１５、１１５ 金属プラグ
１８、１１８ トレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】