特許7605303IP Force 特許公報全文掲載

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技術分野

設計方法およびプログラム

発明が解決しようとする課題[発明の詳細な説明]から抜粋

スパイキングニューロンをハードウェア実装する場合、発火時刻が離散化されている回路のほうが、製造容易性および電力効率の点で有利であることが考えられる。一方、一般的には、時刻が離散化されたモデルは、学習の精度が低い傾向がある。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明の第一の態様によれば、設計方法は、コンピュータが、スパイク発生器による発火時刻とシナプス回路の出力電流値とが離散化された、スパイキングニューロンの回路モデルの、前記スパイク発生器による発火時刻の刻み幅を、発火時刻とスパイキングニューロンモデルへの入力に対する重みとが離散化されたスパイキングニューロンの数理モデルにおける発火時刻の刻み幅と、前記数理モデルにおける重みの刻み幅と、前記シナプ・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明によれば、発火時刻を離散化することができ、かつ、学習の精度が比較的高い。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 離散化の対象となるスパイキングニューロンの数理モデルの例を示す図である。
【図2】 スパイキングニューロンの膜電位の時間発展の例を示す図である。
【図3】 スパイキングニューロンの回路モデルの例を示す図である。
【図4】 スパイキングニューラルネットワークにおける発火時刻の例を示す図である。
【図5】 設計方法における処理手順の例を示す図である。
【図6】 設計方法における処理の例を示すフローチャートである。
【図7】 少なくとも１つのコンピュータの構成を示す概略ブロック図である。

代表図 図1本件の代表的な図

７００ コンピュータ ７１０ ＣＰＵ ７２０ 主記憶装置 ７３０ 補助記憶装置 ７４０ インタフェース

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