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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-16
(45)【発行日】2024-12-24
(54)【発明の名称】高速１Ｔ１ＭセルのためのＭＯＬ内へのＭＲＡＭの組込み
(51)【国際特許分類】
H10B 61/00 20230101AFI20241217BHJP
H01L 29/82 20060101ALI20241217BHJP
H10N 50/10 20230101ALI20241217BHJP
【ＦＩ】
H10B61/00
H01L29/82 Z
H10N50/10 Z
【請求項の数】
17
(21)【出願番号】P 2022528966
(86)(22)【出願日】2020-10-23
(65)【公表番号】
(43)【公表日】2023-03-03
(86)【国際出願番号】 IB2020059976
(87)【国際公開番号】W WO2021099861
(87)【国際公開日】2021-05-27
【審査請求日】2023-03-24
(31)【優先権主張番号】16/690,675
(32)【優先日】2019-11-21
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】レズニチェク、アレクサンダー
(72)【発明者】
【氏名】リッツォーロ、マイケル
(72)【発明者】
【氏名】キシー、ルイロング
【審査官】柴山 将隆
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０２４８１１１（ＵＳ，Ａ１）
【文献】特開２０１６－０６３０２３（ＪＰ，Ａ）
【文献】特開２０１６－０１８９６４（ＪＰ，Ａ）
【文献】特開２０１２－２０４４３１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０２０５００２（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ６１／００
Ｈ０１Ｌ ２９／８２
Ｈ１０Ｎ ５０／１０
(57)【特許請求の範囲】
【請求項1】
半導体フィンをまたぐゲート構造を含み、前記ゲート構造の両側にソース／ドレイン構造が配置され、各ソース／ドレイン構造上にソース／ドレイン・コンタクト構造が配置された、フロントエンドオブライン（ＦＥＯＬ）レベルと、前記ＦＥＯＬの上方に位置し、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイス及び下部コンタクト構造を含み、前記ＭＲＡＭデバイスのボトム電極が、前記ゲート構造の一方の側に位置する前記ソース／ドレイン・コンタクト構造の一方に接触し、前記下部コンタクト構造が、前記ゲート構造の他方の側に位置する前記ソース／ドレイン・コンタクト構造の他方に接触する、ミドルオブライン（ＭＯＬ）レベルと、
前記ＭＯＬレベルの上方に位置し、前記下部コンタクト構造の表面に接触する第１の上部コンタクト構造と、前記ＭＲＡＭデバイスのトップ電極の表面に接触する第２の上部コンタクト構造とを含む、バックエンドオブライン（ＢＥＯＬ）レベルと、
を含み、
前記ＭＯＬレベルは、メサ部分及び凹部分を有する誘電体材料層を含み、前記下部コンタクト構造の下部分は、前記誘電体材料層の前記凹部分に埋め込まれており、前記ボトム電極は、前記メサ部分を含む前記誘電体材料層の領域内に埋め込まれている、
メモリセル。
【請求項2】
前記ＭＲＡＭデバイスは、前記ボトム電極に接触した磁気トンネル接合（ＭＴＪ）ピラーをさらに含み、前記ＭＴＪピラーは、前記誘電体材料層の前記メサ部分上に位置する、請求項１に記載のメモリセル。
【請求項3】
前記ＭＴＪピラー及び前記トップ電極を封入しかつ包囲する誘電体材料スペーサをさらに含み、前記誘電体材料スペーサの一部が前記誘電体材料層の前記メサ部分の側壁に接触している、請求項２に記載のメモリセル。
【請求項4】
前記ＭＴＪピラーがボトムピンＭＴＪ構造である、請求項２に記載のメモリセル。
【請求項5】
前記ＭＴＪピラーがトップピンＭＴＪ構造である、請求項２に記載のメモリセル。
【請求項6】
前記下部コンタクト構造と前記ゲート構造の前記他方の側に位置する前記ソース／ドレイン構造の前記他方との間に配置された導電性金属含有ライナをさらに含み、前記導電性金属含有ライナは、前記下部コンタクト構造の最上部表面と共面である最上部表面を有する、請求項１に記載のメモリセル。
【請求項7】
前記導電性金属含有ライナの前記最上部表面は、前記ＭＲＡＭデバイスの前記トップ電極の最上部表面の下に位置する、請求項６に記載のメモリセル。
【請求項8】
前記下部コンタクト構造の下部分が、テーパ付き側壁を有する、請求項１に記載のメモリセル。
【請求項9】
前記第１の上部コンタクト構造及び前記第２の上部コンタクト構造は、前記ＭＯＬレベルの上方に位置するＢＥＯＬ誘電体材料層内に部分的に位置する、請求項１に記載のメモリセル。
【請求項10】
前記ＭＴＪピラー及び前記トップ電極の両方が第１の臨界寸法を有し、前記ボトム電極が前記第１の臨界寸法よりも小さい第２の臨界寸法を有する、請求項２に記載のメモリセル。
【請求項11】
前記ＭＴＪピラー及び前記トップ電極の両方が円筒形である、請求項２に記載のメモリセル。
【請求項12】
メモリセルを形成する方法であって、半導体フィンをまたぐゲート構造を含み、前記ゲート構造の両側にソース／ドレイン構造が配置され、各ソース／ドレイン構造上にソース／ドレイン・コンタクト構造が配置された、フロントエンドオブライン（ＦＥＯＬ）レベルを形成することと、
前記ＦＥＯＬレベルの上に、ミドルオブライン（ＭＯＬ）レベルの誘電体材料層を形成することと、
前記誘電体材料層内に、前記ゲート構造の一方の側に位置する前記ソース／ドレイン・コンタクト構造の一方に接触する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスのボトム電極を形成することと、
前記ボトム電極の上方に前記ＭＲＡＭデバイスの磁気トンネル接合（ＭＴＪ）ピラー及びトップ電極を形成することと、
前記ゲート構造の他方の側に位置する前記ソース／ドレイン・コンタクト構造の他方に接触する下部コンタクト構造であって、前記下部コンタクト構造の下部分が前記誘電体材料層内に埋め込まれた、下部コンタクト構造を形成することと、
前記ＭＯＬレベルの上方に、前記下部コンタクト構造の表面に接触する第１の上部コンタクト構造と、前記ＭＲＡＭデバイスのトップ電極の表面に接触する第２の上部コンタクト構造と含む、バックエンドオブライン（ＢＥＯＬ）レベルを形成することと、
を含み、
前記ＭＴＪピラー及び前記トップ電極を形成することは、
ＭＴＪ材料スタック及びトップ電極層を形成することと、
イオンビームエッチングを利用して、前記ＭＴＪ材料スタック及び前記トップ電極層をパターニングすることと、
を含み、
前記イオンビームエッチングの間に、前記ボトム電極に横方向に隣接して配置された前記誘電体材料層の一部に凹みが形成され、前記下部コンタクト構造の前記下部分が前記誘電体材料層の凹部分に埋め込まれる、
方法。
【請求項13】
前記ＭＴＪピラー及び前記トップ電極を封入しかつ包囲する誘電体材料スペーサを形成することをさらに含む、請求項１２に記載の方法。
【請求項14】
前記下部コンタクト構造を形成することが、前記誘電体材料層内に、前記ゲート構造の前記他方の側に位置する前記ソース／ドレイン・コンタクト構造の前記他方の表面を物理的に露出させるコンタクト開口部を形成することと、
前記コンタクト開口部内及び側壁沿いを含む前記誘電体材料層上に、及び前記トップ電極の最上部の上方に、導電性金属含有層を形成することと、
前記導電性金属含有層上にコンタクト金属含有層を形成することと、
前記コンタクト金属含有層及び前記導電性金属含有層を、前記トップ電極の高さを下回る高さまで凹ませることと、
凹ませた前記コンタクト金属含有層の上方にハードマスクキャップを形成することと、
前記ゲート構造の前記他方の側に位置する前記ハードマスクキャップ、凹ませた前記コンタクト金属含有層及び凹ませた前記導電性金属含有層をパターニングすることと、
を含む、請求項１２に記載の方法。
【請求項15】
前記コンタクト開口部がテーパ付き側壁を有し、前記誘電体材料層内に埋め込まれた前記下部コンタクト構造の前記下部分がテーパ付き側壁を有する、請求項１４に記載の方法。
【請求項16】
前記ＭＴＪピラーがボトムピンＭＴＪ構造である、請求項１２に記載の方法。
【請求項17】
前記ＭＴＪピラーがトップピンＭＴＪ構造である、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリセルに関し、より詳細には、１つのトランジスタ（１Ｔ）と１つの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスとを含むメモリセル、並びに、そのようなセルの製造方法に関する。
【背景技術】
【0002】
ＭＲＡＭは、磁気記憶素子によってデータを記憶する不揮発性ランダムアクセスメモリ技術である。これらの素子は、典型的には、薄い誘電体層（すなわち、トンネル障壁）で隔てられた、それぞれが磁化を保持できる２つの強磁性プレートで形成される。２つのプレートのうち一方は特定の極性に固定された永久磁性（すなわち、磁気基準層）であり、他方のプレートの磁化は、外部磁場に合わせて変化して、メモリを記憶することができる（すなわち、磁性フリー層）。このような構成は、磁気トンネル接合（ＭＴＪ）ピラーと呼ばれる。
【0003】
最先端の又はニューロモルフィックなコンピューティングシステムでは、ＭＲＡＭデバイスは、１つ又は複数のトランジスタを含むフロントエンドオブライン（ＦＥＯＬ）の上に位置するバックエンドオブライン（ＢＥＯＬ）に埋め込まれる。ＢＥＯＬに埋め込まれたＭＲＡＭデバイスからＦＥＯＬに存在するトランジスタまでの配線抵抗は高い。配線抵抗が高いことは、メモリ速度には不利である。
【0004】
そのため、ＭＲＡＭデバイスがトランジスタに接続された、配線抵抗が低いメモリセルを提供することが必要とされている。
【発明の概要】
【0005】
ＭＲＡＭデバイスのボトム電極がトランジスタのソース／ドレイン・コンタクト構造の一方に接続され、下部コンタクト構造がトランジスタのソース／ドレイン・コンタクト構造の他方に接続されたメモリセルが提供される。本発明の実施形態では、ＭＲＡＭデバイス及び下部コンタクト構造は、典型的な従来技術の構造のようにＢＥＯＬ内ではなく、ミドルオブライン（ＭＯＬ）内に存在する。さらに、ＭＲＡＭデバイスのボトム電極と、下部コンタクト構造の下部分とが、同じ誘電体材料（すなわち、ＭＯＬ誘電体材料）内に存在する。
【0006】
本発明の一態様では、配線抵抗が低いメモリセルが提供される。本発明の一態様において、メモリセルは、半導体フィンをまたぐゲート構造を含むＦＥＯＬレベルを含み、ゲート構造の両側にソース／ドレイン構造が配置され、各ソース／ドレイン構造上にソース／ドレイン・コンタクト構造が配置されている。ＭＯＬレベルは、ＦＥＯＬレベルの上に位置し、ＭＲＡＭデバイス及び下部コンタクト構造を含み、ＭＲＡＭデバイスのボトム電極は、ゲート構造の一方の側に位置するソース／ドレイン・コンタクト構造の一方に接触し、下部コンタクト構造は、ゲート構造の他方の側に位置するソース／ドレイン・コンタクト構造の他方に接触している。ＢＥＯＬレベルは、ＭＯＬレベルの上に位置し、下部コンタクト構造の表面に接触する第１の上部コンタクト構造と、ＭＲＡＭデバイスのトップ電極の表面に接触する第２の上部コンタクト構造とを含む。
【0007】
本発明の別の態様では、配線抵抗が低いメモリセルを形成する方法が提供される。一実施形態において、本方法は、半導体フィンをまたぐゲート構造を含むＦＥＯＬレベルを形成することを含み、ゲート構造の両側にソース／ドレイン構造が配置され、各ソース／ドレイン構造上にソース／ドレイン・コンタクト構造が配置されている。次に、ＦＥＯＬレベルの上に、ＭＯＬレベルの誘電体材料層が形成される。次いで、ＭＲＡＭデバイスのボトム電極が誘電体材料層内に形成され、ゲート構造の一方の側に位置するソース／ドレイン・コンタクト構造の一方に接触する。次に、ボトム電極の上方に、ＭＲＡＭデバイスの磁気トンネル接合（ＭＴＪ）ピラー及びトップ電極が形成される。次いで、ゲート構造の他方の側に位置するソース／ドレイン・コンタクト構造の他方に接触する下部コンタクト構造が形成され、下部コンタクト構造の下部分は、誘電体材料層に埋め込まれる。次に、ＭＯＬレベルの上方にバックエンドオブライン（ＢＥＯＬ）レベルが形成され、これは下部コンタクト構造の表面に接触する第１の上部コンタクト構造と、ＭＲＡＭデバイスのトップ電極の表面に接触する第２の上部コンタクト構造とを含む。
【図面の簡単な説明】
【0008】
【図1A】本明細書で説明する様々な断面を示す図であり、Ｘ－Ｘは半導体フィンの長手方向に沿った断面であり、Ｙ－Ｙは半導体フィンの隣接する対に垂直であるとともにそれらの間にあり、かつソース／ドレイン領域のうちの１つの中にある断面である。
【図1B】本発明の一実施形態で使用することができる例示的な構造のＸ－Ｘ断面図であり、この例示的な構造は、基板の表面から上方に延びる複数の半導体フィンと、各半導体フィンに対して垂直に配向し、その一部をまたぐ複数のゲート構造と、各ゲート構造に隣接して位置するソース／ドレイン構造と、各ソース／ドレイン構造上に存在するソース／ドレイン・コンタクト構造とを含む。
【図2A】複数のゲート構造のうちの第１のゲート構造のソース／ドレイン・コンタクト構造の一方に接触するボトム電極を形成した後の、図１Ｂの例示的な構造のＸ－Ｘ断面図であり、ボトム電極は誘電体材料層中に埋め込まれている。
【図6A】第１のゲート構造のソース／ドレイン・コンタクト構造の他方の表面を物理的に露出させるコンタクト開口部が形成された有機平坦化層（ＯＰＬ）を形成した後の、図５Ａの例示的な構造のＸ－Ｘ断面図である。
【発明を実施するための形態】
【0009】
以下、本発明の実施形態について、以下の考察及び図面を参照しながら、より詳細に説明する。図面は、説明のためにのみ提供され、そのため、図面は縮尺通りに描かれていないことに留意されたい。また、同様の要素及び対応する要素は、同様の参照数字によって参照されることに留意されたい。
【0010】
以下の説明では、本発明の様々な実施形態の理解を提供するために、特定の構造、コンポーネント、材料、寸法、処理ステップ及び技術など、多数の特定の詳細が示されている。しかしながら、当業者であれば、本発明の様々な実施形態は、これらの具体的な詳細なしに実施され得ることが理解されよう。他の例では、本発明を不明瞭にすることを避けるために、周知の構造又は処理ステップを詳細に説明していない。
【0011】
層、領域、又は基板としての要素が他の要素の「上」又は「上方」にあると言及されるとき、それは他の要素の上に直接あってもよく、又は介在する要素も存在してもよいことが理解されるであろう。対照的に、ある要素が他の要素の「上に直接」又は「上方に直接」あると言及されるとき、介在する要素は存在しない。また、ある要素が他の要素の「下」又は「下方」にあると言及されるとき、それは他の要素の下に直接あってもよく、又は介在する要素が存在してもよいことが理解されるであろう。対照的に、ある要素が他の要素の「下に直接」又は「下方に直接」にあると言及されるとき、介在する要素は存在しない。
【0012】
背景技術の項で述べた問題の解決策の１つは、ＭＲＡＭデバイスをＦＥＯＬとＢＥＯＬとの間に配置されたＭＯＬに移動させることである。こうした解決策は、実現が容易ではなく、上述した問題とは異なる問題を生じさせる。例えば、ＭＲＡＭデバイスのＭＴＪピラーを形成するために用いられるイオンビームエッチングは、ゲート構造もしくはソース／ドレイン・コンタクト構造又はその両方を損傷する可能性がある。また、厚いＦＥＯＬ誘電体材料が通常は必要とされ、そのことが、ソース／ドレイン・コンタクト構造の高さを著しく増大させ、ひいては、望ましくない高いソース／ドレイン・コンタクト抵抗をもたらすことになる。本発明の実施形態は、ＭＲＡＭデバイスのボトム電極がトランジスタのソース／ドレイン・コンタクト構造の一方に接続され、下部コンタクト構造がトランジスタのソース／ドレイン・コンタクト構造の他方に接続されたメモリセルを提供する。本発明のメモリセルでは、ＭＲＡＭデバイス及び下部コンタクト構造は、両方ともＭＯＬ内に存在する。また、本発明のメモリセルでは、ＭＲＡＭデバイスのボトム電極と、下部コンタクト構造の下部分とが、同じ誘電体材料（すなわち、ＭＯＬ誘電体材料）内に存在する。
【0013】
本発明を詳細に説明する前に、まず、これから説明する様々な断面を示す図である図１Ａを参照する。図１Ａにおいて、要素１６はゲート構造を指し、要素１２は半導体フィンを指し、要素２６はソース／ドレイン・コンタクト構造を指す。図示されているように、ゲート構造１６は、半導体フィン１２に対して垂直に配向されている。また、中央のゲート構造１６に対して、ソース／ドレイン・コンタクト構造２６がそのゲート構造１６の両側に配置されている。図１Ａにおいて、Ｘ－Ｘは、半導体フィン１２のうちの１つの長手方向に沿った断面であり、Ｙ－Ｙは、半導体フィンの隣接する対に垂直であるとともにそれらの間にあり、かつソース／ドレイン領域のうちの１つの中にある断面である。当業者に知られているように、第１のソース／ドレイン領域はゲート構造の一方の側（すなわち、第１の側）に位置し、第２のソース／ドレイン領域はゲート構造の他方の側（すなわち、第２の側）に位置し、第１の側は第２の側の反対側にある。
【0014】
ここで図１Ｂ～１Ｃを参照すると、本発明の一実施形態において使用することができる例示的な構造が示されている。図１Ｂ～１Ｃに示された例示的な構造は、ＦＥＯＬに存在するものであり、基板１０の表面から上方に延びる複数の半導体フィン１２と、各半導体フィン１２に対して垂直に配向し、その一部をまたぐ複数のゲート構造１６と、各ゲート構造１６に隣接して位置するソース／ドレイン構造２４と、各ソース／ドレイン構造２４上に存在するソース／ドレイン・コンタクト構造２６とを含む。
【0015】
図１Ｂに示されるように、各ゲート構造１６上にゲートキャップ２０が存在してもよく、各ゲート構造１６及び存在する場合には各ゲートキャップ２０の側壁上にゲートスペーサ１８が存在してもよい。図１Ｃに示されるように、本発明のいくつかの実施形態において、各ゲート構造１６の間に位置するソース／ドレイン構造２４は、合体させてもよい。また、図１Ｃに示すように、トレンチ絶縁構造１４が、各半導体フィン１２に横方向に隣接して存在してもよく、ＦＥＯＬ誘電体材料２２が、図示された実施形態では合体したソース／ドレイン構造２４及びソース／ドレイン・コンタクト構造２６に横方向に隣接していてもよい。
【0016】
図１Ｂ～１Ｃに示される例示的な構造は、当業者に周知のプロセスを利用して形成することができる。例えば、ゲート・ファースト・プロセス又はゲート・ラスト・プロセスを使用して、図１Ｂ～１Ｃに示された例示的な構造を形成することができる。本発明の方法を不明瞭にしないために、図１Ｂ～１Ｃに示された例示的な構造を形成するために使用されるプロセスに関する詳細は提示しない。
【0017】
本発明のいくつかの実施形態では、基板１０は、半導体特性を有する半導体材料で構成することができる。基板１０として使用できる例示的な半導体材料としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム合金（ＳｉＧｅ）、炭化シリコン（ＳｉＣ）、炭化シリコンゲルマニウム（ＳｉＧｅＣ）、ＩＩＩ－Ｖ族化合物半導体又はＩＩ－ＶＩ族化合物半導体が挙げられるが、それだけに限定されるものではない。ＩＩＩ－Ｖ族化合物半導体は、元素の周期律表のＩＩＩ族からの少なくとも１つの元素と、元素の周期律表のＶ族からの少なくとも１つの元素とを含む材料であり、ＩＩ－ＶＩ族化合物半導体は、元素の周期律表のＩＩＩ族からの少なくとも１つの元素と、元素の周期律表のＶＩ族からの少なくとも１つの元素とを含む材料である。
【0018】
本発明の他の実施形態では、基板１０は、例えば、二酸化シリコンや窒化ホウ素などの絶縁体で構成することができる。そうした実施形態では、基板１０を提供する絶縁体の下に、ハンドル基板（図示せず）を配置することができる。
【0019】
半導体フィン１２は、基板１０について上記で定義したのと同様の半導体材料で構成されている。いくつかの実施形態では、半導体フィン１２は、基板１０と組成が同じ半導体材料で構成される。他の実施形態では、半導体フィン１２は、基板１０とは組成が異なる半導体材料で構成される。
【0020】
本明細書において、「半導体フィン」とは、互いに平行な一対の垂直な側壁を含む半導体材料を指す。本明細書で使用する場合、ある表面が「垂直」であるとは、垂直面が存在し、その垂直面からその表面が、その表面の二乗平均粗さの平方根の３倍を超えて偏向しない場合をいう。一実施形態では、各半導体フィン１２は、２０ｎｍ～２００ｎｍの高さ、５ｎｍ～３０ｎｍの幅、及び２０ｎｍ～５０μｍの長さを有する。本明細書で述べた範囲を下回る、又は上回る、他の高さもしくは幅もしくは長さ又はそれらの組合せも、本発明で使用することができる。各半導体フィン１２は、その最も近い隣接する半導体フィン１２から２０ｎｍ～１００ｎｍのピッチだけ離間しており、ピッチは、１つの半導体フィンの１点から、隣接する半導体フィン上のちょうど同じ点まで測定される。また、各半導体フィン１２は、互いに平行に配向している。隣接する一対の半導体フィン１２の各々の間に、開口部又は間隙が存在する。
【0021】
半導体フィン１２は、ベース半導体基板の上部半導体材料部分をパターニングすることによって形成することができる。このようなパターニングは、例えば、リソグラフィ及びエッチング、又は側壁イメージ転写（ＳＩＴ：Ｓｉｄｅｗａｌｌ Ｉｍａｇｅ Ｔｒａｎｓｆｅｒ）プロセスを含むことができる。ベース半導体基板は、バルク半導体基板（すなわち、全体が少なくとも１つの半導体材料で構成された基板）であってもよく、又は上部半導体材料層、絶縁体材料、及びハンドル基板から構成されたセミコンダクタ・オン・インシュレータ（ＳＯＩ：Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。ベース半導体基板としてＳＯＩ基板を用いる場合、上部半導体材料層をパターニングして、ＳＯＩ基板の絶縁体材料から上方に延びる半導体フィン１２を設ける。
【0022】
トレンチ絶縁構造１４は、例えば二酸化シリコンなどのトレンチ誘電体材料で構成することができる。トレンチ絶縁構造１４は、各半導体フィン１２間に存在する間隙内にトレンチ誘電体材料を堆積させ、次いで堆積したトレンチ誘電体材料にエッチバック処理を施すことによって形成することができる。いくつかの実施形態では、トレンチ絶縁構造１４の形成は省略することができる。
【0023】
各ゲート構造１６は、図示しないゲート誘電体材料層と、同じく図示しないゲート導体層とを含む。各ゲート構造１６が、トランジスタのコンポーネントを形成する。いくつかの実施形態では、ゲート誘電体材料層は、全体がゲート導体層の下に配置される。他の実施形態では、ゲート誘電体材料層は、ゲート導体層の側壁及び底壁上に存在する。
【0024】
ゲート誘電体材料層は、例えば、酸化物、窒化物、もしくは酸窒化物又はその組合せなどのゲート誘電体材料で構成することができる。一例では、ゲート誘電体材料層を提供するゲート誘電体材料は、４．０より大きい誘電率を有する高ｋ材料とすることができる。すべての誘電率は、それに反する記載がない限り、真空中で測定される。例示的な高ｋ誘電体として、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、ＳｉＯＮ、ＳｉＮｘ、それらのシリケート、及びそれらの合金が挙げられるが、それらに限定されない。ｘの各値は独立して０．５～３であり、ｙの各値は独立して０～２である。いくつかの実施形態では、異なるゲート誘電体材料、例えば二酸化シリコン及び高ｋゲート誘電体を含む多層ゲート誘電体構造を形成して、ゲート誘電体材料層として使用することができる。ゲート誘電体材料層は、例えば、化学気相成長（ＣＶＤ）、プラズマ励起化学気相成長（ＰＥＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタリング、又は原子層堆積（ＡＬＤ）を含む任意の堆積プロセスによって形成することができる。本発明の一実施形態において、ゲート誘電体材料層を提供するゲート誘電体材料は、１ｎｍ～１０ｎｍの範囲の厚さを有することができる。ゲート誘電体材料層には、前述の厚さ範囲を下回る、又は上回る、他の厚さを使用することもできる。
【0025】
ゲート導体層は、ゲート導体材料で構成することができる。ゲート導体層を設ける際に用いられるゲート導体材料としては、例えば、ドープポリシリコン、元素金属（例えば、タングステン、チタン、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウム及び白金）、少なくとも２つの元素金属の合金、元素金属窒化物（例えば、窒化タングステン、窒化アルミニウム、及び窒化チタン）、金属シリサイド（例えば、タングステンシリサイド、ニッケルシリサイド、及びチタンシリサイド）、又はこれらの多層構造の組合せを挙げることができる。ゲート導体層は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタリング、又はＡＬＤを含む任意の堆積プロセスによって形成することができる。ゲート導体層は、２５ｎｍ～１５０ｎｍの厚さを有することができるが、他の厚さが可能であり、ゲート導体層の厚さとして使用することができる。
【0026】
存在する場合、ゲートキャップ２０は、例えば、二酸化シリコン、窒化シリコン、又は酸窒化シリコンなどのキャップゲート材料で構成される。ゲートキャップ２０は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタリング、又はＡＬＤなどの堆積プロセスを利用して形成することができる。ゲートキャップ２０は、１０ｎｍ～５０ｎｍの厚さを有することができるが、他の厚さが可能であり、ゲートキャップ２０の厚さとして使用することができる。
【0027】
ゲートスペーサ１８は、例えば、二酸化シリコン、窒化シリコン、酸窒化シリコンなどのゲートスペーサ誘電体材料で構成することができる。ゲートスペーサ１８は、ゲートキャップ２０を提供するゲートキャップ材料と組成が同じ、又は組成が異なるゲートスペーサ材料で構成することができる。ゲートスペーサ１８は、堆積プロセスとそれに続くスペーサ・エッチングによって形成することができる。
【0028】
ＦＥＯＬ誘電体材料２２は、例えば、二酸化シリコン、アンドープ・シリケートガラス（ＵＳＧ）、フルオロシリケートガラス（ＦＳＧ）、ボロホスホシリケートガラス（ＢＰＳＧ）、スピンオン低ｋ誘電体層、化学気相成長（ＣＶＤ）低ｋ誘電体層又はこれらの任意の組合せなどの、任意の誘電体材料で構成される。本明細書で使用される「低ｋ」という用語は、４．０未満の誘電率を有する誘電体材料を表す。別の実施形態では、ＦＥＯＬ誘電体材料２２として、スピンオンガラス（ＳＯＧ）、又はＳｉＬＫ（商標）などのスピンオン低ｋ誘電体材料などの自己平坦化材料を使用することができる。ＦＥＯＬ誘電体材料２２は、例えば、ＣＶＤ、ＰＥＣＶＤ、蒸着、又はスピンオンコーティングを含む堆積プロセスを利用して形成することができる。
【0029】
半導体フィン１２の露出面からエピタキシャル成長されるソース／ドレイン構造２４は、上記で定義した半導体材料とドーパントとで構成される。ソース／ドレイン構造２４を提供する半導体材料は、半導体フィン１２を提供する半導体材料と組成が同じであってもよく、組成が異なっていてもよい。ソース／ドレイン構造２４は、少なくとも１つのファセット面を有することができる。
【0030】
ソース／ドレイン構造２４内に存在するドーパントは、ｐ型ドーパント又はｎ型ドーパントのいずれであってもよい。用語「ｐ型」は、価電子の欠乏を生じさせる真性半導体への不純物の添加を意味する。シリコン含有半導体材料において、ｐ型ドーパント、すなわち不純物の例としては、ホウ素、アルミニウム、ガリウム及びインジウムが挙げられるが、これらに限定されない。「ｎ型」とは、自由電子に寄与する真性半導体への不純物の添加を意味する。シリコン含有半導体材料において、ｎ型ドーパント、すなわち不純物の例としては、アンチモン、ヒ素、及びリンが挙げられるが、これらに限定されない。本発明の一実施形態では、ソース／ドレイン構造２４内のｎ型又はｐ型ドーパントの濃度は、１×１０１８原子／ｃｍ３から１×１０２１原子／ｃｍ３まで範囲とすることができるが、１×１０２１原子／ｃｍ３を上回る、又は１×１０１８原子／ｃｍ３を下回るドーパント濃度も想定される。
【0031】
ソース／ドレイン・コンタクト構造２６は、典型的には、例えば、タングステンシリサイド、ニッケルシリサイド又は白金シリサイドなどの金属シリサイドで構成される。金属シリサイドは、従来の金属半導体合金形成プロセスを利用して形成することができる。ソース／ドレイン・コンタクト構造２６は、ＦＥＯＬ誘電体材料２２の最上部表面と共面である最上部表面を有することができる。金属シリサイドに加えて、ソース／ドレイン・コンタクト構造２６は、コンタクト金属又はコンタクト金属合金で構成することができる。コンタクト金属としては、銅、アルミニウム、タングステン、又はコバルトが挙げられる。ソース／ドレイン・コンタクト構造２６を提供するコンタクト金属又はコンタクト金属合金は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタリング、又はメッキなどの堆積プロセスで形成することができる。
【0032】
ここで図２Ａ～図２Ｂを参照すると、複数のゲート構造１６のうちの第１のゲート構造（すなわち、図２Ａに示す中央のゲート構造）のソース／ドレイン・コンタクト構造２６の一方に接触するボトム電極３０を形成した後の、図１Ｂ～図１Ｃの例示的な構造が示されており、ボトム電極３０は誘電体材料層２８に埋め込まれている。本明細書では、単一のボトム電極３０の形成について説明及び図示するが、複数のボトム電極３０を形成することができ、その各々が、特定のゲート構造１６のソース／ドレイン・コンタクト構造の一方に接触する。
【0033】
誘電体材料層２８は、例えば、上記で定義したような、二酸化シリコン、アンドープ・シリケートガラス（ＵＳＧ）、フルオロシリケートガラス（ＦＳＧ）、ボロホスホシリケートガラス（ＢＰＳＧ）、スピンオン低ｋ誘電体層、化学気相成長（ＣＶＤ）低ｋ誘電体層又はそれらの任意の組合せなどのＭＯＬ誘電体材料で構成される。別の実施形態では、スピンオンガラス（ＳＯＧ）、又はＳｉＬＫ（商標）などのスピンオン低ｋ誘電体材料などの自己平坦化材料を、ＭＯＬ誘電体材料として使用することができる。自己平坦化誘電体材料を誘電体材料層２８として使用することで、後続の平坦化ステップを実行する必要性を無くすことができる。一実施形態では、誘電体材料層２８は、例えば、ＣＶＤ、ＰＥＣＶＤ、蒸着、又はスピンオンコーティングを含む堆積プロセスを利用して形成することができる。いくつかの実施形態では、誘電体材料層２８の堆積の後に、平坦化プロセス（例えば、化学機械研磨（ＣＭＰ）又は研削）もしくはエッチバックプロセス又はその両方が行われる。誘電体材料層２８は、ＦＥＯＬ誘電体材料２２と組成が同じであってもよく、又は組成が異なっていてもよい。誘電体材料層２８は、その後のＭＴＪピラーの形成の際にゲート構造１６もしくはソース／ドレイン・コンタクト構造２６又はその両方への損傷が生じないように十分な厚さを有する。一例では、誘電体材料層２８は、２０ｎｍから１００ｎｍの厚さを有する。
【0034】
誘電体材料層２８を形成した後、複数のゲート構造１６のうちの第１のゲート構造（すなわち、図２Ａに示す中央のゲート構造）のソース／ドレイン・コンタクト構造２６の一方の表面を物理的に露出するために、誘電体材料層２８に開口部を形成する。開口部は、リソグラフィ及びエッチングによって形成することができる。開口部は、下にあるソース／ドレイン・コンタクト構造２６の臨界寸法（ＣＤ）よりも小さいＣＤを有する。さらに、誘電体材料層２８内に形成される開口部は、複数のゲート構造１６のうちの１つのゲート構造（すなわち、図２Ａに示す中央のゲート構造）に関連付けられたソース／ドレイン・コンタクト構造２６の一方の表面を物理的に露出する。開口部は、円筒形状を有するものとすることができる。
【0035】
次に、誘電体材料層２８に存在する開口部内に、ボトム電極３０を形成する。ボトム電極３０は、例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｃｏ、ＣｏＷＰ、ＣｏＮ、Ｗ、ＷＮ又はこれらの任意の組合せなどの導電性材料で構成することができる。ボトム電極３０は、例えば、スパッタリング、ＣＶＤ、又はＰＥＣＶＤなどの堆積プロセスによって形成することができる。ボトム電極３０を提供する導電性材料の堆積の後に、例えばＣＭＰ又は研削などの平坦化プロセスを行うことができる。
【0036】
ここで図３Ａ～図３Ｂを参照すると、誘電体材料層２８及び埋込みボトム電極３０上に多層磁気トンネル接合（ＭＴＪ）材料スタック３２を形成し、ＭＴＪ材料スタック３２上にトップ電極層４２を形成した後の図２Ａ～図２Ｂの例示的な構造が示されている。いくつかの実施形態において、図３Ａ～図３Ｂに示されるように、トップ電極層４２上にハードマスク層４４を形成してもよい。
【0037】
ＭＴＪ材料スタック３２は、少なくとも、磁性ピン層（magnetic pinned layer）、トンネル障壁層、及び磁性フリー層を含む。いくつかの実施形態において、図３Ａ～図３Ｂに示されるように、ＭＴＪ材料スタック３２は、下から上に向かって、磁性ピン層３６とトンネル障壁層３８、及び磁性フリー層４０を含む、ボトムピンＭＴＪ材料スタックである。また、ボトムピンＭＴＪ材料スタック内に随意の金属シード層３４が存在してもよい。ボトムピンＭＴＪ材料スタックは、磁性フリー層４０上に位置する非磁性スペーサ層（図示せず）、非磁性スペーサ層上に位置する第２の磁性フリー層（図示せず）、もしくは、磁性フリー層４０上もしくは第２の磁性フリー層上に位置するＭＴＪキャップ層（図示せず）、又はそれらの組合せを含んでいてもよい。
【0038】
他の実施形態（図示せず）では、ＭＴＪスタックは、下から上へ、磁性フリー層、トンネル障壁層、及び磁性ピン層を含む、トップピンＭＴＪ材料スタックであり、この実施形態では、要素３６及び４０の順序は、図３Ａ～３Ｂに示すものと逆である。そうした実施形態では、トップピンＭＴＪ材料スタックは、磁性フリー層の下に位置する随意の金属シード層、磁性フリー層上に位置する非磁性スペーサ層、非磁性スペーサ層上に位置する第２の磁性フリー層、もしくは、磁性ピン層上に位置するＭＴＪキャップ層、又はそれらの組合せを含んでいてもよい。
【0039】
ＭＴＪ材料スタック３２の様々な材料層は、例えば、スパッタリング、プラズマ励起原子層堆積（ＰＥＡＬＤ）、ＰＥＣＶＤ又はＰＶＤなど、１つ又は複数の堆積プロセスを利用して形成することができる。
【0040】
随意の金属シード層３４は、白金（Ｐｔ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）又はこれらの合金もしくは多層で構成することができる。一実施例では、随意の金属シード層３４は、白金（Ｐｔ）で構成される。
【0041】
磁性ピン層３６は、固定された磁化を有する。磁性ピン層３６は、高いスピン分極を示す１つ又は複数の金属を含む、金属又は金属合金（又はそのスタック）で構成することができる。代替的な実施形態において、磁性ピン層３６の形成のための例示的な金属は、鉄、ニッケル、コバルト、クロム、ホウ素、又はマンガンを含む。例示的な金属合金は、上記で例示された金属を含むことができる。別の実施形態では、磁性ピン層３６は、（１）上記の金属を用いた、金属もしくは金属合金又はその両方から形成された高スピン分極領域と（２）強い垂直磁気異方性（強ＰＭＡ）を示す１つ又は複数の材料で構築された領域とを有する多層配置とすることができる。使用できる強ＰＭＡの材料の例としては、コバルト、ニッケル、白金、パラジウム、イリジウム、又はルテニウムなどの金属が挙げられ、交互層として配置することができる。強ＰＭＡ領域は、強ＰＭＡを示す合金を含んでもよく、例示的な合金としては、コバルト－鉄－テルビウム、コバルト－鉄－ガドリニウム、コバルト－クロム－白金、コバルト－白金、コバルト－パラジウム、鉄－白金、もしくは鉄－パラジウム、又はそれらの組合せが挙げられる。合金は、交互層として配置することができる。一実施形態では、これらの材料及び領域の組合せを磁性ピン層３６として使用することもできる。
【0042】
トンネル障壁層３８は、絶縁体材料で構成され、適切なトンネル抵抗が得られるような厚さで形成される。トンネル障壁層３８の例示的な材料としては、酸化マグネシウム、酸化アルミニウム、及び酸化チタン、又は半導体もしくは低バンドギャップ絶縁体などの電気的トンネルコンダクタンスがより高い材料が挙げられる。
【0043】
磁性フリー層４０は、磁性ピン層３６の磁化方向に対して磁化方向を変更することができる磁性材料（又は磁性材料のスタック）で構成することができる。磁性フリー層４０の例示的な磁性材料としては、コバルト、鉄、コバルト－鉄合金、ニッケル、ニッケル－鉄合金、コバルト－鉄－ホウ素合金の合金もしくは多層又はその両方が挙げられる。
【0044】
存在する場合、非磁性金属スペーサ層は、非磁性金属又は金属合金で構成され、そこを通して磁気情報を伝達することを可能にし、また、２つの磁性フリー層を磁気的に結合させて、平衡状態で第１及び第２の磁性フリー層が常に平行であるようにする。非磁性金属スペーサ層は、第１の磁性フリー層と第２の磁性フリー層との間のスピントルクの切り替えを可能にする。
【0045】
存在する場合、第２の磁性フリー層は、磁性フリー層４０について上述した磁性材料のうちの１つを含むことができる。一実施形態では、第２の磁性フリー層は、磁性フリー層４０と同じ磁性材料で構成される。別の実施形態では、第２の磁性フリー層は、磁性フリー層４０とは組成が異なる磁性材料で構成される。
【0046】
存在する場合、ＭＴＪキャップ層は、Ｎｂ、ＮｂＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、Ｍｏ、Ｃｒ、Ｖ、Ｐｄ、Ｐｔ、Ｒｈ、Ｓｃ、Ａｌ又は他の高融点金属もしくは導電性金属窒化物で構成することができる。ＭＴＪキャップ層は、２ｎｍ～２５ｎｍの厚さを有することができるが、他の厚さも可能であり、ＭＴＪキャップ層の厚さとして本発明で使用することができる。
【0047】
トップ電極層４２は、例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｃｏ、ＣｏＷＰ、ＣｏＮ、Ｗ、ＷＮ又はこれらの任意の組合せなどの導電性材料で構成することができる。トップ電極層４２を提供する導電性材料は、ボトム電極３０を提供する導電性材料と組成が同じであってもよく、組成が異なっていてもよい。本発明の実施形態において、トップ電極層４２は、１００ｎｍ～５００ｎｍの厚さを有することができるが、他の厚さも可能であり、トップ電極層４２の厚さとして使用することができる。トップ電極層４２は、例えば、スパッタリング、ＰＥＡＬＤ、ＰＥＣＶＤ又はＰＶＤなどの堆積プロセスによって形成することができる。
【0048】
上述したように、トップ電極層４２の上にハードマスク層４４を形成することができる。ハードマスク層４４は、例えば、二酸化シリコン、窒化シリコン、もしくは酸窒化シリコン又はそれらの組合せを含む任意のハードマスク材料で構成される。ハードマスク層４４は、例えば、ＰＥＡＬＤ、ＰＥＣＶＤ又はＰＶＤなどの堆積プロセスを利用して形成することができる。ハードマスク層４４は、１０ｎｍ～５０ｎｍの厚さを有することができるが、他の厚さも可能であり、ハードマスク層４４の厚さとして使用することができる。
【0049】
ここで図４Ａ～図４Ｂを参照すると、トップ電極層４２及びＭＴＪスタック材料３２をパターニングして、少なくとも埋込みボトム電極３０上にトップ電極４２Ｐ及びＭＴＪピラー３２Ｐをそれぞれ設けた後の図３Ａ～図３Ｂの例示的な構造が示されている。ハードマスク層４４が存在する実施形態では、この時点でハードマスク層４４をパターニングして、トップ電極４２Ｐ上にハードマスク４４Ｐを設ける。
【0050】
随意のハードマスク層４４、トップ電極層４２及びＭＴＪ材料スタック３２のパターニングは、イオンビームエッチ（ＩＢＥ）プロセスを含む。いくつかの実施形態では、図４Ａに示されるように、誘電体材料層２８の上部分は、このパターニングステップ中に除去され、すなわち凹みが形成される。そうした実施形態では、誘電体材料層２８のメサ部分２８Ｍが形成される。誘電体材料層２８のメサ部分２８Ｍは、誘電体材料層２８の凹部分よりも上方に位置する最上面を有する。本発明の実施形態において、メサ部分２８Ｍを含む誘電体材料層２８は、誘電体材料層２８の凹部分よりも厚い。誘電体材料層２８の厚さゆえに、下にあるゲート構造１６もしくはソース／ドレイン・コンタクト構造２６又はその両方への損傷は生じない。図４Ａに示されるように、ＭＴＪピラー３２Ｐは、誘電体材料層２８のメサ部分２８Ｍ上に位置する。
【0051】
ＭＴＪ材料スタック３２の残留部分、すなわちパターニングされていない部分は、ＭＴＪピラー３２Ｐを提供する。一例では、図４Ａに示すように、ＭＴＪピラー３２Ｐは、ボトムピンＭＴＪ構造であり、下から上に、金属シード層部分３４Ｐ（すなわち、金属シード層３４の残りのエッチングされていない部分）、磁気ピン層部分３６Ｐ（すなわち、磁性ピン層３６の残りのエッチングされていない部分）、トンネル障壁層部分３８Ｐ（すなわち、トンネル障壁層３８の残りのエッチングされていない部分）、及び磁性フリー層部分４０Ｐ（すなわち、磁性フリー層４０の残りのエッチングされていない部分）を含む。別の例（図示せず）では、ＭＴＪピラー３２Ｐは、トップピンＭＴＪ構造であり、下から上へ、磁性フリー層部分４０Ｐ、トンネル障壁層部分３８Ｐ、及び磁性ピン層部分３６Ｐを含む。いずれの実施形態（ボトムピンＭＴＪ構造又はトップピンＭＴＪ構造）においても、ＭＴＪピラー３２Ｐは、ＭＴＪ材料スタック３２内に存在する他の任意の層の残留部分を含むことができる。
【0052】
ＭＴＪピラー３２Ｐ、トップ電極４２Ｐ、及び、存在する場合にはハードマスク４４Ｐは、円筒形とすることができるが、他の非対称形状も可能であり、ＭＴＪピラー３２Ｐ、トップ電極４２Ｐ、及び、存在する場合にはハードマスク４４Ｐの形状として本発明の実施形態において使用することができる。ＭＴＪピラー３２Ｐの側壁へのボトム電極３０の金属粒子の望ましくない再スパッタリングを回避するために、ＭＴＪピラー３２Ｐ、トップ電極４２Ｐ、及び存在する場合にはハードマスク４４ＰのＣＤは、ボトム電極３０のＣＤと等しいか、又はそれよりも大きくなるようにする。
【0053】
典型的には、ＭＴＪピラー３２Ｐ、トップ電極４２Ｐ、及び存在する場合にはハードマスク４４Ｐは、互いに垂直方向に位置合わせされた最外部側壁を有する。誘電体材料層２８のメサ部分２８Ｍが形成される実施形態では、ＭＴＪピラー３２Ｐ、トップ電極４２Ｐ、及び、存在する場合にはハードマスク４４Ｐは、誘電体材料層２８のメサ部分２８Ｍの最外部側壁に垂直方向に位置合わせされた最外部側壁を有する。
【0054】
ここで図５Ａ～図５Ｂを参照すると、ＭＴＪピラー３２Ｐ、トップ電極４２Ｐ、及び存在する場合にはハードマスク４４Ｐに横方向に隣接する誘電体材料スペーサ４６を形成した後の図４Ａ～図４Ｂの例示的な構造が示されている。誘電体材料スペーサ４６は、ＭＴＪピラー３２Ｐ、トップ電極４２Ｐ、及び存在する場合にはハードマスク４４Ｐを封入し、包囲する。いくつかの実施形態において、図５Ａに示されるように、誘電体材料スペーサ４６の下部分は、誘電体材料層２８のメサ部分２８Ｍの側壁に沿って存在する。そうした実施形態では、誘電体材料層２８のメサ部分２８Ｍは、誘電体材料スペーサ４６の下部分によって封入され、包囲される。
【0055】
誘電体材料スペーサ４６は、誘電体材料層２８及びハードマスク層４４とは組成が異なる誘電体材料で構成される。誘電体材料スペーサ４６を提供する誘電体材料は、ＭＴＪピラー３２Ｐ及びトップ電極４２Ｐにパシベーションを提供することができる。一実施形態では、誘電体材料スペーサ４６は、窒化シリコンで構成される。別の実施形態では、誘電体材料スペーサ４６は、シリコン、炭素及び水素の原子を含む誘電体材料で構成することができる。いくつかの実施形態では、炭素及び水素の原子に加えて、誘電体材料スペーサ４６は、窒素及び酸素のうちの少なくとも一方の原子を含むことができる。他の実施形態では、シリコン、窒素、炭素、及び水素の原子に加えて、誘電体材料スペーサ４６は、ホウ素の原子を含むことができる。一例では、誘電体材料スペーサ４６は、シリコン、炭素、水素、窒素、及び酸素の原子を含むｎＢＬＯＫ誘電体材料で構成することができる。代替的な例では、誘電体材料スペーサ４６は、シリコン、ホウ素、炭素、水素、及び窒素の原子を含むＳｉＢＣＮ誘電体材料で構成することができる。
【0056】
誘電体材料スペーサ４６は、例えばＣＶＤ又はＰＥＣＶＤなどの堆積と、それに続く例えば反応性イオンエッチング（ＲＩＥ）などのスペーサ・エッチングによって形成することができる。誘電体材料スペーサ４６は、ハードマスク４４Ｐの最上部表面、又はハードマスク４４Ｐが省略された場合にはトップ電極４２Ｐの最上部表面のいずれかと共面である最上部表面を有することができる。
【0057】
ここで図６Ａ～６Ｂを参照すると、第１のゲート構造（すなわち、図６Ａに示される中央のゲート構造）のソース／ドレイン・コンタクト構造２６の他方の表面を物理的に露出させるコンタクト開口部５２が形成された有機平坦化層（ＯＰＬ）５０を形成した後の、図５Ａ～図５Ｄの例示的な構造が示されている。本発明の実施形態において、ボトム電極３０は、ゲート構造１６の一方の側に位置するソース／ドレイン・コンタクト構造２６に接触しており、コンタクト開口部５２は、同じゲート構造１６の反対側に位置するソース／ドレイン・コンタクト構造２６を物理的に露出させる。
【0058】
ＯＰＬ５０は、ポリアクリレート樹脂、エポキシ樹脂、フェノール樹脂、ポリアミド樹脂、ポリイミド樹脂、不飽和ポリエステル樹脂、ポリフェニルエーテル樹脂、ポリフェニレンスルフィド樹脂、又はベンゾシクロブテン（ＢＣＢ）を含むことができる、有機ポリマーで構成される。ＯＰＬは、例えば、ＣＶＤ、ＰＥＣＶＤ、又はスピンオンコーティングなどの堆積プロセスを利用して形成することができる。ＯＰＬ５０は、ハードマスク４４Ｐの最上部表面よりも上方に、又は、ハードマスク４４Ｐが省略された場合にはトップ電極４２Ｐの最上部表面よりも上方に延びる高さを有する。
【0059】
コンタクト開口部５２は、リソグラフィ及びエッチングにより形成することができる。ＯＰＬ５０と誘電体材料層２８との間のエッチング選択性の差に起因して、誘電体材料層２８内に存在するコンタクト開口部５２は、図６Ａ及び図６Ｂに示すように、テーパ付き側壁（すなわち、上から下に測定したときに内向きにテーパ付きの側壁）を有することができる。いくつかの実施形態では、コンタクト開口部５２は、ボトム電極３０を埋め込んだ誘電体材料層２８のメサ部分２８Ｍに横方向に隣接する誘電体材料層２８の凹部分に配置される。
【0060】
【0061】
ここで図８Ａ～図８Ｂを参照すると、導電性金属含有層５４及びコンタクト金属含有層５６を形成した後の図７Ａ～図７Ｂの例示的な構造が示されている。いくつかの実施形態では、導電性金属含有層５４は省略することができる。
【0062】
導電性金属含有層５４は、誘電体材料層２８に形成されたコンタクト開口部５２内を含めて、図７Ａ～図７Ｂに示す例示的な構造のすべての物理的に露出した表面上に形成される連続層である。導電性金属含有層５４は、例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、又はＷＮなどの導電性ライナ材料で構成される。いくつかの実施形態では、導電性金属含有層５４は、導電性ライナ材料の材料スタックを含んでもよい。一例では、導電性ライナ材料は、Ｔａ／ＴａＮのスタックで構成することができる。導電性金属含有層５４は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、又はスパッタリングなどの堆積プロセスを利用して形成することができる。導電性金属含有層５４は、１ｎｍ～１５ｎｍの厚さを有することができるが、導電性金属含有層５４の他の厚さも可能であり、本発明の実施形態において導電性金属含有層５４の厚さとして使用することができる。
【0063】
コンタクト金属含有層５６は、サブトラクティブエッチングに適した任意のコンタクト金属又はコンタクト金属合金を含む。そのようなサブトラクティブエッチングに適したな材料の例としては、ルテニウム（Ｒｕ）、アルミニウム（Ａｌ）又はパラジウム（Ｐｄ）が挙げられるが、これらに限定されない。典型的には、コンタクト金属含有層５６は、導電性金属含有層５４とは組成が異なる。コンタクト金属含有層５６は、例えば、ＣＶＤ、ＰＥＣＶＤ、メッキ、又はスパッタリングなどの堆積プロセスを利用して形成することができる。コンタクト金属含有層５６は、導電性金属含有層５４の全体の上に存在する連続層である。導電性金属含有層５４が省略された実施形態では、コンタクト金属含有層５６は、誘電体材料層２８に形成されたコンタクト開口部５２内を含めて、図７Ａ～７Ｂに示す例示的な構造のすべての物理的に露出した表面上に形成される連続層である。図示されるように、コンタクト金属含有層５６の下部分は、ボトム電極３０も含む誘電体材料層２８内に存在する、コンタクト開口部５２内に存在する。コンタクト開口部５２内に存在するコンタクト金属含有層５６の下部分は、上述したように、内側に向かってテーパ付きの側壁を有することができる。
【0064】
ここで図９Ａ～図９Ｂを参照すると、コンタクト金属含有層５６及び導電性金属含有層５４の両方を凹ませた後の図８Ａ～８Ｂの例示的な構造が示されており、導電性金属含有層５４が省略された場合は、コンタクト金属含有層５６のみを凹ませる。凹ませること（recessing）は、まずコンタクト金属含有層５６を平坦化し、次にリセスエッチングを行うことを含むことができる。残ったコンタクト金属含有層５６を凹部コンタクト金属含有層５６Ｒと呼ぶことができ、残った導電性金属含有層５４を凹部導電性金属含有層５４Ｒと呼ぶことができる。凹部コンタクト金属含有層５６Ｒ及び凹部導電性金属含有層５４Ｒは、互いに共面である最上部表面を有する。凹部コンタクト金属含有層５６Ｒ及び凹部導電性金属含有層４５Ｒの最上部表面は、少なくともトップ電極４２Ｐの最上部表面よりも下方に位置する。
【0065】
ここで図１０Ａ～図１０Ｂを参照すると、凹部コンタクト金属含有層５６Ｒ及び凹部導電性金属含有層５４Ｒ上にハードマスクキャップ５８を形成した後の図９Ａ～図９Ｂの例示的な構造が示されている。ハードマスクキャップ５８は、任意のハードマスク材料を含み、トップ電極４２Ｐ上に存在するハードマスク４４Ｐ及び誘電体材料スペーサ４６とは組成が異なる。ハードマスクキャップ５８は、堆積プロセスと、それに続く、例えばＣＭＰのような平坦化プロセスによって形成することができる。ハードマスクキャップ５８は、典型的には誘電体材料スペーサ４６の最上部表面と共面である最上部表面を有する。
【0066】
ここで図１１Ａ－図１１Ｂを参照すると、別のＯＰＬ６０Ｐを形成し、次いでソース／ドレイン領域に存在する（すなわち、図１１Ｂに示すように断面Ｙ－Ｙに沿った）別のＯＰＬ６０Ｐ、ハードマスク５８、凹部コンタクト金属含有層５６Ｒ及び凹部導電性金属含有層５４Ｒをパターニングした後の図１０Ａ－図１０Ｂの例示的な構造が示されている。別のＯＰＬ６０Ｐは、ＯＰＬ５０について上述した材料のうちの１つで構成することができ、ＯＰＬ６０Ｐは、ＯＰＬ５０の形成について上述した堆積プロセスのうちの１つを利用して形成することができる。
【0067】
パターニングは、リソグラフィ及びエッチングによって行うことができる。ハードマスク５８の各残留（すなわち、エッチングされていない）部分は、パターン化ハードマスクキャップ５８Ｐと呼ぶことができ、凹部コンタクト金属含有層５６Ｒの各残留（すなわち、エッチングされていない）部分は、下部コンタクト構造５６Ｓと呼ぶことができ、凹部導電性金属含有層５４Ｒの各残留（すなわち、エッチングされていない）部分は、本明細書では導電性金属含有ライナ５４Ｌと呼ぶことができる。図１２Ｂにおいて、誘電体材料層２８に存在するコンタクト開口部５２内に存在しない下部構造５６Ｓは、ダミー構造を表し、電気接続には利用されない。図１２Ｂで分かるように、パターン化ハードマスクキャップ５８Ｐ及び下部コンタクト構造５６Ｓを含むパターニングされた構造は、テーパ付き側壁（この場合、テーパは上から下に向かって外向き）を有することができる。
【0068】
図１１Ａでは、コンタクト開口部５２内に存在する下部コンタクト構造５６Ｓの下部分及びボトム電極３０の全体が誘電体材料層２８に位置している。注目すべきは、ボトム電極３０は、その全体が、メサ部分２８Ｍを含む誘電体材料層２８内に位置しており、一方、コンタクト開口部５２内に存在する下部コンタクト構造５６Ｓの下部分は、その全体が誘電体材料層２８の凹部内に位置しており、メサ部分２８Ｍを含む誘電体材料層２８は、誘電体材料層２８の凹部を上回る高さ（すなわち垂直厚さ）を有していることである。
【0069】
ここで図１２Ａ～図１２Ｂを参照すると、別のＯＰＬ６０Ｐを除去した後の図１１Ａ～図１１Ｂの例示的な構造が示されている。別のＯＰＬ６０Ｐは、例えばアッシングなど、任意の材料除去プロセスを利用して除去することができる。
【0070】
ここで図１３Ａ～図１３Ｂを参照すると、低ｋ誘電体充填材料６２を形成し、低ｋ誘電体充填材料６２を平坦化した後の図１２Ａ～図１２Ｂの例示的な構造が示されている。用語「低ｋ」は、上記で定義された意味を有し、すなわち、４．０未満の誘電率を有する誘電体材料である。いくつかの実施形態では、低ｋ誘電体充填材料６２は、Ｓｉベースの誘電体材料を含む。Ｓｉベースの誘電体材料は、シリカベース（例えば、ＳｉＯＣＨ）又はシルセスキオキサン（ＳＳＱ）ベース（例えば、水素－ＳＳＱ又はメチル－ＳＳＱ）のいずれかとすることができる。例えば非Ｓｉベースの誘電体材料（すなわち、ポリマー又はアモルファス炭素）など、他の低誘電体を低ｋ誘電体充填材料６２として使用することができる。低ｋ誘電体充填材料６２は、例えば、ＣＶＤ、ＰＥＣＶＤ、又はスピンオンコーティングなどの堆積プロセスを利用して形成することができる。堆積された低ｋ誘電体充填材料６２の平坦化は、ＣＭＰ又は研削によって行うことができる。平坦化後、低ｋ誘電体充填材料６２は、各パターン化ハードマスクキャップ５８Ｐの最上部表面と共面である最上部表面を有する。誘電体充填材料６２及び誘電体材料層２８は、ＭＯＬに存在する。
【0071】
ここで図１４Ａ～図１４Ｂを参照すると、上部コンタクト構造（６６Ｘ、６６Ｙ）が形成されたＢＥＯＬ誘電体材料層６４を形成した後の図１３Ａ～図１３Ｂの例示的な構造が示されている。ＢＥＯＬ誘電体材料層６４は、誘電体材料層２８について上述した誘電体材料のうちの１つを含むことができる。ＢＥＯＬ誘電体材料層６４は、例えば、ＣＶＤ、ＰＥＣＶＤ又はスピンオンコーティングなどの堆積プロセスを利用して形成することができる。
【0072】
上部コンタクト構造（６６Ｘ、６６Ｙ）は、ＢＥＯＬ誘電体材料層６４内に一対のコンタクト開口部を形成することによって形成され、コンタクト開口部の一方は、ソース／ドレイン構造２６に接触する下部コンタクト構造５６Ｓの表面まで延び、他方のコンタクト開口部は、トップ電極４４Ｐの表面まで延びている。一対のコンタクト開口部は、リソグラフィ及びエッチングによって形成することができる。次いで、各コンタクト開口部は、コンタクト金属又はコンタクト金属合金で充填される。例示的なコンタクト金属は、銅、アルミニウム又はタングステンを含む。例示的なコンタクト金属合金は、銅アルミニウム合金である。
【0073】
図示されているように、第１の上部コンタクト構造６６Ｘは、ソース／ドレイン・コンタクト構造２６の一方の表面に接触する下部コンタクト構造５６Ｓの表面に接触し、他方、第２の上部コンタクト構造６６Ｙは、ＭＴＪピラー３２Ｐ上に位置するトップ電極４２Ｐの表面に接触している。
【0074】
図１４Ａ～図１４Ｂは、本発明によるメモリセル（すなわち、１Ｔ１Ｍ）を示す。メモリセルは、半導体フィン１２をまたぐゲート構造（中央のゲート構造１６）を含むＦＥＯＬを含み、ゲート構造１６の両側にソース／ドレイン構造２４が配置され、各ソース／ドレイン構造２４上にソース／ドレイン・コンタクト構造２６が配置されている。ＭＯＬレベルは、ＦＥＯＬレベルの上方に位置し、ＭＲＡＭデバイス（ボトム電極３０、ＭＴＪピラー３２Ｐ、及びトップ電極４２Ｐを含む）及び下部コンタクト構造５６Ｓを含み、ＭＲＡＭデバイスのボトム電極３０は、ソース／ドレイン・コンタクト構造の一方（すなわち、中間ゲート構造１６の右側にあるソース／ドレイン・コンタクト構造２６）に接触し、下部コンタクト構造５６Ｓは、ゲート構造１６の他方の側にある他方のソース／ドレイン・コンタクト構造（すなわち、中央のゲート構造１６の左側にあるソース／ドレイン・コンタクト構造２６）に接触している。ＢＥＯＬレベルは、ＭＯＬレベルの上方に位置し、下部コンタクト構造５６Ｓの表面に接触する第１の上部コンタクト構造６６Ｘと、ＭＲＡＭデバイスのトップ電極４２Ｐの表面に接触する第２の上部コンタクト構造６６Ｙとを含む。このようなメモリセルは、配線抵抗が低く、したがってメモリ速度が速い。
【0075】
本発明を、その好ましい実施形態に関して特に示し、説明してきたが、本発明の範囲から逸脱することなく、形態及び詳細における前述の変更及び他の変更を行うことができることは、当業者によって理解されるであろう。したがって、本発明は、説明及び図示されたそのままの形態及び詳細に限定されるものではなく、添付の特許請求の範囲内に入ることが意図される。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】