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メモリセルに関し、より詳細には、１つのトランジスタ（１Ｔ）と１つの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスとを含むメモリセル、並びに、そのようなセルの製造方法

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1A】 本明細書で説明する様々な断面を示す図であり、Ｘ－Ｘは半導体フィンの長手方向に沿った断面であり、Ｙ－Ｙは半導体フィンの隣接する対に垂直であるとともにそれらの間にあり、かつソース／ドレイン領域のうちの１つの中にある断面である。
【図1B】 本発明の一実施形態で使用することができる例示的な構造のＸ－Ｘ断面図であり、この例示的な構造は、基板の表面から上方に延びる複数の半導体フィンと、各半導体フィンに対して垂直に配向し、その一部をまたぐ複数のゲート構造と、各ゲート構造に隣接して位置するソース／ドレイン構造と、各ソース／ドレイン構造上に存在するソース／ドレイン・コンタクト構造とを含む。
【図1C】 図１Ｂに示す例示的な構造のＹ－Ｙ断面図である。
【図2A】 複数のゲート構造のうちの第１のゲート構造のソース／ドレイン・コンタクト構造の一方に接触するボトム電極を形成した後の、図１Ｂの例示的な構造のＸ－Ｘ断面図であり、ボトム電極は誘電体材料層中に埋め込まれている。
【図2B】 図２Ａに示す例示的な構造のＹ－Ｙ断面図である。
【図3A】 誘電体材料層及び埋込みボトム電極上に多層磁気トンネル接合（ＭＴＪ）材料スタックを形成し、ＭＴＪ材料スタック上にトップ電極層を形成した後の、図２Ａの例示的な構造のＸ－Ｘ断面図である。
【図3B】 図３Ａに示す例示的な構造のＹ－Ｙ断面図である。
【図4A】 トップ電極層及びＭＴＪ材料スタックをパターニングして、少なくとも埋込みボトム電極上にトップ電極及びＭＴＪピラーをそれぞれ設けた後の、図３Ａの例示的な構造のＸ－Ｘ断面図である。
【図4B】 図４Ａに示す例示的な構造のＹ－Ｙ断面図である。
【図5A】 ＭＴＪピラー及びトップ電極に横方向に隣接する誘電体材料スペーサを形成した後の、図４Ａの例示的な構造のＸ－Ｘ断面図である。
【図5B】 図５Ａに示す例示的な構造のＹ－Ｙ断面図である。
【図6A】 第１のゲート構造のソース／ドレイン・コンタクト構造の他方の表面を物理的に露出させるコンタクト開口部が形成された有機平坦化層（ＯＰＬ）を形成した後の、図５Ａの例示的な構造のＸ－Ｘ断面図である。
【図6B】 図６Ａに示す例示的な構造のＹ－Ｙ断面図である。
【図7A】 ＯＰＬを除去した後の、図６Ａの例示的な構造のＸ－Ｘ断面図である。
【図7B】 図７Ａに示す例示的な構造のＹ－Ｙ断面図である。
【図8A】 導電性金属含有層及びコンタクト金属含有層を形成した後の、図７Ａの例示的な構造のＸ－Ｘ断面図である。
【図8B】 図８Ａに示す例示的な構造のＹ－Ｙ断面図である。
【図9A】 コンタクト金属含有層及び導電性金属含有層の両方を凹ませた後の、図８Ａの例示的な構造のＸ－Ｘ断面図である。
【図9B】 図９Ａに示す例示的な構造のＹ－Ｙ断面図である。
【図10A】 凹部コンタクト金属含有層及び凹部導電性金属含有層上にハードマスクキャップを形成した後の、図９Ａの例示的な構造のＸ－Ｘ断面図である。
【図10B】 図１０Ａに示す例示的な構造のＹ－Ｙ断面図である。
【図11A】 別のＯＰＬを形成し、次いでソース／ドレイン領域に存在する別のＯＰＬ、ハードマスク、凹部コンタクト金属含有層及び凹部導電性金属含有層をパターニングした後の、図１０Ａの例示的な構造の断面図である。
【図11B】 図１１Ａに示す例示的な構造のＹ－Ｙ断面図である。
【図12A】 別のＯＰＬを除去した後の、図１１Ａの例示的な構造のＸ－Ｘ断面図である。
【図12B】 図１２Ａに示す例示的な構造のＹ－Ｙ断面図である。
【図13A】 低ｋ誘電率充填材料を形成し、低ｋ誘電率充填材料を平坦化した後の、図１２Ａの例示的な構造のＸ－Ｘ断面図である。
【図13B】 図１３Ａに示す例示的な構造のＹ－Ｙ断面図である。
【図14A】 上部コンタクト構造が形成されたＢＥＯＬ誘電体材料層を形成した後の、図１３Ａの例示的な構造のＸ－Ｘ断面図である。
【図14B】 図１４Ａに示す例示的な構造のＹ－Ｙ断面図である。

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