特許 7605697 演算装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-16

(45)【発行日】2024-12-24

(54)【発明の名称】演算装置

(51)【国際特許分類】

   G05B 9/03 20060101AFI20241217BHJP

   G06F 11/16 20060101ALI20241217BHJP

   B61L 19/06 20060101ALN20241217BHJP

   B61L 27/00 20220101ALN20241217BHJP

   B61L 7/08 20060101ALN20241217BHJP

【ＦＩ】

G05B9/03

G06F11/16 629

B61L19/06

B61L27/00

B61L7/08

【請求項の数】 4

(21)【出願番号】P 2021092236

(22)【出願日】2021-06-01

(65)【公開番号】P2022184410

(43)【公開日】2022-12-13

【審査請求日】2023-10-13

(73)【特許権者】

【識別番号】000005108

【氏名又は名称】株式会社日立製作所

(74)【代理人】

【識別番号】110000062

【氏名又は名称】弁理士法人第一国際特許事務所

(72)【発明者】

【氏名】大森 尉久

【審査官】田中 成彦

(56)【参考文献】

【文献】特開平０６－１６１７９８（ＪＰ，Ａ）

【文献】特開昭５８－２２５４３２（ＪＰ，Ａ）

【文献】特開２０１５－１８５０５４（ＪＰ，Ａ）

【文献】米国特許第０６２６３４５２（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｂ ９／０２ － ９／０３

Ｇ０６Ｆ １１／１６ － １１／２０

Ｂ６１Ｌ １９／０６

Ｂ６１Ｌ ２７／００

Ｂ６１Ｌ ７／０８

(57)【特許請求の範囲】

【請求項1】

複数の系の回路と、比較器とを備え、
前記複数の系の回路は、それぞれ、入力データを受信する入力部と、前記入力部からの入力データに対して信号処理を行う処理部と、メモリとを有し、
前記比較器は、それぞれの系の回路における前記処理部の処理が互いに一致しているか否かを比較し、いずれかの系の回路における処理部の処理が遅れている場合は、それ以外の系の処理部の処理を遅らせることで各系の処理部の処理のタイミングを合わせ、
前記比較器は、それぞれの系の回路における前記メモリからアクセス不可能な状態を示すビジー状態とアクセス可能な状態を示すレディー状態の情報を含むメモリステータス信号を入力し、前記メモリステータス信号が回路ごとでビジー状態とレディー状態が異なる場合は、レディー状態の方の回路の処理部を停止するためのウエイト信号を送り、前記メモリステータス信号の状態がいずれもレディー状態になった場合は、前記ウエイト信号の送信を停止することを特徴とする演算装置。

【請求項2】

請求項１に記載の演算装置において、
前記比較器は、前記入力部からの入力部ステータス信号に基づき、前記処理部の処理が遅れているか否かを判定することを特徴とする演算装置。

【請求項3】

請求項１または請求項２に記載の演算装置において、
前記複数の系の回路は、それぞれ、レジスタを有し、
前記比較器は、前記レジスタからのレジスタステータス信号に基づき、前記処理部の処理が遅れているか否かを判定することを特徴とする演算装置。

【請求項4】

請求項１から請求項３のいずれか一項に記載の演算装置において、
複数の系は２つの系で構成され、前記比較器は、前記２つの系の処理部を比較することを特徴とする演算装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、演算装置に関し、特に、鉄道保安装置のような、安全に現場機器を制御する保安装置等に用いる演算装置に関する。

【背景技術】

【0002】

信号灯や転てつ機を制御する鉄道保安装置では、装置の故障が重大事故につながる可能性がある。従って、鉄道保安装置では装置が故障した場合においても、装置全体を安全側に制御するフェールセーフによる構成が不可欠となる。ここで、「フェールセーフ」とは、部品等の故障により、重大事故を招くような危険側制御とならないことをいう。危険側制御にならないようにするため、故障を確実に検出する回路を付加することにより、安全側制御となるような構成としている。

【0003】

フェールセーフによく用いられる構成としては、複数のプロセッサで同一処理を行い各プロセッサの処理結果を比較照合する多重系に構成とするものである。このことで１つの系で回路や部品に異常が起きた場合、別な系との違いにより故障を検知する。

【0004】

例えば、特許文献１には、複数のプロセッサで同一処理を行い、すべてのプロセッサの処理結果を比較照合し、比較照合結果が同一の場合に処理は正当と診断する動作比較装置が記載されている。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２００４－２３４１４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

一般的なマイコン回路ではプログラムを保存したり演算動作させたりするためのワーク領域として使用するメモリや外部との通信などデータ入出力を行うためのＩＯ等いろいろなインターフェースを持つものが殆どである。

【0007】

しかし、これらについて、特許文献１のように診断する場合、電子部品の特性に固有のばらつきがあると、正常時の処理においても、処理のタイミングがずれる可能性が生じる。この場合は、異常と判断されて、システムが停止等して処理の効率が悪くなる。

【0008】

本発明は、上記課題に鑑みて、複数の系の処理の比較を的確に行いつつ効率化を図ることができる演算装置を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するため、代表的な本発明の演算装置の一つは、複数の系の回路と、比較器とを備え、前記複数の系の回路は、それぞれ、入力データを受信する入力部と、前記入力部からの入力データに対して信号処理を行う処理部と、メモリとを有し、前記比較器は、それぞれの系の回路における前記処理部の処理が互いに一致しているか否かを比較し、いずれかの系の回路における処理部の処理が遅れている場合は、それ以外の系の処理部の処理を遅らせることで各系の処理部の処理のタイミングを合わせ、前記比較器は、それぞれの系の回路における前記メモリからアクセス不可能な状態を示すビジー状態とアクセス可能な状態を示すレディー状態の情報を含むメモリステータス信号を入力し、前記メモリステータス信号が回路ごとでビジー状態とレディー状態が異なる場合は、レディー状態の方の回路の処理部を停止するためのウエイト信号を送り、前記メモリステータス信号の状態がいずれもレディー状態になった場合は、前記ウエイト信号の送信を停止することを特徴とする。

【発明の効果】

【0010】

本発明によれば、演算装置において、複数の系の処理の比較を的確に行いつつ効率化を図ることができる。
上記以外の課題、構成及び効果は、以下の実施形態により明らかにされる。

【図面の簡単な説明】

【0011】

【図1】図１は、本発明の実施例１のハードウェア構成例を示すブロック図である。

【図2】図２は、本発明の実施例１の動作例を説明する図である。

【図3】図３は、本発明の実施例２のハードウェア構成例を示すブロック図である。

【図4】図４は、本発明の実施例２の動作例を説明する図である。

【図5】図５は、本発明の実施例３のハードウェア構成例を示すブロック図である。

【発明を実施するための形態】

【0012】

本発明を実施するための形態を説明する。本発明は、信号灯や転てつ機等を制御する鉄道保安装置等の安全に現場機器を制御する保安装置等に用いることができる。

【0013】

（実施例１）
図１は、本発明の実施例１のハードウェア構成例を示すブロック図である。

【0014】

図１では、同一回路や同一部品を多重系に構成とすることで1つの系で回路や部品に異常が起きた場合、別な系との違いにより故障を検知する方式を適用している。図１は、２つのマイコン１、２で冗長構成を取る方式である。これをフェールセーフＣＰＵと呼ぶ。これは２つのマイコン１、２がそれぞれ同一周波数、同一プログラムで且つ同一ステップで動作し、比較器１７によりこれら２つのマイコン動作を常時監視する。このことで一方のマイコンに異常が起きたかどうかを比較器１７で検知するというものである。図１は実施例１のフェールセーフＣＰＵの基本的構成を示したブロック図であり。Ａ系回路９とＢ系回路１０と比較器１７で構成されている。

【0015】

Ａ系回路９には、Ａ系マイコン１、Ａ系データ１５の入出力を行うＡ系ＩＯ５、Ａ系メモリ３を備えている。Ａ系マイコン１は、Ａ系マイコンバス信号線７で接続され、Ａ系メモリ３とＡ系ＩＯ５もＡ系マイコンバス信号線７と接続されている。Ａ系メモリ３は自身の状態をＡ系マイコン１へ報告するＡ系メモリステータス信号１３が出力可能な構成である。

【0016】

Ａ系マイコン１は、Ａ系ＩＯ５からの入力データに対して信号処理を行う処理部である。Ａ系メモリ３は、Ａ系マイコン１の処理に必要な情報を一時的に記憶する。これらは、これらの機能を達成するための電子部品で構成される。

【0017】

Ｂ系回路１０には、Ｂ系マイコン２、Ｂ系データ１６の入出力を行うＢ系ＩＯ６、Ｂ系メモリ４を備えている。Ｂ系マイコン２は、Ｂ系マイコンバス信号線８で接続され、Ｂ系メモリ４とＢ系ＩＯ６もＢ系マイコンバス信号線８と接続されている。Ｂ系メモリ４は自身の状態をＢ系マイコン２へ報告するＢ系メモリステータス信号１４が出力可能な構成である。

【0018】

Ｂ系マイコン２は、Ｂ系ＩＯ６からの入力データに対して信号処理を行う処理部である。Ｂ系メモリ４は、Ｂ系マイコン２の処理に必要な情報を一時的に記憶する。これらは、これらの機能を達成するための電子部品で構成される。

【0019】

比較器１７は、Ａ系マイコンバス信号線７とＢ系マイコンバス信号線８とそれぞれ接続され、情報を取得可能である。そして、比較器１７は、これらの信号線からの情報の比較を行う。このときの比較はＡ系回路９とＢ系回路１０がそれぞれ同一周波数、同一プログラムで且つ同一ステップで動作する事を前提として行う。そして、それぞれのマイコンバス信号線７、８からのマイコンバス信号の状態を比較する。具体的にマイコンバス信号にはアドレス信号、データ信号、制御信号がある。これら信号の電圧レベルをある時間単位で比較し、１本でも異なる状態を検出すると一方が故障したと判断し比較不一致として異常動作報告をする。これらの構成により、比較器１７によりＡ系回路９とＢ系回路１０の的確な比較を行うことができる。

【0020】

Ａ系メモリ３は、Ａ系マイコン１がＡ系メモリ３に対して書込や読込を行う時にＡ系メモリ３自身の状態を示すＡ系メモリステータス信号１３を出力する。これはＡ系マイコン１が書込や読込を行った際にＡ系メモリ３内部処理によってビジー状態かレディー状態かを示すものである。このＡ系メモリステータス信号１３がビジー状態ではアクセス不可能な状態を示し、レディー状態ではアクセス可能な状態を示す。すなわちアクセス可能とするためにはレディー状態になるのを待つことになる。

【0021】

同様にＢ系メモリ４は、Ｂ系マイコン２がＢ系メモリ４に対して書込や読込を行う時にＢ系メモリ４自身の状態を示すステータス信号１４を出力する。これはＢ系マイコン２が書込や読込を行った際にＢ系メモリ４内部処理によってビジー状態かレディー状態かを示すものである。このＢ系メモリステータス信号１４がビジー状態ではアクセス不可能な状態を示し、レディー状態ではアクセス可能な状態を示す。すなわちアクセス可能とするためにはレディー状態になるのを待つことになる。

【0022】

図２は、本発明の実施例１の動作例を説明する図である。ここでは各マイコン１、２のステップごとの処理について説明する。

【0023】

Ａ系マイコン１の処理Ａ１において、Ａ系メモリ３に対して書込や読込を行う場合、Ａ系メモリ３がレディー状態の場合に処理Ａ１応答を行う。これによりＡ系マイコン１では、Ａ系メモリ３からの情報に基づいた処理Ａ１を行う。同時にＢ系マイコン２の処理Ｂ１において、書込や読込を行う場合、Ｂ系メモリ４はレディー状態の場合に処理Ｂ１応答を行う。これによりＢ系マイコン２では、Ｂ系メモリ４からの情報に基づいた処理Ｂ１を行う。

【0024】

比較器１７では、Ａ系マイコン１の処理Ａ１とＢ系マイコン２の処理Ｂ１のタイミングが同じである場合、一致しているとして当該処理は正当と判定される。また、Ａ系マイコン１の処理Ａ２とＢ系マイコン２の処理Ｂ２でも同様である。

【0025】

一方、Ｂ系マイコン２の処理Ｂ３では、Ｂ系メモリ４に対して書込や読込を行う場合、Ｂ系メモリ４がビジー状態の場合を示す。この場合、Ｂ系メモリステータス信号１４がビジー状態を示し、Ｂ系マイコン２は処理を待機（ウエイト）する。そして、ビジー状態が終了し、レディー状態になったときに処理Ｂ３応答を行う。このためビジー状態で待機していた分だけ処理が遅くなる。一方で、Ａ系メモリ３がビジー状態でない場合は、Ａ系マイコン１は処理Ａ３を終えて、処理Ａ４へ移行する。そうすると、Ａ系マイコン１の処理Ａ４のタイミングで、Ｂ系マイコン２の処理Ｂ３が継続しており、比較器１７は不一致を検出する。

【0026】

比較器１７が不一致を検知するとＡ系マイコン１、Ｂ系マイコン２のいずれも停止する処理を行う。このため、以降はシステムを再起動して使用する必要がある。

【0027】

実施例１では、比較器１７で２つの系のＡ系マイコン１とＢ系マイコン２の一致と不一致を検知することで、的確な比較を行うことができる。しかしながら、上記したＢ系マイコン２の処理Ｂ３における不一致は不具合によらない場合が想定される。

【0028】

例えば、マイコン回路に使用しているメモリやＩＯは電子部品であり同一メーカ、同一型式品であって、不良品でないとしても特性のある程度のばらつきがある。ばらつき度合いは、個々の部品の製造プロセスや経年劣化も影響する。このような場合は、マイコン回路が必ずしも同一動作をすることが保証されない。特に、マイコンに入力される信号の場合である。具体的には入力データや割り込み信号が最も代表的であるが、その他の外部のステータス信号なども考えられる。

【0029】

このような場合、それぞれの系の同一信号が部品のバラツキによって異なるタイミングで入力される。場合によっては故障でないのに、クロックを跨いでしまうような差が出ることもある。そうすると、比較不一致として故障でもないのにかかわらず異常を検出してしまう。また、個々の部品ばらつきは、製造プロセスや経年劣化による影響で時間的な長さが変わる。このような問題を解決する例を実施例２、３に示す。

【0030】

（実施例２）
図３は、本発明の実施例２のハードウェア構成例を示すブロック図である。実施例２では、実施例１と異なる点について主に説明し、同一の箇所には同一の符号を付してあり、特に説明がない部分は同じ説明を省略している。

【0031】

実施例２では、実施例１の構成に対してメモリ３、４のステータス信号１３、１４を比較器１７経由で送信し、マイコン１、２へはウエイト信号１８、１９を送信する構成である。

【0032】

Ａ系回路９’には、Ａ系マイコン１、データの入出力を行うＡ系ＩＯ５、Ａ系メモリ３を備えている。Ａ系マイコン１はＡ系マイコンバス信号線７で接続され、Ａ系メモリ３、Ａ系ＩＯ５もＡ系マイコンバス信号線７と接続されている。Ａ系メモリ３は自身の状態を比較器１７経由でＡ系マイコン１へ報告するＡ系メモリステータス信号１３が出力可能な構成である。

【0033】

実施例２もフェールセーフＣＰＵであり、Ａ系回路９’に加え同一構成のＢ系回路１０’がもう１系統存在する。Ｂ系回路１０’には、Ｂ系マイコン２、Ｂ系メモリ４、データの入出力を行うＢ系ＩＯ６を備えている。Ｂ系マイコン２は、Ｂ系マイコンバス信号線８で接続され、Ｂ系メモリ４、Ｂ系ＩＯ６もＢ系マイコンバス信号線８と接続されている。Ｂ系メモリ４は自身の状態を比較器１７経由でＢ系マイコン２へ報告するＢ系メモリステータス信号１４が出力可能な構成である。

【0034】

比較器１７は、Ａ系マイコンバス信号線７とＢ系マイコンバス信号線８にそれぞれ接続され、情報を取得可能である。そして、比較器１７は、これらの信号線からの情報の比較を行う。図１の実施例１と異なるのはＡ系メモリステータス信号１３とＢ系メモリステータス信号１４が直接Ａ系マイコン１、Ｂ系マイコン２へ送信されていない点である。実施例２の構成ではＡ系メモリステータス信号１３とＢ系メモリステータス信号１４は、どちらも１度比較器１７に入力する。そして、Ａ系ウエイト信号１８はＡ系マイコン１へ出力する。Ｂ系ウエイト信号１９はＢ系マイコン２へ出力する。

【0035】

ここで比較器１７を経由する理由は、それぞれのアクセスに対するメモリ３、４の状態をチェックし、どちらの系もレディー状態かビジー状態かをチェックするためである。仮にそれぞれの系がメモリアクセスをした際に、Ａ系メモリ３がレディー状態、Ｂ系メモリ４がビジー状態になる場合について考える。この場合は、Ａ系メモリ３へのアクセスが終了しているのに対してＢ系メモリ４へのアクセスは待機（ウエイト）させられる。このため、この処理でＢ系マイコン２が停滞する事になる。

【0036】

このため上述した実施例１の場合は、この差によって比較不一致が発生し異常と判断してしまう。実施例２では、これを回避するため、ビジー状態の方の処理にウエイトされるＢ系メモリ４へのアクセスに合わせて、Ａ系メモリ３へのアクセスを意図的に遅らせる方式を取る。つまり、ビジー状態となるＢ系に合わせてＡ系をウエイトさせる。そして、Ｂ系メモリのビジー状態が終了してレディー状態となった場合に、これに合わせてＡ系メモリ３へのアクセスを再開する。そうする事によって処理が遅れた系のアクセスに合わせることになり不要な比較不一致を回避することが可能となる。

【0037】

次に、同期方法について説明する。例として、マイコン１、２がメモリ３、４へアクセスする際の動作を説明する。

【0038】

Ａ系回路９’のＡ系マイコン１がＡ系メモリ３にアクセスするとＢ系回路１０’でもＢ系マイコン２がＢ系メモリ４へのアクセス動作が行われる。例えばＡ系メモリ３へのアクセスは完了したが、Ｂ系メモリ４へのアクセスは部品ばらつきにより１サイクル遅れて完了した場合、比較器１７ではこの１サイクルずれたタイミングで比較不一致となる。

【0039】

実施例２では、Ｂ系メモリ４へのアクセスは部品ばらつきにより１サイクル遅れて完了したとしてもＡ系メモリ３へのアクセスを意図的に１サイクル遅らせることで同期を合わせるという構成である。具体的にはＡ系マイコン１、Ｂ系マイコン２のそれぞれからＡ系メモリ３、Ｂ系メモリ４へアクセスした時に、Ａ系メモリ３、Ｂ系メモリ４がそれぞれ出力するＡ系メモリステータス信号１３、Ｂ系メモリステータス信号１４を比較器１７で監視する。比較器１７は、この信号に違いがあった場合に、Ａ系マイコン１とＢ系マイコン２が、Ａ系メモリ３とＢ系メモリ４へのそれぞれのアクセスした時にずれが生じたと判断する。このずれが発生した時にＡ系回路９’とＢ系回路１０’のどちらの系が遅れたのかを判断し、遅れの無い系に対してウエイト信号を発行する。これによりウエイトを発行された系のマイコンはウエイト期間中マイコンの動作を停止させて、遅れている系の動作を待ち、同期が合うまで待つという構成である。

【0040】

図４は、本発明の実施例２の動作例を説明する図である。ここでは各マイコン１、２のステップごとの処理について説明する。

【0041】

ここで、処理Ａ１と処理Ｂ１、処理Ａ２と処理Ｂ２は実施例１と同様であり、比較器１７は一致していると判定する。

【0042】

Ｂ系マイコン２の処理Ｂ３では、書込や読込を行う場合、Ｂ系メモリ４がビジー状態の場合を示す。この場合、Ｂ系メモリステータス信号１４がビジー状態を示し、Ｂ系マイコン２は処理を待機（ウエイト）する。そして、ビジー状態が終了し、レディー状態になったときに処理Ｂ３応答を行う。

【0043】

一方、Ａ系マイコン１の処理Ａ３では、Ａ系メモリ３はビジー状態ではなくレディー状態であるため、Ａ系メモリ３へアクセスして処理を進めることができる。しかし、実施例１で示したように、Ａ系マイコン１の処理Ａ３とＢ系マイコン２の処理Ｂ３のタイミングが異なってきて、比較器１７が不一致を検出する可能性がある。これを防止するため、Ａ系マイコン１をウエイト状態として処理Ａ３応答を遅らせる。

【0044】

具体的には、比較器１７は、Ａ系メモリステータス信号１３がレディー状態で、Ｂ系メモリステータス信号１４がビジー状態であることを受信した場合、比較器１７からＡ系マイコン１に対してＡ系ウエイト信号１８を送る。Ａ系マイコン１はそれに応じて処理を一時停止し、処理Ａ３の応答を遅らせる。また、Ｂ系メモリステータス信号１４がレディー状態になったら、比較器１７はＡ系マイコン１に対してＡ系ウエイト信号１８の送信を停止する（もしくはウエイトをキャンセルする信号を送信する）。このことで、Ａ系マイコン１の処理Ａ３が再開して、Ｂ系マイコン２の処理Ｂ３とタイミングの終了のタイミングを合わせることができる。

【0045】

上記の構成により、Ａ系マイコン１の処理Ａ３とＢ系マイコン２の処理Ｂ３のタイミングは同じになり、比較器１７は一致を判定して、処理が継続することになる。このため、次の処理Ａ４と処理Ｂ４においても、比較器１７は一致と判定する。

【0046】

このように実施例２の構成では、ビジー状態の方のメモリに合わせて、ビジー状態でない方（レディ状態）のメモリからの応答を遅らせることにより、各系の処理のタイミングを合わせる。このことで、部品のばらつきなどによる異常を防止し、不必要なシステムの停止を防止する。一方で、ビジー状態以外を起因する場合の異常は検知する。このことで、作動効率を上げながらより的確な故障の検知が可能となる。

【0047】

（実施例３）
図５は、本発明の実施例３のハードウェア構成例を示すブロック図である。実施例３では、実施例２と異なる点について主に説明し、同一の箇所には同一の符号を付してあり、特に説明がない部分は同じ説明を省略している。

【0048】

Ａ系回路９’’には、Ａ系マイコン１、データの入出力を行うＡ系ＩＯ５、Ａ系メモリ３、Ａ系レジスタ１１を備えている。Ａ系マイコン１は、Ａ系マイコンバス信号線７で接続され、Ａ系メモリ３、Ａ系ＩＯ５、Ａ系レジスタ１１もＡ系マイコンバス信号線７と接続されている。Ａ系メモリ３、Ａ系ＩＯ５、Ａ系レジスタ１１のそれぞれは、自身の状態（例えば、「レディー状態」か「ビジー状態」）を示すＡ系メモリステータス信号１３、Ａ系ＩＯステータス信号２１、Ａ系レジスタステータス信号２３として比較器１７へ出力可能な構成である。Ａ系レジスタ１１は、Ａ系マイコン１に用いるデータを一時的に記憶させる電子部品である。

【0049】

実施例３もフェールセーフＣＰＵであり、Ａ系回路９’’に加え同一構成のＢ系回路１０’’がもう１系統存在する。Ｂ系回路１０’’には、Ｂ系マイコン２、Ｂ系メモリ４、データの入出力を行うＢ系ＩＯ６、Ｂ系レジスタ１２を備えている。Ｂ系マイコン２は、Ｂ系マイコンバス信号線８で接続され、Ｂ系メモリ４、Ｂ系ＩＯ６、Ｂ系レジスタ１２もＢ系マイコンバス信号線８と接続されている。Ｂ系メモリ４、Ｂ系ＩＯ６、Ｂ系レジスタ１２のそれぞれは、自身の状態（例えば、「レディー状態」か「ビジー状態」）を示すＢ系メモリステータス信号１４、Ｂ系ＩＯステータス信号２２、Ｂ系レジスタステータス信号２４として比較器１７へ出力可能な構成である。Ｂ系レジスタ１２は、Ｂ系マイコン２に用いるデータを一時的に記憶させる電子部品である。

【0050】

実施例３の構成では、Ａ系メモリステータス信号１３、Ａ系ＩＯステータス信号２１、Ａ系レジスタステータス信号２３、Ｂ系メモリステータス信号１４、Ｂ系ＩＯステータス信号２２、Ｂ系レジスタステータス信号２４を、１度比較器１７に入力する。比較器１７からは、Ａ系ウエイト信号１８をＡ系マイコン１へ、Ｂ系ウエイト信号１９をＢ系マイコン２へ出力可能な構成である。

【0051】

比較器１７は、Ａ系マイコンバス信号線７とＢ系マイコンバス信号線８にそれぞれ接続され、情報を取得可能である。そして、比較器１７は、これらの信号線からの情報の比較を行う。比較器１７はＡ系回路９’’とＢ系回路１０’’がそれぞれ同一周波数、同一プログラムで且つ同一ステップで動作する事を前提に、それぞれのマイコンバスの状態を比較する。具体的にマイコンバスにはアドレス信号、データ信号、制御信号があり、これら信号の電圧レベルをある時間単位で比較し、１本でも異なる状態を検出すると一方が故障したと判断し比較不一致として異常動作報告をする。

【0052】

比較器１７ではこの動作と共に、Ａ系メモリステータス信号１３、Ａ系ＩＯステータス信号２１、Ａ系レジスタステータス信号２３を監視し、Ａ系マイコン１に対してウエイトを発行するＡ系ウエイト信号１８をＡ系マイコン１へ出力する。同様にＢ系メモリステータス信号１４、Ｂ系ＩＯステータス信号２２、Ｂ系レジスタステータス信号２４を監視し、Ｂ系マイコン２に対してウエイトを発行するＢ系ウエイト信号１９をＢ系マイコン２へ出力する。

【0053】

同期方法については、実施例２と同様である。Ａ系ＩＯ５、Ａ系レジスタ１１、Ｂ系ＩＯ６、Ｂ系レジスタ１２においても、実施例２で説明したＡ系メモリ３、Ｂ系メモリ４と同様に同期を行うことができる。このときのステータス信号は、Ａ系メモリステータス信号１３、Ｂ系メモリステータス信号１４に代えて、Ａ系ＩＯステータス信号２１、Ｂ系ＩＯステータス信号２２、Ａ系レジスタステータス信号２３、Ｂ系レジスタステータス信号を使用する。これらには、「レディー状態」か「ビジー状態」の情報を含む。Ａ系ウエイト信号１８、Ｂ系ウエイト信号１９も実施例２とＡ系メモリ３、Ｂ系メモリ４の場合と同様の方法で送信できる。

【0054】

このように実施例３の構成では、メモリだけでなく、ＩＯ、レジスタからの信号も考慮した構成を構築できる。これにより、より精度の高い比較が可能であるとともに、部品のばらつきなどによる異常を防止し、不必要なシステムの停止を防止する。このことで、作動効率を上げながらより的確な故障の検知が可能となる。

【0055】

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

【0056】

例えば、上記実施形態では、Ａ系とＢ系の２つの系による構成について示したが、複数の系であれば適用でき、例えば、三重系や四重系等、３つ以上の系でもよい。この場合も、比較器で各信号を比較して、比較が不一致の場合は異常を検知する。さらに、処理のタイミングが異なる場合は、上記実施形態で示した方法で遅れていない方のマイコンにウエイト信号を送信して、待機をさせることで、部品のばらつきによる不必要なシステムの停止を防止する。

【符号の説明】

【0057】

１…Ａ系マイコン、２…Ｂ系マイコン、３…Ａ系メモリ、４…Ｂ系メモリ、５…Ａ系ＩＯ、６…Ｂ系ＩＯ、７…Ａ系マイコンバス信号線、８…Ｂ系マイコンバス信号線、９、９’、９’’…Ａ系回路、１０、１０’、１０’’…Ｂ系回路、１１…Ａ系レジスタ、１２…Ｂ系レジスタ、１３…Ａ系メモリステータス信号、１４…Ｂ系メモリステータス信号、１５…Ａ系データ、１６…Ｂ系データ、１７…比較器、１８…Ａ系ウエイト信号、１９…Ｂ系ウエイト信号、２１…Ａ系ＩＯステータス信号、２２…Ｂ系ＩＯステータス信号、２３…Ａ系レジスタステータス信号、２４…Ｂ系レジスタステータス信号

【図1】

【図2】

【図3】

【図4】

【図5】