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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-17
(45)【発行日】2024-12-25
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 10/00 20230101AFI20241218BHJP
H01L 29/786 20060101ALI20241218BHJP
H01L 21/336 20060101ALI20241218BHJP
G11C 11/412 20060101ALI20241218BHJP
【ＦＩ】
H10B10/00
H01L29/78 613B
H01L29/78 626A
H01L29/78 627C
G11C11/412
【請求項の数】
8
(21)【出願番号】P 2021524796
(86)(22)【出願日】2020-05-27
(86)【国際出願番号】 JP2020020975
(87)【国際公開番号】W WO2020246344
(87)【国際公開日】2020-12-10
【審査請求日】2023-04-14
(31)【優先権主張番号】P 2019103722
(32)【優先日】2019-06-03
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】514315159
【氏名又は名称】株式会社ソシオネクスト
(74)【代理人】
【識別番号】110001427
【氏名又は名称】弁理士法人前田特許事務所
(72)【発明者】
【氏名】森脇 真一
【審査官】加藤 俊哉
(56)【参考文献】
【文献】国際公開第２０１４／１８５０８５（ＷＯ，Ａ１）
【文献】国際公開第２０１４／１８４９３３（ＷＯ，Ａ１）
【文献】特開２００９－２９５９７５（ＪＰ，Ａ）
【文献】特開２０１３－１４３５３６（ＪＰ，Ａ）
【文献】特開平０６－０６１４５２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １０／００
Ｈ０１Ｌ ２９／７８６
Ｈ０１Ｌ ２１／３３６
Ｇ１１Ｃ １１／４１２
(57)【特許請求の範囲】
【請求項1】
２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、
一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、
一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、
一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、
一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタと
を備え、
前記第３および第４トランジスタは、それぞれ、
第１層に形成された第１導電型の立体構造トランジスタである、第１立体構造トランジスタと、
前記第１層と異なる第２層に形成された前記第１導電型の立体構造トランジスタである、第２立体構造トランジスタとからなり、
前記第１トランジスタは、前記第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタからなり、
前記第２トランジスタは、前記第１層に形成された前記第２導電型の立体構造トランジスタからなり、
前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含む
ことを特徴とする半導体記憶装置。
【請求項2】
請求項１記載の半導体記憶装置において、前記第１および第２トランジスタは、平面視において、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向において同じ位置に形成されていることを特徴とする半導体記憶装置。
【請求項3】
請求項１記載の半導体記憶装置において、前記第２立体構造トランジスタは、少なくとも一部が前記第１立体構造トランジスタと平面視で重なっていることを特徴とする半導体記憶装置。
【請求項4】
請求項１記載の半導体記憶装置において、前記第１立体構造トランジスタは、複数の第１立体構造トランジスタを含み、
前記第２立体構造トランジスタは、複数の第２立体構造トランジスタを含み、
前記複数の第１立体構造トランジスタは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に並んで形成されており、
前記複数の第２立体構造トランジスタは、前記第２方向に並んで形成されている
ことを特徴とする半導体記憶装置。
【請求項5】
請求項１記載の半導体記憶装置において、前記第５～第８トランジスタは、それぞれ、
前記第１層に形成された第３立体構造トランジスタと、
少なくとも一部が前記第３立体構造トランジスタと平面視で重なるように、前記第２層に形成された第４立体構造トランジスタと
を含むことを特徴とする半導体記憶装置。
【請求項6】
第１および第２の２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記第１および第２の２ポートＳＲＡＭセルは、それぞれ、
一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、
一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、
一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、
一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタと
を備え、
前記第１および第２の２ポートＳＲＡＭセルは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に隣接して配置されており、
前記第１および第２の２ポートＳＲＡＭセルのそれぞれにおいて、
前記第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタを含み、
前記第１トランジスタは、前記第１層と異なる第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含み、
前記第２トランジスタは、前記第１および第２層の少なくとも一方に形成された前記第２導電型の立体構造トランジスタを含み、
前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくとも一方に形成された前記第１導電型の立体構造トランジスタを含み、
前記第１の２ポートＳＲＡＭセルにおける前記第５および第７トランジスタは、少なくとも一部が、前記第２の２ポートＳＲＡＭセルにおける前記第６および第８トランジスタと、それぞれ平面視で重なっており、
前記第１の２ポートＳＲＡＭセルが備える前記第５および第７トランジスタ、並びに、前記第２の２ポートＳＲＡＭセルが備える前記第５および第７トランジスタは、前記第１および第２層のうちの一方に形成されており、
前記第１の２ポートＳＲＡＭセルが備える前記第６および第８トランジスタ、並びに、前記第２の２ポートＳＲＡＭセルが備える前記第６および第８トランジスタは、前記第１および第２層のうちの他方に形成されており、
前記第２トランジスタは、前記第１層に形成されており、
前記第１および第２トランジスタは、平面視において、前記第２方向において同じ位置に形成されており、
前記第３および第４トランジスタは、それぞれ、
前記第１層に形成された第１立体構造トランジスタと、
少なくとも一部が前記第１立体構造トランジスタと平面視で重なるように、前記第２層に形成された第２立体構造トランジスタとを含む
ことを特徴とする半導体記憶装置。
【請求項7】
第１および第２の２ポートＳＲＡＭセルを含む半導体記憶装置であって、
前記第１および第２の２ポートＳＲＡＭセルは、それぞれ、
一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、
一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、
一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、
一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタと
を備え、
前記第１および第２の２ポートＳＲＡＭセルは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に隣接して配置されており、
前記第１および第２の２ポートＳＲＡＭセルのそれぞれにおいて、
前記第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタを含み、
前記第１トランジスタは、前記第１層と異なる第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含み、
前記第２トランジスタは、前記第１および第２層の少なくとも一方に形成された前記第２導電型の立体構造トランジスタを含み、
前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくとも一方に形成された前記第１導電型の立体構造トランジスタを含み、
前記第１の２ポートＳＲＡＭセルにおける前記第５および第７トランジスタは、少なくとも一部が、前記第２の２ポートＳＲＡＭセルにおける前記第６および第８トランジスタと、それぞれ平面視で重なっており、
前記第１の２ポートＳＲＡＭセルが備える前記第５および第７トランジスタ、並びに、前記第２の２ポートＳＲＡＭセルが備える前記第５および第７トランジスタは、前記第１および第２層のうちの一方に形成されており、
前記第１の２ポートＳＲＡＭセルが備える前記第６および第８トランジスタ、並びに、前記第２の２ポートＳＲＡＭセルが備える前記第６および第８トランジスタは、前記第１および第２層のうちの他方に形成されており、
前記第２トランジスタは、前記第２層に形成されており、
前記第３および第４トランジスタは、それぞれ、
前記第１層に形成された第１立体構造トランジスタと、
少なくとも一部が前記第１立体構造トランジスタと平面視で重なるように、前記第２層に形成された第２立体構造トランジスタとを含む
ことを特徴とする半導体記憶装置。
【請求項8】
請求項６または請求項７記載の半導体記憶装置において、前記第１の２ポートＳＲＡＭセルが備える前記第５～第８トランジスタは、前記第１および第２層のうちの一方に形成されており、前記第２の２ポートＳＲＡＭセルが備える前記第５～第８トランジスタは、前記第１および第２層のうちの他方に形成されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、立体構造トランジスタを備えた半導体記憶装置に関し、特に立体構造トランジスタを用いた２ポートＳＲＡＭ（Static Random Access Memory）セルのレイアウト構造に関する。
【背景技術】
【0002】
ＳＲＡＭは半導体集積回路において広く用いられている。ＳＲＡＭにはデータの読み書き用ポートが２つ備えられた２ポートＳＲＡＭが知られている（例えば、特許文献１）。
【0003】
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
【0004】
非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたＳＲＡＭセル（以下、単に、セルともいう）が開示されている。
【先行技術文献】
【特許文献】
【0005】
【文献】米国特許第９３６２２９２号（図１）
【非特許文献】
【0006】
【文献】Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers
【文献】A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【0007】
本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。
【0008】
しかし、これまでに、ＣＦＥＴを用いた２ポートＳＲＡＭセルのレイアウトに関して、具体的な検討はまだなされていない。
【0009】
本開示は、ＣＦＥＴを用いた２ポートＳＲＡＭセルのレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【0010】
本開示の第１態様では、２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタとを備える。前記第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタである、第１立体構造トランジスタと、前記第１層と異なる第２層に形成された前記第１導電型の立体構造トランジスタである、第２立体構造トランジスタとからなる。前記第１トランジスタは、前記第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタからなる。前記第２トランジスタは、前記第１層に形成された前記第２導電型の立体構造トランジスタからなる。前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含む。
【0011】
本開示によると、第１～第８トランジスタにより、２ポートＳＲＡＭ回路が構成される。また、第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタと第２層に形成された第１導電型の立体構造トランジスタとからなる。第１トランジスタは、第２層に形成された第２導電型の立体構造トランジスタからなる。第２トランジスタは、第１層に形成された第２導電型の立体構造トランジスタからなる。第５～第８トランジスタは、それぞれ、第１および第２層の少なくともいずれか一方に形成された第１導電型の立体構造トランジスタを含む。すなわち、２ポートＳＲＡＭ回路を構成する第１～第８トランジスタは、それぞれ、立体構造トランジスタにより構成される。これにより、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
【0012】
本開示の第２態様では、２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタとを備える。前記第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタである、第１立体構造トランジスタと、前記第１層と異なる第２層に形成された前記第１導電型の立体構造トランジスタである、第２立体構造トランジスタとからなる。前記第１および第２トランジスタは、それぞれ、前記第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタからなる。前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含む。
【0013】
本開示によると、第１～第８トランジスタにより、２ポートＳＲＡＭ回路が構成される。また、第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタと第２層に形成された第１導電型の立体構造トランジスタとからなる。第１および第２トランジスタは、それぞれ、第２層に形成された第２導電型の立体構造トランジスタからなる。第５～第８トランジスタは、それぞれ、第１および第２層の少なくともいずれか一方に形成された第１導電型の立体構造トランジスタを含む。すなわち、２ポートＳＲＡＭ回路を構成する第１～第８トランジスタは、それぞれ、立体構造トランジスタにより構成される。これにより、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
【0014】
本開示の第３態様では、２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタとを備える。前記第３および第４トランジスタは、それぞれ、第１層に形成された複数の第１導電型の立体構造トランジスタである、複数の第１立体構造トランジスタからなる。前記複数の第１立体構造トランジスタは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に並んで形成されている。前記第１および第２トランジスタは、それぞれ、前記第１層と異なる第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含み、かつ、少なくとも一部が前記第３および第４トランジスタとそれぞれ平面視で重なっている。前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含む。
【0015】
本開示によると、第１～第８トランジスタにより、２ポートＳＲＡＭ回路が構成される。また、第３および第４トランジスタは、それぞれ、第１層に形成され、かつ、第２方向に並んで形成された複数の第１導電型の立体構造トランジスタからなる。第１および第２トランジスタは、それぞれ、第２層に形成された第２導電型の立体構造トランジスタからなる。第５～第８トランジスタは、それぞれ、第１および第２層の少なくともいずれか一方に形成された第１導電型の立体構造トランジスタを含む。すなわち、２ポートＳＲＡＭ回路を構成する第１～第８トランジスタは、それぞれ、立体構造トランジスタにより構成される。これにより、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
【0016】
また、第１および第２トランジスタは、少なくとも一部が第３および第４トランジスタとそれぞれ平面視で重なっている。すなわち、第１および第２トランジスタは、第３および第４トランジスタとそれぞれ積層される。これにより、２ポートＳＲＡＭセルの小面積化を図ることができる。
【0017】
したがって、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができるとともに、２ポートＳＲＡＭセルの小面積化を図ることができる。
【0018】
本開示の第４態様では、第１および第２の２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記第１および第２の２ポートＳＲＡＭセルは、それぞれ、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第６トランジスタと、一方のノードが第３ビット線に、他方のノードが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第７トランジスタと、一方のノードが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、他方のノードが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第８トランジスタとを備える。前記第１および第２の２ポートＳＲＡＭセルは、前記第１～第８トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に隣接して配置されている。前記第１および第２の２ポートＳＲＡＭセルにおいて、前記第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタを含み、前記第１トランジスタは、それぞれ、前記第１層と異なる第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含み、前記第２トランジスタは、それぞれ、前記第１および第２層の少なくとも一方に形成された前記第２導電型の立体構造トランジスタを含み、前記第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくとも一方に形成された前記第１導電型の立体構造トランジスタを含む。前記第１の２ポートＳＲＡＭセルにおける前記第５および第７トランジスタは、少なくとも一部が、前記第２の２ポートＳＲＡＭセルにおける前記第６および第８トランジスタと、それぞれ平面視で重なっている。
【0019】
本開示によると、第１および第２の２ポートＳＲＡＭセルに、それぞれ備えられた第１～第８トランジスタにより、第１および第２の２ポートＳＲＡＭセルに、それぞれ、２ポートＳＲＡＭ回路が構成される。また、第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタを含む。第１トランジスタは、それぞれ、第２層に形成された第２導電型の立体構造トランジスタを含む。第２トランジスタは、それぞれ、第１および第２層の少なくとも一方に形成された第２導電型の立体構造トランジスタを含む。第５～第８トランジスタは、それぞれ、前記第１および第２層の少なくとも一方に形成された第１導電型の立体構造トランジスタを含む。すなわち、２ポートＳＲＡＭ回路を構成する第１～第８トランジスタは、それぞれ、立体構造トランジスタにより構成される。これにより、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
【0020】
また、第１および第２の２ポートＳＲＡＭセルは、第２方向に隣接して配置されており、第１の２ポートＳＲＡＭセルにおける第５および第７トランジスタは、少なくとも一部が、第２の２ポートＳＲＡＭセルにおける第６および第８トランジスタと平面視で重なっている。すなわち、第１の２ポートＳＲＡＭセルにおける第５および第７トランジスタは、第２の２ポートＳＲＡＭセルにおける第６および第８トランジスタと積層されている。これにより、２ポートＳＲＡＭセルの小面積化を図ることができる。
【0021】
したがって、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができるとともに、２ポートＳＲＡＭセルの小面積化を図ることができる。
【発明の効果】
【0022】
本開示によると、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
【図面の簡単な説明】
【0023】
【図1】第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。
【図2】第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す断面図。
【図3】第１実施形態に係る２ポートＳＲＡＭセルの構成を示す回路図。
【図4】第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図5】第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図6】第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図7】第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図8】第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。
【図9】第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図10】第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図11】第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図12】第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図13】第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図14】第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図15】第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図16】第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図17】ＣＦＥＴを備えた半導体装置の構造を示す断面図。
【図18】ＣＦＥＴを備えた半導体装置の構造を示す断面図。
【図19】ＣＦＥＴを備えた半導体装置の構造を示す断面図。
【図20】ＣＦＥＴを備えた半導体装置の構造を示す断面図。
【発明を実施するための形態】
【0024】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のＳＲＡＭセル（本明細書では、適宜、単にセルという）を備えており、この複数のＳＲＡＭセルのうち少なくとも一部は、ＣＦＥＴ、すなわち、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。
【0025】
まず、ＣＦＥＴの基本構造について説明する。図１７～図２０はＣＦＥＴを備えた半導体装置の構造を示す図であり、図１７はＸ方向における断面図、図１８はＹ方向におけるゲート部分の断面図、図１９はＹ方向におけるソース・ドレイン部分の断面図、図２０は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図１７～図２０は概略図であり、各部の寸法や位置等は必ずしも整合していない。
【0026】
この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。
【0027】
素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。
【0028】
また、図１８に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。
【0029】
例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。
【0030】
この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にＰ型半導体層３３１ｐが形成されている。Ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２本のナノワイヤ３５８の各端部にＮ型半導体層３４１ｎが形成されている。Ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、Ｐ型半導体層３３１ｐはＰ型ＳｉＧｅ層であり、Ｎ型半導体層３４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
【0031】
また、図１９に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。
【0032】
このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
【0033】
なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
【0034】
なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。
【0035】
また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、Ｐ型半導体層３３１ｐおよびＮ型半導体層３４１ｎが、パッドに相当する。
【0036】
また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
【0037】
また、本明細書では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
【0038】
また、本明細書では、Ｐ型ＦＥＴとＮ型ＦＥＴとが積層されていることを基本とするが、一部において、上層（または下層）のみに、Ｐ型ＦＥＴまたはＮ型ＦＥＴが形成される。その形成方法として、例えば、上層（または下層）のデバイスを形成した後に、上層（または下層）のデバイスを部分的に除去する（例えば、パッド部の除去、または、ゲート配線およびパッド部の除去）ことにより、上層（または下層）のみに、Ｐ型ＦＥＴまたはＮ型ＦＥＴを形成することができる。また、上層（または下層）のデバイスのパッド部のエピタキシャル成長による形成時に、上層（または下層）を部分的に非形成とすることにより、上層（または下層）のみに、Ｐ型ＦＥＴまたはＮ型ＦＥＴを形成することができる。
【0039】
また、本明細書では、Ｐ型ＦＥＴとＮ型ＦＥＴとが積層されていることを基本とするが、一部において、上層および下層に、同一導電型のＦＥＴ（Ｐ型ＦＥＴまたはＮ型ＦＥＴ）が積層される。すなわち、上層および下層のうち少なくとも一方に、異なる導電型のＦＥＴが形成されることがある。その形成方法として、例えば、上層（または下層）の一部にＮ型ＦＥＴ（またはＰ型ＦＥＴ）を形成する場合、Ｎ型ＦＥＴ（またはＰ型ＦＥＴ）を形成する部分にマスクをして、他の部分をＰ導電型（またはＮ導電型）にドーピングする。その後、Ｎ型ＦＥＴを形成する部分以外にマスクをして、Ｎ導電型（またはＰ導電型）にドーピングする。これにより、上層および下層のうち少なくとも一方に、異なる導電型のＦＥＴを形成できるため、同一導電型のＦＥＴを確実に積層することができる。
【0040】
また、以下の実施形態では、「ＶＤＤ」，「ＶＳＳ」は、電圧または電源自体を示すために用いるとする。
【0041】
また、以下の実施形態およびその変形例において、同様の部材等については、同じ符号を付して説明を省略することがある。
【0042】
（第１実施形態）
図１および図２は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ），（ｃ）は平面図、図２（ａ），（ｂ），（ｃ）は平面視横方向における断面図である。具体的には、図１（ａ）は下部、すなわち基板に近い側に形成された立体構造トランジスタを含む部分を示し、図１（ｂ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタを含む部分を示し、図１（ｃ）は金属配線層であるＭ１，Ｍ２層を示す。図２（ａ）はＸ１－Ｘ１’の断面、図２（ｂ）はＸ２－Ｘ２’の断面、図２（ｃ）はＸ３－Ｘ３’の断面である。
図１および図２は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ），（ｃ）は平面図、図２（ａ），（ｂ），（ｃ）は平面視横方向における断面図である。具体的には、図１（ａ）は下部、すなわち基板に近い側に形成された立体構造トランジスタを含む部分を示し、図１（ｂ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタを含む部分を示し、図１（ｃ）は金属配線層であるＭ１，Ｍ２層を示す。図２（ａ）はＸ１－Ｘ１’の断面、図２（ｂ）はＸ２－Ｘ２’の断面、図２（ｃ）はＸ３－Ｘ３’の断面である。
【0043】
図３は第１実施形態に係る２ポートＳＲＡＭセルの構成を示す回路図である。図３に示すように、本実施形態に係る２ポートＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２と、ドライブトランジスタＰＤ１，ＰＤ２と、アクセストランジスタＰＧ１～ＰＧ４とにより構成される２ポートＳＲＡＭ回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１～ＰＧ４は、Ｎ型ＦＥＴである。
【0044】
ロードトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
【0045】
アクセストランジスタＰＧ１は、第１ビット線ＢＬＡと第１ノードＮＡとの間に設けられており、ゲートが第１ワード線ＷＬＡに接続されている。アクセストランジスタＰＧ２は、第２ビット線ＢＬＡＸと第２ノードＮＢとの間に設けられており、ゲートが第１ワード線ＷＬＡに接続されている。アクセストランジスタＰＧ３は、第３ビット線ＢＬＢと第１ノードＮＡとの間に設けられており、ゲートが第２ワード線ＷＬＢに接続されている。アクセストランジスタＰＧ４は、第４ビット線ＢＬＢＸと第２ノードＮＢとの間に設けられており、ゲートが第２ワード線ＷＬＢに接続されている。なお、第１および第２ビット線ＢＬＡ，ＢＬＡＸは、第１相補ビット線対を構成し、第３および第４ビット線ＢＬＢ，ＢＬＢＸは、第２相補ビット線対を構成する。
【0046】
２ポートＳＲＡＭセル回路では、第１相補ビット線対を構成する第１および第２ビット線ＢＬＡ，ＢＬＡＸを、ハイレベルおよびローレベルにそれぞれ駆動し、第１ワード線ＷＬＡをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、第１および第２ビット線ＢＬＡ，ＢＬＡＸを、ローレベルおよびハイレベルにそれぞれ駆動し、第１ワード線ＷＬＡをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、第１ワード線ＷＬＡをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
【0047】
また、第１および第２ビット線ＢＬＡ，ＢＬＡＸを予めハイレベルにプリチャージしておき、第１ワード線ＷＬＡをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じて第１および第２ビット線ＢＬＡ，ＢＬＡＸの状態が確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、第１ビット線ＢＬＡはハイレベルを保持し、第２ビット線ＢＬＡＸはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、第１ビット線ＢＬＡはローレベルにディスチャージされ、第２ビット線ＢＬＡＸはハイレベルを保持する。
【0048】
また、第２相補ビット線対を構成する第３および第４ビット線ＢＬＢ，ＢＬＢＸを、ハイレベルおよびローレベルにそれぞれ駆動し、第２ワード線ＷＬＢをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、第３および第４ビット線ＢＬＢ，ＢＬＢＸを、ローレベルおよびハイレベルにそれぞれ駆動し、第２ワード線ＷＬＢをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、第２ワード線ＷＬＢをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
【0049】
また、第３および第４ビット線ＢＬＢ，ＢＬＢＸを予めハイレベルにプリチャージしておき、第２ワード線ＷＬＢをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じて第３および第４ビット線ＢＬＢ，ＢＬＢＸの状態が確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、第３ビット線ＢＬＢはハイレベルを保持し、第４ビット線ＢＬＢＸはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、第３ビット線ＢＬＢはローレベルにディスチャージされ、第４ビット線ＢＬＢＸはハイレベルを保持する。
【0050】
以上に説明したように、２ポートＳＲＡＭセルは、第１および第２ビット線ＢＬＡ，ＢＬＡＸ、ならびに、第１ワード線ＷＬＡを制御することによって、ＳＲＡＭセルへのデータ書き込み動作、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。また、２ポートＳＲＡＭセルは、第３および第４ビット線ＢＬＢ，ＢＬＢＸ、ならびに、第２ワード線ＷＬＢを制御することによって、ＳＲＡＭセルへのデータ書き込み動作、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。
【0051】
なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向、図面縦方向をＹ方向、基板面に垂直な方向をＺ方向としている。また、図１等の平面図において縦横に走る実線、および、図２等の断面図において縦に走る実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
【0052】
また、図１等の平面図においてセルを取り囲むように表示された点線は、２ポートＳＲＡＭセルのセル枠（２ポートＳＲＡＭセルの外縁）を示す。２ポートＳＲＡＭセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
【0053】
図１（ａ）に示すように、セル下部において、Ｙ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１，１２は、それぞれ、電圧ＶＳＳを供給する。なお、図１では、トランジスタＰ１，Ｐ２がロードトランジスタＰＵ２，ＰＵ１にそれぞれ相当する。トランジスタＮ１，Ｎ５がドライブトランジスタＰＤ１に相当する。トランジスタＮ２，Ｎ６がドライブトランジスタＰＤ２に相当する。トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８がアクセストランジスタＰＧ１～ＰＧ４にそれぞれ相当する。
【0054】
セル下部に、Ｙ方向に延びるナノワイヤ（nanowire）２１ａ～２１ｃ，２６ａ～２６ｄが形成されており、セル上部には、Ｙ方向に延びるナノワイヤ２１ｄ～２１ｊが形成されている。
【0055】
ナノワイヤ２１ａ，２６ａ，２６ｃは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｃ，２６ｂ，２６ｄは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｄ，２１ｆ，２１ｇ，２１ｉは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｅ，２１ｈ，２１ｊは、Ｘ方向に並んで形成されている。
【0056】
また、ナノワイヤ２１ｄ，２１ｉ，２６ａ，２６ｃは、ナノワイヤ２１ｅ，２１ｊ，２６ｂ，２６ｄとそれぞれＹ方向に並んで形成されている。また、ナノワイヤ２１ｂ，２１ｇは、平面視において、Ｘ方向において同じ位置に形成されている。
【0057】
また、ナノワイヤ２１ａ，２１ｃ，２６ａ～２６ｄは、ナノワイヤ２１ｆ，２１ｈ，２１ｄ，２１ｅ，２１ｉ，２１ｊとそれぞれ平面視で重なっている。
【0058】
ゲート配線（Gate）３１～３６は、セル下部からセル上部にかけて、Ｚ方向に延びており、かつ、Ｘ方向に延びている。ゲート配線３１～３３は、Ｘ方向に並んで形成されており、ゲート配線３４～３６は、Ｘ方向に並んで形成されている。ゲート配線３１は、トランジスタＮ３およびダミートランジスタＮ２１のゲートとなる。ゲート配線３２は、トランジスタＮ１，Ｎ５，Ｐ２のゲートとなる。ゲート配線３３は、トランジスタＮ７およびダミートランジスタＮ２３のゲートとなる。ゲート配線３４は、トランジスタＮ４およびダミートランジスタＮ２２のゲートとなる。ゲート配線３５は、トランジスタＮ２，Ｎ６，Ｐ１のゲートとなる。ゲート配線３６は、トランジスタＮ８およびダミートランジスタＮ２４のゲートとなる。
【0059】
ナノワイヤ２１ａの図面上端、ナノワイヤ２１ａの図面下端、ナノワイヤ２１ｃの図面上端、ナノワイヤ２１ｃの図面下端、ナノワイヤ２１ｄの図面上端、ナノワイヤ２１ｄ，２１ｅの間、ナノワイヤ２１ｅの図面下端、ナノワイヤ２１ｆの図面上端、ナノワイヤ２１ｆの図面下端、ナノワイヤ２１ｈの図面上端、ナノワイヤ２１ｈの図面下端、ナノワイヤ２１ｉの図面上端、ナノワイヤ２１ｉ，２１ｊの間、および、ナノワイヤ２１ｊの図面下端に、Ｎ型半導体がドーピングされたパッド２２ａ～２２ｎがそれぞれ形成されている。ナノワイヤ２１ａ，２１ｃ，２１ｄ～２１ｆ，２１ｈ～２１ｊが、トランジスタＮ１～Ｎ８のチャネル部をそれぞれ構成する。パッド２２ａ，２２ｂが、トランジスタＮ１のノードを構成する。パッド２２ｃ，２２ｄが、トランジスタＮ２のノードを構成する。パッド２２ｅ，２２ｆが、トランジスタＮ３のノードを構成する。パッド２２ｆ，２２ｇが、トランジスタＮ４のノードを構成する。パッド２２ｈ，２２ｉが、トランジスタＮ５のノードを構成する。パッド２２ｊ，２２ｋが、トランジスタＮ６のノードを構成する。パッド２２ｌ，２２ｍが、トランジスタＮ７のノードを構成する。パッド２２ｍ，２２ｎが、トランジスタＮ８のノードを構成する。
【0060】
すなわち、ナノワイヤ２１ａ、ゲート配線３２およびパッド２２ａ，２２ｂによって、トランジスタＮ１が構成される。ナノワイヤ２１ｃ、ゲート配線３５およびパッド２２ｃ，２２ｄによって、トランジスタＮ２が構成される。ナノワイヤ２１ｄ、ゲート配線３１およびパッド２２ｅ，２２ｆによって、トランジスタＮ３が構成される。ナノワイヤ２１ｅ、ゲート配線３４およびパッド２２ｆ，２２ｇによって、トランジスタＮ４が構成される。ナノワイヤ２１ｆ、ゲート配線３２およびパッド２２ｈ，２２ｉによって、トランジスタＮ５が構成される。ナノワイヤ２１ｈ、ゲート配線３５およびパッド２２ｊ，２２ｋによって、トランジスタＮ６が構成される。ナノワイヤ２１ｉ、ゲート配線３３およびパッド２２ｌ，２２ｍによって、トランジスタＮ７が構成される。ナノワイヤ２１ｊ、ゲート配線３６およびパッド２２ｍ，２２ｎによって、トランジスタＮ８が構成される。
【0061】
ナノワイヤ２１ｂの図面上端、ナノワイヤ２１ｂの図面下端、ナノワイヤ２１ｇの図面上端、および、ナノワイヤ２１ｇの図面下端に、Ｐ型半導体がドーピングされたパッド２２ｏ～２２ｒがそれぞれ形成されている。ナノワイヤ２１ｂ，２１ｇが、トランジスタＰ１，Ｐ２のチャネル部をそれぞれ構成する。パッド２２ｏ，２２ｐが、トランジスタＰ１のノードを構成する。パッド２２ｑ，２２ｒが、トランジスタＰ２のノードを構成する。
【0062】
すなわち、ナノワイヤ２１ｂ、ゲート配線３５およびパッド２２ｏ，２２ｐによって、トランジスタＰ１が構成される。ナノワイヤ２１ｇ、ゲート配線３２およびパッド２２ｑ，２２ｒによって、トランジスタＰ２が構成される。
【0063】
ナノワイヤ２６ａの図面上端、ナノワイヤ２６ａ，２６ｂの間、ナノワイヤ２６ｂの図面下端、ナノワイヤ２６ｃの図面上端、ナノワイヤ２６ｃ，２６ｄの間、ナノワイヤ２６ｄの図面下端に、Ｎ型半導体がドーピングされたダミーパッド２７ａ～２７ｆがそれぞれ形成されている。ダミーパッド２７ａ，２７ｂが、ダミートランジスタＮ２１のノードを構成する。ダミーパッド２７ｂ，２７ｃが、ダミートランジスタＮ２２のノードを構成する。ダミーパッド２７ｄ，２７ｅが、ダミートランジスタＮ２３のノードを構成する。ダミーパッド２７ｅ，２７ｆが、ダミートランジスタＮ２４のノードを構成する。ナノワイヤ２６ａ～２６ｄがダミートランジスタＮ２１～Ｎ２４のチャネル部に相当する。
【0064】
なお、ダミートランジスタＮ２１～Ｎ２４は、論理機能を有さないトランジスタである。また、図３の回路図では、ダミートランジスタＮ２１～Ｎ２４を省略して図示している。なお、以降に説明する実施形態およびその変形例における２ポートＳＲＡＭセルには、ダミートランジスタが含まれるものがあるが、各ダミートランジスタは、２ポートＳＲＡＭセルの論理機能に影響しないため、回路図への図示は省略する。
【0065】
したがって、本実施形態に係る２ポートＳＲＡＭセルでは、トランジスタＮ３～Ｎ８が、ダミートランジスタＮ２１，Ｎ２２、トランジスタＮ１，Ｎ２、および、ダミートランジスタＮ２３，Ｎ２４とそれぞれ平面視において重なっている。
【0066】
また、トランジスタＮ１およびダミートランジスタＮ２１，Ｎ２３は、Ｘ方向に並んで形成されている。トランジスタＮ２，Ｐ１およびダミートランジスタＮ２２，Ｎ２４は、Ｘ方向に並んで形成されている。トランジスタＮ３，Ｎ５，Ｎ７，Ｐ２は、Ｘ方向に並んで形成されている。トランジスタＮ４，Ｎ６，Ｎ８は、Ｘ方向に並んで形成されている。
【0067】
また、トランジスタＮ３，Ｎ７およびダミートランジスタＮ２１，Ｎ２３は、トランジスタＮ４，Ｎ８およびダミートランジスタＮ２２，Ｎ２４とそれぞれＹ方向に並んで形成されている。また、トランジスタＰ１，Ｐ２は、平面視において、Ｘ方向において同じ位置に形成されている。
【0068】
セル下部に、Ｘ方向に延びるローカル配線（LI：Local Interconnect）４１ａ～４１ｅが形成されている。ローカル配線４１ａは、パッド２２ａと接続されている。ローカル配線４１ｂは、パッド２２ｂと接続されている。ローカル配線４１ｃは、パッド２２ｃ，２２ｏと接続されている。ローカル配線４１ｄは、パッド２２ｐと接続されている。ローカル配線４１ｅは、パッド２２ｄと接続されている。
【0069】
セル上部に、Ｘ方向に延びるローカル配線４１ｆ～４１ｎが形成されている。ローカル配線４１ｆは、パッド２２ｅと接続されている。ローカル配線４１ｇは、パッド２２ｈと接続されている。ローカル配線４１ｈは、パッド２２ｑと接続されている。ローカル配線４１ｉは、パッド２２ｌと接続されている。ローカル配線４１ｊは、パッド２２ｆ，２２ｉ，２２ｒと接続されている。ローカル配線４１ｋは、パッド２２ｊ，２２ｍと接続されている。ローカル配線４１ｌは、パッド２２ｇと接続されている。ローカル配線４１ｍは、パッド２２ｋと接続されている。ローカル配線４１ｎは、パッド２２ｎと接続されている。
【0070】
ローカル配線４１ａは、コンタクト（via）５１ａを介して、電源配線１１と接続されており、コンタクト５１ｂを介して、ローカル配線４１ｇと接続されている。ローカル配線４１ｂは、コンタクト５１ｃを介して、ローカル配線４１ｊと接続されている。ローカル配線４１ｃは、コンタクト５１ｄを介して、ローカル配線４１ｋと接続されている。ローカル配線４１ｅは、コンタクト５１ｅを介して、電源配線１２と接続されており、コンタクト５１ｆを介して、ローカル配線４１ｍと接続されている。ローカル配線４１ｊは、シェアードコンタクト（Shared-Contact）６１ａを介して、ゲート配線３５と接続されている。ローカル配線４１ｋは、シェアードコンタクト６１ｂを介して、ゲート配線３２と接続されている。
【0071】
すなわち、トランジスタＮ１，Ｎ５は互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ２，Ｎ６は互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。また、トランジスタＮ１，Ｎ５がドライブトランジスタＰＤ１に相当し、トランジスタＮ２，Ｎ６がドライブトランジスタＰＤ２に相当する。したがって、本実施形態に係る２ポートＳＲＡＭセルにおいて、ドライブトランジスタＰＤ１，ＰＤ２は、それぞれ、並列接続された２つのＮ型ＦＥＴにより構成されている。
【0072】
なお、ローカル配線４１ｂ，４１ｊ、コンタクト５１ｃ、シェアードコンタクト６１ａおよびゲート配線３５が第１ノードＮＡに相当し、ローカル配線４１ｃ，４１ｋ、コンタクト５１ｄ、シェアードコンタクト６１ｂおよびゲート配線３２が第２ノードＮＢに相当する。
【0073】
図１（ｃ）に示すように、金属配線層であるＭ１配線層に、セル上下両端にかけてＹ方向に延びる配線７１～７５が形成されている。また、配線７６～７９が形成されている。配線７１は、電圧ＶＤＤを供給する。配線７２～７５が、第１ビット線ＢＬＡ、第３ビット線ＢＬＢ、第２ビット線ＢＬＡＸおよび第４ビット線ＢＬＢＸにそれぞれ相当する。
【0074】
Ｍ１配線層の上層であるＭ２配線層に、セル左右両端にかけてＸ方向に延びる配線８１，８２が形成されている。配線８１，８２は、Ｙ方向に並んで配置されている。なお、配線８１，８２が、第１ワード線ＷＬＡおよび第２ワード線ＷＬＢにそれぞれ相当する。
【0075】
配線７１は、コンタクト９１ａを介して、ローカル配線４１ｈと接続されており、コンタクト９１ｂを介して、ローカル配線４１ｄと接続されている。配線７２は、コンタクト９１ｃを介して、ローカル配線４１ｆと接続されている。配線７３は、コンタクト９１ｄを介して、ローカル配線４１ｌと接続されている。配線７４は、コンタクト９１ｅを介して、ローカル配線４１ｉと接続されている。配線７５は、コンタクト９１ｆを介して、ローカル配線４１ｎと接続されている。
【0076】
また、配線７６は、コンタクト（Gate-contact）６１ｃを介して、ゲート配線３１と接続されており、コンタクト９１ｇを介して、配線８１と接続されている。配線７７は、コンタクト６１ｄを介して、ゲート配線３３と接続されており、コンタクト９１ｈを介して、配線８１と接続されている。配線７８は、コンタクト６１ｅを介して、ゲート配線３４と接続されており、コンタクト９１ｉを介して、配線８２と接続されている。配線７９は、コンタクト６１ｆを介して、ゲート配線３６と接続されており、コンタクト９１ｊを介して、配線８２と接続されている。すなわち、配線８１は、コンタクト９１ｇ、配線７６およびコンタクト６１ｃを介して、ゲート配線３１と接続されており、コンタクト９１ｈ、配線７７およびコンタクト６１ｄを介して、ゲート配線３３と接続されている。配線８２は、コンタクト９１ｉ、配線７８およびコンタクト６１ｅを介して、ゲート配線３４と接続されており、コンタクト９１ｊ、配線７９およびコンタクト６１ｆを介して、ゲート配線３６と接続されている。
【0077】
以上の構成により、トランジスタＰ２（ロードトランジスタＰＵ１）は、パッド２２ｑが電圧ＶＤＤを供給する配線７１に、パッド２２ｒがローカル配線４１ｊ（第１ノードＮＡ）に、ゲート配線３２がシェアードコンタクト６１ｂ（第２ノードＮＢ）にそれぞれ接続されている。トランジスタＰ１（ロードトランジスタＰＵ２）は、パッド２２ｐが電圧ＶＤＤを供給する配線７１に、パッド２２ｏがローカル配線４１ｃ（第２ノードＮＢ）に、ゲート配線３５がシェアードコンタクト６１ａ（第１ノードＮＡ）にそれぞれ接続されている。トランジスタＮ１，Ｎ５（ドライブトランジスタＰＤ１）は、パッド２２ｂ，２２ｉがローカル配線４１ｂ，４１ｊ（第１ノードＮＡ）に、パッド２２ａ，２２ｈが電圧ＶＳＳを供給する電源配線１１に、ゲート配線３２がシェアードコンタクト６１ｂ（第２ノードＮＢ）にそれぞれ接続されている。トランジスタＮ２，Ｎ６（ドライブトランジスタＰＤ２）は、パッド２２ｃ，２２ｊがローカル配線４１ｃ，４１ｋ（第２ノードＮＢ）に、パッド２２ｄ，２２ｋが電圧ＶＳＳを供給する電源配線１２に、ゲート配線３５がシェアードコンタクト６１ａ（第１ノードＮＡ）にそれぞれ接続されている。トランジスタＮ３（アクセストランジスタＰＧ１）は、パッド２２ｅが配線７２（第１ビット線ＢＬＡ）に、パッド２２ｆがローカル配線４１ｊ（第１ノードＮＡ）に、ゲート配線３１が配線８１（第１ワード線ＷＬＡ）にそれぞれ接続されている。トランジスタＮ７（アクセストランジスタＰＧ２）は、パッド２２ｌが配線７４（第２ビット線ＢＬＡＸ）に、パッド２２ｍがローカル配線４１ｋ（第２ノードＮＢ）に、ゲート配線３３が配線８１（第１ワード線ＷＬＡ）にそれぞれ接続されている。トランジスタＮ４（アクセストランジスタＰＧ３）は、パッド２２ｇが配線７３（第３ビット線ＢＬＢ）に、パッド２２ｆがローカル配線４１ｊ（第１ノードＮＡ）に、ゲート配線３４が配線８２（第２ワード線ＷＬＢ）にそれぞれ接続されている。トランジスタＮ８（アクセストランジスタＰＧ４）は、パッド２２ｎが配線７５（第４ビット線ＢＬＢＸ）に、パッド２２ｍがローカル配線４１ｋ（第２ノードＮＢ）に、ゲート配線３６が配線８２（第２ワード線ＷＬＢ）にそれぞれ接続されている。すなわち、トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２により２ポートＳＲＡＭ回路が構成される。また、セル下部に、トランジスタＮ１，Ｎ２，Ｐ１が形成されており、セル上部に、トランジスタＮ３～Ｎ８，Ｐ２が形成されている。トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２は、それぞれ、立体構造トランジスタである。これにより、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
【0078】
また、トランジスタＰ１，Ｐ２は、平面視において、Ｘ方向において同じ位置に形成されている。これにより、２ポートＳＲＡＭセルの小面積化を図ることができる。
【0079】
また、ドライブトランジスタＰＤ１は、並列接続されたトランジスタＮ１，Ｎ５によって構成されており、ドライブトランジスタＰＤ２は、並列接続されたトランジスタＮ２，Ｎ６によって構成されている。また、トランジスタＮ１，Ｎ２は、トランジスタＮ５，Ｎ６とそれぞれ平面視で重なっている。これにより、２ポートＳＲＡＭセルの駆動能力を向上させつつ、小面積化を図ることができる。
【0080】
なお、Ｘ方向に２ポートＳＲＡＭセルを隣接して配置する場合、Ｘ方向に反転させて配置してもよいし、Ｘ方向に反転させずに配置してもよい。また、Ｙ方向に２ポートＳＲＡＭセルを隣接して配置する場合、Ｙ方向に反転させて配置される。
【0081】
また、ダミートランジスタＮ２１～Ｎ２４の各ノードには、いずれもローカル配線が接続されていない。このため、ダミートランジスタＮ２１～Ｎ２４は、２ポートＳＲＡＭセルの論理機能に影響を与えない。また、ダミートランジスタＮ２１～Ｎ２４が形成されていなくてもよいが、ダミートランジスタＮ２１～Ｎ２４を形成した方が、半導体記憶装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
【0082】
また、ローカル配線４１ｊとゲート配線３５とを接続するシェアードコンタクト６１ａ、および、ローカル配線４１ｋとゲート配線３２とを接続するシェアードコンタクト６１ｂは、Ｍ１配線層に配置された配線とゲート配線とを接続するコンタクト６１ｃ～６１ｆと同じプロセス工程において形成されてもよいし、別のプロセス工程において形成されてもよい。
【0083】
また、電圧ＶＤＤを供給する配線７１をＭ１配線層に設けているが、電圧ＶＤＤを供給する配線を埋め込み配線層に設けてもよい。また、電圧ＶＤＤを供給する配線をＭ１配線層および埋め込み配線層の両方に設けてもよい。この場合、電圧ＶＤＤを供給する電源が強化されるため、電源の安定化を図ることができる。
【0084】
また、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８がセル上部に形成されているが、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８がセル下部に形成されてもよい。この場合、ダミートランジスタＮ２１～Ｎ２４に代えて、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８がセル下部に形成される。そして、２ポートＳＲＡＭセルに、上述した２ポートＳＲＡＭ回路が構成されるように、ローカル配線およびコンタクトが形成される。
【0085】
（変形例１）
図４は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図４（ａ）はセル下部を示し、図４（ｂ）はセル上部を示し、図４（ｃ）はＭ１，Ｍ２配線層を示す。図４では、図１と対比すると、セル下部に、トランジスタＮ１，Ｎ２，Ｐ１に加えて、トランジスタＮ１１～Ｎ１４，Ｎ１７，Ｎ１８が形成されており、ダミートランジスタＮ２１～Ｎ２４が省かれている。また、セル上部に、トランジスタＮ３～Ｎ８，Ｐ２に加えて、トランジスタＮ１５，Ｎ１６が形成されている。
図４は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図４（ａ）はセル下部を示し、図４（ｂ）はセル上部を示し、図４（ｃ）はＭ１，Ｍ２配線層を示す。図４では、図１と対比すると、セル下部に、トランジスタＮ１，Ｎ２，Ｐ１に加えて、トランジスタＮ１１～Ｎ１４，Ｎ１７，Ｎ１８が形成されており、ダミートランジスタＮ２１～Ｎ２４が省かれている。また、セル上部に、トランジスタＮ３～Ｎ８，Ｐ２に加えて、トランジスタＮ１５，Ｎ１６が形成されている。
【0086】
具体的に、セル下部に、Ｙ方向に延びるナノワイヤ２３ａ，２３ｃ，２３ｄ，２３ｅ，２３ｉ，２３ｊが形成されており、セル上部に、Ｙ方向に延びるナノワイヤ２３ｆ，２３ｈが形成されている。
【0087】
ナノワイヤ２３ａ，２３ｄ，２３ｉは、ナノワイヤ２１ａとＸ方向に並んで形成されている。ナノワイヤ２３ｃ，２３ｅ，２３ｊは、ナノワイヤ２１ｂ，２１ｃとＸ方向に並んで形成されている。ナノワイヤ２３ｆは、ナノワイヤ２１ｄ，２１ｆ，２１ｇ，２１ｉとＸ方向に並んで形成されている。ナノワイヤ２３ｈは、ナノワイヤ２１ｅ，２１ｈ，２１ｊとＸ方向に並んで形成されている。
【0088】
また、ナノワイヤ２３ｄ，２３ｉは、ナノワイヤ２３ｅ，２３ｊとそれぞれＹ方向に並んで形成されている。
【0089】
また、ナノワイヤ２３ａ，２３ｃ，２３ｄ，２３ｅ，２３ｉ，２３ｊは、ナノワイヤ２３ｆ，２３ｈ，２１ｄ，２１ｅ，２１ｉ，２１ｊとそれぞれ平面視において重なっている。
【0090】
ゲート配線３１は、トランジスタＮ１３のゲートとなる。ゲート配線３２は、トランジスタＮ１１，Ｎ１５のゲートとなる。ゲート配線３３は、トランジスタＮ１７のゲートとなる。ゲート配線３４は、トランジスタＮ１４のゲートとなる。ゲート配線３５は、トランジスタＮ１２，Ｎ１６のゲートとなる。ゲート配線３６は、トランジスタＮ１８のゲートとなる。
【0091】
ナノワイヤ２３ａの図面上端、ナノワイヤ２３ａの図面下端、ナノワイヤ２３ｃの図面上端、ナノワイヤ２３ｃの図面下端、ナノワイヤ２３ｄの図面上端、ナノワイヤ２３ｄ，２３ｅの間、ナノワイヤ２３ｅの図面下端、ナノワイヤ２３ｆの図面上端、ナノワイヤ２３ｆの図面下端、ナノワイヤ２３ｈの図面上端、ナノワイヤ２３ｈの図面下端、ナノワイヤ２３ｉの図面上端、ナノワイヤ２３ｉ，２３ｊの間、および、ナノワイヤ２３ｊの図面下端に、Ｎ型半導体がドーピングされたパッド２４ａ～２４ｎがそれぞれ形成されている。ナノワイヤ２３ａ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｈ，２３ｉ，２３ｊが、トランジスタＮ１１～Ｎ１８のチャネル部を構成する。パッド２４ａ，２４ｂが、トランジスタＮ１１のノードを構成する。パッド２４ｃ，２４ｄが、トランジスタＮ１２のノードを構成する。パッド２４ｅ，２４ｆが、トランジスタＮ１３のノードを構成する。パッド２４ｆ，２４ｇが、トランジスタＮ１４のノードを構成する。パッド２４ｈ，２４ｉが、トランジスタＮ１５のノードを構成する。パッド２４ｊ，２４ｋが、トランジスタＮ１６のノードを構成する。パッド２４ｌ，２４ｍが、トランジスタＮ１７のノードを構成する。パッド２４ｍ，２４ｎが、トランジスタＮ１８のノードを構成する。
【0092】
すなわち、ナノワイヤ２３ａ、ゲート配線３２およびパッド２４ａ，２４ｂによって、トランジスタＮ１１が構成される。ナノワイヤ２３ｃ、ゲート配線３５およびパッド２４ｃ，２４ｄによって、トランジスタＮ１２が構成される。ナノワイヤ２３ｄ、ゲート配線３１およびパッド２４ｅ，２４ｆによって、トランジスタＮ１３が構成される。ナノワイヤ２３ｅ、ゲート配線３４およびパッド２４ｆ，２４ｇによって、トランジスタＮ１４が構成される。ナノワイヤ２３ｆ、ゲート配線３２およびパッド２４ｈ，２４ｉによって、トランジスタＮ１５が構成される。ナノワイヤ２３ｈ、ゲート配線３５およびパッド２４ｊ，２４ｋによって、トランジスタＮ１６が構成される。ナノワイヤ２３ｉ、ゲート配線３３およびパッド２４ｌ，２４ｍによって、トランジスタＮ１７が構成される。ナノワイヤ２３ｊ、ゲート配線３６およびパッド２４ｍ，２４ｎによって、トランジスタＮ１８が構成される。
【0093】
したがって、トランジスタＮ１１～Ｎ１４，Ｎ１７，Ｎ１８は、トランジスタＮ１５，Ｎ１６，Ｎ３，Ｎ４，Ｎ７，Ｎ８とそれぞれ平面視で重なっている。
【0094】
また、トランジスタＮ１１，Ｎ１３，Ｎ１７は、トランジスタＮ１とＸ方向に並んで形成されている。トランジスタＮ１２，Ｎ１４，Ｎ１８は、トランジスタＮ２，Ｐ１とＸ方向に並んで形成されている。トランジスタＮ１５は、トランジスタＮ３，Ｎ５，Ｎ７，Ｐ２とＸ方向に並んで形成されている。トランジスタＮ１６は、トランジスタＮ４，Ｎ６，Ｎ８とＸ方向に並んで形成されている。
【0095】
また、トランジスタＮ１３，Ｎ１７は、トランジスタＮ１４，Ｎ１８とそれぞれＹ方向に並んで形成されている。
【0096】
セル下部に、Ｘ方向に延びるローカル配線４２ａ～４２ｄが形成されている。ローカル配線４２ａは、パッド２４ｅと接続されている。ローカル配線４２ｂは、パッド２４ｌと接続されている。ローカル配線４２ｃは、パッド２４ｇと接続されている。ローカル配線４２ｄは、パッド２４ｎと接続されている。
【0097】
セル下部において、ローカル配線４１ａは、パッド２２ａ，２４ａと接続されている。ローカル配線４１ｂは、パッド２２ｂ，２４ｂ，２４ｆと接続されている。ローカル配線４１ｃは、パッド２２ｃ，２２ｏ，２４ｃ，２４ｍと接続されている。ローカル配線４１ｅは、パッド２２ｄ，２４ｄと接続されている。
【0098】
セル上部において、ローカル配線４１ｇは、パッド２２ｈ，２４ｈと接続されている。ローカル配線４１ｊは、パッド２２ｆ，２２ｉ，２４ｉと接続されている。ローカル配線４１ｋは、パッド２２ｊ，２２ｍ，２２ｒ，２４ｊと接続されている。ローカル配線４１ｍは、パッド２２ｋ，２４ｋと接続されている。
【0099】
ローカル配線４２ａは、コンタクト５２ａを介して、ローカル配線４１ｆと接続されている。ローカル配線４２ｂは、コンタクト５２ｂを介して、ローカル配線４１ｉと接続されている。ローカル配線４２ｃは、コンタクト５２ｃを介して、ローカル配線４１ｌと接続されている。ローカル配線４２ｄは、コンタクト５２ｄを介して、ローカル配線４１ｎと接続されている。
【0100】
すなわち、トランジスタＮ１，Ｎ５，Ｎ１１，Ｎ１５は、互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ２，Ｎ６，Ｎ１２，Ｎ１６は、互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ３，Ｎ１３は、互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ４，Ｎ１４は、互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ７，Ｎ１７は、互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ８，Ｎ１８は、互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。なお、本変形例では、トランジスタＮ１，Ｎ５，Ｎ１１，Ｎ１５がドライブトランジスタＰＤ１に相当し、トランジスタＮ２，Ｎ６，Ｎ１２，Ｎ１６がドライブトランジスタＰＤ２に相当し、トランジスタＮ３，Ｎ１３がアクセストランジスタＰＧ１に相当し、トランジスタＮ７，Ｎ１７がアクセストランジスタＰＧ２に相当し、トランジスタＮ４，Ｎ１４がアクセストランジスタＰＧ３に相当し、トランジスタＮ８，Ｎ１８がアクセストランジスタＰＧ４に相当する。
【0101】
したがって、本変形例では、ドライブトランジスタＰＤ１，ＰＤ２が、それぞれ、並列接続された４つのＮ型ＦＥＴによって構成され、アクセストランジスタＰＧ１～ＰＧ４が、それぞれ、並列接続された２つのＮ型ＦＥＴによって構成されている。また、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタ、および、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、それぞれ積層されている。そして、本変形例により、第１実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
【0102】
また、ドライブトランジスタＰＤ１は、並列接続されたトランジスタＮ１，Ｎ５，Ｎ１１，Ｎ１５によって構成され、ドライブトランジスタＰＤ２は、並列接続されたトランジスタＮ２，Ｎ６，Ｎ１２，Ｎ１６によって構成され、アクセストランジスタＰＧ１は、並列接続されたトランジスタＮ３，Ｎ１３によって構成され、アクセストランジスタＰＧ２は、並列接続されたトランジスタＮ７，Ｎ１７によって構成され、アクセストランジスタＰＧ３は、並列接続されたトランジスタＮ４，Ｎ１４によって構成され、アクセストランジスタＰＧ４は、並列接続されたトランジスタＮ８，Ｎ１８によって構成されている。また、トランジスタＮ１１～Ｎ１４，Ｎ１７，Ｎ１８は、トランジスタＮ１５，Ｎ１６，Ｎ３，Ｎ４，Ｎ７，Ｎ８とそれぞれ平面視で重なっている。これにより、２ポートＳＲＡＭセルの駆動能力を向上させつつ、小面積化を図ることができる。
【0103】
（変形例２）
図５は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図５（ａ）はセル下部を示し、図５（ｂ）はセル上部を示し、図５（ｃ）はＭ１，Ｍ２配線層を示す。図５では、図１と対比すると、トランジスタＰ１が、セル上部に形成されている。また、ダミートランジスタＮ２５，Ｎ２６が、セル下部に形成されている。
図５は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図５（ａ）はセル下部を示し、図５（ｂ）はセル上部を示し、図５（ｃ）はＭ１，Ｍ２配線層を示す。図５では、図１と対比すると、トランジスタＰ１が、セル上部に形成されている。また、ダミートランジスタＮ２５，Ｎ２６が、セル下部に形成されている。
【0104】
具体的に、セル上部に、ナノワイヤ２１ｂが形成されている。セル下部に、Ｙ方向に延びるナノワイヤ２８ａ，２８ｂが形成されている。
【0105】
ナノワイヤ２１ｂは、ナノワイヤ２１ｅ，２１ｈ，２１ｊとＸ方向に並んで形成されている。ナノワイヤ２８ａは、ナノワイヤ２１ａ，２６ａ，２６ｃとＸ方向に並んで形成されている。ナノワイヤ２８ｂは、ナノワイヤ２１ｃ，２６ｂ，２６ｄとＸ方向に並んで形成されている。
【0106】
また、ナノワイヤ２１ｇ，２１ｂは、ナノワイヤ２８ａ，２８ｂとそれぞれ平面視で重なっている。
【0107】
ナノワイヤ２８ａの図面上端、ナノワイヤ２８ａの図面下端、ナノワイヤ２８ｂの図面上端、および、ナノワイヤ２８ｂの図面下端に、Ｎ型半導体がドーピングされたダミーパッド２９ａ～２９ｄがそれぞれ形成されている。ナノワイヤ２８ａ，２８ｂが、ダミートランジスタＮ２５，Ｎ２６のチャネル部をそれぞれ構成する。ダミーパッド２９ａ，２９ｂがダミートランジスタＮ２５のノードを構成し、ダミーパッド２９ｃ，２９ｄがダミートランジスタＮ２６のノードを構成する。なお、ダミートランジスタＮ２５，Ｎ２６は、論理機能を有さないトランジスタである。
【0108】
したがって、トランジスタＰ２，Ｐ１は、ダミートランジスタＮ２５，Ｎ２６とそれぞれ平面視で重なっている。
【0109】
また、トランジスタＰ１は、トランジスタＮ４，Ｎ６，Ｎ８とＸ方向に並んで形成されている。ダミートランジスタＮ２５は、トランジスタＮ１およびダミートランジスタＮ２１，Ｎ２３とＸ方向に並んで形成されている。ダミートランジスタＮ２６は、トランジスタＮ２およびダミートランジスタＮ２２，Ｎ２４とＸ方向に並んで形成されている。
【0110】
セル下部において、ローカル配線４１ｃは、パッド２２ｃと接続されている。セル上部において、ローカル配線４１ｋは、パッド２２ｏ，２２ｊ，２２ｍと接続されている。
【0111】
本変形例では、ダミートランジスタを含む各トランジスタは、積層されている。また、セル下部に形成される、ダミートランジスタを含むトランジスタは、Ｎ型ＦＥＴのみである。そして、本変形例により、第１実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
【0112】
また、トランジスタＮ３～Ｎ８，Ｐ２，Ｐ１は、ダミートランジスタＮ２１，Ｎ２２、トランジスタＮ１，Ｎ２およびダミートランジスタＮ２３～Ｎ２６とそれぞれ平面視で重なっている。すなわち、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
【0113】
また、セル下部には、トランジスタＮ１，Ｎ２およびダミートランジスタＮ２１～Ｎ２６が形成されており、セル上部には、トランジスタＰ１，Ｐ２，Ｎ３～Ｎ８が形成されている。すなわち、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
【0114】
（変形例３）
図６は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図６（ａ）はセル下部を示し、図６（ｂ）はセル上部を示し、図６（ｃ）はＭ１，Ｍ２配線層を示す。図６では、図１と対比すると、トランジスタＮ１，Ｎ２に加えて、トランジスタＮ１１～Ｎ１４，Ｎ１７，Ｎ１８およびダミートランジスタＮ２５，Ｎ２６が、セル下部に形成されており、ダミートランジスタＮ２１～Ｎ２４が省かれている。また、トランジスタＮ３～Ｎ８，Ｐ２に加えて、トランジスタＮ１５，Ｎ１６，Ｐ１が、セル上部に形成されている。
図６は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図６（ａ）はセル下部を示し、図６（ｂ）はセル上部を示し、図６（ｃ）はＭ１，Ｍ２配線層を示す。図６では、図１と対比すると、トランジスタＮ１，Ｎ２に加えて、トランジスタＮ１１～Ｎ１４，Ｎ１７，Ｎ１８およびダミートランジスタＮ２５，Ｎ２６が、セル下部に形成されており、ダミートランジスタＮ２１～Ｎ２４が省かれている。また、トランジスタＮ３～Ｎ８，Ｐ２に加えて、トランジスタＮ１５，Ｎ１６，Ｐ１が、セル上部に形成されている。
【0115】
セル下部に、ローカル配線４２ａ～４２ｄが形成されている。セル上部において、ローカル配線４１ｊは、パッド２２ｆ，２２ｉ，２２ｒ，２４ｉと接続されている。ローカル配線４１ｋは、パッド２２ｊ，２２ｍ，２２ｏ，２４ｊと接続されている。
【0116】
なお、本変形例では、トランジスタＮ１，Ｎ５，Ｎ１１，Ｎ１５がドライブトランジスタＰＤ１に相当し、トランジスタＮ２，Ｎ６，Ｎ１２，Ｎ１６がドライブトランジスタＰＤ２に相当し、トランジスタＮ３，Ｎ１３がアクセストランジスタＰＧ１に相当し、トランジスタＮ７，Ｎ１７がアクセストランジスタＰＧ２に相当し、トランジスタＮ４，Ｎ１４がアクセストランジスタＰＧ３に相当し、トランジスタＮ８，Ｎ１８がアクセストランジスタＰＧ４に相当する。
【0117】
したがって、本変形例では、ドライブトランジスタＰＤ１，ＰＤ２が、それぞれ、並列に接続された４つのＮ型ＦＥＴによって構成され、アクセストランジスタＰＧ１～ＰＧ４が、それぞれ、並列に接続された２つのＮ型ＦＥＴによって構成されている。また、ダミートランジスタを含む各トランジスタは、積層されている。また、セル下部に形成される、ダミートランジスタを含むトランジスタは、Ｎ型ＦＥＴのみである。そして、本変形例により、第１実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
【0118】
また、ドライブトランジスタＰＤ１は、並列接続されたトランジスタＮ１，Ｎ５，Ｎ１１，Ｎ１５によって構成され、ドライブトランジスタＰＤ２は、並列接続されたトランジスタＮ２，Ｎ６，Ｎ１２，Ｎ１６によって構成され、アクセストランジスタＰＧ１は、並列接続されたトランジスタＮ３，Ｎ１３によって構成され、アクセストランジスタＰＧ２は、並列接続されたトランジスタＮ７，Ｎ１７によって構成され、アクセストランジスタＰＧ３は、並列接続されたトランジスタＮ４，Ｎ１４によって構成され、アクセストランジスタＰＧ４は、並列接続されたトランジスタＮ８，Ｎ１８によって構成されている。また、トランジスタＮ１１～Ｎ１４，Ｎ１７，Ｎ１８は、トランジスタＮ１５，Ｎ１６，Ｎ３，Ｎ４，Ｎ７，Ｎ８とそれぞれ平面視で重なっている。これにより、２ポートＳＲＡＭセルの駆動能力を向上させつつ、小面積化を図ることができる。
【0119】
また、トランジスタＮ３～Ｎ８，Ｎ１５，Ｎ１６，Ｐ１，Ｐ２は、トランジスタＮ１３，Ｎ１４，Ｎ１，Ｎ２，Ｎ１７，Ｎ１８，Ｎ１１，Ｎ１２およびダミートランジスタＮ２６，Ｎ２５とそれぞれ平面視で重なっている。すなわち、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
【0120】
また、セル下部には、トランジスタＮ１，Ｎ２，Ｎ１１～Ｎ１４，Ｎ１７，Ｎ１８およびダミートランジスタＮ２５，Ｎ２６が形成されており、セル上部には、トランジスタＮ３～Ｎ８，Ｎ１５，Ｎ１６，Ｐ１，Ｐ２が形成されている。すなわち、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
【0121】
（変形例４）
図７は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図７（ａ）はセル下部を示し、図７（ｂ）はセル上部を示し、図７（ｃ）はＭ１，Ｍ２配線層を示す。図７では、図１と対比すると、トランジスタＮ１，Ｎ２およびダミートランジスタＮ２１～Ｎ２４に加えて、トランジスタＮ５，Ｎ６が、セル下部に形成されている。また、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８，Ｐ２に加えて、トランジスタＰ１およびダミートランジスタＰ２１，Ｐ２２が、セル上部に形成されている。
図７は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図７（ａ）はセル下部を示し、図７（ｂ）はセル上部を示し、図７（ｃ）はＭ１，Ｍ２配線層を示す。図７では、図１と対比すると、トランジスタＮ１，Ｎ２およびダミートランジスタＮ２１～Ｎ２４に加えて、トランジスタＮ５，Ｎ６が、セル下部に形成されている。また、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８，Ｐ２に加えて、トランジスタＰ１およびダミートランジスタＰ２１，Ｐ２２が、セル上部に形成されている。
【0122】
具体的に、セル下部に、ナノワイヤ２１ｆ，２１ｈが形成されている。セル上部に、ナノワイヤ２１ｂ、および、Ｙ方向に延びるナノワイヤ２８ｃ，２８ｄが形成されている。
【0123】
ナノワイヤ２１ｆは、ナノワイヤ２１ａ，２６ａ，２６ｃとＸ方向に並んで形成されている。ナノワイヤ２１ｈは、ナノワイヤ２１ｃ，２６ｂ，２６ｄとＸ方向に並んで形成されている。ナノワイヤ２８ｃは、ナノワイヤ２１ｄ，２１ｇ，２１ｉとＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２８ｄは、ナノワイヤ２１ｅ，２１ｊとＸ方向に並んで形成されている。
【0124】
また、ナノワイヤ２１ａ，２１ｆ，２１ｃ，２１ｈは、ナノワイヤ２１ｇ，２８ｃ，２８ｄ，２１ｂとそれぞれ平面視で重なっている。
【0125】
ナノワイヤ２８ｃの図面上端、ナノワイヤ２８ｃの図面下端、ナノワイヤ２８ｄの図面上端、および、ナノワイヤ２８ｄの図面下端に、Ｐ型半導体がドーピングされたダミーパッド２９ｅ～２９ｈがそれぞれ形成されている。ナノワイヤ２８ｃ，２８ｄが、ダミートランジスタＰ２１，Ｐ２２のチャネル部をそれぞれ構成する。ダミーパッド２９ｅ，２９ｆがダミートランジスタＰ２１のノードを構成し、ダミーパッド２９ｇ，２９ｈがダミートランジスタＰ２２のノードを構成する。なお、ダミートランジスタＰ２１，Ｐ２２は、論理機能を有さないトランジスタである。
【0126】
したがって、トランジスタＰ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２は、トランジスタＮ６，Ｎ１，Ｎ５，Ｎ２とそれぞれ平面視で重なっている。
【0127】
また、トランジスタＮ５，Ｎ６は、トランジスタＮ１，Ｎ２とそれぞれＸ方向に並んで形成されている。
【0128】
図７（ｃ）に示すように、Ｍ１配線層に、Ｘ方向に延びる配線７１ａ，７１ｂが形成されている。配線７１ａ，７１ｂは、それぞれ、電圧ＶＤＤを供給する。配線７１ａは、コンタクト９１ａを介して、ローカル配線４１ｈと接続されている。配線７１ｂは、コンタクト９１ｂを介して、ローカル配線４１ｄと接続されている。
【0129】
本変形例では、セル下部に、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタがＸ方向に並んで形成されている。また、セル上部に、ロードトランジスタＰＵ１，ＰＵ２に相当するトランジスタが形成され、かつ、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタと積層されている。そして、本変形例により、第１実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
【0130】
また、トランジスタＮ１，Ｎ２，Ｎ５，Ｎ６およびダミートランジスタＮ２１～Ｎ２４は、トランジスタＰ２、ダミートランジスタＰ２２，Ｐ２１およびトランジスタＰ１，Ｎ３，Ｎ４，Ｎ７，Ｎ８とそれぞれ平面視で重なっている。すなわち、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
【0131】
また、セル下部には、トランジスタＮ１，Ｎ２，Ｎ５，Ｎ６およびダミートランジスタＮ２１～Ｎ２４が形成されており、セル上部には、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８，Ｐ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２が形成されている。すなわち、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
【0132】
（第２実施形態）
図８は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す図である。具体的に、図８（ａ）はセル下部を示し、図８（ｂ）はセル上部を示し、図８（ｃ）はＭ１，Ｍ２配線層を示す。図８では、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｎ４７，Ｎ４８，Ｐ１が、セル下部に形成されており、トランジスタＮ３～Ｎ６，Ｎ４３，Ｎ４４，Ｐ２が、セル上部に形成されている。なお、図８では、本実施形態に係る２ポートＳＲＡＭセルに、他の２ポートＳＲＡＭセルがＸ方向に隣接して配置されている。具体的に、トランジスタＮ４３，Ｎ４４は、本実施形態に係る２ポートＳＲＡＭセルの図面右側に配置された２ポートＳＲＡＭセルに含まれるトランジスタである。また、トランジスタＮ４７，Ｎ４８が、本実施形態に係る２ポートＳＲＡＭセルの図面左側に配置された２ポートＳＲＡＭセルに含まれるトランジスタである。
図８は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す図である。具体的に、図８（ａ）はセル下部を示し、図８（ｂ）はセル上部を示し、図８（ｃ）はＭ１，Ｍ２配線層を示す。図８では、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｎ４７，Ｎ４８，Ｐ１が、セル下部に形成されており、トランジスタＮ３～Ｎ６，Ｎ４３，Ｎ４４，Ｐ２が、セル上部に形成されている。なお、図８では、本実施形態に係る２ポートＳＲＡＭセルに、他の２ポートＳＲＡＭセルがＸ方向に隣接して配置されている。具体的に、トランジスタＮ４３，Ｎ４４は、本実施形態に係る２ポートＳＲＡＭセルの図面右側に配置された２ポートＳＲＡＭセルに含まれるトランジスタである。また、トランジスタＮ４７，Ｎ４８が、本実施形態に係る２ポートＳＲＡＭセルの図面左側に配置された２ポートＳＲＡＭセルに含まれるトランジスタである。
【0133】
より具体的に、セル下部に、ナノワイヤ２１ｉ，２１ｊが形成されている。また、セル下部における図面左端に、Ｙ方向に延びるナノワイヤ１２１ｉ，１２１ｊが形成されており、セル上部における図面右端に、Ｙ方向に延びるナノワイヤ１２１ｄ，１２１ｅが形成されている。
【0134】
ナノワイヤ１２１ｄは、ナノワイヤ２１ｄ，２１ｆ，２１ｇとＸ方向に並んで形成されている。ナノワイヤ１２１ｅは、ナノワイヤ２１ｅ，２１ｈとＸ方向に並んで形成されている。ナノワイヤ１２１ｉは、ナノワイヤ２１ａ，２１ｉとＸ方向に並んで形成されている。ナノワイヤ１２１ｊは、ナノワイヤ２１ｂ，２１ｃ，２１ｊとＸ方向に並んで形成されている。
【0135】
また、ナノワイヤ１２１ｄ，１２１ｅは、Ｙ方向に並んで形成されている。ナノワイヤ１２１ｉ，１２１ｊは、Ｙ方向に並んで形成されている。
【0136】
また、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊは、ナノワイヤ２１ｉ，２１ｊ，２１ｄ，２１ｅとそれぞれ平面視で重なっている。
【0137】
ゲート配線３３は、トランジスタＮ４３のゲートとなる。ゲート配線３６は、トランジスタＮ４４のゲートとなる。ゲート配線３１は、トランジスタＮ４７のゲートとなる。ゲート配線３４は、トランジスタＮ４８のゲートとなる。
【0138】
すなわち、トランジスタＮ４３，Ｎ４４は、トランジスタＮ７，Ｎ８とそれぞれ平面視において重なっている。トランジスタＮ４７，Ｎ４８は、トランジスタＮ３，Ｎ４とそれぞれ平面視において重なっている。
【0139】
また、トランジスタＮ４３は、トランジスタＮ３，Ｎ５，Ｐ２とＸ方向に並んで形成されている。トランジスタＮ４４は、トランジスタＮ４，Ｎ６とＸ方向に並んで形成されている。トランジスタＮ４７は、トランジスタＮ１，Ｎ７とＸ方向に並んで形成されている。トランジスタＮ４８は、トランジスタＮ２，Ｎ８，Ｐ１とＸ方向に並んで形成されている。
【0140】
また、トランジスタＮ４３，Ｎ４４は、Ｙ方向に並んで形成されている。トランジスタＮ４７，Ｎ４８は、Ｙ方向に並んで形成されている。
【0141】
セル下部において、ローカル配線４１ｃは、パッド２２ｃ，２２ｍ，２２ｏと接続されている。セル上部において、ローカル配線４１ｋは、パッド２２ｊと接続されている。
【0142】
以上の構成により、トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２により２ポートＳＲＡＭ回路が構成される。また、セル下部に、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｐ１が形成されており、セル上部に、トランジスタＮ３～Ｎ６，Ｐ２が形成されている。トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２は、それぞれ、立体構造トランジスタである。これにより、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができる。
【0143】
また、トランジスタＰ１，Ｐ２は、平面視において、Ｘ方向において同じ位置に形成されている。これにより、２ポートＳＲＡＭセルの小面積化を図ることができる。
【0144】
また、ドライブトランジスタＰＤ１は、並列接続されたトランジスタＮ１，Ｎ５によって構成されており、ドライブトランジスタＰＤ２は、並列接続されたトランジスタＮ２，Ｎ６によって構成されている。また、トランジスタＮ１，Ｎ２は、トランジスタＮ５，Ｎ６とそれぞれ平面視で重なっている。これにより、２ポートＳＲＡＭセルの駆動能力を向上させつつ、小面積化を図ることができる。
【0145】
また、トランジスタＮ４３，Ｎ４４が、本実施形態に係る２ポートＳＲＡＭセルの図面右側に配置された２ポートＳＲＡＭセルにおけるトランジスタＮ３，Ｎ４にそれぞれ相当する。また、トランジスタＮ４７，Ｎ４８が、本実施形態に係る２ポートＳＲＡＭセルの図面左側に配置された２ポートＳＲＡＭセルにおけるトランジスタＮ７，Ｎ８にそれぞれ相当する。また、トランジスタＮ４３，Ｎ４４は、トランジスタ，Ｎ７，Ｎ８とそれぞれ平面視で重なっており、トランジスタＮ４７，Ｎ４８は、トランジスタＮ３，Ｎ４とそれぞれ平面視において重なっている。すなわち、アクセストランジスタＰＧ１に相当するトランジスタＮ３が、図面左側に隣接する２ポートＳＲＡＭセルのアクセストランジスタＰＧ２に相当するトランジスタＮ４７と積層される。アクセストランジスタＰＧ２に相当するトランジスタＮ７が、図面右側に隣接する２ポートＳＲＡＭセルのアクセストランジスタＰＧ１に相当するトランジスタＮ４３と積層される。アクセストランジスタＰＧ３に相当するトランジスタＮ４が、図面左側に隣接する２ポートＳＲＡＭセルのアクセストランジスタＰＧ４に相当するトランジスタＮ４８と積層される。アクセストランジスタＰＧ４に相当するトランジスタＮ８が、図面右側に隣接する２ポートＳＲＡＭセルのアクセストランジスタＰＧ３に相当するトランジスタＮ４４と積層される。これにより、２ポートＳＲＡＭセルの小面積化を図ることができる。
【0146】
なお、本実施形態では、Ｘ方向に隣接する２ポートＳＲＡＭセルは、Ｘ方向に反転させずに配置される。また、２ポートＳＲＡＭセルとＹ方向に隣接する２ポートＳＲＡＭセルは、Ｙ方向に反転させて配置される。
【0147】
また、セル下部に、トランジスタＮ３，Ｎ４，Ｎ４３，Ｎ４４を形成し、セル上部に、トランジスタＮ７，Ｎ８，Ｎ４７，Ｎ４８を形成してもよい。この場合、本実施形態に係る２ポートＳＲＡＭセルに、２ポートＳＲＡＭセル回路が形成されるように、ローカル配線およびコンタクトが形成される。
【0148】
（変形例１）
図９は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図９（ａ）はセル下部を示し、図９（ｂ）はセル上部を示し、図９（ｃ）はＭ１，Ｍ２配線層を示す。図９では、図８と対比すると、トランジスタＰ１が、セル上部に形成されている。また、ダミートランジスタＮ２５，Ｎ２６が、セル下部に形成されている。
図９は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図９（ａ）はセル下部を示し、図９（ｂ）はセル上部を示し、図９（ｃ）はＭ１，Ｍ２配線層を示す。図９では、図８と対比すると、トランジスタＰ１が、セル上部に形成されている。また、ダミートランジスタＮ２５，Ｎ２６が、セル下部に形成されている。
【0149】
具体的に、セル上部にナノワイヤ２１ｂが形成されている。セル下部に、ナノワイヤ２８ａ，２８ｂが形成されている。
【0150】
ナノワイヤ２１ｂは、ナノワイヤ２１ｅ，２１ｈ，１２１ｅとＸ方向に並んで形成されている。ナノワイヤ２８ａは、ナノワイヤ２１ａ，２１ｉ，１２１ｉとＸ方向に並んで形成されている。ナノワイヤ２８ｂは、ナノワイヤ２１ｃ，２１ｊ，１２１ｊとＸ方向に並んで形成されている。
【0151】
また、ナノワイヤ２１ｇ，２１ｂは、ナノワイヤ２８ａ，２８ｂとそれぞれ平面視で重なっている。
【0152】
すなわち、トランジスタＰ２，Ｐ１は、ダミートランジスタＮ２５，Ｎ２６とそれぞれ平面視で重なっている。
【0153】
また、トランジスタＰ１は、トランジスタＮ４，Ｎ６，Ｎ４４とＸ方向に並んで形成されている。ダミートランジスタＮ２５は、トランジスタＮ１，Ｎ７，Ｎ４７とＸ方向に並んで形成されている。ダミートランジスタＮ２６は、トランジスタＮ２，Ｎ８，Ｎ４８とＸ方向に並んで形成されている。
【0154】
また、セル下部において、ローカル配線４１ｃは、パッド２２ｃ，２２ｍと接続されている。セル上部において、ローカル配線４１ｋは、パッド２２ｊ，２２ｏと接続されている。
【0155】
本変形例では、ダミートランジスタを含む各トランジスタは、積層されている。また、セル下部に形成される、ダミートランジスタを含むトランジスタは、Ｎ型ＦＥＴのみである。そして、本変形例では、第２実施形態に係るＳＲＡＭセルと同様の効果を得ることができる。
【0156】
また、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｎ４７，Ｎ４８およびダミートランジスタＮ２５，Ｎ２６は、トランジスタＮ５，Ｎ６，Ｎ４３，Ｎ４４，Ｎ３，Ｎ４，Ｐ２，Ｐ１とそれぞれ平面視で重なっている。すなわち、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
【0157】
また、セル下部に、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｎ４７，Ｎ４８およびダミートランジスタＮ２５，Ｎ２６が形成されており、セル上部に、トランジスタＮ３～Ｎ６，Ｎ４３，Ｎ４４，Ｐ１，Ｐ２が形成されている。すなわち、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
【0158】
（変形例２）
図１０は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図１０（ａ）はセル下部を示し、図１０（ｂ）はセル上部を示し、図１０（ｃ）はＭ１，Ｍ２配線層を示す。図１０では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｎ４７，Ｎ４８に加えて、トランジスタＮ５，Ｎ６が、セル下部に形成されている。また、トランジスタＮ３，Ｎ４，Ｎ４３，Ｎ４４，Ｐ２に加えて、トランジスタＰ１およびダミートランジスタＰ２１，Ｐ２２が、セル上部に形成されている。
図１０は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図１０（ａ）はセル下部を示し、図１０（ｂ）はセル上部を示し、図１０（ｃ）はＭ１，Ｍ２配線層を示す。図１０では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｎ４７，Ｎ４８に加えて、トランジスタＮ５，Ｎ６が、セル下部に形成されている。また、トランジスタＮ３，Ｎ４，Ｎ４３，Ｎ４４，Ｐ２に加えて、トランジスタＰ１およびダミートランジスタＰ２１，Ｐ２２が、セル上部に形成されている。
【0159】
具体的に、セル下部に、ナノワイヤ２１ｆ，２１ｈが形成されている。セル上部に、ナノワイヤ２１ｂ，２８ｃ，２８ｄが形成されている。
【0160】
ナノワイヤ２１ｆは、ナノワイヤ２１ａ，２１ｉ，１２１ｉとＸ方向に並んで形成されている。ナノワイヤ２１ｈは、ナノワイヤ２１ｃ，２１ｊ，１２１ｊとＸ方向に並んで形成されている。ナノワイヤ２８ｃは、ナノワイヤ２１ｄ，２１ｇ，１２１ｄとＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２８ｄは、ナノワイヤ２１ｅ，１２１ｅとＸ方向に並んで形成されている。
【0161】
また、ナノワイヤ２１ａ，２１ｆ，２１ｃ，２１ｈは、ナノワイヤ２１ｇ，２８ｃ，２８ｄ，２１ｂとそれぞれ平面視で重なっている。
【0162】
すなわち、トランジスタＰ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２は、トランジスタＮ６，Ｎ１，Ｎ５，Ｎ２とそれぞれ平面視で重なっている。
【0163】
また、トランジスタＮ５は、トランジスタＮ１，Ｎ７，Ｎ４７とＸ方向に並んで形成されている。トランジスタＮ６は、トランジスタＮ２，Ｎ６，Ｎ８，Ｎ４８とＸ方向に並んで形成されている。
【0164】
また、セル下部において、ローカル配線４１ａは、パッド２２ａ，２２ｈと接続されている。ローカル配線４１ｂは、パッド２２ｂ，２２ｉと接続されている。ローカル配線４１ｃは、パッド２２ｃ，２２ｊ，２２ｍと接続されている。ローカル配線４１ｅは、パッド２２ｄ，２２ｋと接続されている。セル上部において、ローカル配線４１ｋは、パッド２２ｏと接続されている。
【0165】
本変形例では、セル下部に、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタがＸ方向に並んで形成されている。また、セル上部に、ロードトランジスタＰＵ１，ＰＵ２に相当するトランジスタが形成され、かつ、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタと積層されている。そして、本変形例により、第２実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
【0166】
また、トランジスタＮ１，Ｎ２，Ｎ５～Ｎ８，Ｎ４７，Ｎ４８は、トランジスタＰ２、ダミートランジスタＰ２２，Ｐ２１およびトランジスタＰ１，Ｎ４３，Ｎ４４，Ｎ３，Ｎ４とそれぞれ平面視で重なっている。すなわち、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
【0167】
また、セル下部には、トランジスタＮ１，Ｎ２，Ｎ５～Ｎ８，Ｎ４７，Ｎ４８が形成されており、セル上部には、トランジスタＮ３，Ｎ４，Ｎ４３，Ｎ４４，Ｐ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２が形成されている。すなわち、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
【0168】
（変形例３）
図１１および図１２は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図１１（ａ）および図１２（ａ）はセル下部を示し、図１１（ｂ）および図１２（ｂ）はセル上部を示し、図１１（ｃ）および図１２（ｃ）はＭ１，Ｍ２配線層を示す。
図１１および図１２は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図１１（ａ）および図１２（ａ）はセル下部を示し、図１１（ｂ）および図１２（ｂ）はセル上部を示し、図１１（ｃ）および図１２（ｃ）はＭ１，Ｍ２配線層を示す。
【0169】
図１１では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ４７，Ｎ４８，Ｐ１に加えて、トランジスタＮ４３，Ｎ４４が、セル下部に形成されている。また、トランジスタＮ３～Ｎ６，Ｐ２に加えて、トランジスタＮ７，Ｎ８が、セル上部に形成されている。図１２では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｐ１に加えて、トランジスタＮ３，Ｎ４が、セル下部に形成されている。また、トランジスタＮ５，Ｎ６，Ｎ４３，Ｎ４４，Ｐ２に加えて、トランジスタＮ４７，Ｎ４８が、セル上部に形成されている。
【0170】
本変形例では、図１１および図１２に示す２ポートＳＲＡＭセルがＸ方向に隣接して交互に配置される。具体的に、図１１では、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１２に示す２ポートＳＲＡＭセルに含まれるトランジスタであり、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１２に示す２ポートＳＲＡＭセルに含まれるトランジスタである。また、図１２では、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１１に示す２ポートＳＲＡＭセルに含まれるトランジスタであり、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１１に示す２ポートＳＲＡＭセルに含まれるトランジスタである。
【0171】
図１１および図１２では、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが、ナノワイヤ１２１ｉ，１２１ｊ，１２１ｄ，１２１ｅとそれぞれ平面視で重なっている。すなわち、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が、トランジスタＮ４７，Ｎ４８，Ｎ４３，Ｎ４４とそれぞれ平面視で重なっている。
【0172】
具体的に、図１１では、セル下部に、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊが形成されており、セル上部に、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが形成されている。また、ナノワイヤ２１ａ，１２１ｄ，１２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｃ，１２１ｅ，１２１ｊがＸ方向に並んで形成されている。ナノワイヤ２１ｄ，２１ｆ，２１ｇ，２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｅ，２１ｈ，２１ｊがＸ方向に並んで形成されている。
【0173】
すなわち、図１１では、セル下部に、トランジスタＮ４３，Ｎ４４，Ｎ４７，Ｎ４８が形成されており、セル上部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。また、トランジスタＮ１，Ｎ４３，Ｎ４７がＸ方向に並んで形成されている。トランジスタＮ２，Ｎ４４，Ｎ４８，Ｐ１がＸ方向に並んで形成されている。トランジスタＮ３，Ｎ５，Ｎ７，Ｐ２がＸ方向に並んで形成されている。トランジスタＮ４，Ｎ６，Ｎ８がＸ方向に並んで形成されている。
【0174】
図１２では、セル下部に、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが形成されており、セル上部に、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊが形成されている。また、ナノワイヤ２１ａ，２１ｄ，２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｃ，２１ｅ，２１ｊがＸ方向に並んで形成されている。ナノワイヤ２１ｆ，２１ｇ，１２１ｄ，１２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｈ，１２１ｅ，１２１ｊがＸ方向に並んで形成されている。
【0175】
すなわち、図１２では、セル下部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されており、セル上部に、トランジスタＮ４３，Ｎ４４，Ｎ４７，Ｎ４８が形成されている。また、トランジスタＮ１，Ｎ３，Ｎ７がＸ方向に並んで形成されている。トランジスタＮ２，Ｎ４，Ｎ８，Ｐ１がＸ方向に並んで形成されている。トランジスタＮ５，Ｎ４３，Ｎ４７，Ｐ２がＸ方向に並んで形成されている。トランジスタＮ６，Ｎ４４，Ｎ４８がＸ方向に並んで形成されている。
【0176】
本変形例では、セル上部およびセル下部のいずれか一方にのみ、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが形成されている。また、ロードトランジスタに相当するトランジスタが、Ｘ方向において同じ位置に形成されている。また、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタが、それぞれ積層されている。そして、本変形例により、第２実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
【0177】
また、図１１では、セル上部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。図１２では、セル下部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。すなわち、図１１および図１２では、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、セル上部またはセル下部のいずれか一方のみに形成されている。すなわち、セル上部およびセル下部に形成されるトランジスタのデバイス特性が異なる場合であっても、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、同層（セル上部またはセル下部のいずれか一方）に形成されているため、第１および第２相補ビット線対間（第１および第２ビット線ＢＬＡ，ＢＬＡＸの間、ならびに、第３および第４ビット線ＢＬＢ，ＢＬＢＸの間）における特性のずれが生じない。これにより、第１および第２相補ビット線対間におけるトランジスタ性能のばらつきを抑えることができる。したがって、半導体記憶装置における、動作マージンの増大、動作の安定化が図られる。
【0178】
【0179】
また、図１１および図１２では、ドライブトランジスタＰＤ１は、並列接続されたトランジスタＮ１，Ｎ５によって構成されており、ドライブトランジスタＰＤ２は、並列接続されたトランジスタＮ２，Ｎ６によって構成されている。また、トランジスタＮ１，Ｎ２は、トランジスタＮ５，Ｎ６とそれぞれ平面視で重なっている。これにより、２ポートＳＲＡＭセルの駆動能力を向上させつつ、小面積化を図ることができる。
【0180】
なお、図１１および図１２では、図１１に示す２ポートＳＲＡＭセルに、図１２に示す２ポートＳＲＡＭセルをＸ方向に反転させずに隣接して配置しているが、図１２に示す２ポートＳＲＡＭセルをＸ方向に反転させて隣接して配置してもよい。この場合、例えば、図１１において、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１２に示す２ポートＳＲＡＭセルにおけるトランジスタＮ７，Ｎ８にそれぞれ相当する。また、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１２に示す２ポートＳＲＡＭセルにおけるトランジスタＮ３，Ｎ４にそれぞれ相当する。
【0181】
（変形例４）
図１３および図１４は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図１３（ａ）および図１４（ａ）はセル下部を示し、図１３（ｂ）および図１４（ｂ）はセル上部を示し、図１３（ｃ）および図１４（ｃ）はＭ１，Ｍ２配線層を示す。
図１３および図１４は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図１３（ａ）および図１４（ａ）はセル下部を示し、図１３（ｂ）および図１４（ｂ）はセル上部を示し、図１３（ｃ）および図１４（ｃ）はＭ１，Ｍ２配線層を示す。
【0182】
図１３では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ４７，Ｎ４８に加えて、トランジスタＮ４３，Ｎ４４およびダミートランジスタＮ２５，Ｎ２６が、セル下部に形成されている。また、トランジスタＮ３～Ｎ６，Ｐ２に加えて、トランジスタＮ７，Ｎ８，Ｐ１が、セル上部に形成されている。図１４では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８に加えて、トランジスタＮ３，Ｎ４およびダミートランジスタＮ２５，２６が、セル下部に形成されている。また、トランジスタＮ５，Ｎ６，Ｎ４３，Ｎ４４，Ｐ２に加えて、トランジスタＮ４７，Ｎ４８，Ｐ１が、セル上部に形成されている。
【0183】
本変形例では、図１３および図１４に示す２ポートＳＲＡＭセルがＸ方向に隣接して交互に配置される。具体的に、図１３では、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１４に示す２ポートＳＲＡＭセルに含まれるトランジスタであり、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１４に示す２ポートＳＲＡＭセルに含まれるトランジスタである。また、図１４では、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１３に示す２ポートＳＲＡＭセルに含まれるトランジスタであり、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１３に示す２ポートＳＲＡＭセルに含まれるトランジスタである。
【0184】
具体的に、図１３および図１４では、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが、ナノワイヤ１２１ｉ，１２１ｊ，１２１ｄ，１２１ｅとそれぞれ平面視で重なっている。すなわち、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が、トランジスタＮ４７，Ｎ４８，Ｎ４３，Ｎ４４とそれぞれ平面視で重なっている。
【0185】
また、図１３および図１４では、セル上部にナノワイヤ２１ｂが形成されており、セル下部にナノワイヤ２８ａ，２８ｂが形成されている。ナノワイヤ２１ｇ，２１ｂは、ナノワイヤ２８ａ，２８ｂとそれぞれ平面視で重なっている。すなわち、トランジスタＰ２，Ｐ１は、ダミートランジスタＮ２５，Ｎ２６とそれぞれ平面視で重なっている。
【0186】
図１３では、セル下部に、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊが形成されており、セル上部に、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが形成されている。また、ナノワイヤ２１ａ，２８ａ，１２１ｄ，１２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｃ，２８ｂ，１２１ｅ，１２１ｊがＸ方向に並んで形成されている。ナノワイヤ２１ｄ，２１ｆ，２１ｇ，２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｅ，２１ｈ，２１ｊがＸ方向に並んで形成されている。
【0187】
すなわち、図１３では、トランジスタＮ１，Ｎ４３，Ｎ４７およびダミートランジスタＮ２５がＸ方向に並んで形成されている。トランジスタＮ２，Ｎ４４，Ｎ４８およびダミートランジスタＮ２６がＸ方向に並んで形成されている。トランジスタＮ３，Ｎ５，Ｎ７，Ｐ２がＸ方向に並んで形成されている。トランジスタＮ４，Ｎ６，Ｎ８，Ｐ１がＸ方向に並んで形成されている。
【0188】
図１４では、セル下部に、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが形成されており、セル上部に、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊが形成されている。また、ナノワイヤ２１ａ，２１ｄ，２１ｉ，２８ａがＸ方向に並んで形成されている。ナノワイヤ２１ｃ，２１ｅ，２１ｊ，２８ｂがＸ方向に並んで形成されている。ナノワイヤ２１ｆ，２１ｇ，１２１ｄ，１２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｈ，１２１ｅ，１２１ｊがＸ方向に並んで形成されている。
【0189】
すなわち、図１４では、トランジスタＮ１，Ｎ３，Ｎ７およびダミートランジスタＮ２５がＸ方向に並んで形成されている。トランジスタＮ２，Ｎ４，Ｎ８およびダミートランジスタＮ２６がＸ方向に並んで形成されている。トランジスタＮ５，Ｎ４３，Ｎ４７，Ｐ２がＸ方向に並んで形成されている。トランジスタＮ６，Ｎ４４，Ｎ４８，Ｐ１がＸ方向に並んで形成されている。
【0190】
本変形例では、セル上部およびセル下部のいずれか一方にのみ、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが形成されている。また、ダミートランジスタを含む各トランジスタは、積層されている。また、セル下部に形成される、ダミートランジスタを含むトランジスタは、Ｎ型ＦＥＴのみである。そして、本変形例により、第２実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
【0191】
また、図１３では、セル上部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。図１４では、セル下部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。すなわち、図１３および図１４では、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、セル上部またはセル下部のいずれか一方のみに形成されている。すなわち、セル上部およびセル下部に形成されるトランジスタのデバイス特性が異なる場合であっても、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、同層（セル上部またはセル下部のいずれか一方）に形成されているため、第１および第２相補ビット線対間（第１および第２ビット線ＢＬＡ，ＢＬＡＸの間、ならびに、第３および第４ビット線ＢＬＢ，ＢＬＢＸの間）における特性のずれが生じない。これにより、第１および第２相補ビット線対間におけるトランジスタ性能のばらつきを抑えることができる。したがって、半導体記憶装置における、動作マージンの増大、動作の安定化が図られる。
【0192】
また、図１３および図１４では、トランジスタＮ１，Ｎ２，Ｎ４３，Ｎ４４，Ｎ４７，Ｎ４８およびダミートランジスタＮ２５，Ｎ２６が、トランジスタＮ５～Ｎ８，Ｎ３，Ｎ４，Ｐ２，Ｐ１とそれぞれ平面視で重なっている。すなわち、図１３および図１４では、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
【0193】
また、図１３では、セル下部に、トランジスタＮ１，Ｎ２，Ｎ４３，Ｎ４４，Ｎ４７，Ｎ４８およびダミートランジスタＮ２５，Ｎ２６が形成されており、セル上部に、トランジスタＮ３～Ｎ８，Ｐ１，Ｐ２が形成されている。図１４では、セル下部に、トランジスタＮ１～Ｎ４，Ｎ７，Ｎ８およびダミートランジスタＮ２５，Ｎ２６が形成されており、セル上部に、トランジスタＮ５，Ｎ６，Ｎ４３，Ｎ４４，Ｎ４７，Ｎ４８，Ｐ１，Ｐ２が形成されている。すなわち、図１３および図１４では、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
【0194】
なお、図１３および図１４では、図１３に示す２ポートＳＲＡＭセルに、図１４に示す２ポートＳＲＡＭセルをＸ方向に反転させずに隣接して配置しているが、図１４に示す２ポートＳＲＡＭセルをＸ方向に反転させて隣接して配置してもよい。この場合、例えば、図１３において、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１４に示す２ポートＳＲＡＭセルにおけるトランジスタＮ７，Ｎ８にそれぞれ相当する。また、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１４に示す２ポートＳＲＡＭセルにおけるトランジスタＮ３，Ｎ４にそれぞれ相当する。
【0195】
（変形例５）
図１５および図１６は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図１５（ａ）および図１６（ａ）はセル下部を示し、図１５（ｂ）および図１６（ｂ）はセル上部を示し、図１５（ｃ）および図１６（ｃ）はＭ１，Ｍ２配線層を示す。
図１５および図１６は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す図である。具体的に、図１５（ａ）および図１６（ａ）はセル下部を示し、図１５（ｂ）および図１６（ｂ）はセル上部を示し、図１５（ｃ）および図１６（ｃ）はＭ１，Ｍ２配線層を示す。
【0196】
図１５では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ４７，Ｎ４８に加えて、トランジスタＮ５，Ｎ６，Ｎ４３，Ｎ４４が、セル下部に形成されている。また、トランジスタＮ３，Ｎ４，Ｐ２に加えて、トランジスタＮ７，Ｎ８，Ｐ１およびダミートランジスタＰ２１，Ｐ２２が、セル上部に形成されている。図１６では、図８と対比すると、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８に加えて、トランジスタＮ３～Ｎ６が、セル下部に形成されている。また、トランジスタＮ４３，Ｎ４４，Ｐ２に加えて、トランジスタＮ４７，Ｎ４８，Ｐ１およびダミートランジスタＰ２１，Ｐ２２が、セル上部に形成されている。
【0197】
本変形例では、図１５および図１６に示す２ポートＳＲＡＭセルがＸ方向に隣接して交互に配置される。具体的に、図１５では、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１６に示す２ポートＳＲＡＭセルに含まれるトランジスタであり、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１６に示す２ポートＳＲＡＭセルに含まれるトランジスタである。また、図１６では、トランジスタＮ４３，Ｎ４４が、図面右側に配置された図１５に示す２ポートＳＲＡＭセルに含まれるトランジスタであり、トランジスタＮ４７，Ｎ４８が、図面左側に配置された図１５に示す２ポートＳＲＡＭセルに含まれるトランジスタである。
【0198】
具体的に、図１５および図１６では、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが、ナノワイヤ１２１ｉ，１２１ｊ，１２１ｄ，１２１ｅとそれぞれ平面視で重なっている。すなわち、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が、トランジスタＮ４７，Ｎ４８，Ｎ４４，Ｎ４７とそれぞれ平面視で重なっている。
【0199】
また、図１５および図１６では、セル下部にナノワイヤ２１ｆ，２１ｈが形成されており、セル上部にナノワイヤ２８ｃ，２８ｄが形成されている。また、ナノワイヤ２１ａ，２１ｆ，２１ｃ，２１ｈは、ナノワイヤ２１ｇ，２８ｃ，２８ｄ，２１ｂとそれぞれ平面視で重なっている。すなわち、トランジスタＰ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２は、トランジスタＮ６，Ｎ１，Ｎ５，Ｎ２とそれぞれ平面視で重なっている。
【0200】
図１５では、セル下部に、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊが形成されており、セル上部に、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが形成されている。また、ナノワイヤ２１ａ，２１ｆ，１２１ｄ，１２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｃ，２１ｈ，１２１ｅ，１２１ｊがＸ方向に並んで形成されている。ナノワイヤ２１ｄ，２１ｇ，２１ｉ，２８ｃがＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｅ，２１ｊ，２８ｄがＸ方向に並んで形成されている。
【0201】
すなわち、図１５では、トランジスタＮ１，Ｎ５，Ｎ４３，Ｎ４７がＸ方向に並んで形成されている。トランジスタＮ２，Ｎ６，Ｎ４４，Ｎ４８がＸ方向に並んで形成されている。トランジスタＮ３，Ｎ７，Ｐ２およびダミートランジスタＰ２１がＸ方向に並んで形成されている。トランジスタＮ４，Ｎ８，Ｐ１およびダミートランジスタＰ２２がＸ方向に並んで形成されている。
【0202】
図１６では、セル下部に、ナノワイヤ２１ｄ，２１ｅ，２１ｉ，２１ｊが形成されており、セル上部に、ナノワイヤ１２１ｄ，１２１ｅ，１２１ｉ，１２１ｊが形成されている。また、ナノワイヤ２１ａ，２１ｄ，２１ｆ，２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｃ，２１ｅ，２１ｈ，２１ｊがＸ方向に並んで形成されている。ナノワイヤ２１ｇ，２８ｃ，１２１ｄ，１２１ｉがＸ方向に並んで形成されている。ナノワイヤ２１ｂ，２８ｄ，１２１ｅ，１２１ｊがＸ方向に並んで形成されている。
【0203】
すなわち、図１６では、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７がＸ方向に並んで形成されている。トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８がＸ方向に並んで形成されている。トランジスタＮ４３，Ｎ４７，Ｐ２およびダミートランジスタＰ２１がＸ方向に並んで形成されている。トランジスタＮ４４，Ｎ４８，Ｐ１およびダミートランジスタＰ２２がＸ方向に並んで形成されている。
【0204】
本変形例では、セル上部およびセル下部のいずれか一方にのみ、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが形成されている。また、セル下部に、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタがＸ方向に並んで形成されている。また、セル上部に、ロードトランジスタＰＵ１，ＰＵ２に相当するトランジスタが形成され、かつ、ドライブトランジスタＰＤ１，ＰＤ２に相当するトランジスタと積層されている。そして、本変形例により、第２実施形態に係る２ポートＳＲＡＭセルと同様の効果を得ることができる。
【0205】
また、図１５では、セル上部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。図１６では、セル下部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８が形成されている。すなわち、図１５および図１６では、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、セル上部またはセル下部のいずれか一方のみに形成されている。すなわち、セル上部およびセル下部に形成されるトランジスタのデバイス特性が異なる場合であっても、アクセストランジスタＰＧ１～ＰＧ４に相当するトランジスタが、同層（セル上部またはセル下部のいずれか一方）に形成されているため、第１および第２相補ビット線対間（第１および第２ビット線ＢＬＡ，ＢＬＡＸの間、ならびに、第３および第４ビット線ＢＬＢ，ＢＬＢＸの間）における特性のずれが生じない。これにより、第１および第２相補ビット線対間におけるトランジスタ性能のばらつきを抑えることができる。したがって、半導体記憶装置における、動作マージンの増大、動作の安定化が図られる。
【0206】
また、図１５および図１６では、トランジスタＮ１，Ｎ２，Ｎ５，Ｎ６，Ｎ４３，Ｎ４４，Ｎ４７，Ｎ４８が、トランジスタＰ２、ダミートランジスタＰ２２，Ｐ２１およびトランジスタＰ１，Ｎ７，Ｎ８，Ｎ３，Ｎ４とそれぞれ平面視で重なっている。すなわち、図１５および図１６では、ダミートランジスタを含む各トランジスタは、他のトランジスタと積層されている。これにより、一部のトランジスタの除去等を行う必要がないため、製造プロセスの複雑化を抑制することができる。
【0207】
また、図１５では、セル下部に、トランジスタＮ１，Ｎ２，Ｎ５，Ｎ６，Ｎ４３，Ｎ４４，Ｎ４７，Ｎ４８が形成されており、セル上部に、トランジスタＮ３，Ｎ４，Ｎ７，Ｎ８，Ｐ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２が形成されている。図１６では、セル下部に、トランジスタＮ１～Ｎ８が配置されており、セル上部に、トランジスタＮ４３，Ｎ４４，Ｎ４７，Ｎ４８，Ｐ１，Ｐ２およびダミートランジスタＰ２１，Ｐ２２が形成されている。すなわち、図１５および図１６では、セル下部には、Ｎ型ＦＥＴのみが配置されており、セル上部に配置されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
【0208】
なお、図１５および図１６では、図１５に示す２ポートＳＲＡＭセルに、図１６に示す２ポートＳＲＡＭセルをＸ方向に反転させずに隣接して配置しているが、図１５に示す２ポートＳＲＡＭセルをＸ方向に反転させて隣接して配置してもよい。この場合、例えば、図１５において、トランジスタＮ４３，Ｎ４４は、図面右側に配置された図１６示す２ポートＳＲＡＭセルにおけるトランジスタＮ７，Ｎ８にそれぞれ相当する。また、トランジスタＮ４７，Ｎ４８は、図面左側に配置された図１６に示す２ポートＳＲＡＭセルにおけるトランジスタＮ３，Ｎ４に相当する。
【0209】
なお、上述の各実施形態および変形例では、各トランジスタはそれぞれ１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＸ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｘ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
【0210】
また、上述の各実施形態では、各トランジスタを、並列接続された複数のトランジスタで構成してもよい。
【0211】
また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。
【0212】
また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
【産業上の利用可能性】
【0213】
本開示では、ＣＦＥＴを用いたＳＲＡＭセルを備えた半導体記憶装置に適用することができるので、ＣＦＥＴを用いた２ポートＳＲＡＭセルを実現することができるとともに、２ポートＳＲＡＭセルの小面積化を図ることができる。
【符号の説明】
【0214】
１１，１２ 電源配線
２１ａ～２１ｊ，２３ａ，２３ｃ～２３ｆ，２３ｈ～２３ｊ ナノワイヤ
２２ａ～２２ｎ，２４ａ～２４ｎ パッド
Ｎ１～Ｎ８，Ｎ１１～Ｎ１８，Ｎ４３，Ｎ４４，Ｎ４７，Ｎ４８，Ｐ１，Ｐ２ トランジスタ
７１～７５，８１，８２ 配線
ＰＵ１，ＰＵ２ ロードトランジスタ
ＰＤ１，ＰＤ２ ドライブトランジスタ
ＰＧ１～ＰＧ４ アクセストランジスタ
ＷＬＡ 第１ワード線
ＷＬＢ 第２ワード線
ＢＬＡ 第１ビット線
ＢＬＡＸ 第２ビット線
ＢＬＢ 第３ビット線
ＢＬＢＸ 第４ビット線
２１ａ～２１ｊ，２３ａ，２３ｃ～２３ｆ，２３ｈ～２３ｊ ナノワイヤ
２２ａ～２２ｎ，２４ａ～２４ｎ パッド
Ｎ１～Ｎ８，Ｎ１１～Ｎ１８，Ｎ４３，Ｎ４４，Ｎ４７，Ｎ４８，Ｐ１，Ｐ２ トランジスタ
７１～７５，８１，８２ 配線
ＰＵ１，ＰＵ２ ロードトランジスタ
ＰＤ１，ＰＤ２ ドライブトランジスタ
ＰＧ１～ＰＧ４ アクセストランジスタ
ＷＬＡ 第１ワード線
ＷＬＢ 第２ワード線
ＢＬＡ 第１ビット線
ＢＬＡＸ 第２ビット線
ＢＬＢ 第３ビット線
ＢＬＢＸ 第４ビット線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
