特許 7606370 光電変換装置及び光電変換装置の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-17

(45)【発行日】2024-12-25

(54)【発明の名称】光電変換装置及び光電変換装置の制御方法

(51)【国際特許分類】

   H04N 1/028 20060101AFI20241218BHJP

   H04N 1/04 20060101ALI20241218BHJP

   H04N 1/19 20060101ALI20241218BHJP

   H04N 25/70 20230101ALI20241218BHJP

   H04N 25/701 20230101ALI20241218BHJP

【ＦＩ】

H04N1/028 C

H04N1/04 D

H04N1/19

H04N25/70

H04N25/701

【請求項の数】 20

(21)【出願番号】P 2021038417

(22)【出願日】2021-03-10

(65)【公開番号】P2022138501

(43)【公開日】2022-09-26

【審査請求日】2024-03-04

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】100094112

【弁理士】

【氏名又は名称】岡部 讓

(74)【代理人】

【識別番号】100101498

【弁理士】

【氏名又は名称】越智 隆夫

(74)【代理人】

【識別番号】100106183

【弁理士】

【氏名又は名称】吉澤 弘司

(74)【代理人】

【識別番号】100136799

【弁理士】

【氏名又は名称】本田 亜希

(72)【発明者】

【氏名】領木 達也

(72)【発明者】

【氏名】磯田 尚希

【審査官】中田 剛史

(56)【参考文献】

【文献】特開２０１７－１４７５４９（ＪＰ，Ａ）

【文献】特開２０１２－０９０２０４（ＪＰ，Ａ）

【文献】特開２００７－２９４７３４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ １／０２８

Ｈ０４Ｎ １／０４

Ｈ０４Ｎ １／１９

Ｈ０４Ｎ ２５／７０

Ｈ０４Ｎ ２５／７０１

(57)【特許請求の範囲】

【請求項1】

各々が入射光に応じた信号を出力し、第１方向に複数の列をなすように配された複数の画素を含む画素アレイと、
前記複数の画素の各々に対応して配された保持部と、
前記第１方向に直交する第２方向における前記複数の画素と撮像対象物の間の相対的な位置に同期するタイミングで、前記複数の画素から信号を読み出して前記保持部に保持させる制御と、前記保持部から信号を出力させる制御とを行う制御部と、
を有し、
前記制御部は、第１モード及び第２モードのいずれかによる制御が可能であり、
前記第１モードにおいて、前記制御部は、前記複数の画素の各々から出力された信号が対応する前記保持部に保持されるように制御し、
前記第２モードにおいて、前記制御部は、第１列の画素に対応する前記保持部から信号を出力させる制御と、前記第１列の画素に基づく信号を第２列の画素に対応する前記保持部に保持させる制御とを同期間に並行して行う
ことを特徴とする光電変換装置。

【請求項2】

前記複数の画素は、更に前記第２方向に複数の行をなすように配されており、
前記複数の画素のうちの同一の行に配されている複数の画素は同一の色のカラーフィルタを有し、
前記複数の画素のうちの第１行の画素と第２行の画素は互いに異なる色のカラーフィルタを有する
ことを特徴とする請求項１に記載の光電変換装置。

【請求項3】

前記制御部は、同一の行に配されている画素から同時に信号を出力させるよう制御する
ことを特徴とする請求項２に記載の光電変換装置。

【請求項4】

前記制御部は、前記第１モードにおいて、異なる行に配されている画素から同時に信号を出力させるよう制御する
ことを特徴とする請求項２又は３に記載の光電変換装置。

【請求項5】

前記制御部は、前記第２モードにおいて、異なる行に配されている画素から異なるタイミングで信号を出力させるよう制御する
ことを特徴とする請求項２乃至４のいずれか１項に記載の光電変換装置。

【請求項6】

前記制御部は、前記第１行の画素における前記入射光に基づく電荷の蓄積期間と前記第２行の画素における前記入射光に基づく電荷の蓄積期間とを異ならせるように制御する
ことを特徴とする請求項２乃至５のいずれか１項に記載の光電変換装置。

【請求項7】

前記第１行の画素における前記蓄積期間の長さと、前記第２行の画素における前記蓄積期間の長さは同一である
ことを特徴とする請求項６に記載の光電変換装置。

【請求項8】

前記制御部は、前記第１行の画素における前記蓄積期間が終了した後に前記第２行の画素における前記蓄積期間を開始するように制御する
ことを特徴とする請求項６又は７に記載の光電変換装置。

【請求項9】

前記第２モードにおいて、前記制御部は、
前記第１列の画素に対応する前記保持部から信号を出力させる制御と、前記第１列の画素に基づく信号を前記第２列の画素に対応する前記保持部に保持させる制御とを並行して行う第１動作と、
前記第２列の画素に対応する前記保持部から信号を出力させる制御と、前記第２列の画素に基づく信号を前記第１列の画素に対応する前記保持部に保持させる制御とを並行して行う第２動作と
を読み出し周期ごとに切り替える
ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。

【請求項10】

前記複数の画素の各々に対応して配され、前記複数の画素から信号を読み出して前記保持部に保持させる列回路を更に有する
ことを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。

【請求項11】

前記列回路は、前記第１列の画素に対応する配線と前記第２列の画素に対応する配線との接続又は非接続を制御する第１スイッチを含む
ことを特徴とする請求項１０に記載の光電変換装置。

【請求項12】

前記第１モードにおいて前記第１スイッチは非接続状態に制御され、前記第２モードにおいて前記第１スイッチは接続状態に制御される
ことを特徴とする請求項１１に記載の光電変換装置。

【請求項13】

前記列回路と前記保持部の間のノードにおいて、前記第１列の画素に対応する配線と前記第２列の画素に対応する配線との接続又は非接続を制御する第２スイッチを更に有する
ことを特徴とする請求項１０乃至１２のいずれか１項に記載の光電変換装置。

【請求項14】

前記第１モードにおいて前記第２スイッチは非接続状態に制御され、前記第２モードにおいて前記第２スイッチは接続状態に制御される
ことを特徴とする請求項１３に記載の光電変換装置。

【請求項15】

前記列回路は、可変のアナログゲインを有する増幅回路を含む
ことを特徴とする請求項１０乃至１４のいずれか１項に記載の光電変換装置。

【請求項16】

前記第２モードにおける前記増幅回路のアナログゲインは、前記第１モードにおける前記増幅回路のアナログゲインよりも高い
ことを特徴とする請求項１５に記載の光電変換装置。

【請求項17】

前記第２モードにより取得される画像の解像度は、前記第１モードにより取得される画像の解像度よりも低い
ことを特徴とする請求項１乃至１６のいずれか１項に記載の光電変換装置。

【請求項18】

前記第２モードにおいて、前記保持部に保持される信号は、前記第１列の画素及び前記第２列の画素の加算信号である
ことを特徴とする請求項１乃至１７のいずれか１項に記載の光電変換装置。

【請求項19】

請求項１乃至１８のいずれか１項に記載の光電変換装置と、
前記撮像対象物からの反射光を前記光電変換装置に導く光学系と、
を有する
ことを特徴とする画像読取装置。

【請求項20】

各々が入射光に応じた信号を出力し、第１方向に複数の列をなすように配された複数の画素を含む画素アレイと、
前記複数の画素の各々に対応して配された保持部と、
を有する光電変換装置の制御方法であって、
前記第１方向に直交する第２方向における前記複数の画素と撮像対象物の間の相対的な位置に同期するタイミングで、前記複数の画素から信号を読み出して前記保持部に保持させるステップと、
前記保持部から信号を出力させるステップと、
を有し、
前記光電変換装置は、第１モード及び第２モードのいずれかによる制御が可能であり、
前記第１モードにおいて、前記複数の画素の各々から出力された信号が対応する列の前記保持部に保持され、
前記第２モードにおいて、第１列の画素に対応する前記保持部から信号を出力させるステップと、前記第１列の画素に基づく信号を第２列の画素に対応する前記保持部に保持させるステップとが同期間に並行して行われる
ことを特徴とする光電変換装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、光電変換装置及び光電変換装置の制御方法に関する。

【背景技術】

【0002】

特許文献１には、３本のラインセンサを備えた画像読取装置が開示されている。特許文献１の画像読取装置は、原稿から３本のラインセンサまでの光路上に配されたカラーフィルタを備えており、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の色情報を読み取ることができる。

【0003】

この装置構成では、ラインセンサが延在する主走査方向と直交する副走査方向に向かって原稿とラインセンサが機械的に相対移動することにより、画像の読み取りが行われる。このとき、Ｒ、Ｇ、Ｂの各色の画素の物理的な距離の違いによって各色の画像信号に位置ずれが生じることがある。特許文献１には、補正パラメータに従ってラインセンサの光蓄積タイミングを色ごとに変更することによって、色ごとの位置ずれを補正することが開示されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１２－６０４９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

装置構成等の制約により、特許文献１とは異なる手法によって走査時の位置ずれを補正する手法が求められる場合があり得る。

【0006】

本発明は、走査時の位置ずれを補正し得る光電変換装置及び光電変換装置の制御方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の一観点によれば、各々が入射光に応じた信号を出力し、第１方向に複数の列をなすように配された複数の画素を含む画素アレイと、前記複数の画素の各々に対応して配された保持部と、前記第１方向に直交する第２方向における前記複数の画素と撮像対象物の間の相対的な位置に同期するタイミングで、前記複数の画素から信号を読み出して前記保持部に保持させる制御と、前記保持部から信号を出力させる制御とを行う制御部と、を有し、前記制御部は、第１モード及び第２モードのいずれかによる制御が可能であり、前記第１モードにおいて、前記制御部は、前記複数の画素の各々から出力された信号が対応する前記保持部に保持されるように制御し、前記第２モードにおいて、前記制御部は、第１列の画素に対応する前記保持部から信号を出力させる制御と、前記第１列の画素に基づく信号を第２列の画素に対応する前記保持部に保持させる制御とを同期間に並行して行うことを特徴とする光電変換装置が提供される。

【0008】

本発明の他の一観点によれば、各々が入射光に応じた信号を出力し、第１方向に複数の列をなすように配された複数の画素を含む画素アレイと、前記複数の画素の各々に対応して配された保持部と、を有する光電変換装置の制御方法であって、前記第１方向に直交する第２方向における前記複数の画素と撮像対象物の間の相対的な位置に同期するタイミングで、前記複数の画素から信号を読み出して前記保持部に保持させるステップと、前記保持部から信号を出力させるステップと、を有し、前記光電変換装置は、第１モード及び第２モードのいずれかによる制御が可能であり、前記第１モードにおいて、前記複数の画素の各々から出力された信号が対応する列の前記保持部に保持され、前記第２モードにおいて、第１列の画素に対応する前記保持部から信号を出力させるステップと、前記第１列の画素に基づく信号を第２列の画素に対応する前記保持部に保持させるステップとが同期間に並行して行われることを特徴とする光電変換装置の制御方法が提供される。

【発明の効果】

【0009】

本発明によれば、走査時の位置ずれを補正し得る光電変換装置及び光電変換装置の制御方法が提供される。

【図面の簡単な説明】

【0010】

【図1】第１実施形態に係る画像読取装置の概略構成を示す模式図である。

【図2】第１実施形態に係る光電変換装置の概略構成を示すブロック図である。

【図3】第１実施形態に係る画素アレイ、列回路部及びメモリ部の構成を示す回路図である。

【図4】第１実施形態に係る光電変換装置の第１モードでの駆動タイミングを示すタイミング図である。

【図5】第１実施形態に係る光電変換装置の第１モードでの駆動方法の概略を示す模式図である。

【図6】第１実施形態に係る光電変換装置の第２モードでの駆動方法の概略を示す模式図である。

【図7】第１実施形態に係る光電変換装置の第２モードでの駆動タイミングを示すタイミング図である。

【図8】第２実施形態に係る画素アレイ、列回路部及びメモリ部の構成を示す回路図である。

【図9】第２実施形態に係る光電変換装置の第２モードでの駆動タイミングを示すタイミング図である。

【図10】第３実施形態に係る画素アレイ、列回路部及びメモリ部の構成を示す回路図である。

【発明を実施するための形態】

【0011】

以下、図面を参照しつつ、本発明の実施形態を説明する。複数の図面にわたって同一の要素又は対応する要素には共通の符号が付されており、その説明は省略又は簡略化されることがある。

【0012】

［第１実施形態］
図１は、本実施形態に係る画像読取装置２の概略構成を示す模式図である。画像読取装置２は、原稿トレイ２１０、自動原稿給送装置２３０、原稿台２４０及び本体部２５０を有している。原稿トレイ２１０及び原稿台２４０は、ユーザが撮像対象物である原稿２２０を載置する部分である。自動原稿給送装置２３０は、原稿トレイ２１０に載置された原稿２２０を給送する。

【0013】

本体部２５０は、ミラーユニット２６０、レンズ２７０及び光電変換装置１を有している。ミラーユニット２６０は、ランプ２６１及びミラー２６２、２６３、２６４を有している。ランプ２６１は、給送された原稿２２０の表面（読み取り面）に対して光を照射する光源である。ミラー２６２、２６３、２６４は、原稿２２０からの反射光をレンズ２７０に導く。レンズ２７０は、光を光電変換装置１に集光する。すなわち、ミラー２６２、２６３、２６４及びレンズ２７０は、原稿からの反射光を光電変換装置１に導く光学系である。ミラーユニット２６０は原稿２２０に対する相対的な位置を変化させることができるように構成されている。光電変換装置１がこの相対的な位置に同期するタイミングで入射光に基づく撮像を行うことにより、原稿２２０の読み取り面を走査することができる。

【0014】

光電変換装置１は、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の光を受ける画素列を有するラインセンサである。光電変換装置１の各画素は、入射光を色ごとに電気信号に変換することにより、原稿２２０のカラー画像を取得する。

【0015】

画像読取装置２は、原稿固定モードと原稿給送モードの２つのモードで原稿２２０の画像を読み取ることができる。原稿固定モードは、画像読取装置２が原稿台２４０に載置した原稿２２０を読み取るモードである。原稿固定モードにおいては、ミラーユニット２６０を固定された原稿２２０に対して移動させることにより読み取りのための走査が行われる。原稿給送モードは、画像読取装置２が自動原稿給送装置２３０によって給送された原稿２２０を読み取るモードである。原稿給送モードにおいては、停止しているミラーユニット２６０に対して自動原稿給送装置２３０が原稿２２０を移動させることにより読み取りのための走査が行われる。いずれのモードにおいても、ミラーユニット２６０と原稿２２０の相対的な位置が変化することにより、読み取りのための走査が行われる。

【0016】

次に、光電変換装置１の構成についてより詳細に説明する。図２は、本実施形態に係る光電変換装置１の概略構成を示すブロック図である。光電変換装置１は、画素アレイ１０、列回路部２０、メモリ部３０、水平走査回路４０、共通出力線５０、出力部６０及び制御部７０を有している。

【0017】

画素アレイ１０は、主走査方向Ｘ（第１方向）に複数の列をなし、主走査方向Ｘと直交する副走査方向Ｙ（第２方向）に複数の行をなすように配された複数の画素１１を有している。複数の画素１１の各々は、フォトダイオード等により構成される光電変換部を含んでおり、入射光に応じた信号を出力する。図２では、画素アレイ１０は、３行及びｍ列をなしている（ｍは２以上の整数）。図２に示されているように、第１行には、赤（Ｒ）のカラーフィルタを有する画素１１（Ｒ１～Ｒ（ｍ））が主走査方向Ｘに沿って配されている。第２行には、緑（Ｇ）のカラーフィルタを有する画素１１（Ｇ１～Ｇ（ｍ））が主走査方向Ｘに沿って配されている。第３行には、青（Ｂ）のカラーフィルタを有する画素１１（Ｂ１～Ｂ（ｍ））が主走査方向Ｘに沿って配されている。なお、画素アレイ１０における行数、列数及び各色の配置順序は、図２に示すものに限定されない。

【0018】

主走査方向Ｘにおける画素１１の間隔（例えば、Ｒ１とＲ２のラベルが付された画素１１の間隔）は、例えば、４２μｍである。また、副走査方向Ｙにおける画素１１の間隔（例えば、Ｒ１とＧ１のラベルが付された画素１１の間隔）も同様に、例えば、４２μｍである。すなわち、主走査方向Ｘと副走査方向Ｙの物理的な解像度は同一であり得る。この場合、原稿２２０を読み取って６００ｄｐｉの解像度のカラー画像を生成することができる。なお、上述の画素間隔及び解像度は一例であり、これに限定されない。

【0019】

列回路部２０は、複数の画素１１の各々に対応して配された列回路２１を有している。列回路２１は、画素１１から信号を読み出してメモリ部３０に出力する。列回路２１は、画素１１の駆動時に生じるｋＴＣノイズの除去、信号増幅等の処理を行う。メモリ部３０は、複数の列回路２１の各々に対応して配された保持部３１を有している。保持部３１は、列回路２１から出力された信号を保持する。図２においては、１つの画素１１に対応して２つの保持部３１が図示されているが、これらは、入射光に基づく画素信号を保持する画素信号用の保持部３１と、画素１１のリセット状態に基づくリセット信号を保持するリセット信号用の保持部３１とを示している。

【0020】

水平走査回路４０は、メモリ部３０を制御して、保持している信号を、順次、共通出力線５０に出力させる。水平走査回路４０は、シフトレジスタ又はアドレスデコーダにより構成され得る。共通出力線５０は、各々が複数の保持部３１に接続された６本の信号線を含む。６本の信号線は、Ｒの画素信号及びリセット信号、Ｇの画素信号及びリセット信号、Ｂの画素信号及びリセット信号をそれぞれ伝送する。出力部６０は、Ｒ、Ｇ、Ｂの３色に対応した３つの差動増幅器６１を有している。差動増幅器６１には、対応する色の画素信号とリセット信号が入力され、その差に基づく信号を外部に出力する。制御部７０は、画素アレイ１０、列回路部２０、メモリ部３０及び水平走査回路４０の動作タイミングを制御する。

【0021】

図３は、本実施形態に係る画素アレイ１０、列回路部２０及びメモリ部３０の構成を示す回路図である。図３には、これらのブロックに含まれる回路のうちの、第ｎ列及び第ｎ＋１列に配されたＲの画素１１（すなわち、図２におけるＲ（ｎ）、Ｒ（ｎ＋１））に対応する２列分の回路の構成が抜き出して示されている（ｎは、１以上、ｍ－１以下の整数）。なお、図３においては省略されているが、他の列、あるいは、他の色に対応する画素アレイ１０、列回路部２０及びメモリ部３０の回路も同様の構成を有している。以下の図３の説明においては、特記した場合を除き第ｎ列の構成について説明するものとし、第ｎ＋１列については第ｎ列と共通する場合には説明を省略する。なお、図３に図示されている各種制御信号において、複数の列に個別に異なる電位が与えられ得るものにはｅｎ（ｎ）等のように列番号を付している場合がある。

【0022】

画素アレイ１０は、光電変換部ＰＤ、リセットトランジスタＭ１、増幅トランジスタＭ２及び電流源１２を有している。これらのトランジスタは、制御電極としてゲート電極を有するＮ型のＭＯＳトランジスタにより構成され得る。リセットトランジスタＭ１のゲートには、制御部７０から制御信号ＰＲＥＳが入力される。

【0023】

光電変換部ＰＤは、光電変換により入射光に応じた電荷を生成するとともに、当該電荷を蓄積する光電変換素子である。光電変換部ＰＤは半導体基板内に形成されたフォトダイオードにより構成され得る。光電変換部ＰＤを構成するフォトダイオードのカソードは電源電位ＶＤＤを有する電位線に接続されており、アノードはリセットトランジスタＭ１のドレイン及び増幅トランジスタＭ２のゲートに接続されている。この接続ノードはフローティングディフュージョンＦＤである。

【0024】

光電変換部ＰＤで生成された電荷は、フローティングディフュージョンＦＤに蓄積される。フローティングディフュージョンＦＤは容量を有しており、この容量により、フローティングディフュージョンＦＤの電位は光電変換部ＰＤで生成された電荷に応じて変化する。

【0025】

リセットトランジスタＭ１のソースは、リセット電位ＶＲＥＳを有する電位線に接続されている。増幅トランジスタＭ２のドレインは、電源電位ＶＤＤを有する電位線に接続されている。増幅トランジスタＭ２のソースは、電流源１２に接続されている。増幅トランジスタＭ２は、電流源１２とともにソースフォロア回路を構成する。このソースフォロア回路は、フローティングディフュージョンＦＤの電圧に基づく信号を列回路部２０に出力する。リセットトランジスタＭ１は、オン（接続状態）となることによりフローティングディフュージョンＦＤの電位をリセットする。

【0026】

列回路部２０は、増幅器２２、クランプ容量Ｃ０、帰還容量Ｃｆ１及びスイッチＳＷ１、ＳＷ２、ＳＷ３を有している。スイッチＳＷ１、ＳＷ２、ＳＷ３の制御端子には、制御部７０から制御信号ＰＣＭ、ＰＣ０Ｒ、ＰＡＤＤがそれぞれ入力される。スイッチＳＷ１、ＳＷ２、ＳＷ３はこれらの制御信号に応じてオン（接続状態）又はオフ（非接続状態）に制御される。また、第ｎ列の増幅器２２の制御端子には、制御部７０から制御信号ｅｎ（ｎ）が入力され、第ｎ＋１列の増幅器２２の制御端子には、制御部７０から制御信号ｅｎ（ｎ＋１）が入力される。増幅器２２は、制御信号ｅｎ（ｎ）、ｅｎ（ｎ＋１）がハイレベルのときには動作状態に制御される。また、増幅器２２は、制御信号ｅｎ（ｎ）、ｅｎ（ｎ＋１）がローレベルのときには出力がハイインピーダンスになるように制御される。すなわち、制御信号ｅｎ（ｎ）、ｅｎ（ｎ＋１）は、増幅器２２を動作状態又は非動作状態のいずれかに制御するイネーブル信号である。増幅器２２、クランプ容量Ｃ０及び帰還容量Ｃｆ１は、クランプ容量Ｃ０の容量値と帰還容量Ｃｆ１の容量値とに基づくアナログゲインを有する増幅回路をなしている。

【0027】

第ｎ列のスイッチＳＷ１の第１端子は、画素アレイ１０の第ｎ列の出力端子、すなわち、第ｎ列の増幅トランジスタＭ２のソースと電流源１２の接続ノードに接続されている。スイッチＳＷ１の第２端子は、クランプ容量Ｃ０の第１端子に接続されている。クランプ容量Ｃ０の第２端子は、増幅器２２の入力端子、スイッチＳＷ２の第１端子及び帰還容量Ｃｆ１の第１端子に接続されている。スイッチＳＷ２の第２端子、帰還容量Ｃｆ１の第２端子及び増幅器２２の出力端子は相互に接続されており、この接続ノードは、列回路部２０からメモリ部３０への出力端子である。

【0028】

スイッチＳＷ３（第１スイッチ）の第１端子は、第ｎ列のクランプ容量Ｃ０の第２端子、増幅器２２の入力端子、スイッチＳＷ２の第１端子及び帰還容量Ｃｆ１の第１端子の接続ノードに接続されている。スイッチＳＷ３の第２端子は、第ｎ＋１列のクランプ容量Ｃ０の第２端子、増幅器２２の入力端子、スイッチＳＷ２の第１端子及び帰還容量Ｃｆ１の第１端子の接続ノードに接続されている。すなわち、スイッチＳＷ３は、第ｎ列の画素１１に対応する列回路２１内の配線と、第ｎ＋１列の画素１１に対応する列回路２１内の配線との接続又は非接続を制御する機能を有している。

【0029】

メモリ部３０は、保持容量ＣＴＳ（ｎ）、ＣＴＮ（ｎ）、ＣＴＳ（ｎ＋１）、ＣＴＮ（ｎ＋１）及びスイッチＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７を有している。これらの素子は、サンプルホールド回路をなしている。第ｎ列のスイッチＳＷ４、ＳＷ５の制御端子には、制御部７０から制御信号ＰＴＳ（ｎ）、ＰＴＮ（ｎ）がそれぞれ入力される。第ｎ列のスイッチＳＷ６、ＳＷ７の制御端子には、水平走査回路４０から制御信号ＨＳＲ（ｎ）、ＨＳＲ（ｎ）がそれぞれ入力される。第ｎ＋１列のスイッチＳＷ４、ＳＷ５の制御端子には、制御部７０から制御信号ＰＴＳ（ｎ＋１）、ＰＴＮ（ｎ＋１）がそれぞれ入力される。第ｎ＋１列のスイッチＳＷ６、ＳＷ７の制御端子には、水平走査回路４０から制御信号ＨＳＲ（ｎ＋１）、ＨＳＲ（ｎ＋１）がそれぞれ入力される。スイッチＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７はこれらの制御信号に応じてオン（接続状態）又はオフ（非接続状態）に制御される。保持容量ＣＴＳ（ｎ）、ＣＴＳ（ｎ＋１）は画素信号を保持し、保持容量ＣＴＮ（ｎ）、ＣＴＮ（ｎ＋１）はリセット信号を保持する。

【0030】

列回路部２０の第ｎ列の出力端子、すなわち、第ｎ列のスイッチＳＷ２の第２端子、帰還容量Ｃｆ１の第２端子及び増幅器２２の出力端子の接続ノードは、第ｎ列のスイッチＳＷ４の第１端子及びスイッチＳＷ５の第１端子と接続されている。スイッチＳＷ４の第２端子は、保持容量ＣＴＳ（ｎ）の第１端子及びスイッチＳＷ６の第１端子と接続されている。保持容量ＣＴＳ（ｎ）の第２端子は、グラウンド電位を有する電位線に接続されている。スイッチＳＷ６の第２端子は、メモリ部３０から共通出力線５０への出力端子である。

【0031】

スイッチＳＷ５の第２端子は、保持容量ＣＴＮ（ｎ）の第１端子及びスイッチＳＷ７の第１端子と接続されている。保持容量ＣＴＮ（ｎ）の第２端子は、グラウンド電位を有する電位線に接続されている。スイッチＳＷ７の第２端子は、メモリ部３０から共通出力線５０への出力端子である。

【0032】

なお、上述の説明においては、制御信号ＨＳＲ（ｎ）、ＨＳＲ（ｎ＋１）は水平走査回路４０から供給され、それ以外の制御信号は制御部７０から供給されるものとしているが、これに限られない。例えば、制御信号ＨＳＲ（ｎ）、ＨＳＲ（ｎ＋１）以外の制御信号は、制御部７０から供給されるタイミング信号に基づいて動作する垂直走査回路、信号生成回路等の不図示の制御回路から供給されてもよい。

【0033】

本実施形態の光電変換装置１は、第１モード及び第２モードのいずれかによる信号出力が可能である。第１モードは、画素アレイ１０の各列の画素１１に対応する信号を出力するモードである。第２モードは、複数の画素１１に基づく信号が加算された加算信号を出力する加算読み出し又は複数の画素１１の一部から信号を出力する間引き読み出しによる信号の出力を行うモードである。第２モードにおいては、第１モードと比べて出力される信号の数が低減される。したがって、例えば、第１モードは高解像度の画像を出力する高解像度モードであり、第２モードは低解像度の画像を出力する低解像度モードであり得る。以下の説明においては、特記する場合を除き、第２モードでは加算読み出しが行われるものとする。

【0034】

まず、第１モードの駆動タイミングについて説明する。図４は、本実施形態に係る光電変換装置１の第１モードでの駆動タイミングを示すタイミング図である。図４には、制御信号ＰＲＥＳ、ＰＣＭ、ＰＣ０Ｒ、ＰＴＮ、ＰＴＳ、ｅｎ、ＰＡＤＤ、ＨＳＲのレベルと、フローティングディフュージョンＦＤの電位とが示されている。制御信号ＰＴＮ、ＰＴＳ、ｅｎについては、第ｎ列及び第ｎ＋１列が個別に図示されており、制御信号ＨＳＲについては、第１列、第ｎ列及び第ｎ＋１列が個別に図示されている。列番号が付されていない制御信号については、第ｎ列及び第ｎ＋１列のトランジスタ又はスイッチに同じレベルの制御信号が入力されるものとする。

【0035】

制御信号ｅｎ（ｎ）、ｅｎ（ｎ＋１）は全期間に渡ってハイレベルであり、第ｎ列及び第ｎ＋１列の増幅器２２は動作状態である。また、制御信号ＰＡＤＤは全期間に渡ってローレベルであり、スイッチＳＷ３はオフである。

【0036】

時刻ｔ１１において、制御信号ＰＲＥＳがハイレベルになり、時刻ｔ１２において、制御信号ＰＲＥＳがローレベルになる。この動作により、リセットトランジスタＭ１が一時的にオンになる。これにより、フローティングディフュージョンＦＤの電位がリセット電位ＶＲＥＳに基づく電位にリセットされる。時刻ｔ１２以降、入射光によって光電変換部ＰＤで生成された電荷により、フローティングディフュージョンＦＤの電位が時間の経過に応じて上昇する。

【0037】

また、時刻ｔ１１において制御信号ＰＣ０Ｒがハイレベルになり、時刻ｔ１２において制御信号ＰＣ０Ｒがローレベルになる。この動作により、スイッチＳＷ２が一時的にオンになる。これにより、クランプ容量Ｃ０に保持されている電荷がリセットされる。なお、図４においては制御信号ＰＲＥＳと制御信号ＰＣ０Ｒが同じタイミングでハイレベルになっており、フローティングディフュージョンＦＤと、クランプ容量Ｃ０のリセットが同時に行われているが、これらが同時であることは必須ではない。クランプ容量Ｃ０のリセットは、メモリ部３０への信号の保持のタイミングまでに行われていればよい。

【0038】

時刻ｔ１３において制御信号ＰＣＭがハイレベルになり、時刻ｔ１４において制御信号ＰＣＭがローレベルになる。この動作によりスイッチＳＷ１が一時的にオンになる。これにより、画素１１のリセット状態に基づく電位がクランプ容量Ｃ０に印加され、保持される。

【0039】

時刻ｔ１５において制御信号ＰＴＮ（ｎ）、ＰＴＮ（ｎ＋１）がハイレベルになり、時刻ｔ１６において制御信号ＰＴＮ（ｎ）、ＰＴＮ（ｎ＋１）がローレベルになる。この動作により、第ｎ列と第ｎ＋１列のスイッチＳＷ５が一時的にオンになる。これにより、保持容量ＣＴＮ（ｎ）、ＣＴＮ（ｎ＋１）にリセット信号が保持される。

【0040】

時刻ｔ１７において制御信号ＰＴＳ（ｎ）、ＰＴＳ（ｎ＋１）がハイレベルになり、スイッチＳＷ４がオンになる。時刻ｔ１８において制御信号ＰＣＭがハイレベルになり、スイッチＳＷ１がオンになる。時刻ｔ１９において制御信号ＰＣＭがローレベルになり、スイッチＳＷ１がオフになる。時刻ｔ２０において制御信号ＰＴＳ（ｎ）、ＰＴＳ（ｎ＋１）がローレベルになり、スイッチＳＷ４がオフになる。これらの一連の動作により、時刻ｔ１９の時点におけるフローティングディフュージョンＦＤの電位に基づく画素信号が、保持容量ＣＴＳ（ｎ）、ＣＴＳ（ｎ＋１）に保持される。

【0041】

時刻ｔ２１において、制御信号ＨＳＲ（１）がハイレベルになり、第１列のスイッチＳＷ６、ＳＷ７がオンになる。これにより、第１列の保持部３１に保持されている信号が共通出力線５０に出力される。その後、制御信号ＨＳＲ（１）がローレベルになり、第１列のスイッチＳＷ６、ＳＷ７がオフになる。以下、同様にして図３、図４において不図示の第２列、第３列、…に対応する制御信号ＨＳＲ（２）、ＨＳＲ（３）、…が一定の周期で順次ハイレベルになり、各列の保持部３１に保持されている信号が順次共通出力線５０に出力される水平走査が行われる。すなわち、時刻ｔ２１は水平走査の開始時刻である。

【0042】

その後、時刻ｔ２２において、制御信号ＨＳＲ（ｎ）がハイレベルになり、第ｎ列のスイッチＳＷ６、ＳＷ７がオンになる。これにより、第ｎ列の保持部３１に保持されている信号が共通出力線５０に出力される。同様に、時刻ｔ２３において、制御信号ＨＳＲ（ｎ＋１）がハイレベルになり、第ｎ＋１列のスイッチＳＷ６、ＳＷ７がオンになる。これにより、第ｎ＋１列の保持部３１に保持されている信号が共通出力線５０に出力される。なお、この水平走査の期間において、水平走査と並行して、上述の時刻ｔ１１から時刻ｔ２０と同様の処理により、次の読み出しのための電荷蓄積の処理が行われている。

【0043】

なお、上述のように、第１モードでは制御信号ＰＡＤＤは全期間に渡ってローレベルであり、スイッチＳＷ３はオフである。したがって、第ｎ列の画素１１で生成された信号は対応する第ｎ列の保持部３１に保持され、第ｎ＋１列の画素１１で生成された信号は対応する第ｎ＋１列の保持部３１に保持される。このように、第１モードにおいては各画素１１から出力される信号は対応する列の保持部３１に保持されるため、信号の加算読み出しあるいは間引き読み出しは行われていない。

【0044】

図５は、本実施形態に係る光電変換装置１の第１モードでの駆動方法の概略を示す模式図である。図５には、Ｒ、Ｇ、Ｂの３色に対応する各画素１１及びこれに対応する保持部３１の動作の概略が示されている。

【0045】

図５の下段に示されているタイミング図は、図４に記載されている複数の制御信号のうち、制御信号ＰＲＥＳ、ＰＣＭに着目したものである。ここで、図５における制御信号に付されているＲ、Ｇ、Ｂの添字は、それぞれ、Ｒ、Ｇ、Ｂの３色の画素１１に入力される制御信号であることを示している。

【0046】

図５の上段に示されているブロックは下段のタイミング図の各時刻において行われる処理の概略及びその期間を示している。すなわち、「画素⇒保持部」のブロックは画素１１から画素信号及びリセット信号が出力され、保持部３１に保持される期間を示している。「保持部から順次読み出し」のブロックは保持部３１に保持されている画素信号及びリセット信号が共通出力線５０に順次出力される水平走査期間を示している。また、ブロックに付されているＲ、Ｇ、Ｂの添字は、その処理がＲ、Ｇ、Ｂの３色の画素１１のいずれに対応するものであるのかを示している。

【0047】

時刻ｔ１は、制御信号ＰＲＥＳ＿Ｒ、ＰＲＥＳ＿Ｇ、ＰＲＥＳ＿Ｂがローレベルになり、リセットトランジスタＭ１がオフになることにより、画素１１のリセットが解除され、電荷の蓄積が開始する時刻である。すなわち、図５の時刻ｔ１は、図４の時刻ｔ１２に対応する。時刻ｔ２は、制御信号ＰＣＭ＿Ｒ、ＰＣＭ＿Ｇ、ＰＣＭ＿Ｂがローレベルになり、スイッチＳＷ１がオフになることにより、画素１１からの信号出力が終了する時刻である。すなわち、図５の時刻ｔ２は、図４の時刻ｔ１９に対応する。時刻ｔ１から時刻ｔ２までの期間Ｔ１は、入射光に応じて光電変換部ＰＤで生成された電荷が蓄積される蓄積期間である。図５に示されるように、Ｒ、Ｇ、Ｂの３色いずれの画素１１においても期間Ｔ１は共通であるため、同じ蓄積期間に並行して電荷の蓄積が行われている。

【0048】

図５において、Ｒ、Ｇ、Ｂの「画素⇒保持部」のブロックが示されている期間Ｔ２は、図４の時刻ｔ１５から時刻ｔ２１の期間に対応する。図５に示されるように、Ｒ、Ｇ、Ｂの３色いずれにおいても期間Ｔ２は共通である。したがって、Ｒ、Ｇ、Ｂの３色の画素１１から同じ期間に並行して画素信号及びリセット信号が出力され、保持部３１に保持される。

【0049】

図５において、Ｒ、Ｇ、Ｂの「保持部から順次読み出し」のブロックが示されている期間Ｔ３は、図４の時刻ｔ２１以降の期間に対応する。すなわち、期間Ｔ３の開始時刻である時刻ｔ３は、図４の時刻ｔ２１に対応する。図５に示されるように、Ｒ、Ｇ、Ｂの３色いずれにおいても期間Ｔ３は共通である。したがって、Ｒ、Ｇ、Ｂの３色の画素１１に対応する保持部３１から同じ期間に並行して画素信号及びリセット信号が共通出力線５０に順次出力される。

【0050】

なお、Ｒ、Ｇ、Ｂの画素１１は、図２に示されているように副走査方向Ｙに間隔を隔てて配されている。したがって、同時刻に出力された各色の信号には、色ごとに画素１１の間隔に相当する位置ずれが生じている。したがって、この位置ずれを補正するため、光電変換装置１又は画像読取装置２に設けられ得る信号処理回路等により画素１１の間隔に相当するフレーム数分だけ色ごとに位相をずらして画像を生成する補正処理が行われ得る。例えば、画素１１の副走査方向Ｙにおける間隔がｄであれば、Ｒの信号を間隔２ｄに相当する時間分だけ遅延させ、Ｇの信号を間隔ｄに相当する時間分だけ遅延させることにより、色ごとの位置ずれを補正することができる。

【0051】

次に、第２モードの駆動タイミングについて説明する。本実施形態では、第２モードでは２つの列の加算読み出しが行われているものとする。これにより第２モードの解像度は第１モードの解像度の半分になる。例えば、画素１１の間隔が４２μｍである場合には、第１モードのときの主走査方向Ｘにおける解像度は６００ｄｐｉであり、第２モードのときの主走査方向Ｘにおける解像度は３００ｄｐｉである。一方、副走査方向Ｙについては、画素１１の物理的な間隔から決まる解像度は６００ｄｐｉ相当のままであるため、上述のように各色の信号を時間的に遅延させるだけでは位置ずれ補正が不十分な場合がある。本実施形態の第２モードの駆動方法では、色ごとに蓄積期間をずらすことで、加算読み出しにおいて位置ずれ補正を実現することができる。

【0052】

図６は、本実施形態に係る光電変換装置１の第２モードでの駆動方法の概略を示す模式図である。図６に示されているブロック及びタイミング図の表記は図５と同様であるため説明を省略する。図６に示されているように、ＲとＢの画素１１の「画素⇒保持部」のブロックにより示されている信号保持の期間がＧの画素１１の「画素⇒保持部」のブロックにより示されている信号保持の期間と異なっている点が、図６の図５に対する相違点である。

【0053】

時刻ｔ４において、制御信号ＰＲＥＳ＿Ｒ、ＰＲＥＳ＿Ｂがローレベルになり、ＲとＢの画素１１のリセットトランジスタＭ１がオフになる。これにより、ＲとＢの画素１１のリセットが解除され、ＲとＢの画素１１の電荷の蓄積が開始する。時刻ｔ５において、制御信号ＰＣＭ＿Ｒ、ＰＣＭ＿Ｂがローレベルになり、ＲとＢの画素１１に対応するスイッチＳＷ１がオフになる。これにより、ＲとＢの画素１１からの信号出力が終了する。時刻ｔ４から時刻ｔ５までの期間Ｔ４は、ＲとＢの画素１１に対応する蓄積期間である。

【0054】

また、時刻ｔ５において、制御信号ＰＲＥＳ＿Ｇがローレベルになり、Ｇの画素１１のリセットトランジスタＭ１がオフになる。これにより、Ｇの画素１１のリセットが解除され、Ｇの画素１１の電荷の蓄積が開始する。時刻ｔ６において、制御信号ＰＣＭ＿Ｇがローレベルになり、Ｇの画素１１に対応するスイッチＳＷ１がオフになる。これにより、Ｇの画素１１からの信号出力が終了する。時刻ｔ５から時刻ｔ６までの期間Ｔ５は、Ｇの画素１１に対応する蓄積期間である。

【0055】

図６に示されるように、Ｒ、Ｂの画素１１とＧの画素１１とについて蓄積期間が互いに異なっている。言い換えると、第１モードにおける蓄積期間である期間Ｔ１が、第２モードにおいては、Ｒ、Ｂの画素１１の蓄積が行われる前半部分である期間Ｔ４と、Ｇの画素１１の蓄積が行われる後半部分である期間Ｔ５との２つに分割されている。これにより、Ｒ、Ｂの「画素⇒保持部」のブロックが示されている期間Ｔ６と、Ｇの「画素⇒保持部」のブロックが示されている期間Ｔ７も別の期間に分けられている。

【0056】

時刻ｔ７以降、図５と同様に、Ｒ、Ｇ、Ｂの３色の画素１１から同じ期間に並行して画素信号及びリセット信号が出力され、保持部３１に保持される。Ｒ、Ｇ、Ｂの「保持部から順次読み出し」のブロックが示されている期間Ｔ８については、図５と同様に、Ｒ、Ｇ、Ｂの３色について共通である。

【0057】

期間Ｔ８の期間内において、期間Ｔ４、Ｔ５と同様にして次の読み出しのためのＲ、Ｂの画素１１についての蓄積が開始されている。Ｒ、Ｂの「画素⇒保持部」のブロックが示されている期間Ｔ９において、ＲとＢの画素１１に対応する保持部３１への信号の保持が行われる。すなわち、期間Ｔ８と期間Ｔ９は重複しており、保持部３１への信号の保持と、保持部３１からの信号の出力が同期間に並行して行われている。この動作を行うための具体的な手法については図７において後述する。

【0058】

図６では、期間Ｔ４の長さと期間Ｔ５の長さとが同一となっている。これにより、各色の画素１１の蓄積期間の長さを一致させることができる。しかしながら、その他の駆動条件によっては、期間Ｔ４の長さと期間Ｔ５の長さとは同一でなくてもよい。

【0059】

時刻ｔ４から時刻ｔ５までの期間、制御信号ＰＲＥＳ＿Ｇはハイレベルに維持されているが、これは必須ではない。期間Ｔ５における蓄積の開始までにＧの画素１１のリセットが行われていればよい。

【0060】

図７は、本実施形態に係る光電変換装置１の第２モードでの駆動タイミングを示すタイミング図である。図７には、Ｒ及びＢの画素１１と、それらに対応する列回路２１及び保持部３１の動作が示されている。以下の説明においては、図４と共通する部分については説明を省略又は簡略化する場合がある。

【0061】

制御信号ＰＡＤＤは全期間に渡ってハイレベルであり、スイッチＳＷ３はオンである。したがって、第ｎ列と第ｎ＋１列の列回路２１は、クランプ容量Ｃ０と増幅器２２の間のノードにおいて短絡されている。これにより、第ｎ列と第ｎ＋１列の増幅器２２は、第ｎ列と第ｎ＋１列の画素１１からの信号を加算して出力する。

【0062】

制御信号ｅｎ（ｎ）は時刻ｔ３１から時刻ｔ４１の期間においてハイレベルであり、他の期間においてローレベルである。また、制御信号ｅｎ（ｎ＋１）は時刻ｔ４１以降の期間においてハイレベルであり、他の期間においてローレベルである。したがって、時刻ｔ３１から時刻ｔ４１の期間において、第ｎ列の増幅器２２は動作状態であり、第ｎ＋１列の増幅器２２はハイインピーダンス状態である。すなわち、この期間においては、加算後の信号は第ｎ列の画素１１に対応する保持部３１に保持される。時刻ｔ４１以降の期間において、第ｎ列の増幅器２２はハイインピーダンス状態であり、第ｎ＋１列の増幅器２２は動作状態である。すなわち、この期間においては、加算後の信号は第ｎ＋１列の画素１１に対応する保持部３１に保持される。このように、第２モードでは、第ｎ列と第ｎ＋１列の加算後の信号が、第ｎ列と第ｎ＋１列の一方の保持部３１に選択的に保持される。

【0063】

時刻ｔ３１から時刻ｔ３９までの期間は、図６における期間Ｔ４に対応する。この期間の動作は、図４の時刻ｔ１１から時刻ｔ２０までの動作と概ね同様であるため説明を省略する。時刻ｔ４０から時刻ｔ５０までの期間は、図６における期間Ｔ５に対応する。この期間は、Ｇの画素１１における蓄積期間であり、図６に示されているＲ及びＢの画素１１に関連する動作は特に行われない。

【0064】

時刻ｔ５０以降の期間は、図６における時刻ｔ７以降の期間、すなわち、期間Ｔ８に対応する。時刻ｔ５０において、制御信号ＨＳＲ（１）がハイレベルになり、第１列のスイッチＳＷ６、ＳＷ７がオンになる。これにより、第１列の保持部３１に保持されている信号が共通出力線５０に出力される。この時刻から水平走査が開始する。時刻ｔ５１において、制御信号ＨＳＲ（ｎ）がハイレベルになり、第ｎ列のスイッチＳＷ６、ＳＷ７がオンになる。これにより、第ｎ列の保持部３１に保持されている信号が共通出力線５０に出力される。このとき出力される信号は、時刻ｔ３１から時刻ｔ３９までの期間において、第ｎ列の画素１１に対応する保持部３１に保持されている第ｎ列と第ｎ＋１列の加算信号である。

【0065】

この加算信号の出力と並行して、時刻ｔ４１から時刻ｔ４９において、画素１１における電荷の蓄積及び保持部３１への信号の保持が行われる。このとき、第ｎ＋１列の増幅器２２が動作状態であるため、加算後の信号は、第ｎ＋１列の画素１１に対応する保持部３１に保持される。この加算信号は、時刻ｔ５２に開始される水平走査において、時刻ｔ５３に共通出力線５０に出力される。

【0066】

なお、第２モードでは加算読み出しが行われるため、一部の列からは信号が出力されない。図７において時刻ｔ５０、ｔ５２には、ＨＳＲ（１）がハイレベルになるパルスが図示されているが、実際には時刻ｔ５０、ｔ５２の一方又は両方において、ＨＳＲ（１）がハイレベルにならない場合もある。すなわち、図７のＨＳＲ（１）は水平走査の開始時刻を示すために図示しているものであり、実際の第１列の駆動は図７に示す通りではない場合がある。

【0067】

以上のようにして、本実施形態の第２モードにおける時刻ｔ５０から時刻ｔ４９の期間においては、第ｎ＋１列の画素１１に対応する保持部３１への信号の保持と、第ｎ列の画素１１に対応する保持部３１からの信号の出力が並行して行われている。信号の加算読み出しを行う際には、一部の列からは信号が出力されないため、信号の出力に用いられない保持部３１が存在する。本実施形態ではそのような列の保持部３１に次の期間の信号出力のための信号を保持させることにより、同期間に保持部３１への信号の保持と、保持部３１からの信号の出力を並行して行わせることができる。これにより、色ごとに蓄積期間をずらすことができ、加算読み出し等が行われる第２モードにおいても位置ずれ補正を実現することができる。

【0068】

また、上述の手法では、水平走査用の信号保持のためのサンプルホールド回路が蓄積時間をずらすための中間メモリの機能を兼ねているため、色ごとに蓄積期間をずらすための追加の中間メモリを設ける必要がない。したがって、本実施形態では、色ごとに蓄積期間をずらす駆動方法を適用することにより生じ得る回路規模の増大等の影響が軽減されている。

【0069】

以上のように、本実施形態によれば、走査時の位置ずれを補正し得る光電変換装置１が提供される。更に、そのような光電変換装置１を適用することにより、走査時の位置ずれに起因する画質劣化が低減された画像読取装置２が提供される。

【0070】

なお、図７においては、Ｇの画素１１に対応する動作は図示されていないが、これについては、図６に記載されているように蓄積期間等のタイミングが異なる点を除き、Ｒ、Ｂの画素１１に対応する動作と同様である。

【0071】

また、第２モードが間引き読み出しモードである場合には、制御信号ＰＡＤＤが全期間に渡ってローレベルであり、スイッチＳＷ３がオフである点以外は図７と同様である。この場合、保持部３１には、２列の加算信号ではなく、対応する列のみの画素１１に基づく信号が保持される。この場合にも同様の効果が得られる。

【0072】

なお、図７に示されるように、時刻ｔ３１から時刻ｔ４０の期間では、第ｎ列の保持部３１への信号の保持が行われており、その次の読み出し周期である時刻ｔ４１から時刻ｔ４９の期間では、第ｎ＋１列の保持部３１への信号の保持が行われている。また、時刻ｔ５１においては、第ｎ列の保持部３１から信号が出力されており、その次の読み出し周期に含まれる時刻ｔ５３においては第ｎ＋１列の保持部３１から信号が出力されている。すなわち、第１列の保持部３１からの信号の出力と、第２列の保持部３１への信号の保持を並行して行う第１動作と、第２列の保持部３１からの信号の出力と、第１列の保持部３１への信号の保持を並行して行う第２動作とが読み出し周期ごとに切り替わっている。このような駆動方法を採用することにより、連続的に本実施形態の処理を繰り返すことができる。

【0073】

［第２実施形態］
本実施形態の光電変換装置１は、第１実施形態の構成における列回路部２０とメモリ部３０の間のノードに列間の配線の接続又は非接続を制御するスイッチを追加した変形例である。本実施形態の説明において、第１実施形態と共通する要素については説明を省略又は簡略化することがある。

【0074】

図８は、第２実施形態に係る画素アレイ１０、列回路部２０及びメモリ部３０の構成を示す回路図である。図８の回路においては、図３の回路に加えて、更にスイッチＳＷ８が配されている。スイッチＳＷ８の制御端子には、スイッチＳＷ３と同様に制御信号ＰＡＤＤが入力される。

【0075】

スイッチＳＷ８（第２スイッチ）の第１端子は、第ｎ列のスイッチＳＷ２の第２端子、帰還容量Ｃｆ１の第２端子、増幅器２２の出力端子及びスイッチＳＷ４、ＳＷ５の第１端子の接続ノードに接続されている。スイッチＳＷ８の第２端子は、第ｎ＋１列のスイッチＳＷ２の第２端子、帰還容量Ｃｆ１の第２端子、増幅器２２の出力端子及びスイッチＳＷ４、ＳＷ５の第１端子の接続ノードに接続されている。すなわち、スイッチＳＷ８は、第ｎ列の画素１１に対応する列回路２１とメモリ部３０の間の配線と、第ｎ＋１列の画素１１に対応する列回路２１とメモリ部３０の間の配線との接続又は非接続を制御する機能を有している。

【0076】

次に、本実施形態の光電変換装置１も、第１実施形態と同様に第１モード及び第２モードのいずれかによる信号出力が可能である。第１モードでの駆動方法による駆動タイミングは図４及び図５に示すものと同一である。すなわち、第１実施形態と同様に全期間に渡って制御信号ＰＡＤＤがローレベルであり、スイッチＳＷ８はオフである。したがって、第１モードでの駆動方法は第１実施形態と同様であるため説明を省略する。

【0077】

図９を参照して、第２モードでの駆動方法を説明する。図９は、本実施形態に係る光電変換装置１の第２モードでの駆動タイミングを示すタイミング図である。図７との相違点は、制御信号ｅｎ（ｎ）が全期間に渡ってハイレベルであり、制御信号ｅｎ（ｎ＋１）が全期間に渡ってローレベルである点のみである。したがって、第ｎ列の増幅器２２は全期間に渡って動作状態であり、第ｎ＋１列の増幅器２２は全期間に渡ってハイインピーダンス状態である。

【0078】

本実施形態では、第ｎ列の画素１１に対応する保持部３１に信号が保持される期間と、第ｎ＋１列の画素１１に対応する保持部３１に信号が保持される期間のいずれにおいても第ｎ列の増幅器２２が動作する。したがって、増幅回路のゲインの違い等の信号の経路の差に起因する信号レベルのばらつきが第１実施形態の構成に比べて低減される。以上のように、本実施形態によれば、第１実施形態と同様の効果が得られることに加え、第２モードにおいて信号の経路の差に起因する信号レベルのばらつきが低減される。

【0079】

なお、本実施形態の回路構成においても、制御信号ｅｎ（ｎ）、ｅｎ（ｎ＋１）の駆動タイミングに第１実施形態と同じものを適用してもよい。この場合においても、第１実施形態と同様の効果が得られる。

【0080】

［第３実施形態］
本実施形態の光電変換装置１は、第２実施形態の構成における列回路部２０が可変のアナログゲインを有する増幅回路として機能するように変形されている変形例である。本実施形態の説明において、第２実施形態と共通する要素については説明を省略又は簡略化することがある。

【0081】

図１０は、第３実施形態に係る画素アレイ１０、列回路部２０及びメモリ部３０の構成を示す回路図である。図１０の回路においては、図８の回路における帰還容量Ｃｆ１がゲイン可変部２３に変形されている。ゲイン可変部２３は、増幅器２２、クランプ容量Ｃ０及びゲイン可変部２３内の容量により構成される増幅回路のゲインを可変にする機能を有している。

【0082】

ゲイン可変部２３は、帰還容量Ｃｆ１、Ｃｆ２、Ｃｆ３、Ｃｆ４及びスイッチＳＷ１２、ＳＷ１３、ＳＷ１４を有している。帰還容量Ｃｆ１の接続関係は、図８と同様である。スイッチＳＷ１２、ＳＷ１３、ＳＷ１４の第１端子は、帰還容量Ｃｆ１の第１端子と接続されている。スイッチＳＷ１２、ＳＷ１３、ＳＷ１４の第２端子は帰還容量Ｃｆ２、Ｃｆ３、Ｃｆ４にそれぞれ接続されている。帰還容量Ｃｆ２、Ｃｆ３、Ｃｆ４の第２端子は、帰還容量Ｃｆ１の第２端子と接続されている。スイッチＳＷ１２、ＳＷ１３、ＳＷ１４を制御する制御信号は、制御部７０から入力される。なお、図１０では、スイッチと帰還容量の組がゲイン可変部２３に３対含まれているが、ゲイン可変部２３に含まれ得るスイッチ及び帰還容量の対数は、図１０に示すものに限定されない。

【0083】

スイッチＳＷ１２、ＳＷ１３、ＳＷ１４の各々が制御されることにより、ゲイン可変部２３に含まれる複数の帰還容量Ｃｆ１、Ｃｆ２、Ｃｆ３、Ｃｆ４が並列接続される個数が変化する。これにより、ゲイン可変部２３内の合成容量が変化し、増幅器２２、クランプ容量Ｃ０及びゲイン可変部２３内の容量により構成される増幅回路のゲインが変化する。

【0084】

一例として、帰還容量Ｃｆ１、Ｃｆ２、Ｃｆ３、Ｃｆ４の容量値が同一であり、スイッチＳＷ１２、ＳＷ１３、ＳＷ１４がすべてオフのときのゲインをＧ１、スイッチＳＷ１２、ＳＷ１３、ＳＷ１４がすべてオンのときのゲインをＧ２とする。このとき、Ｇ１／Ｇ２は４であり、スイッチＳＷ１２、ＳＷ１３、ＳＷ１４の制御に応じてゲインを４倍に変化させることができる。

【0085】

これにより、本実施形態では、第１実施形態又は第２実施形態と同様の効果が得られることに加え、信号のアナログゲインを変化させることができる。

【0086】

図９に示すような第２モードの駆動方法では、第１モードの場合に比べて蓄積時間が半分になるため、信号レベルが半分に低下する。このように第２モードの駆動方法を適用すると信号レベルが低下する場合がある。このような場合に、本実施形態では、ゲイン可変部２３を制御してゲインを上昇させることにより、信号レベルを上昇させることができる。したがって、第１モードの場合よりも第２モードの方が高いアナログゲインとなるようにゲイン可変部２３が制御されることが望ましく、第２モードの駆動方法を適用することによる蓄積時間の減少の影響を低減することができる。

【0087】

なお、本実施形態では、図８の回路における帰還容量Ｃｆ１がゲイン可変部２３に置き換えられている例を示しているが、図３の回路における帰還容量Ｃｆ１をゲイン可変部２３に置き換えてもよく、同様の効果が得られる。

【0088】

［変形実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

【0089】

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

【0090】

なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

【符号の説明】

【0091】

１ 光電変換装置
２ 画像読取装置
１０ 画素アレイ
１１ 画素
２０ 列回路部
２１ 列回路
３０ メモリ部
３１ 保持部
７０ 制御部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】