特許 7606511 スイッチング回路、スイッチング電源、スイッチング電源のゲートドライバ回路、スイッチング電源の制御回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-17

(45)【発行日】2024-12-25

(54)【発明の名称】スイッチング回路、スイッチング電源、スイッチング電源のゲートドライバ回路、スイッチング電源の制御回路

(51)【国際特許分類】

   H02M 1/08 20060101AFI20241218BHJP

   H02M 3/28 20060101ALI20241218BHJP

   H02M 3/155 20060101ALI20241218BHJP

   H02J 1/00 20060101ALI20241218BHJP

【ＦＩ】

H02M1/08 A

H02M1/08 341C

H02M3/28 H

H02M3/155 H

H02J1/00 309R

【請求項の数】 25

(21)【出願番号】P 2022514392

(86)(22)【出願日】2021-03-24

(86)【国際出願番号】 JP2021012286

(87)【国際公開番号】W WO2021205882

(87)【国際公開日】2021-10-14

【審査請求日】2023-10-02

(31)【優先権主張番号】P 2020068113

(32)【優先日】2020-04-06

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】柄澤 伸也

【審査官】上野 力

(56)【参考文献】

【文献】特開２０１５－０４１９９９（ＪＰ，Ａ）

【文献】特開２０２０－０１０４１４（ＪＰ，Ａ）

【文献】特開２０１７－０９９１９４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／００３６３３２（ＵＳ，Ａ１）

【文献】特開２０１６－１７１６７６（ＪＰ，Ａ）

【文献】特開２０１９－０６８６９１（ＪＰ，Ａ）

【文献】国際公開第２０１９／１５９６５５（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１２／０２５６６７１（ＵＳ，Ａ１）

【文献】特開２０１８－１８２９０１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ １／０８

Ｈ０２Ｍ ３／２８

Ｈ０２Ｍ ３／１５５

Ｈ０２Ｊ １／００

(57)【特許請求の範囲】

【請求項1】

第１トランジスタおよび第２トランジスタと、
前記第１トランジスタがオン、前記第２トランジスタがオフの期間、ハイレベル電圧が発生し、前記第１トランジスタがオフ、前記第２トランジスタがオンの期間、ローレベル電圧が発生し、前記第１トランジスタおよび前記第２トランジスタが両方オフの期間、負電圧が発生するスイッチングノードと、
第１端が前記スイッチングノードと接続されるキャパシタと、
前記キャパシタの第２端に、定電圧を印加する整流素子と、
前記第１トランジスタおよび前記第２トランジスタのオン、オフを指示する第１制御パルスおよび第２制御パルスを生成するスイッチングコントローラと、
前記第１制御パルスに応じて前記第１トランジスタを駆動する第１ゲートドライバと、
前記第２制御パルスに応じて前記第２トランジスタを駆動する第２ゲートドライバと、
前記キャパシタの両端間のセンス電圧に応じて、前記第１制御パルスと前記第２制御パルスのエッジ間の遅延時間を制御するデッドタイムコントローラと、
を備える、スイッチング回路。

【請求項2】

第１トランジスタおよび第２トランジスタと、
前記第１トランジスタがオン、前記第２トランジスタがオフの期間、ハイレベル電圧が発生し、前記第１トランジスタがオフ、前記第２トランジスタがオンの期間、ローレベル電圧が発生し、前記第１トランジスタおよび前記第２トランジスタが両方オフの期間、負電圧が発生するスイッチングノードと、
第１端が前記スイッチングノードと接続されるキャパシタと、
前記キャパシタの第２端に、定電圧を印加する整流素子と、
前記第１トランジスタおよび前記第２トランジスタのオン、オフを指示する第１制御パルスおよび第２制御パルスを生成するスイッチングコントローラと、
前記第１制御パルスに応じて前記第１トランジスタを駆動する第１ゲートドライバと、
前記第２制御パルスに応じて前記第２トランジスタを駆動する第２ゲートドライバと、
前記キャパシタの両端間のセンス電圧に応じて、前記第１ゲートドライバおよび前記第２ゲートドライバの少なくとも一方の遅延時間を制御するデッドタイムコントローラと、
を備える、スイッチング回路。

【請求項3】

前記デッドタイムコントローラは、前記キャパシタの両端間電圧を所定の目標電圧と比較するコンパレータを含み、前記コンパレータの出力に応じて、前記遅延時間を増減する、請求項１または２に記載のスイッチング回路。

【請求項4】

前記デッドタイムコントローラは、前記キャパシタの両端間電圧が所定の目標電圧に近づくように、前記遅延時間をフィードバック制御する、請求項１または２に記載のスイッチング回路。

【請求項5】

前記デッドタイムコントローラは、前記第１トランジスタがターンオンするときの前記遅延時間と、前記第２トランジスタがターンオンするときの前記遅延時間と、を独立に制御する、請求項１から４のいずれかに記載のスイッチング回路。

【請求項6】

前記キャパシタと接続され、前記第１トランジスタがオンの期間に、前記キャパシタの電荷を放電する放電回路をさらに備える、請求項１から５のいずれかに記載のスイッチング回路。

【請求項7】

一次巻線および二次巻線を含むトランスをさらに備え、
前記第１トランジスタは、前記一次巻線と接続され、
前記第２トランジスタは、前記二次巻線と接続され、
前記スイッチングノードは、前記二次巻線と前記第２トランジスタの接続ノードである、請求項１から６のいずれかに記載のスイッチング回路。

【請求項8】

前記第１トランジスタと前記第２トランジスタは直列に接続され、前記スイッチングノードは、前記第１トランジスタと前記第２トランジスタの接続ノードである、請求項１から６のいずれかに記載のスイッチング回路。

【請求項9】

請求項１から８のいずれかに記載のスイッチング回路を備える、スイッチング電源。

【請求項10】

スイッチング電源の制御回路であって、
前記スイッチング電源は、
第１トランジスタおよび第２トランジスタと、
前記第１トランジスタがオン、前記第２トランジスタがオフの期間、ハイレベル電圧が発生し、前記第１トランジスタがオフ、前記第２トランジスタがオンの期間、ローレベル電圧が発生し、前記第１トランジスタおよび前記第２トランジスタが両方オフの期間、負電圧が発生するスイッチングノードと、
第１端が前記スイッチングノードと接続されるキャパシタと、
前記キャパシタの第２端に、定電圧を印加する整流素子と、
第１制御パルスに応じて前記第１トランジスタを駆動する第１ゲートドライバと、
第２制御パルスに応じて前記第２トランジスタを駆動する第２ゲートドライバと、
を備え、
前記制御回路は、
前記第１トランジスタおよび前記第２トランジスタのオン、オフを指示する第１制御パルスおよび第２制御パルスを生成するスイッチングコントローラと、
前記キャパシタの両端間のセンス電圧に応じて、前記第１制御パルスと前記第２制御パルスの隣接するエッジ間の遅延時間を制御するデッドタイムコントローラと、
を備える、制御回路。

【請求項11】

前記デッドタイムコントローラは、前記キャパシタの両端間電圧を所定の目標電圧と比較するコンパレータを含み、前記コンパレータの出力に応じて、前記遅延時間を増減する、請求項１０に記載の制御回路。

【請求項12】

前記デッドタイムコントローラは、前記キャパシタの両端間電圧が所定の目標電圧に近づくように、前記遅延時間をフィードバック制御する、請求項１０または１１に記載の制御回路。

【請求項13】

前記デッドタイムコントローラは、前記第１トランジスタがターンオンするときの前記遅延時間と、前記第２トランジスタがターンオンするときの前記遅延時間と、を独立に制御する、請求項１０から１２のいずれかに記載の制御回路。

【請求項14】

前記キャパシタと接続され、前記第１トランジスタがオンの期間に、前記キャパシタの電荷を放電する放電回路をさらに備える、請求項１０から１３のいずれかに記載の制御回路。

【請求項15】

前記スイッチング電源は、一次巻線および二次巻線を含むトランスをさらに備え、
前記第１トランジスタは、前記一次巻線と接続され、
前記第２トランジスタは、前記二次巻線と接続され、
前記スイッチングノードは、前記二次巻線と前記第２トランジスタの接続ノードである、請求項１０から１４のいずれかに記載の制御回路。

【請求項16】

前記第１トランジスタと前記第２トランジスタは直列に接続され、前記スイッチングノードは、前記第１トランジスタと前記第２トランジスタの接続ノードである、請求項１０から１４のいずれかに記載の制御回路。

【請求項17】

請求項１０から１６のいずれかに記載の制御回路を備える、スイッチング電源。

【請求項18】

スイッチング電源のゲートドライバ回路であって、
前記スイッチング電源は、
第１トランジスタおよび第２トランジスタと、
前記第１トランジスタがオン、前記第２トランジスタがオフの期間、ハイレベル電圧が発生し、前記第１トランジスタがオフ、前記第２トランジスタがオンの期間、ローレベル電圧が発生し、前記第１トランジスタおよび前記第２トランジスタが両方オフの期間、負電圧が発生するスイッチングノードと、
第１端が前記スイッチングノードと接続されるキャパシタと、
前記キャパシタの第２端に、定電圧を印加する整流素子と、
前記スイッチング電源の電気的状態が所定の目標状態に近づくように、前記第１トランジスタおよび前記第２トランジスタのデューティサイクルを指示する制御信号を生成するスイッチングコントローラと、
を備え、
前記ゲートドライバ回路は、
前記制御信号に応じたデューティサイクルを有する第１制御パルスおよび第２制御パルスを生成するパルス生成部と、
前記第１制御パルスに応じて前記第１トランジスタを駆動する第１ゲートドライバと、
前記第２制御パルスに応じて前記第２トランジスタを駆動する第２ゲートドライバと、
前記キャパシタの両端間のセンス電圧に応じて、前記第１制御パルスおよび前記第２制御パルスの隣接するエッジ間の遅延時間を制御するデッドタイムコントローラと、
を備える、ゲートドライバ回路。

【請求項19】

前記デッドタイムコントローラは、前記キャパシタの両端間電圧を所定の目標電圧との比較結果にもとづいて、前記遅延時間を増減する、請求項１８に記載のゲートドライバ回路。

【請求項20】

前記デッドタイムコントローラは、前記キャパシタの両端間電圧が所定の目標電圧に近づくように、前記遅延時間をフィードバック制御する、請求項１８に記載のゲートドライバ回路。

【請求項21】

前記デッドタイムコントローラは、前記第１トランジスタがターンオンするときの前記遅延時間と、前記第２トランジスタがターンオンするときの前記遅延時間と、を独立に制御する、請求項１８から２０のいずれかに記載のゲートドライバ回路。

【請求項22】

前記キャパシタと接続され、前記第１トランジスタがオンの期間に、前記キャパシタの電荷を放電する放電回路をさらに備える、請求項１８から２１のいずれかに記載のゲートドライバ回路。

【請求項23】

前記スイッチング電源は、一次巻線および二次巻線を含むトランスをさらに備え、
前記第１トランジスタは、前記一次巻線と接続され、
前記第２トランジスタは、前記二次巻線と接続され、
前記スイッチングノードは、前記二次巻線と前記第２トランジスタの接続ノードである、請求項１８から２２のいずれかに記載のゲートドライバ回路。

【請求項24】

前記第１トランジスタと前記第２トランジスタは直列に接続され、前記スイッチングノードは、前記第１トランジスタと前記第２トランジスタの接続ノードである、請求項１８から２２のいずれかに記載のゲートドライバ回路。

【請求項25】

請求項１８から２４のいずれかに記載のスイッチング回路を備える、スイッチング電源。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、スイッチング回路に関する。

【背景技術】

【0002】

ＤＣ／ＤＣコンバータや、ＡＣ／ＤＣコンバータ、インバータをはじめとするパワーエレクトロニクスの分野において、ハーフブリッジ回路やフルブリッジ回路などのスイッチング回路が用いられる。

【0003】

スイッチング回路の制御において、貫通電流を防止するために、デッドタイムが挿入される。デッドタイムを長くするほど、貫通電流のリスクが低下するが、デッドタイムの間は、電流がトランジスタのボディダイオードあるいは還流ダイオード（フライホイルダイオード）に流れるため、効率が低下する。

【0004】

したがって、デッドタイムは、貫通電流が流れない限度において、なるべく短くすることが好ましい。

【先行技術文献】

【非特許文献】

【0005】

【文献】"Predictive Gate Drive Frequency Asked Questions"、［online］、February, 2003、［20200327検索］、インターネット＜URL：https://www.ti.com/lit/an/slua285/slua285.pdf＞

【発明の概要】

【発明が解決しようとする課題】

【0006】

スイッチングトランジスタ（パワートランジスタ）が、スイッチングトランジスタを制御するパルス信号を生成する制御回路とは別のディスクリート素子で構成される場合がある。またスイッチングトランジスタを駆動するゲートドライバが、制御回路とは別ＩＣ（Integrated Circuit）である場合もある。さらに、制御回路と、スイッチングトランジスタの間にトランスが挿入される場合もある。このようなケースでは、スイッチングトランジスタのゲート容量、ゲートドライバの遅延時間、トランスの遅延時間を考慮して、デッドタイムを定める必要がある。従来は、スイッチング回路の設計者が、周辺回路の特性を考慮して、デッドタイムを経験的に、あるいは試行錯誤で決定する必要があった。

【0007】

特に近年、スイッチングトランジスタとして使用されるＳｉ－ＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）を、より高速なスイッチングが可能なＧａＮ－ＨＥＭＴに置換する動きが見られる。この場合、スイッチング周期が短くなるため、デッドタイムの長さの調整は一層シビアになる。

【0008】

本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、デッドタイムを最適化可能なスイッチング回路の提供にある。

【課題を解決するための手段】

【0009】

本開示のある態様はスイッチング回路に関する。スイッチング回路は、第１トランジスタおよび第２トランジスタと、第１トランジスタがオン、第２トランジスタがオフの期間、ハイレベル電圧が発生し、第１トランジスタがオフ、第２トランジスタがオンの期間、ローレベル電圧が発生し、第１トランジスタおよび第２トランジスタが両方オフの期間、負電圧が発生するスイッチングノードと、第１端がスイッチングノードと接続されるキャパシタと、キャパシタの第２端に、定電圧を印加する整流素子と、第１トランジスタおよび第２トランジスタのオン、オフを指示する第１制御パルスおよび第２制御パルスを生成するスイッチングコントローラと、第１制御パルスに応じて第１トランジスタを駆動する第１ゲートドライバと、第２制御パルスに応じて第２トランジスタを駆動する第２ゲートドライバと、キャパシタの両端間のセンス電圧に応じて、第１制御パルスと第２制御パルスの隣接するエッジ間の遅延時間を制御するデッドタイムコントローラと、を備える。

【0010】

本開示の別の態様も、スイッチング回路に関する。スイッチング回路は、第１トランジスタおよび第２トランジスタと、第１トランジスタがオン、第２トランジスタがオフの期間、ハイレベル電圧が発生し、第１トランジスタがオフ、第２トランジスタがオンの期間、ローレベル電圧が発生し、第１トランジスタおよび第２トランジスタが両方オフの期間、負電圧が発生するスイッチングノードと、第１端がスイッチングノードと接続されるキャパシタと、キャパシタの第２端に、定電圧を印加する整流素子と、第１トランジスタおよび第２トランジスタのオン、オフを指示する第１制御パルスおよび第２制御パルスを生成するスイッチングコントローラと、第１制御パルスに応じて第１トランジスタを駆動する第１ゲートドライバと、第２制御パルスに応じて第２トランジスタを駆動する第２ゲートドライバと、キャパシタの両端間のセンス電圧に応じて、第１ゲートドライバおよび第２ゲートドライバの少なくとも一方の遅延時間を制御するデッドタイムコントローラと、を備える。

【0011】

本開示の別の態様はスイッチング電源の制御回路である。スイッチング電源は、第１トランジスタおよび第２トランジスタと、第１トランジスタがオン、第２トランジスタがオフの期間、ハイレベル電圧が発生し、第１トランジスタがオフ、第２トランジスタがオンの期間、ローレベル電圧が発生し、第１トランジスタおよび第２トランジスタが両方オフの期間、負電圧が発生するスイッチングノードと、第１端がスイッチングノードと接続されるキャパシタと、キャパシタの第２端に、定電圧を印加する整流素子と、第１制御パルスに応じて前記第１トランジスタを駆動する第１ゲートドライバと、第２制御パルスに応じて前記第２トランジスタを駆動する第２ゲートドライバと、を備える。制御回路は、第１トランジスタおよび第２トランジスタのオン、オフを指示する第１制御パルスおよび第２制御パルスを生成するスイッチングコントローラと、キャパシタの両端間のセンス電圧に応じて、第１制御パルスと第２制御パルスの隣接するエッジ間の遅延時間を制御するデッドタイムコントローラと、を備える。

【0012】

本開示のさらに別の態様は、スイッチング電源のゲートドライバ回路に関する。スイッチング電源は、第１トランジスタおよび第２トランジスタと、第１トランジスタがオン、第２トランジスタがオフの期間、ハイレベル電圧が発生し、第１トランジスタがオフ、第２トランジスタがオンの期間、ローレベル電圧が発生し、第１トランジスタおよび第２トランジスタが両方オフの期間、負電圧が発生するスイッチングノードと、第１端がスイッチングノードと接続されるキャパシタと、キャパシタの第２端に、定電圧を印加する整流素子と、スイッチング電源の電気的状態が所定の目標状態に近づくように、第１トランジスタおよび第２トランジスタのデューティサイクルを指示する制御信号を生成するスイッチングコントローラと、を備える。ゲートドライバ回路は、制御信号に応じたデューティサイクルを有する第１制御パルスおよび第２制御パルスを生成するパルス生成部と、第１制御パルスに応じて第１トランジスタを駆動する第１ゲートドライバと、第２制御パルスに応じて第２トランジスタを駆動する第２ゲートドライバと、キャパシタの両端間のセンス電圧に応じて、第１制御パルスおよび第２制御パルスの隣接するエッジ間の遅延時間を制御するデッドタイムコントローラと、を備える。

【0013】

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

【発明の効果】

【0014】

本開示のある態様によれば、二つのトランジスタが両方オフとなるデッドタイムの長さを最適化できる。

【図面の簡単な説明】

【0015】

【図1】 図１は、実施形態１に係るスイッチング回路の回路図である。

【図2】 図２は、図１のスイッチング回路の動作波形図である。

【図3】 図３は、センスキャパシタＣｓの充電を説明する図である。

【図4】 図４は、デッドタイムτ_Ｄの長さと、センス電圧Ｖｓの関係を示す図である。

【図5】図５（ａ）～（ｃ）は、スイッチング回路の利点を説明する図である。

【図6】 図６は、図１のデッドタイムコントローラによる制御遅延Ｔｄの最適化処理のフローチャートである。

【図7】 図７は、実施例１に係るスイッチング電源の回路図である。

【図8】 図８は、図７のスイッチング電源の動作波形図である。

【図9】 図９は、実施例２に係るスイッチング電源の回路である。

【図10】 図１０は、実施例３に係るスイッチング電源のブロック図である。

【図11】 図１１は、図１０のスイッチング電源の動作波形図である。

【図12】 図１２は、実施例４に係るスイッチング電源のブロック図である。

【図13】 図１３は、図１２のスイッチング電源の動作波形図である。

【図14】 図１４は、実施形態２に係るスイッチング回路の回路図である。

【図15】 図１５は、実施形態３に係るスイッチング回路の回路図である。

【図16】図１６（ａ）～（ｆ）は、スイッチング電源のバリエーションを示す図である。

【発明を実施するための形態】

【0016】

（実施形態の概要）
一実施形態に係るスイッチング回路は、第１トランジスタおよび第２トランジスタと、第１トランジスタがオン、第２トランジスタがオフの期間、ハイレベル電圧が発生し、第１トランジスタがオフ、第２トランジスタがオンの期間、ローレベル電圧が発生し、第１トランジスタおよび第２トランジスタが両方オフの期間、負電圧が発生するスイッチングノードと、第１端がスイッチングノードと接続されるキャパシタと、キャパシタの第２端に、定電圧を印加する整流素子と、第１トランジスタおよび第２トランジスタのオン、オフを指示する第１制御パルスおよび第２制御パルスを生成するスイッチングコントローラと、キャパシタの両端間のセンス電圧に応じて、第１制御パルスと第２制御パルスの隣接するエッジ間の遅延時間を制御するデッドタイムコントローラと、第１制御パルスに応じて第１トランジスタを駆動する第１ゲートドライバと、第２制御パルスに応じて第２トランジスタを駆動する第２ゲートドライバと、を備える。

【0017】

この構成では、第１トランジスタおよび第２トランジスタが両方オフとなるデッドタイム（ハイインピーダンス期間ともいう）の長さと、キャパシタの両端間電圧が正の相関を有する。そこで、キャパシタの両端間のセンス電圧を監視することで、実際のデッドタイムの長さを検出できる。そして、検出したセンス電圧（つまりデッドタイムの長さ）に応じて、制御パルスのエッジ間の遅延時間を最適化することにより、第１トランジスタおよび第２トランジスタが実際にオフとなるデッドタイムの長さを最適化できる。

【0018】

別の実施形態に係るスイッチング回路は、第１トランジスタおよび第２トランジスタと、第１トランジスタがオン、第２トランジスタがオフの期間、ハイレベル電圧が発生し、第１トランジスタがオフ、第２トランジスタがオンの期間、ローレベル電圧が発生し、第１トランジスタおよび第２トランジスタが両方オフの期間、負電圧が発生するスイッチングノードと、第１端がスイッチングノードと接続されるキャパシタと、キャパシタの第２端に、定電圧を印加する整流素子と、第１トランジスタおよび第２トランジスタのオン、オフを指示する第１制御パルスおよび第２制御パルスを生成するスイッチングコントローラと、第１制御パルスに応じて第１トランジスタを駆動する第１ゲートドライバと、第２制御パルスに応じて第２トランジスタを駆動する第２ゲートドライバと、キャパシタの両端間のセンス電圧に応じて、第１ゲートドライバおよび第２ゲートドライバの少なくとも一方の遅延時間を制御するデッドタイムコントローラと、を備える。

【0019】

この構成では、ゲートドライバの遅延時間を最適化することにより、第１トランジスタおよび第２トランジスタが実際にオフとなるデッドタイムの長さを最適化できる。

【0020】

デッドタイムコントローラは、キャパシタの両端間電圧を所定の目標電圧と比較するコンパレータを含み、コンパレータの出力に応じて、エッジ間の遅延時間を増減してもよい。なお、コンパレータはデジタルコンパレータであってもよいし、アナログコンパレータであってもよい。

【0021】

デッドタイムコントローラは、キャパシタの両端間電圧が所定の目標電圧に近づくように、エッジ間の遅延時間をフィードバック制御してもよい。デッドタイムコントローラは、ＰＩ制御器やＰＩＤ制御器を含むデジタル回路で構成してもよいし、エラーアンプを含むアナログ回路で構成してもよい。

【0022】

デッドタイムコントローラは、第１トランジスタがターンオンするときの遅延時間と、第２トランジスタがターンオンするときの遅延時間と、を独立に制御してもよい。

【0023】

スイッチング回路は、キャパシタと接続され、第１トランジスタがオンの期間に、キャパシタの電荷を放電する放電回路をさらに備えてもよい。

【0024】

スイッチング電源は、一次巻線および二次巻線を含むトランスをさらに備えてもよい。第１トランジスタは、一次巻線と接続され、第２トランジスタは、二次巻線と接続され、スイッチングノードは、二次巻線と第２トランジスタの接続ノードであってもよい。

【0025】

第１トランジスタおよび第２トランジスタは直列に接続され、スイッチングノードは、第１トランジスタと第２トランジスタの接続ノードであってもよい。

【0026】

（実施形態の詳細）
以下、本発明を好適な実施形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

【0027】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0028】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0029】

（実施形態１）
図１は、実施形態１に係るスイッチング回路１００の回路図である。スイッチング回路１００は、主回路１１０、センスキャパシタＣｓ、整流素子Ｄｓ、デッドタイムコントローラ１２０、スイッチングコントローラ１３０、ゲートドライバ１４０＿１，１４０＿２を備える。

【0030】

主回路１１０は、第１トランジスタＭ１および第２トランジスタＭ２を含む。主回路１１０には負荷２が接続され、負荷２には、第１トランジスタＭ１および第２トランジスタＭ２のオン、オフに応じた電力が供給される。典型的には、主回路１１０は、ＤＣ／ＤＣコンバータやインバータ、コンバータなどのスイッチング電源の一部分であり得る。後述するように、主回路１１０の回路構成にはさまざまなバリエーションが存在し、その構成は特に限定されない。第１トランジスタＭ１と第２トランジスタＭ２は直接接続される場合もあれば、トランスを介して接続される場合もある。

【0031】

スイッチングコントローラ１３０は、負荷２に供給される電圧、電流あるいは電力、あるいは負荷の状態の少なくともひとつを制御対象とし、制御対象が目標値に近づくように、第１トランジスタＭ１および第２トランジスタＭ２のオン、オフを規定する制御パルスＳｐ１，Ｓｐ２を生成する。ゲートドライバ１４０＿１は、第１制御パルスＳｐ１に応じて第１トランジスタＭ１を駆動する。またゲートドライバ１４０＿２は、第２制御パルスＳｐ２に応じて第２トランジスタＭ２を駆動する。

【0032】

スイッチングコントローラ１３０において、第１制御パルスＳｐ１と第２制御パルスＳｐ２のエッジ間には、意図的な制御遅延Ｔｄが設定される。この制御遅延（この制御遅延をデッドタイムと称する場合もある）Ｔｄは、第１トランジスタＭ１と第２トランジスタＭ２が両方オフとなる期間（デッドタイムτ_Ｄ）を挿入するために設けられている。ただし、制御遅延Ｔｄは、設計上のデッドタイムであるが、実際のデッドタイムτ_Ｄの長さは、制御遅延Ｔｄとは一致するとは限らない。なぜなら、２つの制御パルスＳｐ１，Ｓｐ２が、対応するゲートに到達するまでの遅延時間は等しいとは限らず、また第１トランジスタＭ１と第２トランジスタＭ２のゲート容量が違えば、ターンオン遅延（ターンオフ遅延）も異なるからである。

【0033】

主回路１１０は、第１トランジスタＭ１がオン、第２トランジスタＭ２がオフの期間、ハイレベル電圧Ｖ_Ｈが発生し、第２トランジスタＭ２がオン、第１トランジスタＭ１がオフの期間、ローレベルレベル電圧Ｖ_Ｌが発生し、第１トランジスタＭ１、第２トランジスタＭ２が両方オフとなるデッドタイム（ハイインピーダンス区間ともいう）τ_Ｄの間、負電圧－Ｖ_ＮＥＧが発生するスイッチングノードＮｓｗを含む。

【0034】

センスキャパシタＣｓの一端は、スイッチングノードＮｓｗと接続される。センスキャパシタＣｓの他端には、整流素子Ｄｓを介して、正の定電圧Ｖ_ＲＥＧが印加される。整流素子Ｄｓは典型的にはダイオードを用いることができるが、トランジスタをそれに代用してもよい。定電圧Ｖ_ＲＥＧは、電源電圧であってもよいし、基準電圧であってもよい。

【0035】

デッドタイムコントローラ１２０は、センスキャパシタＣｓの両端間のセンス電圧Ｖｓにもとづいて、スイッチングコントローラ１３０におけるデッドタイムτ_Ｄを検出し、最適化設定する。

【0036】

放電回路１２２は、センスキャパシタＣｓと接続される。放電回路１２２は、イネーブルとなると、センスキャパシタＣｓの電荷を放電する。たとえば放電回路１２２は、センスキャパシタＣｓと並列に接続されるスイッチを含んでもよい。

【0037】

スイッチングコントローラ１３０は、制御パルスＳｐ１、Ｓｐ２のオン、オフと同期して、放電回路１２２をイネーブル（アクティブ）／ディセーブル（非アクティブ）を制御してもよい。たとえば放電回路１２２は、第１トランジスタＭ１のオン期間、言い換えるとスイッチング電圧Ｖｓｗがハイレベル電圧Ｖ_Ｈとなる期間に、放電回路１２２をイネーブルとし、残りの期間、放電回路１２２をディセーブルとしてもよい。

【0038】

以上がスイッチング回路１００の構成である。続いてその動作を説明する。

【0039】

図２は、図１のスイッチング回路１００の動作波形図である。第１トランジスタＭ１がオンの期間、スイッチング電圧Ｖｓｗはハイレベル電圧Ｖ_Ｈであり、第２トランジスタＭ２がオンの期間、スイッチング電圧Ｖｓｗはローレベル電圧Ｖ_Ｌ（０Ｖ）であり、両方がオフのデッドタイムτ_Ｄの間、スイッチング電圧Ｖｓｗは、負電圧－Ｖ_ＮＥＧである。負電圧－Ｖ_ＮＥＧの大きさＶ_ＮＥＧは、第２トランジスタＭ２の種類に依存する。たとえば第２トランジスタＭ２がＳｉ－ＭＯＳＦＥＴである場合、そのボディダイオードの順方向電圧Ｖｆが負電圧の大きさＶ_ＮＥＧとなり、０．５～１Ｖ程度である。第２トランジスタＭ２がＧａＮ－ＨＥＭＴの場合、そのドレインソース間電圧Ｖ_ＤＳが負電圧の大きさＶ_ＮＥＧとなり、数Ｖとなる。

【0040】

センスキャパシタＣｓの一端には、スイッチング電圧Ｖｓｗが印加され、その他端には、（Ｖ_ＲＥＧ－Ｖ_Ｆ）が印加される。Ｖ_Ｆは、整流ダイオードＤｓの順方向電圧である。したがって、（Ｖ_ＲＥＧ－Ｖ_Ｆ）＞Ｖｓｗの期間、センスキャパシタＣｓの両端間には、（Ｖ_ＲＥＧ－Ｖ_Ｆ）－Ｖｓｗが印加される。

【0041】

図３は、センスキャパシタＣｓの充電を説明する図である。スイッチング電圧Ｖｓｗがロー（０Ｖ）の間、センスキャパシタＣｓの一端にはローレベル電圧Ｖ_Ｌ（０Ｖ）が、他端にはＶ_ＲＥＧ－Ｖ_Ｆが印加され、したがってその両端間電圧Ｖｓは、Ｖ_ＲＥＧ－Ｖ_Ｆとなる。その後のデッドタイムτ_Ｄにおいて、センスキャパシタＣｓの一端の電圧Ｖｓｗが、負電圧－Ｖ_ＮＥＧとなると、センスキャパシタＣｓがさらに充電され、その両端間電圧Ｖｃがさらに上昇する。このときの上昇幅ΔＶは、デッドタイムτ_Ｄが長いほど大きく、デッドタイムτ_Ｄが短いほど小さくなる。つまり、センス電圧Ｖｓは、デッドタイムτ_Ｄが長いほど高くなり、短いほど低くなる。

【0042】

図４は、デッドタイムτ_Ｄの長さと、センス電圧Ｖｓの関係を示す図である。センス電圧Ｖｓは、デッドタイムτ_Ｄに対して単調増加し、センス電圧Ｖｓと実際のデッドタイムτ_Ｄは１対１で対応付けられる。

【0043】

そこで、デッドタイムコントローラ１２０は、センス電圧Ｖｓに目標値Ｖｓ_{（ＲＥＦ）}を定めて、センス電圧Ｖｓが目標値Ｖｓ_{（ＲＥＦ）}より高いときには制御遅延Ｔｄを短く、センス電圧Ｖｓが目標値Ｖｓ_{（ＲＥＦ）}より低いときには制御遅延Ｔｄを長くするような制御を行うことにより、デッドタイムτ_Ｄの長さを、目標値Ｖｓ_{（ＲＥＦ）}に応じた長さτ_{Ｄ（ＲＥＦ）}に最適化することができる。

【0044】

図５（ａ）～（ｃ）は、スイッチング回路１００の利点を説明する図である。図５（ａ）～（ｃ）には、制御パルスＳｐ１，Ｓｐ２と、第１トランジスタＭ１、第２トランジスタＭ２の実際のオン、オフ状態を示す。制御パルスＳｐ２がハイ（オンレベル）からロー（オフレベル）に遷移した後、オフ遅延時間τ_２の経過後に、第２トランジスタＭ２がターンオフする。また制御パルスＳｐ１がロー（オフレベル）からハイ（オンレベル）に遷移した後、オン遅延時間τ_１の経過後に、第１トランジスタＭ１がターンオンする。

【0045】

遅延時間τ_１，τ_２は、ゲートドライバの能力や、第１トランジスタＭ１、第２トランジスタＭ２の素子サイズ、配線の寄生インピーダンスなどの影響を受ける。図５（ａ）～（ｃ）は、遅延時間τ_１、τ_２が異なる様子を示している。

【0046】

本実施形態では、センス電圧Ｖｓが目標電圧Ｖｓ_{（ＲＥＦ）}に近づくように、言い換えると、第１トランジスタＭ１と第２トランジスタＭ２が両方オフとなるデッドタイムτ_Ｄの長さが目標値τ_{Ｄ（ＲＥＦ）}に近づくように、制御パルスＳｐ１，Ｓｐ２のレベル遷移の遅延時間である制御遅延Ｔｄが調節される。図５（ａ）はτ_１＝τ_２である場合を示す。このとき、デッドタイムτ_Ｄの長さは、制御遅延Ｔｄと実質的に等しくなる。

【0047】

図５（ｂ）はτ_１＞τ_２である場合を示す。この場合、デッドタイムτ_Ｄの長さが目標値に近づくようにフィードバックがかかり、制御遅延Ｔｄが長くなる。

【0048】

図５（ｃ）はτ_１＜τ_２である場合を示す。この場合、デッドタイムτ_Ｄの長さが目標値に近づくようにフィードバックがかかり、制御遅延Ｔｄが短くなる。

【0049】

このように本実施形態によれば、制御遅延Ｔｄを最適化することにより、オン遅延時間やオフ遅延時間のばらつきや変動の影響をキャンセルすることができる。

【0050】

図６は、図１のデッドタイムコントローラ１２０による制御遅延Ｔｄの最適化処理のフローチャートである。図２に示すように、デッドタイムτ_Ｄには、第２トランジスタＭ２のターンオフ直後（第１トランジスタＭ１のターンオン直前）のデッドタイムτ_Ｄ１と、第１トランジスタＭ１のターンオフ直後（第２トランジスタＭ２のターンオン直前）のデッドタイムτ_Ｄ２が存在し、それらは、独立したばらつき要因の影響を受ける。そこで、デッドタイムコントローラ１２０は、２つのデッドタイムτ_Ｄ１，τ_Ｄ２に対応する２つのデッドタイム（制御遅延）Ｔｄ１，Ｔｄ２を独立に最適化するとよい。制御遅延Ｔｄ１は、制御パルスＳｐ２のネガティブエッジと制御パルスＳｐ２のポジティブエッジの遅延時間であり、制御遅延Ｔｄ２は、制御パルスＳｐ１のネガティブエッジと制御パルスＳｐ２のポジティブエッジの遅延時間である。

【0051】

はじめに２つのデッドタイムＴｄ１，Ｔｄ２に初期値Ｔｄ１＿ｉｎｉｔ，Ｔｄ２＿ｉｎｉｔがセットされる（Ｓ１００）。

【0052】

続いて、センス電圧Ｖ_Ｓの初期値Ｖ_Ｓ＿ｉｎｉｔを測定する（Ｓ１０２）。続いて、デッドタイムＴｄ１に摂動が与えられる（Ｓ１０４）。デッドタイムＴｄ１は、貫通電流が流れない範囲において、なるべく短い方が効率が高くなる。そこで摂動は、デッドタイムＴｄ１を減少させる方向に与えられる。Δｔｄ１は、所定の摂動幅である。
Ｔｄ１＝Ｔｄ１－Δｔｄ１

【0053】

摂動付与後のセンス電圧Ｖ_Ｓが測定され（Ｓ１０６）、摂動によるセンス電圧Ｖ_Ｓの変動幅ΔＶ_Ｓ＝｜Ｖ_Ｓ－Ｖ_Ｓ＿ｉｎｉｔ｜が計算される（Ｓ１０８）。この状態で、摂動を解除する（Ｓ１１０）。
Ｔｄ１＝Ｔｄ１＋Δｔｄ１

【0054】

図４に示すように、デッドタイムτ_Ｄ（すなわちデッドタイムＴｄ１，Ｔｄ２）が小さい領域では、デッドタイムＴｄ１，Ｔｄ２に対するセンス電圧Ｖ_Ｓの感度が低下する。この領域は、貫通電流が流れるリスクが高くなる。このリスクを避けるために、摂動による変動幅ΔＶ_Ｓを微小なしきい値Ａと比較する（Ｓ１１２）。ΔＶ_Ｓ＜Ａであるとき（Ｓ１１２のＹ）、貫通電流が流れるおそれがあるため、デッドタイムＴｄ１を増大させる（Ｓ１１６）。

【0055】

ΔＶ_Ｓ＞Ａであるとき（Ｓ１１２のＮ）、貫通電流が流れるおそれは低いといえる。この場合、Ｖ_Ｓとその目標レベルＶ_{Ｓ（ＲＥＦ）}を比較する（Ｓ１１４）。そしてＶ_Ｓ＞Ｖ_{Ｓ（ＲＥＦ）}であれば（Ｓ１１４のＹ）、デッドタイムＴｄ１を減少させ（Ｓ１１６）、Ｖ_Ｓ＜Ｖ_{Ｓ（ＲＥＦ）}であれば（Ｓ１１４のＮ）、デッドタイムＴｄ１を増大させる（Ｓ１１８）。

【0056】

処理Ｓ２０２～Ｓ２１８においては、処理Ｓ１０２～１１８と同じ処理が、Ｔｄ２に対して実施される。なお、デッドタイムＴｄ１，Ｔｄ２の最適化の手法は、上述のそれに限定されない。

【0057】

デッドタイムＴｄ１，Ｔｄ２の最適化は、スイッチング回路１００の動作中に常時行うようにしてもよいし、間欠的に行うようにしてもよい。あるいは、スイッチング回路１００を備える最終製品の出荷前に実行し、そこで得られたデッドタイムＴｄ１、Ｔｄ２を、不揮発メモリに格納しておき、動作時には、不揮発メモリからロードしたデッドタイムＴｄ１，Ｔｄ２を使用するようにしてもよい。

【0058】

本発明は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

【0059】

（実施例１）
図７は、実施例１に係るスイッチング電源３００Ａの回路図である。スイッチング電源３００Ａは、フォワードコンバータであり、上述のスイッチング回路１００のアーキテクチャが実装されている。

【0060】

スイッチング電源３００Ａは、トランスＴＲＮ１、４個のトランジスタＭＡ～ＭＤ、ゲートドライバ３４０Ａ～３４０Ｄ、アイソレータ３４２Ａ，３４２Ｂ、デッドタイムコントローラ３２０、スイッチングコントローラ３３０を備える。スイッチング電源３００Ａは、１次側と２次側が、トランスＴＲＮ１およびアイソレータ３４２Ａ，３４２Ｂによって絶縁されている。デッドタイムコントローラ３２０およびスイッチングコントローラ３３０は、単一の制御回路３１０Ａに集積化されていてもよい。放電回路１２２も、この制御回路３１０Ａに集積化してもよい。

【0061】

スイッチングコントローラ３３０は、スイッチング電源３００Ａの出力電圧Ｖ_ＯＵＴ（あるいは別の電気的状態）が目標値に近づくように、制御パルスＳｐＡ～ＳｐＤを生成する。スイッチングコントローラ３３０の構成や制御方式は特に限定されず、公知技術を用いればよい。たとえばスイッチングコントローラ３３０は、出力電圧Ｖ_ＯＵＴが目標値に近づくように、デューティサイクルや周波数などが調節されるデューティサイクル指令値を生成し、このデューティサイクル指令値に応じた内部パルスｄｐｗｍを生成してもよい。そしてこの内部パルスｄｐｗｍのポジティブエッジ、ネガティブエッジに適切な制御遅延を与えることにより、制御パルスＳｐＡ～ＳｐＤを生成してもよい。あるいは、デューティサイクル指令値から、制御パルスＳｐＡ～ＳｐＤに直接変換してもよい。

【0062】

ゲートドライバ３４０Ａ，３４０Ｂは、アイソレータ３４２Ａ，３４２Ｂを介して制御パルスＳｐＡ，Ｓｐ２を受け、一次側のトランジスタＭＡ，ＭＢを駆動する。ゲートドライバ３４０Ｃ，３４０Ｄは、制御パルスＳｐＣ，ＳｐＤを受け、二次側のトランジスタＭＣ，ＭＤを駆動する。

【0063】

この実施例において、１次側のトランジスタＭＢと２次側のトランジスタＭＤのペアが、上述の第１トランジスタＭ１および第２トランジスタＭ２に対応しており、トランスＴＲＮ２の二次巻線ＷｓとトランジスタＭ２の接続ノードが、上述のスイッチングノードＮｓｗとなる。センスキャパシタＣｓの一端は、このスイッチングノードＮｓｗと接続される。

【0064】

デッドタイムコントローラ３２０は、センスキャパシタＣｓの両端間のセンス電圧Ｖｓにもとづいて、制御パルスＳｐＡとＳｐＤの間の制御遅延Ｔｄを最適化する。

【0065】

以上がスイッチング電源３００Ａの構成である。図８は、図７のスイッチング電源３００Ａの動作波形図である。Ａ～Ｄは、トランジスタＭＡ～ＭＤの実際のオン、オフ状態を示す。またスイッチング電圧Ｖｓｗのハイレベルは、Ｖ_ＩＮ／Ｎである。Ｎは、トランスＴＲＮ１の巻線比であり、ローレベルは接地電圧である。デッドタイムτ_Ｄの間、スイッチング電圧Ｖｓｗは、負電圧となる。このスイッチング電源３００Ａによれば、デッドタイムτ_Ｄを最適化することができる。

【0066】

図９は、実施例２に係るスイッチング電源３００Ｂの回路図である。このスイッチング電源３００Ｂは、非絶縁型のＤＣ／ＤＣコンバータ（降圧コンバータ）である。降圧コンバータは、ハイサイドトランジスタＭＢ（スイッチングトランジスタ）、ローサイドトランジスタ（同期整流トランジスタ）ＭＡ、インダクタＬ１、キャパシタＣ１、センスキャパシタＣｓ、整流素子Ｄｓ、デッドタイムコントローラ３２０、スイッチングコントローラ３３０、ゲートドライバ３４０Ａ，３４０Ｂを備える。

【0067】

デッドタイムコントローラ３２０およびスイッチングコントローラ３３０は、単一の制御回路２１０Ｂに集積化されていてもよい。さらにゲートドライバ３４０Ａ，３４０Ｂ、放電回路１２２も、この制御回路２１０Ｂに集積化してもよい。

【0068】

スイッチングコントローラ３３０は、スイッチング電源３００Ｂの出力電圧Ｖ_ＯＵＴ（あるいは別の電気的状態）が目標値に近づくように、制御パルスＳｐＡ，ＳｐＢを生成する。スイッチングコントローラ３３０の構成や制御方式は特に限定されず、公知技術を用いればよい。たとえばスイッチングコントローラ３３０は、出力電圧Ｖ_ＯＵＴが目標値に近づくように、デューティサイクルや周波数などが調節されるデューティサイクル指令値を生成し、このデューティサイクル指令値に応じた内部パルスｄｐｗｍを生成してもよい。そしてこの内部パルスｄｐｗｍのポジティブエッジ、ネガティブエッジに適切な制御遅延を与えることにより、制御パルスＳｐＡ，ＳｐＢを生成してもよい。あるいは、デューティサイクル指令値から、制御パルスＳｐＡ，ＳｐＢに直接変換してもよい。

【0069】

ゲートドライバ３４０Ａ，３４０Ｂは、制御パルスＳｐＡ，Ｓｐ２に応じてトランジスタＭＡ，ＭＢを駆動する。

【0070】

この実施例において、ハイサイドトランジスタＭＢとローサイドトランジスタＭＡが、上述の第１トランジスタＭ１および第２トランジスタＭ２に対応しており、２つのトランジスタの接続ノードが、スイッチングノードＮｓｗとなる。センスキャパシタＣｓの一端は、このスイッチングノードＮｓｗと接続される。

【0071】

デッドタイムコントローラ３２０は、センスキャパシタＣｓの両端間のセンス電圧Ｖｓにもとづいて、制御パルスＳｐＡとＳｐＢの間の制御遅延Ｔｄを最適化する。

【0072】

（実施例３）
図１０は、実施例３に係るスイッチング電源４００のブロック図である。このスイッチング電源４００は、ハーフブリッジコンバータであり、トランスＴＲＮ１、トランジスタＭＡ～ＭＤ、キャパシタＣ１～Ｃ３、制御回路４１０、ゲートドライバ４２２Ａ～４２２Ｄ、センスキャパシタＣｓ１，Ｃｓ２，整流素子Ｄｓ１，Ｄｓ２を備える。

【0073】

制御回路４１０は、スイッチングコントローラ４１２およびデッドタイムコントローラ４１４を備える。スイッチングコントローラ４１２は、スイッチング電源４００の出力電圧Ｖ_ＯＵＴ（あるいは別の電気的状態）が目標値に近づくように、制御パルスＳｐＡ～ＳｐＤを生成する。

【0074】

制御パルスＳｐＡ，ＳｐＢは、ゲートドライバ４２２Ａ，４２２Ｂに入力される。絶縁アプリケーションでは、ゲートドライバ４２２Ａおよび４２２Ｂと、制御回路４１０の間に、アイソレータが追加される。

【0075】

ハーフブリッジコンバータでは、トランジスタＭＡとＭＣのペアが相補的にスイッチングし、トランジスタＭＢとＭＤのペアが相補的にスイッチングする。したがって、制御パルスＳｐＡとＳｐＣの間に第１制御遅延Ｔｄ_ＡＣが導入され、制御パルスＳｐＢとＳｐＤの間に第２制御遅延Ｔｄ_ＢＤが導入される。

【0076】

トランジスタＭＣのドレインが、第１スイッチングノードＮｓｗ１であり、キャパシタＣｓ１およびダイオードＤｓ１が接続される。デッドタイムコントローラ４１４は、キャパシタＣｓ１に生ずるセンス電圧Ｖｓ１にもとづいて、第１制御遅延Ｔｄ_ＡＣを調節する。またトランジスタＭＤのドレインが、第２スイッチングノードＮｓｗ２であり、キャパシタＣｓ２およびダイオードＤｓ２が接続される。デッドタイムコントローラ４１４は、キャパシタＣｓ２に生ずるセンス電圧Ｖｓ２にもとづいて、第２制御遅延Ｔｄ_ＢＤを調節する。

【0077】

たとえばスイッチングコントローラ４１２は、パルス幅変調器４１６およびパルス生成部４１８を含む。パルス幅変調器４１６は、スイッチング電源４００の出力電圧Ｖ_ＯＵＴ（あるいは別の電気的状態）に応じたフィードバック信号がその目標値に近づくように、デューティサイクルＤｏｎをフィードバック制御する。パルス幅変調器４１６からパルス生成部４１８には、デューティサイクルＤｏｎに応じた信号が供給される。パルス生成部４１８は、パルス幅変調器４１６が生成したデューティサイクルＤｏｎと、制御遅延Ｔｄ_ＡＣ，Ｔｄ_ＢＤにもとづいて、制御パルスＳｐＡ～ＳｐＤを生成する。スイッチングコントローラ４１２の構成や制御方式は特に限定されず、公知技術を用いればよい。

【0078】

図１１は、図１０のスイッチング電源の動作波形図である。パルス幅変調器４１６によって、デューティサイクルＤｏｎがフィードバック制御される。ｐｗｍ＿ｐ１、ｐｗｍ＿ｐ２は、デューティサイクルＤｏｎを有するパルス信号を示す。τ_１２は、制御パルスＳｐＢ（あるいはＳｐＡ）のエッジの発生から、そのエッジにもとづくスイッチング電圧Ｖｓｗ２（あるいはＶｓｗ１）の変化が発生するまでの遅延時間を表す。この遅延時間は、ドライバ４２２Ｂ（４２２Ａ）の遅延、トランジスタＭＢのターンオン時間、トランスＴＲＮの遅延などを含みうる。

【0079】

トランジスタペアＭＢおよびＭＤに着目すると、スイッチング電圧Ｖｓｗ２が負電圧となるデッドタイムτ_ＢＤ１は、制御遅延Ｔｄ_ＢＤ１と遅延時間τ_１２の合計時間となる。
τ_ＢＤ１＝Ｔｄ_ＢＤ１＋τ_１２
またデッドタイムτ_ＢＤ２は、制御遅延Ｔｄ_ＢＤ２から遅延時間τ_１２を減じた時間となる。
τ_ＢＤ２＝Ｔｄ_ＢＤ２－τ_１２

【0080】

デッドタイムコントローラ４１４は、τ_ＢＤ１の長さに応じたセンス電圧Ｖｓ２にもとづいて、制御遅延Ｔｄ_ＢＤ１を最適化する。またデッドタイムコントローラ４１４は、τ_ＢＤ２の長さに応じたセンス電圧Ｖｓ２にもとづいて、制御遅延Ｔｄ_ＢＤ２を最適化する。

【0081】

トランジスタペアＭＡおよびＭＣに着目すると、スイッチング電圧Ｖｓｗ１が負電圧となるデッドタイムτ_ＡＣ１は、制御遅延Ｔｄ_ＡＣ１と遅延時間τ_１２の合計時間となる。
τ_ＡＣ１＝Ｔｄ_ＡＣ１＋τ_１２
またデッドタイムτ_ＡＣ２は、制御遅延Ｔｄ_ＡＣ２から遅延時間τ_１２を減じた時間となる。
τ_ＡＣ２＝Ｔｄ_ＡＣ２－τ_１２

【0082】

デッドタイムコントローラ４１４は、τ_ＡＣ１の長さに応じたセンス電圧Ｖｓ１にもとづいて、制御遅延Ｔｄ_ＡＣ１を最適化する。またデッドタイムコントローラ４１４は、τ_ＡＣ２の長さに応じたセンス電圧Ｖｓ１にもとづいて、制御遅延Ｔｄ_ＡＣ２を最適化する。

【0083】

（実施例４）
図１２は、実施例４に係るスイッチング電源４００Ａのブロック図である。このスイッチング電源４００Ａは、図１０のスイッチング電源４００と同様に、ハーフブリッジコンバータであり、スイッチングノードの箇所が異なっている。図１２では、トランスＴＲＮの２次巻線のタップとインダクタＬ１の接続ノードがスイッチングノードとなっている。スイッチング電源４００Ａは、スイッチングノードＮｓｗと接続されたキャパシタＣｓおよび整流素子Ｄｓを備える。

【0084】

制御回路４１０Ａのデッドタイムコントローラ４１４は、キャパシタＣｓに生ずるセンス電圧Ｖｓにもとづいて、制御遅延Ｔｄ_ＡＣ，Ｔｄ_ＢＤを制御する。

【0085】

図１３は、図１２のスイッチング電源４００Ａの動作波形図である。スイッチング電圧Ｖｓｗは、図１１の２つのスイッチング電圧Ｖｓｗ１，Ｖｓｗ２を合成した電圧となる。そこで、τ_ＢＤ１の長さに応じたセンス電圧Ｖｓにもとづいて、制御遅延Ｔｄ_ＢＤ１を最適化し、τ_ＢＤ２の長さに応じたセンス電圧Ｖｓにもとづいて、制御遅延Ｔｄ_ＢＤ２を最適化する。同様にデッドタイムコントローラ４１４は、τ_ＡＣ１の長さに応じたセンス電圧Ｖｓにもとづいて、制御遅延Ｔｄ_ＡＣ１を最適化し、τ_ＡＣ２の長さに応じたセンス電圧Ｖｓにもとづいて、制御遅延Ｔｄ_ＡＣ２を最適化する。

【0086】

実施例４によれば、部品点数および制御回路４１０Ａのピン数を減らすことができる。

【0087】

（実施形態２）
図１４は、実施形態２に係るスイッチング回路２００の回路図である。実施形態１では、２つの制御パルスＳｐ１，Ｓｐ２のエッジ間の遅延時間を最適化したのに対して、実施形態２では、ゲートドライバの遅延時間Ｔｄを制御することにより、デッドタイムτ_Ｄを最適化する。

【0088】

スイッチング回路２００は、主回路１１０、デッドタイムコントローラ１２０、コントローラ１３０、ゲートドライバ１４０＿１、ゲートドライバ１４０＿２を備える。ゲートドライバ１４０＿１、ゲートドライバ１４０＿２の少なくとも一方は、遅延時間Ｔｄが可変に構成されている。

【0089】

たとえばゲートドライバ１４０＿１は、制御パルスＳｐ１のポジティブエッジに対する遅延時間と、制御パルスＳｐ１のネガティブエッジに対する遅延時間と、が個別に制御可能であってもよい。同様にゲートドライバ１４０＿２は、制御パルスＳｐ２のポジティブエッジに対する遅延時間と、制御パルスＳｐ２のネガティブエッジに対する遅延時間と、が個別に制御可能であってもよい。

【0090】

以上がスイッチング回路２００の構成である。このスイッチング回路２００によれば、ゲートドライバの遅延時間を制御することにより、デッドタイムτ_Ｄを最適化することができる。

【0091】

（実施形態３）
図１５は、実施形態３に係るゲートドライバ回路５００を備えるスイッチング回路２００の回路図である。ゲートドライバ回路５００は、デッドタイムコントローラ５１０、パルス生成部５２０、第１ゲートドライバ５３０＿１、第２ゲートドライバ５３０＿２を備える。

【0092】

スイッチングコントローラ１３０は、パルス幅変調器を含み、第１トランジスタＭ１および第２トランジスタＭ２のデューティサイクルＤｏｎを示す制御信号を生成し、ゲートドライバ回路５００に供給する。この制御信号は、パルス信号であってもよいし、デジタル値であってもよいし、アナログ信号であってもよい。

【0093】

パルス生成部５２０は、スイッチングコントローラ１３０からの制御信号に応じたデューティサイクルを有する第１制御パルスＳｐ１および第２制御パルスＳｐ２を生成する。

【0094】

デッドタイムコントローラ５１０は、キャパシタＣｓの両端間のセンス電圧Ｖｓに応じて、第１制御パルスＳｐ１と第２制御パルスＳｐ２の隣接するエッジ間の遅延時間を制御する。

【0095】

第１ゲートドライバ５３０＿１は、第１制御パルスＳｐ１に応じて第１トランジスタＭ１を駆動する。第２ゲートドライバ５３０＿２は、第２制御パルスＳｐ２に応じて第２トランジスタＭ２を駆動する。

【0096】

以上、本発明について、実施形態をもとに説明した。この実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

【0097】

スイッチング電源のトポロジーは、実施形態で説明したそれに限定されない。図１６（ａ）～（ｆ）は、スイッチング電源のバリエーションを示す図である。

【0098】

図１６（ａ）は、降圧コンバータであり、これについては、実施例２で説明した。なお、実施形態２あるいは実施形態３のアーキテクチャを、この降圧コンバータに適用してもよい。この場合、トランジスタＡ，Ｂの接続ノードをスイッチングノードとして、トランジスタＡ，Ｂのゲートドライバの遅延時間を変化させてもよい。

【0099】

図１６（ｂ）はフォワードコンバータであり、これについては実施例１で説明した。実施例１では、トランジスタＡ，Ｄ間のデッドタイムの制御を説明したが、それに代えて、あるいはそれに加えて、トランジスタＡ，Ｃの間のデッドタイム（制御遅延Ｔ_ＡＣ）を制御してもよい。実施形態２あるいは実施形態３のアーキテクチャをこのフォワードコンバータに適用してもよい。

【0100】

図１６（ｃ）はハーフブリッジコンバータであり、実施例３、実施例４で説明した。実施形態２あるいは実施形態３のアーキテクチャを、このハーフブリッジコンバータに適用してもよい。

【0101】

図１６（ｄ）はフルブリッジブリッジコンバータである。このフルブリッジコンバータは、ハーフブリッジコンバータと２次側の構成は共通である。１次側は、トランジスタペアＡ１，Ａ２が同時にオンとなり、トランジスタペアＢ１，Ｂ２のペアが同時にオンとなるように制御される。

【0102】

したがってデッドタイムの最適化は、実施例３あるいは実施例４のハーフブリッジコンバータと同様に行うことができる。具体的には、トランジスタＡの動作を、トランジスタペアＡ１，Ａ２と読み替え、トランジスタＢの動作を、トランジスタペアＢ１，Ｂ２と読み替えればよい。最適化には、実施形態１のアーキテクチャと実施形態２のアーキテクチャのどちらを用いてもよい。

【0103】

図１５（ｅ）は、カレントダブラ同期整流器である。この構成では、トランジスタＡとＣのペアが相補的に動作し、それらの間の制御遅延Ｔｄ_ＡＣを、トランジスタＣのドレインをスイッチング端子として最適化することができる。またトランジスタＢとＤのペアが相補的に動作し、それらの間の制御遅延Ｔｄ_ＢＤを、トランジスタＤのドレインをスイッチング端子として最適化することができる。

【0104】

図１５（ｆ）は、二次側フルブリッジ同期整流器である。１次側のフルブリッジ回路においては、トランジスタペアＡとＣが同時にオン、オフし、トランジスタペアＢとＤが同時にオン、オフする。また２次側のフルブリッジ回路においては、トランジスタペアＥとＧが同時にオン、オフし、トランジスタペアＦとＨが同時にオン、オフする。この構成では、トランジスタＥのドレインをスイッチングノードＮｓｗ１として、そのスイッチング電圧Ｖｓｗ１に応じたセンス電圧Ｖｓ１にもとづいて、トランジスタペアＡ，Ｃと、トランジスタペアＥ，Ｇ間の制御遅延（デッドタイム）Ｔｄ_ＡＥを最適化することができる。また、トランジスタＨのドレインをスイッチングノードＮｓｗ２として、そのスイッチング電圧Ｖｓｗ２に応じたセンス電圧Ｖｓ２にもとづいて、トランジスタペアＢ，Ｄと、トランジスタペアＦ，Ｈ間の制御遅延Ｔｄ_ＢＦ（デッドタイム）を最適化することができる。

【0105】

あるいは図１５（ｆ）において、２次側フルブリッジ回路と２次側のインダクタの接続ノードをスイッチングノードＮｓｗとして、その電圧にもとづいて、制御遅延Ｔｄ_ＡＥ，Ｔｄ_ＢＦを最適化してもよい。

【0106】

スイッチング回路は、電源のほか、モータ駆動回路などさまざまな用途で使用されており、本発明は電源以外の用途にも適用可能である。

【0107】

実施形態は、本発明の原理、応用を示しているにすぎず、実施形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

【産業上の利用可能性】

【0108】

本発明は、スイッチング回路に関する。

【符号の説明】

【0109】

１００ スイッチング回路
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
Ｃｓ キャパシタ
Ｄｓ 整流素子
１１０ 主回路
１２０ デッドタイムコントローラ
１２２ 放電回路
１３０ スイッチングコントローラ
１４０，１４２ ゲートドライバ
２００ スイッチング回路
３００ スイッチング電源
３１０ 制御回路
３２０ デッドタイムコントローラ
３３０ スイッチングコントローラ
３４０ ゲートドライバ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】